特許 7364801 ＦｉｎＦＥＴスプリットゲート不揮発性メモリセル及びＦｉｎＦＥＴ論理デバイスを備えるデバイスを形成する方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-10-10

(45)【発行日】2023-10-18

(54)【発明の名称】ＦｉｎＦＥＴスプリットゲート不揮発性メモリセル及びＦｉｎＦＥＴ論理デバイスを備えるデバイスを形成する方法

(51)【国際特許分類】

   H10B 41/30 20230101AFI20231011BHJP

   H01L 21/336 20060101ALI20231011BHJP

   H01L 29/788 20060101ALI20231011BHJP

   H01L 29/792 20060101ALI20231011BHJP

   H10B 41/35 20230101ALI20231011BHJP

   H01L 21/8234 20060101ALI20231011BHJP

   H01L 27/088 20060101ALI20231011BHJP

   H01L 29/78 20060101ALI20231011BHJP

【ＦＩ】

H10B41/30

H01L29/78 371

H10B41/35

H01L27/088 A

H01L29/78 301M

【請求項の数】 8

(21)【出願番号】P 2022550939

(86)(22)【出願日】2020-08-31

(65)【公表番号】

(43)【公表日】2023-02-09

(86)【国際出願番号】 US2020048835

(87)【国際公開番号】W WO2021173186

(87)【国際公開日】2021-09-02

【審査請求日】2022-10-20

(31)【優先権主張番号】16/803,876

(32)【優先日】2020-02-27

(33)【優先権主張国・地域又は機関】US

【早期審査対象出願】

(73)【特許権者】

【識別番号】500147506

【氏名又は名称】シリコン ストーリッジ テクノロージー インコーポレイテッド

【氏名又は名称原語表記】ＳＩＬＩＣＯＮ ＳＴＯＲＡＧＥ ＴＥＣＨＮＯＬＯＧＹ， ＩＮＣ．

(74)【代理人】

【識別番号】110000626

【氏名又は名称】弁理士法人英知国際特許商標事務所

(72)【発明者】

【氏名】ゾウ、フェン

(72)【発明者】

【氏名】リウ、シアン

(72)【発明者】

【氏名】キム、ジンホ

(72)【発明者】

【氏名】ジョルバ、セルゲイ

(72)【発明者】

【氏名】デコベルト、キャサリン

(72)【発明者】

【氏名】ドー、ナン

【審査官】宮本 博司

(56)【参考文献】

【文献】米国特許出願公開第２０２０／００１３７８６（ＵＳ，Ａ１）

【文献】特開２０１７－１５２５４１（ＪＰ，Ａ）

【文献】特開２０１７－１２３３９８（ＪＰ，Ａ）

【文献】特表２０１８－５３３２２８（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１８／０１５１５７８（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１６／００６４３９８（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１５／００３５０３９（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ１０Ｂ ４１／３０

Ｈ０１Ｌ ２１／３３６

Ｈ１０Ｂ ４１／３５

Ｈ０１Ｌ ２１／８２３４

(57)【特許請求の範囲】

【請求項1】

デバイスを形成する方法であって、
上面を有し、第１の領域及び第２の領域を有するシリコン基板を提供するステップと、
前記シリコン基板の部分を除去して、前記シリコン基板の前記第１の領域において、上方に延在し、かつ頂面で終端する、一対の側面を有する上向きに延在する第１のシリコンフィンを形成し、前記シリコン基板の前記第２の領域において、上方に延在し、かつ頂面で終端する、一対の側面を有する上向きに延在する第２のシリコンフィンと、上方に延在し、かつ頂面で終端する一対の側面を有する上向きに延在する第３のシリコンフィンを形成する、除去するステップと、
第１の埋め込みを実行して、前記第１のシリコンフィンに第１のソース領域を形成する、実行するステップと、
第２の埋め込みを実行して、前記第１のシリコンフィンに第１のドレイン領域を形成し、前記第２のシリコンフィンに第２のソース領域及び第２のドレイン領域を、前記第３のシリコンフィンに第３のソース領域及び第３のドレイン領域を形成する、実行するステップであって、前記第１のソース領域及び前記第１のドレイン領域は、それらの間に延在する前記第１のシリコンフィンの第１のチャネル領域を画定し、前記第２のソース領域及び前記第２のドレイン領域は、それらの間に延在する前記第２のシリコンフィンの第２のチャネル領域を画定し、前記第３のソース領域及び前記第３のドレイン領域は、それらの間に延在する前記第３のシリコンフィンの第３のチャネル領域を画定する、実行するステップと、
第１のポリシリコン堆積を使用して、前記第１のチャネル領域の第１の部分の上方に配設され、かつそれから絶縁されている、浮遊ゲートを形成するステップであって、前記浮遊ゲートは、前記第１のシリコンフィンの前記頂面及び前記側面を取り囲んでいる、形成するステップと、
第２のポリシリコン堆積を使用して、前記第１のソース領域の上方に配設され、かつそれから絶縁されている、消去ゲートと、前記第１のチャネル領域の第２の部分の上方に配設され、かつそれから絶縁されている、ワード線ゲートと、前記第２のチャネル領域及び前記第３のチャネル領域の上方に配設され、かつそれらから絶縁されている、ダミーゲートと、を形成するステップであって、
前記消去ゲートは、前記第１のシリコンフィンの前記頂面及び前記側面を取り囲んでおり、
前記ワード線ゲートは、前記第１のシリコンフィンの前記頂面及び前記側面を取り囲んでおり、
前記ダミーゲートは、前記第２のシリコンフィンの前記頂面及び前記側面を取り囲み、前記第３のシリコンフィンの前記頂面及び前記側面を取り囲んでいる、形成するステップと、
前記ダミーゲートを、前記第２のチャネル領域及び前記第３のチャネル領域の上方に配設され、かつそれらから絶縁されている、金属ゲートで置き換えるステップであって、前記消去ゲート及びポリシリコンの前記ワード線ゲートを維持しながら、前記金属ゲートは、前記第２のシリコンフィンの前記頂面及び前記側面を取り囲み、前記第３のシリコンフィンの前記頂面及び前記側面を取り囲んでいる、置き換えるステップと、を含む、方法。

【請求項2】

前記シリコン基板の前記第１の領域及び前記第２の領域における前記シリコン基板の前記部分を前記除去して、前記上向きに延在する第１のシリコンフィン、前記上向きに延在する第２のシリコンフィン、及び、前記上向きに延在する第３のシリコンフィンを形成する、前記除去するステップの前に、前記方法は、
前記シリコン基板の前記第２の領域内の前記上面を窪ませることなく、前記シリコン基板の前記第１の領域内の前記上面を窪ませるステップを更に含む、請求項１に記載の方法。

【請求項3】

前記ダミーゲートを前記金属ゲートで前記置き換えるステップは、
前記第２のチャネル領域及び前記第３のチャネル領域の上方から前記ダミーゲートを除去するステップと、
少なくとも１つの金属堆積を使用して、前記第２のチャネル領域及び前記第３のチャネル領域の上方にあり、かつそれらから絶縁されている、前記金属ゲートを形成するステップと、を含む、請求項１に記載の方法。

【請求項4】

前記第１の埋め込みを前記実行するステップは、前記第１のポリシリコン堆積の後で且つ前記第２のポリシリコン堆積の前に実行される、請求項１に記載の方法。

【請求項5】

前記シリコン基板の前記部分を前記除去して、前記上向きに延在する第１のシリコンフィン、前記上向きに延在する第２のシリコンフィン、及び、前記上向きに延在する第３のシリコンフィンを形成する、前記除去するステップは、
前記シリコン基板に第１の絶縁層を形成するステップと、
前記第１の絶縁層に第２の絶縁層を形成するステップと、
前記第２の絶縁層に材料のストリップを形成するステップと、
前記第２の絶縁層に、かつ前記材料のストリップに沿って、スペーサを形成するステップと、
前記材料のストリップを除去するステップと、
前記スペーサ間の前記第１の絶縁層及び前記第２の絶縁層の部分を除去して、前記シリコン基板の部分を露出させる、除去するステップと、
前記シリコン基板の露出した前記部分のエッチングを実行するステップと、を含む、請求項１に記載の方法。

【請求項6】

前記ワード線ゲートの頂面にサリサイドを形成するステップ、を更に含む、請求項１に記載の方法。

【請求項7】

前記ワード線ゲートは、第１の酸化物層によって前記第１のチャネル領域の前記第２の部分から絶縁され、前記金属ゲートは、高Ｋ材料の層及び前記第１の酸化物層とは異なる第２の酸化物層によって前記第２のチャネル領域及び前記第３のチャネル領域から絶縁されている、請求項１に記載の方法。

【請求項8】

前記浮遊ゲートは、第１の酸化物層によって前記第１のチャネル領域の前記第１の部分から絶縁され、前記ワード線ゲートは、前記第１の酸化物層とは異なる第２の酸化物層によって前記第１のチャネル領域の前記第２の部分から絶縁され、前記金属ゲートは、高Ｋ材料の層及び前記第２の酸化物層とは異なる第３の酸化物層によって前記第２のチャネル領域及び前記第３のチャネル領域から絶縁されている、請求項１に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

（優先権の主張）
本出願は、２０２０年２月２７日に出願され、「Ｍｅｔｈｏｄ Ｏｆ Ｆｏｒｍｉｎｇ Ａ Ｄｅｖｉｃｅ Ｗｉｔｈ ＦＩＮＦＥＴ Ｓｐｌｉｔ Ｇａｔｅ Ｎｏｎ－ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ Ｃｅｌｌｓ Ａｎｄ ＦＩＮＦＥＴ Ｌｏｇｉｃ Ｄｅｖｉｃｅｓ」と題した、米国特許出願第１６／８０３，８７６号の優先権を主張する。

【0002】

（技術分野）
本発明は、論理ゲートを有する論理デバイスと同じ半導体基板上のワード線ゲート、浮遊ゲート、及び消去ゲートを有する不揮発性フラッシュメモリセルに関する。

【背景技術】

【0003】

ワード線ゲート、浮遊ゲート、及び消去ゲートを有するスプリットゲート不揮発性フラッシュメモリセルは、当該技術分野において周知である。例えば、参照によって本明細書に援用される、米国特許第１０，２１７，８５０号を参照されたい。メモリデバイスと同じ半導体（例えば、シリコン）チップに論理デバイス（すなわち、低電圧及び／又は高電圧論理デバイス）を形成すること、並びに、その際にメモリデバイス及び論理デバイスの両方の部分を形成する（例えば、同じポリシリコン堆積プロセスを使用して、メモリセル及び論理デバイスの両方のためのゲートを形成する）ための、いくつかの処理工程を共有することも知られている。しかしながら、メモリセルを形成する他の処理工程は、以前に作製された論理デバイスに悪影響を及ぼし、かつその逆もあり得るので、両方の型のデバイスを同一ウェハに形成することは困難かつ複雑であり得る場合が多い。

【0004】

リソグラフィのサイズを縮小することによってチャネル幅を低減することに伴う問題を解決するために、ＦｉｎＦＥＴ型の構造体がメモリセル構造体のために提案されている。ＦｉｎＦＥＴ型の構造体において、半導体材料のフィン形部材が、ソース領域をドレイン領域に接続する。フィン形部材は、頂面と、２つの（互いに反対側にある）側面とを有する。ソース領域からドレイン領域への電流は、次に、フィン形部材の頂面及び２つの側面に沿って流れることができる。したがって、チャネル領域の有効幅が増大し、これにより、横方向全幅の相応的な増大を伴わずに電流が増大する。具体的には、チャネル領域を２つの側面に「折り畳む」み、これによりチャネル領域の「実装面積」を低減することによって、より多くの半導体の占有面積を犠牲にすることなくチャネル領域の有効幅が増大する。半導体基板の平らな上面に形成された３つのゲートスプリットゲートメモリセルと同じ基板にＦｉｎＦＥＴ論理デバイスを形成することが知られている。例えば、参照によって本明細書に援用される、米国特許第９，９８５，０４２号を参照されたい。

【0005】

ＦｉｎＦＥＴ構成で形成された不揮発性メモリセルが開示されている。既知のＦｉｎＦＥＴ不揮発性メモリ構造のいくつかの例としては、米国特許第７，４２３，３１０号、同第７，４１０，９１３号、及び同第８，４６１，６４０号が挙げられ、それぞれの内容全体は参照により本明細書に援用される。これらの先行技術の参考文献は、同じ基板に、ＦｉｎＦＥＴ型構成の論理デバイスと、ＦｉｎＦＥＴ型構成の３つのゲートのスプリットゲート不揮発性メモリセルとを同時形成するための有効な方法論を企図していない。

【発明の概要】

【0006】

上述した問題及び必要性は、デバイスを形成する方法によって対処され、この方法は、
上面を有し、第１の領域及び第２の領域を有するシリコン基板を提供するステップと、
シリコン基板の部分を除去して、シリコン基板の第１の領域において、上方に延在し、かつ頂面で終端する、一対の側面を有する上向きに延在する第１のシリコンフィンを形成し、シリコン基板の第２の領域において、上方に延在し、かつ頂面で終端する、一対の側面を有する上向きに延在する第２のシリコンフィンを形成する、除去するステップと、
第１の埋め込みを実行して、第１のシリコンフィンに第１のソース領域を形成する、実行するステップと、
第２の埋め込みを実行して、第１のシリコンフィンに第１のドレイン領域を形成し、第２のシリコンフィンに第２のソース領域及び第２のドレイン領域を形成する、実行するステップであって、第１のソース領域及び第１のドレイン領域は、それらの間に延在する第１のシリコンフィンの第１のチャネル領域を画定し、第２のソース領域及び第２のドレイン領域は、それらの間に延在する第２のシリコンフィンの第２のチャネル領域を画定する、実行するステップと、
第１のポリシリコン堆積を使用して、第１のチャネル領域の第１の部分の上方に配設され、かつそれから絶縁されている、浮遊ゲートを形成するステップであって、浮遊ゲートは、第１のシリコンフィンの頂面及び側面を取り囲んでいる、形成するステップと、
第２のポリシリコン堆積を使用して、第１のソース領域の上方に配設され、かつそれから絶縁されている、消去ゲートと、第１のチャネル領域の第２の部分の上方に配設され、かつそれから絶縁されている、ワード線ゲートと、第２のチャネル領域の上方に配設され、かつそれから絶縁されている、ダミーゲートと、を形成するステップであって、
消去ゲートは、第１のシリコンフィンの頂面及び側面を取り囲んでおり、
ワード線ゲートは、第１のシリコンフィンの頂面及び側面を取り囲んでおり、
ダミーゲートは、第２のシリコンフィンの頂面及び側面を取り囲んでいる、形成するステップと、
ダミーゲートを、第２のチャネル領域の上方に配設され、かつそれから絶縁されている、金属ゲートで置き換えるステップであって、金属ゲートは、第２のシリコンフィンの頂面及び側面を取り囲んでいる、置き換えるステップと、を含む。

【0007】

半導体デバイスを形成する方法は、
上面を有し、第１の領域及び第２の領域を有するシリコン基板を提供するステップと、
シリコン基板の部分を除去して、シリコン基板の第１の領域において、上方に延在し、かつ頂面で終端する、一対の側面をそれぞれが有する上向きに延在する複数の第１のシリコンフィンを形成し、シリコン基板の第２の領域において、上方に延在し、かつ頂面で終端する、一対の側面をそれぞれが有する上向きに延在する複数の第２のシリコンフィンを形成する、除去するステップと、
第１の埋め込みを実行して、第１のシリコンフィンのそれぞれに第１のソース領域を形成する、実行するステップと、
第２の埋め込みを実行して、第１のシリコンフィンのそれぞれに第１のドレイン領域を形成し、第２のシリコンフィンのそれぞれに第２のソース領域及び第２のドレイン領域を形成する、実行するステップであって、第１のシリコンフィンのそれぞれについて、第１のソース領域及び第１のドレイン領域は、それらの間に延在する第１のシリコンフィンの第１のチャネル領域を画定し、第２のシリコンフィンのそれぞれについて、第２のソース領域及び第２のドレイン領域は、それらの間に延在する第２のシリコンフィンの第２のチャネル領域を画定する、実行するステップと、
第１のポリシリコン堆積を使用して、それぞれが第１のチャネル領域のうちの１つの第１の部分の上方に配設され、かつそれから絶縁されている、複数の浮遊ゲートを形成するステップであって、浮遊ゲートのそれぞれは、第１のシリコンフィンのうちの１つの頂面及び側面を取り囲んでいる、形成するステップと、
第２のポリシリコン堆積を使用して、それぞれが第１のソース領域のうちの１つの上方に配設され、かつそれから絶縁されている、複数の消去ゲートと、それぞれが第１のチャネル領域のうちの１つの第２の部分の上方に配設され、かつそれから絶縁されている、複数のワード線ゲートと、それぞれが第２のチャネル領域のうちの１つの上方に配設され、かつそれから絶縁されている、複数のダミーゲートと、を形成するステップであって、
消去ゲートのそれぞれは、第１のシリコンフィンのうちの１つの頂面及び側面を取り囲んでおり、
ワード線ゲートのそれぞれは、第１のシリコンフィンのうちの１つの頂面及び側面を取り囲んでおり、
ダミーゲートのそれぞれは、第２のシリコンフィンのうちの１つの頂面及び側面を取り囲んでいる、形成するステップと、
ダミーゲートのそれぞれを、第２のチャネル領域のうちの１つの上方に配設され、かつそれから絶縁されている、金属ゲートで置き換えるステップであって、金属ゲートのそれぞれが、第２のシリコンフィンのうちの１つの頂面及び側面を取り囲んでいる、置き換えるステップと、を含む。

【0008】

本発明の他の目的及び特徴は、明細書、特許請求の範囲、添付図面を精読することによって明らかになるであろう。

【0009】

【0010】

【図面の簡単な説明】

【0011】

【図1A】半導体基板に不揮発性メモリセル及び論理デバイスを形成する工程を示す斜視断面図である。

【図1B】半導体基板に不揮発性メモリセル及び論理デバイスを形成する工程を示す斜視断面図である。

【図1C】半導体基板に不揮発性メモリセル及び論理デバイスを形成する工程を示す斜視断面図である。

【図1D】半導体基板に不揮発性メモリセル及び論理デバイスを形成する工程を示す斜視断面図である。

【図1E】半導体基板に不揮発性メモリセル及び論理デバイスを形成する工程を示す斜視断面図である。

【図1F】半導体基板に不揮発性メモリセル及び論理デバイスを形成する工程を示す斜視断面図である。

【図1G】半導体基板に不揮発性メモリセル及び論理デバイスを形成する工程を示す斜視断面図である。

【図1H】半導体基板に不揮発性メモリセル及び論理デバイスを形成する工程を示す斜視断面図である。

【図1I】半導体基板に不揮発性メモリセル及び論理デバイスを形成する工程を示す斜視断面図である。

【図1J】半導体基板に不揮発性メモリセル及び論理デバイスを形成する工程を示す斜視断面図である。

【図1K】半導体基板に不揮発性メモリセル及び論理デバイスを形成する工程を示す斜視断面図である。

【図1L】半導体基板に不揮発性メモリセル及び論理デバイスを形成する工程を示す斜視断面図である。

【図1M】半導体基板に不揮発性メモリセル及び論理デバイスを形成する工程を示す斜視断面図である。

【図1N】半導体基板に不揮発性メモリセル及び論理デバイスを形成する工程を示す斜視断面図である。

【図1O】半導体基板に不揮発性メモリセル及び論理デバイスを形成する工程を示す斜視断面図である。

【図1P】半導体基板に不揮発性メモリセル及び論理デバイスを形成する工程を示す斜視断面図である。

【図1Q】半導体基板に不揮発性メモリセル及び論理デバイスを形成する工程を示す斜視断面図である。

【図2】半導体基板のメモリセル領域内のメモリセルの側断面図である。

【図3】半導体基板のメモリセル領域内のメモリセルの側断面図である。

【図4】半導体基板のメモリセル領域内のメモリセルの側断面図である。

【図5】半導体基板のメモリセル領域内のメモリセルの側断面図である。

【図6】半導体基板の論理デバイス領域内の論理デバイスの側断面図である。

【図7】半導体基板の論理デバイス領域内の論理デバイスの側断面図である。

【発明を実施するための形態】

【0012】

図１Ａ～図１Ｑを参照すると、半導体ウェハ基板（基板とも称される）１０のメモリセル領域２にメモリセルの対を作製し、基板１０の論理デバイス領域４に論理デバイスを作製する、プロセスにおける工程の斜視断面図が示されている。プロセスは、半導体基板１０の上面１１に二酸化ケイ素１２（酸化物とも称される）の層を形成することによって始まり、半導体基板１０は、Ｐ型単結晶シリコンで形成され得る。酸化物層１２は、堆積によって、又は熱酸化によって形成することができる。次いで、フォトリソグラフィマスキングプロセスを使用して、酸化物層１２をパターン化する（すなわち、層のいくつかの部分を選択的に除去するが、他の部分は除去しない）。フォトリソグラフィマスキングプロセスは、酸化物層１２にフォトレジスト材料をコーティングすることを含み、その後、フォトレジストを露光及び現像して、フォトレジストを論理デバイス領域４に維持しながらメモリセル領域２からフォトレジスト材料を除去する。次いで、酸化物エッチングを使用して、メモリセル領域２から酸化物層１２の露出部分を除去し、基板１０を露出したままにする（フォトレジストは、論理デバイス領域４内のエッチングから酸化物層１２を保護する）。シリコンエッチングを使用して、メモリセル領域２内の基板１０の露出した上面を窪ませる。酸化物層１２及びフォトレジストは、このシリコンエッチングから論理デバイス領域４を保護する。この結果得られた構造体を図１Ａに示し（フォトレジスト除去後）、図では、メモリセル領域２内の基板１０の上面は、窪み量Ｒだけ論理デバイス領域４内の基板１０の上面より下方に窪んでいる。

【0013】

酸化物層１４をその構造体に形成する。酸化物層１４に窒化シリコン（「窒化物」）層１６を形成する。次いで、窒化物層１６に絶縁層１８（例えば、アモルファスカーボン）を形成する。フォトレジストを形成し、メモリセル及び論理デバイス領域２／４内のフォトレジストのストリップを選択的に除去し、絶縁層１８の下地露出部分を除去して、下地窒化物層１６まで下に延在して露出する絶縁層１８にトレンチ２０を形成することによって、絶縁層１８をパターン化する。フォトレジストを除去した後、次いで、酸化物スペーサ２２をトレンチ２０内に形成する。スペーサの形成は、当該技術分野において周知である。その形成においては、構造体の輪郭に材料を堆積した後、異方性エッチング処理が行われる。その結果、その材料は、構造体の水平面からは除去され、構造体（丸みを帯びた上表面を有することが多い）の垂直配向面においては大部分がそのまま残存する。この場合、図１Ｂに示すように、酸化物スペーサ２２は、トレンチ２０の側壁に沿って形成される。

【0014】

トレンチ２０内の酸化物スペーサ２２の部分を、構造をフォトレジストで覆うことによって除去し、その後、酸化物スペーサ２２の部分が露出されるように、フォトレジストの部分的な除去を行う（例えば、メモリセル領域２内の特定のスペーサ２２が完全に露出される一方で、論理デバイス領域４内の各スペーサ２２の部分のみが露出されたままになる）。次いで、スペーサ２２の露出部分を酸化物エッチングによって除去し、スペーサ２２のセグメントをトレンチ２０に残す。フォトレジストの除去後、絶縁層１８の残りの部分を、それぞれのエッチング、例えば、カーボンエッチングによって除去する。次いで、窒化物エッチングを使用して、窒化物層１６の露出部分（すなわち、残りの酸化物スペーサ２２の下の窒化物層１６の部分を除くすべて）を除去し、その後、酸化物エッチングにより、酸化物層１４及び残りの酸化物スペーサ２２の露出部分を除去する）。次いで、図１Ｃに示すように、シリコンエッチングを使用して、基板１０の露出表面部分を窪ませて、メモリセル領域２にシリコン基板のフィン１０ａを形成し、論理デバイス領域４にシリコン基板のフィン１０ｂを形成する。フィン１０ａ及び１０ｂは、下のバルクケイ素に対しては同じ高さを有するが、フィン１０ｂは、窪み量Ｒだけフィン１０ａより垂直により高く延在する。

【0015】

その構造体を、酸化物（すなわち、ＳＴＩ酸化物）の厚い層２４で覆い、次いで、（例えば、化学機械研磨－ＣＭＰによって）平坦化して、論理デバイス領域４内の窒化物層１６の頂面を露出させる。平坦化された酸化物層２４の上方に、窒化物層２６を形成する。フォトレジストを、窒化物層２６の上方に形成し、メモリセル領域２から除去する。エッチングを使用して、露出した窒化物層２６／１６及び酸化物層１４を除去し、酸化物層２４を、メモリセル領域２内のシリコンフィン１０ａの頂部の下方へと窪ませる。フォトレジストの除去後に、構造体に酸化物層２８を形成する。第１のポリシリコン堆積によって、酸化物層２８に、ポリシリコン（「ポリ」）層３０を形成する。化学機械研磨を使用して、酸化物層２８を停止層として使用してポリ層３０を平坦化し、論理デバイス領域４からポリ層３０を除去する。ポリエッチングバックを使用して、メモリセル領域２内のポリ層３０を窪ませる。次いで、ポリ層３０を、図１Ｄに示されるように、ポリ層３０のストリップが残り、ストリップのそれぞれがメモリセル領域２内のフィン１０ａのうちの１つの頂部及び側壁に沿って延在するように、パターン化（フォトレジスト形成、露光、及び部分的な除去、その後のポリエッチング）する。

【0016】

構造体の上方に酸化物層３２を形成し、酸化物層３２の上方に窒化物層３４を形成する。フォトレジストを、構造体の上方に形成し、メモリセル領域２から部分的に除去して、メモリセル領域２内のフィン１０ａを横切って延在する窒化物層３４のストリップ部分を露出したままにする。窒化物エッチングを使用して窒化物層３４の露出部分を除去し、酸化物エッチングを使用して酸化物層３２の露出部分を除去し、メモリセル領域２内のポリ層３０の部分を露出させる。図１Ｅ（フォトレジストの除去後）に示されるように、ポリエッチングを使用して、ポリ層３０の露出部分を除去し、メモリセル領域２内のポリ層３０のブロック３０ａを残す。

【0017】

次いで、酸化物スペーサ３６を酸化物堆積及び異方性エッチングによって形成して、ポリブロック３０ａの側壁を覆う。フォトレジストを、構造体の上方に形成し、部分的に除去して、メモリセル領域２の部分（すなわち、同じフィン１０ａ上の隣接するポリブロック３０ａ間の領域）を露出させる。埋め込みプロセスを実行して、隣接するポリブロック３０ａ間のフィン１０ａ内にソース領域５２を形成する。等方性酸化物エッチングを使用して、ポリブロック３０ａの露出した側壁（すなわち、同じフィン１０ａ上の隣接するポリブロック３０ａの互いに面する側壁）上の酸化物スペーサ３６を除去する。フォトレジストの除去後、酸化物の層（トンネル酸化物）３８を、ポリブロック３０ａの露出した側壁に（例えば、高温酸化－ＨＴＯにより）形成する。この結果得られた構造体を図１Ｆ（図１Ｋ及び図２によりよく示されるソース領域５２を除く）に示す。この段階では、同じフィン１０ａに隣接するポリブロック３０ａについて、向かい合う側壁は、トンネル酸化物層３８によって覆われ、互いから離れた側を向く側壁は、酸化物スペーサ３６によって覆われている。

【0018】

フォトレジストを、構造体の上方に形成し、部分的に除去して、メモリセル領域２の部分（すなわち、同じフィン１０ａ上の隣接するポリブロック３０ａについて、互いから離れた側を向く側壁の周りの領域を露出させ、酸化物スペーサ３６を露出したままにする）を露出させる。埋め込みプロセスを実行して、ポリブロック３０ａの側壁上の隣接する酸化物スペーサ３６のフィン１０ａの部分に材料を埋め込む。フィン１０ａのこれらの埋め込まれた領域は、最終的には、後ほど形成されるワード線ゲートの下に配設される。次いで、酸化物エッチングを使用して、酸化物を除去し、埋め込まれたばかりのフィン１０ａの頂面及び側面部分を露出したままにする。フォトレジストの除去後、図１Ｇに示されるように、フィン１０ａの露出した頂面及び側面に酸化物層４０（ワード線酸化物）を形成する。

【0019】

フォトレジストを、構造体の上方に形成し、論理デバイス領域４から除去する。図１Ｈ（フォトレジスト除去後）に示されるように、一連のエッチングを実行して、酸化物及び窒化物層をＳＴＩ酸化物層２４まで下に除去し、酸化物層２４を窪ませ、これにより、フィン１０ｂが論理デバイス領域４内で突出して部分的に露出する。次いで、酸化物層（図示せず）を形成して、論理デバイス領域４内のフィン１０ｂの露出した頂面及び側面を覆う。次いで、第２のポリ堆積によって、ポリ層４４を、構造体の上方に形成する。ポリ層４４を、ＣＭＰ（窒化物層３４又は窒化物層３４上の酸化物を、メモリセル領域内のポリブロック３０ａの上方で、ＣＭＰ停止層として使用して）によって平坦化する。フォトレジストを、構造体に形成し、メモリセル領域２から除去する。等方性ポリエッチングを使用して、メモリセル領域２内のポリ層４４を窪ませる。この結果得られた構造体を、図１Ｉ（フォトレジストの除去後）に示す。

【0020】

フォトレジストを、構造体の上方に形成し、選択的に除去して、メモリセルと論理デバイス領域２／４の両方においてフィン１０ａ／１０ｂを横切って延在するフォトレジストのストリップを残す。ポリエッチングを使用して、ポリ層４４の露出部分（フォトレジストのストリップの下のそれらの部分を除く）を除去する。フォトレジストの除去後、堆積及び異方性エッチングによって、スペーサ４６を、ポリ層４４の側面に形成する。スペーサ４６を、好ましくはＳｉＯＮなどの低Ｋ材料で形成する。この結果得られた構造体を図１Ｊに示す。メモリセル領域２では、ポリ層４４のストリップ４４ａ／４４ｂは、それぞれがフィン１０ａを横切って延在し、ポリブロック３０ａに横方向に隣接したままである（すなわち、ポリブロック３０ａは、ストリップ４４ａと４４ｂとの間にある）。論理デバイス領域では、ポリ層４４のストリップ４４ｃは、それぞれがフィン１０ｂを横切って延在したままである（単純化のために１つのセットのフィン１０ｂ及び１つのストリップ４４ｃのみが示されている）。

【0021】

等方性エッチングを使用して、論理デバイス領域４内のポリストリップ４４ｃに隣接するフィン１０ｂを露出させる。ハードマスク層４８（例えば、ＳｉＣＮ）を、構造体の上方に形成する。フォトレジスト５０を、構造体に形成し、メモリセル領域２内の隣接するポリストリップ４４ａと隣接するポリストリップ４４ｂとの間のハードマスク層４８の部分と、論理デバイス領域４内のポリストリップ４４ｃに隣接するハードマスク層４８の部分と、を選択的に露出させるように、パターン化する。エッチングを使用して、メモリセル領域２内のハードマスク層４８及び酸化物層４０の露出部分を除去し、ポリストリップ４４ａと隣接するポリストリップ４４ｂとの間のフィン１０ａの部分を露出させる。これらのエッチングはまた、論理デバイス領域４内のポリストリップ４４ｃの両側のフィン１０ｂ上のハードマスク層４８及び酸化物（以前に示されていない）の露出部分を除去する。次いで、埋め込みをメモリセル領域２内のフィン１０ａの露出部分に実行して、その中にドレイン領域５３を形成する（及びソース領域５２を増強する）。この埋め込みはまた、論理領域４のポリストリップ４４ｃの両側のフィン１０ｂにソース領域５２Ｌ及びドレイン領域５３Ｌを形成する。この結果得られた構造体を図１Ｋに示す（ソース／ドレイン領域５２Ｌ／５３Ｌを除く。それらは、図４によりよく示されている）。

【0022】

フォトレジスト５０を除去した後、エピタキシャル層５４を、メモリセル領域２内のフィン１０ａの露出したソース領域及びドレイン領域５２／５３、ならびに、論理デバイス領域４内のフィン１０ｂの露出したソース領域及びドレイン領域５２Ｌ／５３Ｌ上で成長させる。エピタキシャル層５４を、（より容易な接触形成及び信頼性のために）ソース／ドレイン領域のサイズを拡張し、より良好な伝導のためにフィン１０ａ／１０ｂ内のキャリア移動度を増加させる。次いで、エッチングによって、ハードマスク層４８の残りの部分を除去する。次いで、構造体を、窒化物５６の層で覆う。酸化物５８の厚い層を、構造体の上方に形成し、ＣＭＰによって平坦化する。この結果得られた構造体を図１Ｌに示す。

【0023】

フォトレジストを、構造体の上方に形成し、論理デバイス領域４から選択的に除去する。酸化物エッチングを使用して、ポリストリップ４４ｃを露出させる。次いで、ポリエッチングを使用して、論理デバイス領域４からポリストリップ４４ｃを除去する。フォトレジストの除去後、酸化物エッチングを使用して、以前にポリストリップ４４ｃの下にあるフィン１０ｂ上の酸化物を除去し、論理デバイス領域４内のフィン１０ｂの部分を露出させたままにする。次いで、図１Ｍに示すように、論理デバイス領域４内の露出したフィン１０ｂを覆う酸化物層６０を形成する。高Ｋ材料６２の層（すなわち、ＨｆＯ２、ＺｒＯ２、ＴｉＯ２、Ｔａ２Ｏ５、又は他の適切な材料などの酸化物より大きい誘電率Ｋを有する）を、構造体上（すなわち、酸化物層６０上）に形成する。次いで、１つ以上の金属層を構造体に形成する。例えば、ＴｉＮ層６４を、構造体に形成し、続いてタングステン６６の厚い層を形成し、続いて停止層として論理デバイス領域４内の高Ｋ層６２を使用してＣＭＰを行う。この結果得られた構造体を図１Ｎに示しており、論理デバイス領域４内の金属６４／６６のストリップはフィン１０ｂを横切って延在している（以前に除去されたダミーポリストリップ４４ｃを有効に置き換える）。

【0024】

窒化物層６８を構造体の上方に形成し、酸化物層７０を窒化物層６８に形成する。フォトレジストを、構造体の上方に形成し、メモリセル領域２内のポリストリップ４４ｂの上方で酸化物層７０の部分を露出させるように、パターン化する。エッチングを実行して、酸化物層７０、窒化物層６８、及び酸化物層５０の部分を除去し、ポリストリップ４４ｂの頂部を露出させる。フォトレジストの除去後、Ｔｉ／Ｐｔ堆積及びアニールによって、サリサイド７２を、ポリストリップ４４ｂの頂面に形成する。必要に応じて、Ｔｉエッチングによって、過剰なＴｉを除去する。酸化物７３を、サリサイド７２の上方の領域に充填するように堆積する。この結果得られた構造体を図１Ｏに示す。

【0025】

フォトレジスト７４を、構造体の上方に形成し、フォトレジスト７４の部分をメモリ領域２内のソース／ドレイン領域５２／５３の垂直上方を除去し、論理デバイス領域４内のソース／ドレイン領域５２Ｌ／５３Ｌの垂直上方を除去するように、パターン化する。次いで、コンタクトホールを形成し、そこでは、フォトレジスト７４が、それぞれのソース領域又はドレイン領域の下方に延在して露出する一連のエッチングによって除去されている。具体的には、メモリセル領域２内のコンタクトホール７６はそれぞれ、ドレイン領域５３のうちの１つまで下に延在し、それを露出させている。メモリ領域２内のコンタクトホール７８（単純化のために１つのみが示されている）は、ソース領域５２まで下に延在し、それを露出させている。論理デバイス領域４内のコンタクトホール８０は、ソース領域５２Ｌまで下に延在し、それを露出させている。論理デバイス領域４内のコンタクトホール８２は、ドレイン領域５３Ｌまで下に延在し、それを露出させている。この結果得られた構造体を図１Ｐに示す。

【0026】

フォトレジスト７４を除去した後、ＴｉＮ層８４を構造体に堆積させ、タングステン８６の層をＴｉＮ層８４に堆積させる。ＣＭＰを使用して、コンタクトホール７６／７８／８０／８２内以外の層８４／８６を除去する。コンタクトホール７６内の層８４／８６は、ドレイン領域５３まで下に延在し、かつそれと電気的に接触する、ドレイン接点８８を形成する。コンタクトホール７８内の層８４／８６は、ソース領域５２まで下に延在し、かつそれと電気的に接触する、ソース接点９０を形成する。コンタクトホール８０内の層８４／８６は、ソース領域５２Ｌまで下に延在し、かつそれと電気的に接触する、ソース接点９２を形成する。コンタクトホール８２内の層８４／８６は、ドレイン領域５３Ｌまで下に延在し、かつそれと電気的に接触する、ドレイン接点９４を形成する。最終構造体を図１Ｑに示す。さらなる接点処理の埋め込みをして、接点８８／９０／９２／９４を更に延在させて引き回し得る。

【0027】

図２は、メモリセル領域２内のフィン１０ａのうちの１つに沿って形成された一対のメモリセル１００を示しているが、メモリセルの複数の追加の対が各フィン１０ａ上で端から端まで形成されることを理解されたい。各メモリデバイス１００は、ソース領域５２及びドレイン領域５３を含み、これらは、それらの間の半導体基板のチャネル領域９６を画定する。チャネル領域９６は、ソース領域及びドレイン領域５２／５３の間のフィン１０ａの側面及び頂面１０ｃ及び１０ｄに沿って延在する。ポリブロック３０ａは、図３に最もよく示されているように、チャネル領域９６の第１の部分の導電率を制御するために、フィン１０ａの側面及び頂面１０ｃ及び１０ｄを取り囲み、かつそれから絶縁されている、浮遊ゲートである。同様に、ポリブロック４４ｂは、図４に最もよく示されているように、チャネル領域９６の第２の部分の導電率を制御するために、フィン１０ａの側面及び頂面１０ｃ及び１０ｄを取り囲み、かつそれから絶縁されている、ワード線ゲートである。最後に、ポリブロック４４ａは、図５に最もよく示されているように、フィン１０ａのソース領域５２を取り囲み、それから絶縁されている、消去ゲートである。ドレイン接点８８及びソース接点９０は、図２に更に示されている。

【0028】

図６は、論理デバイス領域４のフィン１０ｂのうちの１つに沿って形成された論理デバイス１０２の一部分を示し、これは、ソース領域５２Ｌ及びドレイン領域５３Ｌを含み、これらは、それらの間の半導体基板のチャネル領域９８を画定する。チャネル領域９８は、ソース領域及びドレイン領域５２Ｌ／５３Ｌの間のフィン１０ｂの側面及び頂面１０ｅ及び１０ｆに沿って延在している。ＴｉＮ層６４及びタングステン層６６の残りは、図７に最もよく示されているように、チャネル領域９８の導電率を制御するために、フィン１０ｂの側面及び頂面１０ｅ及び１０ｆを取り囲む、論理ゲートである。図中の論理デバイス１０２について、ＴｉＮ層６４及びタングステン層６６の残りの部分によって形成された論理ゲート、ソース接点９２及びドレイン接点９４は、全て８つのフィン１０ｂを横切って延在しており、これにより、８つのフィン１０ｂ上の８つのチャネル領域９８が単一の論理デバイス１０２として同時に動作して、単一のフィンのみに形成された論理デバイスによって供給される動作電流を８回提供する。しかしながら、各論理デバイス１０２に含まれるフィンの数は、論理デバイスから必要な動作電流に応じて、任意の数（１つ以上）とすることができる。更に、論理領域４に１つの論理デバイス１０２のみが示されているが、同じ又は変動する電流容量の複数の論理デバイス１０２を論理領域４内で同時に形成することができる。

【0029】

同じ基板１０に論理デバイス及びメモリセルを形成するための上記技術は、多くの利点を有する。第一に、メモリセルの３つのゲート（ポリブロック３０ａから形成された浮遊ゲート、ポリブロック４４ａから形成された消去ゲート、ポリブロック４４ｂから形成されたワード線ゲート）は、フィン１０ａの頂面及び側面を取り囲むことで、それに見合った横方向サイズが大きくなることなく、チャネル領域９６の有効領域を増加させることによって性能が向上し、これにより、メモリセルをより小さな横方向サイズにスケーリングすることを可能にする。第二に、論理デバイス１０２のＴｉＮ層６４及びタングステン層６６の残りの部分によって形成された論理ゲートは、フィン１０ｂの頂面及び側面を取り囲み、それに見合った横方向サイズが大きくなることなく、チャネル領域９８の有効領域を増加させることによって性能が向上し、これにより、論理デバイスをより小さな横方向サイズにスケーリングすることが可能にする。第三に、メモリセルは、（論理デバイス領域４に対して）基板１０の窪んだメモリセル領域２に形成され、論理デバイス領域４内のより短い論理デバイスの高さを超えることなく、メモリセルのためにより厚いポリ層４４を可能にし、両方の領域２／４における共通の形成工程を簡素化する。第四に、メモリセルの３つ全てのゲートを形成するために、２つのポリシリコン堆積のみが必要である。第五に、処理を簡素化するために、メモリ領域２内の、ワード線ゲート、すなわちポリブロック４４ｂ、及び消去ゲート、すなわちポリブロック４４ａを形成するために使用される同じポリシリコン堆積物も使用して、論理デバイス領域４（後に、ＴｉＮ層６４及びタングステン層６６の残りの部分によって形成された金属論理ゲートと置き換えられる）内に、ダミーポリシリコンストリップ４４ｃ（すなわち、ダミーゲート）を形成する。第六に、ワード線ゲート、すなわちポリブロック４４ｂの頂部は、メモリセル１００の一列に対してポリブロック４４ｂによって形成されたワード線ゲートを形成するポリシリコンのストリップに沿った電気抵抗を、サリサイドによって低減することができる。第七に、ＴｉＮ層６４及びタングステン層６６の残りの部分によって形成された論理ゲートのための金属は、より高い導電率及び性能を提供し、その一方で、それぞれのポリブロック３０ａ／４４ａによって形成されたメモリセルの浮遊ゲート及び消去ゲートのためのポリシリコンは、介在するトンネル酸化物３８を介したトンネリングのより良好な制御を提供し、したがって、消去効率のより良好な制御を提供する。第八に、メモリセルのためのプロセス製造（メモリセルの３つ全てのポリゲートの形成を含む）の過半は、金属論理ゲートの形成の前に実行され、これは、ＣＭＯＳベースラインへの処理の影響を低減する。第九に、メモリセルの一行に対してポリブロック４４ｂによって形成されたワード線ゲートは、連続的なポリシリコンのストリップとして連続的に一緒に形成され、メモリセルの一行に対してポリブロック４４ａによって形成された消去ゲートは、ポリシリコンの連続ストリップとして連続的に形成され、複数のフィン１０ｂのためのＴｉＮ層６４の残りの部分及びタングステン層６６によって形成された論理ゲートは、製造及びゲート相互接続を容易にするために、金属のストリップとして連続的に形成されている。

【0030】

本発明は、上述の、及び本明細書に例証の実施形態（複数可）に限定されないことが理解されるべきである。例えば、本明細書で本発明に言及することは、任意の特許請求項又は特許請求項の用語の範囲を限定することを意図しておらず、その代わり、単に、１つ以上の特許請求項によって網羅され得る１つ以上の特徴に言及するものである。上記で説明した材料、プロセス、及び数値の実施例は、単に例示的なものであり、特許請求の範囲を限定するものとみなされるべきではない。更に、特許請求の範囲及び明細書から明らかであるように、全ての方法工程が例証又は特許請求される正確な順序で行われる必要はないが、むしろ本発明のメモリセル及び論理デバイスの適切な形成を可能にする任意の順序で（任意の順序で明示的に列挙された制限がない限り）行われる。最後に、単一層の材料をそのような又は同様の材料の複数層として形成することができ、逆もまた同様である。

【0031】

本明細書で使用される、「の上方に（over）」及び「に（on）」という用語は共に、「上に直接」（中間材料、要素、又は間隙がそれらの間に配設されていない）及び「上に間接的に」（中間材料、要素、又は間隙がそれらの間に配設されている）を包括的に含むことに留意されるべきである。同様に、「隣接した」という用語は、「直接隣接した」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「間接的に隣接した」（中間材料、要素、又は間隙がそれらの間に配設されている）を含み、「に取り付けられた」は、「に直接取り付けられた」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「に間接的に取り付けられた」（中間材料、要素、又は間隙がそれらの間に配設されている）を含み、「電気的に結合された」は、「直接電気的に結合された」（中間材料又は要素がそれらの間で要素を電気的に連結していない）、及び「間接的に電気的に結合された」（中間材料又は要素がそれらの間で要素を電気的に連結している）を含む。例えば、「基板の上方に」要素を形成することは、中間材料／要素が介在せずに直接基板にその要素を形成することも、１つ以上の中間材料／要素が介在して間接的に基板にその要素を形成することも含み得る。

【図1A】

【図1B】

【図1C】

【図1D】

【図1E】

【図1F】

【図1G】

【図1H】

【図1I】

【図1J】

【図1K】

【図1L】

【図1M】

【図1N】

【図1O】

【図1P】

【図1Q】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】