知財求人 - 知財ポータルサイト「IP Force」
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-10-11
(45)【発行日】2023-10-19
(54)【発明の名称】半導体集積回路
(51)【国際特許分類】
H01L 21/82 20060101AFI20231012BHJP
H01L 21/822 20060101ALI20231012BHJP
H01L 27/04 20060101ALI20231012BHJP
【ＦＩ】
H01L21/82 B
H01L27/04 D
H01L27/04 C
【請求項の数】
15
(21)【出願番号】P 2019144320
(22)【出願日】2019-08-06
(65)【公開番号】P2021027187
(43)【公開日】2021-02-22
【審査請求日】2022-07-08
(73)【特許権者】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】100105924
【弁理士】
【氏名又は名称】森下 賢樹
(74)【代理人】
【識別番号】100133215
【弁理士】
【氏名又は名称】真家 大樹
(72)【発明者】
【氏名】土屋 寛雄
【審査官】石塚 健太郎
(56)【参考文献】
【文献】特開２００５－３４０４６１（ＪＰ，Ａ）
【文献】特開２０１３－２０１１５８（ＪＰ，Ａ）
【文献】特開２０１０－０７４１２５（ＪＰ，Ａ）
【文献】特開２００４－３３５９０２（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２１／８２
Ｈ０１Ｌ ２７／０４
Ｈ０１Ｌ ２１／８２２
(57)【特許請求の範囲】
【請求項1】
複数のスタンダードセルを自動配置配線して構成される半導体集積回路であって、
前記スタンダードセルのメタル層は、
前記スタンダードセルの第１辺に設けられた第１ポートから第２辺に設けられた第２ポートに向かって第１方向に伸び得る電源ラインと、
前記電源ラインに対して第２方向に離間し、前記第１辺に設けられた第３ポートから前記第２辺に設けられた第４ポートに向かって前記第１方向に伸びるライン状の接地ラインと、
前記電源ラインと前記接地ラインの間の絶縁を保ちつつ、前記電源ラインと前記接地ラインの間に形成されたフィルメタル領域と、
を含み、
前記フィルメタル領域は、前記電源ラインに連続して形成される第１部分と、前記接地ラインに連続して形成される第２部分と、を含み、前記第１部分と前記第２部分の間には、ギャップが存在し、
デザインルールが定める配線間クリアランスの下限値をｄＭＩＮとするとき、前記第１部分と前記第２部分のクリアランスｇは、
ｄＭＩＮ≦ｇ≦３×ｄＭＩＮ
を満たすことを特徴とする半導体集積回路。
【請求項2】
複数のスタンダードセルを自動配置配線して構成される半導体集積回路であって、
前記スタンダードセルのメタル層は、
前記スタンダードセルの第１辺に設けられた第１ポートから第２辺に設けられた第２ポートに向かって第１方向に伸び得る電源ラインと、
前記電源ラインに対して第２方向に離間し、前記第１辺に設けられた第３ポートから前記第２辺に設けられた第４ポートに向かって前記第１方向に伸びるライン状の接地ラインと、
前記電源ラインと前記接地ラインの間の絶縁を保ちつつ、前記電源ラインと前記接地ラインの間に形成されたフィルメタル領域と、
を含み、
前記フィルメタル領域は、前記電源ラインに連続して形成される第１部分と、前記接地ラインに連続して形成される第２部分と、を含み、前記第１部分と前記第２部分の間には、ギャップが存在し、
デザインルールが定める配線間クリアランスの下限値をｄＭＩＮ、最小配線幅をｗＭＩＮとするとき、前記第１部分と前記第２部分のクリアランスｇは、
ｄＭＩＮ≦ｇ≦２×ｄＭＩＮ＋ｗＭＩＮ
を満たすことを特徴とする半導体集積回路。
【請求項3】
複数のスタンダードセルを自動配置配線して構成される半導体集積回路であって、
前記スタンダードセルのメタル層は、
前記スタンダードセルの第１辺に設けられた第１ポートから第２辺に設けられた第２ポートに向かって第１方向に伸び得る電源ラインと、
前記電源ラインに対して第２方向に離間し、前記第１辺に設けられた第３ポートから前記第２辺に設けられた第４ポートに向かって前記第１方向に伸びるライン状の接地ラインと、
前記電源ラインと前記接地ラインの間の絶縁を保ちつつ、前記電源ラインと前記接地ラインの間に形成されたフィルメタル領域と、
を含み、
前記フィルメタル領域は、前記電源ラインに連続して形成される第１部分と、前記接地ラインに連続して形成される第２部分と、を含み、前記第１部分と前記第２部分の間には、ギャップが存在し、
前記第１部分および前記第２部分は櫛形であることを特徴とする半導体集積回路。
【請求項4】
前記フィルメタル領域と前記第１辺の間、前記フィルメタル領域と前記第２辺の間にはクリアランスが存在することを特徴とする請求項１から３のいずれかに記載の半導体集積回路。
【請求項5】
前記第１部分はｎウェル領域内に形成され、前記第２部分はｐウェル領域内に形成されることを特徴とする請求項１から４のいずれかに記載の半導体集積回路。
【請求項6】
前記第１部分の第１方向の長さと前記第２部分の第１方向の長さは等しいことを特徴とする請求項１から５のいずれかに記載の半導体集積回路。
【請求項7】
前記第１部分と前記第２部分は、実質的に点対称であることを特徴とする請求項１から６のいずれかに記載の半導体集積回路。
【請求項8】
前記スタンダードセルは、
前記電源ラインと前記第２方向に隣接する領域に形成されたＰＭＯＳトランジスタと、
前記接地ラインと前記第２方向に隣接する領域に形成されたＮＭＯＳトランジスタと、
をさらに備え、
前記ＰＭＯＳトランジスタのソースおよびドレインは前記第１部分と接続され、
前記ＮＭＯＳトランジスタのドレインおよびソースは前記第２部分と接続されることを特徴とする請求項１から７のいずれかに記載の半導体集積回路。
【請求項9】
前記メタル層は、前記ＰＭＯＳトランジスタのゲートを前記ＮＭＯＳトランジスタのドレインおよびソースの一方と接続する、前記フィルメタル領域と分離した第１配線と、
前記ＮＭＯＳトランジスタのゲートを前記ＰＭＯＳトランジスタのソースおよびドレインの一方と接続する、前記フィルメタル領域と分離した第２配線と、
をさらに含むことを特徴とする請求項８に記載の半導体集積回路。
【請求項10】
前記メタル層は、前記ＰＭＯＳトランジスタのゲートを前記ＰＭＯＳトランジスタのソースおよびドレインの一方と接続する、前記フィルメタル領域と分離した第１配線と、
前記ＮＭＯＳトランジスタのゲートを前記ＮＭＯＳトランジスタのドレインおよびソースの一方と接続する、前記フィルメタル領域と分離した第２配線と、
をさらに含むことを特徴とする請求項８に記載の半導体集積回路。
【請求項11】
複数のスタンダードセルを自動配置配線して構成される半導体集積回路であって、
前記スタンダードセルのメタル層は、
前記スタンダードセルの第１辺に設けられた第１ポートから第２辺に設けられた第２ポートに向かって第１方向に伸び得る電源ラインと、
前記電源ラインに対して第２方向に離間し、前記第１辺に設けられた第３ポートから前記第２辺に設けられた第４ポートに向かって前記第１方向に伸びるライン状の接地ラインと、
前記電源ラインと前記接地ラインの間の絶縁を保ちつつ、前記電源ラインと前記接地ラインの間に形成されたフィルメタル領域と、
を含み、
前記スタンダードセルは、
前記電源ラインと前記第２方向に隣接する領域に形成されたＰＭＯＳトランジスタと、
前記接地ラインと前記第２方向に隣接する領域に形成されたＮＭＯＳトランジスタと、
をさらに備え、
前記メタル層は、
前記ＰＭＯＳトランジスタのゲートを前記ＮＭＯＳトランジスタのドレインおよびソースの一方と接続する、前記フィルメタル領域と分離した第１配線と、
前記ＮＭＯＳトランジスタのゲートを前記ＰＭＯＳトランジスタのソースおよびドレインの一方と接続する、前記フィルメタル領域と分離した第２配線と、
をさらに含むことを特徴とする半導体集積回路。
【請求項12】
複数のスタンダードセルを自動配置配線して構成される半導体集積回路であって、
前記スタンダードセルのメタル層は、
前記スタンダードセルの第１辺に設けられた第１ポートから第２辺に設けられた第２ポートに向かって第１方向に伸び得る電源ラインと、
前記電源ラインに対して第２方向に離間し、前記第１辺に設けられた第３ポートから前記第２辺に設けられた第４ポートに向かって前記第１方向に伸びるライン状の接地ラインと、
前記電源ラインと前記接地ラインの間の絶縁を保ちつつ、前記電源ラインと前記接地ラインの間に形成されたフィルメタル領域と、
を含み、
前記スタンダードセルは、
前記電源ラインと前記第２方向に隣接する領域に形成されたＰＭＯＳトランジスタと、
前記接地ラインと前記第２方向に隣接する領域に形成されたＮＭＯＳトランジスタと、
をさらに備え、
前記メタル層は、
前記ＰＭＯＳトランジスタのゲートを前記ＰＭＯＳトランジスタのソースおよびドレインの一方と接続する、前記フィルメタル領域と分離した第１配線と、
前記ＮＭＯＳトランジスタのゲートを前記ＮＭＯＳトランジスタのドレインおよびソースの一方と接続する、前記フィルメタル領域と分離した第２配線と、
をさらに含むことを特徴とする半導体集積回路。
【請求項13】
前記スタンダードセルは、
前記電源ラインと前記第２方向に隣接する領域に形成されたＰＭＯＳトランジスタと、
前記接地ラインと前記第２方向に隣接する領域に形成されたＮＭＯＳトランジスタと、
をさらに備え、
前記ＰＭＯＳトランジスタのソースおよびドレインは前記第１部分と絶縁されており、
前記ＮＭＯＳトランジスタのドレインおよびソースは前記第２部分と絶縁されていることを特徴とする請求項１から７のいずれかに記載の半導体集積回路。
【請求項14】
複数のスタンダードセルを自動配置配線して構成される半導体集積回路であって、
前記スタンダードセルのメタル層は、
前記スタンダードセルの第１辺に設けられた第１ポートから第２辺に設けられた第２ポートに向かって第１方向に伸び得る電源ラインと、
前記電源ラインに対して第２方向に離間し、前記第１辺に設けられた第３ポートから前記第２辺に設けられた第４ポートに向かって前記第１方向に伸びるライン状の接地ラインと、
前記電源ラインと前記接地ラインの間の絶縁を保ちつつ、前記電源ラインと前記接地ラインの間に形成されたフィルメタル領域と、
を含み、
前記フィルメタル領域は、前記電源ラインに連続して形成される第１部分と、前記接地ラインに連続して形成される第２部分と、を含み、前記第１部分と前記第２部分の間には、ギャップが存在し、
前記スタンダードセルは、
前記電源ラインと前記第２方向に隣接する領域に形成されたＰＭＯＳトランジスタと、
前記接地ラインと前記第２方向に隣接する領域に形成されたＮＭＯＳトランジスタと、
をさらに備え、
前記ＰＭＯＳトランジスタのソースおよびドレインは前記第１部分と絶縁されており、
前記ＮＭＯＳトランジスタのドレインおよびソースは前記第２部分と絶縁されていることを特徴とする半導体集積回路。
【請求項15】
前記電源ライン、前記接地ラインおよび前記フィルメタル領域の合計面積は、前記スタンダードセルの面積の６０％以上を占めることを特徴とする請求項１から１４のいずれかに記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体集積回路に関する。
【背景技術】
【0002】
半導体集積回路の設計に、自動レイアウトを実行するＥＤＡツールが重要な役割を果たす。ＥＤＡツールは、セルやマクロセル（以下、スタンダードセルと総称する）の接続情報（論理回路設計結果、ネットリストと称される）を入力すると、チップ上のスタンダードセルの位置を自動的に決め（配置し）し、その間を自動的に結線する。この機能は、Ｐ＆Ｒ（Place and Route）とも称される。
【発明の概要】
【発明が解決しようとする課題】
【0003】
リソグラフィ工程においてフォーカスマージンを保証するために、半導体集積回路の設計者は、複数のメタル配線層それぞれにおいて、配線が占める範囲の比率（メタルデンシティ）を均一化する必要がある。
【0004】
いくつかの半導体集積回路の設計においては、設計者による手作業による配置、配線と、Ｐ＆Ｒツールによる配置、配線が混在する場合がある。Ｒ＆Ｒツールにより設計される領域は、手作業で設計した領域に比べて、メタルデンシティが低くなる傾向が強く、ルール違反が発生しやすい。
【0005】
本発明は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、従来の機能を確保しつつ、メタルデンシティを高めることができる設計手法の提供にある。
【課題を解決するための手段】
【0006】
本発明のある態様は、複数のスタンダードセルを自動配置配線して構成される半導体集積回路に関する。スタンダードセルのメタル層は、第１ポートから第２ポートに向かって第１方向に伸び得る電源ラインと、電源ラインに対して第２方向に離間し、第３ポートから第４ポートに向かって第１方向に伸びるライン状の接地ラインと、電源ラインと接地ラインの間の絶縁を保ちつつ、電源ラインと接地ラインの間に形成されたフィルメタル領域と、を含む。
【0007】
なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【0008】
本発明のある態様によれば、メタルデンシティを高めることができる。
【図面の簡単な説明】
【0009】
【図3】図３（ａ）は、図２（ａ）の第１スタンダードセルを自動配置して生成された半導体集積回路を示す図であり、図３（ｂ）は、図２（ｂ）の第１スタンダードセルを自動配置して生成された半導体集積回路を示す図である。
【図8】変形例に係るフィルメタル領域を示す図である。
【発明を実施するための形態】
【0010】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【0011】
実施の形態に係る半導体集積回路は、複数のスタンダードセルを自動配置配線して構成される。図１（ａ）～（ｅ）は、いくつかのスタンダードセルＳＣ１～ＳＣ５の等価回路図である。スタンダードセルＳＣ１～ＳＣ５はネットリスト上で、４ポート回路ネットワークとして扱われ、したがって４つのポートＰ１～Ｐ４を有する。図１（ａ）は、標準的な電源・接地ラインのスタンダードセル（以下、第１スタンダードセルという）ＳＣ１であり、第１ポートＰ１と第２ポートＰ２を結線する電源ラインＶＤＤと、第３ポートＰ３と第４ポートＰ４を結線する接地ラインＶＳＳと、を含む。
【0012】
図１（ｂ）は、ＭＯＳ（Metal Oxide Semiconductor）キャパシタセル（以下、第２スタンダードセルという）ＳＣ２であり、ＰＭＯＳトランジスタＭＰ、ＮＭＯＳトランジスタＭＮ、抵抗Ｒ１，Ｒ２を備える。ＰＭＯＳトランジスタＭＰのソース、ドレイン、バックゲートは電源ラインＶＤＤと接続され、ＮＭＯＳトランジスタＭＮのソース、ドレイン、バックゲートは接地ラインＶＳＳと接続される。ＰＭＯＳトランジスタのゲートは抵抗Ｒ１を介して接地ラインＶＳＳと接続され、ＮＭＯＳトランジスタのゲートは抵抗Ｒ２を介して電源ラインＶＤＤと接続される。
【0013】
図１（ｃ）は４端子ショートのスタンダードセル（以下、第３スタンダードセルという）ＳＣ３であり、ＰＭＯＳトランジスタのゲートは抵抗Ｒ３を介して電源ラインＶＤＤと接続され、ＮＭＯＳトランジスタのゲートは抵抗Ｒ４を介して接地ラインＶＳＳと接続される。
【0014】
図１（ｄ）は、３端子ショート、ゲートフローティングのセル（以下、第４スタンダードセルという）ＳＣ４であり、ＰＭＯＳトランジスタＭＰ、ＮＭＯＳトランジスタＭＮそれぞれのゲートはフローティング状態となっている。
【0015】
図１（ｅ）は、３端子フローティングのセル（以下、第５スタンダードセルという）ＳＣ５であり、ＰＭＯＳトランジスタＭＰ、ＮＭＯＳトランジスタＭＮそれぞれのゲート、ソース、ドレインがフローティング状態となっている。
【0016】
（第１スタンダードセル）
実施の形態の課題を明確化するために、はじめに、本発明者が当初検討したスタンダードセル（以下、比較技術と称する）の構造、レイアウトを説明する。図２（ａ）は、比較技術に係る構造を有する第１スタンダードセルＳＣ１ａの平面図である。
実施の形態の課題を明確化するために、はじめに、本発明者が当初検討したスタンダードセル（以下、比較技術と称する）の構造、レイアウトを説明する。図２（ａ）は、比較技術に係る構造を有する第１スタンダードセルＳＣ１ａの平面図である。
【0017】
説明の簡素化のために、便宜的に、紙面横方向をｘ方向（第１方向）、紙面上下方向をｙ方向（第２方向）と定める。第１スタンダードセルＳＣ１ａは矩形であり、ｙ方向に伸びる第１辺Ｓ１および第２辺Ｓ２を、ｘ方向に伸びる第３辺Ｓ３および第４辺Ｓ４を有する。第１辺Ｓ１には、第１ポートＰ１と第３ポートＰ３が設けられ、対向する別の長辺Ｓ４には、第２ポートＰ２と第４ポートＰ４が設けられる。
【0018】
図２（ａ）において、第１メタル層（一般的には最下層、以下、単にメタル層という）には、第１ポートＰ１から第２ポートＰ２に伸びる電源ラインＶＤＤと、第３ポートＰ３から第４ポートＰ４に伸びる接地ラインＶＳＳと、が形成される。各図において、メタル層に形成される配線にはハッチングを付す。比較技術において、電源ラインＶＤＤと接地ラインＶＳＳの間には、他のメタル領域は存在しない。破線は、ｎ型ウェルが形成される領域（ｎウェル領域）ｎｗを示し、それ以外はｐウェル領域ｐｗとなる。
【0019】
続いて、実施の形態に係る第１スタンダードセルの構造およびレイアウトを説明する。図２（ｂ）は、実施の形態に係る構造を有する第１スタンダードセルＳＣ１ｂの平面図である。
【0020】
本実施の形態において、第１スタンダードセルＳＣ１ｂのメタル層には電源ラインＶＤＤ、接地ラインＶＳＳおよびフィルメタル領域ＦＭ１が形成される。電源ラインＶＤＤは、第１ポートＰ１から第２ポートＰ２に向かって第１方向（方向）に伸びるライン形状を有する。接地ラインＶＳＳは、電源ラインＶＤＤに対して第２方向（ｙ方向）に離間し、第３ポートＰ３から第４ポートＰ４に向かって第１方向（ｘ方向）に伸びるライン形状を有する。電源ラインＶＤＤと接地ラインＶＳＳは、図２（ａ）の比較技術と同様である。
【0021】
フィルメタル領域ＦＭ１は、電源ラインＶＤＤと接地ラインＶＳＳの間の絶縁を保ちつつ、電源ラインＶＤＤと接地ラインＶＳＳの間に設けられている。このフィルメタル領域ＦＭ１は、第１スタンダードセルＳＣ１ｂのメタルデンシティーを増加させる。
【0022】
フィルメタル領域ＦＭ１は、２つの部分１１１，１１２に分割されている。第１部分１１１は、電源ラインＶＤＤと連続して形成され、第２部分１１２は接地ラインＶＳと連続して形成される。第１部分１１１と第２部分１１２の間にはギャップ１１２が存在しており、２つの部分の絶縁が確保される。
【0023】
なお図面では、説明の容易化のために、電源ラインＶＤＤ（接地ラインＶＳＳ）と第１部分１１１（第２部分１１２）の境界を実線で明示的に示し、かつそれらに異なるハッチングを付しているが、実際のデバイスでは、それらは同一のマスクによって同時かつ連続的に形成されている。
【0024】
メタルデンシティを高めるためには、第１部分１１１と第２部分１１２の間のギャップ長ｇは、デザインルールが許容する範囲でなるべく狭くすることが好ましい。たとえばデザインルールが定めるギャップの下限値をｄＭＩＮとするとき、ギャップ長ｇは、以下の範囲で設計してもよい。
ｄＭＩＮ≦ｇ≦２×ｄＭＩＮ
ｄＭＩＮ≦ｇ≦２×ｄＭＩＮ
【0025】
デザインルールが定める配線間クリアランスの下限値をｄＭＩＮ、最小配線幅をｗＭＩＮとするとき、第１部分と前記第２部分のクリアランスｇは、
ｄＭＩＮ≦ｇ≦２×ｄＭＩＮ＋ｗＭＩＮ
を満たしてもよい。
ｄＭＩＮ≦ｇ≦２×ｄＭＩＮ＋ｗＭＩＮ
を満たしてもよい。
【0026】
第１部分１１１はｎウェル領域ｎｗ内に形成し、第２部分１１２はｐウェル領域ｐｗ内に形成してもよい。
【0027】
フィルメタル領域ＦＭは、第１辺Ｓ１、第２辺Ｓ２とは接触しておらず、それらとの間に、クリアランスが確保されている点で、単なる低インピーダンス化のための太い電源ラインとは区別される。すなわち電源ラインＶＤＤや接地ラインＶＳＳの第１方向の長さは、スタンダードセルの横幅と等しいのに対して、第１部分１１１の第１方向の長さｘａ、第２部分１１２の第１方向の長さｘｂは、スタンダードセルの横幅ｘｃより短い。
【0028】
以上が実施の形態に係る第１スタンダードセルＳＣ１ｂの構成である。
同じデザインルールで設計した場合、図２（ａ）ではメタルの占有率は２０％程度に留まるのに対して、図２（ｂ）では８０％程度まで増やすことができる。
同じデザインルールで設計した場合、図２（ａ）ではメタルの占有率は２０％程度に留まるのに対して、図２（ｂ）では８０％程度まで増やすことができる。
【0029】
図３（ａ）は、図２（ａ）の第１スタンダードセルＳＣ１ａを自動配置して生成された半導体集積回路を示す図であり、図３（ｂ）は、図２（ｂ）の第１スタンダードセルＳＣ１ｂを自動配置して生成された半導体集積回路を示す図である。
【0030】
図２（ａ）の第１スタンダードセルＳＣ１ａを用いて設計した半導体集積回路は、メタルデンシティが低くなりやすい。
【0031】
図２（ａ）の第１スタンダードセルＳＣ１ａの代替として、図２（ｂ）の第１スタンダードセルＳＣ１ｂをセルライブラリに登録し、自動配置・配線を実行することにより、図３（ｂ）のレイアウトが得られ、比較技術に係るスタンダードセルを用いた場合に比べてメタルデンシティを高めることができ、デザインルール違反を防止できる。
【0032】
また図２（ｂ）の第１スタンダードセルＳＣ１ｂは、メタルデンシティの向上を主たる目的として設計されたものであるが、副次的な効果として、電源ラインＶＤＤ、接地ラインＶＳＳのインピーダンスを下げることができる。
【0033】
なお一般的に、電源ラインＶＤＤや接地ラインＶＳＳは低インピーダンス化が要求されるところであるが、本実施の形態に係る第１スタンダードセルＳＣ１ｂを、比較技術に係る第１スタンダードセルＳＣ１ａの電源ラインＶＤＤ、接地ラインＶＳＳそれぞれの配線幅を、低インピーダンス化のみを目的として広げたものと理解してはならない。低インピーダンス化のみを目的とするならば、図３（ａ）に示すように、電源ラインＶＤＤ、接地ラインＶＳＳの全体にわたり幅をｄからｄ’に広げれば足りる。これに対して図３（ｂ）では、隣接するスタンダードセルの境界ごと、すなわちポートに対応する箇所において、本来の電源ラインＶＤＤ、接地ラインＶＳＳの本来の幅が現れており、比較技術とは明確に異なっている。
【0034】
（第２スタンダードセル）
続いて、図１（ｂ）の第２スタンダードセル（ＭＯＳキャパシタセル）ＳＣ２に関して、実施の形態に係るスタンダードセルの構造およびレイアウトを、比較技術のそれと比較しながら説明する。
続いて、図１（ｂ）の第２スタンダードセル（ＭＯＳキャパシタセル）ＳＣ２に関して、実施の形態に係るスタンダードセルの構造およびレイアウトを、比較技術のそれと比較しながら説明する。
【0035】
【0036】
はじめに図４（ａ）を参照して、比較技術の構造を説明する。第２スタンダードセルＳＣ２ａは、第１スタンダードセルＳＣ１ａと同じサイズを有する矩形である。第２スタンダードセルＳＣ２ａは、ＰＭＯＳトランジスタＭＰおよびＮＭＯＳトランジスタＭＮを備える。ＰＭＯＳトランジスタＭＰは、ｎウェル領域ｎｗ内の、電源ラインＶＤＤと第２方向に隣接する箇所に形成される。ＮＭＯＳトランジスタＭＮは、ｎウェル領域ｐｗ内の、接地ラインＶＳＳと第２方向と隣接する箇所に形成される。なお、ドレインＤとソースＳは便宜的に付与したものでありそれらは入れ替え可能である。
【0037】
ＰＭＯＳトランジスタＭＰのドレインＤおよびソースＳは、配線Ｗ１，Ｗ２を介して電源ラインＶＤＤと接続され、そのゲートは、配線Ｗ３を介してＮＭＯＳトランジスタＭＮのドレインと接続される。各配線とトランジスタの電極（Ｇ，Ｄ，Ｓ）のコンタクト箇所にはビアホールが形成される。
【0038】
ＮＭＯＳトランジスタＭＮのドレインＤおよびソースＳは、配線Ｗ４，Ｗ５を介して接地ラインＶＳＳと接続され、そのゲートは、配線Ｗ６を介してＰＭＯＳトランジスタＭＰのドレインと接続される。
【0039】
続いて、図４（ｂ）、（ｃ）を参照して実施の形態に係るスタンダードセルの構造およびレイアウトを説明する。
【0040】
第２スタンダードセルＳＣ２ｂのメタル層には、電源ラインＶＤＤ、接地ラインＶＳＳおよびフィルメタル領域ＦＭ２が形成される。フィルメタル領域ＦＭ２は、第１部分１２１および第２部分１２２を含む。
【0041】
第１部分１２１は、電源ラインＶＤＤと連続して形成されており、この第１部分１２１は、図４（ａ）の配線Ｗ１，Ｗ２の機能を兼ねている。ＰＭＯＳトランジスタＭＰのソースと電源ラインＶＤＤを接続する仮想的な配線（図４（ａ）のＷ１）と、ＰＭＯＳトランジスタＭＰのドレインと電源ラインＶＤＤを接続する仮想的な配線（図４（ａ）のＷ２）を考えたときに、第１部分１２１は、２本の仮想配線Ｗ１，Ｗ２を包含する矩形領域と把握できる。
【0042】
同様に第２部分１２２は、接地ラインＶＳＳと連続して形成されており、この第２部分１２２は、図４（ａ）の配線Ｗ４，Ｗ５の機能を兼ねている。ＮＭＯＳトランジスタＭＮのドレインと接地ラインＶＳＳを接続する仮想的な配線（図４（ａ）のＷ４）と、ＮＭＯＳトランジスタＭＮのソースと接地ラインＶＳＳを接続する仮想的な配線（図４（ａ）のＷ５）を考えたときに、第２部分１２２は、２本の仮想配線Ｗ４，Ｗ５を包含する矩形領域と把握できる。
【0043】
図４（ｃ）の第２スタンダードセルＳＣ２ｃにおいて、フィルメタル領域ＦＭ２の第１部分１２３は、図４（ｂ）の第１部分１２１を、空いているスペースに可能な限り拡張したものである。同様に、フィルメタル領域ＦＭ２の第２部分１２４は、図４（ｂ）の第１部分１２２を、空いているスペースに可能な限り拡張したものである。すなわちフィルメタル領域ＦＭ２の各部分の形状は矩形には限定されず、多角形やコの字型であってもよい。
【0044】
図４（ａ）の第２スタンダードセルＳＣ２ａの代替として、図４（ｂ）、（ｃ）のスタンダードセルＳＣ２ｂやＳＣ２ｃをセルライブラリに登録し、自動配置・配線を実行することにより、メタルデンシティを高めることができ、デザインルール違反を防止できる。
【0045】
（第３スタンダードセル）
続いて、図１（ｃ）の第３スタンダードセルＳＣ３に関して、実施の形態に係るスタンダードセルの構造およびレイアウトを、比較技術のそれと比較しながら説明する。
続いて、図１（ｃ）の第３スタンダードセルＳＣ３に関して、実施の形態に係るスタンダードセルの構造およびレイアウトを、比較技術のそれと比較しながら説明する。
【0046】
【0047】
はじめに図５（ａ）を参照して比較技術の構造を説明する。第３スタンダードセルＳＣ３ａは、第１スタンダードセルＳＣ１ａおよび第２スタンダードセルＳＣ２ａと同じサイズを有する矩形であり、第２スタンダードセルＳＣ２ａと同様に、ＰＭＯＳトランジスタＭＰおよびＮＭＯＳトランジスタＭＮを備える。
【0048】
ＰＭＯＳトランジスタＭＰのドレインＤおよびソースＳは、配線Ｗ１，Ｗ２を介して電源ラインＶＤＤと接続され、そのゲートは、配線Ｗ７を介してＰＭＯＳトランジスタＭＰのドレインと接続される。
【0049】
ＮＭＯＳトランジスタＭＮのドレインＤおよびソースＳは、配線Ｗ４，Ｗ５を介して接地ラインＶＳＳと接続され、そのゲートは、配線Ｗ８を介してＮＭＯＳトランジスタＭＮのドレインと接続される。
【0050】
続いて、図５（ｂ）、（ｃ）を参照して実施の形態に係るスタンダードセルの構造およびレイアウトを説明する。
【0051】
第３スタンダードセルＳＣ３ｂのメタル層には、電源ラインＶＤＤ、接地ラインＶＳＳおよびフィルメタル領域ＦＭ３が形成される。フィルメタル領域ＦＭ３は、第１部分１３１および第２部分１３２を含む。
【0052】
第１部分１３１は、電源ラインＶＤＤと連続して形成されており、図５（ａ）の配線Ｗ１，Ｗ２の機能を兼ねている。第１部分１３１は、少なくとも仮想的な配線Ｗ１，Ｗ２を包含しており、配線Ｗ７を避けるようになるべく広く形成される。
【0053】
同様に第２部分１３２は、接地ラインＶＳＳと連続して形成されており、図５（ａ）の配線Ｗ４，Ｗ５の機能を兼ねている。第２部分１３２は、少なくとも仮想的な配線Ｗ４，Ｗ５を包含し、配線Ｗ８を避けるようになるべく広く形成される。
【0054】
図５（ｃ）の第３スタンダードセルＳＣ３ｃでは、第１部分１３３が、図５（ｃ）の配線Ｗ７も兼ねており、仮想的なＷ１，Ｗ２，Ｗ７を包含する矩形と把握される。同様に第２部分１３４は、図５（ｃ）の配線Ｗ８も兼ねており、仮想的なＷ４，Ｗ５，Ｗ８を包含する矩形と把握される。ただし、図５（ｃ）のスタンダードセルＳＣ３ｃは、図５（ｂ）のスタンダードセルＳＣ３ｂとは完全に等価とはいえない。なぜなら図１（ｃ）の抵抗Ｒ３，Ｒ４が、フィルメタル領域ＦＭ３によって短絡されるからである。
【0055】
図５（ａ）の第３スタンダードセルＳＣ３ａの代替として、図５（ｂ）、（ｃ）のスタンダードセルＳＣ３ｂやＳＣ３ｃをセルライブラリに登録し、自動配置・配線を実行することにより、メタルデンシティを高めることができ、デザインルール違反を防止できる。
【0056】
（第４スタンダードセル）
続いて、図１（ｄ）の第４スタンダードセルＳＣ４に関して、実施の形態に係るスタンダードセルの構造およびレイアウトを、比較技術のそれと比較しながら説明する。
続いて、図１（ｄ）の第４スタンダードセルＳＣ４に関して、実施の形態に係るスタンダードセルの構造およびレイアウトを、比較技術のそれと比較しながら説明する。
【0057】
【0058】
はじめに図６（ａ）を参照して比較技術の構造を説明する。第４スタンダードセルＳＣ４ａは、他のスタンダードセルと同じサイズを有する矩形であり、ＰＭＯＳトランジスタＭＰおよびＮＭＯＳトランジスタＭＮを備える。
【0059】
ＰＭＯＳトランジスタＭＰのドレインＤおよびソースＳは、配線Ｗ１，Ｗ２を介して電源ラインＶＤＤと接続される。ＮＭＯＳトランジスタＭＮのドレインＤおよびソースＳは、配線Ｗ４，Ｗ５を介して接地ラインＶＳＳと接続される。ＰＭＯＳトランジスタＭＰ、ＮＭＯＳトランジスタのゲートにはコンタクトは設けられず、フローティング状態とされる。
【0060】
続いて、図６（ｂ）を参照して実施の形態に係るスタンダードセルの構造およびレイアウトを説明する。
【0061】
第４スタンダードセルＳＣ４ｂのメタル層には、電源ラインＶＤＤ、接地ラインＶＳＳおよびフィルメタル領域ＦＭ４が形成される。フィルメタル領域ＦＭ４は、第１部分１４１および第２部分１４２を含む。
【0062】
第１部分１４１は、電源ラインＶＤＤと連続して形成されており、図６（ａ）の配線Ｗ１，Ｗ２の機能を兼ねている。第１部分１４１は、少なくとも仮想的な配線Ｗ１，Ｗ２を包含しており、ｙ方向に引き延ばされている。
【0063】
同様に第２部分１４２は、接地ラインＶＳＳと連続して形成されており、図６（ａ）の配線Ｗ４，Ｗ５の機能を兼ねている。第２部分１４２は、少なくとも仮想的な配線Ｗ４，Ｗ５を包含し、ｙ方向に引き延ばされている。
【0064】
図６（ａ）の第４スタンダードセルＳＣ４ａの代替として、図６（ｂ）のスタンダードセルＳＣ４ｂをセルライブラリに登録し、自動配置・配線を実行することにより、メタルデンシティを高めることができ、デザインルール違反を防止できる。
【0065】
（第５スタンダードセル）
続いて、図１（ｅ）の第５スタンダードセルＳＣ５に関して、実施の形態に係るスタンダードセルの構造およびレイアウトを、比較技術のそれと比較しながら説明する。
続いて、図１（ｅ）の第５スタンダードセルＳＣ５に関して、実施の形態に係るスタンダードセルの構造およびレイアウトを、比較技術のそれと比較しながら説明する。
【0066】
【0067】
はじめに図７（ａ）を参照して比較技術の構造を説明する。第５スタンダードセルＳＣ５ａは、他のスタンダードセルと同じサイズを有する矩形であり、ＰＭＯＳトランジスタＭＰおよびＮＭＯＳトランジスタＭＮを備える。
【0068】
ＰＭＯＳトランジスタＭＰ、ＮＭＯＳトランジスタＭＮそれぞれのゲートＧ、ドレインＤ、ソースＳにはコンタクトは設けられず、フローティング状態とされる。したがって図７（ａ）の構成では、メタル層には電源ラインＶＤＤと接地ラインＶＳＳのみが存在する。
【0069】
続いて、図７（ｂ）を参照して実施の形態に係るスタンダードセルの構造およびレイアウトを説明する。
【0070】
第５スタンダードセルＳＣ５ｂのメタル層には、電源ラインＶＤＤ、接地ラインＶＳＳおよびフィルメタル領域ＦＭ５が形成される。フィルメタル領域ＦＭ５は、第１部分１５１および第２部分１５２を含む。
【0071】
第１部分１５１は、電源ラインＶＤＤと連続して形成されている。このセルでは、第１部分１５１の障害となる配線は存在しないから、第１部分１５１は、第１スタンダードセルＳＣ１ｂ（図２（ｂ））と同様に、ｎウェル領域ｎｗいっぱいに形成することができる。第２部分１５２も同様である。
【0072】
図７（ａ）の第５スタンダードセルＳＣ５ａの代替として、図７（ｂ）のスタンダードセルＳＣ５ｂをセルライブラリに登録し、自動配置・配線を実行することにより、メタルデンシティを高めることができ、デザインルール違反を防止できる。
【0073】
図８は、変形例に係るフィルメタル領域を示す図である。この変形例においてフィルメタルＦＭは櫛形である。櫛形のフィルメタルを採用した場合、矩形のフィルメタルに比べてメタルデンシティが低下するが、配線間の容量を大きくできるという利点がある。
【0074】
いずれのスタンダードセルにおいても、フィルメタル領域ＦＭはなるべく広くとることが望ましいく、電源ラインＶＤＤ、接地ラインＶＳＳおよびフィルメタル領域ＦＭの合計面積は、スタンダードセルの面積の６０％以上とすることが好ましい。
【0075】
なお、すべてのスタンダードセルの共通する特徴として、フィルメタル領域ＦＭに含まれる２つの部分は、実質的に点対称な形状を有していると言える。たとえば図４（ｃ）を参照すると、２つの部分１２３と１２４は点対称である。ただし、セル内のｐウェル領域ｐｗとｎウェル領域ｎｗのｙ方向の長さの違いが存在するため、厳密な点対称ではなく、第１部分１２３と第２部分１２４の形状はわずかに異なるが、このような場合も「実質的に点対称」に含まれる。
【0076】
以上、実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎないことはいうまでもなく、実施の形態には、請求の範囲に規定された本発明の思想を離脱しない範囲において、多くの変形例や配置の変更が可能であることはいうまでもない。
【符号の説明】
【0077】
１００ スタンダードセル
１１０ フィルメタル領域
１１０Ａ 第１部分
１１０Ｂ 第２部分
１２０ フィルメタル領域
１２０Ａ 第１部分
１２０Ｂ 第２部分
１３０ フィルメタル領域
１３０Ａ 第１部分
１３０Ｂ 第２部分
１４０ フィルメタル領域
１４０Ａ 第１部分
１４０Ｂ 第２部分
１５０ フィルメタル領域
１５０Ａ 第１部分
１５０Ｂ 第２部分
Ｓ１ 第１辺
Ｓ２ 第２辺
Ｓ３ 第３辺
Ｓ４ 第４辺
ｎｗ，ｐｗ ｎウェル領域
ＭＰ ＰＭＯＳトランジスタ
ＭＮ ＮＭＯＳトランジスタ
１１０ フィルメタル領域
１１０Ａ 第１部分
１１０Ｂ 第２部分
１２０ フィルメタル領域
１２０Ａ 第１部分
１２０Ｂ 第２部分
１３０ フィルメタル領域
１３０Ａ 第１部分
１３０Ｂ 第２部分
１４０ フィルメタル領域
１４０Ａ 第１部分
１４０Ｂ 第２部分
１５０ フィルメタル領域
１５０Ａ 第１部分
１５０Ｂ 第２部分
Ｓ１ 第１辺
Ｓ２ 第２辺
Ｓ３ 第３辺
Ｓ４ 第４辺
ｎｗ，ｐｗ ｎウェル領域
ＭＰ ＰＭＯＳトランジスタ
ＭＮ ＮＭＯＳトランジスタ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】