特許 7365306 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-10-11

(45)【発行日】2023-10-19

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 29/78 20060101AFI20231012BHJP

   H01L 21/336 20060101ALI20231012BHJP

【ＦＩ】

H01L29/78 652K

H01L29/78 653C

H01L29/78 652M

H01L29/78 652D

H01L29/78 652N

H01L29/78 658F

【請求項の数】 9

(21)【出願番号】P 2020151319

(22)【出願日】2020-09-09

(65)【公開番号】P2022045628

(43)【公開日】2022-03-22

【審査請求日】2022-06-23

(73)【特許権者】

【識別番号】000003078

【氏名又は名称】株式会社東芝

(73)【特許権者】

【識別番号】317011920

【氏名又は名称】東芝デバイス＆ストレージ株式会社

(74)【代理人】

【識別番号】110004026

【氏名又は名称】弁理士法人ｉＸ

(72)【発明者】

【氏名】下村 紗矢

(72)【発明者】

【氏名】加藤 浩朗

【審査官】杉山 芳弘

(56)【参考文献】

【文献】国際公開第２０１５／１０４９４７（ＷＯ，Ａ１）

【文献】特開２００９－００４４１１（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２９／４１

Ｈ０１Ｌ ２７／０６

Ｈ０１Ｌ ２１／８２３４

(57)【特許請求の範囲】

【請求項1】

第１電極と、
前記第１電極に対向して配置された第２電極と、
前記第１電極と前記第２電極との間に位置し、前記第２電極に対向する表面側に、隣り合う第１および第２トレンチとを有し、シリコンからなる半導体部と、
前記第１トレンチの内部に配置され、前記半導体部から第１絶縁膜により電気的に絶縁された第３電極と、
前記第１トレンチの内部に前記第３電極と共に配置され、前記第１電極までの距離が前記第３電極から前記第１電極までの距離よりも長くなるように設けられ、前記半導体部から第２絶縁膜により電気的に絶縁され、前記第３電極から第３絶縁膜により電気的に絶縁され、前記第２電極から第４絶縁膜により電気的に絶縁された制御電極と、
前記第２トレンチの内部に配置され、前記半導体部から別の第１絶縁膜により電気的に絶縁された別の第３電極と、
前記第２トレンチ内において、前記別の第３電極と前記第２電極との間に設けられ、前記第１トレンチから前記第２トレンチに向かう第１方向の幅が、前記別の第３電極と前記第２電極との間における前記第２トレンチの前記第１方向の幅と同一であるシリコン酸化膜を含む絶縁体と、
を備え、
前記半導体部は、前記第１電極と前記第２電極との間に延在し、前記第３電極と前記別の第３電極との間に位置する部分を含む第１導電形の第１層と、前記第１層と前記第２電極との間に設けられ、前記制御電極と前記絶縁体との間に位置する第２導電形の第２層と、前記第２層と前記第２電極との間に選択的に設けられ、前記第２絶縁膜に接するように配置された前記第１導電形の第３層と、を含み、
前記第２層および前記第３層は、前記第２電極に電気的に接続された半導体装置。

【請求項2】

前記絶縁体は、前記第１電極から前記第２電極に向かう第２方向において、前記半導体部の前記第２層の厚さよりも厚い請求項１記載の半導体装置。

【請求項3】

前記絶縁体は、前記第１絶縁膜と同じ材料を含む第１絶縁部と、前記第１絶縁部とは異なる材料の第２絶縁部と、を含み、
前記第１絶縁部は、前記半導体部の前記第２層と前記第２絶縁部との間に位置する請求項１記載の半導体装置。

【請求項4】

前記第１絶縁部は、前記第１絶縁膜の前記第１方向の厚さと同一の前記第１方向の厚さを有する請求項３記載の半導体装置。

【請求項5】

前記絶縁体は、前記第３絶縁膜と同じ材料を含む第３絶縁部をさらに含み、
前記第２絶縁部は、前記第２電極と前記別の第３電極との間に設けられ、
前記第３絶縁部は、前記別の第３電極と前記第２絶縁部との間に設けられる請求項３または４に記載の半導体装置。

【請求項6】

前記絶縁体は、前記第２電極と前記別の第３電極との間に位置し、前記第３絶縁膜と同じ材料を含む第３絶縁部をさらに含み、
前記第２絶縁部は、前記第１絶縁部と前記第３絶縁部との間に位置する請求項３記載の半導体装置。

【請求項7】

前記第１絶縁部は、前記第１絶縁膜の前記第１方向の厚さよりも薄い前記第１方向の厚さを有する請求項６記載の半導体装置。

【請求項8】

前記第２絶縁部は、ほう素もしくはリンの少なくともいずれか一方を添加された酸化シリコンを含む請求項３～７のいずれか１つに記載の半導体装置。

【請求項9】

前記第１絶縁部および前記第２絶縁部はシリコン酸化膜を含み、前記第２絶縁膜の膜密度は、前記第１絶縁膜の膜密度よりも低い請求項３～７のいずれか１つに記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

実施形態は、半導体装置に関する。

【背景技術】

【0002】

オンオフのスイッチングにより電力制御を行う半導体装置がある。そのような半導体装置には、低いオン抵抗および速いスイッチング特性を有することが求められる。

【先行技術文献】

【特許文献】

【0003】

【文献】特開２０１４－１２０６５６号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

実施形態は、低オン抵抗および速いスイッチング特性を有する半導体装置を提供する。

【課題を解決するための手段】

【0005】

実施形態に係る半導体装置は、第１電極と、前記第１電極に対向して配置された第２電極と、前記第１電極と前記第２電極との間に位置し、前記第２電極に対向する表面側に隣合う第１および第２トレンチとを有する半導体部と、前記第１トレンチの内部に配置された第３電極と、前記第１トレンチの内部に前記第３電極と共に配置された制御電極と、前記第２トレンチの内部に配置された別の第３電極と、前記第２トレンチ内において、前記別の第３電極と前記第２電極との間に設けられた絶縁体と、を備える。前記制御電極は、前記第１電極までの距離が前記第３電極から前記第１電極までの距離よりも長くなるように設けられる。前記第３電極は、前記半導体部から第１絶縁膜により電気的に絶縁され、前記制御電極は、前記半導体部から第２絶縁膜により電気的に絶縁され、前記第３電極から第３絶縁膜により電気的に絶縁され、前記第２電極から第４絶縁膜により電気的に絶縁される。前記絶縁体は、前記第１トレンチから前記第２トレンチに向かう第１方向の幅が、前記別の第３電極と前記第２電極との間における前記第２トレンチの前記第１方向の幅と同一である。前記半導体部は、前記第１電極と前記第２電極との間に延在し、前記第３電極と前記別の第３電極との間に位置する部分を含む第１導電形の第１層と、前記第１層と前記第２電極との間に設けられ、前記制御電極と前記絶縁体との間に位置する第２導電形の第２層と、前記第２層と前記第２電極との間に選択的に設けられ、前記第２絶縁膜に接するように配置された前記第１導電形の第３層と、を含む。前記第２層および前記第３層は、前記第２電極に電気的に接続される。

【図面の簡単な説明】

【0006】

【図1】第１実施形態に係る半導体装置を示す模式断面図である。

【図2】第１実施形態に係る半導体装置を示す模式図である。

【図3】第１実施形態に係る半導体装置の製造過程を示す模式断面図である。

【図4】図３に続く製造過程を示す模式断面図である。

【図5】図４に続く製造過程を示す模式断面図である。

【図6】図５に続く製造過程を示す模式断面図である。

【図7】図６に続く製造過程を示す模式断面図である。

【図8】図７に続く製造過程を示す模式断面図である。

【図9】第１実施形態の変形例に係る半導体装置を示す模式断面図である。

【図10】第２実施形態に係る半導体装置を示す模式断面図である。

【図11】第２実施形態に係る半導体装置の製造過程を示す模式断面図である。

【図12】図１１に続く製造過程を示す模式断面図である。

【図13】第３実施形態に係る半導体装置を示す模式断面図である。

【発明を実施するための形態】

【0007】

以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。

【0008】

さらに、各図中に示すＸ軸、Ｙ軸およびＺ軸を用いて各部分の配置および構成を説明する。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交し、それぞれＸ方向、Ｙ方向、Ｚ方向を表す。また、Ｚ方向を上方、その反対方向を下方として説明する場合がある。

【0009】

（第１実施形態）
図１は、第１実施形態に係る半導体装置１を示す模式断面図である。半導体装置１は、例えば、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であり、半導体部１０と、第１電極２０と、第２電極３０と、制御電極４０と、第３電極５０と、を備える。半導体部１０は、例えば、シリコンである。

【0010】

第１電極２０は、例えば、ドレイン電極であり、半導体部１０の裏面側に設けられる。第１電極２０は、例えば、アルミニウム（Ａｌ）もしくは金（Ａｕ）などを含む金属層である。

【0011】

第２電極３０は、例えば、ソース電極であり、半導体部１０の表面側に設けられる。第２電極３０は、例えば、タングステンを含む第１金属層３３と、アルミニウムを含む第２金属層３５と、を積層した構造を有する。第１金属層３３は、半導体部１０と第２金属層３５との間に設けられ、半導体部１０に電気的に接続される。

【0012】

半導体部１０は、表面側に設けられた第１トレンチＧＴ１と第２トレンチＧＴ２とを有する。第２トレンチＧＴ２は、第１トレンチＧＴ１と隣り合う位置に設けられる。第１トレンチＧＴ１および第２トレンチＧＴ２は、例えば、半導体部１０の表面に沿ったＸ方向に並ぶ。

【0013】

なお、第１トレンチＧＴ１および第２トレンチＧＴ２の配置は、この例に限定される訳ではない。例えば、複数の第１トレンチＧＴ１および複数の第２トレンチＧＴ２が配置され、複数の第１トレンチＧＴ１のうちの１つと、複数の第２トレンチＧＴ２のうちの１つとが隣り合う位置に設けられていれば良い。

【0014】

第１トレンチＧＴ１は、制御電極４０と第３電極５０とを含む。制御電極４０は、第２電極３０と第３電極５０との間に設けられる。制御電極４０および第３電極５０は、例えば、導電性を有するポリシリコンである。

【0015】

制御電極４０は、半導体部１０から絶縁膜４３により電気的に絶縁される。また、制御電極４０は、第２電極３０から絶縁膜４５により電気的に絶縁される。第３電極５０は、半導体部１０から絶縁膜５３により電気的に絶縁される。第３電極５０は、制御電極４０から絶縁膜５５により電気的に絶縁される。絶縁膜４３、４５、５３および５５は、例えば、シリコン酸化膜である。

【0016】

第３電極５０は、第１電極２０と制御電極４０との間に位置する。言い換えれば、第３電極５０から第１電極２０に至る距離は、制御電極４０から第１電極２０に至る距離よりも短い。

【0017】

第２トレンチＧＴ２は、別の第３電極５０を含む。第２トレンチＧＴ２の内部には、制御電極４０は設けられない。第２トレンチＧＴ２において、第２電極３０と第３電極５０との間には、絶縁体６０が設けられる。絶縁体６０は、例えば、酸化シリコンである。絶縁膜４５は、例えば、第２電極３０と絶縁体６０との間にも設けられる。

【0018】

絶縁体６０は、第２電極３０と第３電極５０との間において、第２トレンチＧＴ２のＸ方向の幅と同じＸ方向の幅ＷＤＢを有する。また、絶縁体６０は、例えば、第１電極２０から第２電極３０に向かうＺ方向において、厚さＴＤＢを有する。絶縁体６０は、例えば、第２トレンチ中における第３電極５０から絶縁膜４５までの距離と同じ厚さＴＤＢを有する。

【0019】

なお、図１中に破線で示すように、絶縁体６０は、他とは異なる絶縁材料（例えば、絶縁膜５７）を含んでも良い。また、第２トレンチＧＴ２における第３電極５０から絶縁膜４５までの距離は、第１トレンチＧＴ１における第３電極５０から絶縁膜４５までの距離と同じでなくても良い。

【0020】

半導体部１０は、例えば、第１半導体層１１と、第２半導体層１３と、第３半導体層１５と、第４半導体層１７と、第５半導体層２１と、を含む。

【0021】

第１半導体層１１は、例えば、ｎ形ドリフト層であり、第１電極２０と第２電極３０との間に延在する。以下、第１導電形をｎ形、第２導電形をｐ形として説明するが、実施形態は、これに限定される訳ではない。

【0022】

第１半導体層１１は、第１トレンチＧＴ１と第２トレンチＧＴ２との間に延在する部分を含む。第３電極５０は、第１半導体層１１中に位置するように設けられ、絶縁膜５３を介して第１半導体層１１に向き合う。

【0023】

第２半導体層１３は、例えば、ｐ形拡散層であり、第１トレンチＧＴ１と第２トレンチＧＴ２との間に設けられる。また、第２半導体層１３は、第１半導体層１１と第２電極３０との間に設けられる。第２半導体層１３は、絶縁膜４３を介して制御電極４０に向き合うように設けられる。また、第２半導体層１３は、絶縁体６０に接する。絶縁体６０のＺ方向の厚さＴＤＢは、例えば、第２半導体層１３のＺ方向の厚さよりも厚い。

【0024】

第３半導体層１５は、例えば、ｎ形ソース層であり、第２半導体層１３と第２電極３０との間に設けられる。第３半導体層１５は、絶縁膜４３に接するように設けられ、第２電極３０に電気的に接続される。第３半導体層１５は、例えば、絶縁体６０に接するように設けられる。

【0025】

第４半導体層１７は、例えば、ｐ形コンタクト層である。第４半導体層１７は、第２半導体層１３と第２電極３０との間に設けられ、第２電極３０に電気的に接続される。第４半導体層１７は、例えば、第２半導体層１３中に選択的に設けられる。

【0026】

半導体部１０は、例えば、第３半導体層１５中に延在するコンタクトトレンチＣＴを有する。コンタクトトレンチＣＴは、第４半導体層１７に至る深さを有する。第２電極３０の第１金属層３３は、コンタクト部３３ｃを有する。コンタクト部３３ｃは、コンタクトトレンチＣＴの内部に延在し、第３半導体層１５および第４半導体層１７に接する。第３半導体層１５および第４半導体層１７は、コンタクト部３３ｃを介して第２電極３０に電気的に接続される。

【0027】

第５半導体層２１は、例えば、ｎ形ドレイン層であり、第１半導体層１１と第１電極２０との間に設けられる。第５半導体層２１は、第１半導体層１１のｎ形不純物濃度よりも高濃度のｎ形不純物を含む。第５半導体層２１は、例えば、第１電極２０に接し、且つ、電気的に接続される。

【0028】

図２（ａ）および（ｂ）は、第１実施形態に係る半導体装置１を示す別の模式図である。図２（ａ）は、半導体装置１の一部を模式的に示す上面図である。図２（ｂ）は、図２（ａ）中に示すＡ－Ａ線に沿った断面図である。

【0029】

図２（ａ）に示すように、半導体装置１は、第２電極３０と、制御配線７０と、を備える。制御配線７０は、第２電極３０から離間するように設けられ、第２電極３０とは電気的に分離されている。第２電極３０は、例えば、主部と、制御配線７０に沿って延在する接続部３０ｃｘを有する。制御配線７０は、第２電極３０の主部と接続部３０ｃｘとの間に延在する。

【0030】

第１トレンチＧＴ１および第２トレンチＧＴ２は、第２電極３０および制御配線７０の下方において、それぞれＹ方向に延在する。第２電極３０の接続部３０ｃｘおよび制御配線７０はＸ方向に延在し、第１トレンチＧＴ１および第２トレンチＧＴ２と交差する。

【0031】

図２（ｂ）に示すように、制御電極４０および第３電極５０は、第１トレンチＧＴ１中をＹ方向に延在する。第３電極５０は、第１トレンチＧＴ１の端において、接続部５０ｃｐを有する。接続部５０ｃｐは、例えば、Ｚ方向に伸び、制御電極４０の上面と同じ高さの露出面を有するように設けられる。第３電極５０は、第２トレンチＧＴ２においても、同様の接続部５０ｃｐを有する。

【0032】

第２電極３０は、第３電極５０に接続されるコンタクト部３３ｃｆを有する。コンタクト部３３ｃｆは、接続部３０ｃｘと第１トレンチＧＴ１が交差する位置、および、接続部３０ｃｘと第２トレンチＧＴ２とが交差する位置にそれぞれ設けられる。コンタクト部３３ｃｆは、第１金属層３３の一部であり、例えば、絶縁膜４５に設けられたコンタクトホール中に延在する。コンタクト部３３ｃｆは、第３電極５０の接続部５０ｃｐに接する。

【0033】

制御配線７０も、第１金属層３３と第２金属層３５とを含む積層構造を有する。第１金属層３３は、例えば、絶縁膜４５の上に設けられ、第２金属層３５は、第１金属層３３上に設けられる。

【0034】

制御配線７０の第１金属層３３は、コンタクト部３３ｃｇを有する。コンタクト部３３ｃｇは、制御配線７０と第１トレンチＧＴ１とが交差する位置に設けられ、制御電極４０に接続される。コンタクト部３３ｃｇは、例えば、絶縁膜４５に設けられたコンタクトホール中に延在し、制御電極４０に接する。

【0035】

半導体装置１では、第２トレンチＧＴ２の内部に制御電極４０を配置せず、絶縁体６０を設ける。これにより、ゲートソース間の寄生容量Ｃｇｓを低減し、スイッチング速度を速くすることができる。また、絶縁体６０を配置することにより、第１トレンチＧＴ１と第２トレンチＧＴ２との間に位置する第２半導体層１３に加わる応力が大きくなる。このため、第２半導体層１３の格子歪が大きくなり、第２半導体層１３中の電子の移動度が大きくなる。これにより、半導体装置１のオン抵抗を低減することができる。

【0036】

次に、図３（ａ）～図８（ｂ）を参照して、半導体装置１の製造方法を説明する。図３（ａ）～図８（ｂ）は、第１実施形態に係る半導体装置の製造過程を示す模式断面図である。

【0037】

図３（ａ）に示すように、半導体ウェーハ１００の表面側に、第１トレンチＧＴ１および第２トレンチＧＴ２を形成する。半導体ウェーハ１００は、例えば、第１導電形のシリコンウェーハである。半導体ウェーハ１００は、第１半導体層１１の第１導電形不純物と同じ濃度の第１導電形不純物を含む。

【0038】

第１トレンチＧＴ１および第２トレンチＧＴ２は、図示しないエッチングマスクを用いて半導体ウェーハ１００を選択的にエッチングすることにより形成される。第１トレンチＧＴ１および第２トレンチＧＴ２は、例えば、異方性ＲＩＥ（Reactive Ion Etching）を用いて形成される。

【0039】

図３（ｂ）に示すように、半導体ウェーハ１００の表面上に絶縁膜５３を形成する。絶縁膜５３は、スペースＳＰ１を残して、第１トレンチＧＴ１および第２トレンチＧＴ２の内面を覆う。絶縁膜５３は、半導体ウェーハ１００を、例えば、熱酸化することにより形成される。絶縁膜５３は、例えば、シリコン酸化膜である。

【0040】

図３（ｃ）に示すように、第１トレンチＧＴ１および第２トレンチＧＴ２の内部のスペースＳＰ１を埋め込むように、導電層５０ｆを形成する。導電層５０ｆは、例えば、ＣＶＤ（Chemical Vapor Deposition）を用いて形成される導電性のポリシリコン層である。

【0041】

図４（ａ）に示すように、導電層５０ｆをエッチングし、第１トレンチＧＴ１および第２トレンチＧＴ２の下部に第３電極５０を形成する。第１トレンチＧＴ１および第２トレンチＧＴ２の上部には、スペースＳＰ２が形成される。

【0042】

図４（ｂ）に示すように、スペースＳＰ２内において、第３電極５０の上に絶縁膜５５を形成する。絶縁膜５５は、例えば、第３電極５０を熱酸化することにより形成される。絶縁膜５５は、例えば、シリコン酸化膜である。

【0043】

図４（ｃ）に示すように、スペースＳＰ２を埋め込むように、絶縁膜５７を形成する。絶縁膜５７は、例えば、ＣＶＤを用いて形成されるシリコン酸化膜である。

【0044】

図５（ａ）に示すように、第１トレンチＧＴ１および第２トレンチＧＴ２の内部に形成された部分を残して絶縁膜５３および絶縁膜５７を除去し、半導体ウェーハ１００の表面を露出させる。絶縁膜５３および絶縁膜５７は、例えば、ウェットエッチングもしくはＣＭＰ（Chemical Mechanical Polish）により除去される。

【0045】

図５（ｂ）に示すように、絶縁膜５３の一部および絶縁膜５７を除去し、第１トレンチＧＴ１の上部にスペースＳＰ３を形成する。この間、第２トレンチＧＴ２は、エッチングマスク１０５に覆われ、その内部に形成された絶縁膜５３および絶縁膜５７は保持される。絶縁膜５３の一部および絶縁膜５７は、例えば、ウェットエッチングにより除去される。

【0046】

図５（ｃ）に示すように、エッチングマスク１０５を除去した後、スペースＳＰ３内において、第１トレンチＧＴ１の壁面上に絶縁膜４３を形成する。絶縁膜４３は、半導体ウェーハ１００の表面上にも形成される。絶縁膜４３は、例えば、半導体ウェーハ１００を熱酸化することにより形成される。絶縁膜４３は、例えば、シリコン酸化膜である。

【0047】

図６（ａ）に示すように、スペースＳＰ３の内部に、制御電極４０を形成する。制御電極４０は、例えば、導電性のポリシリコンである。制御電極４０は、例えば、ＣＶＤを用いて半導体ウェーハ１００の表面側にポリシリコン層を形成した後、スペースＳＰ３を埋め込んだ部分を残して、ポリシリコン層を除去することにより形成される。ポリシリコン層は、例えば、等方性のドライエッチングにより除去される。

【0048】

図６（ｂ）に示すように、第２半導体層１３および第３半導体層１５を、半導体ウェーハ１００の表面側に形成する。

【0049】

第２半導体層１３は、第２導電形不純物、例えば、ボロンを半導体ウェーハの表面側にイオン注入した後、イオン注入された不純物を熱処理により活性化させ、拡散させることにより形成される。第２半導体層１３は、例えば、Ｚ方向において、その下面の位置が制御電極４０の下端の位置よりも高くなるように形成される。

【0050】

第３半導体層１５は、第２半導体層１３を形成した後、第１導電形不純物、例えば、リンをイオン注入し、イオン注入された不純物を熱処理により活性化させることにより形成される。第３半導体層１５は、Ｚ方向において、その下面の位置が第２半導体層１３の下面の位置よりも高くなるように形成される。

【0051】

図６（ｃ）に示すように、制御電極４０および絶縁膜４３の上に絶縁膜４５を形成した後、絶縁膜４５の上面から第３半導体層１５に連通する溝ＳＬＶを形成する。絶縁膜４５は、例えば、ＣＶＤにより形成されるシリコン酸化膜である。溝ＳＬＶは、例えば、Ｙ方向に延在する。溝ＳＬＶは、例えば、図示しないエッチングマスクを用いたウェットエッチングにより、絶縁膜４５の一部および絶縁膜４３の一部を選択的に除去することにより形成される。

【0052】

図７（ａ）に示すように、第３半導体層１５の一部および第２半導体層１３の一部を、溝ＳＬＶを介して選択的に除去し、コンタクトトレンチＣＴを形成する。コンタクトトレンチＣＴは、例えば、異方性ＲＩＥにより形成される。コンタクトトレンチＣＴは、第３半導体層１５の上面から第２半導体層１３に至る深さを有する。

【0053】

図７（ｂ）に示すように、第２半導体層１３中に第４半導体層１７を形成する。第４半導体層１７は、第２導電形不純物、例えば、ボロンを、溝ＳＬＶおよびコンタクトトレンチＣＴを介してイオン注入し、注入された不純物を熱処理により活性化することにより形成される。

【0054】

図８（ａ）に示すように、絶縁膜４３の一部および絶縁膜４５の一部を選択的に除去することにより、溝ＳＬＶのＸ方向の幅を広げ、第３半導体層１５の上面の一部を露出させる。

【0055】

図８（ｂ）に示すように、半導体ウェーハ１００の表面側に第２電極３０を形成する。第２電極３０の第１金属層３３は、絶縁膜４５を覆い、溝ＳＬＶおよびコンタクトトレンチＣＴを埋め込むように形成される。

【0056】

第１金属層３３は、例えば、ＣＶＤにより形成されるタングステン層である。また、第１金属層３３は、例えば、窒化チタニウム（ＴｉＮ）とタングステンとの積層構造を有しても良い。この場合、ＴｉＮ層は、半導体ウェーハ１００とタングステン層との間に設けられる。

【0057】

第２電極３０の第２金属層３５は、例えば、スパッタ法を用いて、第１金属層３３の上に設けられる。第２金属層３５は、例えば、アルミニウムを含む金属層である。

【0058】

続いて、半導体ウェーハ１００の裏面側を研削もしくはエッチングすることにより、半導体ウェーハ１００を薄層化する。さらに、半導体ウェーハ１００の裏面側に、第５半導体層２１（図１参照）を形成する。第５半導体層２１は、第１導電形不純物、例えば、リンをイオン注入し、注入された不純物をレーザアニール等を用いて活性化させることにより形成される。第５半導体層２１と第２半導体層１３との間に位置する部分は、第１半導体層１１となる。その後、半導体ウェーハ１００の裏面上に、第１電極２０を形成し、半導体装置１を完成させる。

【0059】

この例では、絶縁体６０に相当する部分は、絶縁膜５３の一部、絶縁膜５５および絶縁膜５７を含む。絶縁膜５３、５５および５７は、いずれもシリコン酸化膜であり、例えば、シリコンの熱膨張係数よりも小さい熱膨張係数を有する。

【0060】

半導体装置１では、第２トレンチＧＴ２中に、制御電極４０に代えて、絶縁体６０を配置する。これにより、第２半導体層１３に加わる応力を大きくすることができる。その結果、第２半導体層１３の格子歪が大きくなり、例えば、第２半導体層１３中の電子の移動度が大きくなる。このため、第２半導体層１３と絶縁膜４３との界面に誘起される反転チャネルの抵抗が小さくなり、オン抵抗を低減することができる。

【0061】

図９は、第１実施形態の変形例に係る半導体装置２を示す模式断面図である。この例では、絶縁膜５７は、絶縁膜５３および絶縁膜５５と異なる材料を含む。絶縁膜５７には、例えば、ＣＶＤを用いて形成されるＢＰＳＧ膜を用いる。ここで、ＢＰＳＧは、ボロンおよびリンを含むシリケートガラスである。

【0062】

また、絶縁膜５７として、高密度プラズマを用いたＣＶＤにより形成されるシリコン酸化膜を用いても良い。例えば、絶縁膜５３がシリコンの熱酸化により形成されたシリコン酸化膜である場合、ＣＶＤにより形成された絶縁膜５７の膜密度は、絶縁膜５３の膜密度よりも低い。ここで「膜密度」とは、絶縁膜中の原子密度である。膜密度は、例えば、絶縁膜中のシリコン原子の密度であってもよい。膜密度は、例えば、ＸＲＰ（X-ray Reflectivity）を用いて検出できる。また、膜密度の違いを、ＨＡＡＤＦ－ＳＴＥＭ（High Angle Annular Dark-Field Scanning Transmission Electron Microscopy）像のコントラストの違いにより検出することもできる。

【0063】

すなわち、絶縁体６０は、異なる材料、例えば、酸化シリコンおよびＢＰＳＧを含む構成であっても良い。また、絶縁膜５７は、シリコン窒化膜であっても良い。例えば、絶縁体６０の全体を酸化シリコンで形成すると、第２半導体層１３に加わる応力が大きくなり過ぎる場合には、絶縁膜５７として酸化シリコンとは異なる材料を加えることにより、第２半導体層１３に加わる応力の大きさを調整することができる。これにより、半導体装置２の製造歩留りを向上させることが可能となる。

【0064】

（第２実施形態）
図１０は、第２実施形態に係る半導体装置３を示す模式断面図である。この例では、制御電極４０は、第１制御部４０ａおよび第２制御部４０ｂを有する。

【0065】

第１制御部４０ａおよび第２制御部４０ｂは、例えば、Ｘ方向に並び、それぞれ、絶縁膜４３を介して、第２半導体層１３に向き合うように設けられる。絶縁膜５５は、第１制御部４０ａと第２制御部４０ｂとの間に延在する。

【0066】

第１トレンチＧＴ１の内部において、第１制御部４０ａおよび第２制御部４０ｂのそれぞれから第１電極２０に至る距離よりも、第３電極５０から第１電極２０に至る距離の方が近いように、第３電極５０が設けられる。第３電極５０は、第１制御部４０ａおよび第２制御部４０ｂから絶縁膜５５により電気的に絶縁される。

【0067】

第２トレンチＧＴ２内の絶縁体６０（図１参照）に相当する部分には、絶縁膜４３、絶縁膜５５および２つの絶縁膜５９が設けられる。絶縁膜５５は、２つの絶縁膜５９の間に延在する。絶縁膜５９は、それぞれ、絶縁膜４３と絶縁膜５５との間に位置する。 絶縁膜５９は、絶縁膜４３および絶縁膜５５と同じ材料を含んでも良いし、異なる材料を含んでも良い。

【0068】

次に、図１１（ａ）～図１２（ｃ）を参照して、半導体装置３の製造方法を説明する。図１１（ａ）～図１２（ｃ）は、第２実施形態に係る半導体装置３の製造過程を示す模式断面図である。図１１（ａ）は、図３（ｃ）に続く製造過程を表している。

【0069】

図１１（ａ）に示すように、導電層５０ｆを、第１トレンチＧＴ１内および第２トレンチＧＴ２内に形成された部分を残して除去する。第１トレンチＧＴ１内および第２トレンチＧＴ２内の導電層５０ｆの上端は、Ｚ方向において、半導体ウェーハ１００の表面と略同一の高さに位置する。導電層５０ｆは、例えば、等方性のドライエッチングにより除去される。

【0070】

図１１（ｂ）に示すように、絶縁膜５３の一部をエッチングし、第１トレンチＧＴ１および第２トレンチＧＴ２の上部にスペースＳＰ２を形成すると共に、半導体ウェーハ１００の表面を露出させる。絶縁膜５３は、例えば、ウェットエッチングにより除去される。

【0071】

図１１（ｃ）に示すように、スペースＳＰ２内において、第１トレンチＧＴ１の壁面および第２トレンチの壁面上に、絶縁膜４３を形成する。絶縁膜４３は、半導体ウェーハ１００の表面上にも形成される。絶縁膜４３は、例えば、半導体ウェーハ１００を熱酸化することにより形成される。絶縁膜４３は、例えば、シリコン酸化膜である。

【0072】

また、半導体ウェーハ１００の熱酸化により絶縁膜４３を形成する過程において、スペースＳＰ２に露出された導電層５０ｆも酸化される。これにより、第１トレンチＧＴ１の下部および第２トレンチＧＴ２の下部に、第３電極５０が形成される。また、第３電極５０の上に絶縁膜５５が形成される。絶縁膜５５は、例えば、シリコン酸化膜である。

【0073】

図１２（ａ）に示すように、スペースＳＰ２を埋め込むように、絶縁膜５９を形成する。絶縁膜５９は、半導体ウェーハ１００の表面側の全体に形成された後、スペースＳＰ２を埋め込んだ部分を残して除去される。絶縁膜５９は、例えば、ウェットエッチングもしくはＣＭＰにより除去される。絶縁膜５９は、例えば、シリコン窒化膜である。

【0074】

図１２（ｂ）に示すように、絶縁膜５９を選択的に除去することにより、第１トレンチＧＴ１の上部にスペースＳＰ３を形成する。絶縁膜５９は、例えば、ウェットエッチングにより除去される。この過程において、第２トレンチＧＴ２は、エッチングマスク１０５に覆われ、第２トレンチＧＴ２中の絶縁膜５９は保持される。

【0075】

図１２（ｃ）に示すように、エッチングマスク１０５を除去した後、スペースＳＰ３の内部に、例えば、導電性のポリシリコンを埋め込むことにより、制御電極４０の第１制御部４０ａおよび第２制御部４０ｂを形成する。

【0076】

続いて、図６（ｂ）以降に示す過程により、半導体装置３を完成させる。なお、実施形態に係る製造方法は、この例に限定される訳ではない。例えば、図１２（ａ）に示す過程において、スペースＳＰ２に導電性のポリシリコンを埋め込み、第１制御部４０ａおよび第２制御部４０ｂを形成する。続いて、図１２（ｂ）に示す工程に代えて、第２トレンチＧＴ２内に設けられたポリシリコンを選択的に除去する。その後、図１２（ｃ）に示す工程において、第２トレンチＧＴ２の上部のスペースに絶縁膜５９を埋め込んでも良い。この方法によれば、絶縁膜５９として、例えば、シリコン酸化膜およびＢＰＳＧ膜を用いることができる。

【0077】

半導体装置３においても、制御電極４０の第１制御部４０ａおよび第２制御部４０ｂを第２トレンチＧＴ２の内部に配置せず、絶縁体６０に相当する部分を設けることにより、ゲートソース間の寄生容量Ｃｇｓを低減し、第１トレンチＧＴ１と第２トレンチＧＴ２との間の第２半導体層１３に加わる応力を大きくすることができる。また、絶縁体６０に相当する領域の一部を酸化シリコンとは異なる材料に置き換えることにより、応力の大きさを調整することもできる。

【0078】

（第３実施形態）
図１３は、第３実施形態に係る半導体装置４を示す模式断面図である。半導体装置４は、絶縁体６０に代えて、第４電極８０をさらに備える。第４電極８０は、第２トレンチＧＴ２の上部に設けられる。第４電極８０は、例えば、タングステンを含み、第２電極３０の第１金属層３３につながるように設けられる。第２トレンチＧＴ２において、第３電極５０は、第１電極２０と第４電極８０との間に設けられる。第３電極５０と第４電極８０との間には、絶縁膜５５が設けられる。

【0079】

第４電極８０は、絶縁膜４３を介して、第２半導体層１３に向き合うように設けられる。第２半導体層１３は、第１トレンチＧＴ１に設けられた制御電極４０と第４電極８０との間に位置する。また、第４電極８０は、例えば、Ｚ方向において、第２半導体層１３の厚さよりも厚く設けられる。

【0080】

この例でも、第２トレンチＧＴ２の内部に第４電極８０を配置することにより、第２半導体層１３に加わる応力を大きくし、チャネル抵抗を低減することができる。さらに、第４電極８０を構成するタングステンに窒化膜等を添加することにより、第２半導体層１３に加わる応力を制御することもできる。

【0081】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【0082】

（付記１）
第１電極と、
前記第１電極に対向して配置された第２電極と、
前記第１電極と前記第２電極との間に位置し、前記第２電極に対向する表面側に、隣り合う第１および第２トレンチとを有する半導体部と、
前記第１トレンチの内部に配置され、前記半導体部から第１絶縁膜により電気的に絶縁された第３電極と、
前記第１トレンチの内部に前記第３電極と共に配置され、前記第１電極までの距離が前記第３電極から前記第１電極までの距離よりも長くなるように設けられ、前記半導体部から第２絶縁膜により電気的に絶縁され、前記第３電極から第３絶縁膜により電気的に絶縁され、前記第２電極から第４絶縁膜により電気的に絶縁された制御電極と、
前記第２トレンチの内部に配置され、前記半導体部から別の第１絶縁膜により電気的に絶縁された別の第３電極と、
前記第２トレンチ内において、前記別の第３電極と前記第２電極との間に設けられ、前記第１トレンチから前記第２トレンチに向かう第１方向の幅が、前記別の第３電極と前記第２電極との間における前記第２トレンチの前記第１方向の幅と同一である絶縁体と、
を備え、
前記半導体部は、前記第１電極と前記第２電極との間に延在し、前記第３電極と前記別の第３電極との間に位置する部分を含む第１導電形の第１層と、前記第１層と前記第２電極との間に設けられ、前記制御電極と前記絶縁体との間に位置する第２導電形の第２層と、前記第２層と前記第２電極との間に選択的に設けられ、前記第２絶縁膜に接するように配置された前記第１導電形の第３層と、を含み、前記第２層および前記第３層は、前記第２電極に電気的に接続され、
前記第１絶縁膜、前記第２絶縁膜、前記第３絶縁膜および前記絶縁体は、酸化シリコンを含む半導体装置。

【0083】

（付記２）
前記第４絶縁膜は、前記第２電極と前記絶縁体の間に位置する部分を含む付記１記載の半導体装置。

【0084】

（付記３）
第１電極と、
前記第１電極に対向して配置された第２電極と、
前記第１電極と前記第２電極との間に位置し、前記第２電極に対向する表面側の隣合う位置に設けられた第１および第２トレンチとを有する半導体部と、
前記第１トレンチの内部に配置され、前記半導体部から第１絶縁膜により電気的に絶縁された第３電極と、
前記第１トレンチの内部に前記第３電極と共に配置され、前記第１電極までの距離が前記第３電極から前記第１電極までの距離よりも長くなるように設けられ、前記半導体部から第２絶縁膜により電気的に絶縁され、前記第３電極から第３絶縁膜により電気的に絶縁され、前記第２電極から第４絶縁膜により電気的に絶縁された制御電極と、
前記第２トレンチの内部に配置され、前記半導体部から別の第１絶縁膜により電気的に絶縁された別の第３電極と、
前記第２トレンチ内において、前記別の第３電極と前記第２電極との間に設けられ、タングステンを含む第４電極と、
を備え、
前記半導体部は、前記第１電極と前記第２電極との間に延在し、前記第３電極と前記別の第３電極との間に位置する部分を含む第１導電形の第１層と、前記第１層と前記第２電極との間に設けられ、前記制御電極と前記第４電極との間に位置する第２導電形の第２層と、前記第２層と前記第２電極との間に選択的に設けられ、前記第２絶縁膜に接するように配置された前記第１導電形の第３層と、を含み、前記第２層および前記第３層は、前記第２電極に電気的に絶縁され、
前記第４電極は、前記第１電極から前記第２電極に向かう方向において、前記半導体部の前記第２層よりも厚く設けられた半導体装置。

【符号の説明】

【0085】

１、２、３、４…半導体装置、 １０…半導体部、 ２０…第１電極、 ３０…第２電極、 １１…第１半導体層、 １３…第２半導体層、 １５…第３半導体層、 １７…第４半導体層、 ２１…第５半導体層、 ３０ｃｘ、５０ｃｐ…接続部、 ３３…第１金属層、 ３３ｃ、３３ｃｆ、３３ｃｇ…コンタクト部、 ３５…第２金属層、 ４０…制御電極、 ４０ａ…第１制御部、 ４０ｂ…第２制御部、 ４３、４５、５３、５５、５７、５９…絶縁膜、 ５０…第３電極、 ５０ｆ…導電層、 ６０…絶縁体、 ７０…制御配線、 ８０…第４電極、 １００…半導体ウェーハ、 １０５…エッチングマスク、 ＣＴ…コンタクトトレンチ、 ＧＴ１…第１トレンチ、 ＧＴ２…第２トレンチ、 ＳＬＶ…溝、 ＳＰ１、ＳＰ２、ＳＰ３…スペース

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】