特許7366934IP Force 特許公報全文掲載

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技術分野

半導体装置およびその製造方法

発明が解決しようとする課題[発明の詳細な説明]から抜粋

しかしながら、特許文献１及び特許文献２の半導体製造では、ドレイン層上方における電位の安定は不十分であり、装置の信頼性は満足できるものではなかった。また、特許文献３の構成の場合、ＬＯＣＯＳ酸化という熱処理工程の追加を要するので、同時形成される他の半導体素子等への影響が無視できない。更に、ドレイン側からソース側への電流パスがＬＯＣＯＳ酸化膜の下を通らなければならず、経路が長くなるので、電流能力が低下する。

課題を解決するための手段[発明の詳細な説明]から抜粋

本開示の半導体装置は、半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、半導体基板におけるゲート電極の一方に設けられたオフセットドレイン層及びオフセットドレイン層上に設けられたドレイン層と、半導体基板におけるゲート電極の他方に設けられたソース層と、記半導体基板上を覆う保護膜とを備える。半導体装置は更に、保護膜上に設けられ、少なくともオフセットドレイン層の上方に位置する部分を有するフィ・・・　続きを知財ポータルサイト IP Force にログインして見る

発明の効果[発明の詳細な説明]から抜粋

本開示の半導体装置によると、オフセットドレイン層上の保護膜内にフィールドプラグを備えることにより、オフセットドレイン層近傍における電位が安定し、その結果として半導体装置の信頼性が向上する。

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この特許公報に記載されている図面[図面の簡単な説明]から抜粋

【図1】 図１は、本開示の第１の実施形態の例示的半導体装置を示す図である。
【図2】 図２は、本開示の第２の実施形態の例示的半導体装置を示す図である。
【図3】 図３は、本開示の第３の実施形態の例示的半導体装置を示す図である。
【図4】 図４は、本開示の第４の実施形態の例示的半導体装置を示す図である。
【図5】 図５は、本開示の半導体装置の製造方法を説明する図である。
【図6】 図６は、図５に続いて、半導体装置の製造方法を説明する図である。
【図7】 図７は、図６に続いて、半導体装置の製造方法を説明する図である。
【図8】 図８は、図７に続いて、半導体装置の製造方法を説明する図である。
【図9】 図９は、図８に続いて、半導体装置の製造方法を説明する図である。
【図10】 図１０は、図９に続いて、半導体装置の製造方法を説明する図である。
【図11】 図１１は、図１０に続いて、半導体装置の製造方法を説明する図である。
【図12】 図１２は、図１１に続いて、半導体装置の製造方法を説明する図である。
【図13】 図１３は、本開示の半導体装置の効果を示す図である。
【図14】 図１４は、本開示の半導体装置の効果を示す図である。

代表図 図1本件の代表的な図

６ａ 拡張サイドウォール ６ｂ 材料膜 ７ ドレイン層 ８ ソース層 ９ 保護膜 １０ ドレインコンタクトプラグ １１ ソースコンタクトプラグ １２ フィールドプラグ １２ａ フィールドホール １３ フィールドプレート １４ ドレイン電極 １５ ソース電極 １６ ゲートコンタクトプラグ ２１ フォトレジスト ２２ フォトレジスト ２３ フォトレジスト ２４ フォトレジスト ３１ 半導体装置 ３２ 半導体装置 ３３ 半導体装置 ３４ 半導体装置

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