(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-10-16
(45)【発行日】2023-10-24
(54)【発明の名称】半導体装置および半導体装置の製造方法
(51)【国際特許分類】
H01L 21/329 20060101AFI20231017BHJP
H01L 29/866 20060101ALI20231017BHJP
H01L 29/861 20060101ALI20231017BHJP
H01L 29/868 20060101ALI20231017BHJP
H01L 21/8234 20060101ALI20231017BHJP
H01L 27/06 20060101ALI20231017BHJP
H01L 21/822 20060101ALI20231017BHJP
H01L 27/04 20060101ALI20231017BHJP
【ＦＩ】
H01L29/90 D
H01L29/91 F
H01L27/06 102A
H01L27/04 B
【請求項の数】
14
(21)【出願番号】P 2019114393
(22)【出願日】2019-06-20
(65)【公開番号】P2021002548
(43)【公開日】2021-01-07
【審査請求日】2022-05-16
(73)【特許権者】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】110002310
【氏名又は名称】弁理士法人あい特許事務所
(72)【発明者】
【氏名】濱澤 靖史
【審査官】多賀 和宏
(56)【参考文献】
【文献】特開２０１１－２３３７７２（ＪＰ，Ａ）
【文献】特開２０１７－１０８０５１（ＪＰ，Ａ）
【文献】特開２０１３－０８９６７７（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１３／００８２７６８（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１６／０２７６４４７（ＵＳ，Ａ１）
【文献】特開昭６２－０１４４７６（ＪＰ，Ａ）
【文献】特開２００９－２７７７５６（ＪＰ，Ａ）
【文献】特開２００２－０４３５８６（ＪＰ，Ａ）
【文献】特開２００６－０４１４７６（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２１／３２９、２１／８２２、２１／８２３４
Ｈ０１Ｌ ２９／８６１、２９／８６４、２９／８６６、２９／８６８、２９／８７
(57)【特許請求の範囲】
【請求項1】
第１面およびその反対側の第２面を有する第１導電型の半導体層と、前記半導体層に埋め込まれた第２導電型の第２半導体層と、
前記半導体層に形成され、前記第１面に交差する方向の断面視において、前記第１面から前記半導体層の厚さ方向に延び、前記第２半導体層を貫通する第１トレンチおよび第２トレンチと、
前記第１トレンチの少なくとも側面に形成された第１絶縁膜と、
前記第２トレンチの少なくとも側面に形成された第２絶縁膜と、
前記第２半導体層、前記第１トレンチおよび前記第２トレンチによって区画された前記半導体層の第１部分に形成され、前記第１トレンチの深さ方向に延び、かつ前記第２半導体層および前記第１絶縁膜に接している第２導電型の第１シンカー層と、
前記半導体層の前記第１部分に形成され、前記第２トレンチの深さ方向に延び、かつ前記第２半導体層および前記第２絶縁膜に接している第２導電型の第２シンカー層と、
前記半導体層の前記第１面に形成され、前記第１シンカー層との間のｐｎ接合によってツェナーダイオードを形成する第１導電型のダイオード不純物領域と、
前記ダイオード不純物領域に電気的に接続された第１配線と、
前記第２シンカー層に電気的に接続された第２配線とを含む、半導体装置。
【請求項2】
前記第１シンカー層は、前記第１トレンチの深さ方向において前記第２半導体層まで形成され、その全体が前記第１絶縁膜に接している、請求項１に記載の半導体装置。
【請求項3】
前記第２シンカー層は、前記第２トレンチの深さ方向において前記第２半導体層まで形成され、その全体が前記第２絶縁膜に接している、請求項１または２に記載の半導体装置。
【請求項4】
前記第１トレンチの深さ方向に直交する方向における前記第１シンカー層の厚さは、０．５μｍ～５μｍである、請求項１～３のいずれか一項に記載の半導体装置。
【請求項5】
前記第２トレンチの深さ方向に直交する方向における前記第２シンカー層の厚さは、０．５μｍ～５μｍである、請求項１～４のいずれか一項に記載の半導体装置。
【請求項6】
前記第２半導体層の厚さは、２μｍ～１０μｍである、請求項１～５のいずれか一項に記載の半導体装置。
【請求項7】
前記第１トレンチの底面に形成され、前記半導体層よりも高い不純物濃度を有する第１導電型の第１不純物領域と、前記第１絶縁膜を介して前記第１トレンチに埋め込まれ、前記第１不純物領域に接する第１導電体とを含む、請求項１～６のいずれか一項に記載の半導体装置。
【請求項8】
前記第２トレンチの底面に形成され、前記半導体層よりも高い不純物濃度を有する第１導電型の第２不純物領域と、前記第２絶縁膜を介して前記第２トレンチに埋め込まれ、前記第２不純物領域に接する第２導電体とを含む、請求項１～７のいずれか一項に記載の半導体装置。
【請求項9】
前記第１絶縁膜は、前記第１トレンチの側面および底面に形成されており、前記第１絶縁膜を介して前記第１トレンチに埋め込まれた第１導電体を含む、請求項１～６のいずれか一項に記載の半導体装置。
【請求項10】
前記第２絶縁膜は、前記第２トレンチの側面および底面に形成されており、前記第２絶縁膜を介して前記第２トレンチに埋め込まれた第２導電体を含む、請求項１～６のいずれか一項に記載の半導体装置。
【請求項11】
前記第１面に沿う方向の平面視において、前記第２シンカー層は、前記第１シンカー層を取り囲む環状に形成されている、請求項１～１０のいずれか一項に記載の半導体装置。
【請求項12】
前記第１面に沿う方向の平面視において、前記第１シンカー層および前記第２シンカー層は、互いに平行な直線状に形成されている、請求項１～１０のいずれか一項に記載の半導体装置。
【請求項13】
第１面およびその反対側の第２面を有する第１導電型の半導体層であって、内部に第２導電型の第２半導体層が埋め込まれた半導体層を、マスクを介して選択的に除去することによって、前記第１面に交差する方向の断面視において、前記第１面から前記半導体層の厚さ方向に延び、前記第２半導体層を貫通する第１トレンチおよび第２トレンチを形成する工程と、前記半導体層上の前記マスクを残した状態で、前記第１トレンチおよび前記第２トレンチの各側面に、第２導電型の不純物を注入する工程と、
前記第１トレンチの少なくとも側面に第１絶縁膜を形成する工程と、
前記第２トレンチの少なくとも側面に第２絶縁膜を形成する工程と、
前記第２導電型の不純物を熱拡散させることによって、前記第１トレンチの深さ方向に延び、かつ前記第２半導体層および前記第１絶縁膜に接する第２導電型の第１シンカー層、および前記第２トレンチの深さ方向に延び、かつ前記第２半導体層および前記第２絶縁膜に接する第２導電型の第２シンカー層を形成する工程と、
前記第１シンカー層に接するように、前記半導体層の前記第１面に第１導電型のダイオード不純物領域を形成する工程と、
前記ダイオード不純物領域に電気的に接続されるように第１配線を形成する工程と、
前記第２シンカー層に電気的に接続されるように第２配線を形成する工程とを含む、半導体装置の製造方法。
【請求項14】
前記第２導電型の不純物を注入する工程は、前記半導体層の前記第１面の法線方向に対して３°～７°のチルト角をもって不純物を注入する工程を含む、請求項１３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【0002】
近年、ＬＳＩ等に作りこまれるツェナーダイオードは、降伏電圧の経時変化を抑制するため、いわゆるバルクツェナー型が主流である。バルクツェナー型では、シリコン酸化膜の界面ではなく、シリコンの内部で降伏現象が起きる。
たとえば、特許文献１は、ｐ型の半導体基板と、ｐ型半導体基板の所定領域に、ｎ＋埋込層およびｐ＋分離拡散層で仕切られたｎ型不純物領域と、ｎ型不純物領域内に所定の拡散深さで形成されたｐ型のアノード拡散層と、該アノード拡散層内に所定の拡散深さで形成されたｎ型のカソード拡散層と、該カソード拡散層の直下に接続し、かつアノード拡散層を貫通してｎ型不純物領域内に達する拡散深さで形成されたｐ＋型の定電圧決定拡散層とを備える、定電圧ダイオードを開示している。
たとえば、特許文献１は、ｐ型の半導体基板と、ｐ型半導体基板の所定領域に、ｎ＋埋込層およびｐ＋分離拡散層で仕切られたｎ型不純物領域と、ｎ型不純物領域内に所定の拡散深さで形成されたｐ型のアノード拡散層と、該アノード拡散層内に所定の拡散深さで形成されたｎ型のカソード拡散層と、該カソード拡散層の直下に接続し、かつアノード拡散層を貫通してｎ型不純物領域内に達する拡散深さで形成されたｐ＋型の定電圧決定拡散層とを備える、定電圧ダイオードを開示している。
【先行技術文献】
【特許文献】
【0003】
【文献】特開昭５９－１１７１７４号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
しかしながら、特許文献１の定電圧ダイオードの製造工程に関して、ｐ＋型の定電圧決定拡散層を形成するために専用のマスクレイヤが必要になり、コストの増加が懸念される。
本発明の目的は、半導体層の内部で降伏現象を起こすことができるツェナーダイオードを低コストで作製することができる半導体装置およびその製造方法を提供することである。
本発明の目的は、半導体層の内部で降伏現象を起こすことができるツェナーダイオードを低コストで作製することができる半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【0005】
本発明の一の局面に係る半導体装置は、第１面およびその反対側の第２面を有する第１導電型の半導体層と、前記半導体層に埋め込まれた第２導電型の第２半導体層と、前記半導体層に形成され、前記第１面に交差する方向の断面視において、前記第１面から前記半導体層の厚さ方向に延び、前記第２半導体層を貫通する第１トレンチおよび第２トレンチと、前記第１トレンチの少なくとも側面に形成された第１絶縁膜と、前記第２トレンチの少なくとも側面に形成された第２絶縁膜と、前記第２半導体層、前記第１トレンチおよび前記第２トレンチによって区画された前記半導体層の第１部分に形成され、前記第１トレンチの深さ方向に延び、かつ前記第２半導体層および前記第１絶縁膜に接している第２導電型の第１シンカー層と、前記半導体層の前記第１部分に形成され、前記第２トレンチの深さ方向に延び、かつ前記第２半導体層および前記第２絶縁膜に接している第２導電型の第２シンカー層と、前記半導体層の前記第１面に形成され、前記第１シンカー層との間のｐｎ接合によってツェナーダイオードを形成する第１導電型のダイオード不純物領域と、前記ダイオード不純物領域に電気的に接続された第１配線と、前記第２シンカー層に電気的に接続された第２配線とを含む。
【0006】
本発明の一の局面に係る半導体装置の製造方法は、第１面およびその反対側の第２面を有する第１導電型の半導体層であって、内部に第２導電型の第２半導体層が埋め込まれた半導体層を、マスクを介して選択的に除去することによって、前記第１面に交差する方向の断面視において、前記第１面から前記半導体層の厚さ方向に延び、前記第２半導体層を貫通する第１トレンチおよび第２トレンチを形成する工程と、前記半導体層上の前記マスクを残した状態で、前記第１トレンチおよび前記第２トレンチの各側面に、第２導電型の不純物を注入する工程と、前記第１トレンチの少なくとも側面に第１絶縁膜を形成する工程と、前記第２トレンチの少なくとも側面に第２絶縁膜を形成する工程と、前記第２導電型の不純物を熱拡散させることによって、前記第１トレンチの深さ方向に延び、かつ前記第２半導体層および前記第１絶縁膜に接する第２導電型の第１シンカー層、および前記第２トレンチの深さ方向に延び、かつ前記第２半導体層および前記第２絶縁膜に接する第２導電型の第２シンカー層を形成する工程と、前記第１シンカー層に接するように、前記半導体層の前記第１面に第１導電型のダイオード不純物領域を形成する工程と、前記ダイオード不純物領域に電気的に接続されるように第１配線を形成する工程と、前記第２シンカー層に電気的に接続されるように第２配線を形成する工程とを含む。
【発明の効果】
【0007】
本発明の一の局面に係る半導体装置によれば、半導体層の内部に形成されたダイオード不純物領域と第１シンカー層との間のｐｎ接合によって、ツェナーダイオードの構造が形成されている。このような構造を有するツェナーダイオードは、ダイオード不純物領域と第１シンカー層との濃度関係によって定まる降伏電圧（ツェナー電圧）を有している。
たとえば、ダイオード不純物領域がｐ型であり、第１シンカー層、第２半導体層（埋め込み層）および第２シンカー層がｎ型である場合のツェナーダイオードの動作を説明する。この場合、第１配線（アノード）を低電位側、第２配線（カソード）を高電位側として、第１配線と第２配線との間に電圧が与えられると、ツェナーダイオードには逆方向電圧が与えられる。この逆方向電圧が、降伏電圧を上回ると、ダイオード不純物領域と第１シンカー層との界面（半導体層の内部）で降伏現象が起こり、電流が流れるようになる。その後の電流は、第２シンカー層から第２半導体層および第１シンカー層を通って、第１配線（アノード）に流れる。このように、ツェナーダイオードの降伏現象が半導体層の内部で起きるため、降伏電圧の経時変化を抑制することができる。
たとえば、ダイオード不純物領域がｐ型であり、第１シンカー層、第２半導体層（埋め込み層）および第２シンカー層がｎ型である場合のツェナーダイオードの動作を説明する。この場合、第１配線（アノード）を低電位側、第２配線（カソード）を高電位側として、第１配線と第２配線との間に電圧が与えられると、ツェナーダイオードには逆方向電圧が与えられる。この逆方向電圧が、降伏電圧を上回ると、ダイオード不純物領域と第１シンカー層との界面（半導体層の内部）で降伏現象が起こり、電流が流れるようになる。その後の電流は、第２シンカー層から第２半導体層および第１シンカー層を通って、第１配線（アノード）に流れる。このように、ツェナーダイオードの降伏現象が半導体層の内部で起きるため、降伏電圧の経時変化を抑制することができる。
【0008】
また、ツェナーダイオードを構成する第１シンカー層および第２シンカー層が、第１トレンチおよび第２トレンチの形成時に使用したマスクを利用した不純物注入によって形成される。したがって、第１シンカー層および第２シンカー層を形成するための専用のマスクレイヤを追加する必要がない。そのため、コストの増加を抑制することができる。
また、半導体層の第１面から第１トレンチおよび第２トレンチの各底部に向かう第１シンカー層および第２シンカー層の深さを決定する因子が、第１トレンチおよび第２トレンチの各側面に対する第２導電型の不純物の注入範囲である。したがって、第１シンカー層および第２シンカー層を第２半導体層に接触させるために、第２導電型の不純物の注入範囲を第１トレンチおよび第２トレンチの各底部まで広げるだけでよく、工程が単純であり、かつコストの増加を抑制することができる。
また、半導体層の第１面から第１トレンチおよび第２トレンチの各底部に向かう第１シンカー層および第２シンカー層の深さを決定する因子が、第１トレンチおよび第２トレンチの各側面に対する第２導電型の不純物の注入範囲である。したがって、第１シンカー層および第２シンカー層を第２半導体層に接触させるために、第２導電型の不純物の注入範囲を第１トレンチおよび第２トレンチの各底部まで広げるだけでよく、工程が単純であり、かつコストの増加を抑制することができる。
【0009】
これに対し、半導体層の表面部に選択的に不純物を注入し、その不純物を熱拡散によって第２半導体層に接触させるやり方では、高温長時間の熱拡散が必要となる。そのため、当該熱処理によって第２半導体層が膨満し、結果として、第１トレンチおよび第２トレンチをより深く形成しなければならず、コストの増加を招くおそれがある。
【図面の簡単な説明】
【0010】
【発明を実施するための形態】
【0011】
＜本発明の実施形態＞
まず、本発明の実施形態を列記して説明する。
本発明の一実施形態に係る半導体装置は、第１面およびその反対側の第２面を有する第１導電型の半導体層と、前記半導体層に埋め込まれた第２導電型の第２半導体層と、前記半導体層に形成され、前記第１面に交差する方向の断面視において、前記第１面から前記半導体層の厚さ方向に延び、前記第２半導体層を貫通する第１トレンチおよび第２トレンチと、前記第１トレンチの少なくとも側面に形成された第１絶縁膜と、前記第２トレンチの少なくとも側面に形成された第２絶縁膜と、前記第２半導体層、前記第１トレンチおよび前記第２トレンチによって区画された前記半導体層の第１部分に形成され、前記第１トレンチの深さ方向に延び、かつ前記第２半導体層および前記第１絶縁膜に接している第２導電型の第１シンカー層と、前記半導体層の前記第１部分に形成され、前記第２トレンチの深さ方向に延び、かつ前記第２半導体層および前記第２絶縁膜に接している第２導電型の第２シンカー層と、前記半導体層の前記第１面に形成され、前記第１シンカー層との間のｐｎ接合によってツェナーダイオードを形成する第１導電型のダイオード不純物領域と、前記ダイオード不純物領域に電気的に接続された第１配線と、前記第２シンカー層に電気的に接続された第２配線とを含む。
まず、本発明の実施形態を列記して説明する。
本発明の一実施形態に係る半導体装置は、第１面およびその反対側の第２面を有する第１導電型の半導体層と、前記半導体層に埋め込まれた第２導電型の第２半導体層と、前記半導体層に形成され、前記第１面に交差する方向の断面視において、前記第１面から前記半導体層の厚さ方向に延び、前記第２半導体層を貫通する第１トレンチおよび第２トレンチと、前記第１トレンチの少なくとも側面に形成された第１絶縁膜と、前記第２トレンチの少なくとも側面に形成された第２絶縁膜と、前記第２半導体層、前記第１トレンチおよび前記第２トレンチによって区画された前記半導体層の第１部分に形成され、前記第１トレンチの深さ方向に延び、かつ前記第２半導体層および前記第１絶縁膜に接している第２導電型の第１シンカー層と、前記半導体層の前記第１部分に形成され、前記第２トレンチの深さ方向に延び、かつ前記第２半導体層および前記第２絶縁膜に接している第２導電型の第２シンカー層と、前記半導体層の前記第１面に形成され、前記第１シンカー層との間のｐｎ接合によってツェナーダイオードを形成する第１導電型のダイオード不純物領域と、前記ダイオード不純物領域に電気的に接続された第１配線と、前記第２シンカー層に電気的に接続された第２配線とを含む。
【0012】
本発明の一実施形態に係る半導体装置では、前記第１シンカー層は、前記第１トレンチの深さ方向の全体にわたって前記第１絶縁膜に接していてもよい。
本発明の一実施形態に係る半導体装置では、前記第２シンカー層は、前記第２トレンチの深さ方向の全体にわたって前記第２絶縁膜に接していてもよい。
本発明の一実施形態に係る半導体装置では、前記第１トレンチの深さ方向に直交する方向における前記第１シンカー層の厚さは、０．５μｍ～５μｍであってもよい。
本発明の一実施形態に係る半導体装置では、前記第２シンカー層は、前記第２トレンチの深さ方向の全体にわたって前記第２絶縁膜に接していてもよい。
本発明の一実施形態に係る半導体装置では、前記第１トレンチの深さ方向に直交する方向における前記第１シンカー層の厚さは、０．５μｍ～５μｍであってもよい。
【0013】
本発明の一実施形態に係る半導体装置では、前記第２トレンチの深さ方向に直交する方向における前記第２シンカー層の厚さは、０．５μｍ～５μｍであってもよい。
本発明の一実施形態に係る半導体装置では、前記第２半導体層の厚さは、２μｍ～１０μｍであってもよい。
本発明の一実施形態に係る半導体装置は、前記第１トレンチの底面に形成され、前記半導体層よりも高い不純物濃度を有する第１導電型の第１不純物領域と、前記第１絶縁膜を介して前記第１トレンチに埋め込まれ、前記第１不純物領域に接する第１導電体とを含んでいてもよい。
本発明の一実施形態に係る半導体装置では、前記第２半導体層の厚さは、２μｍ～１０μｍであってもよい。
本発明の一実施形態に係る半導体装置は、前記第１トレンチの底面に形成され、前記半導体層よりも高い不純物濃度を有する第１導電型の第１不純物領域と、前記第１絶縁膜を介して前記第１トレンチに埋め込まれ、前記第１不純物領域に接する第１導電体とを含んでいてもよい。
【0014】
本発明の一実施形態に係る半導体装置は、前記第２トレンチの底面に形成され、前記半導体層よりも高い不純物濃度を有する第１導電型の第２不純物領域と、前記第２絶縁膜を介して前記第２トレンチに埋め込まれ、前記第２不純物領域に接する第２導電体とを含んでいてもよい。
本発明の一実施形態に係る半導体装置では、前記第１絶縁膜は、前記第１トレンチの側面および底面に形成されており、前記半導体装置は、前記第１絶縁膜を介して前記第１トレンチに埋め込まれた第１導電体を含んでいてもよい。
本発明の一実施形態に係る半導体装置では、前記第１絶縁膜は、前記第１トレンチの側面および底面に形成されており、前記半導体装置は、前記第１絶縁膜を介して前記第１トレンチに埋め込まれた第１導電体を含んでいてもよい。
【0015】
本発明の一実施形態に係る半導体装置では、前記第２絶縁膜は、前記第２トレンチの側面および底面に形成されており、前記半導体装置は、前記第２絶縁膜を介して前記第２トレンチに埋め込まれた第２導電体を含んでいてもよい。
本発明の一実施形態に係る半導体装置では、前記第１面に沿う方向の平面視において、前記第２シンカー層は、前記第１シンカー層を取り囲む環状に形成されていてもよい。
本発明の一実施形態に係る半導体装置では、前記第１面に沿う方向の平面視において、前記第２シンカー層は、前記第１シンカー層を取り囲む環状に形成されていてもよい。
【0016】
本発明の一実施形態に係る半導体装置では、前記第１面に沿う方向の平面視において、前記第１シンカー層および前記第２シンカー層は、互いに平行な直線状に形成されていてもよい。
本発明の一実施形態に係る半導体装置の製造方法は、第１面およびその反対側の第２面を有する第１導電型の半導体層であって、内部に第２導電型の第２半導体層が埋め込まれた半導体層を、マスクを介して選択的に除去することによって、前記第１面に交差する方向の断面視において、前記第１面から前記半導体層の厚さ方向に延び、前記第２半導体層を貫通する第１トレンチおよび第２トレンチを形成する工程と、前記半導体層上の前記マスクを残した状態で、前記第１トレンチおよび前記第２トレンチの各側面に、第２導電型の不純物を注入する工程と、前記第１トレンチの少なくとも側面に第１絶縁膜を形成する工程と、前記第２トレンチの少なくとも側面に第２絶縁膜を形成する工程と、前記第２導電型の不純物を熱拡散させることによって、前記第１トレンチの深さ方向に延び、かつ前記第２半導体層および前記第１絶縁膜に接する第２導電型の第１シンカー層、および前記第２トレンチの深さ方向に延び、かつ前記第２半導体層および前記第２絶縁膜に接する第２導電型の第２シンカー層を形成する工程と、前記第１シンカー層に接するように、前記半導体層の前記第１面に第１導電型のダイオード不純物領域を形成する工程と、前記ダイオード不純物領域に電気的に接続されるように第１配線を形成する工程と、前記第２シンカー層に電気的に接続されるように第２配線を形成する工程とを含む。
本発明の一実施形態に係る半導体装置の製造方法は、第１面およびその反対側の第２面を有する第１導電型の半導体層であって、内部に第２導電型の第２半導体層が埋め込まれた半導体層を、マスクを介して選択的に除去することによって、前記第１面に交差する方向の断面視において、前記第１面から前記半導体層の厚さ方向に延び、前記第２半導体層を貫通する第１トレンチおよび第２トレンチを形成する工程と、前記半導体層上の前記マスクを残した状態で、前記第１トレンチおよび前記第２トレンチの各側面に、第２導電型の不純物を注入する工程と、前記第１トレンチの少なくとも側面に第１絶縁膜を形成する工程と、前記第２トレンチの少なくとも側面に第２絶縁膜を形成する工程と、前記第２導電型の不純物を熱拡散させることによって、前記第１トレンチの深さ方向に延び、かつ前記第２半導体層および前記第１絶縁膜に接する第２導電型の第１シンカー層、および前記第２トレンチの深さ方向に延び、かつ前記第２半導体層および前記第２絶縁膜に接する第２導電型の第２シンカー層を形成する工程と、前記第１シンカー層に接するように、前記半導体層の前記第１面に第１導電型のダイオード不純物領域を形成する工程と、前記ダイオード不純物領域に電気的に接続されるように第１配線を形成する工程と、前記第２シンカー層に電気的に接続されるように第２配線を形成する工程とを含む。
【0017】
本発明の一実施形態に係る半導体装置の製造方法では、前記第２導電型の不純物を注入する工程は、前記半導体層の前記第１面の法線方向に対して３°～７°のチルト角をもって不純物を注入する工程を含んでいてもよい。
＜本発明の実施形態の詳細な説明＞
次に、本発明の実施形態を、添付図面を参照して詳細に説明する。
＜本発明の実施形態の詳細な説明＞
次に、本発明の実施形態を、添付図面を参照して詳細に説明する。
【0018】
図１は、本発明の一実施形態に係る半導体装置１の模式的な斜視図である。
半導体装置１は、たとえば、チップ状のＬＳＩである。半導体装置１は、ＬＳＩの回路の構成要素の一つとして、ツェナーダイオード２８（後述）が作りこまれたダイオード領域２を有している。図１では省略されているが、半導体装置１は、ダイオード領域２以外に、その他の機能素子（たとえば、ＬＤＭＯＳ等）が作り込まれた領域を有していてもよい。
半導体装置１は、たとえば、チップ状のＬＳＩである。半導体装置１は、ＬＳＩの回路の構成要素の一つとして、ツェナーダイオード２８（後述）が作りこまれたダイオード領域２を有している。図１では省略されているが、半導体装置１は、ダイオード領域２以外に、その他の機能素子（たとえば、ＬＤＭＯＳ等）が作り込まれた領域を有していてもよい。
【0019】
図２は、図１の二点鎖線IIで囲まれた部分を透視して示す半導体装置１の模式的な平面図である。図３は、図２のIII－III断面を示す断面図である。
半導体装置１は、半導体基板３と、本発明の第２半導体層の一例としての埋め込み層４と、エピタキシャル層５とを含む。半導体基板３上に埋め込み層４が形成され、埋め込み層４上にエピタキシャル層５が形成されている。埋め込み層４は、半導体基板３とエピタキシャル層５との間に挟まれている。
半導体装置１は、半導体基板３と、本発明の第２半導体層の一例としての埋め込み層４と、エピタキシャル層５とを含む。半導体基板３上に埋め込み層４が形成され、埋め込み層４上にエピタキシャル層５が形成されている。埋め込み層４は、半導体基板３とエピタキシャル層５との間に挟まれている。
【0020】
半導体基板３は、主面６と、半導体基板３の厚さ方向において主面６の反対側を向く裏面７とを有する。主面６は、埋め込み層４に接する面である。裏面７は、その全面が、半導体装置１の外部に露出している。
半導体基板３は、この実施形態ではシリコン（Ｓｉ）基板から構成されているが、他の素材（たとえば、炭化シリコン（ＳｉＣ）等）から構成された基板であってもよい。半導体基板３は、この実施形態ではｐ－型である。半導体基板３は、たとえば、１×１０１４ｃｍ－３～１×１０１６ｃｍ－３の不純物濃度を有している。また、半導体基板３の厚さは、たとえば、研削前で５００μｍ～８００μｍである。
半導体基板３は、この実施形態ではシリコン（Ｓｉ）基板から構成されているが、他の素材（たとえば、炭化シリコン（ＳｉＣ）等）から構成された基板であってもよい。半導体基板３は、この実施形態ではｐ－型である。半導体基板３は、たとえば、１×１０１４ｃｍ－３～１×１０１６ｃｍ－３の不純物濃度を有している。また、半導体基板３の厚さは、たとえば、研削前で５００μｍ～８００μｍである。
【0021】
埋め込み層４は、第１接合面８と、埋め込み層４の厚さ方向において第１接合面８の反対側を向く第２接合面９とを有する。第１接合面８は、エピタキシャル層５に接する面である。第２接合面９は、半導体基板３の主面６に接する面である。
埋め込み層４は、この実施形態ではシリコン（Ｓｉ）から構成されているが、他の素材（たとえば、炭化シリコン（ＳｉＣ）等）から構成されていてもよい。埋め込み層４は、この実施形態ではｎ＋型である。埋め込み層４は、たとえば、１×１０１７ｃｍ－３～１×１０２１ｃｍ－３の不純物濃度を有している。また、埋め込み層４の厚さは、たとえば、２μｍ～１０μｍである。
埋め込み層４は、この実施形態ではシリコン（Ｓｉ）から構成されているが、他の素材（たとえば、炭化シリコン（ＳｉＣ）等）から構成されていてもよい。埋め込み層４は、この実施形態ではｎ＋型である。埋め込み層４は、たとえば、１×１０１７ｃｍ－３～１×１０２１ｃｍ－３の不純物濃度を有している。また、埋め込み層４の厚さは、たとえば、２μｍ～１０μｍである。
【0022】
エピタキシャル層５は、素子主面１０と、エピタキシャル層５の厚さ方向において素子主面１０の反対側を向く接合面１１とを有する。素子主面１０は、後述するツェナーダイオード２８、さらに、ＬＤＭＯＳ等の機能素子が形成された面である。接合面１１は、埋め込み層４の第１接合面８に接する面である。
エピタキシャル層５は、この実施形態ではシリコン（Ｓｉ）から構成されているが、他の素材（たとえば、炭化シリコン（ＳｉＣ）等）から構成されていてもよい。エピタキシャル層５は、半導体基板３と同じ導電型を有しており、この実施形態ではｐ－型である。エピタキシャル層５は、たとえば、１×１０１４ｃｍ－３～５×１０１７ｃｍ－３の不純物濃度を有している。また、エピタキシャル層５の厚さは、たとえば、３μｍ～２０μｍである。
エピタキシャル層５は、この実施形態ではシリコン（Ｓｉ）から構成されているが、他の素材（たとえば、炭化シリコン（ＳｉＣ）等）から構成されていてもよい。エピタキシャル層５は、半導体基板３と同じ導電型を有しており、この実施形態ではｐ－型である。エピタキシャル層５は、たとえば、１×１０１４ｃｍ－３～５×１０１７ｃｍ－３の不純物濃度を有している。また、エピタキシャル層５の厚さは、たとえば、３μｍ～２０μｍである。
【0023】
図２を参照して、ダイオード領域２は、半導体基板３、埋め込み層４およびエピタキシャル層５に形成された素子分離構造によって、その他の素子領域から分離されている。より具体的には、半導体基板３、埋め込み層４およびエピタキシャル層５には、素子分離構造の一例としての第２トレンチ１３が形成されている。第２トレンチ１３は、図２に示すように、エピタキシャル層５の素子主面１０に沿う平面視において環状に形成されている。これにより、第２トレンチ１３に取り囲まれた領域がダイオード領域２として設定されている。第２トレンチ１３は、この実施形態では、四角環状に形成されているが、たとえば、円環状であってもよい。
【0024】
また、ダイオード領域２には、第１トレンチ１２が形成されている。第１トレンチ１２は、図２に示すように、平面視において直線状に形成されている。第１トレンチ１２は、第２トレンチ１３に取り囲まれており、かつ第２トレンチ１３から分離されている。
第１トレンチ１２および第２トレンチ１３は、図３に示すように、エピタキシャル層５の素子主面１０に交差する方向の断面視において、素子主面１０からエピタキシャル層５の厚さ方向に延びている。第１トレンチ１２および第２トレンチ１３は、埋め込み層４を貫通し、半導体基板３の厚さ方向途中部に底部を有している。これにより、ダイオード領域２には、埋め込み層４、第１トレンチ１２および第２トレンチ１３によって区画されたエピタキシャル層５の一部からなる本発明の第１部分の一例としてのフローティング領域１４が形成されている。また、第１トレンチ１２および第２トレンチ１３の深さは、たとえば、５μｍ～３０μｍである。
第１トレンチ１２および第２トレンチ１３は、図３に示すように、エピタキシャル層５の素子主面１０に交差する方向の断面視において、素子主面１０からエピタキシャル層５の厚さ方向に延びている。第１トレンチ１２および第２トレンチ１３は、埋め込み層４を貫通し、半導体基板３の厚さ方向途中部に底部を有している。これにより、ダイオード領域２には、埋め込み層４、第１トレンチ１２および第２トレンチ１３によって区画されたエピタキシャル層５の一部からなる本発明の第１部分の一例としてのフローティング領域１４が形成されている。また、第１トレンチ１２および第２トレンチ１３の深さは、たとえば、５μｍ～３０μｍである。
【0025】
第１トレンチ１２の内面には、第１絶縁膜１５が形成されている。第１絶縁膜１５は、この実施形態では、第１トレンチ１２の側面１６に形成されており、第１トレンチ１２の側面１６は第１絶縁膜１５で覆われている。一方、第１トレンチ１２の底面１７（半導体基板３の一部）は、第１絶縁膜１５で覆われていない。この第１トレンチ１２の底面１７には、第１不純物領域１８が形成されている。第１不純物領域１８は、半導体基板３と同じ導電型を有しており、この実施形態ではｐ＋型である。第１不純物領域１８の不純物濃度は、半導体基板３よりも高く、たとえば、１×１０１８ｃｍ－３～５×１０２０ｃｍ－３である。
【0026】
第１トレンチ１２には、第１絶縁膜１５を介して第１導電体１９が埋め込まれている。第１導電体１９は、第１トレンチ１２の底面１７から開口端まで埋め込まれ、底面１７において第１不純物領域１８に接している。第１導電体１９は、この実施形態では、不純物がドープされたポリシリコン（たとえば、ｐ＋型ポリシリコン）からなっている。
第２トレンチ１３の内面には、第２絶縁膜２０が形成されている。第２絶縁膜２０は、この実施形態では、第２トレンチ１３の側面２１に形成されており、第２トレンチ１３の側面２１は第２絶縁膜２０で覆われている。一方、第２トレンチ１３の底面２２（半導体基板３の一部）は、第２絶縁膜２０で覆われていない。この第２トレンチ１３の底面２２には、第２不純物領域２３が形成されている。第２不純物領域２３は、半導体基板３と同じ導電型を有しており、この実施形態ではｐ＋型である。第２不純物領域２３の不純物濃度は、半導体基板３よりも高く、たとえば、１×１０１８ｃｍ－３～５×１０２０ｃｍ－３である。
第２トレンチ１３の内面には、第２絶縁膜２０が形成されている。第２絶縁膜２０は、この実施形態では、第２トレンチ１３の側面２１に形成されており、第２トレンチ１３の側面２１は第２絶縁膜２０で覆われている。一方、第２トレンチ１３の底面２２（半導体基板３の一部）は、第２絶縁膜２０で覆われていない。この第２トレンチ１３の底面２２には、第２不純物領域２３が形成されている。第２不純物領域２３は、半導体基板３と同じ導電型を有しており、この実施形態ではｐ＋型である。第２不純物領域２３の不純物濃度は、半導体基板３よりも高く、たとえば、１×１０１８ｃｍ－３～５×１０２０ｃｍ－３である。
【0027】
第２トレンチ１３には、第２絶縁膜２０を介して第２導電体２４が埋め込まれている。第２導電体２４は、第２トレンチ１３の底面２２から開口端まで埋め込まれ、底面２２において第２不純物領域２３に接している。第２導電体２４は、この実施形態では、不純物がドープされたポリシリコン（たとえば、ｐ＋型ポリシリコン）からなっている。
図３を参照して、フローティング領域１４には、第１シンカー層２５および第２シンカー層２６が形成されている。
図３を参照して、フローティング領域１４には、第１シンカー層２５および第２シンカー層２６が形成されている。
【0028】
第１シンカー層２５は、第１トレンチ１２の深さ方向に延び、かつ埋め込み層４および第１絶縁膜１５に接している。より具体的には、第１シンカー層２５は、図２に示すように第１トレンチ１２を取り囲む環状に形成されており、かつ、図３に示すように第１トレンチ１２の深さ方向において埋め込み層４まで形成され、その全体が第１絶縁膜１５に接している。また、第１シンカー層２５は、第１トレンチ１２の深さ方向に直交する方向において、０．５μｍ～５μｍの厚さｔ１を有している。
【0029】
第１シンカー層２５の素子主面１０側の端部には、ダイオード不純物領域２７が形成されている。ダイオード不純物領域２７は、エピタキシャル層５の素子主面１０から露出している。ダイオード不純物領域２７は、図２に示すように第１トレンチ１２を取り囲む環状に形成されており、第１絶縁膜１５に接している。
第１シンカー層２５は、埋め込み層４と同じ導電型を有しており、この実施形態ではｎ型である。一方、ダイオード不純物領域２７は、エピタキシャル層５と同じ導電型を有しており、この実施形態ではｐ＋型である。これにより、第１シンカー層２５とダイオード不純物領域２７との間には、ｐｎ接合が形成されている。このｐｎ接合によって、ダイオード領域２には、ツェナーダイオード２８が形成されている。
第１シンカー層２５は、埋め込み層４と同じ導電型を有しており、この実施形態ではｎ型である。一方、ダイオード不純物領域２７は、エピタキシャル層５と同じ導電型を有しており、この実施形態ではｐ＋型である。これにより、第１シンカー層２５とダイオード不純物領域２７との間には、ｐｎ接合が形成されている。このｐｎ接合によって、ダイオード領域２には、ツェナーダイオード２８が形成されている。
【0030】
第１シンカー層２５の不純物濃度は、ツェナーダイオード２８の降伏電圧を決定する要素であるため、所望の濃度に設定されている。この実施形態では、第１シンカー層２５の不純物濃度は、たとえば、１×１０１７ｃｍ－３～５×１０２０ｃｍ－３である。一方、ダイオード不純物領域２７の不純物濃度は、エピタキシャル層５よりも高く、たとえば、１×１０１９ｃｍ－３～５×１０２０ｃｍ－３である。
【0031】
第２シンカー層２６は、第２トレンチ１３の深さ方向に延び、かつ埋め込み層４および第２絶縁膜２０に接している。より具体的には、第２シンカー層２６は、図２に示すように第２トレンチ１３に沿って環状に形成されており、かつ、図３に示すように第２トレンチ１３の深さ方向において埋め込み層４まで形成され、その全体が第２絶縁膜２０に接している。これにより、第１シンカー層２５は、第２シンカー層２６に取り囲まれている。また、第２シンカー層２６は、第２トレンチ１３の深さ方向に直交する方向において、０．５μｍ～５μｍの厚さｔ２を有している。
【0032】
第２シンカー層２６の素子主面１０側の端部には、コンタクト領域２９が形成されている。コンタクト領域２９は、エピタキシャル層５の素子主面１０から露出している。コンタクト領域２９は、図２に示すように第２トレンチ１３に沿って環状に形成されており、第２絶縁膜２０に接している。
第２シンカー層２６は、埋め込み層４と同じ導電型を有しており、この実施形態ではｎ型である。コンタクト領域２９も同様に、埋め込み層４と同じ導電型を有しており、この実施形態ではｎ＋型である。第２シンカー層２６の不純物濃度は、たとえば、１×１０１７ｃｍ－３～５×１０２０ｃｍ－３である。一方、コンタクト領域２９の不純物濃度は、第２シンカー層２６よりも高く、たとえば、５×１０１９ｃｍ－３～５×１０２０ｃｍ－３である。
第２シンカー層２６は、埋め込み層４と同じ導電型を有しており、この実施形態ではｎ型である。コンタクト領域２９も同様に、埋め込み層４と同じ導電型を有しており、この実施形態ではｎ＋型である。第２シンカー層２６の不純物濃度は、たとえば、１×１０１７ｃｍ－３～５×１０２０ｃｍ－３である。一方、コンタクト領域２９の不純物濃度は、第２シンカー層２６よりも高く、たとえば、５×１０１９ｃｍ－３～５×１０２０ｃｍ－３である。
【0033】
エピタキシャル層５上には、絶縁膜３０が形成されている。この絶縁膜３０は、層間絶縁膜、フィールド絶縁膜と称してもよい。絶縁膜３０には、ダイオード不純物領域２７を選択的に露出させる複数の第１コンタクト開口３１、およびコンタクト領域２９を選択的に露出させる複数の第２コンタクト開口３２が形成されている。絶縁膜３０は、たとえば、酸化シリコン（ＳｉＯ２）や窒化シリコン（ＳｉＮ）からなっていてもよい。
【0034】
第１コンタクト開口３１および第２コンタクト開口３２には、それぞれ、導電性の第１コンタクトプラグ３３および第２コンタクトプラグ３４が埋め込まれている。第１コンタクトプラグ３３および第２コンタクトプラグ３４は、たとえば、タングステン（Ｗ）からなっていてもよい。
絶縁膜３０上には、本発明の第１配線の一例としてのアノード配線３５および本発明の第２配線の一例としてのカソード配線３６が形成されている。アノード配線３５は、第１コンタクトプラグ３３を介して、ダイオード不純物領域２７に電気的に接続されている。カソード配線３６は、第２コンタクトプラグ３４を介して、コンタクト領域２９に電気的に接続されている。アノード配線３５およびカソード配線３６は、たとえば、アルミニウム（Ａｌ）やその合金からなっていてもよい。なお、アノード配線３５およびカソード配線３６は、それぞれ、アノード電極およびカソード電極と称してもよい。
絶縁膜３０上には、本発明の第１配線の一例としてのアノード配線３５および本発明の第２配線の一例としてのカソード配線３６が形成されている。アノード配線３５は、第１コンタクトプラグ３３を介して、ダイオード不純物領域２７に電気的に接続されている。カソード配線３６は、第２コンタクトプラグ３４を介して、コンタクト領域２９に電気的に接続されている。アノード配線３５およびカソード配線３６は、たとえば、アルミニウム（Ａｌ）やその合金からなっていてもよい。なお、アノード配線３５およびカソード配線３６は、それぞれ、アノード電極およびカソード電極と称してもよい。
【0035】
図４Ａ～図４Ｆは、半導体装置１の製造工程の一部を示す図である。
半導体装置１を製造するには、図４Ａに示すように、埋め込み層４が形成されたエピタキシャル層５の素子主面１０に、マスク３７が形成される。マスク３７は、たとえば、酸化シリコン（ＳｉＯ２）等からなるハードマスクであってもよい。次に、このマスク３７を介して、エピタキシャル層５および埋め込み層４を選択的にエッチングすることによって、第１トレンチ１２および第２トレンチ１３が同時に形成される。この段階では、第１トレンチ１２および第２トレンチ１３の底部は、埋め込み層４の厚さ方向途中部に位置している。
半導体装置１を製造するには、図４Ａに示すように、埋め込み層４が形成されたエピタキシャル層５の素子主面１０に、マスク３７が形成される。マスク３７は、たとえば、酸化シリコン（ＳｉＯ２）等からなるハードマスクであってもよい。次に、このマスク３７を介して、エピタキシャル層５および埋め込み層４を選択的にエッチングすることによって、第１トレンチ１２および第２トレンチ１３が同時に形成される。この段階では、第１トレンチ１２および第２トレンチ１３の底部は、埋め込み層４の厚さ方向途中部に位置している。
【0036】
次に、図４Ｂに示すように、エピタキシャル層５上のマスク３７を残した状態で、第１トレンチ１２および第２トレンチ１３の各側面１６，２１に、ｎ型不純物が注入される。図４Ｂでは、ｎ型不純物の注入箇所が「×」で示されている。ｎ型不純物は、この実施形態では、エピタキシャル層５の素子主面１０の法線ｎ方向に対して３°～７°のチルト角θをもって注入される。これにより、第１トレンチ１２および第２トレンチ１３の側面１６，２１に対して、ｎ型不純物を効率よく注入することができる。たとえば、５Ｖ～９Ｖの降伏電圧を有するツェナーダイオード２８を形成する場合、１×１０１４～５×１０１５ｃｍ－２のドーズ量で、５°前後のチルト角θをもって回転注入すればよい。また、ｎ型不純物としては、リン（Ｐ）等を使用することができる。
【0037】
次に、図４Ｃに示すように、エピタキシャル層５上のマスク３７を残した状態で、第１トレンチ１２および第２トレンチ１３に追加エッチングが行われる。これにより、第１トレンチ１２および第２トレンチ１３がさらに掘り下げられ、第１トレンチ１２および第２トレンチ１３の底部が半導体基板３に達することとなる。この後、マスク３７が除去される。
【0038】
次に、図４Ｄに示すように、第１トレンチ１２の内面（側面１６および底面１７）、第２トレンチ１３の内面（側面２１および底面２２）およびエピタキシャル層５の素子主面１０に絶縁膜３８が形成される。絶縁膜３８は、第１トレンチ１２の内面に形成された第１絶縁膜１５と、第２トレンチ１３の内面に形成された第２絶縁膜２０とを含んでいる。絶縁膜３８は、たとえば、熱酸化処理によって形成される。これにより、絶縁膜３８の形成時の熱によって、第１トレンチ１２および第２トレンチ１３の各側面１６，２１のｎ型不純物が拡散し、第１シンカー層２５および第２シンカー層２６が形成される。
【0039】
なお、絶縁膜３８は、ＣＶＤ法で形成されてもよい。この場合、絶縁膜３８の形成工程とは別の工程として、ｎ型不純物を拡散させるための熱処理工程を追加してもよい。
次に、図４Ｅに示すように、第１トレンチ１２の底面１７上の第１絶縁膜１５の部分、および第２トレンチ１３の底面２２上の第２絶縁膜２０の部分が、エッチングによって除去される。次に、第１トレンチ１２および第２トレンチ１３に、それぞれ、第１導電体１９および第２導電体２４が埋め込まれる。この後、エピタキシャル層５の素子主面１０上の絶縁膜３８の部分が除去される。これにより、エピタキシャル層５の素子主面１０が露出する。
次に、図４Ｅに示すように、第１トレンチ１２の底面１７上の第１絶縁膜１５の部分、および第２トレンチ１３の底面２２上の第２絶縁膜２０の部分が、エッチングによって除去される。次に、第１トレンチ１２および第２トレンチ１３に、それぞれ、第１導電体１９および第２導電体２４が埋め込まれる。この後、エピタキシャル層５の素子主面１０上の絶縁膜３８の部分が除去される。これにより、エピタキシャル層５の素子主面１０が露出する。
【0040】
次に、図４Ｆに示すように、エピタキシャル層５の素子主面１０に、ｎ型不純物およびｐ型不純物が、それぞれ選択的に注入される。次に、エピタキシャル層５が熱処理されることによって、ｎ型不純物およびｐ型不純物が拡散し、ｎ＋型のコンタクト領域２９およびｐ＋型のダイオード不純物領域２７が形成される。このとき、第１トレンチ１２および第２トレンチ１３の各底面１７，２２には、第１導電体１９および第２導電体２４中のｐ型不純物が半導体基板３の内部に拡散することによって、第１不純物領域１８および第２不純物領域２３が形成される。
【0041】
次に、エピタキシャル層５上に絶縁膜３０が形成され、この絶縁膜３０に、第１コンタクト開口３１および第２コンタクト開口３２が形成される。次に、第１コンタクト開口３１および第２コンタクト開口３２に、それぞれ、第１コンタクトプラグ３３および第２コンタクトプラグ３４が埋め込まれる。その後、絶縁膜３０上に、アノード配線３５およびカソード配線３６が形成されることによって、前述のダイオード領域２の構造が得られる。
【0042】
この半導体装置１によれば、エピタキシャル層５の内部に形成されたダイオード不純物領域２７と第１シンカー層２５との間のｐｎ接合によって、ツェナーダイオード２８の構造が形成されている。このような構造を有するツェナーダイオード２８は、ダイオード不純物領域２７と第１シンカー層２５との濃度関係によって定まる降伏電圧（ツェナー電圧）を有している。
【0043】
図５を参照して、アノード配線３５を低電位側、カソード配線３６を高電位側として、アノード配線３５とカソード配線３６との間に電圧が与えられると、ツェナーダイオード２８には逆方向電圧が与えられる。この逆方向電圧が、降伏電圧を上回ると、ダイオード不純物領域２７と第１シンカー層２５との界面（エピタキシャル層５の内部）で降伏現象が起こり、電流が流れるようになる。その後の電流は、矢印で示すように、第２シンカー層２６から埋め込み層４および第１シンカー層２５を通って、アノード配線３５に流れる。このように、ツェナーダイオード２８の降伏現象がエピタキシャル層５の内部で起きるため、降伏電圧の経時変化を抑制することができる。
【0044】
また、ツェナーダイオード２８を構成する第１シンカー層２５および第２シンカー層２６が、第１トレンチ１２および第２トレンチ１３の形成時に使用したマスク３７を利用したｎ型不純物注入によって形成される（図４Ｂ）。したがって、第１シンカー層２５および第２シンカー層２６を形成するための専用のマスクレイヤを追加する必要がない。そのため、コストの増加を抑制することができる。
【0045】
また、エピタキシャル層５の素子主面１０から第１トレンチ１２および第２トレンチ１３の各底部に向かう第１シンカー層２５および第２シンカー層２６の深さを決定する因子が、第１トレンチ１２および第２トレンチ１３の各側面１６，２１に対するｎ型の不純物の注入範囲である。したがって、第１シンカー層２５および第２シンカー層２６を埋め込み層４に接触させるために、ｎ型不純物の注入範囲を第１トレンチ１２および第２トレンチ１３の各底部まで広げるだけでよく、工程が単純であり、かつコストの増加を抑制することができる。
【0046】
これに対し、たとえば、エピタキシャル層５の表面部に選択的に不純物を注入し、その不純物を熱拡散によって埋め込み層４に接触させるやり方では、高温長時間の熱拡散が必要となる。そのため、当該熱処理によって埋め込み層４が膨満し、結果として、第１トレンチ１２および第２トレンチ１３をより深く形成しなければならず、コストの増加を招くおそれがある。
【0047】
以上、本発明の一実施形態を説明したが、本発明は、他の形態で実施することもできる。
たとえば、前述の実施形態では、第１トレンチ１２および第２トレンチ１３は、互いに離れて形成されており、第１シンカー層２５および第２シンカー層２６は、それぞれ、第１トレンチ１２および第２トレンチ１３に沿って環状に形成されている。これに対し、図６に示すように、第１トレンチ１２および第２トレンチ１３は、断面視において互いに離れているが、平面視において互いに連続して形成されていてもよい。
たとえば、前述の実施形態では、第１トレンチ１２および第２トレンチ１３は、互いに離れて形成されており、第１シンカー層２５および第２シンカー層２６は、それぞれ、第１トレンチ１２および第２トレンチ１３に沿って環状に形成されている。これに対し、図６に示すように、第１トレンチ１２および第２トレンチ１３は、断面視において互いに離れているが、平面視において互いに連続して形成されていてもよい。
【0048】
より具体的には、エピタキシャル層５、埋め込み層４および半導体基板３に平面視四角環状のトレンチ３９が形成されている。このトレンチ３９の互いに対向する一対の部分を、第１トレンチ１２および第２トレンチ１３と称してもよい。この場合、第１シンカー層２５は、平面視において第１トレンチ１２に沿って延びる直線状に形成され、第２シンカー層２６は、平面視において第２トレンチ１３に沿って延びる直線状に形成されていてもよい。これにより、第１シンカー層２５および第２シンカー層２６は、平面視において、互いに平行な直線状であってもよい。
【0049】
また、図７に示すように、第１絶縁膜１５は、第１トレンチ１２の側面１６および底面１７に一体的に形成され、第２絶縁膜２０は、第２トレンチ１３の側面２１および底面２２に一体的に形成されていてもよい。この場合、第１不純物領域１８および第２不純物領域２３は、形成されていなくてもよい。
また、図８に示すように、半導体基板３上に絶縁膜４０が形成されていることによって、埋め込み層４およびエピタキシャル層５は、ＳＯＩ（Silicon On Insulator）構造であってもよい。
また、図８に示すように、半導体基板３上に絶縁膜４０が形成されていることによって、埋め込み層４およびエピタキシャル層５は、ＳＯＩ（Silicon On Insulator）構造であってもよい。
【0050】
また、前述の実施形態では、アノード（第１シンカー層２５）を取り囲むようにカソード（第２シンカー層２６）が形成されていたが、これらの配置を入れ替わっていてもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【符号の説明】
【0051】
１ 半導体装置
３ 半導体基板
４ 埋め込み層
５ エピタキシャル層
７ 裏面
１０ 素子主面
１２ 第１トレンチ
１３ 第２トレンチ
１４ フローティング領域
１５ 第１絶縁膜
１６ （第１トレンチ）側面
１７ （第１トレンチ）底面
１８ 第１不純物領域
１９ 第１導電体
２０ 第２絶縁膜
２１ （第２トレンチ）側面
２２ （第２トレンチ）底面
２３ 第２不純物領域
２４ 第２導電体
２５ 第１シンカー層
２６ 第２シンカー層
２７ ダイオード不純物領域
２８ ツェナーダイオード
３５ アノード配線
３６ カソード配線
３７ マスク
３９ トレンチ
３ 半導体基板
４ 埋め込み層
５ エピタキシャル層
７ 裏面
１０ 素子主面
１２ 第１トレンチ
１３ 第２トレンチ
１４ フローティング領域
１５ 第１絶縁膜
１６ （第１トレンチ）側面
１７ （第１トレンチ）底面
１８ 第１不純物領域
１９ 第１導電体
２０ 第２絶縁膜
２１ （第２トレンチ）側面
２２ （第２トレンチ）底面
２３ 第２不純物領域
２４ 第２導電体
２５ 第１シンカー層
２６ 第２シンカー層
２７ ダイオード不純物領域
２８ ツェナーダイオード
３５ アノード配線
３６ カソード配線
３７ マスク
３９ トレンチ
【図1】
【図2】
【図3】
【図4A】
【図4B】
【図4C】
【図4D】
【図4E】
【図4F】
【図5】
【図6】
【図7】
【図8】