特許 7368198 半導体装置、メモリ異常判定システム

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-10-16

(45)【発行日】2023-10-24

(54)【発明の名称】半導体装置、メモリ異常判定システム

(51)【国際特許分類】

   H01L 21/82 20060101AFI20231017BHJP

   H01L 21/822 20060101ALI20231017BHJP

   H01L 27/04 20060101ALI20231017BHJP

   G01R 31/28 20060101ALI20231017BHJP

   G11C 17/14 20060101ALI20231017BHJP

   G11C 17/16 20060101ALI20231017BHJP

   G11C 29/52 20060101ALI20231017BHJP

   G11C 29/04 20060101ALI20231017BHJP

【ＦＩ】

H01L21/82 F

H01L21/82 T

H01L27/04 V

H01L27/04 T

G01R31/28 V

G11C17/14

G11C17/16

G11C29/52

G11C29/04

【請求項の数】 9

(21)【出願番号】P 2019211341

(22)【出願日】2019-11-22

(65)【公開番号】P2021082778

(43)【公開日】2021-05-27

【審査請求日】2022-09-26

(73)【特許権者】

【識別番号】000116024

【氏名又は名称】ローム株式会社

(74)【代理人】

【識別番号】110001933

【氏名又は名称】弁理士法人 佐野特許事務所

(72)【発明者】

【氏名】福島 瞬

【審査官】多賀 和宏

(56)【参考文献】

【文献】特開２００６－３５２０３４（ＪＰ，Ａ）

【文献】特開２０１８－０２２７８９（ＪＰ，Ａ）

【文献】特開２０１０－２６３１８１（ＪＰ，Ａ）

【文献】特開２０１３－２３９５９６（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１６／００７７１４６（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２１／８２、２１／８２２

Ｈ０１Ｌ ２７／０４

Ｇ０１Ｒ ３１／２８

Ｇ１１Ｃ １７／１４、１７／１６

Ｇ１１Ｃ ２９／０４、２９／５２

(57)【特許請求の範囲】

【請求項1】

半導体集積回路内に設けられた対象電流経路及び前記対象電流経路に直列に挿入されたヒューズ素子を有し、前記対象電流経路に対して対象電流の供給を図ったときの前記ヒューズ素子の両端間電圧に応じ、出力データを変化させる不揮発性メモリ部を備えた半導体装置であって、
前記対象電流を複数段階で切り替える電流供給部を前記不揮発性メモリ部に設け、
前記電流供給部は、
所定の基準電流経路に直列に挿入された電界効果トランジスタである基準トランジスタと、
前記対象電流経路に直列に挿入された電界効果トランジスタであるヒューズ側トランジスタと、
前記基準トランジスタ及び前記ヒューズ側トランジスタの各ゲートに共通のバイアス電圧を供給するバイアス電圧供給部と、
前記基準電流経路及び前記対象電流経路に接続され、前記基準電流経路に流れるバイアス電流に比例する電流が前記対象電流として前記対象電流経路に流れるよう動作するカレントミラー回路と、
前記基準トランジスタのソースと所定の基準電位を有する導電部との間に設けられた可変抵抗部と、を有し、
前記可変抵抗部の抵抗値を複数段階で切り替えることで前記基準電流経路に流れる前記バイアス電流を複数段階で切り替え、これによって前記対象電流経路に供給されるべき前記対象電流を複数段階で切り替え、
前記ヒューズ素子は前記ヒューズ側トランジスタのソースと前記導電部との間に設けられる
、半導体装置。

【請求項2】

当該半導体装置はテストモード又は通常モードで動作可能であり、
前記通常モードにおいて前記出力データに応じた動作を行う機能回路部が当該半導体装置に設けられ、
前記電流供給部は、前記通常モードにおいて前記対象電流の値を基準電流値に設定し、前記テストモードにおいて前記対象電流の値を複数のテスト電流値間で切り替え設定し、
前記複数のテスト電流値は、前記基準電流値よりも小さな第１テスト電流値と、前記基準電流値よりも大きな第２テスト電流値と、を含む
、請求項１に記載の半導体装置。

【請求項3】

前記対象電流の値が前記第１テスト電流値に設定されているときの前記出力データである第１テスト結果データと、前記対象電流の値が前記第２テスト電流値に設定されているときの前記出力データである第２テスト結果データとが、前記ヒューズ素子の異常有無の判定に供される
、請求項２に記載の半導体装置。

【請求項4】

前記基準トランジスタでのチャネル長に対するチャネル幅の比と、前記ヒューズ側トランジスタでのチャネル長に対するチャネル幅の比とは、互いに同じに設定される
、請求項１～３の何れかに記載の半導体装置。

【請求項5】

前記不揮発性メモリ部は、前記対象電流経路及び前記ヒューズ素子を複数組有して複数ビット分の出力データを出力する
、請求項１～４の何れかに記載の半導体装置。

【請求項6】

請求項３に記載の半導体装置と、
前記第１テスト結果データ及び前記第２テスト結果データに基づいて前記ヒューズ素子の異常有無を判定する判定装置と、備えた
、メモリ異常判定システム。

【請求項7】

前記判定装置は、前記第１テスト結果データと前記第２テスト結果データとの比較に基づき、或いは、前記第１テスト結果データに応じた第１情報と前記第２テスト結果データに応じた第２情報との比較に基づき、前記ヒューズ素子の異常有無を判定する
、請求項６に記載のメモリ異常判定システム。

【請求項8】

前記第１テスト結果データ及び前記第２テスト結果データに基づいて前記ヒューズ素子の異常有無を判定する判定回路を、当該半導体装置に更に設けた
、請求項３に記載の半導体装置。

【請求項9】

前記判定回路は、前記第１テスト結果データと前記第２テスト結果データとの比較に基づき、或いは、前記第１テスト結果データに応じた第１情報と前記第２テスト結果データに応じた第２情報との比較に基づき、前記ヒューズ素子の異常有無を判定する
、請求項８に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置、メモリ異常判定システムに関する。

【背景技術】

【0002】

図１７に参考技術に係る不揮発性メモリ部９００の構成を示す。不揮発性メモリ部９００は、物理的に切断可能な複数のヒューズ素子を備え、各ヒューズ素子が切断されているか否かに応じて記憶データが設定されるＲＯＭ（Read only memory）である。

【0003】

不揮発性メモリ部９００では、カレントミラー回路９１０の出力側に４つの電流経路を接続し、４つの電流経路にヒューズ素子Ｆ９０１～Ｆ９０４を１つずつ直列に挿入する。各ヒューズ素子は、不揮発性メモリ部９００の製造工程において大きな電流の通電により又はレーザ照射により切断可能である。不揮発性メモリ部９００の記憶データを読み出す際には、カレントミラー回路９１０の入力側に定電流源９２０で発生させたバイアス電流Ｉｂｉａｓを流し、このときの各ヒューズ素子の両端間電圧をデータ出力部９４０にて読み出す。データ出力部９４０はヒューズ素子Ｆ９０１～Ｆ９０４に対応する４つのＡＮＤ回路から成る。ヒューズ素子Ｆ９０１～Ｆ９０４の切断／非切断情報が必要な場合にだけデータを取り出すためにＡＮＤ回路が利用される。

【0004】

例えば、ヒューズ素子Ｆ９０１が切断されておれば、カレントミラー回路９１０とヒューズ素子Ｆ９０１の一端との接続ノードの電圧がハイレベルとなって、データ出力部９４０により“１”の値（論理値）が読み出され、ヒューズ素子Ｆ９０１が切断されていなければ、カレントミラー回路９１０とヒューズ素子Ｆ９０１の一端との接続ノードの電圧がローレベルとなって、データ出力部９４０により“０”の値（論理値）が読み出される。ヒューズ素子Ｆ９０２～Ｆ９０４についても同様であり、図１７の不揮発性メモリ部９００では４ビット分のデータを記憶させておくことができる。

【先行技術文献】

【特許文献】

【0005】

【文献】特開２０１０－２７２８２５号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

不揮発性メモリ部９００を含む半導体装置において、ヒューズ素子Ｆ９０１を切断するためのレーザ照射等を行った場合にはヒューズ素子Ｆ９０１の両端間の抵抗が十分に高くなり、そうでない場合にはヒューズ素子Ｆ９０１の両端間の抵抗が十分に低くなることが理想的である。

【0007】

但し、不揮発性メモリ部９００を含む半導体装置の製造工程においてヒューズ素子Ｆ９０１を切断するためのレーザ照射等を行った場合でも、ヒューズ素子Ｆ９０１の理想的な切断が実現されておらず、ヒューズ素子Ｆ９０１が理想的に切断されたときと比べて、ヒューズ素子Ｆ９０１が比較的低い残留抵抗（例えば１００ｋΩ程度の抵抗）を持つ場合もある。ヒューズ素子Ｆ９０２～Ｆ９０４についても同様である。

【0008】

このような残留抵抗により、データ出力部９４０にて読み出されるデータの値（論理値）が本来の値から反転（出力論理反転）するおそれがある。不揮発性メモリ部９００を含む半導体装置の出荷検査の段階で出力論理反転が検出された場合には当該半導体装置を不良品として出荷の対象から外せば足る。しかしながら、出荷検査の段階では、出力論理反転が見られずに良品として半導体装置が出荷された後、温度や経年変化の影響により出力論理反転が生じることもある。

【0009】

温度や経年変化の影響により出力論理反転が生じるおそれのある半導体装置は、不揮発性メモリ部の信頼性向上の観点から排除されるべきであり、出力論理反転が生じるおそれの有無の検知しうる構成の開発が望まれる。

【0010】

本発明は、ヒューズ素子による不揮発性メモリ部の信頼性向上に寄与する半導体装置及びメモリ異常判定システムを提供することを目的とする。

【課題を解決するための手段】

【0011】

本発明に係る半導体装置は、半導体集積回路内に設けられた対象電流経路及び前記対象電流経路に直列に挿入されたヒューズ素子を有し、前記対象電流経路に対して対象電流の供給を図ったときの前記ヒューズ素子の両端間電圧に応じ、出力データを変化させる不揮発性メモリ部を備えた半導体装置であって、前記対象電流を複数段階で切り替える電流供給部を前記不揮発性メモリ部に設けた構成（第１の構成）である。

【0012】

上記第１の構成に係る半導体装置において、当該半導体装置はテストモード又は通常モードで動作可能であり、前記通常モードにおいて前記出力データに応じた動作を行う機能回路部が当該半導体装置に設けられ、前記電流供給部は、前記通常モードにおいて前記対象電流の値を基準電流値に設定し、前記テストモードにおいて前記対象電流の値を複数のテスト電流値間で切り替え設定し、前記複数のテスト電流値は、前記基準電流値よりも小さな第１テスト電流値と、前記基準電流値よりも大きな第２テスト電流値と、を含む構成（第２の構成）であっても良い。

【0013】

上記第２の構成に係る半導体装置において、前記対象電流の値が前記第１テスト電流値に設定されているときの前記出力データである第１テスト結果データと、前記対象電流の値が前記第２テスト電流値に設定されているときの前記出力データである第２テスト結果データとが、前記ヒューズ素子の異常有無の判定に供される構成（第３の構成）であっても良い。

【0014】

上記第１～第３の構成の何れかに係る半導体装置において、前記電流供給部は、所定の基準電流経路に流れるバイアス電流を複数段階で切り替え可能な可変電流源と、前記基準電流経路及び前記対象電流経路に接続され、前記バイアス電流に比例する電流が前記対象電流として前記対象電流経路に流れるよう動作するカレントミラー回路と、を有し、前記バイアス電流を複数段階で切り替えることで前記対象電流を複数段階で切り替える構成（第４の構成）であっても良い。

【0015】

上記第１～第３の構成の何れかに係る半導体装置において、前記電流供給部は、所定の基準電流経路に直列に挿入された電界効果トランジスタである基準トランジスタと、前記対象電流経路に直列に挿入された電界効果トランジスタであるヒューズ側トランジスタと、前記基準トランジスタ及び前記ヒューズ側トランジスタの各ゲートに共通のバイアス電圧を供給するバイアス電圧供給部と、前記基準電流経路及び前記対象電流経路に接続され、前記基準電流経路に流れるバイアス電流に比例する電流が前記対象電流として前記対象電流経路に流れるよう動作するカレントミラー回路と、前記基準トランジスタのソースと所定の基準電位を有する導電部との間に設けられた可変抵抗部と、を有し、前記可変抵抗部の抵抗値を複数段階で切り替えることで前記基準電流経路に流れる前記バイアス電流を複数段階で切り替え、これによって前記対象電流経路に供給されるべき前記対象電流を複数段階で切り替え、前記ヒューズ素子は前記ヒューズ側トランジスタのソースと前記導電部との間に設けられる構成（第５の構成）であっても良い。

【0016】

上記第５の構成に係る半導体装置において、前記基準トランジスタでのチャネル長に対するチャネル幅の比と、前記ヒューズ側トランジスタでのチャネル長に対するチャネル幅の比とは、互いに同じに設定される構成（第６の構成）であっても良い。

【0017】

上記第１～第６の構成の何れかに係る半導体装置において、前記不揮発性メモリ部は、前記対象電流経路及び前記ヒューズ素子を複数組有して複数ビット分の出力データを出力する構成（第７の構成）であっても良い。

【0018】

本発明に係るメモリ異常判定システムは、上記第３の構成に係る半導体装置と、前記第１テスト結果データ及び前記第２テスト結果データに基づいて前記ヒューズ素子の異常有無を判定する判定装置と、備えた構成（第８の構成）である。

【0019】

上記第８の構成に係るメモリ異常判定システムにおいて、前記判定装置は、前記第１テスト結果データと前記第２テスト結果データとの比較に基づき、或いは、前記第１テスト結果データに応じた第１情報と前記第２テスト結果データに応じた第２情報との比較に基づき、前記ヒューズ素子の異常有無を判定する構成（第９の構成）であっても良い。

【0020】

上記第３の構成に係る半導体装置において、前記第１テスト結果データ及び前記第２テスト結果データに基づいて前記ヒューズ素子の異常有無を判定する判定回路を、当該半導体装置に更に設けた構成（第１０の構成）であっても良い。

【0021】

上記第１０の構成に係る半導体装置において、前記判定回路は、前記第１テスト結果データと前記第２テスト結果データとの比較に基づき、或いは、前記第１テスト結果データに応じた第１情報と前記第２テスト結果データに応じた第２情報との比較に基づき、前記ヒューズ素子の異常有無を判定する構成（第１１の構成）であっても良い。

【発明の効果】

【0022】

本発明によれば、ヒューズ素子による不揮発性メモリ部の信頼性向上に寄与する半導体装置及びメモリ異常判定システムを提供することが可能となる。

【図面の簡単な説明】

【0023】

【図1】本発明の第１実施形態に係る半導体装置の概略構成ブロック図である。

【図2】本発明の第１実施形態に係る半導体装置の外観斜視図である。

【図3】本発明の第１実施形態に係る半導体装置の概略的な動作フローチャートである。

【図4】本発明の第１実施形態に係る不揮発性メモリ部の構成図である。

【図5】本発明の第１実施形態に係り、通常モードにおける不揮発性メモリ部の動作フローチャートである。

【図6】本発明の第１実施形態に係り、テストモードにおける不揮発性メモリ部の動作フローチャートである。

【図7】本発明の第１実施形態に係り、不揮発性メモリ部に関わる幾つかの電圧と電源電圧との関係を示す図である。

【図8】本発明の第２実施形態に係る不揮発性メモリ部の構成図である。

【図9】本発明の第２実施形態に係り、通常モードにおける不揮発性メモリ部の動作フローチャートである。

【図10】本発明の第２実施形態に係り、テストモードにおける不揮発性メモリ部の動作フローチャートである。

【図11】本発明の第２実施形態に係り、不揮発性メモリ部に関わる幾つかの電圧と電源電圧との関係を示す図である。

【図12】本発明の第３実施形態に係るメモリ異常判定システムの構成図である。

【図13】本発明の第３実施形態に係る半導体装置の構成図である。

【図14】本発明の第３実施形態に係り、メモリの異常判定に利用される回路の一例を示す図である。

【図15】本発明の第３実施形態に係り、メモリの異常判定に利用される回路の他の例を示す図である。

【図16】本発明の第４実施形態に係る電源装置の構成図である。

【図17】参考技術に係る不揮発性メモリ部の構成図である。

【発明を実施するための形態】

【0024】

以下、本発明の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。尚、本明細書では、記述の簡略化上、情報、信号、物理量、素子又は部位等を参照する記号又は符号を記すことによって、該記号又は符号に対応する情報、信号、物理量、素子又は部位等の名称を省略又は略記することがある。例えば、後述の“１００”によって参照される不揮発性メモリ部１００は（図４参照）、不揮発性メモリ部１００と表記されることもあるし、メモリ部１００と略記されることもあり得るが、それらは全て同じものを指す。

【0025】

まず、本発明の実施形態の記述にて用いられる幾つかの用語について説明を設ける。ＩＣとは集積回路（Integrated Circuit）の略称である。グランドとは、基準となる０Ｖ（ゼロボルト）の電位を有する導電部を指す又は０Ｖの電位そのものを指す。０Ｖの電位をグランド電位と称することもある。本発明の実施形態において、特に基準を設けずに示される電圧は、グランドから見た電位を表す。

【0026】

レベルとは電位のレベルを指し、任意の信号又は電圧についてハイレベルはローレベルよりも高い電位を有する。任意の信号又は電圧について、信号又は電圧がハイレベルにあるとは信号又は電圧のレベルがハイレベルにあることを意味し、信号又は電圧がローレベルにあるとは信号又は電圧のレベルがローレベルにあることを意味する。信号についてのレベルは信号レベルと表現されることがあり、電圧についてのレベルは電圧レベルと表現されることがある。

【0027】

ＭＯＳＦＥＴを含むＦＥＴ（電界効果トランジスタ）として構成された任意のトランジスタについて、オン状態とは、当該トランジスタのドレイン及びソース間が導通状態となっていることを指し、オフ状態とは、当該トランジスタのドレイン及びソース間が非導通状態（遮断状態）となっていることを指す。ＦＥＴに分類されないトランジスタについても同様である。ＭＯＳＦＥＴは、特に記述無き限り、エンハンスメント型のＭＯＳＦＥＴであると解して良い。ＭＯＳＦＥＴは“metal-oxide-semiconductor field-effect transistor”の略称である。

【0028】

任意のスイッチを１以上のＦＥＴ（電界効果トランジスタ）にて構成することができ、或るスイッチがオン状態のときには当該スイッチの両端間が導通する一方で或るスイッチがオフ状態のときには当該スイッチの両端間が非導通となる。以下、任意のトランジスタ又はスイッチについて、オン状態、オフ状態を、単に、オン、オフと表現することもある。

【0029】

＜＜第１実施形態＞＞
本発明の第１実施形態を説明する。図１は本発明の第１実施形態に係る半導体装置１の概略構成ブロック図である。半導体装置１は、不揮発性メモリ部１０と、モード設定部２０と、機能回路部３０と、を備える。不揮発性メモリ部１０、モード設定部２０及び機能回路部３０は半導体集積回路として構成される。図２は半導体装置１の外観斜視図である。半導体装置１は、半導体集積回路を樹脂にて構成された筐体（パッケージ）内に封入することで形成された電子部品である。半導体装置１の筐体に複数の外部端子が露出して設けられる。尚、図２に示される半導体装置１の外部端子の数及び半導体装置１の外観は例示に過ぎない。

【0030】

半導体装置１に対し、図示されない外部の電圧源から正の直流の入力電圧Ｖｉｎが供給される。半導体装置１は、入力電圧Ｖｉｎを用いて駆動する。

【0031】

不揮発性メモリ部１０は、ｎビット分のデータを不揮発的に記憶し、記憶しているデータを出力可能な記憶回路である。ｎは１以上の任意の整数である。不揮発性メモリ部１０は、物理的に切断可能なｎ個のヒューズ素子を備え、各ヒューズ素子が切断されているか否かに応じて記憶データが設定されるＲＯＭ（Read only memory）である。

【0032】

モード設定部２０は、半導体装置１の動作モードを複数のモードの何れかに設定する。上記複数のモードは通常モードとテストモードを含む。テストモードは半導体装置１の出荷前の検査において利用されるモードである。図３に示す如く、半導体装置１は原則として通常モードで動作し、半導体装置１の起動時には半導体装置１の動作モードは通常モードに設定される（ステップＳ１、Ｓ２）。半導体装置１に対し、図示されない外部装置から所定のテストコマンドが入力された場合に限り（ステップＳ３のＹ）、モード設定部２０により半導体装置１の動作モードがテストモードに設定され、半導体装置１内の各回路がテストモードにて動作する（ステップＳ４）。テストモードへの設定後、半導体装置１に対する入力電圧Ｖｉｎの供給が遮断され、その後、半導体装置１に対する入力電圧Ｖｉｎの供給が再開されると、半導体装置１の動作モードは通常モードとなる。上記複数のモードに通常モード及びテストモード以外のモードが含まれていても良いが、以下では、通常モードとテストモードにのみ注目する。通常モード及びテストモードの動作の詳細は後に説明される。

【0033】

機能回路部３０は、通常モードにおいて不揮発性メモリ部１０の出力データに応じた所定の動作を行う。例えば、機能回路部３０が基準電圧を生成する基準電圧生成回路（不図示）を備えている場合、不揮発性メモリ部１０の出力データに応じて当該基準電圧（基準電圧の値）を調整及び設定する。或いは例えば、機能回路部３０が或る周波数の信号を生成する信号生成回路（不図示）を備えている場合、不揮発性メモリ部１０の出力データに応じて当該周波数（周波数の値）を調整及び設定する。これらの調整は一般にトリミングと称されるものであって良い。トリミングは、基準電圧の値などを、所望の値に一致又は近似させることを目的として実施される。機能回路部３０の構成により半導体装置１は様々な装置として動作する。半導体装置１は、電源回路用の制御装置であっても良いし、モータドライバやＬＥＤドライバであっても良い。

【0034】

図４に不揮発性メモリ部１０として用いることのできる不揮発性メモリ部１００の内部構成を示す。第１実施形態では、以下、図４の不揮発性メモリ部１００が不揮発性メモリ部１０として用いられるものとする。図４の不揮発性メモリ部１００では４ビット分のデータが不揮発的に記憶される（即ち“ｎ＝４”である）。

【0035】

不揮発性メモリ部１００は、半導体集積回路内に形成されるメモリ部であって、５つの電流経路ＣＰ０～ＣＰ４と、４つのヒューズ素子Ｆ１～Ｆ４と、カレントミラー回路１１０と、可変電流源１２０と、スイッチ制御部１３０と、データ出力部１４０と、を備える。

【0036】

カレントミラー回路１１０は、夫々がＰチャネル型のＭＯＳＦＥＴとして構成されたトランジスタＭ１１０～Ｍ１１４から成る。カレントミラー回路１１０において、トランジスタＭ１１０が電流の入力側に配置され、トランジスタＭ１１１～１１４が電流の出力側に配置される。即ち、トランジスタＭ１１０～Ｍ１１４の各ソースは電源電圧ＶＤＤの印加端（即ち電源電圧ＶＤＤが印加される端子）に接続され、トランジスタＭ１１０～Ｍ１１４の各ゲートは互いに共通接続され、更にトランジスタＭ１１０においてゲート及びドレインは互いに接続される。トランジスタＭ１１０～１１４のドレインは、夫々、５つの分離した配線である電流経路ＣＰ０～ＣＰ４に接続される。

【0037】

電源電圧ＶＤＤは、半導体装置１内に設けられた内部電源回路（不図示）により入力電圧Ｖｉｎに基づいて生成される正の直流電圧である。但し、電源電圧ＶＤＤは入力電圧Ｖｉｎそのものであっても良い。

【0038】

可変電流源１２０は、定電流源１２１～１２３と、スイッチ１２４及び１２５と、を備える。トランジスタＭ１１０のドレインから延びる電流経路ＣＰ０はノード１８０にて３つの電流経路ＣＰ０１～ＣＰ０３に分岐し、グランドに至る。電流経路ＣＰ０１～ＣＰ０３はノード１８０及びグランド間の３つの配線である。電流経路ＣＰ０１上に定電流源１２１が直列に挿入される。電流経路ＣＰ０２上に定電流源１２２及びスイッチ１２４が直列に挿入される。電流経路ＣＰ０３上に定電流源１２３及びスイッチ１２５が直列に挿入される。

【0039】

定電流源１２１～１２３は電源電圧ＶＤＤに基づき動作する。定電流源１２１は、ノード１８０から電流経路ＣＰ０１を通じグランドに向けて定電流Ｉ１を流す。定電流源１２２は、スイッチ１２４がオン状態であるとき、ノード１８０から電流経路ＣＰ０２を通じグランドに向けて定電流Ｉ２を流す。スイッチ１２４がオフ状態であるとき、電流経路ＣＰ０２に定電流Ｉ２は流れない。定電流源１２３は、スイッチ１２５がオン状態であるとき、ノード１８０から電流経路ＣＰ０３を通じグランドに向けて定電流Ｉ３を流す。スイッチ１２５がオフ状態であるとき、電流経路ＣＰ０３に定電流Ｉ３は流れない。

【0040】

スイッチ制御部１３０は、スイッチ１２４及び１２５のオン／オフ状態を個別に制御する。尚、スイッチ制御部１３０は可変電流源１２０の構成要素に含まれると解しても良い。電流経路ＣＰ０において、トランジスタＭ１１０のドレインからグランドへと流れる電流をバイアス電流と称し、記号 “Ｉ_ＢＩＡＳ”にて参照する。

【0041】

メモリ部１００において、バイアス電流Ｉ_ＢＩＡＳはスイッチ１２４及び１２５のオン／オフ状態に応じて変化するため、可変電流源１２０は、カレントミラー回路１１０の入力側に可変のバイアス電流Ｉ_ＢＩＡＳを供給する電流源であると言える。具体的には、バイアス電流Ｉ_ＢＩＡＳは、スイッチ１２４及び１２５が共にオフ状態であるときにおいて定電流Ｉ１と一致し、スイッチ１２４及び１２５が共にオン状態であるときにおいて定電流Ｉ１、Ｉ２及びＩ３の和と一致する。バイアス電流Ｉ_ＢＩＡＳは、スイッチ１２４、１２５が夫々オン状態、オフ状態であるときにおいて定電流Ｉ１及びＩ２の和と一致し、スイッチ１２４、１２５が夫々オフ状態、オン状態であるときにおいて定電流Ｉ１及びＩ３の和と一致する。

【0042】

ここで、“Ｉ１＜Ｉ２＜Ｉ３”となるように定電流源１２１～１２３が構成されている。つまり、定電流Ｉ１よりも定電流Ｉ２の方が大きく、定電流Ｉ２よりも更に定電流Ｉ３の方が大きい。例えば、定電流Ｉ２は定電流Ｉ１の１０倍程度の大きさを持ち、定電流Ｉ３は定電流Ｉ２の１０倍程度の大きさを持つ。ここでは、例として、定電流Ｉ１、Ｉ２、Ｉ３は、夫々、１μＡ（マイクロアンペア）、９μＡ、９０μＡに設定されているものとする。

【0043】

トランジスタＭ１１１のドレインは電流経路ＣＰ１を介しヒューズ素子Ｆ１の第１端に接続され、ヒューズ素子Ｆ１の第２端はグランドに接続される。つまり、トランジスタＭ１１１のドレイン電流の電流経路ＣＰ１上にヒューズ素子Ｆ１が直列に挿入される。電流経路ＣＰ１上のノードである、トランジスタＭ１１１のドレインとヒューズ素子Ｆ１の第１端との接続ノードをノード１８１と称する。またノード１８１における電圧を電圧Ｖ１と称する。
トランジスタＭ１１２のドレインは電流経路ＣＰ２を介しヒューズ素子Ｆ２の第１端に接続され、ヒューズ素子Ｆ２の第２端はグランドに接続される。つまり、トランジスタＭ１１２のドレイン電流の電流経路ＣＰ２上にヒューズ素子Ｆ２が直列に挿入される。電流経路ＣＰ２上のノードである、トランジスタＭ１１２のドレインとヒューズ素子Ｆ２の第１端との接続ノードをノード１８２と称する。またノード１８２における電圧を電圧Ｖ２と称する。
トランジスタＭ１１３のドレインは電流経路ＣＰ３を介しヒューズ素子Ｆ３の第１端に接続され、ヒューズ素子Ｆ３の第２端はグランドに接続される。つまり、トランジスタＭ１１３のドレイン電流の電流経路ＣＰ３上にヒューズ素子Ｆ３が直列に挿入される。電流経路ＣＰ３上のノードである、トランジスタＭ１１３のドレインとヒューズ素子Ｆ３の第１端との接続ノードをノード１８３と称する。またノード１８３における電圧を電圧Ｖ３と称する。
トランジスタＭ１１４のドレインは電流経路ＣＰ４を介しヒューズ素子Ｆ４の第１端に接続され、ヒューズ素子Ｆ４の第２端はグランドに接続される。つまり、トランジスタＭ１１４のドレイン電流の電流経路ＣＰ４上にヒューズ素子Ｆ４が直列に挿入される。電流経路ＣＰ４上のノードである、トランジスタＭ１１４のドレインとヒューズ素子Ｆ４の第１端との接続ノードをノード１８４と称する。またノード１８４における電圧を電圧Ｖ４と称する。

【0044】

トランジスタＭ１１１のドレイン電流（即ち電流経路ＣＰ１に流れる電流）を記号“Ｉ_ＣＰ１”にて表し、トランジスタＭ１１２のドレイン電流（即ち電流経路ＣＰ２に流れる電流）を記号“Ｉ_ＣＰ２”にて表し、トランジスタＭ１１３のドレイン電流（即ち電流経路ＣＰ３に流れる電流）を記号“Ｉ_ＣＰ３”にて表し、トランジスタＭ１１４のドレイン電流（即ち電流経路ＣＰ４に流れる電流）を記号“Ｉ_ＣＰ４”にて表す。

【0045】

ヒューズ素子Ｆ１～Ｆ４は、ポリシリコン又は金属等にて構成され、大きな電流の通電により又はレーザ照射により物理的に切断可能な素子である。ヒューズ素子Ｆ１～Ｆ４は半導体装置１の製造工程において個別に切断される又は非切断とされる。

【0046】

ヒューズ素子Ｆ１が切断されておらずヒューズ素子Ｆ１の両端間抵抗が十分に低いのであれば、電流Ｉ_ＣＰ１はバイアス電流Ｉ_ＢＩＡＳに比例する電流値を持つ。同様に、ヒューズ素子Ｆ２が切断されておらずヒューズ素子Ｆ２の両端間抵抗が十分に低いのであれば、電流Ｉ_ＣＰ２はバイアス電流Ｉ_ＢＩＡＳに比例する電流値を持つ。電流Ｉ_ＣＰ３及びＩ_ＣＰ４についても同様である。このように、カレントミラー回路１１０は、電流経路ＣＰ０に流れるバイアス電流Ｉ_ＢＩＡＳに比例する電流が、電流Ｉ_ＣＰ１～Ｉ_ＣＰ４として電流経路ＣＰ１～ＣＰ４に流れるよう動作する。但し、ヒューズ素子Ｆ１が切断されていてヒューズ素子Ｆ１の両端間抵抗が十分に高くなるとバイアス電流Ｉ_ＢＩＡＳに比例する電流は電流経路ＣＰ１に流れない。電流経路ＣＰ２～ＣＰ４についても同様である。

【0047】

データ出力部１４０は、ＡＮＤ回路１４１～１４４と、データ出力制御部１４５と、ラッチ回路１４６と、を備える。ＡＮＤ回路１４１～１４４の夫々は、第１及び第２入力端子並びに出力端子を備えた２入力の論理積回路である。２入力の論理積回路は、第１及び第２入力端子への入力信号の論理積信号を出力端子から出力する。ＡＮＤ回路１４１～１４４の各出力信号はローレベル又はハイレベルの信号レベルをとる二値信号であって、“０”又は“１”の値（論理値）を持つ。ここでは、ＡＮＤ回路からのローレベルの出力信号に“０”の値（論理値）が割り当てられ、ＡＮＤ回路からのハイレベルの出力信号に“１”の値（論理値）が割り当てられると考える。以下、ＡＮＤ回路１４１～１４４の出力信号が表すデータを、夫々、データＤ１’、Ｄ２’、Ｄ３’、Ｄ４’と称する。データＤ１’はＡＮＤ回路１４１の出力信号の値を有する。つまり、ＡＮＤ回路１４１の出力信号がローレベルであればデータＤ１’は“０”の値を持ち、ＡＮＤ回路１４１の出力信号がハイレベルであればデータＤ１’は“１”の値を持つ。出力データＤ２’～ Ｄ４’についても同様である。

【0048】

ＡＮＤ回路１４１～１４４の第１入力端子は、夫々、ノード１８１～１８４に接続されて電圧Ｖ１～Ｖ４の入力を受ける。ＡＮＤ回路１４１～１４４の第２入力端子には共通して、データ出力制御部１４５からの信号Ｓｉｇ１４５が入力される。

【0049】

データ出力制御部１４５は、ＡＮＤ回路１４１～１４４の各第２入力端子に対しローレベル又はハイレベルの信号Ｓｉｇ１４５を供給する。ＡＮＤ回路１４１～１４４は、信号Ｓｉｇ１４５がハイレベルであるときに限り、夫々、電圧Ｖ１～Ｖ４に応じた有意なデータＤ１’～ Ｄ４’を出力する。信号Ｓｉｇ１４５がローレベルであるときのデータＤ１’～ Ｄ４’は無効である。

【0050】

ラッチ回路１４６は、データ出力制御部１４５の制御の下、信号Ｓｉｇ１４５がハイレベルであるときのデータＤ１’～ Ｄ４’をラッチし（即ち取り込んで保持し）、ラッチしたデータをデータＤ１～ Ｄ４として出力する。故に、電圧Ｖ１がＡＮＤ回路１４１においてローレベルに分類される電圧値を有しておればデータＤ１は“０”の値を有し、電圧Ｖ１がＡＮＤ回路１４１においてハイレベルに分類される電圧値を有しておればデータＤ１は“１”の値を有する。同様に、電圧Ｖ２がＡＮＤ回路１４２においてローレベルに分類される電圧値を有しておればデータＤ２は“０”の値を有し、電圧Ｖ２がＡＮＤ回路１４２においてハイレベルに分類される電圧値を有しておればデータＤ２は“１”の値を有する。電圧Ｖ３に対応するデータＤ３及び電圧Ｖ４に対応するデータＤ４についても同様である。

【0051】

ＡＮＤ回路１４１～１４４を含め、データ出力部１４０内の各回路は電源電圧ＶＤＤを駆動電圧として動作する。信号Ｓｉｇ１４５におけるハイレベルは実質的に電源電圧ＶＤＤのレベルに等しく、信号Ｓｉｇ１４５におけるローレベルは実質的にグランドのレベルに等しい。

【0052】

ＡＮＤ回路１４１における閾電圧に対して電圧Ｖ１が高い場合には、ＡＮＤ回路１４１において電圧Ｖ１はハイレベルに分類され、ＡＮＤ回路１４１における閾電圧に対して電圧Ｖ１が低い場合には、ＡＮＤ回路１４１において電圧Ｖ１はローレベルに分類される。同様に、ＡＮＤ回路１４２における閾電圧に対して電圧Ｖ２が高い場合には、ＡＮＤ回路１４２において電圧Ｖ２はハイレベルに分類され、ＡＮＤ回路１４２における閾電圧に対して電圧Ｖ２が低い場合には、ＡＮＤ回路１４２において電圧Ｖ２はローレベルに分類される。ＡＮＤ回路１４３及び１４４についても同様である。ＡＮＤ回路１４１～１４４における各閾電圧は、電源電圧ＶＤＤに依存し、例えば電源電圧ＶＤＤの半分に相当する。

【0053】

図５は通常モードにおけるメモリ部１００の動作フローチャートである。通常モードでは、まずステップＳ１１にて可変電流源１２０が起動され、続くステップＳ１２において、スイッチ制御部１３０によりスイッチ１２４がオン状態とされ且つスイッチ１２５がオフ状態とされる。つまり、“Ｉ_ＢＩＡＳ＝Ｉ１＋Ｉ２”とされる（上述の数値例ではバイアス電流Ｉ_ＢＩＡＳは１０μＡとなる）。続くステップＳ１３において、信号Ｓｉｇ１４５がハイレベルとされ、信号Ｓｉｇ１４５がハイレベルとされているときのデータＤ１’～ Ｄ４’がラッチ回路１４６にてラッチ及び取得される。

【0054】

このように、通常モードでは、“Ｉ_ＢＩＡＳ＝Ｉ１＋Ｉ２”であるときの電圧Ｖ１～Ｖ４に応じたデータＤ１’～ Ｄ４’が出力データＤ１～ Ｄ４（以下、読み出しデータと称されうる）となる。つまり、電流経路ＣＰ１～ＣＰ４に対し電流（Ｉ１＋Ｉ２）に比例する基準電流（Ｉ_ＣＰ１～Ｉ_ＣＰ４）の供給を図ったときの、電圧Ｖ１～Ｖ４に応じたデータＤ１’～ Ｄ４’が読み出しデータＤ１～ Ｄ４として取得される。“Ｉ_ＢＩＡＳ＝Ｉ１＋Ｉ２”であるときの電圧Ｖ１～Ｖ４に応じた読み出しデータＤ１～ Ｄ４として取得した後には、ステップＳ１４にて信号Ｓｉｇ１４５がローレベルとされ、更にステップＳ１５にて可変電流源１２０の動作が停止される。可変電流源１２０の動作停止により定電流源１２１～１２３の動作が停止してバイアス電流Ｉ_ＢＩＡＳはゼロとなり、不要な回路電流が削減される。

【0055】

メモリ部１００において、通常モードで取得される読み出しデータＤ１～Ｄ４は、メモリ部１００に記憶されている４ビット分のデータとして、機能回路部３０（図１参照）に供給される。

【0056】

ヒューズ素子Ｆ１～Ｆ４の切断／非切断状態に応じ、出力データＤ１～ Ｄ４は“０”又は“１”となる。半導体装置１の製造工程においてヒューズ素子Ｆ１が理想的に切断された場合、ヒューズ素子Ｆ１の両端間抵抗が十分に高くなるので、ステップＳ１３において電圧Ｖ１は十分に高くなって読み出しデータＤ１は“１”となる。半導体装置１の製造工程においてヒューズ素子Ｆ１の切断処理が行われていない場合には、ヒューズ素子Ｆ１の両端間抵抗が十分に低くなるので、ステップＳ１３において電圧Ｖ１は十分に低くなって読み出しデータＤ１は“０”となる。ヒューズ素子Ｆ２～Ｆ４、及び、ヒューズ素子Ｆ２～Ｆ４に対応するデータについても同様である。

【0057】

但し、半導体装置１の製造工程においてヒューズ素子Ｆ１を切断するためのレーザ照射等を行った場合でも、ヒューズ素子Ｆ１の理想的な切断が実現されておらず、理想的な切断が行われたときと比べて、比較的低い残留抵抗（例えば１００ｋΩ程度の抵抗）をヒューズ素子Ｆ１が持つ場合もある。或いは、ヒューズ素子Ｆ１にレーザ照射等を行っていないはずであるのに、何らかの不具合により、ヒューズ素子Ｆ１の残留抵抗が期待値（実質的に０Ω）に対して相当に高くなる場合もある。このような残留抵抗があるとき、通常モードにおける読み出しデータＤ１の値が本来の値から反転するおそれがある（この反転を、以下、出力論理反転と称する）。或る条件下では読み出しデータＤ１の値が正しかったとしても、温度や経年変化の影響により他の条件下において出力論理反転が生じることもある。ヒューズ素子Ｆ２～Ｆ４についても同様である。

【0058】

このような出力論理反転が生じそうな半導体装置１を出荷検査の段階で不良品として排除するための構成が半導体装置１には盛り込まれており、その構成はテストモードにて有意に機能する。図６はテストモードにおけるメモリ部１００の動作フローチャートである。但し、図６のステップＳ２４の良否判定処理はメモリ部１００の外部で実行される。

【0059】

テストモードでは、まずステップＳ２１にて可変電流源１２０が起動される。続くステップＳ２２において、スイッチ制御部１３０によりスイッチ１２４及び１２５を共にオフ状態とした上で、データ出力制御部１４５により信号Ｓｉｇ１４５をハイレベルとし、そのときのデータＤ１’～ Ｄ４’をラッチ回路１４６にてラッチすることでデータＤ１～Ｄ４を取得する。ステップＳ２２で取得されるデータＤ１～Ｄ４、即ち、“Ｉ_ＢＩＡＳ＝Ｉ１”であるときの電圧Ｖ１～Ｖ４に応じた出力データＤ１～Ｄ４は、第１テスト結果データとして機能する。このように、電流経路ＣＰ１～ＣＰ４に対し電流Ｉ１に比例する第１テスト電流（Ｉ_ＣＰ１～Ｉ_ＣＰ４）の供給を図ったときの、電圧Ｖ１～Ｖ４に応じたデータＤ１～ Ｄ４が第１テスト結果データとして取得される。第１テスト電流は上記の基準電流よりも小さい。

【0060】

続くステップＳ２３において、スイッチ制御部１３０によりスイッチ１２４及び１２５を共にオン状態とした上で、データ出力制御部１４５により信号Ｓｉｇ１４５をハイレベルとし、そのときのデータＤ１’～ Ｄ４’をラッチ回路１４６にてラッチすることでデータＤ１～Ｄ４を取得する。ステップＳ２３で取得されるデータＤ１～Ｄ４、即ち、“Ｉ_ＢＩＡＳ＝Ｉ１＋Ｉ２＋Ｉ３”であるときの電圧Ｖ１～Ｖ４に応じた出力データＤ１～Ｄ４は、第２テスト結果データとして機能する。このように、電流経路ＣＰ１～ＣＰ４に対し電流（Ｉ１＋Ｉ２＋Ｉ３）に比例する第２テスト電流（Ｉ_ＣＰ１～Ｉ_ＣＰ４）の供給を図ったときの、電圧Ｖ１～Ｖ４に応じたデータＤ１～ Ｄ４が第２テスト結果データとして取得される。第２テスト電流は上記の基準電流よりも大きい。

【0061】

その後、ステップＳ２４において、第１テスト結果データと第２テスト結果データとに基づく良否判定処理が実行される。良否判定処理では、メモリ部１００によるデータの記憶状態の良否が判定される。良否判定処理において、メモリ部１００によるデータの記憶状態が良好であると判定されることを良品判定と称し、メモリ部１００によるデータの記憶状態が良好でないと判定されることを不良判定と称する。良否判定処理において良品判定がなされた半導体装置１は良品として出荷の対象となるが、良否判定処理において不良判定がなされた半導体装置１は不良品として出荷の対象とならない。

【0062】

良否判定処理では、第１テスト結果データと第２テスト結果データとの一致性が評価され、第１及び第２テスト結果データが互いに一致している場合に限り良品判定がなされ、第１及び第２テスト結果データが互いに一致していない場合には不良判定がなされる。 第１及び第２テスト結果データが互いに一致しているとは、第１テスト結果データを形成する４ビット分のデータＤ１～Ｄ４が、第２テスト結果データを形成する４ビットのデータＤ１～Ｄ４と完全に一致していることを意味し、１ビットでも相違があれば第１及び第２テスト結果データが互いに一致していないと判断される。

【0063】

上述したように、通常モードでは“Ｉ_ＢＩＡＳ＝Ｉ１＋Ｉ２”の状態でメモリ部１００の記憶データが読み出される。一方、“Ｉ_ＢＩＡＳ＝Ｉ１”の状態でのデータＤ１～Ｄ４（第１テスト結果データ）と、“Ｉ_ＢＩＡＳ＝Ｉ１＋Ｉ２＋Ｉ３”の状態でのデータＤ１～Ｄ４（第２テスト結果データ）とに差がないということは、“Ｉ１≦Ｉ_ＢＩＡＳ≦Ｉ１＋Ｉ２＋Ｉ３”を満たす範囲（上述の数値例ではバイアス電流Ｉ_ＢＩＡＳが１μ以上且つ１００μＡ以下となる範囲）においてデータＤ１～Ｄ４に変化がないことを意味している。

【0064】

このため、良品判定がなされた半導体装置１においては、多少の温度変化や経年変化があったとしても、通常モードにて安定的に正しいデータＤ１～Ｄ４がメモリ部１００から読み出されることが期待される。

【0065】

不良判定がなされることは、“Ｉ１≦Ｉ_ＢＩＡＳ≦Ｉ１＋Ｉ２＋Ｉ３”を満たす範囲内のどこかで出力論理反転が生じることを意味し、ヒューズ素子が異常であることを意味している。ヒューズ素子の異常とは、ヒューズ素子が異常な残留抵抗値を有していることを指す。ヒューズ素子の残留抵抗値の期待値は、当該ヒューズ素子を切断する処理が実行されていたならば極めて大きな値（理論上は無限大と解しても良い）を持ち、当該ヒューズ素子を切断する処理が実行されていないのであれば極めて小さな値（理論上は０Ωと解しても良い）を持つ。このような期待値からかけ離れた中途半端な残留抵抗値（例えば１００ｋΩ）をヒューズ素子が持つ場合、ヒューズ素子は異常である。以下のように考えることもできる。ヒューズ素子の残留抵抗値（ヒューズ素子の両端子間の抵抗値）が、所定の異常範囲内に属するとき、ヒューズ素子は異常であり、所定の異常範囲外にあるとき、ヒューズ素子は正常である。異常範囲は、例えば、１ｋΩ以上且つ１ＭΩ以下の抵抗値範囲である。

【0066】

不良判定がなされる半導体装置１を通常モードで動作させたとき、温度変化や経年変化の影響を受けて、出力論理反転が生じたり生じなかったりするおそれがある。良否判定処理により、出力論理反転が生じるおそれのある半導体装置１を不良品として出荷の対象から外すことが可能となるので、市場において出力論理反転が生じることを抑制することができ、結果、半導体装置１の信頼性（市場に投入される半導体装置１の信頼性）を高めることが可能となる。

【0067】

尚、図４のメモリ部１００では電源電圧依存性が比較的大きくなる。これについて説明する。以下に述べる電源電圧依存性は図１７の構成にも同様に当てはまる。

【0068】

図７にメモリ部１００における幾つかの電圧と電源電圧ＶＤＤとの関係を示す。図７において、実線線分６１０は電圧Ｖ１と電源電圧ＶＤＤとの関係を示しており、破線線分６１５はＡＮＤ回路１４１における閾電圧Ｖｔｈ＿ＡＮＤと電源電圧ＶＤＤとの関係を示している。ヒューズ素子Ｆ１にゼロではない電流Ｉ_ＣＰ１が流れる場合、電圧Ｖ１は、電流Ｉ_ＣＰ１とヒューズ素子Ｆ１の残留抵抗Ｒ＿Ｆ１との積で表され、電源電圧ＶＤＤに依存しない。一方、閾電圧Ｖｔｈ＿ＡＮＤは電源電圧ＶＤＤに比例するため、電源電圧ＶＤＤの増減に伴って増減する。このため、残留抵抗Ｒ＿Ｆ１が中途半端な値を有しているとき、電源電圧ＶＤＤに依存して出力論理反転が生じたり生じなかったりする可能性がある。ＡＮＤ回路１４２～１４４についても同様のことが当てはまる。また、バイアス電流Ｉ_ＢＩＡＳも温度依存性や電源電圧依存性を持つ。このため、少ないテスト項目で高い信頼性を担保することが容易でなくなることもあり得る。

【0069】

とはいえ、図４のメモリ部１００でも図１７の構成と比べて出力論理反転の抑制効果が高いことに変わりはない。電源電圧ＶＤＤの十分なる安定が見込めるケース（実質的に電源電圧ＶＤＤの値が不変であるとみなせるケース）においては、図４のメモリ部１００でも十分に高い信頼性が得られる。また、想定される電源電圧ＶＤＤの変動幅等を考慮して、定電流Ｉ１及びＩ２間の比及び定電流Ｉ２及びＩ３間の比を十分に高く設定しておくことでも高い信頼性が得られるが、後述の第２実施形態において電源電圧依存性等の軽減に役立つ構成を説明する。

【0070】

＜＜第２実施形態＞＞
本発明の第２実施形態を説明する。第２実施形態及び後述の第３～第５実施形態は第１実施形態を基礎とする実施形態であり、第２～第５実施形態において特に述べない事項に関しては、矛盾の無い限り、第１実施形態の記載が第２～第５実施形態にも適用される。第２実施形態の記載を解釈するにあたり、第１及び第２実施形態間で矛盾する事項については第２実施形態の記載が優先されて良い（後述の第３～第５実施形態についても同様）。矛盾の無い限り、第１～第５実施形態の内、任意の複数の実施形態を組み合わせても良い。

【0071】

図８に図１の不揮発性メモリ部１０として用いることのできる不揮発性メモリ部２００の内部構成を示す。第２実施形態では、図８の不揮発性メモリ部２００が不揮発性メモリ部１０として用いられるものとする。図８の不揮発性メモリ部２００では４ビット分のデータが不揮発的に記憶される（即ち“ｎ＝４”である）。

【0072】

不揮発性メモリ部２００は、半導体集積回路内に形成されるメモリ部であって、５つの電流経路ＣＰ０～ＣＰ４と、４つのヒューズ素子Ｆ１～Ｆ４と、カレントミラー回路２１０と、可変抵抗部２２０と、スイッチ制御部２３０と、データ出力部２４０と、バイアス電圧供給部２５０と、トランジスタＭ２６０～Ｍ２６４と、を備える。トランジスタＭ２６０～Ｍ２６４は、Ｎチャネル型のＭＯＳＦＥＴとして構成される。

【0073】

カレントミラー回路２１０は、図４のカレントミラー回路１１０と同じ構成を有し、従って、夫々がＰチャネル型のＭＯＳＦＥＴとして構成されたトランジスタＭ１１０～Ｍ１１４から成る。カレントミラー回路２１０において、トランジスタＭ１１０が電流の入力側に配置され、トランジスタＭ１１１～１１４が電流の出力側に配置される。即ち、トランジスタＭ１１０～Ｍ１１４の各ソースは電源電圧ＶＤＤの印加端（即ち電源電圧ＶＤＤが印加される端子）に接続され、トランジスタＭ１１０～Ｍ１１４の各ゲートは互いに共通接続され、更にトランジスタＭ１１０においてゲート及びドレインは互いに接続される。トランジスタＭ１１０～１１４のドレインは、夫々、５つの分離した配線である電流経路ＣＰ０～ＣＰ４に接続される。

【0074】

メモリ部２００では、トランジスタＭ１１０のドレイン電流の電流経路ＣＰ０上にトランジスタＭ２６０及び可変抵抗部２２０が直列に挿入される。具体的には、トランジスタＭ１１０のドレインは、電流経路ＣＰ０を介しトランジスタＭ２６０のドレインに接続され、トランジスタＭ２６０のソースは可変抵抗部２２０を介してグランドに接続される。

【0075】

可変抵抗部２２０は、抵抗２２１と、抵抗２２２及びスイッチ２２４の直列回路と、抵抗２２３及びスイッチ２２５の直列回路と、を並列接続した構成を有する。このため、スイッチ２２４及び２２５が共にオフ状態であるとき、可変抵抗部２２０の抵抗値は抵抗２２１の抵抗値と一致し、スイッチ２２４及び２２５が共にオン状態であるとき、可変抵抗部２２０の抵抗値は抵抗２２１～２２３の並列回路の合成抵抗値と一致する。スイッチ２２４、２２５が夫々オン状態、オフ状態であるとき、可変抵抗部２２０の抵抗値は抵抗２２１及び２２２の並列回路の合成抵抗値と一致する。スイッチ２２４、２２５が夫々オフ状態、オン状態であるとき、可変抵抗部２２０の抵抗値は抵抗２２１及び２２３の並列回路の合成抵抗値と一致する。

【0076】

スイッチ制御部２３０は、スイッチ２２４及び２２５のオン／オフ状態を個別に制御する。電流経路ＣＰ０において、トランジスタＭ１１０のドレインからグランドへと流れるバイアス電流Ｉ_ＢＩＡＳは、トランジスタＭ２６０の特性と、トランジスタＭ２６０のゲートに加わるバイアス電圧Ｖ_ＢＩＡＳと、可変抵抗部２２０の抵抗値と、で定まる。尚、スイッチ制御部２３０の内、スイッチ２２４及び２２５のオン／オフ状態を制御する部位は、可変抵抗部２２０の構成要素に含まれると解しても良い。

【0077】

メモリ部２００において、バイアス電流Ｉ_ＢＩＡＳはスイッチ２２４及び２２５のオン／オフ状態に応じて変化するため、可変抵抗部２２０は、カレントミラー回路２１０の入力側に可変のバイアス電流Ｉ_ＢＩＡＳを供給する回路であると言える。可変抵抗部２２０の抵抗値の減少につれてバイアス電流Ｉ_ＢＩＡＳが増大し、可変抵抗部２２０の抵抗値の増大につれてバイアス電流Ｉ_ＢＩＡＳが減少する。

【0078】

メモリ部２００では、
トランジスタＭ１１１のドレイン電流の電流経路ＣＰ１上にトランジスタＭ２６１及びヒューズ素子Ｆ１が直列に挿入され、
トランジスタＭ１１２のドレイン電流の電流経路ＣＰ２上にトランジスタＭ２６２及びヒューズ素子Ｆ２が直列に挿入され、
トランジスタＭ１１３のドレイン電流の電流経路ＣＰ３上にトランジスタＭ２６３及びヒューズ素子Ｆ３が直列に挿入され、且つ、
トランジスタＭ１１４のドレイン電流の電流経路ＣＰ４上にトランジスタＭ２６４及びヒューズ素子Ｆ４が直列に挿入される。

【0079】

より具体的には、メモリ部２００において、
トランジスタＭ１１１のドレインはノード２８１にてトランジスタＭ２６１のドレインに接続され、トランジスタＭ２６１のソースはヒューズ素子Ｆ１の第１端に接続され、ヒューズ素子Ｆ１の第２端はグランドに接続され、
トランジスタＭ１１２のドレインはノード２８２にてトランジスタＭ２６２のドレインに接続され、トランジスタＭ２６２のソースはヒューズ素子Ｆ２の第１端に接続され、ヒューズ素子Ｆ２の第２端はグランドに接続され、
トランジスタＭ１１３のドレインはノード２８３にてトランジスタＭ２６３のドレインに接続され、トランジスタＭ２６３のソースはヒューズ素子Ｆ３の第１端に接続され、ヒューズ素子Ｆ３の第２端はグランドに接続され、且つ、
トランジスタＭ１１４のドレインはノード２８４にてトランジスタＭ２６４のドレインに接続され、トランジスタＭ２６４のソースはヒューズ素子Ｆ４の第１端に接続され、ヒューズ素子Ｆ４の第２端はグランドに接続される。

【0080】

メモリ部２００における電圧Ｖ１～Ｖ４は、夫々、ノード２８１～２８４における電圧を指す。また、第１実施形態で述べたのと同様に、第２実施形態でも、トランジスタＭ１１１のドレイン電流（即ち電流経路ＣＰ１に流れる電流）を記号“Ｉ_ＣＰ１”にて表し、トランジスタＭ１１２のドレイン電流（即ち電流経路ＣＰ２に流れる電流）を記号“Ｉ_ＣＰ２”にて表し、トランジスタＭ１１３のドレイン電流（即ち電流経路ＣＰ３に流れる電流）を記号“Ｉ_ＣＰ３”にて表し、トランジスタＭ１１４のドレイン電流（即ち電流経路ＣＰ４に流れる電流）を記号“Ｉ_ＣＰ４”にて表す。

【0081】

ヒューズ素子Ｆ１～Ｆ４については第１実施形態に示した通りである。カレントミラー回路２１０は、電流経路ＣＰ０に流れるバイアス電流Ｉ_ＢＩＡＳに比例する電流が、電流Ｉ_ＣＰ１～Ｉ_ＣＰ４として電流経路ＣＰ１～ＣＰ４に流れるよう動作する。但し、ヒューズ素子Ｆ１が切断されていてヒューズ素子Ｆ１の両端間抵抗が十分に高くなるとバイアス電流Ｉ_ＢＩＡＳに比例する電流は電流経路ＣＰ１に流れない。電流経路ＣＰ２～ＣＰ４についても同様である。

【0082】

データ出力部２４０は、図４のデータ出力部１４０と同じ構成を有し、従って、ＡＮＤ回路１４１～１４４、データ出力制御部１４５及びラッチ回路１４６を備える。データ出力部２４０におけるＡＮＤ回路１４１～１４４、データ出力制御部１４５及びラッチ回路１４６の動作はデータ出力部１４０におけるそれらと同じであり、第１実施形態にて示したそれらの動作の説明が第２実施形態にも適用される。但し、データ出力部２４０におけるＡＮＤ回路１４１～１４４の第１入力端子は、夫々、ノード２８１～２８４に接続されてノード２８１～２８４の電圧（即ち電圧Ｖ１～Ｖ４）の入力を受ける。ＡＮＤ回路１４１～１４４の第２入力端子には共通して、データ出力制御部１４５からの信号Ｓｉｇ１４５が入力される。

【0083】

バイアス電圧供給部２５０は、スイッチ２５１と、抵抗２５２と、トランジスタ２５３～２５５と、を備える。トランジスタ２５３～２５５はＮチャネル型のＭＯＳＦＥＴとして構成される。スイッチ２５１の一端は電源電圧ＶＤＤの印加端に接続され、スイッチ２５１の他端は抵抗２５２を介してノード２５６に接続される。トランジスタ２５３のドレインとトランジスタ２５３～２５５の各ゲートはノード２５６にて互いに共通接続される。トランジスタ２５３のソースはトランジスタ２５４のドレインに接続され、トランジスタ２５４のソースはトランジスタ２５５のドレインに接続され、トランジスタ２５５のソースはグランドに接続される。ノード２５６はトランジスタＭ２６０～Ｍ２６４の各ゲートに共通接続され、ノード２５６における電圧がバイアス電圧Ｖ_ＢＩＡＳとしてトランジスタＭ２６０～Ｍ２６４の各ゲートへと共通に供給される。

【0084】

スイッチ２５１はスイッチ制御部２３０によりオン／オフ状態が制御される。スイッチ２５１がオン状態であるときに、トランジスタＭ２６０のゲートに対し、トランジスタＭ２６０のゲート閾値電圧よりも大きなバイアス電圧Ｖ_ＢＩＡＳが加わってトランジスタＭ２６０にドレイン電流（Ｉ_ＢＩＡＳ）が流れる。スイッチ２５１がオフ状態であるときには、図示されない放電抵抗を介してノード２５６の電荷がグランドに引き抜かれてバイアス電圧Ｖ_ＢＩＡＳがゼロとなり、トランジスタＭ２６０～Ｍ２６４は全てオフとなる。

【0085】

トランジスタＭ２６０は基準トランジスタと機能し、トランジスタＭ２６１～Ｍ２６４は夫々にヒューズ側トランジスタと機能する。基準トランジスタと各ヒューズ側トランジスタは、互いに同じＷ／Ｌ比を有する。Ｗ／Ｌ比は、ＭＯＳＦＥＴにおけるチャネル長に対するチャネル幅の比を表す。即ち、トランジスタＭ２６０のＷ／Ｌ比と、トランジスタＭ２６１のＷ／Ｌ比と、トランジスタＭ２６２のＷ／Ｌ比と、トランジスタＭ２６３のＷ／Ｌ比と、トランジスタＭ２６４のＷ／Ｌ比とは、全て互いに同じに設定される。Ｗ／Ｌ比によりトランジスタの電流供給能力が決まる。或るトランジスタ（ＭＯＳＦＥＴ）において、チャネル長を短くすることで電流供給能力が大きくなり、チャネル幅を長くすることでも電流供給能力が大きくなる。

【0086】

尚、バイアス電圧供給部２５０を構成するトランジスタ２５３～２５５の夫々のＷ／Ｌ比は、トランジスタＭ２６０～Ｍ２６４の夫々のＷ／Ｌ比よりも小さくても良い。図８のバイアス電圧供給部２５０では、複数のトランジスタ（２５３～２５５）を縦積みすることで、トランジスタＭ２６０～Ｍ２６４の各ゲート閾値電圧よりも高いバイアス電圧Ｖ_ＢＩＡＳを発生させているが、トランジスタＭ２６０～Ｍ２６４の各ゲート閾値電圧よりも高いバイアス電圧Ｖ_ＢＩＡＳを発生させることができる限り、バイアス電圧供給部２５０の構成は任意である。

【0087】

今、ヒューズ素子Ｆ１に注目してメモリ部２００の動作を説明する。ヒューズ素子Ｆ１の残留抵抗値（即ちヒューズ素子Ｆ１の両端間の抵抗値）と可変抵抗部２２０の抵抗値が等しい場合、トランジスタＭ２６０に流れる電流（Ｉ_ＢＩＡＳ）とトランジスタＭ２６１に流れる電流（Ｉ_ＣＰ１）とが等しくなり、それらの電流に関して回路は釣り合いがとれた状態となる。この釣り合いがとれた状態を基準にヒューズ素子Ｆ１の残留抵抗値が僅かでも小さくなるとノード２８１における電圧Ｖ１は０Ｖ付近まで低下し、逆に、釣り合いがとれた状態を基準にヒューズ素子Ｆ１の残留抵抗値が僅かでも大きくなるとノード２８１における電圧Ｖ１は電源電圧ＶＤＤ付近まで上昇する。つまり、トランジスタＭ２６０、Ｍ２６１、トランジスタＭ１１０及びＭ１１１により、可変抵抗部２２０の抵抗値とヒューズ素子Ｆ１の残留抵抗値とを比較する回路が構成されている。ヒューズ素子Ｆ２～Ｆ４についても同様である。

【0088】

そして、通常モードにおいてスイッチ２２４をオン且つスイッチ２２５をオフにして出力データＤ１～Ｄ４を読み出すことを前提とした上で、テストモードにおいてスイッチ２２４及び２２５がオフのときの出力データＤ１～Ｄ４とスイッチ２２４及び２２５がオンのときの出力データＤ１～Ｄ４との一致性を評価すれば、ヒューズ素子Ｆ１～Ｆ４の異常の有無（異常な残留抵抗値が存在するか否か）を容易に確認することができる。

【0089】

図９及び図１０を参照し、通常モード及びテストモードの動作の流れを説明する。図９は、通常モードにおけるメモリ部２００の動作フローチャートである。通常モードでは、まずステップＳ６１にてスイッチ２５１がオン状態とされ、続くステップＳ６２において、スイッチ制御部２３０によりスイッチ２２４がオン状態とされ且つスイッチ２２５がオフ状態とされる。結果、可変抵抗部２２０の抵抗値が基準抵抗値に設定され、基準抵抗値とバイアス電圧Ｖ_ＢＩＡＳに応じたバイアス電流Ｉ_ＢＩＡＳが電流経路ＣＰ０に流れる。基準抵抗値は抵抗２２１及び２２２の並列回路の合成抵抗値に等しい。可変抵抗部２２０の抵抗値が基準抵抗値に設定されているときのバイアス電流Ｉ_ＢＩＡＳを電流Ｉ_Ｍと定義する。続くステップＳ６３において、信号Ｓｉｇ１４５がハイレベルとされ、信号Ｓｉｇ１４５がハイレベルとされているときのデータＤ１’～ Ｄ４’がラッチ回路１４６にてラッチ及び取得される。

【0090】

このように、通常モードでは、“Ｉ_ＢＩＡＳ＝Ｉ_Ｍ”であるときの電圧Ｖ１～Ｖ４に応じたデータＤ１’～ Ｄ４’が出力データＤ１～ Ｄ４（以下、読み出しデータと称されうる）となる。つまり、電流経路ＣＰ１～ＣＰ４に対し電流Ｉ_Ｍに比例する基準電流（Ｉ_ＣＰ１～Ｉ_ＣＰ４）の供給を図ったときの、電圧Ｖ１～Ｖ４に応じたデータＤ１’～ Ｄ４’が読み出しデータＤ１～ Ｄ４として取得される。“Ｉ_ＢＩＡＳ＝Ｉ_Ｍ”であるときの電圧Ｖ１～Ｖ４に応じた読み出しデータＤ１～ Ｄ４として取得した後には、ステップＳ６４にて信号Ｓｉｇ１４５がローレベルとされ、更にステップＳ６５にてスイッチ２５１がオフ状態に切り替えられる。スイッチ２５１がオフ状態に切り替えられることでバイアス電流Ｉ_ＢＩＡＳはゼロとなり、不要な回路電流が削減される。

【0091】

メモリ部２００において、通常モードで取得される読み出しデータＤ１～Ｄ４は、メモリ部２００に記憶されている４ビット分のデータとして、機能回路部３０（図１参照）に供給される。

【0092】

図１０はテストモードにおけるメモリ部２００の動作フローチャートである。但し、図１０のステップＳ７４の良否判定処理はメモリ部２００の外部で実行される。

【0093】

テストモードでは、まずステップＳ７１にてスイッチ２５１がオン状態とされる。続くステップＳ７２において、スイッチ制御部２３０によりスイッチ２２４及び２２５を共にオフ状態とした上で、データ出力制御部１４５により信号Ｓｉｇ１４５をハイレベルとし、そのときのデータＤ１’～ Ｄ４’をラッチ回路１４６にてラッチすることでデータＤ１～Ｄ４を取得する。スイッチ２２４及び２２５がオフ状態であるとき、可変抵抗部２２０の抵抗値は抵抗２２１の抵抗値そのものとなるので、上記基準抵抗値（抵抗２２１及び２２２の並列回路の合成抵抗値）よりも大きい。結果、スイッチ２２４及び２２５がオフ状態であるときのバイアス電流Ｉ_ＢＩＡＳは、上記電流Ｉ_Ｍよりも小さい電流Ｉ_Ｓとなる。ステップＳ７２で取得されるデータＤ１～Ｄ４、即ち、“Ｉ_ＢＩＡＳ＝Ｉ_Ｓ”であるときの電圧Ｖ１～Ｖ４に応じた出力データＤ１～Ｄ４は、第１テスト結果データとして機能する。このように、電流経路ＣＰ１～ＣＰ４に対し電流Ｉ_Ｓに比例する第１テスト電流（Ｉ_ＣＰ１～Ｉ_ＣＰ４）の供給を図ったときの、電圧Ｖ１～Ｖ４に応じたデータＤ１～ Ｄ４が第１テスト結果データとして取得される。第１テスト電流は上記の基準電流よりも小さい。

【0094】

続くステップＳ７３において、スイッチ制御部２３０によりスイッチ２２４及び２２５を共にオン状態とした上で、データ出力制御部１４５により信号Ｓｉｇ１４５をハイレベルとし、そのときのデータＤ１’～ Ｄ４’をラッチ回路１４６にてラッチすることでデータＤ１～Ｄ４を取得する。スイッチ２２４及び２２５がオン状態であるとき、可変抵抗部２２０の抵抗値は抵抗２２１～２２３の並列回路の合成抵抗値となるので、上記基準抵抗値（抵抗２２１及び２２２の並列回路の合成抵抗値）よりも小さい。結果、スイッチ２２４及び２２５がオン状態であるときのバイアス電流Ｉ_ＢＩＡＳは、上記電流Ｉ_Ｍよりも大きな電流Ｉ_Ｌとなる。ステップＳ７３で取得されるデータＤ１～Ｄ４、即ち、“Ｉ_ＢＩＡＳ＝Ｉ_Ｌ”であるときの電圧Ｖ１～Ｖ４に応じた出力データＤ１～Ｄ４は、第２テスト結果データとして機能する。このように、電流経路ＣＰ１～ＣＰ４に対し電流Ｉ_Ｌに比例する第２テスト電流（Ｉ_ＣＰ１～Ｉ_ＣＰ４）の供給を図ったときの、電圧Ｖ１～Ｖ４に応じたデータＤ１～ Ｄ４が第２テスト結果データとして取得される。第２テスト電流は上記の基準電流よりも大きい。例えば、電流Ｉ_Ｓ、Ｉ_Ｍ、Ｉ_Ｌが夫々、１μＡ、１０μＡ、１００μＡとなるように、抵抗２２１～２２３の抵抗値等を定めておくことができる。

【0095】

その後、ステップＳ７４において、第１テスト結果データと第２テスト結果データとに基づく良否判定処理が実行される。良否判定処理では、メモリ部２００によるデータの記憶状態の良否が判定される。良否判定処理において、メモリ部２００によるデータの記憶状態が良好であると判定されることを良品判定と称し、メモリ部２００によるデータの記憶状態が良好でないと判定されることを不良判定と称する。良否判定処理において良品判定がなされた半導体装置１は良品として出荷の対象となるが、良否判定処理において不良判定がなされた半導体装置１は不良品として出荷の対象とならない。

【0096】

良否判定処理では、第１テスト結果データと第２テスト結果データとの一致性が評価され、第１及び第２テスト結果データが互いに一致している場合に限り良品判定がなされ、第１及び第２テスト結果データが互いに一致していない場合には不良判定がなされる。上述したように、第１及び第２テスト結果データが互いに一致しているとは、第１テスト結果データを形成する４ビット分のデータＤ１～Ｄ４が、第２テスト結果データを形成する４ビットのデータＤ１～Ｄ４と完全に一致していることを意味し、１ビットでも相違があれば第１及び第２テスト結果データが互いに一致していないと判断される。

【0097】

上述したように、通常モードでは“Ｉ_ＢＩＡＳ＝Ｉ_Ｍ”の状態でメモリ部２００の記憶データが読み出される。一方、“Ｉ_ＢＩＡＳ＝Ｉ_Ｓ”の状態でのデータＤ１～Ｄ４（第１テスト結果データ）と、“Ｉ_ＢＩＡＳ＝Ｉ_Ｌ”の状態でのデータＤ１～Ｄ４（第２テスト結果データ）とに差がないということは、“Ｉ_Ｓ≦Ｉ_ＢＩＡＳ≦Ｉ_Ｌ”を満たす範囲においてデータＤ１～Ｄ４に変化がないことを意味している。

【0098】

このため、良品判定がなされた半導体装置１においては、多少の温度変化や経年変化があったとしても、通常モードにて安定的に正しいデータＤ１～Ｄ４がメモリ部２００から読み出されることが期待される。良否判定処理により、出力論理反転が生じるおそれのある半導体装置１を不良品として出荷の対象から外すことが可能となるので、市場において出力論理反転が生じることを抑制することができ、結果、半導体装置１の信頼性（市場に投入される半導体装置１の信頼性）を高めることが可能となる。

【0099】

図８のメモリ部２００の動作及び特性について説明を補足する。説明の便宜上、トランジスタＭ２６１～Ｍ２６４及びヒューズ素子Ｆ１～Ｆ４の内、トランジスタＭ２６１及びヒューズ素子Ｆ１の組に注目する。スイッチ２５１はオン状態であるとする。また、ヒューズ素子Ｆ１の残留抵抗値が十分に低いという仮定の下、バイアス電流Ｉ_ＢＩＡＳと電流Ｉ_ＣＰ１との比が“１：１”となるよう、トランジスタＭ１１０及び１１１間のソース面積比が設定されているものとする。また、ヒューズ素子Ｆ１の残留抵抗値を記号“Ｒ＿Ｆ１”にて表し、可変抵抗部２２０の抵抗値を記号“Ｒ＿ＲＥＦ”にて表す。

【0100】

トランジスタ２５３～２５５を用いて発生されたバイアス電圧Ｖ_ＢＩＡＳからトランジスタＭ２６０のゲート－ソース間電圧だけ低い電圧が可変抵抗部２２０の両端に加わることでバイアス電流Ｉ_ＢＩＡＳが電流経路ＣＰ０に流れる。そうすると、カレントミラー回路２１０は、バイアス電流Ｉ_ＢＩＡＳと同じ大きさの電流Ｉ_ＣＰ１がトランジスタＭ１１１を通じて流れるよう動作する。

【0101】

ここで、ヒューズ素子Ｆ１の残留抵抗値が十分に小さいならばバイアス電流Ｉ_ＢＩＡＳと同じ大きさの電流Ｉ_ＣＰ１が電流経路ＣＰ１を通じてヒューズ素子Ｆ１に流れ、ヒューズ素子Ｆ１の両端間には 電圧（Ｉ_ＢＩＡＳ×Ｒ＿Ｆ１）が発生する。つまり、“Ｒ＿Ｆ１＜Ｒ＿ＲＥＦ”であれば、“（トランジスタＭ２６０のゲート－ソース間電圧）＜（トランジスタＭ２６１のゲート－ソース間電圧）”となるので、トランジスタＭ２６１はトランジスタＭ２６０よりも電流供給能力が高い状態となり、バイアス電流Ｉ_ＢＩＡＳと同じ大きさの電流Ｉ_ＣＰ１をヒューズ素子Ｆ１を介しグランドに流しきることが可能となる。結果、電圧Ｖ１は０Ｖ付近まで下がることになる。実際には、電圧Ｖ１は、電圧（Ｉ_ＢＩＡＳ×Ｒ＿Ｆ１）にトランジスタＭ２６０のドレイン－ソース間電圧を加えたものとなるが、テストモードにおいて“Ｉ_ＢＩＡＳ＝Ｉ_Ｓ”及び“Ｉ_ＢＩＡＳ＝Ｉ_Ｌ”としたときでも電圧Ｖ１のローレベルが確認されておれば、通常モードにおける“Ｉ_ＢＩＡＳ＝Ｉ_Ｍ”の条件下でも電圧Ｖ１はローレベルに分類される程度に十分に低くなる。

【0102】

一方、“Ｒ＿Ｆ１＞Ｒ＿ＲＥＦ”の場合、バイアス電流Ｉ_ＢＩＡＳと同じ大きさの電流Ｉ_ＣＰ１をヒューズ素子Ｆ１を介しグランドに流しきれたと仮定すると、ヒューズ素子Ｆ１の両端には電圧（Ｉ_ＢＩＡＳ×Ｒ＿Ｆ１）が発生することになるので、“（トランジスタＭ２６０のゲート－ソース間電圧）＞（トランジスタＭ２６１のゲート－ソース間電圧）”となる。故に、上記仮定が成り立つとすればトランジスタＭ２６１はオフに向かうことになり、矛盾が生じる（上記仮定が成り立たないことを意味する）。つまり、“Ｒ＿Ｆ１＞Ｒ＿ＲＥＦ”の場合には、バイアス電流Ｉ_ＢＩＡＳと同じ大きさの電流Ｉ_ＣＰ１をヒューズ素子Ｆ１を介しグランドに流しきることができず、結果、電圧Ｖ１は電源電圧ＶＤＤ付近まで上昇する。

【0103】

このように、ヒューズ素子Ｆ１の残留抵抗値が可変抵抗部２２０の抵抗値より大きいか小さいかによって電圧Ｖ１を急峻に変化させる回路がメモリ部２００に設けられている。そして、テストモードにおいて、可変抵抗部２２０の抵抗値を所定範囲内で変化させたときに出力データＤ１の反転が生じないかを確認することで、メモリ部２００の信頼性を担保する。ヒューズ素子Ｆ２～Ｆ４、及び、それらに対応する出力データＤ２～Ｄ４についても同様である。

【0104】

図１１にメモリ部２００における幾つかの電圧と電源電圧ＶＤＤとの関係を示す。図１１において、破線線分６２５はＡＮＤ回路１４１における閾電圧Ｖｔｈ＿ＡＮＤと電源電圧ＶＤＤとの関係を示している。実線線分６２１は、“Ｒ＿Ｆ１＜Ｒ＿ＲＥＦ”であるときの電圧Ｖ１と電源電圧ＶＤＤとの関係を示している。実線線分６２２は、“Ｒ＿Ｆ１＞Ｒ＿ＲＥＦ”であるときの電圧Ｖ１と、電源電圧ＶＤＤとの関係を示している。“Ｒ＿Ｆ１＜Ｒ＿ＲＥＦ”であれば電源電圧ＶＤＤに依存せず電圧Ｖ１はローレベルとなり（閾電圧Ｖｔｈ＿ＡＮＤより低くなり）、“Ｒ＿Ｆ１＞Ｒ＿ＲＥＦ”であれば電源電圧ＶＤＤに依存せず電圧Ｖ１はハイレベルとなる（閾電圧Ｖｔｈ＿ＡＮＤより高くなる）。つまり、図４のメモリ部１００では存在していた電源電圧依存性（図７参照）が、メモリ部２００では殆ど生じない。

【0105】

＜＜第３実施形態＞＞
本発明の第３実施形態を説明する。第３実施形態では、第１及び第２実施形態で述べた良否判定処理の具体的な内容について説明する。

【0106】

図１２に示すような、半導体装置１と判定装置２とを備えたメモリ異常判定システムを構成することで良否判定処理を行うことができる。判定装置２は半導体装置１の外部に設けられた装置である。判定装置２は、テストモードにおいて半導体装置１の外部端子に接続され、外部端子を通じて良否判定処理に必要な信号を半導体装置１から受信することで良否判定処理を実行する。

【0107】

或いは、図１３に示す如く、良否判定処理を実行する判定回路３を半導体装置１内に設けておくようにしても良い。判定回路３は、半導体装置１内の配線を通じ、良否判定処理に必要な信号を受信することで良否判定処理を実行する。

【0108】

良否判定処理に必要な信号は、上述の第１テスト結果データ及び第２テスト結果データに基づく信号であり、第１テスト結果データ及び第２テスト結果データを示す信号そのものでありうる。つまり、判定装置２又は判定回路３は、第１テスト結果データ及び第２テスト結果データに基づいてヒューズ素子Ｆ１～Ｆ４の異常の有無（ヒューズ素子Ｆ１～Ｆ４が異常な残留抵抗値を有しているか否か）を判定する。

【0109】

図４のメモリ部１００が用いられる場合、第１テスト結果データは図６のステップＳ２２で取得される出力データＤ１～Ｄ４であり、第２テスト結果データは図６のステップＳ２３で取得される出力データＤ１～Ｄ４である。図８のメモリ部１２００が用いられる場合、第１テスト結果データは図１０のステップＳ７２で取得される出力データＤ１～Ｄ４であり、第２テスト結果データは図１０のステップＳ７３で取得される出力データＤ１～Ｄ４である。以下、第１テスト結果データを構成する出力データＤ１～Ｄ４を、夫々特に、データＤ１ａ～Ｄ４ａと表記することがあり、第２テスト結果データを構成する出力データＤ１～Ｄ４を、夫々特に、データＤ１ｂ～Ｄ４ｂと表記することがある。

【0110】

また、説明の便宜上、用語“判定ブロック”を導入する。判定ブロックは判定装置２及び判定回路３の何れかを指し、故に判定ブロック（２、３）と表記されることもある。判定ブロックが実行する良否判定処理を、図１２の構成では判定装置２が実行し、図１３の構成では判定回路３が実行することになる。良否判定処理にて良品判定がなされたとき、その旨を表す良品判定信号が判定ブロック（２、３）から出力され、良否判定処理にて不良判定がなされたとき、その旨を表す不良判定信号が判定ブロック（２、３）から出力される。判定ブロック（２、３）は以下の第１～第４判定方法の何れかにて良否判定処理を実現することができる。

【0111】

［第１判定方法］
第１判定方法に係る良否判定処理において、判定ブロック（２、３）は、第１テスト結果データと第２テスト結果データを１ビットずつ個別に比較する。即ち、第１判定方法に係る判定ブロック（２、３）は、データＤ１ａ～Ｄ４ａをデータＤ１ｂ～Ｄ４ｂと１ビットずつ比較し、データＤ１ａがデータＤ１ｂと一致し、データＤ２ａがデータＤ２ｂと一致し、データＤ３ａがデータＤ３ｂと一致し、且つ、データＤ４ａがデータＤ４ｂと一致している場合に限り、良品判定信号を出力し、それ以外の任意の場合において不良判定信号を出力する。

【0112】

［第２判定方法］
第２判定方法に係る良否判定処理において、判定ブロック（２、３）は、第１テスト結果データと第２テスト結果データを一括して比較する。即ち、第２判定方法に係る判定ブロック（２、３）は、データＤ１ａ～Ｄ４ａをデータＤ１ｂ～Ｄ４ｂと一括して比較し、データＤ１ａがデータＤ１ｂと一致し、データＤ２ａがデータＤ２ｂと一致し、データＤ３ａがデータＤ３ｂと一致し、且つ、データＤ４ａがデータＤ４ｂと一致している場合に限り、良品判定信号を出力し、それ以外の任意の場合において不良判定信号を出力する。

【0113】

第１判定方法と第２判定方法は実質的に等価な判定方法であると言え、何れの判定方法においても、第１テスト結果データと第２テスト結果データとの比較に基づき各ヒューズ素子の異常の有無を判定する。

【0114】

［第３判定方法］
第３判定方法は、半導体装置１内に演算増幅器であるアンプが設けられていることを前提とする。図１４を参照し第３判定方法に係る良否判定処理を説明する。図１４に示す、アンプ３１０、分圧抵抗３１１～３１６、並びに、スイッチ３１７及び３２１～３２４を備える回路ＣＲＴ１を、半導体装置１（特に例えば機能回路部３０）内に設けておくことができる。

【0115】

回路ＣＲＴ１において、分圧抵抗３１１～３１６はグランドから基準電圧Ｖ_ＲＥＦの印加端（基準電圧Ｖ_ＲＥＦが印加される端子）に向けて分圧抵抗３１１～３１６の順番で直列接続され、分圧抵抗３１１～３１６の直列回路に基準電圧Ｖ_ＲＥＦが加わる。基準電圧Ｖ_ＲＥＦは、入力電圧Ｖｉｎに基づき半導体装置１内で生成される正の所定の直流電圧である。分圧抵抗３１１～３１４には、夫々、スイッチ３２１～３２４が並列接続される。分圧抵抗３１５及び３１６間の接続ノードであるノード３２５に対しアンプ３１０の非反転入力端子が接続される。スイッチ３１７の一端はアンプ３１０の反転入力端子に接続され、スイッチ３１７の他端はアンプ３１０の出力端子に接続される。

【0116】

スイッチ３２１～３２４は夫々メモリ部１００又は２００の出力データＤ１～Ｄ４に基づきオン／オフ状態が制御される。具体的には、スイッチ３２１に供給される出力データＤ１が、“０”、“１”のとき、スイッチ３２１は、夫々、オフ状態、オン状態となる。同様に、スイッチ３２２に供給される出力データＤ２が、“０”、“１”のとき、スイッチ３２２は、夫々、オフ状態、オン状態となる。スイッチ３２３と出力データＤ３の組、及び、スイッチ３２４と出力データＤ４の組についても同様である。

【0117】

基準電圧Ｖ_ＲＥＦは分圧抵抗３１１～３１６から成る分圧回路にて分圧され、分圧された電圧（ノード３２５での電圧）がアンプ３１０の非反転入力端子に入力されることになるが、その分圧比は、スイッチ３２１～３２４のオン／オフ状態に依存する。

【0118】

テストモードでは、スイッチ３１７がオンとされ、結果、アンプ３１０の出力電圧Ｖ_ＡＭＰはノード３２５における電圧と一致する。テストモードにおいて、第１テスト結果データを構成する出力データＤ１～Ｄ４がスイッチ３２１～３２４に供給され、そのときのアンプ３１０の出力電圧Ｖ_ＡＭＰの値が第１評価値Ｖ_ＡＭＰ１として判定ブロック（２、３）に取得される。これとは別に、テストモードにおいて、第２テスト結果データを構成する出力データＤ１～Ｄ４がスイッチ３２１～３２４に供給され、そのときのアンプ３１０の出力電圧Ｖ_ＡＭＰの値が第２評価値Ｖ_ＡＭＰ２として判定ブロック（２、３）に取得される。判定ブロックが判定装置２（図１２）であるならば、テストモードにおけるアンプ３１０の出力電圧Ｖ_ＡＭＰが半導体装置１の外部端子から出力されて判定装置２に供給されて良い。

【0119】

判定ブロック（２、３）は、良否判定処理において、評価値Ｖ_ＡＭＰ１及びＶ_ＡＭＰ２を比較し、評価値Ｖ_ＡＭＰ１及びＶ_ＡＭＰ２が互いに一致しているとき、第１及び第２テスト結果データは互いに一致していると判断して良品判定信号を出力し、評価値Ｖ_ＡＭＰ１及びＶ_ＡＭＰ２が互いに一致していないとき、第１及び第２テスト結果データは互いに不一致であると判断して不良判定信号を出力する。第１及び第２テスト結果データが互いに一致しているケースにおいては、第１テスト結果データをスイッチ３２１～３２４に供給したときと、第２テスト結果データをスイッチ３２１～３２４に供給したときとで、基準電圧Ｖ_ＲＥＦからノード３２５の電圧を得る際の分圧比に変化はなく、結果、評価値Ｖ_ＡＭＰ１及びＶ_ＡＭＰ２が互いに一致することが期待される。第１及び第２テスト結果データが互いに一致していないケースにおいては、上記分圧比に変化が生じて、評価値Ｖ_ＡＭＰ１及びＶ_ＡＭＰ２が互いに不一致となる。尚、評価値Ｖ_ＡＭＰ１及びＶ_ＡＭＰ２が互いに一致しているとは、幅を有する概念であり、評価値Ｖ_ＡＭＰ１及びＶ_ＡＭＰ２間の差の絶対値が微小な所定値以下であるとき、評価値Ｖ_ＡＭＰ１及びＶ_ＡＭＰ２が互いに一致していると判断されて良い。

【0120】

［第４判定方法］
第４判定方法は、半導体装置１内にコンパレータが設けられていることを前提とする。図１５を参照し第４判定方法に係る良否判定処理を説明する。図１５に示す、コンパレータ３３０、分圧抵抗３３１～３３６、スイッチ３３７及び３４１～３４４、並びに、可変電圧源３３８を備える回路ＣＲＴ２を、半導体装置１（特に例えば機能回路部３０）内に設けておくことができる。

【0121】

回路ＣＲＴ２において、分圧抵抗３３１～３３６はグランドから基準電圧Ｖ_ＲＥＦの印加端に向けて分圧抵抗３３１～３３６の順番で直列接続され、分圧抵抗３３１～３３６の直列回路に基準電圧Ｖ_ＲＥＦが加わる。分圧抵抗３３１～３３４には、夫々、スイッチ３４１～３４４が並列接続される。分圧抵抗３３５及び３３６間の接続ノードであるノード３４５に対しコンパレータ３３０の反転入力端子が接続される。可変電圧源３３８は、テストモードにおいて、所定の下限電圧から所定の上限電圧まで所定の電圧変化率で単調増加するスイープ電圧Ｖ_ＳＷＰを出力する。可変電圧源３３８の出力端とコンパレータ３３０の非反転入力端子との間にスイッチ３３７が設けられており、スイッチ３３７がオン状態であるときにのみスイープ電圧Ｖ_ＳＷＰがコンパレータ３３０の非反転入力端子に供給される。

【0122】

スイッチ３４１～３４４は夫々メモリ部１００又は２００の出力データＤ１～Ｄ４に基づきオン／オフ状態が制御される。具体的には、スイッチ３４１に供給される出力データＤ１が、“０”、“１”のとき、スイッチ３４１は、夫々、オフ状態、オン状態となる。同様に、スイッチ３４２に供給される出力データＤ２が、“０”、“１”のとき、スイッチ３４２は、夫々、オフ状態、オン状態となる。スイッチ３４３と出力データＤ３の組、及び、スイッチ３４４と出力データＤ４の組についても同様である。

【0123】

基準電圧Ｖ_ＲＥＦは分圧抵抗３３１～３３６から成る分圧回路にて分圧され、分圧された電圧（ノード３４５での電圧）がコンパレータ３３０の反転入力端子に入力されることになるが、その分圧比は、スイッチ３４１～３４４のオン／オフ状態に依存する。

【0124】

テストモードではスイッチ３３７がオンとされる。テストモードにおいて、第１テスト結果データを構成する出力データＤ１～Ｄ４がスイッチ３４１～３４４に供給された第１状態でスイープ電圧Ｖ_ＳＷＰの単調増加が行われる。第１状態でのスイープ電圧Ｖ_ＳＷＰの単調増加の過程でコンパレータ３３０の出力電圧Ｖ_ＣＭＰがローレベルからハイレベルに切り替わったときのスイープ電圧Ｖ_ＳＷＰの値が判定ブロック（２、３）により第１評価値Ｖ_ＳＷＰ１として取得される。これとは別に、テストモードにおいて、第２テスト結果データを構成する出力データＤ１～Ｄ４がスイッチ３４１～３４４に供給された第２状態でスイープ電圧Ｖ_ＳＷＰの単調増加が行われる。第２状態でのスイープ電圧Ｖ_ＳＷＰの単調増加の過程でコンパレータ３３０の出力電圧Ｖ_ＣＭＰがローレベルからハイレベルに切り替わったときのスイープ電圧Ｖ_ＳＷＰの値が判定ブロック（２、３）により第２評価値Ｖ_ＳＷＰ２として取得される。

【0125】

判定ブロック（２、３）は、良否判定処理において、評価値Ｖ_ＳＷＰ１及びＶ_ＳＷＰ２を比較し、評価値Ｖ_ＳＷＰ１及びＶ_ＳＷＰ２が互いに一致しているとき、第１及び第２テスト結果データは互いに一致していると判断して良品判定信号を出力し、評価値Ｖ_ＳＷＰ１及びＶ_ＳＷＰ２が互いに一致していないとき、第１及び第２テスト結果データは互いに不一致であると判断して不良判定信号を出力する。第１及び第２テスト結果データが互いに一致しているケースにおいては、第１テスト結果データをスイッチ３４１～３４４に供給したときと、第２テスト結果データをスイッチ３４１～３４４に供給したときとで、基準電圧Ｖ_ＲＥＦからノード３４５の電圧を得る際の分圧比に変化はなく、結果、評価値Ｖ_ＳＷＰ１及びＶ_ＳＷＰ２が互いに一致することが期待される。第１及び第２テスト結果データが互いに一致していないケースにおいては、上記分圧比に変化が生じて、評価値Ｖ_ＳＷＰ１及びＶ_ＳＷＰ２が互いに不一致となる。尚、評価値Ｖ_ＳＷＰ１及びＶ_ＳＷＰ２が互いに一致しているとは、幅を有する概念であり、評価値Ｖ_ＳＷＰ１及びＶ_ＳＷＰ２間の差の絶対値が微小な所定値以下であるとき、評価値Ｖ_ＳＷＰ１及びＶ_ＳＷＰ２が互いに一致していると判断されて良い。

【0126】

図１４に対応する第３判定方法及び図１５に対応する第４判定方法は、何れも、第１テスト結果データに応じた第１情報（Ｖ_ＡＭＰ１、Ｖ_ＳＷＰ１）と第２テスト結果データに応じた第２情報（Ｖ_ＡＭＰ２、Ｖ_ＳＷＰ２）との比較に基づき、各ヒューズ素子の異常の有無を判定する方法に属する。第１情報の例として第１評価値Ｖ_ＡＭＰ１及びＶ_ＳＷＰ１を挙げ、第２情報の例として第２評価値Ｖ_ＡＭＰ２及びＶ_ＳＷＰ２を挙げたが、第１及び第２テスト結果データの一致／不一致を峻別するに足る情報であれば第１情報及び第２情報は任意である。

【0127】

＜＜第４実施形態＞＞
本発明の第４実施形態を説明する。図１６に第４実施形態に係る電源装置４００の構成を示す。電源装置４００は、入力電圧Ｖｉｎから所定の目標電圧にて安定化されるべき出力電圧Ｖｏｕｔを生成する降圧型のスイッチング電源装置である。電源装置４００は、上述の半導体装置１の例である半導体装置１Ａと、半導体装置１Ａの外部に設けられるコイル４１１、平滑コンデンサ４１２、帰還抵抗４１３及び４１４を備える。半導体装置１Ａは、アンプＡＭＰ、コンパレータＣＭＰ、制御部ＣＮＴ、トランジスタＭＨ及びＭＬを備える。アンプＡＭＰ、コンパレータＣＭＰ、制御部ＣＮＴ、トランジスタＭＨ及びＭＬは、半導体装置１Ａにおける機能回路部３０（図１）の構成要素である。

【0128】

半導体装置１Ａには外部端子として端子ＩＮ、ＳＷ、ＦＢ及びＧＮＤが設けられる。端子ＩＮにて入力電圧Ｖｉｎの供給を受け、端子ＦＢにて帰還電圧Ｖｆｂの入力を受ける。端子ＧＮＤはグランドに接続される。トランジスタＭＨは端子ＩＮ及びＳＷ間に直列に設けられ、トランジスタＭＬは端子ＳＷ及びＧＮＤ間に直列に設けられる。トランジスタＭＨ及びＭＬによりハーフブリッジ回路が構成される。トランジスタＭＨ及びＭＬをＮチャネル型のＭＯＳＦＥＴとして構成しておくことができる。

【0129】

コイル４１１の一端は端子ＳＷに接続され、コイル４１１の他端は平滑コンデンサ４１２を介してグランドに接続される。平滑コンデンサ４１２の両端間に出力電圧Ｖｏｕｔが生じる。出力電圧Ｖｏｕｔは帰還抵抗４１３及び４１４にて分圧され、分圧結果が帰還電圧Ｖｆｂとして端子ＦＢに入力される。アンプＡＭＰは、帰還電圧Ｖｆｂと所定の基準電圧Ｖｒｅｆ１との誤差に応じた誤差信号を出力する。コンパレータＣＭＰは、帰還電圧Ｖｆｂと所定の基準電圧Ｖｒｅｆ２との高低関係を示す信号を出力する。制御部ＣＮＴは、トランジスタＭＨ及びＭＬをスイッチングすることで（即ち交互にオン／オフすることで）端子ＳＷに矩形波状の電圧を発生させ、端子ＳＷでの電圧がコイル４１１及び平滑コンデンサ４１２にて平滑化されることで出力電圧Ｖｏｕｔが生成される。この際、アンプＡＭＰからの誤差信号に応じてスイッチングのデューティを調整することで出力電圧Ｖｏｕｔが所望の目標電圧に安定化させることができる。

【0130】

また、制御部ＣＮＴは、軽負荷制御又は過電圧保護を目的として、コンパレータＣＭＰの出力信号に基づきトランジスタＭＨ及びＭＬのスイッチングを停止させる制御も行いうる。例えば、“Ｖｆｂ＞Ｖｒｅｆ２”であることを示す信号がコンパレータＣＭＰから出力されているとき、トランジスタＭＨ及びＭＬのスイッチングを停止させる。

【0131】

アンプＡＭＰは、図１４のアンプ３１０であっても良い。この場合、通常モードでは、スイッチ３１７がオフとされ且つ端子ＦＢがアンプ３１０の反転入力端子に接続される（このような接続を実現する図示されないスイッチが半導体装置１Ａに設けられている）。そして、通常モードでは、読み出しデータＤ１～Ｄ４（図５、図９参照）がスイッチ３２１～３２４に供給された状態でノード３２５での電圧が基準電圧Ｖｒｅｆ１としてアンプＡＭＰ（３１０）の非反転入力端子に入力される。この際、読み出しデータＤ１～Ｄ４は、基準電圧Ｖｒｅｆ１を調整（トリミング）するためのデータとして機能する。

【0132】

コンパレータＣＭＰは、図１５のコンパレータ３３０であっても良い。この場合、通常モードでは、スイッチ３３７がオフとされ且つ端子ＦＢがコンパレータ３３０の非反転入力端子に接続される（このような接続を実現する図示されないスイッチが半導体装置１Ａに設けられている）。そして、通常モードでは、読み出しデータＤ１～Ｄ４（図５、図９参照）がスイッチ３４１～３４４に供給された状態でノード３４５での電圧が基準電圧Ｖｒｅｆ２としてコンパレータＣＭＰ（３３０）の反転入力端子に入力される。この際、読み出しデータＤ１～Ｄ４は、基準電圧Ｖｒｅｆ２を調整（トリミング）するためのデータとして機能する。

【0133】

このように、第３実施形態で述べた第３及び第４判定方法では、機能回路部３０の機能実現のために本来備えられている回路部品（ここではアンプ又はコンパレータ）を用いて、良否判定処理が行われて良い。

【0134】

図１６の例では、基準電圧の調整に不揮発性メモリ部１０（１００、２００）が利用されているが、不揮発性メモリ部１０（１００、２００）の利用の仕方は任意である。例えば、機能回路部３０にフィルタ部（不図示）が設けられている場合、通常モードにおけるフィルタ部のフィルタ特性の調整を不揮発性メモリ部１０の記憶データ（読み出しデータＤ１～Ｄ４）に基づいて行うようにしても良い。また例えば、周期的に電圧値が鋸波状又は三角波状に変化するランプ電圧を生成するランプ電圧生成部が機能回路部３０に設けられている場合においては、通常モードにおけるランプ電圧の周波数の調整を不揮発性メモリ部１０の記憶データ（読み出しデータＤ１～Ｄ４）に基づいて行うようにしても良い。

【0135】

不揮発性メモリ部１０の記憶データに基づき、機能回路部３０の機能自体を変更するようにしても良い。

【0136】

例えば、上述のランプ電圧生成部は図１６の制御部ＣＮＴに設けられていて良い。この際、制御部ＣＮＴは、ランプ電圧の周波数にてトランジスタＭＨ及びＭＬのスイッチングを行うことになるが、通常モードにおいて不揮発性メモリ部１０からの読み出しデータＤ１～Ｄ４に応じ、ランプ電圧の周波数を微調整の域を超えて大幅に変更するようにしても良い。例えば読み出しデータＤ１のみに注目すれば、読み出しデータＤ１が“０”であればランプ電圧の周波数を３０ｋＨｚとし、読み出しデータＤ１が“１”であればランプ電圧の周波数を１００ｋＨｚとする、といったことが可能である。このように、信頼性の高い不揮発性メモリ部１０を利用して、単一の半導体装置１を、スイッチング周波数が相対的に遅い電源用ＩＣとして動作させたり、スイッチング周波数が相対的に速い電源用ＩＣとして動作させたりすることが可能となる。

【0137】

また例えば、帰還抵抗内蔵型の電源用ＩＣ（図１６の半導体装置１Ａに帰還抵抗４１３及び４１４を内蔵させたものに相当）では、一般的に出力電圧Ｖｏｕｔと帰還電圧Ｖｆｂとの比が固定される結果、出力電圧Ｖｏｕｔが追従すべき目標電圧も固定されるが、そのような帰還抵抗内蔵型の電源用ＩＣに本発明構成を適用することもできる。例えば読み出しデータＤ１のみに注目すれば、読み出しデータＤ１が“０”であれば目標電圧を３．０Ｖとし、読み出しデータＤ１が“１”であれば目標電圧を５．０Ｖとする、といったことが可能である（図１４の例であれば、そのような目標電圧が実現されるよう、分圧抵抗３１１～３１６の各抵抗値を定めておけば良い）。このように、信頼性の高い不揮発性メモリ部１０を利用して、単一の半導体装置１を、目標電圧が相対的に低い電源用ＩＣとして動作させたり、目標電圧が相対的に高い電源用ＩＣとして動作させたりすることが可能となる。

【0138】

＜＜第５実施形態＞＞
本発明の第５実施形態を説明する。第５実施形態では、上述の第１～第４実施形態に適用可能な幾つかの応用技術や変形技術を説明する。

【0139】

バイアス電流Ｉ_ＢＩＡＳを、通常モードにおける電流（図４～図６の例では“Ｉ１＋Ｉ２”）と、テストモードにおける２つの電流（図４～図６の例では“Ｉ１”と“Ｉ１＋Ｉ２＋Ｉ３”）とで切り替えることのできる構成を挙げたが、バイアス電流Ｉ_ＢＩＡＳの切り替えの段階数は３以上であれば任意であり、故に、電流Ｉ_ＣＰ１～Ｉ_ＣＰ４の夫々の切り替えの段階数も３以上であれば任意である。

【0140】

不揮発性メモリ部１０（１００、２００）にて記憶されるデータのビット数（即ち上述のｎの値）は、４以外でも良く、従って１、２、３又は５以上でも良い。必要なビット数に相当する個数のヒューズ素子を不揮発性メモリ部１０に設けておけば良い。図８の構成において“ｎ＝１”とされる場合にあっては、電流経路ＣＰ２～ＣＰ４、ヒューズ素子Ｆ２～Ｆ４、トランジスタＭ１１２～Ｍ１１４及びＭ２６２～Ｍ２６４、並びに、ＡＮＤ回路１４２～１４４が不要となる。

【0141】

各実施形態に示されたＦＥＴ（電界効果トランジスタ）のチャネルの種類は例示であり、Ｎチャネル型のＦＥＴがＰチャネル型のＦＥＴに変更されるように、或いは、Ｐチャネル型のＦＥＴがＮチャネル型のＦＥＴに変更されるように、ＦＥＴを含む回路の構成は変形され得る。

【0142】

不都合が生じない限り、上述の任意のトランジスタは、任意の種類のトランジスタであって良い。例えば、ＭＯＳＦＥＴとして上述された任意のトランジスタを、不都合が生じない限り、接合型ＦＥＴ、ＩＧＢＴ（Insulated Gate Bipolar Transistor）又はバイポーラトランジスタに置き換えることも可能である。

【0143】

＜＜本発明の考察＞＞
上述の各実施形態にて具体化された本発明に係る半導体装置Ｗについて考察する。

【0144】

本発明の一側面に係る半導体装置Ｗは、半導体集積回路内に設けられた対象電流経路（例えばＣＰ１）及び前記対象電流経路に直列に挿入されたヒューズ素子（例えばＦ１）を有し、前記対象電流経路に対して対象電流（Ｉ_ＢＩＡＳに比例する電流）の供給を図ったときの前記ヒューズ素子の両端間電圧に応じ、出力データを変化させる不揮発性メモリ部（１０、１００、２００）を備えた半導体装置であって、前記対象電流を複数段階で切り替える電流供給部を前記不揮発性メモリ部に設けたことを特徴とする。

【0145】

半導体装置Ｗにおける電流供給部は、図４の構成では、カレントミラー回路１１０及び可変電流源１２０を含んで構成され、スイッチ制御部１３０を更に含みうる。
半導体装置Ｗにおける電流供給部は、図８の構成では、カレントミラー回路２１０、可変抵抗部２２０、バイアス電圧供給部２５０及びトランジスタＭ２６０～Ｍ２６４を含んで構成され、スイッチ制御部２３０を更に含みうる。

【0146】

例えば、半導体装置Ｗにおいて、当該半導体装置はテストモード又は通常モードで動作可能であり、前記通常モードにおいて前記出力データに応じた動作を行う機能回路部（３０）が当該半導体装置に設けられ、前記電流供給部は、前記通常モードにおいて前記対象電流の値を基準電流値（“Ｉ１＋Ｉ２”に比例する電流、又は、Ｉ_Ｍに比例する電流に対応）に設定し、前記テストモードにおいて前記対象電流の値を複数のテスト電流値間で切り替え設定し、前記複数のテスト電流値は、前記基準電流値よりも小さな第１テスト電流値（Ｉ１に比例する電流、又は、Ｉ_Ｓに比例する電流に対応）と、前記基準電流値よりも大きな第２テスト電流値（“Ｉ１＋Ｉ２＋Ｉ３”に比例する電流、又は、Ｉ_Ｌに比例する電流に対応）と、を含んでいると良い。

【0147】

本発明の実施形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。以上の実施形態は、あくまでも、本発明の実施形態の例であって、本発明ないし各構成要件の用語の意義は、以上の実施形態に記載されたものに制限されるものではない。上述の説明文中に示した具体的な数値は、単なる例示であって、当然の如く、それらを様々な数値に変更することができる。

【符号の説明】

【0148】

１ 半導体装置
１０ 不揮発性メモリ部
２０ モード設定部
３０ 機能回路部
１００ 不揮発性メモリ部
１１０ カレントミラー回路
１２０ 可変電流源
１３０ スイッチ制御部
１４０ データ出力部
２００ 不揮発性メモリ部
２１０ カレントミラー回路
２２０ 可変抵抗部
２３０ スイッチ制御部
２４０ データ出力部
２５０ バイアス電圧供給部

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】