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特許7368248トランジスタの特性のシミュレーション方法、トランジスタを含む電子回路の特性のシミュレーション方法、および、トランジスタの特性のシミュレーションプログラム
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-10-16
(45)【発行日】2023-10-24
(54)【発明の名称】トランジスタの特性のシミュレーション方法、トランジスタを含む電子回路の特性のシミュレーション方法、および、トランジスタの特性のシミュレーションプログラム
(51)【国際特許分類】
H01L 21/336 20060101AFI20231017BHJP
H01L 29/786 20060101ALI20231017BHJP
【ＦＩ】
H01L29/78 624
【請求項の数】
8
(21)【出願番号】P 2020009620
(22)【出願日】2020-01-24
(65)【公開番号】P2021118237
(43)【公開日】2021-08-10
【審査請求日】2022-12-12
(73)【特許権者】
【識別番号】520272868
【氏名又は名称】武漢天馬微電子有限公司
(74)【代理人】
【識別番号】100095407
【弁理士】
【氏名又は名称】木村 満
(74)【代理人】
【識別番号】100183955
【弁理士】
【氏名又は名称】齋藤 悟郎
(74)【代理人】
【識別番号】100132883
【弁理士】
【氏名又は名称】森川 泰司
(74)【代理人】
【識別番号】100180334
【弁理士】
【氏名又は名称】山本 洋美
(74)【代理人】
【識別番号】100177149
【弁理士】
【氏名又は名称】佐藤 浩義
(74)【代理人】
【識別番号】100174067
【弁理士】
【氏名又は名称】湯浅 夏樹
(74)【代理人】
【識別番号】100136342
【弁理士】
【氏名又は名称】中村 成美
(72)【発明者】
【氏名】河内 玄士朗
【審査官】脇水 佳弘
(56)【参考文献】
【文献】特開２０１４－０４５０５０（ＪＰ，Ａ）
【文献】特開２０１０－１７１３８４（ＪＰ，Ａ）
【文献】特開２００８－０２８３２８（ＪＰ，Ａ）
【文献】Yuhei Oodate et al.，Compact Modeling of the Transient Carrier Trap/Detrap Characteristics in Polysilicon TFTs，IEEE Transactions on Electron Devices，Vol. 62，No. 3，2015年，p. 862-868
【文献】Hiroyuki Ikeda et al.，Surface Potential-Based Polycrystalline-Silicon Thin-Film Transistors Compact Model by Nonequilibrium Approach，IEEE Transactions on Electron Devices，Vol. 60，No. 10，2013年，p. 3417-3423
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２１／３３６
Ｈ０１Ｌ ２９／７８６
(57)【特許請求の範囲】
【請求項1】
トランジスタの特性のシミュレーション方法であって、前記トランジスタは、相互に離間するソース部およびドレイン部と、該ソース部と該ドレイン部との間に位置するチャネル部と、を含む半導体層と、前記半導体層のチャネル部に対向するゲート電極と、を含み、
過程ａ）前記チャネル部の内部を移動するキャリア電荷および前記チャネル部の捕獲準位に捕獲されるトラップ電荷を含む電荷と、前記チャネル部の内部の静電ポテンシャルと、の関係を表すポアソンの式、ならびに、前記ゲート電極と前記チャネル部とに蓄積される電荷に適用される電荷中性則、に基づいて、熱平衡状態における前記トラップ電荷の電荷量である熱平衡トラップ電荷量Ｑ´Ｔを求める過程と、
過程ｂ）前記ゲート電極と前記半導体層との間に電圧を印加してから前記トラップ電荷の電荷量が前記熱平衡トラップ電荷量Ｑ´ Ｔ に達するまでに含まれる時刻の、過渡的な前記トラップ電荷の電荷量である過渡トラップ電荷量ｑＴを求める過程であって、
該過渡トラップ電荷量ｑＴの時間変化が、相互に異なる時定数を有する複数の指数関数を重ね合わせた関数で表されるとして、該過渡トラップ電荷量ｑＴを求める過程と、
過程ｃ）前記過渡トラップ電荷量ｑＴに基づいて、前記キャリア電荷の電荷量であるキャリア電荷量ｑＩを求める過程と、
過程ｄ）前記キャリア電荷量ｑＩに基づいて、前記ソース部と前記ドレイン部との間に流れるドレイン電流Ｉｄを求める過程と、
を有する、トランジスタの特性のシミュレーション方法。
【請求項2】
前記過程ｂ）は、サブ過程ｂ１）前記トラップ電荷を構成する単位電荷が前記捕獲準位に捕獲されるまでに要する時間を表す遅延時定数を確率変数とした、該単位電荷の確率分布に基づいて、前記複数の指数関数に含まれる時定数に対応するｎ個（ｎは２以上の整数）の遅延時定数τＮＱＳ １～τＮＱＳ ｎと、該遅延時定数τＮＱＳ １～τＮＱＳ ｎ各々を有する該単位電荷の数量に対応する、前記トラップ電荷の電荷量ＱＴ １～ＱＴ ｎと、を決定するサブ過程と、
サブ過程ｂ２）前記遅延時定数τＮＱＳ １～τＮＱＳ ｎと、前記トラップ電荷の電荷量ＱＴ １～ＱＴ ｎと、に基づいて、前記過渡トラップ電荷量ｑＴを求めるサブ過程と、
を含む、請求項１に記載されるトランジスタの特性のシミュレーション方法。
【請求項3】
第ｉ（ｉは１以上の整数）の時刻をｔｉとし、時刻ｔｉよりも前の時刻をｔｉ－１とし、前記遅延時定数τＮＱＳ
１～τＮＱＳ
ｎのうちの第ｊ（ｊは１以上ｎ以下の整数）の遅延時定数をτＮＱＳ
ｊとし、前記トラップ電荷の電荷量ＱＴ
１～ＱＴ
ｎのうちの第ｊの電荷量をＱＴ
ｊとしたときに、前記サブ過程ｂ２）において、次式により、前記時刻ｔｉにおける前記トラップ電荷の電荷量ｑＴ（ｔｉ）を求める、
【数1】
【数2】
【数3】
【請求項4】
前記サブ過程ｂ１）において、前記トラップ電荷を構成する単位電荷の確率分布は、正規対数分布、べき乗分布、レヴィ分布、または、パレート分布のいずれかに適合する、請求項２または３に記載されるトランジスタの特性のシミュレーション方法。
【請求項5】
前記過程ｃ）において、前記熱平衡トラップ電荷量Ｑ´Ｔから前記過渡トラップ電荷量ｑＴを差し引いた、前記トラップ電荷の電荷増減量が、前記ゲート電極に帯電するゲート電荷の電荷増減量に相当するとして、前記キャリア電荷量ｑＩを求める、請求項１～４のいずれかに記載されるトランジスタの特性のシミュレーション方法。
【請求項6】
トランジスタを含む電子回路の特性のシミュレーション方法であって、前記トランジスタは、相互に離間するソース部およびドレイン部と、該ソース部と該ドレイン部との間に位置するチャネル部と、を含む半導体層と、前記半導体層のチャネル部に対向するゲート電極と、を含み、
過程ａ）前記チャネル部の内部を移動するキャリア電荷および前記チャネル部の捕獲準位に捕獲されるトラップ電荷を含む電荷と、前記チャネル部の内部の静電ポテンシャルと、の関係を表すポアソンの式、ならびに、前記ゲート電極と前記チャネル部とに蓄積される電荷に適用される電荷中性則、に基づいて、熱平衡状態における前記トラップ電荷の電荷量である熱平衡トラップ電荷量Ｑ´Ｔを求める過程と、
過程ｂ）前記ゲート電極と前記半導体層との間に電圧を印加してから前記トラップ電荷の電荷量が前記熱平衡トラップ電荷量Ｑ´ Ｔ に達するまでに含まれる時刻の、過渡的な前記トラップ電荷の電荷量である過渡トラップ電荷量ｑＴを求める過程であって、
該過渡トラップ電荷量ｑＴの時間変化が、相互に異なる時定数を有する複数の指数関数を重ね合わせた関数で表されるとして、該過渡トラップ電荷量ｑＴを求める過程と、
過程ｃ）前記過渡トラップ電荷量ｑＴに基づいて、前記キャリア電荷の電荷量であるキャリア電荷量ｑＩを求める過程と、
過程ｄ）前記キャリア電荷量ｑＩに基づいて、前記ソース部と前記ドレイン部との間に流れるドレイン電流Ｉｄを求める過程と、
を有する、電子回路の特性のシミュレーション方法。
【請求項7】
前記電子回路は、前記トランジスタによって駆動される有機ＥＬ素子をさらに含む、請求項６に記載される電子回路の特性のシミュレーション方法。
【請求項8】
トランジスタの特性のシミュレーションプログラムであって、前記トランジスタは、相互に離間するソース部およびドレイン部と、該ソース部と該ドレイン部との間に位置するチャネル部と、を含む半導体層と、前記半導体層のチャネル部に対向するゲート電極と、を含み、
前記トランジスタの特性をシミュレートするために、コンピュータを、
手段ａ）前記チャネル部の内部を移動するキャリア電荷および前記チャネル部の捕獲準位に捕獲されるトラップ電荷を含む電荷と、前記チャネル部の内部の静電ポテンシャルと、の関係を表すポアソンの式、ならびに、前記ゲート電極と前記チャネル部とに蓄積される電荷に適用される電荷中性則、に基づいて、熱平衡状態における前記トラップ電荷の電荷量である熱平衡トラップ電荷量Ｑ´Ｔを求める手段、
手段ｂ）前記ゲート電極と前記半導体層との間に電圧を印加してから前記トラップ電荷の電荷量が前記熱平衡トラップ電荷量Ｑ´ Ｔ に達するまでに含まれる時刻の、過渡的な前記トラップ電荷の電荷量である過渡トラップ電荷量ｑＴを求める手段であって、
該過渡トラップ電荷量ｑＴの時間変化が、相互に異なる時定数を有する複数の指数関数を重ね合わせた関数で表されるとして、該過渡トラップ電荷量ｑＴを求める手段、
手段ｃ）前記過渡トラップ電荷量ｑＴに基づいて、前記キャリア電荷の電荷量であるキャリア電荷量ｑＩを求める手段、および、
手段ｄ）前記キャリア電荷量ｑＩに基づいて、前記ソース部と前記ドレイン部との間に流れるドレイン電流Ｉｄを求める手段、
として機能させる、トランジスタの特性のシミュレーションプログラム。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、トランジスタの特性のシミュレーション方法、トランジスタを含む電子回路の特性のシミュレーション方法、および、トランジスタの特性のシミュレーションプログラムに関する。
【背景技術】
【0002】
液晶ディスプレイ、有機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）ディスプレイなどのディスプレイデバイスは、一般に、ガラス基板、プラスティックフィルム基板等の上に半導体層を形成し、当該半導体層内または半導体層上にトランジスタを含む各種電子回路を形成することによって、作製される。ガラス基板、プラスティックフィルム基板等の上に、単結晶の半導体層を形成することは難しい。そのため、通常、ガラス基板、プラスティックフィルム基板等の上には、結晶欠陥を多く含む非単結晶（多結晶またはアモルファスなど）の半導体層を形成する。ディスプレイデバイスには、一般に、非単結晶の半導体層から形成される薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）が多数搭載されている。
【0003】
電子回路の設計には、ＳＰＩＣＥ（Ｓｉｍｕｌａｔｉｏｎ Ｐｒｏｇｒａｍ ｗｉｔｈ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ Ｅｍｐｈａｓｉｓ）と称されるシミュレーションソフトウエアが広く用いられている。この回路シミュレータを用いて、トランジスタを含む電子回路の特性をシミュレートするためには、コンパクトモデルと呼ばれる、トランジスタのシミュレーションモデルが必要となる。
【0004】
単結晶の半導体層から形成されるＭＯＳ型ＦＥＴ（Ｍｅｔａｌ―Ｏｘｉｄｅ―Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｔｙｐｅ Ｆｅｉｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）用のコンパクトモデルとしては、たとえば、ＢＳＩＭ（Ｂｅｒｋｅｌｅｙ Ｓｈｏｒｔ－Ｃｈａｎｎｅｌ ＩＧＦＥＴ Ｍｏｄｅｌ）、ＨｉＳＩＭ（Ｈｉｒｏｓｈｉｍａ－Ｕｎｉｖ． ＳＴＡＲＣ ＩＧＦＥＴ Ｍｏｄｅｌ）などのモデルが利用されている。一方、非単結晶の半導体層から形成される薄膜トランジスタ用のコンパクトモデルとしては、たとえば、特許文献１および特許文献２、ならびに、非特許文献１が開示するモデルが知られている。
【0005】
しかし、これらの薄膜トランジスタ用コンパクトモデルには、チャネル内を自由に移動するキャリア電荷および結晶欠陥に起因する捕獲準位に捕獲されたトラップ電荷の時間遅れ効果（Ｎｏｎ－Ｑｕａｓｉ－Ｓｔａｔｉｃ効果、以下ＮＱＳ効果と称する）が反映されていない。ＮＱＳ効果とは、トランジスタに電圧などの信号を入力してから、チャネル内の各種電荷の電荷量が熱平衡状態に達するまでに時間を要する（時間差が生じる）現象をいう。トラップ電荷の電荷量が熱平衡状態に達するまでの時間は、キャリア電荷の電荷量が熱平衡状態に達するまでの時間よりも著しく遅い。トラップ電荷の電荷量が熱平衡状態に達するまでの時間は、たとえば数秒から数十秒程度である。
【0006】
特許文献３には、キャリア電荷のＮＱＳ効果を反映したＭＯＳ型ＦＥＴ用コンパクトモデルが開示されている。特許文献３では、ＭＯＳ型ＦＥＴに電圧を印加してからキャリア電荷の電荷量が平衡状態に達するまで、キャリア電荷の電荷量は指数関数的に時間変化する（一次遅れ応答の時間依存性を有する）と仮定して、モデルを構築している。
【0007】
非特許文献２には、トラップ電荷のＮＱＳ効果を反映した薄膜トランジスタ用コンパクトモデルが開示されている。非特許文献２では、特許文献３に記載のモデルを応用して、薄膜トランジスタ用コンパクトモデルにトラップ電荷のＮＱＳ効果を取り込んでいる。
【先行技術文献】
【特許文献】
【0008】
【文献】特開２０１０－０６２４４１号公報
【文献】特開２０１３－０８０８４７号公報
【文献】特開２０１０－１７１３８４号公報
【非特許文献】
【0009】
【文献】ＩＥＥＥ Ｔｒａｎｓ． Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ， ｖｏｌ．３６， Ｎｏ．１２ ｐｐ． ２７６４－２７６９， １９８９．
【文献】ＩＥＥＥ Ｔｒａｎｓ． Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ， ｖｏｌ．６２， Ｎｏ．３ ｐｐ． ８６２－８６８， ２０１５．
【発明の概要】
【発明が解決しようとする課題】
【0010】
トラップ電荷のＮＱＳ効果を反映した、従来の薄膜トランジスタ用コンパクトモデルは、実測結果を良好に再現するとは言えない。具体的には、トラップ電荷の電荷量の、熱平衡状態に達するまでの過渡的な時間変化が、キャリア電荷のように、単純な指数関数として表せるとの仮定は、適当であるとは言えない。
【0011】
本開示は、このような課題に鑑みてなされたものであり、その主な目的は、実測結果をより良好に再現する、トランジスタの特性のシミュレーション方法を提供することにある。
【課題を解決するための手段】
【0012】
本開示の主な観点によると、トランジスタの特性のシミュレーション方法であって、前記トランジスタは、相互に離間するソース部およびドレイン部と、該ソース部と該ドレイン部との間に位置するチャネル部と、を含む半導体層と、前記半導体層のチャネル部に対向するゲート電極と、を含み、過程ａ）前記チャネル部の内部を移動するキャリア電荷および前記チャネル部の捕獲準位に捕獲されるトラップ電荷を含む電荷と、前記チャネル部の内部の静電ポテンシャルと、の関係を表すポアソンの式、ならびに、前記ゲート電極と前記チャネル部とに蓄積される電荷に適用される電荷中性則、に基づいて、熱平衡状態における前記トラップ電荷の電荷量である熱平衡トラップ電荷量Ｑ´Ｔを求める過程と、過程ｂ）前記ゲート電極と前記半導体層との間に電圧を印加してから前記トラップ電荷の電荷量が前記熱平衡トラップ電荷量Ｑ´
Ｔ
に達するまでに含まれる時刻の、過渡的な前記トラップ電荷の電荷量である過渡トラップ電荷量ｑＴを求める過程であって、該過渡トラップ電荷量ｑＴの時間変化が、相互に異なる時定数を有する複数の指数関数を重ね合わせた関数で表されるとして、該過渡トラップ電荷量ｑＴを求める過程と、過程ｃ）前記過渡トラップ電荷量ｑＴに基づいて、前記キャリア電荷の電荷量であるキャリア電荷量ｑＩを求める過程と、過程ｄ）前記キャリア電荷量ｑＩに基づいて、前記ソース部と前記ドレイン部との間に流れるドレイン電流Ｉｄを求める過程と、を有する、トランジスタの特性のシミュレーション方法、が提供される。
【発明の効果】
【0013】
本開示によれば、実測結果をより良好に再現する、トランジスタの特性のシミュレーション方法が提供される。
【図面の簡単な説明】
【0014】
【図1】一般的なコンピュータの構成を示すブロック図である。
【図2】回路シミュレータの処理フローを示すフローチャートである。
【図3】上段は、シミュレーションモデルとなるトランジスタを示す断面図であり、下段は、トランジスタを構成する半導体層内の、静電ポテンシャル分布および電荷分布を示す模式図である。
【図4】実施形態によるトランジスタの特性のシミュレーション方法のフローチャートである。
【図5】作製したトランジスタを示す断面図である。
【図6】トランジスタの過渡応答電流特性に関する実測結果およびシミュレーション結果を示すグラフである。
【図7】トランジスタのチャネル長を４μｍとしたときの、ドレイン電流Ｉｄ―ゲート電圧Ｖｇ特性に関する実測結果およびシミュレーション結果を示すグラフである。
【図8】トランジスタのチャネル長を１００μｍとしたときの、ドレイン電流Ｉｄ―ゲート電圧Ｖｇ特性に関する実測結果およびシミュレーション結果を示すグラフである。
【図9】トランジスタのチャネル長を４μｍとしたときの、ドレイン電流Ｉｄ―ドレイン電圧Ｖｄ特性に関する実測結果およびシミュレーション結果を示すグラフである。
【図10】トランジスタのチャネル長を１００μｍとしたときの、ドレイン電流Ｉｄ―ドレイン電圧Ｖｄ特性に関する実測結果およびシミュレーション結果を示すグラフである。
【図11】トランジスタのヒステリシス特性に関する実測結果およびシミュレーション結果を示すグラフである。
【図12】トランジスタのオーバーシュート特性およびアンダーシュート特性に関する実測結果およびシミュレーション結果を示すグラフである。
【図13】上段は、トランジスタに印加する電圧波形を示すグラフであり、中段は、トランジスタの履歴特性に関する実測結果を示すグラフであり、下段は、トランジスタの履歴特性に関するシミュレーション結果を示すグラフである。
【図14】ディスプレイデバイスに対応する等価回路図である。
【図15】上段および下段は、それぞれ、ディスプレイデバイスを表す等価回路に入力されるＶｓｃａｎおよびＶｄａｔａの電圧波形を示すグラフである。
【図16】上段は、ディスプレイデバイスの等価回路の電気的特性に関する実測結果および、複数の時定数を用いたシミュレーション方法によるシミュレーション結果を示すグラフであり、下段は、上段のグラフの一部を拡大したグラフである。
【図17】上段は、ディスプレイデバイスの等価回路の電気的特性に関する実測結果、および、単一の時定数を用いたシミュレーション方法によるシミュレーション結果を示すグラフであり、下段は、上段のグラフの一部を拡大したグラフである。
【発明を実施するための形態】
【0015】
実施形態によるトランジスタの特性のシミュレーション方法を説明する。なお、以下のシミュレーション方法は、通常、ワークステーション、パーソナルコンピュータ等の一般的なコンピュータが読み取れるように、プログラムとして記述される。特に、回路シミュレータＳＰＩＣＥでコンパクトモデルとして利用できるように記述される。そして、記述されたプログラムをコンピュータ（特に、そのコンピュータに組み込まれた回路シミュレータＳＰＩＣＥ）に実行させることにより、所望のトランジスタの特性、さらには当該トランジスタを含む電子回路の特性をシミュレートする。
【0016】
図１に、一般的なコンピュータの構成を簡易的に示す。コンピュータ９０は、入力装置９１、記憶装置（メモリ）９２、中央処理装置（ＣＰＵ，Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）９３および出力装置９４を含む。これらの装置は、バスライン（信号伝送路）で共通接続されている。
【0017】
入力装置９１は、たとえば、キーボード、操作パネル、音声入力装置、種々のデータ読み取り装置などを含む。入力装置９１により、シミュレーションに必要な基本情報、シミュレーションの対象となる回路図（回路網トポロジー）、コンパクトモデル（数理モデル式）などが入力される。
【0018】
記憶装置９２は、たとえば、フラッシュメモリ、ハードディスクなどを含む。記憶装置９２には、入力装置９１により入力された各種情報、回路シミュレータに関するプログラムおよび以下に詳説するシミュレーション方法に対応するプログラム、プログラムにしたがって算出されたシミュレーション結果などが記憶される。
【0019】
中央処理装置９３は、記憶装置９２に記憶される各種プログラムにしたがって演算処理を行う。また、演算処理の結果に基づいて、各装置の制御を行う。
【0020】
出力装置９４は、たとえば、モニタ、プリンタ、外部記憶装置などを含む。出力装置９４は、たとえば、中央処理装置９３の演算処理の結果（シミュレーション結果）を出力（表示）する。
【0021】
【0022】
回路シミュレータ９５には、ネットリストと呼ばれる様々な回路素子を含む回路網トポロジー（たとえば後述する有機ＥＬディスプレイの等価回路図）の情報９６、が入力される。回路シミュレータ９５は、キルヒホッフの法則に基づいて、その回路網トポロジーに対応する回路網方程式（非線形多次元連立方程式）を解く。すなわち、回路網を構成する回路素子の全端子（ノード）の電圧値および電流値を求める。
【0023】
トランジスタを含む電子回路の特性をシミュレートする場合には、トランジスタの端子電圧と端子電流との関係を表すコンパクトモデル（数理モデル式）９７が、回路網方程式に取り込まれる。コンパクトモデル９７に含まれるモデルパラメータは、トランジスタの実測結果に基づいて予め決定される。回路シミュレータ９５は、コンパクトモデルが取り込まれた回路網方程式を解くことにより、トランジスタを含む電子回路の特性９８（電流波形、電圧波形など）を出力する。
【0024】
図３に、本実施形態で想定するトランジスタのシミュレーションモデルを示す。上段は、トランジスタの構造を概略的に示す断面図であり、下段は、当該トランジスタにゲート電圧を印加したときの、半導体層（チャネル部）内の静電ポテンシャル分布および電荷分布を示す模式図である。
【0025】
図３の上段に示すように、シミュレーション対象となるトランジスタ５０として、半導体層３０と、ゲート絶縁膜２０と、ゲート電極１０と、が積層したゲート絶縁型のＴＦＴを想定する。半導体層３０は、チャネル部３１を、低抵抗のソース部３２とドレイン部３３とが挟む構造を有する。ゲート電極１０は、半導体層３０のチャネル部３１に対向配置される。半導体層３０（チャネル部３１）とゲート電極１０との間に、ゲート絶縁膜２０が配置される。
【0026】
半導体層３０は、結晶欠陥（捕獲準位）を多く含む非単結晶の半導体材料から構成される。また、トランジスタ５０は、たとえばｎチャネル型のＴＦＴを構成する。なお、ｐチャネル型のＴＦＴを想定する場合には、以下の電圧や電荷の極性を反転すればよい。
【0027】
半導体層３０の厚み方向をｘ方向（ｘ軸）と定義し、半導体層３０とゲート絶縁膜２０との界面の位置をｘ軸の原点に設定する。また、ソース部３２、チャネル部３１およびドレイン部３３が並ぶ方向をｙ方向（ｙ軸）と定義し、ソース部３２とチャネル部３１との境界の位置を原点に設定する。ｘ軸およびｙ軸は相互に直交し、さらにそれらに直交する方向をｚ方向（ｚ軸，不図示）と定義する。チャネル部３１のｙ軸に沿う長さをＬとし、ｚ軸に沿う幅をＷとする。
【0028】
図３の下段に示すように、ゲート電極１０と半導体層３０との間に電圧Ｖｇを印加したとき、ゲート絶縁膜２０に印加される電圧をＶｏｘ、半導体層３０（チャネル部３１）に印加される電圧（半導体層内における静電ポテンシャルともいう）をφとする。なお、半導体層３０の表面（ゲート絶縁膜２０との界面）における静電ポテンシャルを、表面ポテンシャルφｓとする。
【0029】
このとき、ゲート電極１０に帯電するゲート電荷の電荷密度（単位体積当たりの電荷量）をＱＧとし、半導体層内に誘起されるキャリア電荷の電荷密度をＱＩ，トラップ電荷の電荷密度をＱＴとする。また、ゲート絶縁膜２０の電気容量（単位面積当たり）をＣｇとする。
【0030】
半導体層３０は、通常、価電子帯および伝導帯を有するバンドギャップ構造を有する。価電子帯の頂上のエネルギーをＥｖとし、伝導帯の底のエネルギーをＥｃとする。
【0031】
以上のようなトランジスタについて、その電気的特性、特にソース部とドレイン部との間（チャネル部内）を流れる電流（ドレイン電流Ｉｄと呼ぶ）をシミュレートする。
【0032】
図４に、トランジスタの特性のシミュレーション方法の全体的なフローを示す。本実施形態によるシミュレーション方法は、主に、シミュレーションに必要な情報を準備する過程（Ｓ１１０）と、準備した情報を用いて、トラップ電荷の熱平衡状態における電荷量（熱平衡トラップ電荷量）Ｑ´Ｔを求める過程（Ｓ１２０）と、当該電荷量Ｑ´Ｔを用いて、トラップ電荷の、熱平衡状態に達するまでの過渡的な電荷量（過渡トラップ電荷量）ｑＴを求める過程（過程Ｓ１３０）と、当該電荷量ｑＴを用いて、キャリア電荷の電荷量Ｑ´Ｉおよびドレイン電流Ｉｄを求める過程（Ｓ１４０，Ｓ１５０）と、を有する。以下、各過程Ｓ１１０～Ｓ１７０を詳細に説明する。
【0033】
過程Ｓ１１０において、シミュレーションに必要な情報、たとえばモデルパラメータ、ＴＦＴ素子情報、端子電圧情報などを準備する。モデルパラメータとは、キャリア電荷の移動度（表面キャリア移動度μｄ）、捕獲準位のエネルギー分布に関するパラメータＴ０，ＮＴＣなどのパラメータであり、ＴＦＴの実測結果に基づいて予めモデリングされるパラメータである。ＴＦＴ素子情報とは、チャネル長Ｌやチャネル幅Ｗ、また、ゲート絶縁膜の厚みなどの情報である。端子電圧情報とは、ゲート電極やソース部、ドレイン部での電圧値（それぞれゲート電圧Ｖｇ、ソース電圧Ｖｓおよびドレイン電圧Ｖｄと呼ぶ）である。
【0034】
次に、熱平衡状態におけるトラップ電荷の電荷量（熱平衡トラップ電荷量）Ｑ´Ｔを求める過程である過程Ｓ１２０について説明する。
【0035】
過程Ｓ１２０では、基本情報に基づいて、主に、熱平衡状態におけるトラップ電荷の電荷量（熱平衡トラップ電荷量）を算出する。具体的には、熱平衡トラップ電荷量を、トラップ電荷の面電荷密度Ｑ´Ｔとして算出する。なお、熱平衡トラップ電荷量を、チャネル部全域の総トラップ電荷量として求めてもよい。
【0036】
以下に、熱平衡トラップ電荷量（面電荷密度）Ｑ´Ｔの算出過程を詳説する。この算出過程は、半導体層の表面ポテンシャルを算出する過程と、当該表面ポテンシャルに基づいて、熱平衡トラップ電荷量（面電荷密度）Ｑ´Ｔを算出する過程と、を含む。なお、この算出過程において、熱平衡状態におけるキャリア電荷の面電荷密度、ドレイン電流なども同時に算出することができる。
【0037】
［表面ポテンシャルの算出］
最初に、半導体層（チャネル部）の表面ポテンシャルを求める。表面ポテンシャルφｓは、概略、ポアソンの式および電荷中性則に基づいて算出される。ポアソンの式とは、キャリア電荷およびトラップ電荷とチャネル部に誘起される静電ポテンシャルとの関係を表し、ここでは次の式（１）として表せる。
最初に、半導体層（チャネル部）の表面ポテンシャルを求める。表面ポテンシャルφｓは、概略、ポアソンの式および電荷中性則に基づいて算出される。ポアソンの式とは、キャリア電荷およびトラップ電荷とチャネル部に誘起される静電ポテンシャルとの関係を表し、ここでは次の式（１）として表せる。
【0038】
【数1】
【0039】
ここで、φ（ｘ）は、半導体層内の厚み方向（ｘ方向）における静電ポテンシャル、ＱＴ（ｘ）およびＱＩ（ｘ）は、それぞれ、半導体層内の厚み方向（ｘ方向）におけるトラップ電荷およびキャリア電荷の電荷密度、である。また、εは半導体層の誘電率である。
【0040】
電荷中性則とは、ゲート電極、ゲート絶縁膜、および、半導体層をキャパシタと見なしたとき、キャパシタに帯電する電荷が電気的に中性を保つ（正負で同じ電荷量が帯電する）とする物理法則であり、ここでは次の式（２）として表せる。
【0041】
【数2】
【0042】
ここで、Ｃｇはゲート絶縁膜の電気容量、Ｖｇはゲート電圧、Ｖｆｂは半導体層のフラットバンド電圧、（ｄφｓ／ｄｘ）はゲート絶縁膜と半導体層との界面における、半導体層側の電界強度、である。
【0043】
上記式（１）におけるＱＴ（ｘ）およびＱＩ（ｘ）は、それぞれ次の式（３）および式（４）で与えられる。
【0044】
【数3】
【0045】
【数4】
【0046】
ここで、ｑは電気素量、ｋＢはボルツマン定数、ｎｉは半導体層の真性キャリア密度、Ｔは温度、である。また、Ｔ０およびＮＴＣは捕獲準位のエネルギー分布に関するモデルパラメータである。なお、トラップ電荷の電荷密度ＱＴ（ｘ）を表す式は、上記式（３）に限定されるものではない。たとえばＮＴＣおよびＴ０の値が異なる２つの指数関数の和で表される解析関数、静電ポテンシャルφ（ｘ）に依存しない定数関数などで表現してもよい。
【0047】
上記式（３），（４）を代入した上記式（１）を積分することにより得られる（ｄφｓ／ｄｘ）を、上記式（２）に代入して、次の式（５）を得る。
【0048】
【数5】
【0049】
ここで、Ｆ（φｓ）は次の式（６）で与えられる。
【0050】
【数6】
【0051】
上記式（５），（６）が外部から与えるゲート電圧Ｖｇと表面ポテンシャルΦｓとの関係を表す基本方程式である。これらの方程式は、非線形方程式であり、解析的には解けない。そこで、たとえばニュートン・ラフソン法により数値的に解く。
【0052】
たとえば、チャネル部のソース部側端部（ｙ＝０，ゲート電圧＝Ｖｇ，ソース電圧＝０Ｖ）、および、ドレイン部側端部（ｙ＝Ｌ，ゲート電圧＝Ｖｇ，ドレイン電圧＝Ｖｄ）において、これらの方程式を解くことにより、ソース部側およびドレイン部側の端部での表面ポテンシャルφｓ０，φｓＬをそれぞれ求める。
【0053】
［熱平衡トラップ電荷量の算出］
まず、熱平衡状態におけるトラップ電荷（およびキャリア電荷）の電荷量の導出過程を説明する。
まず、熱平衡状態におけるトラップ電荷（およびキャリア電荷）の電荷量の導出過程を説明する。
【0054】
ＴＦＴおよび単結晶ＭＯＳＦＥＴを含む、絶縁ゲート型ＦＥＴのドレイン電流は、一般に、次の式（７）で与えられる。
【0055】
【数7】
【0056】
ここで、Ｖｃは、チャネル部の静電ポテンシャルであり、位置ｙの関数である。また、Ｑ´Ｉ（Ｖｃ）は、半導体層（チャネル部）の深さ方向にキャリア電荷の電荷密度ＱＩ（ｘ）を積分した、キャリア電荷の面電荷密度であり、次の式（８）で与えられる。
【0057】
【数8】
【0058】
上記式（７），（８）により、ドレイン電流Ｉｄは次の式（９）により定式化される。
【0059】
【数9】
【0060】
上記式（９）は、ｘ方向およびｙ方向の２重積分を含み、解析的には解けない。ここで、キャリア電荷の電荷量（電荷密度）が、トラップ電荷の電荷量（電荷密度）に比べて無視できるほど小さいと近似して、次の式（１０）を得る。
【0061】
【数10】
【0062】
上記式（１０）を上記式（８）に代入することにより、キャリア電荷およびトラップ電荷の面電荷密度Ｑ´Ｉ，Ｑ´Ｔは、次の式（１１），（１２）により定式化される。
【0063】
【数11】
【0064】
【数12】
【0065】
前述の過程で算出された表面ポテンシャルφｓの値を、上記式（１２）に代入することにより、熱平衡トラップ電荷量Ｑ´Ｔを求める。
【0066】
［ドレイン電流の算出］
ここで、便宜のため、ドレイン電流Ｉｄの算出過程も説明する。
ここで、便宜のため、ドレイン電流Ｉｄの算出過程も説明する。
【0067】
前述の過程で求めたソース端およびドレイン端における表面ポテンシャルφｓ０，φｓＬを、上記式（１１）に代入することにより、ソース端およびドレイン端におけるキャリア電荷の面電荷密度Ｑ´ＩＳおよびＱ´ＩＤは、それぞれ次の式（１３），（１４）により定式化される。
【0068】
【数13】
【0069】
【数14】
【0070】
ドレイン電流Ｉｄのｙ方向についての積分は、いわゆるＵＣＣＭ（Ｕｎｉｆｉｅｄ Ｃｈａｒｇｅ Ｃｏｎｔｒｏｌ Ｍｏｄｅｌ）の方法で解くことができる（詳細は次を参照。Ｃ． Ｇａｌｕｐ－Ｍｏｎｔｏｒｏ ａｎｄ Ｍ． Ｃ． Ｓｃｈｎｅｉｄｅｒ， “ＭＯＳＦＥＴ ＭＯＤＥＬＩＮＧ ＦＯＲ ＣＩＲＣＵＩＴ ＡＮＡＬＹＳＩＳ ＡＮＤ ＤＥＳＩＧＮ”， Ｓｉｎｇａｐｏｒｅ， Ｗｏｒｌｄ Ｓｃｉｅｎｔｉｆｉｃ，２００７．）。その結果、次の式（１５）を得る。
【0071】
【数15】
【0072】
ここで、ｎはスロープファクターと呼ばれ、次の式（１６）で与えられる。
【0073】
【数16】
【0074】
ここで、ＣＴは、トラップ電荷の面電荷密度Ｑ´Ｔを表面ポテンシャルφｓに関して微分することにより求められ、次の式（１７）で与えられる。
【0075】
【数17】
【0076】
以上に説明した各種パラメータに関する関係式は、たとえば近似の方法によって変わってくるものであり、他の近似の方法を用いて各種パラメータに関する関係式を導出してもよい。また、他の物理的要因を加味して各種パラメータに関する関係式を導出してもかまわない。
【0077】
次に、熱平衡状態に達するまでの過渡的なトラップ電荷の電荷量（過渡トラップ電荷量）ｑＴを求める過程である過程Ｓ１３０について説明する。
【0078】
過程Ｓ１３０では、算出した熱平衡トラップ電荷量（面電荷密度）Ｑ´Ｔに基づいて、熱平衡状態に達するまでの過渡的なトラップ電荷の電荷量（過渡トラップ電荷量）を算出する。具体的には、過渡トラップ電荷量を、次の式（１８）～（２０）により、面電荷密度ｑＴとして算出する。
【0079】
【数18】
【0080】
【数19】
【0081】
【数20】
【0082】
上記式（１８）について説明する。
【0083】
トラップ電荷ｑ
Ｔ
（ｔ
ｉ
）を構成する単位電荷ｑ
Ｔ
ｊ
（ｔ
ｉ
）が、それぞれ異なる遅延時定数τ
ＮＱＳ
ｊ
を有していると仮定する。遅延時定数τ
ＮＱＳ
ｊ
とは、トランジスタに電圧が印加されてから、単位電荷が捕獲準位に捕獲されるまでに要する時間（あるいは捕獲されている単位電荷が放出されるまでに要する時間）を表すパラメータである。
【0084】
トラップ電荷を構成する単位電荷の、遅延時定数τ
ＮＱＳ
に関する確率分布（遅延時定数τを確率変数とし、単位電荷の数量を確率密度とする確率密度関数）が、たとえば次の式（２１）に表される正規対数分布に適合すると仮定する。
【0085】
【数21】
【0086】
ここで、ＮＴはトラップ電荷を構成する単位電荷の数量、ｕは遅延時定数の対数ｌｏｇ（τ
ＮＱＳ
）である。また、μはこの分布の平均、σは標準偏差である。なお、トラップ電荷を構成する単位電荷は、遅延時定数τ
ＮＱＳ
に関して、広範に分布していると仮定することが好ましく、正規対数分布のほかにも、ロングテールな分布、たとえば、べき乗分布、レヴィ分布、パレート分布などに従うと仮定してもよい。
【0087】
なお、トラップ電荷を構成する単位電荷はそれぞれ電気素量に対応した電荷量を有しているため、この分布を、遅延時定数τに関するトラップ電荷の電荷量分布とみなしてもよい。遅延時定数τに関するトラップ電荷の電荷量分布の全体（全面積）は、熱平衡トラップ電荷量Ｑ´Ｔに相当する。
【0088】
上記式（２１）によって与えられる確率分布関数は、遅延時定数τ
ＮＱＳ
の連続関数である。計算コストを削減するため、この確率分布関数は、トラップ電荷を構成する単位電荷が、全体として、ｎ個（ｎは２以上の整数）の代表的な遅延時定数τＮＱＳ
１～τＮＱＳ
ｎを有する離散関数に近似される。このとき、遅延時定数τＮＱＳ
１～τＮＱＳ
ｎを有する単位電荷の数量をそれぞれＮＴ
１～ＮＴ
ｎとする。あるいは、遅延時定数τＮＱＳ
１～τＮＱＳ
ｎを有する単位電荷の、全体に対する割合（重み）をそれぞれＰ１～Ｐｎとしてもよい。
【0089】
遅延時定数τＮＱＳ
１～τＮＱＳ
ｎ各々を有する単位電荷の総電荷量をＱＴ
１～ＱＴ
ｎとする。電荷量ＱＴ
１～ＱＴ
ｎは、それぞれ、電気素量ｑ×単位電荷の数量ＮＴ
１～ＮＴ
ｎに対応し、さらには、熱平衡トラップ電荷量Ｑ´Ｔ×重みＰ１～Ｐｎに対応する。このことは、遅延時定数τＮＱＳ
１～τＮＱＳ
ｎ各々を有する単位電荷の総電荷量ＱＴ
１～ＱＴ
ｎの総和が熱平衡トラップ電荷量Ｑ´Ｔに等しいとする上記式（１８）を表している。
【0090】
上記式（１９）について説明する。ｔｉおよびｔｉ－１は、それぞれ、第ｉ（ｉは１以上の整数）の時刻、および、当該時刻ｔｉより前の時刻を表す。また、τＮＱＳ
ｊは、遅延時定数τＮＱＳ
１～τＮＱＳ
ｎのうちの第ｊ（ｊは１以上ｎ以下の整数）の遅延時定数である。
【0091】
ＱＴ
ｊは、遅延時定数τＮＱＳ
ｊを有する単位電荷の総電荷量（熱平衡状態におけるトラップ電荷の電荷量の一部）である。ｑＴ
ｊ（ｔｉ）およびｑＴ
ｊ（ｔｉ－１）は、それぞれ時刻ｔｉ，ｔｉ－１におけるトラップ電荷の過渡的な電荷量（ＮＱＳ効果を反映した過渡的なトラップ電荷の電荷量の一部）である。
【0092】
この関係式は、特許文献３に記載のモデルを応用して導出される。この関係式は、トラップ電荷の過渡的な電荷量ｑＴ
ｊが、トラップ電荷の熱平衡状態における電荷量ＱＴ
ｊにむかって、遅延時定数τＮＱＳ
ｊに相当する時間遅れて収束していくことを表している。
【0093】
なお、時刻ｔ０における電荷量ｑＴ
ｊ（ｔ０）を０とし、時刻ｔ∞における電荷量ｑＴ
ｊ（ｔ∞）をＱＴ
ｊとする境界条件のもと、上記式（１９）を積分すると、次の式（２２）を得る。この関係式によれば、トラップ電荷の過渡的な電荷量ｑＴ
ｊは、時間の経過とともに指数関数的に減衰する（一次遅れ応答の時間依存性を有する）。
【0094】
【数22】
【0095】
上記式（２０）について説明する。過渡トラップ電荷量ｑＴは、第１から第ｎのトラップ電荷の過渡的な電荷量ｑＴ
１～ｑＴ
ｎの総和である。
【0096】
上記式（２２）によれば、第ｊのトラップ電荷の過渡的な電荷量ｑＴ
ｊの時間変化は、単一の時定数を有する指数関数で表せる。したがって、第１から第ｎのトラップ電荷の過渡的な電荷量ｑＴ
１～ｑＴ
ｎの総和である過渡トラップ電荷量ｑＴの時間変化は、時定数τＮＱＳ
１～τＮＱＳ
ｎを有する複数の指数関数を重ね合わせた関数で表される。このように、複数の指数関数を重ね合わせることによって、現実のＮＱＳ効果（時間遅れ効果）をより正確に計算することが可能となる。
【0097】
ＱＴ
ｊやτＮＱＳ
ｊのモデルパラメータ、また、μやσの分布パラメータは、ＴＦＴ素子の実測結果などから予めモデリングされる。また、トラップ電荷の分割数ｎは小さすぎると、シミュレーション結果と実測結果との乖離が大きくなり、大きすぎると計算処理の負荷が大きくなって、シミュレーション結果を算出するまでの時間が長くなる。本発明者の検討によれば、ｎは５～１０程度が適当である。
【0098】
次に、熱平衡状態に達するまでの過渡的なキャリア電荷の電荷量（過渡キャリア電荷量）ｑＩを求める過程である過程Ｓ１４０について説明する。
【0099】
過程Ｓ１４０では、熱平衡トラップ電荷量（面電荷密度）Ｑ´Ｔ、および、過渡トラップ電荷量（面電荷密度）ｑＴ、に基づいて、キャリア電荷の電荷量（面電荷密度）ｑＩを算出する。トラップ電荷は、ドレイン電流に直接寄与しない。したがって、トラップ電荷のＮＱＳ効果が、どのようにキャリア電荷、ないしはドレイン電流に影響を与えるのかを検討する必要がある。
【0100】
トラップ電荷のＮＱＳ効果が、キャリア電荷の増減に影響を与えると仮定する。つまり、熱平衡トラップ電荷量Ｑ´Ｔから過渡トラップ電荷量ｑＴを差し引いたトラップ電荷の電荷増減量が、キャリア電荷の電荷増減量に相当すると仮定する。この場合、上記式（１１）に示される、熱平衡状態におけるキャリア電荷の電荷量Ｑ´Ｉに、次の式（２３）により表されるキャリア電荷の電荷増減量ｑＩ
ＮＱＳを加算することにより、ＮＱＳ効果を反映した過渡キャリア電荷量（面電荷密度）ｑＩ１を算出することができる。
【0101】
【数23】
【0102】
また、トラップ電荷のＮＱＳ効果が、ゲート電荷（ゲート電極に帯電される電荷）の増減に影響を与えると仮定してもよい。つまり、熱平衡トラップ電荷量Ｑ´Ｔから過渡トラップ電荷量ｑＴを差し引いたトラップ電荷の電荷増減量が、ゲート電荷の電荷増減量に相当すると仮定してもよい。この場合、実際のゲート電圧Ｖｇに、次の式（２４）により表されるゲート電圧変化量ΔＶｇが加算された、実効ゲート電圧Ｖｇ＋ΔＶｇがゲート電極に印加されると仮定する。
【0103】
【数24】
【0104】
ゲート電極に実効ゲート電圧Ｖｇ＋ΔＶｇが印加されると仮定して、上記式（１）～（１１）を解くことにより、ＮＱＳ効果を反映したキャリア電荷の電荷量（面電荷密度）ｑＩ２を算出することができる。本発明者による検討によれば、キャリア電荷の電荷量ｑＩ２を用いたシミュレーション結果のほうが、キャリア電荷の電荷量ｑＩ１を用いたシミュレーション結果よりも、実測結果に近いことがわかっている。
【0105】
なお、より正確に、ＮＱＳ効果を反映したキャリア電荷の電荷量（過渡キャリア電荷量）を算出する場合には、特許文献３に開示されるモデルを援用してもよい。特許文献３に開示されるモデルを援用して、キャリア電荷自体の移動に係る時間遅れを取り込むことにより、より正確にＮＱＳ効果を反映したキャリア電荷の電荷量を算出することができる。
【0106】
次に、ドレイン電流Ｉｄを求める過程である過程Ｓ１５０について説明する。
【0107】
過程Ｓ１５０では、過渡キャリア電荷量ｑＩ（ＮＱＳ効果を反映したキャリア電荷の電荷量ｑＩ１，ｑＩ２）に基づいて、ドレイン電流Ｉｄを算出する。具体的には、キャリア電荷の、ソース端およびドレイン端の電荷量ｑＩＳ，ｑＩＤに基づいて、上記式（１５）により、ドレイン電流Ｉｄを算出する。
【0108】
過程Ｓ１６０では、トランジスタに電圧などの信号が入力されてから十分に時間が経過したか否かが判定される。たとえば、時刻ｔ
ｉ
において、過渡トラップ電荷量ｑ
Ｔ
が、熱平衡トラップ電荷量Ｑ´
Ｔ
に達し、安定しているか否かが判定される。時間が十分に経過している場合（電荷量ｑ
Ｔ
が電荷量Ｑ´
Ｔ
に達し、安定している場合）は、シミュレーションを終了する。また、時間が十分に経過していない場合（電荷量ｑ
Ｔ
が電荷量Ｑ´
Ｔ
に達していない場合）は、時刻ｔ
ｉ
よりも後の時刻ｔ
ｉ＋１
に時間ステップを送り（過程Ｓ１７０）、過程Ｓ１３０～過程Ｓ１５０を再度実行する。
【0109】
以上、本実施形態によるシミュレーション方法により、トランジスタの電気的特性がシミュレートされる。次に、本実施形態のシミュレーション方法によるシミュレーション結果と実測結果とを比較する。まずは、実測したｐチャネル型ＴＦＴの基本構造および製造方法を説明する。
【0110】
図５に、実測したＴＦＴの概略的な断面図を示す。
【0111】
基板４２として、ガラス基板あるいは樹脂フィルムを用意する。用意した基板４２には、電気絶縁性を有するアンダーコート膜４４が形成されている。アンダーコート膜４４は、シリコン酸化膜ＳｉＯ２とシリコン窒化膜ＳｉＮとが積層した構造を有する。
【0112】
アンダーコート膜４４の上に、多結晶シリコン（ｐｏｌｙ－Ｓｉ）からなる半導体層３０を、所望のパターンで形成する。まず、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、アンダーコート膜４４上に、アモルファスシリコン膜を堆積する。当該アモルファスシリコン膜にエキシマレーザを照射して、アモルファスシリコン膜を結晶化させる。これにより、たとえば層厚がおよそ５０ｎｍである多結晶シリコン層が形成される。その後、既知のホトリソグラフィおよびエッチングプロセスにより、多結晶シリコン層を所望のパターンに成形して、半導体層３０を得る。
【0113】
プラズマＣＶＤ法により、半導体層３０の表面に、ＳｉＯ２からなるゲート絶縁膜２０を形成する。ゲート絶縁膜２０の膜厚は約１００ｎｍである。
【0114】
ゲート絶縁膜２０上に、チャネル部３１に相対するようにゲート電極１０を形成する。まず、スパッタリング法により、ゲート絶縁膜２０上に、モリブデン膜を堆積する。その後、既知のホトリソグラフィおよびエッチングプロセスにより、モリブデン膜を所望のパターンに成形して、ゲート電極１０を得る。ゲート電極１０の厚みは、約１００ｎｍである。
【0115】
ゲート電極１０をマスクとして、イオン注入法により、半導体層３０に約１×１０１５ｃｍ－２のボロンを注入する。その後、約５００°で熱処理（活性化）し、低抵抗のｐ型シリコン領域（ソース部３２およびドレイン部３３）を形成する。
【0116】
半導体層３０は、互いに離間されて配置されたソース部３２およびドレイン部３３と、ソース部３２およびドレイン部３３の間に位置づけられるチャネル部３１と、を含む。チャネル部３１は、不純物がドープされておらず、Ｉ型の導電型を構成する。
【0117】
プラズマＣＶＤ法により、ゲート電極１０を覆う層間絶縁膜２１を形成する。層間絶縁膜２１はＳｉＯ２からなり、その膜厚は約３００ｎｍである。
【0118】
ゲート絶縁膜２０および層間絶縁膜２１を貫通して、ソース部３２およびドレイン部３３にそれぞれ接続するソース電極１１およびドレイン電極１２を形成する。まず、既知のホトリソグラフィとエッチングプロセスにより、ゲート絶縁膜２０および層間絶縁膜２１に開口を形成する。その後、スパッタリング法により、ゲート絶縁膜２０および層間絶縁膜２１の開口を埋めるように、モリブデン層／アルミニウム層／モリブデン層からなる積層膜を形成する。当該積層膜を、既知のホトリソグラフィとエッチングプロセスにより、所定のパターンに成形して、ソース電極１１およびドレイン電極１２を得る。
【0119】
プラズマＣＶＤ法により、ソース電極１１およびドレイン電極１２を覆う保護絶縁膜２２を堆積する。保護絶縁膜２２はシリコン窒化膜（ＳｉＮ）からなり、その膜厚は約２５０ｎｍである。
【0120】
以上により、ｐチャネル型のＴＦＴが完成する。なお、ディスプレイ等の製品においては、保護絶縁膜２２上にさらに、画像表示のために必要な電極や、絶縁膜、さらに、発光素子等が形成される。しかし、ここではそれらの説明を省略する。
【0121】
本発明者は、ｐチャネル型ＴＦＴの、過渡応答電流特性（図６）、直流電流（ＤＣ）特性（図７～図１０）、ヒステリシス特性（図１１）、オーバーシュート特性およびアンダーシュート特性（図１２）、履歴特性（図１３）について、本実施形態シミュレーション方法によるシミュレーション結果と実測結果とを比較した。その結果、いずれの特性においても、シミュレーション結果は、実測結果に良好に適合していることが確認された。以下、シミュレーション結果と実測結果との比較検討について説明する。
【0122】
【0123】
グラフには、実測結果（Ｍｅａｓｕｒｅｄとされるドット群で示される）ならびにシミュレーション結果（ａ）（破線で示される）および（ｂ）（実線で示される）が示される。シミュレーション結果（ａ）は、単一の遅延時定数τＮＱＳ
１を用いてドレイン電流Ｉｄを算出したシミュレーション結果であり、シミュレーション結果（ｂ）は、複数の遅延時定数τＮＱＳ
１～τＮＱＳ
７を用いてドレイン電流Ｉｄを算出したシミュレーション結果である。それらの結果は、ドレイン電圧Ｖｄを－１０Ｖに固定し、ゲート電圧Ｖｇを０Ｖから－２Ｖに変化させた後の、ドレイン電流Ｉｄの時間変化を示している。
【0124】
実測結果によれば、ドレイン電流Ｉｄが時間ｔに関してべき乗の依存性（Ｉｄ∝Ｉｄ（０）ｔ－α）を有している。これに対して、シミュレーション結果（ａ）は、ごくわずかな時間範囲でしか実測結果と一致していない。一方、シミュレーション結果（ｂ）は、シミュレーション結果（ａ）よりも長い時間範囲で実測結果と一致している。シミュレーション結果（ａ），（ｂ）の比較により、複数の遅延時定数を用いたシミュレーション結果が、現実のＮＱＳ効果（時間遅れ現象）をより正確に捉えていることがわかる。なお、遅延時定数以外のパラメータを調整することにより、シミュレーション結果をより実測結果に近づけることが可能である。
【0125】
図７～図１０に、ｐチャネル型ＴＦＴの直流電流（ＤＣ）特性を示す。図７は、チャネル長Ｌを４μｍとし、ドレイン電圧Ｖｄを変化させたときのドレイン電流Ｉｄ―ゲート電圧Ｖｇ特性を示し、図８は、チャネル長Ｌを１００μｍとし、ドレイン電圧Ｖｄを変化させたときのドレイン電流Ｉｄ―ゲート電圧Ｖｇ特性を示す。また、図９は、チャネル長Ｌを４μｍとし、ゲート電圧Ｖｇを変化させたときのドレイン電流Ｉｄ―ドレイン電圧Ｖｄ特性を示し、図１０は、チャネル長Ｌを１００μｍとし、ゲート電圧Ｖｇを変化させたときのドレイン電流Ｉｄ―ドレイン電圧Ｖｄ特性を示す。図７～図１０には、それぞれ実測結果（実線で示される）およびシミュレーション結果（破線で示される）が示されている。
【0126】
これらのグラフにより、シミュレーション結果が、広いチャネル長の範囲で、実測結果に適合していることが確認される。特に、ドレイン電流がゲート電圧Ｖｇに対して指数的に増大するサブスレショルド領域において、実測結果を良好に再現していることが確認される。
【0127】
なお、サブスレショルド領域におけるドレイン電流Ｉｄ（特にその立ち上がりの傾き）やオン領域におけるドレイン電流Ｉｄについて、シミュレーション結果を実測結果に近づけるためには、上記式（３）に示されるＮＴＣおよびＴ０、上記式（５）に示されるＶｆｂなどの数値設定が特に重要となる。本シミュレーションでは、ＮＴＣを４．３×１０１５，Ｔ０を１６６０，Ｖｆｂを－０．２に設定している。
【0128】
図１１に、ｐチャネル型ＴＦＴのヒステリシス特性を示す。図１１に示されるグラフの縦軸はドレイン電流Ｉｄに対応し、横軸はゲート電圧Ｖｇに対応する。グラフには、実測結果（Ｍｅａｓｕｒｅｄとされるドット群）とシミュレーション結果（実線）が示される。これらの結果は、ドレイン電圧Ｖｄを－１０Ｖに固定し、ゲート電圧Ｖｇを＋２．０Ｖから－６．０Ｖまで－０．１Ｖ／秒の立下り速度で変化させた後、さらにゲート電圧Ｖｇを－６．０Ｖから＋２．０Ｖまで＋０．１Ｖ／秒の立上がり速度で変化させたときのヒステリシス特性を示している。
【0129】
ゲート電圧Ｖｇを減少させる過程をＦｏｒｗａｒｄスイープ、増大させる過程をＲｅｖｅｒｓｅスイープとする。Ｒｅｖｅｒｓｅスイープの特性カーブは、Ｆｏｒｗａｒｄスイープの特性カーブに対して、ゲート電圧Ｖｇのマイナス方向にシフトする。これは、ｐｏｌｙ－ＳｉやアモルファスＳｉからなるＴＦＴにおいて一般に観測される現象である。
【0130】
このグラフにより、シミュレーション結果が、実測結果を良好に再現していることが確認される。なお、ヒステリシス特性について、シミュレーション結果を実測結果に近づけるためには、上記式（２１）に示されるμやσの数値設定が特に重要となる。本シミュレーションでは、μを３．７、σを１．０に設定している。
【0131】
図１２に、ｐチャネル型ＴＦＴのオーバーシュート特性およびアンダーシュート特性を示す。図１２に示されるグラフの縦軸はドレイン電流Ｉｄに対応し、横軸は時間ｔに対応する。グラフには、実測結果（実線）とシミュレーション結果（Ｓｉｍｕｌａｔｉｏｎとされるドット群）が示される。これらの結果は、ドレイン電圧Ｖｄを－１０Ｖに固定し、ゲート電圧Ｖｇを０Ｖから、－２．０Ｖ、－２．３Ｖ、－２．０Ｖ、と変化させたときの、ドレイン電流Ｉｄの時間変化を示している。
【0132】
実測結果によれば、ゲート電圧Ｖｇを０Ｖ（オフ電位）から－２．０Ｖ（中間電位）に変化させたときに、ドレイン電流Ｉｄのオーバーシュートが確認される。また、ゲート電圧Ｖｇを－２．３Ｖ（オン電位）から－２．０Ｖ（中間電位）に変化させたときに、ドレイン電流Ｉｄのアンダーシュートが確認される。グラフにより、シミュレーション結果が、このような実測結果に良好に適合していることが確認される。
【0133】
なお、オーバーシュート特性およびアンダーシュート特性について、シミュレーション結果を実測結果に近づけるためには、上記式（２１）に示されるμやσの数値設定が特に重要となる。本シミュレーションでは、図１１に示すシミュレーションと同様に、μを３．７、σを１．０に設定している。
【0134】
図１３に、ｐチャネル型ＴＦＴの履歴特性を示す。履歴特性とは、ＴＦＴのオーバーシュートの大きさが、ゲート電圧のオフ時間に依存する特性をいう。
【0135】
上段は、ゲート電圧の時間変化（ゲート電極に印加される電圧波形）を示す。中段は、実測結果によるドレイン電流の時間変化を示す。下段は、シミュレーション結果によるドレイン電流の時間変化を示す。
【0136】
上段に示すように、ケース（ａ）において、ゲート電極に－３．０Ｖの電圧を１秒間印加したのち、１秒間ゲート電圧をオフ（０Ｖ）する。ケース（ｂ）において、ゲート電極に－３．０Ｖの電圧を１秒間印加したのち、０．１秒間ゲート電圧をオフする。ケース（ｃ）において、ゲート電極に－３．０Ｖの電圧を１秒間印加したのち、０．０１秒間ゲート電圧をオフする。
【0137】
中段に、ケース（ａ）～（ｃ）における実測結果が示される。これにより、ゲート電圧のオフ時間が長いほど、ドレイン電流のオーバーシュートが大きくなるという特性、つまりＴＦＴの履歴特性が確認される。
【0138】
下段に、ケース（ａ）～（ｃ）におけるシミュレーション結果が示される。ゲート電圧のオフ時間が長いほど、ドレイン電流のオーバーシュートが大きい履歴特性が再現できている。物理的には、オフ時間が十分長くない場合、トラップ電荷が、オフ電圧（ゲート電圧＝０Ｖ）で定まる熱平衡状態にまで戻れないため、上記式（２３），（２４）において、Ｑ´Ｔ－ｑＴ（ｔｉ）が小さくなり、電流変動幅が小さくなると解釈できる。
【0139】
以上に示したように、本実施形態によるシミュレーション方法では、トラップ電荷の過渡的挙動を考慮しているため、ＴＦＴの過渡応答現象が高精度で再現できていることがわかった。このような特徴は、ＴＦＴを含む電子回路の過渡特性をシミュレートするために非常に有用である。
【0140】
たとえば有機ＥＬディスプレイにおいて、表示面を構成する画素の駆動には一般にＴＦＴが用いられる。図１２に示すＴＦＴのオーバーシュート特性およびアンダーシュート特性は、それらのディスプレイの画質品質（残像など）に大きな影響を与える。本実施形態によるシミュレーション方法により、ＴＦＴのオーバーシュート特性およびアンダーシュート特性をより正確に予測することにより、当該ディスプレイの画質品質を事前に（設計段階で）、より高い精度で評価・検討することができる。
【0141】
次に、本実施形態によるシミュレーション方法（トランジスタのコンパクトモデル）を利用した、有機発光ダイオード（有機ＥＬ素子）を含む電子回路の特性のシミュレーションについて説明する。
【0142】
図１４に、ＴＦＴを含む有機ＥＬディスプレイの簡易的な等価回路を示す。この等価回路は、２つのｐチャネル型薄膜トランジスタＭ１，Ｍ２と、キャパシタＣｓｔと、有機発光ダイオード素子ＯＬＥＤと、を含む。トランジスタＭ１のドレインにデータ電圧Ｖｄａｔａが入力され、ゲートにスキャン電圧Ｖｓｃａｎが入力される。トランジスタＭ１がオンされると、トランジスタＭ１のソースに接続されるキャパシタＣｓｔに電荷が保持される。トランジスタＭ１のソースには、トランジスタＭ２のゲートにも接続され、その電圧状態に応じて、有機発光ダイオード素子ＯＬＥＤを流れる電流ＩＯＬＥＤが制御される。ＶＤＤは＋５Ｖ、ＶＥＥは－５Ｖとする。
【0143】
図１５に、電圧Ｖｓｃａｎおよび電圧Ｖｄａｔａの信号波形を示す。Ｖｓｃａｎは、周期が１６．７ｍｓであるパルス電圧波形を有する。Ｖｄａｔａは、時刻４０ｓに電圧が６Ｖから２Ｖに変化するステップ電圧波形を有する。有機発光ダイオード素子ＯＬＥＤを流れる電流ＩＯＬＥＤは、時刻０ｓ～４０ｓではほぼ流れず、時刻４０ｓ以降から徐々に流れ始める。
【0144】
【0145】
図１６の上段および下段は、広範な時間範囲における電流ＩＯＬＥＤの時間変化、および、時刻４０秒付近を拡大した電流ＩＯＬＥＤの時間変化を示す。上段および下段には、それぞれ、過渡トラップ電荷量ｑＴの算出において複数の遅延時定数を用いたシミュレーション結果（破線で示される）、および、実測結果（実線で示される）が示される。
【0146】
同様に、図１７の上段および下段は、広範な時間範囲における電流ＩＯＬＥＤの時間変化、および、時刻４０秒付近を拡大した電流ＩＯＬＥＤの時間変化を示す。上段および下段には、それぞれ、過渡トラップ電荷量ｑＴの算出において単一の遅延時定数を用いたシミュレーション結果（破線で示される）、および、実測結果（実線で示される）が示される。
【0147】
図１６によれば、シミュレーション結果は、広い時間範囲で見ても、狭い時間範囲で見ても、実測結果に十分に近いと言える。一方で、図１７によれば、シミュレーション結果は、狭い時間範囲では実測結果に近いと言えるが、広い時間範囲では実測結果に十分に近いとは言えない。この結果を見ても、複数の遅延時定数を用いたシミュレーションが、現実のＮＱＳ効果（時間遅れ現象）をより正確に捉えていることがわかる。
【0148】
以上、実施形態に沿って本発明を説明したが、本発明はこれらに限定されるものではない。実施形態では、半導体層としてｐｏｌｙ－Ｓｉ膜を用いたｐチャネル型ＴＦＴのシミュレーション方法について説明したが、本シミュレーション方法をｎチャネル型ＴＦＴに適用することも可能である。また、半導体層はｐｏｌｙ－Ｓｉに限定されるものではなく、たとえばアモルファスシリコン、微結晶シリコン、ＩｎＧａＺｎＯに代表されるような金属酸化物半導体、有機半導体など、半導体層内（チャネル内）に捕獲準位を有する半導体層に適用することが可能である。その他、種々の変更、改良、組み合わせ等が可能なことは当業者には自明である。
【符号の説明】
【0149】
１０ ゲート電極、
１１ ソース電極、
１２ ドレイン電極、
２０ ゲート絶縁膜、
２１ 層間絶縁膜、
２２ 保護絶縁膜、
３０ 半導体層、
３１ チャネル部、
３２ ソース部、
３３ ドレイン部、
４２ 基板、
４４ アンダーコート膜、
５０ トランジスタ（シミュレーションモデル）、
９０ コンピュータ、
９１ 入力装置、
９２ 記憶装置（メモリ）、
９３ 中央処理装置（ＣＰＵ）、
９４ 出力装置、
９５ 回路シミュレータ、
９６ 回路網情報、
９７ コンパクトモデル、
９８ 回路特性、
Ｃｇ ゲート絶縁膜の電気容量、
Ｃｓｔ キャパシタ、
Ｅｃ 伝導帯の底のエネルギー、
Ｅｆ フェルミエネルギー、
Ｅｖ 価電子帯の頂上のエネルギー、
Ｉｄ ソース・ドレイン間電流（ドレイン電流）、
ＩＯＬＥＤ 有機発光ダイオード素子を流れる電流、
ｋＢ ボルツマン定数、
Ｌ チャネル長、
ｎｉ 半導体層の真性キャリア密度、
Ｍ１，Ｍ２ トランジスタ、
ＯＬＥＤ 有機発光ダイオード素子、
ＱＧ ゲート電荷、
ＱＩ キャリア電荷（電荷密度）、
Ｑ´Ｉ キャリア電荷の電荷量（面電荷密度）、
ｑ 電気素量、
ｑＴ 過渡的なトラップ電荷の面電荷密度（過渡トラップ電荷量）、
ＱＴ トラップ電荷（電荷密度）、
Ｔ 温度、
ｕ 遅延時定数τの対数、
Ｖｆｂ フラットバンド電圧、
Ｖｄ ドレイン電圧、
Ｖｇ ゲート電圧、
Ｖｓ ソース電圧、
Ｖｏｘ ゲート絶縁膜にかかる電圧、
Ｗ チャネル幅、
ε 半導体層の誘電率、
φｓ 表面ポテンシャル、
μ 正規対数分布の平均、
μｄ 表面キャリアの移動度、
σ 正規対数分布の標準偏差、
τ 遅延時定数。
１１ ソース電極、
１２ ドレイン電極、
２０ ゲート絶縁膜、
２１ 層間絶縁膜、
２２ 保護絶縁膜、
３０ 半導体層、
３１ チャネル部、
３２ ソース部、
３３ ドレイン部、
４２ 基板、
４４ アンダーコート膜、
５０ トランジスタ（シミュレーションモデル）、
９０ コンピュータ、
９１ 入力装置、
９２ 記憶装置（メモリ）、
９３ 中央処理装置（ＣＰＵ）、
９４ 出力装置、
９５ 回路シミュレータ、
９６ 回路網情報、
９７ コンパクトモデル、
９８ 回路特性、
Ｃｇ ゲート絶縁膜の電気容量、
Ｃｓｔ キャパシタ、
Ｅｃ 伝導帯の底のエネルギー、
Ｅｆ フェルミエネルギー、
Ｅｖ 価電子帯の頂上のエネルギー、
Ｉｄ ソース・ドレイン間電流（ドレイン電流）、
ＩＯＬＥＤ 有機発光ダイオード素子を流れる電流、
ｋＢ ボルツマン定数、
Ｌ チャネル長、
ｎｉ 半導体層の真性キャリア密度、
Ｍ１，Ｍ２ トランジスタ、
ＯＬＥＤ 有機発光ダイオード素子、
ＱＧ ゲート電荷、
ＱＩ キャリア電荷（電荷密度）、
Ｑ´Ｉ キャリア電荷の電荷量（面電荷密度）、
ｑ 電気素量、
ｑＴ 過渡的なトラップ電荷の面電荷密度（過渡トラップ電荷量）、
ＱＴ トラップ電荷（電荷密度）、
Ｔ 温度、
ｕ 遅延時定数τの対数、
Ｖｆｂ フラットバンド電圧、
Ｖｄ ドレイン電圧、
Ｖｇ ゲート電圧、
Ｖｓ ソース電圧、
Ｖｏｘ ゲート絶縁膜にかかる電圧、
Ｗ チャネル幅、
ε 半導体層の誘電率、
φｓ 表面ポテンシャル、
μ 正規対数分布の平均、
μｄ 表面キャリアの移動度、
σ 正規対数分布の標準偏差、
τ 遅延時定数。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
