(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-10-16
(45)【発行日】2023-10-24
(54)【発明の名称】電源制御装置、駆動モジュール、並びにスイッチング電源装置
(51)【国際特許分類】
H02M 3/155 20060101AFI20231017BHJP
【ＦＩ】
H02M3/155 C
H02M3/155 H
H02M3/155 W
【請求項の数】
12
(21)【出願番号】P 2020097548
(22)【出願日】2020-06-04
(65)【公開番号】P2021191195
(43)【公開日】2021-12-13
【審査請求日】2023-05-10
(73)【特許権者】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】110001933
【氏名又は名称】弁理士法人 佐野特許事務所
(72)【発明者】
【氏名】赤穂 直史
【審査官】柳下 勝幸
(56)【参考文献】
【文献】特開２０１２－０８０７４４（ＪＰ，Ａ）
【文献】特開２０１８－１９６２０１（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１０／０３２５４４７（ＵＳ，Ａ１）
【文献】米国特許出願公開第２００２／００８９３１５（ＵＳ，Ａ１）
【文献】特開２０２０－９６４０９（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０２Ｍ ３／１５５
(57)【特許請求の範囲】
【請求項1】
出力トランジスタと同期整流トランジスタをオン／オフ駆動する駆動モジュールとともに用いられる電源制御装置であって、制御信号を前記駆動モジュールとの間で入出力するための制御端子と、
イネーブル信号を前記駆動モジュールに出力するためのイネーブル出力端子と、
制御回路と、
前記出力トランジスタをオン状態として前記同期整流トランジスタをオフ状態とするときに前記制御信号を第１論理レベルとし、前記出力トランジスタをオフ状態として前記同期整流トランジスタをオン状態とするときに前記制御信号を第２論理レベルとし、前記制御回路からの指令に応じて入力待受状態となることが可能である入出力回路と、
を有し、
前記制御回路は、前記入出力回路が前記入力待受状態のときに、前記駆動モジュールを起動させるためのレベルのイネーブル信号を前記駆動モジュールに送り、前記制御信号が前記第１論理レベルでも前記第２論理レベルでもない第３論理レベルとなっているかを確認する、電源制御装置。
【請求項2】
前記イネーブル信号は、Ｌ（ロー）レベル、Ｈ（ハイ）レベル、前記Ｌレベルと前記Ｈレベルとの間のＭレベルのいずれにもなることが可能であり、前記駆動モジュールを起動させるためのレベルは、前記Ｍレベルである、請求項１に記載の電源制御装置。
【請求項3】
前記入出力回路が前記入力待受状態であり、かつ前記イネーブル信号がディセーブルを示すレベルのときに、前記制御回路が、前記制御信号が前記第１論理レベルまたは前記第２論理レベルとなっていることを確認すると、前記制御回路は、前記駆動モジュールを起動させるためのレベルのイネーブル信号を前記駆動モジュールに送る、請求項１または請求項２に記載の電源制御装置。
【請求項4】
前記制御端子は、複数であり、前記入出力回路が前記入力待受状態であり、かつ前記イネーブル信号がディセーブルを示すレベルのときに、前記制御回路は、前記制御信号のレベルの組み合わせが許可された組み合わせと一致するかを確認する、請求項３に記載の電源制御装置。
【請求項5】
前記駆動モジュールとの接続に使用しない前記制御端子には、前記第３論理レベルの電圧の印加端を接続可能である、請求項４に記載の電源制御装置。
【請求項6】
前記イネーブル出力端子は、複数であり、前記制御端子は、複数である、請求項１から請求項５のいずれか１項に記載の電源制御装置。
【請求項7】
出力トランジスタと同期整流トランジスタをオン／オフ駆動する駆動モジュールであって、制御信号が第１論理レベルであるときに前記出力トランジスタをオン状態として前記同期整流トランジスタをオフ状態とし、前記制御信号が第２論理レベルであるときに前記出力トランジスタをオフ状態として前記同期整流トランジスタをオン状態とする駆動論理回路と、
内部電圧を生成し、イネーブル信号により起動される内部電圧生成部と、
前記内部電圧に基づき前記駆動論理回路のリセット解除を行うパワーオンリセット部と、
リセット解除されたときに前記駆動論理回路からの指令により、前記制御信号を前記第１論理レベルでも前記第２論理レベルでもない第３論理レベルに切り替える論理レベル切替回路と、
を単一のパッケージに集積化して有する、駆動モジュール。
【請求項8】
前記論理レベル切替回路は、前記イネーブル信号に基づき駆動されるゲートと、電源電圧の印加端が接続されるソースと、を有する第１Ｐチャネル型ＭＯＳトランジスタと、
前記第１Ｐチャネル型ＭＯＳトランジスタのドレインと接続される第１端を有する抵抗と、
前記抵抗の第２端と接続されるソースと、接地電圧の印加端が接続されるドレインと、前記内部電圧により駆動されるゲートと、を有する第２Ｐチャネル型ＭＯＳトランジスタと、
前記抵抗の第２端と前記第２Ｐチャネル型ＭＯＳトランジスタのソースとが接続されるノードに接続されるゲートと、前記制御信号の印加端に接続されるソースと、を有するＮチャネル型ＭＯＳトランジスタと、
前記電源電圧の印加端と接続されるソースと、前記Ｎチャネル型ＭＯＳトランジスタのドレインと接続されるドレインと、前記駆動論理回路から出力されるゲート信号が印加されるゲートと、を有する第３Ｐチャネル型ＭＯＳトランジスタと、
を有する、請求項７に記載の駆動モジュール。
【請求項9】
前記イネーブル信号がディセーブルを示すときに、前記制御信号を機種ごとの論理レベルに固定する論理レベル固定回路をさらに有する、請求項７または請求項８に記載の駆動モジュール。
【請求項10】
前記同期整流トランジスタがオン状態のときに流れるインダクタ電流のゼロクロスを検出するゼロクロス検出回路をさらに有し、前記論理レベル切替回路は、前記ゼロクロスが検出されたときに前記駆動論理回路からの指令により前記制御信号を前記第３論理レベルに切り替える、請求項７から請求項９のいずれか１項に記載の駆動モジュール。
【請求項11】
前記出力トランジスタと前記同期整流トランジスタも前記パッケージに集積化して有する請求項７から請求項１０のいずれか１項に記載の駆動モジュール。
【請求項12】
出力トランジスタと同期整流トランジスタをオン／オフ駆動する駆動モジュールと、電源制御装置と、を有するスイッチング電源装置であって、前記電源制御装置は、
制御信号を前記駆動モジュールとの間で入出力するための制御端子と、
イネーブル信号を前記駆動モジュールに出力するためのイネーブル出力端子と、
制御回路と、
前記出力トランジスタおよび前記同期整流トランジスタのオンオフのために前記制御信号を第１論理レベルまたは第２論理レベルとし、前記制御回路からの指令に応じて入力待受状態となることが可能である入出力回路と、
を有し、
前記制御回路は、前記入出力回路が前記入力待受状態のときに、前記駆動モジュールを起動させるためのレベルのイネーブル信号を前記駆動モジュールに送り、前記制御信号が前記第１論理レベルでも前記第２論理レベルでもない第３論理レベルとなっているかを確認し、
前記駆動モジュールは、
前記制御信号が前記第１論理レベルであるときに前記出力トランジスタをオン状態として前記同期整流トランジスタをオフ状態とし、前記制御信号が第２論理レベルであるときに前記出力トランジスタをオフ状態として前記同期整流トランジスタをオン状態とする駆動論理回路と、
内部電圧を生成し、前記イネーブル信号により起動される内部電圧生成部と、
前記内部電圧に基づき前記駆動論理回路のリセット解除を行うパワーオンリセット部と、
リセット解除されたときに前記駆動論理回路からの指令により、前記制御信号を前記第３論理レベルに切り替える論理レベル切替回路と、
を単一のパッケージに集積化して有する、スイッチング電源装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、スイッチング電源装置用の駆動モジュールおよび電源制御装置に関する。
【背景技術】
【0002】
近年、スイッチング電源装置の構成部品として、スイッチ出力段を形成する一対のＭＯＳＦＥＴ［metal-oxide-semiconductor field effect transistor］と、これらを駆動するための駆動論理回路とを１パッケージに集積化した駆動モジュール（いわゆるＤｒＭＯＳ）が実用化されている。
【0003】
なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。
【先行技術文献】
【特許文献】
【0004】
【文献】特開２０１７－１９５７６８号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
従来、上記駆動モジュールは、電源制御装置によって制御される。電源制御装置は、制御端子を有する。駆動論理回路は、上記制御端子から出力される制御信号の論理レベルに応じて上記ＭＯＳＦＥＴをオンオフ駆動する。
【0006】
ここで、スイッチング電源装置の起動時には、電源制御装置は、制御端子に接続される駆動モジュールの機種や、制御端子における接続不良の有無を確認できることが望ましい。このとき、電源制御装置の端子数の増加は抑制することが要望される。
【0007】
上記状況に鑑み、本発明は、電源制御装置の制御端子の接続に関する確認機能を端子数の増加を抑制しつつ実現できる電源制御装置、駆動モジュール、並びにスイッチング電源装置を提供することを目的とする。
【課題を解決するための手段】
【0008】
本発明に係る電源制御装置は、
出力トランジスタと同期整流トランジスタをオン／オフ駆動する駆動モジュールとともに用いられる電源制御装置であって、
制御信号を前記駆動モジュールとの間で入出力するための制御端子と、
イネーブル信号を前記駆動モジュールに出力するためのイネーブル出力端子と、
制御回路と、
前記出力トランジスタをオン状態として前記同期整流トランジスタをオフ状態とするときに前記制御信号を第１論理レベルとし、前記出力トランジスタをオフ状態として前記同期整流トランジスタをオン状態とするときに前記制御信号を第２論理レベルとし、前記制御回路からの指令に応じて入力待受状態となることが可能である入出力回路と、
を有し、
前記制御回路は、前記入出力回路が前記入力待受状態のときに、前記駆動モジュールを起動させるためのレベルのイネーブル信号を前記駆動モジュールに送り、前記制御信号が前記第１論理レベルでも前記第２論理レベルでもない第３論理レベルとなっているかを確認する構成としている（第１の構成）。
出力トランジスタと同期整流トランジスタをオン／オフ駆動する駆動モジュールとともに用いられる電源制御装置であって、
制御信号を前記駆動モジュールとの間で入出力するための制御端子と、
イネーブル信号を前記駆動モジュールに出力するためのイネーブル出力端子と、
制御回路と、
前記出力トランジスタをオン状態として前記同期整流トランジスタをオフ状態とするときに前記制御信号を第１論理レベルとし、前記出力トランジスタをオフ状態として前記同期整流トランジスタをオン状態とするときに前記制御信号を第２論理レベルとし、前記制御回路からの指令に応じて入力待受状態となることが可能である入出力回路と、
を有し、
前記制御回路は、前記入出力回路が前記入力待受状態のときに、前記駆動モジュールを起動させるためのレベルのイネーブル信号を前記駆動モジュールに送り、前記制御信号が前記第１論理レベルでも前記第２論理レベルでもない第３論理レベルとなっているかを確認する構成としている（第１の構成）。
【0009】
また、上記第１の構成において、前記イネーブル信号は、Ｌ（ロー）レベル、Ｈ（ハイ）レベル、前記Ｌレベルと前記Ｈレベルとの間のＭレベルのいずれにもなることが可能であり、
前記駆動モジュールを起動させるためのレベルは、前記Ｍレベルである構成としてもよい（第２の構成）。
前記駆動モジュールを起動させるためのレベルは、前記Ｍレベルである構成としてもよい（第２の構成）。
【0010】
また、上記第１または第２の構成において、前記入出力回路が前記入力待受状態であり、かつ前記イネーブル信号がディセーブルを示すレベルのときに、前記制御回路が、前記制御信号が前記第１論理レベルまたは前記第２論理レベルとなっていることを確認すると、前記制御回路は、前記駆動モジュールを起動させるためのレベルのイネーブル信号を前記駆動モジュールに送る構成としてもよい（第３の構成）。
【0011】
また、上記第３の構成において、前記制御端子は、複数であり、前記入出力回路が前記入力待受状態であり、かつ前記イネーブル信号がディセーブルを示すレベルのときに、前記制御回路は、前記制御信号のレベルの組み合わせが許可された組み合わせと一致するかを確認する構成としてもよい（第４の構成）。
【0012】
また、上記第４の構成において、前記駆動モジュールとの接続に使用しない前記制御端子には、前記第３論理レベルの電圧の印加端を接続可能である構成としてもよい（第５の構成）。
【0013】
また、上記第１から第５のいずれかの構成において、前記イネーブル出力端子は、複数であり、前記制御端子は、複数である構成としてもよい（第６の構成）。
【0014】
また、本発明に係る駆動モジュールは、
出力トランジスタと同期整流トランジスタをオン／オフ駆動する駆動モジュールであって、
制御信号が第１論理レベルであるときに前記出力トランジスタをオン状態として前記同期整流トランジスタをオフ状態とし、前記制御信号が第２論理レベルであるときに前記出力トランジスタをオフ状態として前記同期整流トランジスタをオン状態とする駆動論理回路と、
内部電圧を生成し、イネーブル信号により起動される内部電圧生成部と、
前記内部電圧に基づき前記駆動論理回路のリセット解除を行うパワーオンリセット部と、
リセット解除されたときに前記駆動論理回路からの指令により、前記制御信号を前記第１論理レベルでも前記第２論理レベルでもない第３論理レベルに切り替える論理レベル切替回路と、
を単一のパッケージに集積化して有する構成としている（第７の構成）。
出力トランジスタと同期整流トランジスタをオン／オフ駆動する駆動モジュールであって、
制御信号が第１論理レベルであるときに前記出力トランジスタをオン状態として前記同期整流トランジスタをオフ状態とし、前記制御信号が第２論理レベルであるときに前記出力トランジスタをオフ状態として前記同期整流トランジスタをオン状態とする駆動論理回路と、
内部電圧を生成し、イネーブル信号により起動される内部電圧生成部と、
前記内部電圧に基づき前記駆動論理回路のリセット解除を行うパワーオンリセット部と、
リセット解除されたときに前記駆動論理回路からの指令により、前記制御信号を前記第１論理レベルでも前記第２論理レベルでもない第３論理レベルに切り替える論理レベル切替回路と、
を単一のパッケージに集積化して有する構成としている（第７の構成）。
【0015】
また、上記第７の構成において、
前記論理レベル切替回路は、
前記イネーブル信号に基づき駆動されるゲートと、電源電圧の印加端が接続されるソースと、を有する第１Ｐチャネル型ＭＯＳトランジスタと、
前記第１Ｐチャネル型ＭＯＳトランジスタのドレインと接続される第１端を有する抵抗と、
前記抵抗の第２端と接続されるソースと、接地電圧の印加端が接続されるドレインと、前記内部電圧により駆動されるゲートと、を有する第２Ｐチャネル型ＭＯＳトランジスタと、
前記抵抗の第２端と前記第２Ｐチャネル型ＭＯＳトランジスタのソースとが接続されるノードに接続されるゲートと、前記制御信号の印加端に接続されるソースと、を有するＮチャネル型ＭＯＳトランジスタと、
前記電源電圧の印加端と接続されるソースと、前記Ｎチャネル型ＭＯＳトランジスタのドレインと接続されるドレインと、前記駆動論理回路から出力されるゲート信号が印加されるゲートと、を有する第３Ｐチャネル型ＭＯＳトランジスタと、
を有する構成としてもよい（第８の構成）。
前記論理レベル切替回路は、
前記イネーブル信号に基づき駆動されるゲートと、電源電圧の印加端が接続されるソースと、を有する第１Ｐチャネル型ＭＯＳトランジスタと、
前記第１Ｐチャネル型ＭＯＳトランジスタのドレインと接続される第１端を有する抵抗と、
前記抵抗の第２端と接続されるソースと、接地電圧の印加端が接続されるドレインと、前記内部電圧により駆動されるゲートと、を有する第２Ｐチャネル型ＭＯＳトランジスタと、
前記抵抗の第２端と前記第２Ｐチャネル型ＭＯＳトランジスタのソースとが接続されるノードに接続されるゲートと、前記制御信号の印加端に接続されるソースと、を有するＮチャネル型ＭＯＳトランジスタと、
前記電源電圧の印加端と接続されるソースと、前記Ｎチャネル型ＭＯＳトランジスタのドレインと接続されるドレインと、前記駆動論理回路から出力されるゲート信号が印加されるゲートと、を有する第３Ｐチャネル型ＭＯＳトランジスタと、
を有する構成としてもよい（第８の構成）。
【0016】
また、上記第７または第８の構成において、前記イネーブル信号がディセーブルを示すときに、前記制御信号を機種ごとの論理レベルに固定する論理レベル固定回路をさらに有する構成としてもよい（第９の構成）。
【0017】
また、上記第７から第９のいずれかの構成において、前記同期整流トランジスタがオン状態のときに流れるインダクタ電流のゼロクロスを検出するゼロクロス検出回路をさらに有し、前記論理レベル切替回路は、前記ゼロクロスが検出されたときに前記駆動論理回路からの指令により前記制御信号を前記第３論理レベルに切り替える構成としてもよい（第１０の構成）。
【0018】
また、上記第７から第１０のいずれかの構成において、前記出力トランジスタと前記同期整流トランジスタも前記パッケージに集積化して有する構成としてもよい（第１１の構成）。
【0019】
また、本発明に係るスイッチング電源装置は、
出力トランジスタと同期整流トランジスタをオン／オフ駆動する駆動モジュールと、電源制御装置と、を有するスイッチング電源装置であって、
前記電源制御装置は、
制御信号を前記駆動モジュールとの間で入出力するための制御端子と、
イネーブル信号を前記駆動モジュールに出力するためのイネーブル出力端子と、
制御回路と、
前記出力トランジスタおよび前記同期整流トランジスタのオンオフのために前記制御信号を第１論理レベルまたは第２論理レベルとし、前記制御回路からの指令に応じて入力待受状態となることが可能である入出力回路と、
を有し、
前記制御回路は、前記入出力回路が前記入力待受状態のときに、前記駆動モジュールを起動させるためのレベルのイネーブル信号を前記駆動モジュールに送り、前記制御信号が前記第１論理レベルでも前記第２論理レベルでもない第３論理レベルとなっているかを確認し、
前記駆動モジュールは、
前記制御信号が前記第１論理レベルであるときに前記出力トランジスタをオン状態として前記同期整流トランジスタをオフ状態とし、前記制御信号が第２論理レベルであるときに前記出力トランジスタをオフ状態として前記同期整流トランジスタをオン状態とする駆動論理回路と、
内部電圧を生成し、前記イネーブル信号により起動される内部電圧生成部と、
前記内部電圧に基づき前記駆動論理回路のリセット解除を行うパワーオンリセット部と、
リセット解除されたときに前記駆動論理回路からの指令により、前記制御信号を前記第３論理レベルに切り替える論理レベル切替回路と、
を単一のパッケージに集積化して有する構成としている。
出力トランジスタと同期整流トランジスタをオン／オフ駆動する駆動モジュールと、電源制御装置と、を有するスイッチング電源装置であって、
前記電源制御装置は、
制御信号を前記駆動モジュールとの間で入出力するための制御端子と、
イネーブル信号を前記駆動モジュールに出力するためのイネーブル出力端子と、
制御回路と、
前記出力トランジスタおよび前記同期整流トランジスタのオンオフのために前記制御信号を第１論理レベルまたは第２論理レベルとし、前記制御回路からの指令に応じて入力待受状態となることが可能である入出力回路と、
を有し、
前記制御回路は、前記入出力回路が前記入力待受状態のときに、前記駆動モジュールを起動させるためのレベルのイネーブル信号を前記駆動モジュールに送り、前記制御信号が前記第１論理レベルでも前記第２論理レベルでもない第３論理レベルとなっているかを確認し、
前記駆動モジュールは、
前記制御信号が前記第１論理レベルであるときに前記出力トランジスタをオン状態として前記同期整流トランジスタをオフ状態とし、前記制御信号が第２論理レベルであるときに前記出力トランジスタをオフ状態として前記同期整流トランジスタをオン状態とする駆動論理回路と、
内部電圧を生成し、前記イネーブル信号により起動される内部電圧生成部と、
前記内部電圧に基づき前記駆動論理回路のリセット解除を行うパワーオンリセット部と、
リセット解除されたときに前記駆動論理回路からの指令により、前記制御信号を前記第３論理レベルに切り替える論理レベル切替回路と、
を単一のパッケージに集積化して有する構成としている。
【発明の効果】
【0020】
本発明によれば、電源制御装置の制御端子の接続に関する確認機能を端子数の増加を抑制しつつ実現できる。
【図面の簡単な説明】
【0021】
【図1】例示的な実施形態に係るスイッチング電源装置の全体構成を示す図である。
【図2】スイッチング電源装置における駆動モジュールの内部構成例を示す図である。
【図3】プルダウン型の論理レベル固定回路の構成例を示す図である。
【図4】プルアップ型の論理レベル固定回路の構成例を示す図である。
【図5】論理レベル切替回路の構成例を示す図である。
【図6】入出力回路の構成例を示す図である。
【図7】スイッチング電源装置の起動シーケンスに関するフローチャートである。
【図8】スイッチング電源装置の起動シーケンスの第１例を示すタイミングチャートである（正常に起動した例）。
【図9】スイッチング電源装置の起動シーケンスの第２例を示すタイミングチャートである（エラーとなった例）。
【図10】スイッチング電源装置の起動シーケンスの第３例を示すタイミングチャートである（エラーとなった例）。
【図11】変形例に係るスイッチング電源装置の全体構成を示す図である。
【発明を実施するための形態】
【0022】
＜スイッチング電源装置の全体構成＞
図１は、スイッチング電源装置の全体構成を示す図である。本構成例のスイッチング電源装置１は、入力電圧Ｐｖｉｎから出力電圧Ｖｏｕｔを生成して不図示の負荷Ｚ（ＣＰＵ［central processing unit］など）に供給する多相（本図では４相）型の降圧ＤＣ／ＤＣコンバータであり、４相並列に接続された駆動モジュール１０（１）～１０（４）と、電源制御装置２０と、インダクタＬ１（１）～Ｌ１（４）と、キャパシタＣｏと、を有する。
図１は、スイッチング電源装置の全体構成を示す図である。本構成例のスイッチング電源装置１は、入力電圧Ｐｖｉｎから出力電圧Ｖｏｕｔを生成して不図示の負荷Ｚ（ＣＰＵ［central processing unit］など）に供給する多相（本図では４相）型の降圧ＤＣ／ＤＣコンバータであり、４相並列に接続された駆動モジュール１０（１）～１０（４）と、電源制御装置２０と、インダクタＬ１（１）～Ｌ１（４）と、キャパシタＣｏと、を有する。
【0023】
なお、電源制御装置２０は、後述するように制御端子Ｔｐ１～Ｔｐ８を有しており、駆動モジュール１０の接続形態によっては、１個から８個までの駆動モジュール１０を電源制御装置２０に接続可能である。すなわち、１相から８相までの降圧ＤＣ／ＤＣコンバータを構成可能である。図１では、一例として、制御端子Ｔｐ１～Ｔｐ４を駆動モジュール１０の接続に使用しており、他の制御端子Ｔｐ５～Ｔｐ８は使用していない。
【0024】
駆動モジュール１０（１）～１０（４）は、それぞれ、スイッチ出力段を形成する一対のＭＯＳＦＥＴと、これらを駆動するための駆動論理回路（いずれも不図示）とを１パッケージに集積化した半導体装置（いわゆるＤｒＭＯＳ）である。
【0025】
上記一対のＭＯＳＦＥＴは、入力電圧ＰＶｉｎの印加端と接地電圧ＰＧＮＤの印加端との間に接続されており、基本的に、制御信号ＰＷＭ１～ＰＷＭ４に応じてオン／オフ制御される。その結果、駆動モジュール１０（１）～１０（４）から、入力電圧ＰＶｉｎと接地電圧ＰＧＮＤとの間でパルス駆動されるスイッチ電圧ＳＷ（１）～ＳＷ（４）が出力され、これらをインダクタＬ１（１）～Ｌ１（４）およびキャパシタＣｏで合算、整流および平滑することにより、負荷Ｚへの出力電圧Ｖｏｕｔが生成される。
【0026】
なお、駆動モジュール１０（１）～１０（４）を用いることにより、上記一対のＭＯＳＦＥＴや駆動論理回路を個別に設けた場合と比べて、スイッチング電源装置１の回路規模を大幅に縮小することが可能となる。
【0027】
電源制御装置２０は、スイッチング電源装置１の制御主体となる半導体装置（いわゆるＰＭＩＣ［power management IC］）である。電源制御装置２０は、制御回路２１と、入出力回路２２と、内部電圧生成部２３と、ＭＯＳスイッチ２４と、を１パッケージに集積化して有する。
【0028】
また、電源制御装置２０は、外部との電気的接続を確立するための外部端子として、制御端子Ｔｐ１～Ｔｐ８と、イネーブル出力端子Ｔｄｅｎと、イネーブル入力端子Ｔｅｎと、スタンバイ端子Ｔｓｔと、内部電圧出力端子Ｔｒｅｇと、内部電圧入力端子Ｔｒｅｇｉｎと、割込み端子Ｔｉｎｔと、帰還入力端子Ｔｓ＋，Ｔｓ－と、電源端子Ｔｃｃと、接地端子Ｔｇｄと、を有する。
【0029】
制御回路２１は、入力電圧Ｐｖｉｎから所望の出力電圧Ｖｏｕｔが得られるように、制御信号ＰＷＭの出力帰還制御（オンデューティ制御）を行う主体である。制御回路２１は、リモートセンス方式で検出された負荷Ｚの両端間電圧（＝リモートセンス信号Ｓ＋, Ｓ－の差分値）に応じて入出力回路２２に対して指令を行い、入出力回路２２に駆動モジュール１０（１）～１０（４）それぞれの制御信号ＰＷＭ（１）～ＰＷＭ（４）を生成させ、上記出力帰還制御を行う。リモートセンス信号Ｓ＋, Ｓ－は、帰還入力端子Ｔｓ＋，Ｔｓ－に入力される。生成された制御信号ＰＷＭ（１）～ＰＷＭ（４）は、制御端子Ｔｐ１～Ｔｐ４から駆動モジュール１０（１）～１０（４）へ出力される。
【0030】
また、制御回路２１は、入出力回路２２を入力待受状態として制御信号ＰＷＭの論理レベルを監視し、その監視結果に応じてスイッチング電源装置１の動作モード切替や駆動モジュール１０の機種判別ないしは接続判定を行う機能も備えている（詳細は後述）。
【0031】
入出力回路２２は、制御信号ＰＷＭの入出力を行う回路ブロックであり、制御回路２１からの指令に応じて、その動作状態（出力状態または入力待受状態）が切り替えられる。入出力回路２２が出力状態とされている場合、入出力回路２２は、Ｈ（Ｈｉｇｈ）レベルまたはＬ（Ｌｏｗ）レベルの制御信号ＰＷＭを出力することで、駆動モジュール１０に含まれる一対のＭＯＳＦＥＴ（後述）のオンオフ制御を行う。一方、入出力回路２２が入力待受状態とされている場合、入出力回路２２は、制御信号ＰＷＭの論理レベル（Ｈ／Ｌ／Ｍ（Ｍｉｄｄｌｅ））を検出し、その検出結果を制御回路２１に出力する（詳細は後述）。
【0032】
また、制御回路２１は、駆動モジュール１０（１）～１０（４）それぞれに共通する３値（Ｈ／Ｍ／Ｌ）のイネーブル信号ＤＲＥＮを出力する機能も備えている。イネーブル信号ＤＲＥＮは、イネーブル出力端子Ｔｄｅｎから駆動モジュール１０（１）～１０（４）に対して出力される。
【0033】
ＤＲＥＮ＝Ｌ（例えばＧＮＤ）であるときには、駆動モジュール１０（１）～１０（４）がディセーブルとされる。
【0034】
ＤＲＥＮ＝Ｈ（例えばＶｃｃ）であるときには、駆動モジュール１０（１）～１０（４）が第１動作モード（＝常に制御信号ＰＷＭ１～ＰＷＭ４に応じてスイッチ電圧ＳＷ（１）～ＳＷ（４）のパルス駆動を行う動作モード）でイネーブルとされる。
【0035】
また、ＤＲＥＮ＝Ｍ（例えばＶｃｃ／２）であるときには、駆動モジュール１０（１）～１０（４）が第２動作モード（＝インダクタ電流ＩＬ（１）～ＩＬ（４）のゼロクロス検出時において、制御信号ＰＷＭ１～ＰＷＭ４を自らＭレベルに切り替えると共に、スイッチ電圧ＳＷ（１）～ＳＷ（４）を自ら出力ハイインピーダンス状態（ＨｉＺ）とする動作モード）でイネーブルとされる。
【0036】
さらに、制御回路２１は、ＤＲＥＮ＝ＬまたはＤＲＥＮ＝Ｍであるときに、適宜、入出力回路２２を制御信号ＰＷＭ１～ＰＭＷ４の入力待受状態とさせ、それぞれの論理レベルを検出することによって、重負荷モード（ＰＷＭ［pulse width modulation］モード）から軽負荷モード（ＰＦＭ［pulse frequency modulation］モード）への移行処理を行ったり、或いは、駆動モジュール１０（１）～１０（４）の機種判別ないしは接続判定を行ったりする機能も備えている（詳細は後述）。
【0037】
また、内部電圧生成部２３は、電源端子Ｔｃｃに印加される電源電圧Ｖｃｃに基づき内部電圧Ｖｒｅｇ１５を生成して出力する回路であり、例えばＬＤＯ（Low Dropout）により構成される。一例としてＶｃｃ＝３Ｖに対してＶｒｅｇ１５＝１．５Ｖとしている。内部電圧Ｖｒｅｇ１５は、内部電圧出力端子Ｔｒｅｇから外部へ出力される。また、外部へ出力された内部電圧Ｖｒｅｇ１５は、内部電圧入力端子Ｔｒｅｇｉｎに入力されて制御回路２１へ供給される。
【0038】
ＭＯＳスイッチ２４は、ＮＭＯＳトランジスタにより構成される。ＭＯＳスイッチ２４のソースは、接地電圧ＧＮＤの印加端に接続され、ドレインは、割込み端子Ｔｉｎｔに接続される。割込み端子Ｔｉｎｔは、プルアップされる。制御回路２１によりＭＯＳスイッチ２４のオンオフが制御される。ＭＯＳスイッチ２４がオフ状態では、割込み端子Ｔｉｎｔに生じる割込み信号ＩＮＴＢはＨレベルとされ、オン状態では、割込み信号ＩＮＴＢはＬレベルとされる。制御回路２１は、割込み信号ＩＮＴＢによって、外部へ異常状態を通知することができる。異常状態の場合、例えば割込み信号ＩＮＴＢはＬレベルとされる。
【0039】
インダクタＬ１（１）～Ｌ１（４）それぞれの第１端は、それぞれ、駆動モジュール１０（１）～１０（４）それぞれの出力端に接続されている。インダクタＬ１（１）～Ｌ１（４）それぞれの第２端は、いずれも、出力電圧Ｖｏｕｔの印加端（＝負荷Ｚの高電位端）に接続されている。なお、インダクタＬ１（１）～Ｌ１（４）には、それぞれ、インダクタ電流ＩＬ（１）～ＩＬ（４）が流れるので、これらを足し合わせた出力電流Ｉｏ（＝ＩＬ（１）＋ＩＬ（２）＋ＩＬ（３）＋ＩＬ（４））を負荷Ｚに供給することができる。
【0040】
キャパシタＣｏは、出力電圧Ｖｏｕｔの印加端と接地電圧ＰＧＮＤの印加端との間（＝負荷Ｚの両端間）に接続されており、出力電圧Ｖｏｕｔを平滑化する。
【0041】
また、制御端子Ｔｐ１～Ｔｐ８のうち使用しない端子は、内部電圧Ｖｒｅｇ１５の印加端に外部接続させる。図１の例では、制御端子Ｔｐ５～Ｔｐ８を使用しないため、当該制御端子を内部電圧Ｖｒｅｇ１５の印加端に接続させている。
【0042】
また、接地端子Ｔｇｄには、接地電圧ＧＮＤの印加端が接続される。
【0043】
なお、電源制御装置２０には、上記回路ブロック以外にも、例えば、各種保護回路（ＵＶＬＯ［under voltage lock out］、ＯＣＰ［over current protection］、並びに、ＴＳＤ［thermal shut down］など）を集積化してもよい。
【0044】
＜駆動モジュールの内部構成＞
図２は、スイッチング電源装置１における駆動モジュール１０の内部構成例を示す図である。なお、駆動モジュール１０は、４相の駆動モジュール１０（１）～１０（４）のうち、いずれと理解してもよい。制御信号ＰＷＭ、スイッチ電圧ＳＷ、インダクタＬ１、インダクタ電流ＩＬについても同様であり、それぞれ、制御信号ＰＷＭ１～ＰＷＭ４、スイッチ電圧ＳＷ（１）～ＳＷ（４）、インダクタＬ１（１）～Ｌ１（４）、インダクタ電流ＩＬ（１）～ＩＬ（４）のいずれかに相当する。
図２は、スイッチング電源装置１における駆動モジュール１０の内部構成例を示す図である。なお、駆動モジュール１０は、４相の駆動モジュール１０（１）～１０（４）のうち、いずれと理解してもよい。制御信号ＰＷＭ、スイッチ電圧ＳＷ、インダクタＬ１、インダクタ電流ＩＬについても同様であり、それぞれ、制御信号ＰＷＭ１～ＰＷＭ４、スイッチ電圧ＳＷ（１）～ＳＷ（４）、インダクタＬ１（１）～Ｌ１（４）、インダクタ電流ＩＬ（１）～ＩＬ（４）のいずれかに相当する。
【0045】
本構成例の駆動モジュール１０は、スイッチ出力段１１と、駆動論理回路１２と、ゼロクロス検出回路１３と、論理レベル切替回路１４と、論理レベル固定回路１５と、ＬＤＯ１６と、パワーオンリセット部１７と、を単一のパッケージに集積化して有する。また、駆動モジュール１０は、外部との電気的接続を確立するための外部端子として、制御端子ＴＰＷＭと、イネーブル入力端子ＴＥＮと、スイッチ端子ＴＳＷと、電源端子ＴＣＣと、入力電圧端子ＴＶＩＮと、接地端子ＴＧＤと、を有する。
【0046】
スイッチ出力段１１は、一例としてＰチャネル型ＭＯＳトランジスタにより構成される出力トランジスタＭ１と、一例としてＮチャネル型ＭＯＳトランジスタにより構成される同期整流トランジスタＭ２と、を含む。トランジスタＭ１のソースは、入力電圧端子ＴＶＩＮを介して入力電圧ＰＶｉｎの印加端に接続されている。トランジスタＭ１およびＭ２それぞれのドレインは、スイッチ電圧ＳＷの印加端（＝駆動モジュール１０の出力端）としてのスイッチ端子ＴＳＷに接続されている。トランジスタＭ２のソースは、接地端子ＴＧＤを介して接地電圧ＰＧＮＤの印加端に接続されている。
【0047】
トランジスタＭ１およびＭ２それぞれのゲートには、それぞれ、ゲート信号Ｇ１およびＧ２が入力されている。なお、トランジスタＭ１は、Ｇ１＝Ｌであるときにオン状態、Ｇ１＝Ｈであるときにオフ状態とされる。また、トランジスタＭ２は、Ｇ２＝Ｌであるときにオフ状態、Ｇ２＝Ｈであるときにオン状態とされる。
【0048】
例えば、トランジスタＭ１をオン状態としてトランジスタＭ２をオフ状態としたときには、ＳＷ＝Ｈ（≒ＰＶｉｎ）となる。逆に、トランジスタＭ１をオフ状態としてトランジスタＭ２をオン状態としたときには、ＳＷ＝Ｌ（≒ＰＧＮＤ）となる。また、トランジスタＭ１およびＭ２双方をオフ状態としたときには、ＳＷ＝ＨｉＺ（出力ハイインピーダンス状態）となる。
【0049】
なお、トランジスタＭ１としては、Ｐチャネル型ＭＯＳトランジスタに代えてＮチャネル型ＭＯＳトランジスタを用いても構わない。ただし、その場合には、ゲート信号Ｇ１のＨレベルを入力電圧ＰＶｉｎよりも高めるための昇圧手段（チャージポンプ回路やブートストラップ回路）が必要となる。
【0050】
また、トランジスタＭ１およびＭ２は、駆動モジュール１０の後段に外付けしてもよい。
【0051】
駆動論理回路１２は、制御信号ＰＷＭとゼロクロス検出信号ＺＸに応じて、ゲート信号Ｇ１およびＧ２を生成する。なお、制御信号ＰＷＭは、制御端子ＴＰＷＭを介して電源制御装置２０側から入力される。より具体的に述べると、駆動論理回路１２は、基本的に、ＰＷＭ＝Ｈ（例えばＶｃｃ）であるときにＧ１＝Ｇ２＝Ｌとし、トランジスタＭ１をオン状態としてトランジスタＭ２をオフ状態とする一方、ＰＷＭ＝Ｌ（例えばＧＮＤ）であるときにＧ１＝Ｇ２＝Ｈとし、トランジスタＭ１をオフ状態としてトランジスタＭ２をオン状態とする。
【0052】
ただし、トランジスタＭ２のオン期間（ＰＷＭ＝Ｌ、Ｇ１＝Ｇ２＝Ｈ）において、ゼロクロス検出信号ＺＸがゼロクロス検出時の論理レベルとして例えばＨレベルとなった場合、駆動論理回路１２は、Ｇ１＝Ｈ、Ｇ２＝Ｌとし、トランジスタＭ１およびＭ２双方をオフ状態とする。
【0053】
ゼロクロス検出回路１３は、トランジスタＭ２がオン状態のときに流れるインダクタ電流ＩＬのゼロクロス（＝インダクタ電流ＩＬがゼロ値またはその近傍値となった状態）を検出し、その検出結果としてゼロクロス検出信号ＺＸを生成する。例えば、ゼロクロス検出信号ＺＸは、ゼロクロス未検出時にＬレベルとなり、ゼロクロス検出時にＨレベルとなる。
【0054】
駆動論理回路１２には、イネーブル入力端子ＴＥＮを介して電源制御装置２０側からイネーブル信号ＤＲＥＮが入力される。ＤＲＥＮ＝Ｈであるときには、駆動論理回路１２は、常に制御信号ＰＷＭに応じてスイッチ電圧ＳＷのパルス駆動を行う動作モードで動作する。
【0055】
また、ＤＲＥＮ＝Ｍであるときには、駆動論理回路１２は、インダクタ電流ＩＬのゼロクロス検出時において、スイッチ電圧ＳＷを出力ハイインピーダンス状態（ＨｉＺ）とするとともに、論理レベル切替回路１４に論理レベルの切替えを指令する。指令された論理レベル切替回路１４は、制御信号ＰＷＭをＨレベル（例えばＶｃｃ）でもＬレベル（例えばＧＮＤ）でもないＭレベル（例えばＶｃｃ／２）に切り替える（詳細は後述）。
【0056】
なお、論理レベル切替回路１４は、駆動モジュール１０の起動時において、制御信号ＰＷＭをＭレベルに切り替える動作も行う（詳細は後述）。
【0057】
論理レベル固定回路１５は、機種毎の識別情報（例えば、駆動モジュール１０が大電流出力型であるのか、小電流出力型であるのかを識別するための情報）を電源制御装置２０に通知する手段である（詳細は後述）。
【0058】
ＬＤＯ１６は、電源電圧Ｖｃｃに基づき内部電圧ＲＥＧ１５を生成する内部電圧生成部の一例である。内部電圧ＲＥＧ１５は、駆動論理回路１２などに供給される。なお、内部電圧ＲＥＧ１５は、一例として１．５Ｖとしており、ＲＥＧ１５＝Ｖｃｃ／２である。
【0059】
パワーオンリセット部１７は、ＬＤＯ１６の起動時に立ち上がる内部電圧ＲＥＧ１５が規定電圧に達した場合にリセット信号により駆動論理回路１２をリセット解除する回路である。
【0060】
なお、駆動モジュール１０には、上記回路ブロック以外にも、例えば、各種保護回路（ＵＶＬＯ、ＯＣＰ、並びに、ＴＳＤなど）を集積化してもよい。
【0061】
＜論理レベル固定回路＞
先述したように、駆動モジュール１０には、機種毎の識別情報を電源制御装置２０に通知する手段として、プルダウン型（図３）またはプルアップ型（図４）の論理レベル固定回路１５が設けられている。以下、各図を参照しながら、それぞれの回路構成および動作について説明する。
先述したように、駆動モジュール１０には、機種毎の識別情報を電源制御装置２０に通知する手段として、プルダウン型（図３）またはプルアップ型（図４）の論理レベル固定回路１５が設けられている。以下、各図を参照しながら、それぞれの回路構成および動作について説明する。
【0062】
図３は、論理レベル固定回路１５の第１構成例（プルダウン型）を示す図である。本構成例の論理レベル固定回路１５は、例えば、大電流出力型（例えばＩｏ＝１５Ａ）の駆動モジュール１０に集積化される回路ブロックであり、抵抗１５１と、インバータ１５２と、Ｎチャネル型ＭＯＳトランジスタ１５３と、インバータ１５４と、を含む。
【0063】
抵抗１５１の第１端は、制御信号ＰＷＭの印加端に接続されている。抵抗１５１の第２端とインバータ１５２の入力端は、トランジスタ１５３のドレインに接続されている。インバータ１５２の出力端は、駆動論理回路１２の入力端に接続されている。トランジスタ１５３のソースおよびバックゲートは、接地電圧ＰＧＮＤの印加端に接続されている。トランジスタ１５３のゲートは、インバータ１５４の出力端に接続されている。インバータ１５４の入力端は、イネーブル信号ＤＲＥＮの印加端に接続されている。
【0064】
イネーブル信号ＤＲＥＮがＨレベルまたはＭレベル（＝駆動モジュール１０のイネーブル時における論理レベルであり、例えばＶｃｃまたはＶｃｃ／２）であるときには、トランジスタ１５３がオフする。従って、制御信号ＰＷＭは、プルダウンされることなく、駆動論理回路１２に入力される。
【0065】
一方、イネーブル信号ＤＲＥＮがＬレベル（＝駆動モジュール１０のディセーブル時における論理レベルであり、例えばＧＮＤ）であるときには、トランジスタ１５３がオンする。従って、制御信号ＰＷＭは、Ｌレベル（≒ＧＮＤ）にプルダウンされる。
【0066】
図４は、論理レベル固定回路の第２構成例（プルアップ型）を示す図である。本構成例の論理レベル固定回路１５は、例えば、小電流出力型（例えばＩｏ＝５Ａ）の駆動モジュール１０に集積化される回路ブロックであり、抵抗１５１と、インバータ１５２と、Ｐチャネル型ＭＯＳトランジスタ１５５と、を含む。
【0067】
抵抗１５１の第１端は、制御信号ＰＷＭの印加端に接続されている。抵抗１５１の第２端とインバータ１５２の入力端は、トランジスタ１５５のドレインに接続されている。インバータ１５２の出力端は、駆動論理回路１２の入力端に接続されている。トランジスタ１５５のソース及びバックゲートは、電源電圧Ｖｃｃの印加端に接続されている。トランジスタ１５５のゲートは、イネーブル信号ＤＲＥＮの印加端に接続されている。
【0068】
イネーブル信号ＤＲＥＮがＨレベルまたはＭレベル（＝駆動モジュール１０のイネーブル時における論理レベルであり、例えばＶｃｃまたはＶｃｃ／２）であるときには、トランジスタ１５５がオフする。従って、制御信号ＰＷＭは、プルアップされることなく、駆動論理回路１２に入力される。
【0069】
一方、イネーブル信号ＤＲＥＮがＬレベル（＝駆動モジュール１０のディセーブル時における論理レベルであり、例えばＧＮＤ）であるときには、トランジスタ１５５がオンする。従って、制御信号ＰＷＭは、Ｈレベル（≒Ｖｃｃ）にプルアップされる。
【0070】
このように、論理レベル固定回路１５は、駆動モジュール１０がディセーブル（ＤＲＥＮ＝Ｌ）とされている間、言い換えれば、駆動モジュール１０がイネーブル（ＤＲＥＮ＝ＨないしはＤＲＥＮ＝Ｍ）とされるまでの間、制御信号ＰＷＭを機種毎の論理レベル（ＨレベルまたはＬレベル）に固定する。
【0071】
＜論理レベル切替回路（Ｍレベル出力回路）＞
図５は、論理レベル切替回路１４の一構成例を示す図である。論理レベル切替回路１４は、Ｐチャネル型ＭＯＳトランジスタ１４１と、抵抗１４２と、Ｐチャネル型ＭＯＳトランジスタ１４３と、Ｎチャネル型ＭＯＳトランジスタ１４４と、Ｐチャネル型ＭＯＳトランジスタ１４５と、インバータ１４６と、を含む。
図５は、論理レベル切替回路１４の一構成例を示す図である。論理レベル切替回路１４は、Ｐチャネル型ＭＯＳトランジスタ１４１と、抵抗１４２と、Ｐチャネル型ＭＯＳトランジスタ１４３と、Ｎチャネル型ＭＯＳトランジスタ１４４と、Ｐチャネル型ＭＯＳトランジスタ１４５と、インバータ１４６と、を含む。
【0072】
トランジスタ１４１のソースおよびバックゲートは、電源電圧Ｖｃｃの印加端に接続される。トランジスタ１４１のゲートは、インバータ１４６の出力端に接続される。インバータ１４６の入力端は、イネーブル信号ＤＲＥＮの印加端に接続される。トランジスタ１４１のドレインは、抵抗１４２の第１端に接続される。抵抗１４２の第２端と、トランジスタ１４３のソースおよびバックゲートとが接続されるノードＮ１４は、トランジスタ１４４のゲートに接続される。トランジスタ１４３のゲートは、ＬＤＯ１６の出力端に接続される。すなわち、ＬＤＯ１６から出力される内部電圧ＲＥＧ１５がトランジスタ１４３のゲートに印加される。トランジスタ１４３のドレインは、接地電圧ＰＧＮＤの印加端に接続される。トランジスタ１４５のソースおよびバックゲートは、電源電圧Ｖｃｃの印加端に接続される。トランジスタ１４５のドレインは、トランジスタ１４４のドレインに接続される。トランジスタ１４４のソースおよびバックゲートは、制御信号ＰＷＭの印加端に接続される。トランジスタ１４５のゲートは、駆動論理回路１２から出力されるゲート信号Ｇ１２により駆動される。
【0073】
また、図５に示すように、ゼロクロス検出回路１３は、コンパレータ１３１から構成される。コンパレータ１３１の非反転入力端（＋）は、スイッチ電圧ＳＷの印加端に接続されている。コンパレータ１３１の反転入力端（－）は、接地電圧ＰＧＮＤの印加端に接続されている。
【0074】
トランジスタＭ２のオン期間（ＰＷＭ＝Ｌ、Ｇ１＝Ｇ２＝Ｈ）において、正方向（＝トランジスタＭ２からインダクタＬ１に向かう方向）のインダクタ電流ＩＬが流れているときには、ＳＷ＜ＰＧＮＤとなるので、ＺＸ＝Ｌとなる。この場合、駆動論理回路１２は、ゲート信号Ｇ１２をＨとするので、トランジスタ１４５がオフ状態であり、トランジスタ１４４にドレイン電流が流れず、ＰＷＭ＝Ｌ（例えばＧＮＤ）のままとなる。
【0075】
一方、インダクタ電流ＩＬが負方向（＝インダクタＬ１からトランジスタＭ２に向かう方向）に流れ始めると、ＳＷ＞ＰＧＮＤとなるので、ＺＸ＝Ｈとなる。この場合、駆動論理回路１２は、ゲート信号Ｇ１２をＬとするので、トランジスタ１４５がオン状態となり、トランジスタ１４４にドレイン電流が流れて、そのソースが中間電圧ＶＭ（＝ＲＥＧ１５＋Ｖｔｈ－Ｖｔｈ）にバイアスされる。このような動作により、制御信号ＰＷＭがＬレベル（ＧＮＤ）からＭレベル（ＶＭ）に切り替えられる。Ｍレベル＝ＲＥＧ１５＝Ｖｃｃ／２である。
【0076】
なお、駆動モジュール１０の起動時にも、駆動論理回路１２により制御信号ＰＷＭはＭレベルへ切り替えられる。これについては、後に詳述する。
【0077】
＜入出力回路＞
図６は、入出力回路２２の一構成例を示す図である。本構成例の入出力回路２２は、Ｐチャネル型ＭＯＳトランジスタ２２１と、Ｎチャネル型ＭＯＳトランジスタ２２２および２２３と、抵抗２２４と、論理レベル検出部２２５と、を含む。
図６は、入出力回路２２の一構成例を示す図である。本構成例の入出力回路２２は、Ｐチャネル型ＭＯＳトランジスタ２２１と、Ｎチャネル型ＭＯＳトランジスタ２２２および２２３と、抵抗２２４と、論理レベル検出部２２５と、を含む。
【0078】
トランジスタ２２１のソースおよびバックゲートは、電源電圧Ｖｃｃの印加端に接続されている。トランジスタ２２１および２２２それぞれのドレインと抵抗２２４の第１端は、制御信号ＰＷＭの入出力端に接続されている。抵抗２２４の第２端は、トランジスタ２２３のドレインに接続されている。トランジスタ２２２および２２３それぞれのソースおよびバックゲートは、接地電圧ＧＮＤの印加端に接続されている。
【0079】
なお、トランジスタ２２１～２２３それぞれのゲートには、制御回路２１からゲート信号Ｓ１～Ｓ３が入力される。
【0080】
例えば、制御信号ＰＷＭのＨレベル出力時には、Ｓ１＝Ｓ２＝Ｓ３＝Ｌとされる。その結果、トランジスタ２２１がオン状態、トランジスタ２２２および２２３がオフ状態となるので、ＰＷＭ＝Ｈ（≒Ｖｃｃ）となる。一方、制御信号ＰＷＭのＬレベル出力時には、Ｓ１＝Ｓ２＝ＨかつＳ３＝Ｌとされる。その結果、トランジスタ２２２がオン状態、トランジスタ２２１および２２３がオフ状態となるので、ＰＷＭ＝Ｌ（≒ＧＮＤ）となる。
【0081】
また、制御信号ＰＷＭの入力待受時には、Ｓ１＝Ｓ３＝ＨかつＳ２＝Ｌとされる。その結果、トランジスタ２２１および２２２がオフ状態、トランジスタ２２３がオン状態となるので、制御信号ＰＷＭが抵抗２２４を介してプルダウンされる。従って、制御信号ＰＷＭは、論理レベル切替回路１４（図５）または論理レベル固定回路１５（図３、図４）の動作状態に応じた論理レベルとなる（詳細は後述）。
【0082】
論理レベル検出部２２５は、入出力回路２２が入力待受状態とされているときに、制御信号ＰＷＭの論理レベル（Ｈ／Ｌ／Ｍ）を検出し、その検出結果を論理レベル検出信号Ｓ４として制御回路２１に出力する。
【0083】
【0084】
なお、図８～図１０においては、上から順に、電源電圧Ｖｃｃ、スタンバイ信号ＳＴＢＹ、内部電圧Ｖｒｅｇ１５（電源制御装置２０）、イネーブル信号ＥＮ、制御回路２１の状態、割込み信号ＩＮＴＢ、内部電圧ＲＥＧ１５（駆動モジュール１０）、イネーブル信号ＤＲＥＮ、制御信号ＰＷＭ１～ＰＷＭ８の各波形例を示す。
【0085】
まず、図８に示すタイミングチャートを図７に示すフローチャートに沿って説明する。図８は、後述する駆動モジュールスキャンにおいて正常と判定された場合の例を示す。なお、図８は、駆動モジュール１０の電源制御装置２０に対する接続形態が図１に示す状態の場合（すなわち４個の駆動モジュール１０を接続）である。
【0086】
図８におけるタイミングｔ１で、電源電圧Ｖｃｃが立上りを開始する。そして、タイミングｔ２において、電源電圧ＶｃｃがＵＶＬＯ解除電圧に達すると、電源制御装置２０においてＵＶＬＯが解除される。その後、タイミングｔ３でスタンバイ信号ＳＴＢＹがＨレベルに立ち上がると、内部電圧Ｖｒｅｇ１５が立上りを開始する。これに応じて、内部電圧Ｖｒｅｇ１５の印加端に接続される制御端子Ｔｐ５～Ｔｐ８に生じる制御信号ＰＷＭ５～ＰＷＭ８も立上りを開始する。内部電圧Ｖｒｅｇ１５が１．５Ｖまで立ち上がると、それに伴って制御信号ＰＷＭ５～ＰＷＭ８も１．５Ｖまで立ち上がる。
【0087】
そして、タイミングｔ４において、制御回路２１は、駆動モジュールスキャン状態（DrMOS_SCAN）に移行する（図７のステップＳ１）。
【0088】
その後、タイミングｔ５において、制御回路２１は、駆動モジュール構成チェック処理を開始する（図７のステップＳ２）。タイミングｔ５の時点で、イネーブル信号ＤＲＥＮはＬレベルである。ここで、図８の例では、駆動モジュール１０における論理レベル固定回路１５がプルダウン型（図３）の場合であるため、制御信号ＰＷＭ１～ＰＷＭ４は、プルダウンによりＬレベルである。また、制御信号ＰＷＭ５～ＰＷＭ８は、いずれも１．５Ｖ（Ｍレベル）となっている。
【0089】
制御回路２１は、駆動モジュール構成チェック処理においては、制御端子Ｔｐ１～Ｔｐ８のうちいずれの端子が駆動モジュール１０との接続に使用されているかをチェックする。より具体的には、制御回路２１は、制御信号ＰＷＭ１～ＰＷＭ８の各レベルの組み合わせが、あらかじめ定められた許容される組み合わせと一致しているかを確認する。このとき、電源制御装置２０の入出力回路２２は、先述の入力待受状態であるので、制御信号ＰＷＭの論理レベル（Ｈ／Ｌ／Ｍ）が検出される。
【0090】
例えば、駆動モジュール１０を１個接続する形態の場合は、制御端子Ｔｐ１～Ｔｐ８のうち制御端子Ｔｐ１に接続することのみが許可されるため、制御信号のレベルの許可される組み合わせとしては、「制御信号ＰＷＭ１＝ＬまたはＨ、ＰＷＭ１以外の制御信号＝Ｍ」となる。また、駆動モジュール１０を２個接続する形態の場合は、制御端子Ｔｐ１～Ｔｐ８のうち制御端子Ｔｐ１、Ｔｐ２に接続することのみが許可されるため、制御信号のレベルの許可される組み合わせとしては、「制御信号ＰＷＭ１，２＝すべてＬまたはすべてＨ、ＰＷＭ１，２以外の制御信号＝Ｍ」となる。以降同様に、駆動モジュール１０を最大で８個接続する形態までの許可される組み合わせがあらかじめ規定される。
【0091】
図８の例であれば、実際の制御信号ＰＷＭのレベルの組み合わせが、「ＰＷＭ１～４＝Ｌ、ＰＷＭ５～８＝Ｍ」であり、「ＰＷＭ１～４＝すべてＬまたはすべてＨ、ＰＷＭ１～４以外の制御信号＝Ｍ」という許可された組み合わせと一致しているので、制御端子Ｔｐ１～Ｔｐ４が接続に使用され、それ以外の端子は未使用であることが判定される。
【0092】
ここで、ＰＷＭ＝Ｌであるときには、論理レベル固定回路１５がプルダウン型（図３）であることから、例えば、駆動モジュール１０を大電流出力型と判別することができる。一方、ＰＷＭ＝Ｈであるときには、論理レベル固定回路１５がプルアップ型（図４）であることから、例えば、駆動モジュール１０を小電流出力型と判別することができる。図８の例であれば、ＰＷＭ１～４＝Ｌであるため、制御端子Ｔｐ１～Ｔｐ４に接続される各駆動モジュール１０が大電流出力型であると判定できる。なお、上記のように許可されるレベルの組み合わせを「すべて」Ｌまたは「すべて」Ｈとしているのは、一部異なる機種の駆動モジュール１０が接続されて使用されることを禁止するためである。
【0093】
このような駆動モジュール１０の機種判別を行うことにより、電源制御装置２０における制御パラメータ（出力電流帰還ループのフィードバック係数や位相補償量など）を最適値に切り替えることが可能となる。
【0094】
また、実際の駆動相数（図８の例では４相）を判定できるので、これに応じた位相シフト制御（詳細は後述）を行うことが可能となる。
【0095】
図８では、上記のような駆動モジュール構成チェック処理はタイミングｔ６で完了し、この場合、駆動モジュール構成は正常であると判定され（図７のステップＳ３のＹ）、制御回路２１は、駆動モジュール接続チェック処理に移行する（図７のステップＳ４）。
【0096】
ここで、駆動モジュール構成チェック処理では正常と判定された場合でも、制御端子（Ｔｐ１～Ｔｐ８）の接続不良が生じている可能性がある。例えば、制御端子と駆動モジュール１０との間の接続が切れていたり、制御端子がオープン故障となっている場合である。この場合、駆動モジュール構成チェック処理のときには、たまたま制御信号のレベルが正常判定となるレベルとなっていた可能性がある。図８であれば、例えば、実際には制御端子Ｔｐ１～Ｔｐ４のうち少なくともいずれかに接続不良が生じていたが、制御信号ＰＷＭ１～ＰＷＭ４のレベルがたまたまＬとなっていた可能性がある。
【0097】
そこで、本実施形態では、駆動モジュール構成チェック処理の後に、制御端子の接続不良が生じていないかを確認するために上記駆動モジュール接続チェック処理を実施する。図８では、駆動モジュール接続チェック処理が開始すると、タイミングｔ７において、制御回路２１は、イネーブル信号ＤＲＥＮをＭレベルに立ち上げる。すると、駆動モジュール１０においてＬＤＯ１６が起動され、内部電圧ＲＥＧ１５が立上りを開始する。
【0098】
Ｍレベルとなったイネーブル信号ＤＲＥＮにより、論理レベル切替回路１４（図５）において、トランジスタ１４１がオンとされる。これにより、トランジスタ１４１と抵抗１４２とから構成される定電流回路がオンとされる。また、内部電圧ＲＥＧ１５は１．５Ｖまで立上るので、論理レベル切替回路１４におけるトランジスタ１４３のゲートに印加される電圧（＝内部電圧ＲＥＧ１５）も１．５Ｖまで立ち上がる。
【0099】
内部電圧ＲＥＧ１５が１．５Ｖよりも低い規定電圧に達すると、パワーオンリセット部１７は、駆動論理回路１２をリセット信号によりリセット解除する。このとき、内部電圧ＲＥＧ１５が規定電圧に達してからパワーオンリセット部１７での内部処理の時間だけ遅延して駆動論理回路１２はリセット解除される。
【0100】
タイミングｔ８にて駆動論理回路１２がリセット解除されると、駆動論理回路１２は、Ｌレベルとしたゲート信号Ｇ１２を論理レベル切替回路１４に出力する。これにより、トランジスタ１４５がオン状態とされ、制御信号ＰＷＭはＭレベルに切り替えられる。
【0101】
このとき、電源制御装置２０の入出力回路２２は、先述の入力待受状態であるので、制御信号ＰＷＭの論理レベル（Ｈ／Ｌ／Ｍ）が検出される。制御回路２１は、先の駆動モジュール構成チェック処理において使用されていると判定した制御端子の制御信号ＰＷＭがすべてＭレベルとなっているかを確認する。もし、すべてＭレベルとなっていれば、使用されていると判定された制御端子の接続不良は生じていないとして、正常状態であると判定する。図８の例では、使用されていると判定した制御端子Ｔｐ１～Ｔｐ４の制御信号ＰＷＭ１～ＰＷＭ４は、すべてＭレベルとなっているので、正常状態であると判定される。
【0102】
なお、駆動論理回路１２は、ゲート信号Ｇ１２をＬレベルとした後、Ｈレベルに切り替える。すると、制御信号ＰＷＭは、論理レベル切替回路１４のソース能力のみでＭレベルに維持された状態となる。従って、これ以降における制御信号ＰＷＭの挙動に支障を来すことはない。
【0103】
図８では、タイミングｔ９で制御回路２１がイネーブル信号ＤＲＥＮをＬレベルに立ち下げるので、ＬＤＯ１６が停止され、内部電圧ＲＥＧ１５は立ち下がる。これにより、パワーオンリセット部１７により駆動論理回路１２はリセットされる。また、イネーブル信号ＤＲＥＮをＬレベルに立ち下げるので、論理レベル固定回路１５により制御信号ＰＷＭ１～ＰＷＭ４は、Ｌレベルとなる。
【0104】
図８のように駆動モジュール接続チェック処理において正常であると判定されると（図７のステップＳ５のＹ）、制御回路２１は、スタンバイ状態（STANDBY）へ移行する（図７のステップＳ６、タイミングｔ１０）。
【0105】
その後、イネーブル信号ＥＮがＨレベルに立ち上がると、制御回路２１は、パワーオン状態(POWER_ON)に移行する（図７のステップＳ７、タイミングｔ１１）。そして、図８では、パワーオン状態に移行後、タイミングｔ１２において、制御回路２１は、イネーブル信号ＤＲＥＮをＭレベルに立ち上げる。すると、先述したタイミングｔ７での動作と同様に、内部電圧ＲＥＧ１５が立上りを開始し、タイミングｔ１２から遅延したタイミングｔ１３でパワーオンリセット部１７により駆動論理回路１２がリセット解除される。これにより、先述と同様に、駆動論理回路１２により出力されるＬレベルのゲート信号Ｇ１２により、論理レベル切替回路１４は制御信号ＰＷＭをＭレベルに切り替える。なお、駆動論理回路１２は、ゲート信号Ｇ１２をＬレベルとした後、Ｈレベルに切り替える。すると、制御信号ＰＷＭは、論理レベル切替回路１４のソース能力のみでＭレベルに維持された状態となる。従って、これ以降における制御信号ＰＷＭの挙動に支障を来すことはない。
【0106】
タイミングｔ１３よりも後のタイミングｔ１４において、制御回路２１は、イネーブル信号ＤＲＥＮをＨレベルに立ち上げる。すると、電源制御装置２０の入出力回路２２は、先述した出力状態（＝図６のトランジスタ２２３がオフされるとともに、論理レベル検出部２２５が無効とされた状態）に固定される。また、駆動論理回路１２は、第１動作モード（＝常に制御信号ＰＷＭに応じてスイッチ電圧ＳＷのパルス駆動を行う動作モード）で動作を行う。一定のスイッチング周波数で制御信号ＰＷＭのスイッチングパルスが生成し続けられ、駆動論理回路１２は、制御信号ＰＷＭのレベルに応じてスイッチ出力段１１を駆動する。これにより、負荷Ｚが軽くなっても、スイッチング電源装置１が重負荷モード（ＰＷＭモード）から軽負荷モード（ＰＦＭモード）に切り替えられることがない。
【0107】
なおここでは、図８に示すように、制御信号ＰＷＭが位相をずらしながら生成される位相シフト制御が行われる。
【0108】
また、図８では図示していないが、イネーブル信号ＤＲＥＮがＨレベルからＭレベルに切り替えられた場合、駆動モジュール１０は、第２動作モード（＝インダクタ電流ＩＬのゼロクロス検出時において、制御信号ＰＷＭを自らＭレベルに切り替えるとともに、スイッチ電圧ＳＷを自ら出力ハイインピーダンス状態（ＨｉＺ）とする動作モード）でイネーブルとされる。
【0109】
この場合、電源制御装置２０の入出力回路２２は、制御信号ＰＷＭがＨレベルからＬレベルに切り替わった後、適切なタイミングで入力待受状態に切り替えられ、制御信号ＰＷＭの論理レベル（Ｈ／Ｌ／Ｍ）を検出する状態となる。
【0110】
制御信号ＰＷＭがＬレベルであるためにトランジスタＭ２がオン状態となる期間において、ゼロクロス検出信号ＺＸがＨレベルに立ち上がり、スイッチ電圧ＳＷのゼロクロスが検出された場合、駆動論理回路１２はゲート信号Ｇ１２をＬレベルとするので、論理レベル切替回路１４は、制御信号ＰＷＭをＭレベルに切り替える。
【0111】
制御信号ＰＷＭがＬレベルからＭレベルに切り替えられた場合、制御回路２１では、駆動モジュール１０でインダクタ電流ＩＬのゼロクロスが検出されたことを認識し、スイッチング電源装置１を重負荷モード（ＰＷＭモード）から軽負荷モード（ＰＦＭモード）に遅滞なく移行させることができる。従って、制御信号ＰＷＭのスイッチングパルスを間引くなどして軽負荷時の効率を高めることが可能となる。
【0112】
また、当然のことながら、駆動モジュール１０が第２動作モード（ＤＲＥＮ＝Ｍ）でイネーブルとされた場合でも、ゼロクロス検出信号ＺＸがＨレベルに立ち上がらなければ、制御信号ＰＷＭがＭレベルに切り替えられることはなく、スイッチング電源装置１が重負荷モード（ＰＷＭモード）から軽負荷モード（ＰＦＭモード）に切り替えられることもない。
【0113】
次に、図９に示すタイミングチャートについて説明する。図９では、駆動モジュール構成チェック処理がタイミングｔ５１で開始されるが、このとき、制御信号ＰＷＭ３は、制御端子Ｔｐ３の接続不良により、Ｌレベルとなっていない。従って、制御回路２１は、制御信号ＰＷＭ１～ＰＷＭ８の各レベルの組み合わせが、あらかじめ定められた許容される組み合わせのいずれとも一致していないと判定し、異常状態であると判定する（図７のステップＳ３のＮ）。
【0114】
これにより、図９ではタイミングｔ５２において、制御回路２１は、エラー状態（ERROR）に移行するとともに、ＭＯＳスイッチ２４をオン状態とすることで割込み信号ＩＮＴＢをＬレベルに立ち下げる。この割込み信号ＩＮＴＢにより、外部に異常が通知される。
【0115】
その後、図９に示すようにイネーブル信号ＥＮがＨレベルに立ち上げられても（タイミングｔ１１０）、制御回路２１はエラー状態であるため、イネーブル信号ＤＲＥＮをＬレベルで維持し、駆動モジュール１０は起動せず、スイッチング電源装置１のスイッチング動作は行われない。
【0116】
なお、仮に例えば制御信号ＰＷＭ３に対応する制御端子Ｔｐ３にプルアップ型の論理レベル固定回路１５を有する駆動モジュール１０が接続されていた場合も、制御信号ＰＷＭ３がＨレベルとなるので、駆動モジュール構成チェック処理において、異常状態であると判定される。
【0117】
このように、駆動モジュール構成チェック処理において、許可されない制御端子の使用状態であると判定されると、スイッチング電源装置１のスイッチング動作を回避できる。
【0118】
次に、図１０に示すタイミングチャートについて説明する。図１０では、駆動モジュール構成チェック処理がタイミングｔ５１で開始されるが、このとき、制御信号ＰＷＭ１～ＰＷＭ４はすべてＬレベルである。従って、制御回路２１は、制御信号ＰＷＭ１～ＰＷＭ８の各レベルの組み合わせが、あらかじめ定められた許容される組み合わせに一致すると判定し、正常状態であると判定する（図７のステップＳ３のＹ）。
【0119】
しかしながら、図１０では、制御信号ＰＷＭ４に対応する制御端子Ｔｐ４に実際には接続不良が生じている例であり、上記駆動モジュール構成チェック処理においては、たまたま制御信号ＰＷＭ４がＬレベルとなっていた。
【0120】
タイミングｔ５３で駆動モジュール構成チェック処理が完了し、駆動モジュール接続チェック処理が開始される（図７のステップＳ４）。タイミングｔ７１で、イネーブル信号ＤＲＥＮがＭレベルに立ち上がり、リセット解除された駆動論理回路１２により論理レベル切替回路１４は制御信号ＰＷＭをＭレベルに切り替える（タイミングｔ８１）。しかしながら、図１０では、先述のように制御端子Ｔｐ４に接続不良が生じているため、制御信号ＰＷＭ４には、Ｍレベルからレベルが低下する異常が生じている。従って、制御回路２１は、異常状態であると判定する（図７のステップＳ５のＮ）。
【0121】
制御回路２１は、イネーブル信号ＤＲＥＮをＬレベルに立ち下げた後、タイミングｔ８２で、エラー状態へ移行する（図７のステップＳ８）。
【0122】
エラー状態へ移行しているため、イネーブル信号ＥＮがＨレベルに立ち上がっても（タイミングｔ１１０）、制御回路２１は、イネーブル信号ＤＲＥＮをＬレベルで維持し、駆動モジュール１０は起動せず、スイッチング電源装置１のスイッチング動作は行われない。
【0123】
このように、制御端子に接続不良が生じている場合に、仮に駆動モジュール構成チェック処理ではたまたま正常であると判定された場合でも、駆動モジュール接続チェック処理において、上記接続不良を検出することができ、スイッチング電源装置１のスイッチング動作を回避できる。
【0124】
以上説明したように、本実施形態では、制御信号ＰＷＭを流用して、駆動モジュール構成チェック処理および駆動モジュール接続チェック処理を行うことで、制御端子の使用状態、接続されている駆動モジュールの機種、並びに制御端子の接続不良が生じていないかを確認することができる。さらに、制御信号ＰＷＭを流用して、駆動モジュール１０から電源制御装置２０へのゼロクロス検出通知を行うことができる。従って、電源制御装置２０および駆動モジュール１０における端子数の増加を抑制できる。
【0125】
＜複数チャンネルの電源制御装置＞
また、実施形態の一変形例として、電源制御装置２０は、複数のチャンネルでの駆動モジュール１０の制御に対応してもよい。以下、これについて説明する。
また、実施形態の一変形例として、電源制御装置２０は、複数のチャンネルでの駆動モジュール１０の制御に対応してもよい。以下、これについて説明する。
【0126】
図１１は、複数のチャンネルでの駆動モジュール１０の制御に対応する電源制御装置２０の一例を含めたスイッチング電源装置１の構成を示す図である。図１１に示す電源制御装置２０は、一例として２チャンネルに対応している。なお、チャンネルとは、イネーブル信号ＤＲＥＮの出力可能な本数に相当する。
【0127】
図１１に示す電源制御装置２０は、イネーブル出力端子Ｔｄｅｎ１，Ｔｄｅｎ２を有しており、制御回路２１は、イネーブル信号ＤＲＥＮ１をイネーブル出力端子Ｔｄｅｎ１から、イネーブル信号ＤＲＥＮ２をイネーブル出力端子Ｔｄｅｎ２から、それぞれ出力することが可能である。また、図１１での電源制御装置２０は、一例として、制御端子Ｔｐ１～Ｔｐ４を有し、制御信号ＰＷＭ１～ＰＷＭ４を制御端子Ｔｐ１～Ｔｐ４を介して出力可能としている。すなわち、電源制御装置２０は、２チャンネルで４相分の駆動モジュール１０の制御が可能となっている。
【0128】
また、図１１では、一例として、イネーブル出力端子Ｔｄｅｎ１（１ｃｈ）と接続される駆動モジュール１０（１）～１０（３）には、それぞれ制御端子Ｔｐ１～Ｔｐ３の個々を接続している。また、イネーブル出力端子Ｔｄｅｎ２（２ｃｈ）と接続される駆動モジュール１０（４）には、制御端子Ｔｐ４を接続している。すなわち、３相（１ｃｈ）＋１相（２ｃｈ）での使用となっている。
【0129】
同じチャンネル（１ｃｈ）である駆動モジュール１０（１）～１０（３）は、それぞれインダクタＬ１（１）～Ｌ１（３）の第１端に接続され、インダクタＬ１（１）～Ｌ１（３）の第２端はキャパシタＣｏ１の第１端に共通接続される。キャパシタＣｏ１の第１端は、出力電圧Ｖｏｕｔ１の印加端となる。また、別の同じチャンネル（２ｃｈ）である駆動モジュール１０（４）は、インダクタＬ１（４）の第１端に接続され、インダクタＬ１（４）の第２端はキャパシタＣｏ２の第１端に共通接続される。キャパシタＣｏ２の第１端は、出力電圧Ｖｏｕｔ２の印加端となる。すなわち、チャンネルごとにＤＣ／ＤＣコンバータが構成される。
【0130】
なお、図１１に示す形態以外にも、例えば、４相（１ｃｈ）＋０相（２ｃｈは不使用）、２相（１ｃｈ）＋２相（２ｃｈ）などの駆動モジュール１０の接続形態を使用してもよい。また、制御端子Ｔｐ１～Ｔｐ４のうち使用しない端子については、先述した実施形態と同様に、内部電圧Ｖｒｅｇ１５の印加端を接続して、制御信号ＰＷＭをＭレベルとしてもよい。
【0131】
ここで、図１２は、図１１に示す構成における起動シーケンスの一例を示すタイミングチャートである。図１２においては、上から順に、駆動モジュール１０側の内部電圧ＲＥＧ１５、イネーブル信号ＤＲＥＮ１，ＤＲＥＮ２、および制御信号ＰＷＭ１～ＰＷＭ４の各波形例を示す。
【0132】
図１２のタイミングｔ１５では、駆動モジュール構成チェック処理が開始される。このとき、イネーブル信号ＤＲＥＮ１およびＤＲＥＮ２はともにＬレベルであるので、駆動モジュール１０側の論理レベル固定回路１５から制御信号ＰＷＭ１～ＰＷＭ４のレベルが入力待受状態である入出力回路２２を介して制御回路２１に通知される。図１２では、図１１に示す構成において、駆動モジュール１０（１）～１０（４）のいずれもプルダウン型の論理レベル固定回路１５を有する例を示し、制御信号ＰＷＭ１～ＰＷＭ４は、いずれもＬレベルとなっている。
【0133】
駆動モジュール構成チェック処理では、先述したように、制御回路２１は、制御信号ＰＷＭのレベルの組み合わせが許可される組み合わせと一致するかを確認する。図１２では、制御信号ＰＷＭ１～ＰＷＭ４のいずれもＬとなる組み合わせは、許可される組み合わせと一致するので、正常状態であると判定される。なお、ここで仮に制御信号ＰＷＭ１～ＰＷＭ４のレベルの組み合わせが許可される組み合わせと一致しないと判定されると、異常状態であると判定され、先述した実施形態と同様に、制御回路２１は、エラー状態に移行する。
【0134】
図１２では、タイミングｔ１６で駆動モジュール構成チェック処理が完了し、引き続き駆動モジュール接続チェック処理が開始される。そして、タイミングｔ１７において、制御回路２１は、イネーブル信号ＤＲＥＮ１とＤＲＥＮ２のうちＤＲＥＮ１のみをＭレベルに立ち上げる。これにより、イネーブル信号ＤＲＥＮ１に対応する駆動モジュール１０（１）～１０（３）における各内部電圧ＲＥＧ１５が立ち上がり、各駆動論理回路１２がリセット解除され、各論理レベル切替回路１４により制御信号ＰＷＭ１～ＰＷＭ３がＭレベルに切り替えられる。これにより、１ｃｈの駆動モジュール１０は、制御端子Ｔｐ１～Ｔｐ３に接続されていることが認識できる。
【0135】
タイミングｔ１９において制御回路２１によりイネーブル信号ＤＲＥＮ１がＬレベルに立ち下げられ、制御信号ＰＷＭ１～ＰＷＭ３は、Ｌレベルに立ち下がる。その後、タイミングｔ２０において、制御回路２１は、イネーブル信号ＤＲＥＮ１とＤＲＥＮ２のうちＤＲＥＮ２のみをＭレベルに立ち上げる。これにより、イネーブル信号ＤＲＥＮ２に対応する駆動モジュール１０（４）における内部電圧ＲＥＧ１５が立ち上がり、駆動論理回路１２がリセット解除され、論理レベル切替回路１４により制御信号ＰＷＭ４がＭレベルに切り替えられる（タイミングｔ２１）。これにより、２ｃｈの駆動モジュール１０は、制御端子Ｔｐ４に接続されていることが認識できる。
【0136】
このように、本実施形態では、制御信号ＰＷＭを流用することで、チャンネルごとの駆動モジュール１０の個数や接続先を自動認識することが可能となり、電源制御装置２０および駆動モジュール１０の端子数の増加を抑制できる。例えば、電源制御装置２０において、新たな設定用端子を設け、当該端子に外部抵抗分圧比を変更することによる分圧電圧を印加させ、電源制御装置２０内部のＡＤＣ（ＡＤコンバータ）により上記分圧電圧をモニタすることにより、接続形態を検出する手法も考えられるが、上記新たな端子分、端子数が増加してしまう。
【0137】
また、本実施形態では、チャンネル数や相数の増加に対しても、端子数を増加させる必要がない。
【0138】
＜その他＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
【0139】
例えば、駆動モジュール接続チェック処理においては、制御回路２１は、イネーブル信号ＤＲＥＮ（ＤＲＥＮ１，ＤＲＥＮ２）をＭレベルに限らず、駆動モジュール１０を起動可能なレベルであれば、例えばＨレベルなどに立ち上げてもよい。
【0140】
また、本発明に係るスイッチング電源装置は、例えば、車両に搭載可能であることが好ましい。制御端子に関する故障の検出が、自動車の電気/電子に関する機能安全についての国際規格であるＩＳＯ２６２６２にて要求されており、その観点から本発明による効果は重要となる。
【産業上の利用可能性】
【0141】
本発明は、例えば、大電流を消費する負荷（ＣＰＵなど）に電力供給を行う多相型のスイッチング電源装置に利用することが可能である。
【符号の説明】
【0142】
１ スイッチング電源装置
１０、１０（１）～１０（４） 駆動モジュール（ＤｒＭＯＳ）
１１ スイッチ出力段
１２ 駆動論理回路
１３ ゼロクロス検出回路
１３１ コンパレータ
１４ 論理レベル切替回路
１４１ Ｐチャネル型ＭＯＳトランジスタ
１４２ 抵抗
１４３ Ｐチャネル型ＭＯＳトランジスタ
１４４ Ｎチャネル型ＭＯＳトランジスタ
１４５ Ｐチャネル型ＭＯＳトランジスタ
１４６ インバータ
１５ 論理レベル固定回路
１５１ 抵抗
１５２ インバータ
１５３ Ｎチャネル型ＭＯＳトランジスタ
１５４ インバータ
１５５ Ｐチャネル型ＭＯＳトランジスタ
１６ ＬＤＯ
１７ パワーオンリセット部
２０ 電源制御装置（ＰＭＩＣ）
２１ 制御回路
２２ 入出力回路
２２１ Ｐチャネル型ＭＯＳトランジスタ
２２２、２２３ Ｎチャネル型ＭＯＳトランジスタ
２２４ 抵抗
２２５ 論理レベル検出部
２３ 内部電圧生成部
２４ ＭＯＳスイッチ（Ｎチャネル型ＭＯＳトランジスタ）
Ｃｏ キャパシタ
Ｌ１、Ｌ１（１）～Ｌ１（４） インダクタ
Ｍ１ 出力トランジスタ（Ｐチャネル型ＭＯトランジスタ）
Ｍ２ 同期整流トランジスタ（Ｎチャネル型ＭＯＳトランジスタ）
Ｔｐ１～Ｔｐ８ 制御端子
Ｔｄｅｎ、Ｔｄｅｎ１、Ｔｄｅｎ２ イネーブル出力端子
Ｔｃｃ 電源端子
Ｔｓｔ スタンバイ端子
Ｔｅｎ イネーブル入力端子
Ｔｒｅｇ 内部電圧出力端子
Ｔｒｅｇｉｎ 内部電圧入力端子
Ｔｉｎｔ 割込み端子
Ｔｇｄ 接地端子
Ｔｓ＋、Ｔｓ－ 帰還入力端子
ＴＰＷＭ 制御端子
ＴＥＮ イネーブル入力端子
ＴＣＣ 電源端子
ＴＶＩＮ 入力電圧端子
ＴＳＷ スイッチ端子
ＴＧＤ 接地端子
１０、１０（１）～１０（４） 駆動モジュール（ＤｒＭＯＳ）
１１ スイッチ出力段
１２ 駆動論理回路
１３ ゼロクロス検出回路
１３１ コンパレータ
１４ 論理レベル切替回路
１４１ Ｐチャネル型ＭＯＳトランジスタ
１４２ 抵抗
１４３ Ｐチャネル型ＭＯＳトランジスタ
１４４ Ｎチャネル型ＭＯＳトランジスタ
１４５ Ｐチャネル型ＭＯＳトランジスタ
１４６ インバータ
１５ 論理レベル固定回路
１５１ 抵抗
１５２ インバータ
１５３ Ｎチャネル型ＭＯＳトランジスタ
１５４ インバータ
１５５ Ｐチャネル型ＭＯＳトランジスタ
１６ ＬＤＯ
１７ パワーオンリセット部
２０ 電源制御装置（ＰＭＩＣ）
２１ 制御回路
２２ 入出力回路
２２１ Ｐチャネル型ＭＯＳトランジスタ
２２２、２２３ Ｎチャネル型ＭＯＳトランジスタ
２２４ 抵抗
２２５ 論理レベル検出部
２３ 内部電圧生成部
２４ ＭＯＳスイッチ（Ｎチャネル型ＭＯＳトランジスタ）
Ｃｏ キャパシタ
Ｌ１、Ｌ１（１）～Ｌ１（４） インダクタ
Ｍ１ 出力トランジスタ（Ｐチャネル型ＭＯトランジスタ）
Ｍ２ 同期整流トランジスタ（Ｎチャネル型ＭＯＳトランジスタ）
Ｔｐ１～Ｔｐ８ 制御端子
Ｔｄｅｎ、Ｔｄｅｎ１、Ｔｄｅｎ２ イネーブル出力端子
Ｔｃｃ 電源端子
Ｔｓｔ スタンバイ端子
Ｔｅｎ イネーブル入力端子
Ｔｒｅｇ 内部電圧出力端子
Ｔｒｅｇｉｎ 内部電圧入力端子
Ｔｉｎｔ 割込み端子
Ｔｇｄ 接地端子
Ｔｓ＋、Ｔｓ－ 帰還入力端子
ＴＰＷＭ 制御端子
ＴＥＮ イネーブル入力端子
ＴＣＣ 電源端子
ＴＶＩＮ 入力電圧端子
ＴＳＷ スイッチ端子
ＴＧＤ 接地端子
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】