特許 7370182 半導体装置およびその検査方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-10-19

(45)【発行日】2023-10-27

(54)【発明の名称】半導体装置およびその検査方法

(51)【国際特許分類】

   H01L 21/66 20060101AFI20231020BHJP

【ＦＩ】

H01L21/66 Y

【請求項の数】 3

(21)【出願番号】P 2019127013

(22)【出願日】2019-07-08

(65)【公開番号】P2021012970

(43)【公開日】2021-02-04

【審査請求日】2022-06-07

(73)【特許権者】

【識別番号】715010864

【氏名又は名称】エイブリック株式会社

(72)【発明者】

【氏名】鷹巣 博昭

(72)【発明者】

【氏名】芹澤 葉子

(72)【発明者】

【氏名】鈴木 博也

(72)【発明者】

【氏名】五島 澄隆

【審査官】堀江 義隆

(56)【参考文献】

【文献】特開昭５６－０９０２６９（ＪＰ，Ａ）

【文献】特開２０１０－１１４２４９（ＪＰ，Ａ）

【文献】特開２００８－２７７７６９（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２１／６６

Ｈ０１Ｌ ２１／３０１

(57)【特許請求の範囲】

【請求項1】

半導体基板の表面に形成されたＰＣＭＴＥＧ領域を有する半導体装置において、
前記ＰＣＭＴＥＧ領域には、メインＰＣＭＴＥＧ領域とサブＰＣＭＴＥＧ領域が設けられ、
前記メインＰＣＭＴＥＧ領域には、ＴＥＧの種類ごとに区画した複数のＴＥＧ種別領域が設けられ、
前記ＴＥＧの種類の各々から選択された、電気的特性値に規格を有するＴＥＧのすべてを前記サブＰＣＭＴＥＧ領域に配置し、
前記メインＰＣＭＴＥＧ領域には、電気的特性値に規格の無いＴＥＧと前記電気的特性値に規格を有するＴＥＧと同じものを配置することを特徴とする半導体装置。

【請求項2】

前記ＴＥＧの種類が、少なくとも、Ｎ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタと抵抗体と容量であることを特徴とする請求項１記載の半導体装置。

【請求項3】

前記サブＰＣＭＴＥＧ領域に隣接してプロービングチェック用ＴＥＧを配置することを特徴とする請求項１または２記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、ＰＣＭＴＥＧを有する半導体装置に関する。

【背景技術】

【0002】

半導体基板に搭載する半導体集積回路装置には、製品となるＩＣチップの他に半導体ウェハ製造工程の出来具合を確認するためのプロセスコントロールモニターテストエレメントグループ（以下、ＰＣＭＴＥＧと称す）が配置されている。

【0003】

ＰＣＭＴＥＧは、複数のＩＣチップを切り出すためのスクライブライン領域に配置されることもあるし（スクライブラインＴＥＧ）、特定の領域にＩＣチップを形成せずに配置する場合もある（外付けＴＥＧ）。

【0004】

半導体ウェハ製造工程の終了時付近において、ＰＣＭＴＥＧを用いて電気的な測定を行なうことによって、半導体ウェハ製造工程が正常に行なわれたか、製品の特性が狙い通りにできているかを確認することができる。ＰＣＭＴＥＧの電気的な測定は、通常、複数のプローブ（探針）を有するプローブカードを用いて、ＰＣＭＴＥＧ領域に配置された様々な種類のＴＥＧに設けられたパッド領域に針当てをすることにより行なわれる。

【0005】

生産性、製造効率を向上させるために、ＰＣＭＴＥＧの測定は、できるだけ短時間で行なえることが求められていた。所望の複数のＰＣＭＴＥＧへの針当てをするためにプローブカードを移動する必要があり、その移動距離により、ＰＣＭＴＥＧ測定の時間、負荷が増大してしまうため、できるだけ短時間でＰＣＭＴＥＧの測定が行なえることが求められていた。

【0006】

また、ＰＣＭＴＥＧへの針当ての不具合があると、測定値が正しく得られなくなり、再度測定をすることが必要になり負荷が増大したり、あるいは、針当て状態が悪いことに気付かずにいた場合、ＩＣの品質異常を見逃したりしてしまうことにも繋がりかねなかった。

【0007】

特許文献１は、スクライブライン上に配置されたＰＣＭＴＥＧとスクライブラインの幅について言及し、半導体ウェハ面内でのＩＣチップ取れ個数を増大する工夫が示されている。

【先行技術文献】

【特許文献】

【0008】

【文献】特開２０１２－１７４７８９号公報

【発明の概要】

【発明が解決しようとする課題】

【0009】

特許文献１に記載の半導体装置によれば、ＰＣＭＴＥＧを配置しない側のスクライブラインの幅を小さくすることに拠り、半導体ウェハ全体から製造できるＩＣの取れ個数を増やすことが可能となり、生産性の向上に寄与できる。しかしながら、ＰＣＭＴＥＧ測定時間の短縮については言及されておらず、ＩＣ製造工程の生産性向上、作業負荷低減のためにＰＣＭＴＥＧ測定時間の短縮が必須である。

【0010】

本発明は、上記課題に鑑みなされたもので、ＰＣＭＴＥＧの測定時間を短縮することができる半導体装置を提供することを目的とする。

【課題を解決するための手段】

【0011】

本発明の半導体装置が上記目的を達成するために以下の手段を採用する。
半導体基板の表面に形成されたＰＣＭＴＥＧ領域を有する半導体装置において、
前記ＰＣＭＴＥＧ領域には、メインＰＣＭＴＥＧ領域とサブＰＣＭＴＥＧ領域が設けられ、
前記メインＰＣＭＴＥＧ領域には、ＴＥＧの種類ごとに区画した複数のＴＥＧ種別領域が設けられ、
前記ＴＥＧの種類の各々から選択された、電気的特性値に規格を有するＴＥＧのすべてを前記サブＰＣＭＴＥＧ領域に配置することを特徴とする半導体装置とする。

【0012】

また、半導体基板の表面に形成されたＰＣＭＴＥＧ領域を有する半導体装置の検査方法において、
前記ＰＣＭＴＥＧ領域内のサブＰＣＭＴＥＧ領域を識別する工程と、
前記サブＰＣＭＴＥＧ領域内のすべてのＴＥＧを順にプロービング検査する工程と、
前記サブＰＣＭＴＥＧ領域内の前記すべてのＴＥＧの電気的特性値を規格に対し判定する工程と、
を備えることを特徴とする半導体装置の検査方法を用いる。

【発明の効果】

【0013】

本発明によれば、ＰＣＭＴＥＧ領域に設けたサブＰＣＭＴＥＧ領域に、電気的特性値に規格を有する複数のＴＥＧをまとめて配置することで、ＰＣＭＴＥＧの測定時間を短縮できる。

【図面の簡単な説明】

【0014】

【図1】本発明の第１の実施形態に係る半導体装置の模式的平面図である。

【図2】本発明の第２の実施形態に係る半導体装置の模式的平面図である。

【図3】本発明の第３の実施形態に係る半導体装置の模式的平面図である。

【図4】従来の半導体装置の模式的平面図である。

【発明を実施するための形態】

【0015】

以下、本発明の実施形態について、図面を参照しながら詳細に説明する。
（第１の実施形態）
以下に、第１の実施形態に係る半導体装置について説明する。
本発明の実施形態の説明に先立ち、従来の半導体装置について説明する。
図４は、従来の半導体装置の模式的平面図である。ＰＣＭＴＥＧ領域５００は、半導体ウェハ製造工程の出来具合を評価するための、複数の種類の評価用素子（ＴＥＧ）からなる領域であり、図４の例では、Ｎ型ＭＯＳトランジスタＴＥＧ領域５０１、Ｐ型ＭＯＳトランジスタＴＥＧ領域５０２、抵抗体のＴＥＧ領域５０３、容量のＴＥＧ領域５０４が、評価用素子（ＴＥＧ）の種類ごとに括られてＰＣＭＴＥＧ領域５００の中に配置されている。

【0016】

また、ＰＣＭＴＥＧ領域５００内には、電気的特性に規格の無いＴＥＧと電気的特性に規格を有するＴＥＧが不規則に散在して配置され、電気的特性に規格を有するＴＥＧを、電気的特性値に規格を有するＮ型ＭＯＳトランジスタＴＥＧ３０１、電気的特性値に規格を有するＰ型ＭＯＳトランジスタＴＥＧ３０２、電気的特性値に規格を有する抵抗体のＴＥＧ３０３、電気的特性値に規格を有する容量のＴＥＧ３０４、として示している。

【0017】

「電気的特性に規格を有するＴＥＧ」には、ＴＥＧを測定したときに得られる電気的特性の測定値に対し上限規格あるいは下限規格が設定されていて、「電気的特性に規格を有するＴＥＧ」の測定値が上限規格を越える、あるいは下限規格を下回った場合には、測定対象の半導体装置を規格外と判断して再審等の対応を行うこととなる。他方、「電気的特性に規格の無いＴＥＧ」には、ＴＥＧを測定したときに得られる電気的特性の測定値に対し上限規格あるいは下限規格が設定されていない。

【0018】

上述のように、図４に示した従来の半導体装置においては、電気的特性値に規格を有するＮ型ＭＯＳトランジスタＴＥＧ３０１、電気的特性値に規格を有するＰ型ＭＯＳトランジスタＴＥＧ３０２、電気的特性値に規格を有する抵抗体のＴＥＧ３０３、電気的特性値に規格を有する容量のＴＥＧ３０４は、それぞれが属する同じ種類のＴＥＧの集団が配置される領域、すなわち、Ｎ型ＭＯＳトランジスタＴＥＧ領域５０１、Ｐ型ＭＯＳトランジスタＴＥＧ領域５０２、抵抗体のＴＥＧ領域５０３、容量のＴＥＧ領域５０４の中に散在した形で配置されているため、電気的特性値に規格を有するＴＥＧを測定しようとした際には、Ｎ型ＭＯＳトランジスタＴＥＧ領域５０１、Ｐ型ＭＯＳトランジスタＴＥＧ領域５０２、抵抗体のＴＥＧ領域５０３、容量のＴＥＧ領域５０４の順に、評価用のプローブカード、あるいは評価用の探針を大きく移動する必要があり長い測定時間を必要とする。また、プロービング状態も都度変化し易く、安定して正確な特性値を得ることが難しい場合もある。

【0019】

次に、本発明の実施形態について説明する。
図１は、本発明の第１の実施形態に係る半導体装置の模式的平面図である。
半導体基板の表面に形成されたＰＣＭＴＥＧ領域１００は、半導体ウェハ製造工程の出来具合を評価するための、例えばＮ型ＭＯＳトランジスタ、Ｐ型ＭＯＳトランジスタ、抵抗体、容量など、複数の種類の評価用素子からなる領域である。図示しないが、ＰＣＭＴＥＧ領域１００は、半導体基板内の一箇所あるいは複数個所に配置されている。

【0020】

図１（ａ）に示した本発明の第1の実施形態においては、図４に示した従来の半導体装置と異なり、ＰＣＭＴＥＧ領域１００にメインＰＣＭＴＥＧ領域１０１とサブＰＣＭＴＥＧ領域１０２を設けた。メインＰＣＭＴＥＧ領域１０１は評価用素子（ＴＥＧ）の種類ごと区画された複数のＴＥＧ種別領域２０１、２０２、２０３、２０４が設けられている。ＴＥＧ種別領域２０１、２０２、２０３、２０４の各々は、例えば、Ｎ型ＭＯＳトランジスタＴＥＧ領域２０１、Ｐ型ＭＯＳトランジスタＴＥＧ領域２０２、抵抗体のＴＥＧ領域２０３、容量のＴＥＧ領域２０４に割当てられている。

【0021】

図示するように、メインＰＣＭＴＥＧ領域１０１とサブＰＣＭＴＥＧ領域１０２はともに外形は矩形の形状であって、互いに所定の距離、例えば５０～１００μｍの距離を設けて離間するように配置したほうが、メインＰＣＭＴＥＧ領域１０１とサブＰＣＭＴＥＧ領域１０２の識別において好適である。また、識別のために、メインＰＣＭＴＥＧ領域１０１とサブＰＣＭＴＥＧ領域１０２のそれぞれに識別マーク（不図示）のが良い。

【0022】

サブＰＣＭＴＥＧ領域１０２には、電気的特性値に規格を有するＴＥＧ、すなわち、有規格ＴＥＧのみが配置され、電気的特性値に規格を有するＮ型ＭＯＳトランジスタＴＥＧ３０１、電気的特性値に規格を有するＰ型ＭＯＳトランジスタＴＥＧ３０２、電気的特性値に規格を有する抵抗体のＴＥＧ３０３、電気的特性値に規格を有する容量のＴＥＧ３０４がまとめて配置されている。

【0023】

これに対し、メインＰＣＭＴＥＧ領域１０１内のＮ型ＭＯＳトランジスタＴＥＧ領域２０１には電気的特性値に規格の無いＮ型ＭＯＳトランジスタＴＥＧ４０１、Ｐ型ＭＯＳトランジスタＴＥＧ領域２０２には電気的特性値に規格の無いＰ型ＭＯＳトランジスタＴＥＧ４０２、抵抗体のＴＥＧ領域２０３には電気的特性値に規格を有する抵抗体のＴＥＧ４０３、容量のＴＥＧ領域２０４領域には電気的特性値に規格の無い容量のＴＥＧ４０４、さらには、無ＴＥＧ部２０５が配置されている。つまり、メインＰＣＭＴＥＧ領域１０１には、電気的特性値に規格の無いＴＥＧ、すなわち、無規格ＴＥＧが配置される。この場合、メインＰＣＭＴＥＧ領域１０１に配置されるＴＥＧとサブＰＣＭＴＥＧ領域１０２に配置されるＴＥＧは重複しない構成である。そして、メインＰＣＭＴＥＧ領域１０１に配置された評価用素子（ＴＥＧ）の種類とサブＰＣＭＴＥＧ領域１０２に配置されたＴＥＧの種類は同じであって、サブＰＣＭＴＥＧ領域１０２に配置されたＴＥＧの個数はＴＥＧの種類の数よりも多い。すなわち、サブＰＣＭＴＥＧ領域１０２にはＴＥＧの種類別に１個以上配置されている。無ＴＥＧ部２０５はＴＥＧが配置されていない部分であり、この部分を圧縮してメインＰＣＭＴＥＧ領域１０１の占有面積を小さくすることが可能で、図１において、４×６の行列のメインＰＣＭＴＥＧ領域を４×５の行列とすることができる。

【0024】

ＰＣＭＴＥＧ領域の配置面積に余裕がない場合は、図１（ｂ）に示すように、メインＰＣＭＴＥＧ領域１０１とサブＰＣＭＴＥＧ領域１０２を接して配置することも可能である。この場合、ｎ行×ｍ列のＴＥＧを配するＰＣＭＴＥＧ領域１００の外形は矩形の形状であって、サブＰＣＭＴＥＧ領域１０２は、矩形のＰＣＭＴＥＧ領域１００の４隅の少なくとも１隅に接する、または、矩形をなす４辺の1辺に接して設け、残りをメインＰＣＭＴＥＧ領域１０１とするという配置になる。

【0025】

ＰＣＭＴＥＧ領域１００をこのような配置にすることにより、半導体装置の電気的な評価の際に、評価用のプローブカード、あるいは評価用の探針の移動距離が短くなり、測定に要する時間が短縮される。これによって、生産性の向上が図れ、評価工程に携わる作業の負荷を低減することができる。
次に、図１を用いて、本発明の第１の実施形態に係る半導体装置の検査方法について説明する。まず、半導体基板をプロービング装置の検査台に載せ、プロービング装置の光学検査部にてメインＰＣＭＴＥＧ領域１０１とサブＰＣＭＴＥＧ領域１０２のそれぞれに設けられた識別マーク（不図示）を認識し、プロービング検査領域であるサブＰＣＭＴＥＧ領域１０２をプロービング検査領域に設定する。または、あらかじめ入力しておいたサブＰＣＭＴＥＧ領域１０２の半導体基板上の座標を利用してプロービング検査領域を設定する。

【0026】

次に、ＰＣＭＴＥＧ領域１０２内の電気的特性値に規格を有する各々のＴＥＧ、Ｎ型ＭＯＳトランジスタＴＥＧ３０１、電気的特性値に規格を有するＰ型ＭＯＳトランジスタＴＥＧ３０２、電気的特性値に規格を有する抵抗体のＴＥＧ３０３、電気的特性値に規格を有する容量のＴＥＧ３０４を順にプロービング検査する。隣接するＴＥＧを順にプロービング検査することでプロービングカードの移動距離が小さくなり、測定時間を短縮でき、生産性の向上が図れる。次に、各々のＴＥＧの測定から得られた電気的特性値を予め決めておいた上限規格、下限規格などの規格を基準に判定する。各々のＴＥＧの電気的特性値が規格外である場合には再審等の対応を行うこととなる。

【0027】

（第２の実施形態）
次に、本発明の第２の実施形態について説明する。
図２は、本発明の第２の実施形態に係る半導体装置の模式的平面図である。図１で説明した第1の実施形態と同じところは、同じ符号を記すことで説明に代える。
図２に示すように、第２の実施形態においては、第１の実施形態と同様、ＰＣＭＴＥＧ領域１００にメインＰＣＭＴＥＧ領域１０１とサブＰＣＭＴＥＧ領域１０２を設け、サブＰＣＭＴＥＧ領域１０２に電気的特性値に規格を有するＮ型ＭＯＳトランジスタＴＥＧ３０１、電気的特性値に規格を有するＰ型ＭＯＳトランジスタＴＥＧ３０２、電気的特性値に規格を有する抵抗体のＴＥＧ３０３、電気的特性値に規格を有する容量のＴＥＧ３０４をまとめて配置した。

【0028】

これに対し、メインＰＣＭＴＥＧ領域１０１には電気的特性値に規格の無いＴＥＧと電気的特性値に規格を有するＴＥＧの両方を配置した。例えば、Ｎ型ＭＯＳトランジスタＴＥＧ領域２０１には、電気的特性値に規格の無いＮ型ＭＯＳトランジスタＴＥＧ４０１と電気的特性値に規格を有するＮ型ＭＯＳトランジスタＴＥＧ３０１の両方、Ｐ型ＭＯＳトランジスタＴＥＧ領域２０２には、電気的特性値に規格の無いＰ型ＭＯＳトランジスタＴＥＧ４０２と電気的特性値に規格を有するＮ型ＭＯＳトランジスタＴＥＧ３０２の両方、抵抗体のＴＥＧ領域２０３には、電気的特性値に規格の無い抵抗体のＴＥＧ４０３と電気的特性値に規格を有する抵抗体のＴＥＧ３０３の両方、容量のＴＥＧ領域２０４には、電気的特性値に規格の無い容量のＴＥＧ４０４と電気的特性値に規格を有する容量のＴＥＧ３０４の両方が配置されている。

【0029】

半導体ウェハ製造工程の出来具合を評価するためのＰＣＭＴＥＧ測定段階では、第1の実施形態のように、電気的特性値に規格を有する特定のＴＥＧ、すなわち、サブＰＣＭＴＥＧ領域１０２内の有規格ＴＥＧだけを測定すればよいが、場合によって、電気的特性値に規格の無いＴＥＧと電気的特性値に規格を有するＴＥＧの両方を追加評価（例えば、実験室でマニュアルにて測定するなど）する場合もあり、その際に、電気的特性値に規格を有するＴＥＧだけがメインＰＣＭＴＥＧ領域１０１から離れてサブＰＣＭＴＥＧ領域１０２のみに配置されていると却って不便を生じることがある。

【0030】

メインＰＣＭＴＥＧ領域１０１の占有面積に余裕のある場合、重複する形になるが、サブＰＣＭＴＥＧ領域１０２にまとめて配置した電気的特性値に規格を有するＮ型ＭＯＳトランジスタＴＥＧ３０１、電気的特性値に規格を有するＰ型ＭＯＳトランジスタＴＥＧ３０２、電気的特性値に規格を有する抵抗体のＴＥＧ３０３、電気的特性値に規格を有する容量のＴＥＧ３０４をメインＰＣＭＴＥＧ領域１０１の中にも残すように配置すると便利である。

【0031】

以上のように、電気的特性値に規格を有するＴＥＧをメインＰＣＭＴＥＧ領域１０１とサブＰＣＭＴＥＧ領域１０２の両方に配置することで、追加評価においては、電気的特性値に規格の無いＴＥＧと電気的特性値に規格を有するＴＥＧの両方を配置したメインＰＣＭＴＥＧ領域１０１内のみのＴＥＧを評価すれば良い。

【0032】

（第３の実施形態）
次に、本発明の第３の実施形態について説明する。
図３は、本発明の第３の実施形態に係る半導体装置の模式的平面図である。
図１で説明した第1の実施形態、ならびに図２で説明した第２の実施形態と同じところは、同じ符号を記すことで説明に代える。
図３に示した本発明の第３の実施形態では、サブＰＣＭＴＥＧ領域１０２にまとめて配置した電気的特性値に規格を有するＮ型ＭＯＳトランジスタＴＥＧ３０１、電気的特性値に規格を有するＰ型ＭＯＳトランジスタＴＥＧ３０２、電気的特性値に規格を有する抵抗体のＴＥＧ３０３、電気的特性値に規格を有する容量のＴＥＧ３０４に加えて、プロービングチェック用ＴＥＧ６０１を配置している。

【0033】

複数のＴＥＧの電気的特性を針当て（プロービング）によって測定するＰＣＭＴＥＧ測定工程において、正確に針当てが行なわれていることは非常に大切である。第３の実施形態においては、プロービングチェック用ＴＥＧ６０１を併せて配置することで正確な針当てができているかどうかのチェックを同時に行なうことが可能になる。

【0034】

図示しないが、プロービングチェック用ＴＥＧ６０１は、通常の測定用のＴＥＧに比べて小さな針当て領域を設けて針の平面的な位置ズレを検出したり、断面構造的に通常のＴＥＧと異なる構造、例えば 通常のＴＥＧは２層目のメタルで針当て領域を形成するのに対して1層目のメタルで針当て領域を形成するなど、高さ方向の針当て状態を確認したりすることが可能である。

【0035】

次に、図３を用いて、本発明の第３の実施形態に係る半導体装置の検査方法について説明する。まず、半導体基板をプロービング装置の検査台に載せ、プロービング装置の光学検査部にてメインＰＣＭＴＥＧ領域１０１とサブＰＣＭＴＥＧ領域１０２のそれぞれに設けられた識別マーク（不図示）を認識し、プロービング検査領域であるサブＰＣＭＴＥＧ領域１０２をプロービング検査領域に設定する。または、あらかじめ入力しておいたサブＰＣＭＴＥＧ領域１０２の半導体基板上の座標を利用してプロービング検査領域を設定する。次に、サブＰＣＭＴＥＧ領域１０２の近傍に設けられたプロービングチェック用ＴＥＧ６０１にプロービングカードに設けられたプロービング針を針当てし、針当て状態が正常であることを確認する。

【0036】

次に、ＰＣＭＴＥＧ領域１０２内の電気的特性値に規格を有する各々のＴＥＧ、電気的特性値に規格を有する容量のＴＥＧ３０４、電気的特性値に規格を有する抵抗体のＴＥＧ３０３、電気的特性値に規格を有するＰ型ＭＯＳトランジスタＴＥＧ３０２、Ｎ型ＭＯＳトランジスタＴＥＧ３０１を順にプロービング検査する。ここでは、プロービングチェック用ＴＥＧ６０１へ針当てした後に、サブＰＣＭＴＥＧ領域１０２内のプロービングチェック用ＴＥＧ６０１に近い電気的特性値に規格を有する容量のＴＥＧ３０４から測定し、続いて、さらに隣接するＴＥＧを順にプロービング検査することでプロービングカードの移動距離が小さくなり、測定時間を短縮でき、生産性の向上が図れる。次に、各々のＴＥＧの測定から得られた電気的特性値を予め決めておいた上限規格、下限規格などの規格を基準に判定する。各々のＴＥＧの電気的特性値が規格外である場合には再審等の対応を行うこととなる。

【0037】

本実施形態において、メインＰＣＭＴＥＧ領域１０１は第１の実施形態のように電気的特性値に規格の無いＴＥＧのみを配置した形態でも良いし、第２の実施形態のように電気的特性値に規格の無いＴＥＧと電気的特性値に規格を有するＴＥＧの両方を配置した形態でも良い。さらに、針当て状態を確認するためのプロービングチェック用ＴＥＧ６０１をサブＰＣＭＴＥＧ領域１０２に隣接して配置することにより、安定した正しい電気的特性値を得ることができる。

【符号の説明】

【0038】

１００、５００ ＰＣＭＴＥＧ領域
１０１ メインＰＣＭＴＥＧ領域
１０２ サブＰＣＭＴＥＧ領域
２０１、５０１ Ｎ型ＭＯＳトランジスタＴＥＧ領域（ＴＥＧ種別領域）
２０２、５０２ Ｐ型ＭＯＳトランジスタＴＥＧ領域（ＴＥＧ種別領域）
２０３、５０３ 抵抗体のＴＥＧ領域（ＴＥＧ種別領域）
２０４、５０４ 容量のＴＥＧ領域（ＴＥＧ種別領域）
２０５ 無ＴＥＧ部
３０１ 電気的特性値に規格を有するＮ型ＭＯＳトランジスタＴＥＧ
３０２ 電気的特性値に規格を有するＰ型ＭＯＳトランジスタＴＥＧ
３０３ 電気的特性値に規格を有する抵抗体のＴＥＧ
３０４ 電気的特性値に規格を有する容量のＴＥＧ
４０１ 電気的特性値に規格の無いＮ型ＭＯＳトランジスタＴＥＧ
４０２ 電気的特性値に規格の無いＰ型ＭＯＳトランジスタＴＥＧ
４０３ 電気的特性値に規格の無い抵抗体のＴＥＧ
４０４ 電気的特性値に規格の無い容量のＴＥＧ
６０１ プロービングチェック用ＴＥＧ

【図1】

【図2】

【図3】

【図4】