特許 7370475 パワー半導体モジュール

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-10-19

(45)【発行日】2023-10-27

(54)【発明の名称】パワー半導体モジュール

(51)【国際特許分類】

   H01L 25/07 20060101AFI20231020BHJP

   H01L 25/18 20230101ALI20231020BHJP

   H01L 25/00 20060101ALI20231020BHJP

   H01L 23/12 20060101ALI20231020BHJP

【ＦＩ】

H01L25/04 C

H01L25/00 B

H01L23/12 B

【請求項の数】 6

(21)【出願番号】P 2022550055

(86)(22)【出願日】2020-09-15

(86)【国際出願番号】 JP2020034824

(87)【国際公開番号】W WO2022059052

(87)【国際公開日】2022-03-24

【審査請求日】2022-11-15

(73)【特許権者】

【識別番号】000144393

【氏名又は名称】株式会社三社電機製作所

(74)【代理人】

【識別番号】110004196

【氏名又は名称】弁理士法人ナビジョン国際特許事務所

(72)【発明者】

【氏名】西村 直樹

(72)【発明者】

【氏名】深井 真志

【審査官】高橋 優斗

(56)【参考文献】

【文献】国際公開第２０１６／０５２２２１（ＷＯ，Ａ１）

【文献】特開２０１６－０９２０３９（ＪＰ，Ａ）

【文献】特開２００１－１８５６７９（ＪＰ，Ａ）

【文献】特開２００７－０８０９４６（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１７／０１１７１９８（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２３／１２

Ｈ０１Ｌ ２５／００－２５／１８

(57)【特許請求の範囲】

【請求項1】

電圧駆動型スイッチング素子が形成され、主面上にゲート電極が設けられた電源供給用の半導体チップと、
前記半導体チップの前記主面に対向して配置され、前記半導体チップの放熱を行う放熱板と、
前記半導体チップ及び前記放熱板の間に配置され、第１外部端子に接続されるゲート配線が形成された配線基板と、
前記半導体チップ及び前記配線基板の間に配置される板状基材に、前記ゲート電極及び前記ゲート配線間に介在させるゲート抵抗を形成したインターポーザーと、
前記半導体チップ、前記配線基板及び前記インターポーザーを封止する樹脂筐体と、を備えたことを特徴とするパワー半導体モジュール。

【請求項2】

前記ゲート抵抗は、前記板状基材を厚さ方向に貫通するように形成された前記板状基材の抵抗領域であり、
前記ゲート抵抗は、前記板状基材の一方の主面上において前記ゲート電極に接続され、他方の主面上において前記ゲート配線が接続されることを特徴とする請求項１に記載のパワー半導体モジュール。

【請求項3】

前記板状基材は、半導体基板であり、
前記ゲート抵抗は、前記半導体基板内に形成された不純物拡散領域であることを特徴とする請求項２に記載のパワー半導体モジュール。

【請求項4】

前記半導体チップの前記主面上には、１以上の被制御電極が形成され、
前記配線基板には、第２外部端子に接続される給電用配線が形成され、
前記インターポーザーには、前記被制御電極を前記給電用配線に接続する配線連結部が形成され、
前記ゲート抵抗は、前記配線連結部よりも高い抵抗値を有することを特徴とする請求項１に記載のパワー半導体モジュール。

【請求項5】

前記板状基材は、半導体基板であり、
前記ゲート抵抗及び前記配線連結部は、いずれも前記板状基材を厚さ方向に貫通するように前記半導体基板内に形成された不純物拡散領域であることを特徴とする請求項４に記載のパワー半導体モジュール。

【請求項6】

前記半導体チップは、シリコンカーバイド基板により構成され、
前記板状基材は、シリコン基板であることを特徴とする請求項１～５のいずれかに記載のパワー半導体モジュール。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、パワー半導体モジュールに係り、さらに詳しくは、電圧制御型半導体チップを樹脂封止したパワー半導体モジュールに関する。

【背景技術】

【0002】

電源供給用の半導体チップは、大電流が流れるため、熱損失が大きく、放熱処理が必要になる。このため、半導体チップを樹脂封止するとともに、半導体チップの熱を樹脂筐体外に排出する放熱板を備えたパワー半導体モジュールが広く用いられている。

【0003】

シリコンカーバイド基板上にＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）を形成したＳｉＣ－ＭＯＳＦＥＴや、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）は、オン抵抗が小さく、また、スイッチング速度が早いという特徴を有する。このようなスイッチング素子を用いることにより、高周波領域で使用可能なパワー半導体モジュールを実現することができる。

【0004】

しかし、電源用スイッチング素子を高周波領域で動作させようとした場合、ゲート抵抗における損失が著しく増大し、一般的な抵抗素子の許容損失を超えてしまうという問題があった。

【0005】

ＭＯＳＦＥＴやＩＧＢＴは、高い入力インピーダンスを有する電圧駆動型スイッチング素子である。電圧駆動型スイッチング素子は、突入電流やリンギング（減衰振動）を抑制するためにスイッチング時間を調整する必要があり、ゲート端子にはゲート抵抗が接続される。例えば、プリント基板上にゲート駆動回路及びゲート抵抗を配置し、ゲート駆動回路は、ゲート抵抗を介してパワー半導体モジュールに接続される。

【0006】

半導体チップのゲート容量をＱｇ、ゲート電圧をＶｇ、動作周波数をｆｃとすれば、ゲート抵抗において消費される電力はＰ＝Ｑｇ×ｆｃ×Ｖｇとなる。

【0007】

例えば、１００Ａ以上の大電流を取り扱う電源用スイッチング素子では、大きなチップサイズを確保することにより、オン抵抗を小さくしてオン時の損失を抑制している。このため、チップサイズに応じてゲート容量Ｑｇは大きな値になる。また、例えば１００ｋＨｚ以上の高周波連続動作をする場合には、動作周波数ｆｃも大きな値になる。

【0008】

従って、電源用スイッチング素子を高周波連続動作させようとすれば、ゲート抵抗における損失が著しく増加して数Ｗに達するようになり、一般的な抵抗素子の許容損失を超えてしまう。その結果、例えば、多数の抵抗素子を並列接続し、あるいは、抵抗素子に放熱器を取り付けることにより、許容損失を増大させる必要があり、電源装置の大型化やコスト増大を招くという問題があった。

【発明の概要】

【発明が解決しようとする課題】

【0009】

本発明は、上記の事情に鑑みてなされたものであり、オン抵抗が小さく、高周波動作することができるパワー半導体モジュールを提供することを目的とする。

【課題を解決するための手段】

【0010】

本発明の第１の実施態様によるパワー半導体モジュールは、電圧駆動型スイッチング素子が形成され、主面上にゲート電極が設けられた電源供給用の半導体チップと、前記半導体チップの前記主面に対向して配置され、前記半導体チップの放熱を行う放熱板と、前記半導体チップ及び前記放熱板の間に配置され、第１外部端子に接続されるゲート配線が形成された配線基板と、前記半導体チップ及び前記配線基板の間に配置される板状基材に、前記ゲート電極及び前記ゲート配線間に介在させるゲート抵抗を形成したインターポーザーと、前記半導体チップ、前記配線基板及び前記インターポーザーを封止する樹脂筐体と、を備えて構成される。

【0011】

このような構成を採用することにより、半導体チップのゲート電極側に放熱板を配置し、半導体チップから放熱板に至る放熱経路上にゲート抵抗を配置することができる。このため、半導体チップ用の放熱板を利用してゲート抵抗の放熱も行うことができ、製造コスト及び装置サイズを著しく増大させることなく、ゲート抵抗の許容損失を増大させることができる。また、ゲート抵抗を有するインターポーザーを用いることにより、同一の半導体チップと、ゲート抵抗の抵抗値が異なるインターポーザーとを組み合わせることにより、製造コストを抑制しつつ、種々の動作条件に対応するパワー半導体モジュールを提供することができる。

【0012】

本発明の第２の実施態様によるパワー半導体モジュールは、上記構成に加えて、前記ゲート抵抗が、前記板状基材を厚さ方向に貫通するように形成された前記板状基材の抵抗領域であり、前記ゲート抵抗が、前記板状基板の一方の主面上において前記ゲート電極に接続され、他方の主面上において前記ゲート配線が接続されるように構成される。

【0013】

この様な構成を採用することにより、半導体チップの放熱効率を顕著に低下させることなく、ゲート抵抗の放熱を効果的に行うことができる。また、ゲート抵抗を設けることによるインダクタンスの増大を抑制し、良好な高周波特性を得ることができる。

【0014】

本発明の第３の実施態様によるパワー半導体モジュールは、上記構成に加えて、前記板状基材が、半導体基板であり、前記ゲート抵抗が、前記半導体基板内に形成された不純物拡散領域であるように構成される。

【0015】

このような構成を採用することにより、半導体製造技術を利用してインターポーザーを製作することができるので、信頼性の高いパワー半導体モジュールを安価に提供することができる。

【0016】

本発明の第４の実施態様によるパワー半導体モジュールは、上記構成に加えて、前記半導体チップの前記主面上には、１以上の被制御電極が形成され、前記配線基板には、第２外部端子に接続される給電用配線が形成され、前記インターポーザーには、前記被制御電極を前記給電用配線に接続する配線連結部が形成され、前記ゲート抵抗が、前記配線連結部よりも高い抵抗値を有するように構成される。

【0017】

このような構成を採用することにより、パワー半導体モジュールを小型化することができ、また、安価に提供することができる。

【0018】

本発明の第５の実施態様によるパワー半導体モジュールは、上記構成に加えて、前記板状基材が、半導体基板であり、前記ゲート抵抗及び前記配線連結部が、いずれも前記板状基材を厚さ方向に貫通するように前記半導体基板内に形成された不純物拡散領域であるように構成される。

【0019】

この様な構成を採用することにより、半導体チップの放熱効率を顕著に低下させることなく、ゲート抵抗の放熱を効果的に行うことができる。また、ゲート抵抗及び配線連結部を設けることによるインダクタンスの増大を抑制し、良好な高周波特性を得ることができる。さらに、半導体製造技術を利用してインターポーザーを製作することができるので、信頼性の高いパワー半導体モジュールを安価に提供することができる。

【0020】

本発明の第６の実施態様によるパワー半導体モジュールは、上記構成に加えて、前記半導体チップが、シリコンカーバイド基板により構成され、前記板状基材が、シリコン基板であるように構成される。

【0021】

この様な構成を採用することにより、ゲート配線又は給電用配線との熱膨張係数の差による半導体チップの損傷を抑制することができる。

【発明の効果】

【0022】

本発明によれば、オン抵抗が小さく、高周波動作することができるパワー半導体モジュールを提供することができる。特に、このようなパワー半導体モジュールを小型化し、安価に提供することができる。また、熱膨張係数の差による半導体チップの損傷を抑制することができ、パワー半導体モジュールの信頼性を向上させることができる。

【図面の簡単な説明】

【0023】

【図1】本発明の実施の形態によるパワー半導体モジュール１００の一構成例を示した断面図である。

【図2】本発明の実施の形態によるパワー半導体モジュール１００を構成する主な部品を示した展開斜視図である。

【図3】図２の部品を組み立てた状態を示した斜視図である。

【発明を実施するための形態】

【0024】

以下、本発明の実施の形態について、図面を参照して説明する。本明細書では、便宜上、下側に放熱板が設けられたパワー半導体モジュールについて説明するが、本発明による半導体モジュールの使用時における姿勢を限定するものではない。

【0025】

図１は、本発明の実施の形態によるパワー半導体モジュール１００の一構成例を示した図であり、半導体チップ２と直交する切断面で切断したときの様子を模式的に示した断面図である。パワー半導体モジュール１００は、半導体チップ２、放熱板３、配線基板４、インターポーザー５、外部端子６Ｇ，６Ｓ，６Ｄ及び樹脂筐体７により構成される。

【0026】

半導体チップ２、放熱板３、配線基板４及びインターポーザー５は、互いに略平行であり、いずれも水平に配置され、上方から見て重複するように配置されている。配線基板４は、半導体チップ２及び放熱板３の間に配置され、インターポーザー５は、半導体チップ２及び配線基板４の間に配置される。

【0027】

半導体チップ２は、電源供給用スイッチング素子２０を備えた半導体装置であり、電源供給用スイッチング素子には、電圧駆動型スイッチング素子、例えば、ＳｉＣ－ＭＯＳＦＥＴが用いられる。ＳｉＣ－ＭＯＳＦＥＴは、シリコンカーバイド（ＳｉＣ）基板上に形成されたＭＯＳＦＥＴであり、オン抵抗が小さく、スイッチング速度が速い。このため、大電流を供給することができ、かつ、高周波動作が可能である。

【0028】

ＭＯＳＦＥＴは、ゲート電極２０Ｇ、ソース電極２０Ｓ及びドレイン電極２０Ｄを備える。ゲート電極２０Ｇは、十分に高い入力インピーダンスを有する制御端子であり、ソース電極２０Ｓ及びドレイン電極２０Ｄは、当該電極間の導通又は非導通がゲート電圧によって制御される被制御端子である。ゲート電極２０Ｇ及びソース電極２０Ｓは、半導体チップ２の下面に形成され、ドレイン電極２０Ｄは、半導体チップ２の上面に形成されている。

【0029】

放熱板３は、樹脂筐体７内で発生した熱を外部へ排出するための部材、例えば、銅Ｃｕ、アルミニウムＡｌなどの金属板である。放熱板３の下面は、樹脂筐体７から露出する排熱面であり、当該排熱面をパワー半導体モジュール１００が取り付けられる設置面に密着させることにより、樹脂筐体７内の熱を排出する。半導体チップ２の熱は、インターポーザー５及び配線基板４を介して放熱板３に伝導し、外部へ排出される。同様にして、配線連結部５０Ｇの熱も、配線基板４を介して放熱板３に伝導し、外部へ排出される。

【0030】

配線基板４は、半導体チップ２と外部端子６Ｇ，６Ｓとを接続する配線パターン４０が形成された絶縁基板、例えば、セラミック板である。配線パターン４０は、配線基板４の上面に貼付した銅板をフォトリソグラフィ技術でパターニングすることにより形成される。配線パターン４０は、ゲート電極２０Ｇに接続されるゲート用配線パターン４０Ｇと、ソース電極２０Ｓに接続されるソース用配線パターン４０Ｓとを含む。ソース用配線パターン４０Ｓは、給電電流が流れる給電用配線である。

【0031】

また、配線基板４は、放熱板３及びインターポーザー５の間に配置され、放熱板３を絶縁する。配線基板４の下面は、放熱板３の上面に対し、半田層８を介して接合される。銅板４２は、配線基板４の下面における半田の濡れ性を向上させるためのものであり、配線基板４の下面全体に貼付されている。

【0032】

インターポーザー５は、厚さ方向に貫通する配線連結部５０Ｇ，５０Ｓが形成された板状基材からなり、半導体チップ２及び配線基板４の間に配置される。配線連結部５０Ｇは、ゲート電極２０Ｇと、ゲート用配線パターン４０Ｇとの間に介在させる抵抗素子であり、ゲート抵抗として用いられる。配線連結部５０Ｓは、ソース電極２０Ｓと、ソース用配線パターン４０Ｓとを接続する配線である。つまり、配線連結部５０Ｇは、ゲート抵抗として機能する一方、配線連結部５０Ｓは、ゲート抵抗よりも抵抗値が十分に小さく、給電電流が流れる配線として機能する。例えば、配線連結部５０Ｇの抵抗値は、１Ω以上であるのに対し、配線連結部５０Ｓの抵抗値は、１ｍΩ以下である。

【0033】

インターポーザー５は、半導体装置を製造するための周知の技術を用いて製造することができる。例えば、シリコン基板などの半導体基板の主面上の一部の領域に対し、リン、ボロンなどの不純物ドーピングを行うことにより、厚さ方向に貫通する導通領域を形成することができる。このようにして形成された導通領域を配線連結部５０Ｇ，５０Ｓとして用いることができる。配線連結部５０Ｇ，５０Ｓの抵抗値は、不純物濃度により制御することができる。配線連結部５０Ｓは、配線連結部５０Ｇに比べ、不純物濃度を高くすることにより、十分に小さな抵抗値を有するように形成される。

【0034】

配線連結部５０Ｇ，５０Ｓの下端は、配線基板４の配線パターン４０Ｇ，４０Ｓに対し、半田付けにより接続される。また、配線連結部５０Ｇ，５０Ｓの上端は、半導体チップ２の電極２０Ｇ，２０Ｓに対し、半田付けにより接続される。つまり、インターポーザー５の下面は、配線基板４の上面に対し、半田層８を介して接合され、インターポーザー５の上面は、半導体チップ２の下面に対し、半田層８を介して接合される。

【0035】

外部端子６Ｇ，６Ｓ，６Ｄは、半導体チップ２の電極２０Ｇ，２０Ｓ，２０Ｄを樹脂筐体７外に引き出す端子であり、一部が樹脂筐体７から露出する。外部端子６Ｇはゲート用配線パターン４０Ｇに接続され、外部端子６Ｓはソース用配線パターン４０Ｓに接続され、外部端子６Ｄは半導体チップ２のドレイン電極２０Ｄに接続されている。

【0036】

樹脂筐体７は、放熱板３の下面と、外部端子６Ｇ，６Ｓ，６Ｄの一部とが樹脂筐体７から露出するように、半導体チップ２、放熱板３、配線基板４、インターポーザー５及び外部端子６Ｇ，６Ｓ，６Ｄを封止する。

【0037】

半導体チップ２で発生した熱は、インターポーザー５及び配線基板４を介して、放熱板３に伝搬し、放熱板３の下面からパワー半導体モジュール１００の外部に排出される。また、ゲート抵抗（配線連結部５０Ｇ）で発生した熱も、同様にして、配線基板４を介して、放熱板３に伝搬し、放熱板３の下面からパワー半導体モジュール１００の外部に排出される。つまり、半導体チップ２及び放熱板３の間に配線基板４を配置し、さらに半導体チップ２及び配線基板４の間にインターポーザー５を配置し、インターポーザー５がゲート抵抗を有するという構成を採用することにより、半導体チップ２の放熱経路を利用し、半導体チップ２の放熱と同じ方向に、ゲート抵抗の放熱も行うことができる。このため、電源装置を大型化することなく、製造コストを顕著に増大させることなく、ゲート抵抗の許容損失を増大させることができる。

【0038】

また、ゲート抵抗がインターポーザー５を貫通する配線連結部５０Ｇとして形成されるため、配線の引き回しによって生じるインダクタンスの増大を抑制することができ、良好な高周波特性を得ることができる。

【0039】

また、半導体チップ２上にゲート抵抗を設けるのではなく、インターポーザー５にゲート抵抗を設けることにより、同一の半導体チップを用いて、動作条件の異なるパワー半導体モジュールを製造することができる。このため、パワー半導体モジュールをより安価に提供することができる。

【0040】

また、インターポーザー５を設けることにより、温度サイクルによる半導体チップ２の損傷を抑制し、パワー半導体モジュール１００の信頼性を向上させることができる。放熱板３や配線パターン４０は、銅ＣｕやアルミニウムＡｌなどの金属材料からなるのに対し、半導体チップ２は、シリコンカーバイドＳｉＣからなるため、両者の線膨張係数は大きく異なる。このため、インターポーザー５を有しない従来のパワー半導体モジュールでは、高温下の半導体チップ２に対し大きな応力が生じていた。特に、配線パターン４０が直接半田付けされる半導体チップ２の下面には大きな応力が生じていた。

【0041】

これに対し、半導体チップ２及び配線基板４の間に、半導体チップ２と比較的近い熱膨張係数の素材からなるインターポーザー５を配置することにより、温度サイクルによる半導体チップ２の損傷を抑制することができ、パワー半導体モジュールの信頼性を向上させることができる。なお、シリコンＳｉとシリコンカーバイドＳｉＣは、線膨張係数が比較的近いため、インターポーザー５の板状基材としてシリコン基板を用いることが好適である。

【0042】

図２は、本発明の実施の形態によるパワー半導体モジュール１００を構成する主な部品を示した展開斜視図である。また、図３は、図２の部品を組み立てた状態を示した斜視図である。なお、これら図では、外部端子６Ｄ及び樹脂筐体７を省略している。

【0043】

半導体チップ２は、１つの半導体スイッチング素子を備え、その下面には、１つのゲート電極２０Ｇと、３つのソース電極２０Ｓとが形成されている。なお、３つのソース電極２０Ｓは、同一の半導体スイッチング素子２０の同一の電極２０Ｓを半導体チップ２内において分岐させたものである。

【0044】

半導体チップ２の４つの電極２０Ｇ，２０Ｓに対応するように、インターポーザー５には、１つの配線連結部５０Ｇと、３つの配線連結部５０Ｓがそれぞれ形成され、配線基板４には、１つのゲート用配線パターン４０Ｇと、３つのソース用配線パターン４０Ｓがそれぞれ形成されている。

【0045】

上記実施の形態では、半導体スイッチング素子２０が、ＳＩＣ－ＭＯＳＦＥＴの場合について説明したが、本発明は、このような場合のみに限定されない。例えば、半導体スイッチング素子２０が絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）である場合にも本発明を適用することができる。この場合、半導体チップ２には、シリコン基板が用いられる。

【0046】

また、上記実施の形態では、インターポーザー５が、３つの配線連結部５０Ｓを備える場合について説明したが、本発明は、このような場合のみに限定されない。例えば、１以上の配線連結部５０Ｓを備えるインターポーザー５を用いることができる。また、配線連結部５０Ｇのみを備え、配線連結部５０Ｓを備えていないインターポーザー５を用いることもできる。

【符号の説明】

【0047】

１００ パワー半導体モジュール
２ 半導体チップ
２０ 電源供給用スイッチング素子
２０Ｇ ゲート電極
２０Ｓ ソース電極
２０Ｄ ドレイン電極
３ 放熱板
４ 配線基板
４０ 配線パターン
４０Ｇ ゲート用配線パターン
４０Ｓ ソース用配線パターン
４２ 銅板
５ インターポーザー
５０Ｇ 配線連結部（ゲート抵抗）
５０Ｓ 配線連結部
６Ｇ，６Ｓ，６Ｄ 外部端子
７ 樹脂筐体

【図1】

【図2】

【図3】