特許 7370708 表示装置及びその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-10-20

(45)【発行日】2023-10-30

(54)【発明の名称】表示装置及びその製造方法

(51)【国際特許分類】

   G09F 9/30 20060101AFI20231023BHJP

   H01L 21/336 20060101ALI20231023BHJP

   H01L 29/786 20060101ALI20231023BHJP

   H10K 59/126 20230101ALI20231023BHJP

【ＦＩ】

G09F9/30 338

H01L29/78 619A

H01L29/78 627A

H01L29/78 612C

H10K59/126

【請求項の数】 18

(21)【出願番号】P 2019011438

(22)【出願日】2019-01-25

(65)【公開番号】P2019128601

(43)【公開日】2019-08-01

【審査請求日】2021-12-14

(31)【優先権主張番号】10-2018-0009607

(32)【優先日】2018-01-25

(33)【優先権主張国・地域又は機関】KR

(73)【特許権者】

【識別番号】512187343

【氏名又は名称】三星ディスプレイ株式會社

【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｄｉｓｐｌａｙ Ｃｏ．，Ｌｔｄ．

【住所又は居所原語表記】１， Ｓａｍｓｕｎｇ－ｒｏ， Ｇｉｈｅｕｎｇ－ｇｕ， Ｙｏｎｇｉｎ－ｓｉ， Ｇｙｅｏｎｇｇｉ－ｄｏ， Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ

(74)【代理人】

【識別番号】100121382

【弁理士】

【氏名又は名称】山下 託嗣

(72)【発明者】

【氏名】鄭 胤 謨

(72)【発明者】

【氏名】李 大 宇

(72)【発明者】

【氏名】徐 壹 勳

(72)【発明者】

【氏名】尹 虎 鎭

【審査官】村上 遼太

(56)【参考文献】

【文献】特開２０１５－１５９２８０（ＪＰ，Ａ）

【文献】特開２００２－１６４３５４（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１６／００６４４２１（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１６／００３５８００（ＵＳ，Ａ１）

【文献】特開２０１５－１８８０７０（ＪＰ，Ａ）

【文献】特開２０００－２５８７９６（ＪＰ，Ａ）

【文献】特開２０１７－１６２８５２（ＪＰ，Ａ）

【文献】特開２０１５－１９４５７７（ＪＰ，Ａ）

【文献】特開２０１３－２２５６２０（ＪＰ，Ａ）

【文献】韓国公開特許第１０－２０１１－００７１６９８（ＫＲ，Ａ）

【文献】米国特許出願公開第２０１４／０２９９８４２（ＵＳ，Ａ１）

【文献】特開２０１５－０４６６０６（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０９Ｆ ９／００－９／４６

Ｇ０９Ｇ ３／００－３／０８

３／１２－３／１６

３／１９－３／２６

３／３０－３／３４

３／３８

Ｈ０４Ｎ ５／６６－５／７４

Ｈ０５Ｂ３３／００－３３／２８

４４／００

４５／６０

Ｈ１０Ｋ５０／００－９９／００

(57)【特許請求の範囲】

【請求項1】

基板上に位置し、第１活性層と第１ゲート電極を有する第１薄膜トランジスタと、
前記第１薄膜トランジスタ上に位置し、前記第１薄膜トランジスタと重なり合う第２活性層と第２ゲート電極を有する第２薄膜トランジスタと、
前記第１薄膜トランジスタと前記第２薄膜トランジスタとの間に位置し、第１絶縁層及び第２絶縁層を含み、この第２絶縁層は、前記第１絶縁層の上面における、前記第１薄膜トランジスタを覆うことで生じた凸部を除く領域中に配置され、上面が、前記第１絶縁層の凸部の上面と一致する第１平坦化層と、
上部電極及び下部電極を含む第１キャパシタと、
前記第１薄膜トランジスタと前記第１平坦化層との間の導電層と、
前記第１平坦化層と前記第２薄膜トランジスタとの間に位置する第１バッファ層と、を含み、
前記第１キャパシタの下部電極は、前記第１薄膜トランジスタの第１ゲート電極を含み、前記第１キャパシタの上部電極は、前記導電層を含む、表示装置。

【請求項2】

前記第２活性層のチャネル領域は、前記第１活性層のチャネル領域と重なり合うことを特徴とする請求項１に記載の表示装置。

【請求項3】

前記導電層のパターンには、ＤＣ（direct current）電圧が印加されることを特徴とする請求項１に記載の表示装置。

【請求項4】

前記導電層のパターンには、少なくとも発光期間に、ＤＣ電圧が印加されることを特徴とする請求項１に記載の表示装置。

【請求項5】

前記導電層のパターンのサイズは、前記第２薄膜トランジスタにおけるゲート電極のサイズより大きいことを特徴とする請求項１に記載の表示装置。

【請求項6】

前記第２活性層におけるソース領域からドレイン領域へと向かう方向にて、前記導電層のパターンの中心と、前記第２薄膜トランジスタのゲート電極の中心との離隔距離は、３μｍ以内であることを特徴とする請求項１に記載の表示装置。

【請求項7】

前記第２活性層の厚みは、前記第１活性層の厚みより薄いことを特徴とする請求項１に記載の表示装置。

【請求項8】

前記第２活性層の厚みは、前記第１活性層の厚みの８０％以下であることを特徴とする請求項１に記載の表示装置。

【請求項9】

前記第２薄膜トランジスタの上に、前記第２薄膜トランジスタと重なり合い、前記第１薄膜トランジスタと連結された表示素子をさらに含むことを特徴とする請求項１に記載の表示装置。

【請求項10】

前記第２薄膜トランジスタと前記表示素子との間に、
第３絶縁層及び第４絶縁層を含み、この第４絶縁層は、前記第３絶縁層の上面における、前記第２薄膜トランジスタを覆うことで生じた凸部を除く領域中に配置され、上面が、前記第３絶縁層の凸部の上面と一致する第２平坦化層と、
前記第２平坦化層上の第２バッファ層と、をさらに含むことを特徴とする請求項９に記載の表示装置。

【請求項11】

前記第２薄膜トランジスタと前記表示素子との間に位置する第５絶縁層をさらに含むことを特徴とする請求項９に記載の表示装置。

【請求項12】

前記第１バッファ層は、シリコン酸化物を含み、
前記第２バッファ層は、シリコン窒化物を含むことを特徴とする請求項１０に記載の表示装置。

【請求項13】

前記第１活性層から延長された第３活性層を有する第３薄膜トランジスタをさらに含むことを特徴とする請求項１に記載の表示装置。

【請求項14】

前記第２薄膜トランジスタ上に、前記第２活性層と少なくとも一部が重なり合う第２キャパシタをさらに含むことを特徴とする請求項１３に記載の表示装置。

【請求項15】

基板上に、第１活性層と第１ゲート電極を有する第１薄膜トランジスタを形成する段階と、
前記第１薄膜トランジスタの上部に、前記第１活性層と重なり合う導電層を形成する段階と、
前記導電層上に、第１絶縁膜及び第２絶縁膜をこの順に形成する段階と、
少なくとも第１薄膜トランジスタと重なり合う領域にて、前記第２絶縁膜をエッチングすることで、上面が平坦化された、第１絶縁膜及び第２絶縁膜を含む第１平坦化層を形成する段階と、
前記第１平坦化層上に、第１バッファ層を形成する段階と、
前記第１バッファ層の上に、前記第１薄膜トランジスタと重なり合う第２活性層と第２ゲート電極のパターンを有する第２薄膜トランジスタを形成する段階と、を含み、
前記第１薄膜トランジスタと前記第２薄膜トランジスタとの間に、前記第１薄膜トランジスタの第１ゲート電極を下部電極として含み、前記導電層を上部電極として含む第１キャパシタが形成される、表示装置の製造方法。

【請求項16】

前記第２薄膜トランジスタを形成する段階より前に、
前記第１平坦化層及び前記第１バッファ層に対する熱処理を行う段階をさらに含むことを特徴とする請求項１５に記載の表示装置の製造方法。

【請求項17】

前記第２薄膜トランジスタ上に、前記第２薄膜トランジスタと重なり合い、前記第１薄膜トランジスタと連結された表示素子を形成する段階をさらに含むことを特徴とする請求項１５に記載の表示装置の製造方法。

【請求項18】

前記表示素子を形成する段階より前に、
前記第２薄膜トランジスタ上に、第３絶縁膜及び第４絶縁膜をこの順に形成する段階と、
少なくとも第２薄膜トランジスタと重なり合う領域にて、前記第４絶縁膜をエッチングすることで、第３絶縁膜及び第４絶縁膜を含む、上面が平坦化された第２平坦化層を形成する段階と、
前記第２平坦化層の上に、第２バッファ層を形成する段階と、をさらに含むことを特徴とする請求項１７に記載の表示装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、表示装置及びその製造方法に関する。

【背景技術】

【0002】

表示装置は、表示素子、及び表示素子に印加される電気的信号を制御するための電子素子を含む。該電子素子は、薄膜トランジスタ（ＴＦＴ：thin film transistor）、キャパシタ、及び複数の配線を含む。

【0003】

該表示装置の解像度を上昇させる必要があるということ、及び、１つの表示素子に電気的に連結される薄膜トランジスタの個数が増加していることにより、画素開口率が低下してしまうという問題点がある。

【発明の概要】

【発明が解決しようとする課題】

【0004】

本発明が解決しようとする課題は、高解像度または高い画素開口率を具現することができる表示装置を提供することを目的とする。しかしながら、そのような課題は、例示的なものであり、それにより、本発明の範囲が限定されるものではない。

【課題を解決するための手段】

【0005】

本発明の一実施形態による表示装置は、(i)基板上に位置し、第１活性層を有する第１薄膜トランジスタ；(ii)前記第１薄膜トランジスタ上に位置し、前記第１薄膜トランジスタと重畳する第２活性層を有する第２薄膜トランジスタ；(iii)前記第１薄膜トランジスタと前記第２薄膜トランジスタとの間に位置し、第１絶縁層及び第２絶縁層を含み、この第２絶縁層は、前記第１絶縁層の上面における、前記第１薄膜トランジスタを覆うことで生じた凸部を除く領域中に配置され、上面が、前記第１絶縁層の凸部の上面と一致する第１平坦化層；並びに(iv)前記第１平坦化層と前記第２薄膜トランジスタとの間に位置する第１バッファ層；を含む。

【0006】

前記第１バッファ層は、シリコン酸化物を含んでもよい。

【0007】

前記表示装置は、前記第１薄膜トランジスタと前記第１平坦化層との間に、前記第２活性層と重なり合う導電層のパターンをさらに含んでもよい。

【0008】

前記導電層のパターンには、ＤＣ（direct current）電圧が印加されうる。

【0009】

前記導電層のパターンには、少なくとも発光区間中にＤＣ電圧が印加されうる。

【0010】

前記導電層のパターンは、前記第２薄膜トランジスタのゲート電極より大きくともよい。

【0011】

前記導電層の中心と、前記第２薄膜トランジスタのゲート電極の中心との離隔距離は、３μｍ以内でありうる。

【0012】

前記第２活性層の厚みは、前記第１活性層の厚みより薄くともよい。

【0013】

前記第２活性層の厚みは、前記第１活性層の厚みの８０％以下でありうる。

【0014】

前記表示装置は、前記第２薄膜トランジスタ上に、前記第２薄膜トランジスタと重なり合い、前記第１薄膜トランジスタと連結された表示素子をさらに含んでもよい。

【0015】

前記表示装置は、前記第２薄膜トランジスタと前記表示素子との間に、第３絶縁層及び第４絶縁層を含み、この第４絶縁層は、前記第３絶縁層の上面における、前記第２薄膜トランジスタを覆うことで生じた凸部を除く領域中に配置され、上面が、前記第３絶縁層の上面と一致する第２平坦化層；並びに、前記第２平坦化層上の第２バッファ層；をさらに含んでもよい。

【0016】

前記表示装置は、前記第２薄膜トランジスタと前記表示素子との間に位置する第５絶縁層をさらに含んでもよい。

【0017】

前記第２バッファ層は、シリコン窒化物を含んでもよい。

【0018】

前記表示装置は、前記第１活性層から延長された第３活性層を有する第３薄膜トランジスタをさらに含んでもよい。

【0019】

前記表示装置は、前記第２薄膜トランジスタ上に、前記第２活性層と少なくとも一部が重なり合うキャパシタをさらに含んでもよい。

【0020】

本発明の一実施形態による表示装置の製造方法は、(i)基板上に、第１活性層を有する第１薄膜トランジスタを形成する段階と、(ii)前記第１薄膜トランジスタ上に、第１絶縁膜及び第２絶縁膜をこの順に形成する段階と、(iii)少なくとも第１薄膜トランジスタと重なり合う領域にて、前記第２絶縁膜をエッチングすることで、上面が平坦化された、第１絶縁膜及び第２絶縁膜を含む第１平坦化層を形成する段階と、(iv)前記第１平坦化層上に第１バッファ層を形成する段階と、(v)前記第１バッファ層の上に、前記第１薄膜トランジスタと重なり合う第２活性層を有する第２薄膜トランジスタを形成する段階と、を含む。

【0021】

前記製造方法は、前記第２薄膜トランジスタを形成する段階より前に、前記第１平坦化層及び前記第１バッファ層の熱処理を行う段階をさらに含んでもよい。

【0022】

前記製造方法は、前記第１絶縁膜及び前記第２絶縁膜を形成する段階より前に、前記第１薄膜トランジスタ上に、前記第１活性層と重なる導電層のパターンを形成する段階をさらに含み、前記第２薄膜トランジスタは、前記導電層と重畳する。

【0023】

前記製造方法は、前記第２薄膜トランジスタ上に、前記第２薄膜トランジスタと重なり合い、前記第１薄膜トランジスタと連結された表示素子を形成する段階をさらに含んでもよい。

【0024】

前記製造方法は、前記表示素子形成する段階より前に、前記第２薄膜トランジスタ上に、第３絶縁膜及び第４絶縁膜をこの順に形成する段階と、少なくとも第２薄膜トランジスタと重なり合う領域にて、前記第４絶縁膜をエッチングすることで、第３絶縁膜及び第４絶縁膜を含む、上面が平坦化された第２平坦化層を形成する段階と、前記第２平坦化層の上部に、第２バッファ層を形成する段階と、をさらに含みうる。

【発明の効果】

【0025】

本発明の実施形態による表示装置は、画素内薄膜トランジスタの配列を最適化し、高解像度または高い画素開口率の具現が可能な表示装置を提供することができる。ここで、そのような効果により、本発明の範囲が限定されるものではないということは言うまでもない。

【図面の簡単な説明】

【0026】

【図1】本発明の一実施形態による半導体装置を図示した断面図である。

【図1A】図１に図示された半導体装置の一部を示した平面図である。

【図2】本発明の他の実施形態による半導体装置を図示した断面図である。

【図2A】図２に図示された半導体装置の一部を示した平面図である。

【図3A】図２に図示された導電層と第２ゲート電極との位置及び電圧関係を示す図面である。

【図3B】図２に図示された導電層と第２ゲート電極との位置及び電圧関係を示す図面である。

【図3C】図２に図示された導電層と第２ゲート電極との位置及び電圧関係を示す図面である。

【図4A】本発明の一実施形態による半導体装置の製造工程について概略的に説明する図面である。

【図4B】本発明の一実施形態による半導体装置の製造工程について概略的に説明する図面である。

【図5】本発明の一実施形態による半導体装置の製造工程について概略的に説明する図面である。

【図6】本発明の一実施形態による半導体装置の製造工程について概略的に説明する図面である。

【図7】本発明の一実施形態による半導体装置の製造工程について概略的に説明する図面である。

【図8】本発明の一実施形態による半導体装置の製造工程について概略的に説明する図面である。

【図9】本発明の一実施形態による表示装置を概略的に示した斜視図である。

【図10】本発明の一実施形態による表示装置を概略的に示した平面図である。

【図11】本発明の一実施形態による第１画素の回路図である。

【図12】図１１に図示された画素の一部断面図である。

【図13】本発明の他の実施形態による第２画素の回路図である。

【図14】図１３に図示された画素の一部断面図である。

【図15】図１３に図示された画素の一部断面図である。

【発明を実施するための形態】

【0027】

本発明は、多様な変換を加えることができ、さまざまな実施形態を有することができるが、特定実施形態を図面に例示し、詳細な説明によって詳細に説明する。本発明の効果、特徴、及びそれらを達成する方法は、図面と共に詳細に説明する実施形態を参照すれば、明確になるであろう。しかし、本発明は、以下で開示される実施形態に限定されるものではなく、多様な形態に具現されうる。

【0028】

以下の実施形態において、第１、第２といった用語は、限定的な意味ではなく、１つの構成要素を他の構成要素と区別する目的に使用されている。

【0029】

以下の実施形態において、単数の表現は、文脈上、明白に異なるように意味していない限り、複数の表現を含む。

【0030】

以下の実施形態において、「含む」または「有する」といった用語は、明細書上に記載された特徴または構成要素が存在するということを意味するものであり、１以上の他の特徴または構成要素が付加される可能性をあらかじめ排除するものではない。

【0031】

以下の実施形態において、膜、領域、構成要素のような部分が、他の部分の上または上部にあるとするとき、他の部分のすぐ上にある場合だけではなく、その中間に、他の膜、領域、構成要素などが介在されている場合も含む。

【0032】

図面においては、説明の便宜のために、構成要素が、その大きさについて誇張されていたり縮小されていたりする。例えば、図面に示された各構成についての大きさ及び厚みは、説明の便宜のために任意に示されているので、本発明は、必ずしも図示されたところに限定されるものではない。

【0033】

ある実施形態が、異なって具現可能である場合、特定の工程順序は、説明される順序と異なるように行われることもありうる。例えば、連続して説明される２つの工程が、実質的に同時に遂行されることもありうるのであり、説明される順序とは逆の順序で進められることもありうる。

【0034】

以下、添付された図面を参照し、本発明の実施形態について詳細に説明するが、図面を参照して説明する際、同一であるか、あるいは対応する構成要素については、同一の図面符号を付し、それに係わる重複説明は、省略する。

【0035】

図１は、本発明の一実施形態による半導体装置を図示した断面図である。図１Ａは、図１に図示された半導体装置の一部を示した平面図である。

【0036】

図１を参照すれば、一実施形態による半導体装置１０ａは、基板１００上の第１薄膜トランジスタ２００、及び、第２薄膜トランジスタ３００を含むのでありうる。第１薄膜トランジスタ２００と第２薄膜トランジスタ３００とは、互いに異なる層に配置されて、断面図で見て上下に、重なり合うように配置されうる。

【0037】

第１薄膜トランジスタ２００は、第１活性層２０１、第１ゲート電極２０２、第１ソース電極２０３及び第１ドレイン電極２０４を含むのでありうる。第１活性層２０１は、第１ソース電極２０３及び第１ドレイン電極２０４にそれぞれコンタクトする、ソース領域及びドレイン領域と、これらの領域の間のチャンネル領域と、を含むのでありうる。

【0038】

第１薄膜トランジスタ２００は、第１バッファ層１０１上に配置されうる。第１バッファ層１０１は、省略されてもよい。

【0039】

第２薄膜トランジスタ３００は、第２活性層３０１、第２ゲート電極３０２、第２ソース電極３０３及び第２ドレイン電極３０４を含むのでありうる。第２活性層３０１は、第２ソース電極３０３及び第２ドレイン電極３０４にそれぞれコンタクトする、ソース領域及びドレイン領域と、これらの領域の間のチャンネル領域と、を含むのでありうる。

【0040】

第２活性層３０１は、第１活性層２０１と少なくとも一部が重なり合う。第２活性層３０１の厚みは、第１活性層２０１の厚みより薄い。ここで、該厚みは、底面に垂直の方向にて測定された距離でありうる。第２活性層３０１の厚みは、第１活性層２０１の厚みの８０％以下でありうるのであり、ここで、第２薄膜トランジスタ２００の特性にしたがって、第１活性層２０１の厚みの下限が決定されうる。

【0041】

一実施形態において、第２薄膜トランジスタ３００の下方に配置される配線及び／または電極は、一定のＤＣ（直流；direct current）電圧が印加される配線及び／または電極でありうる。他の実施形態において、第２薄膜トランジスタ３００の下方に配置される配線及び／または電極は、ＡＣ（交流；alternating current）電圧が印加される配線及び／または電極でありうる。この場合、ＡＣ電圧が印加される配線及び／または電極は、少なくとも、一定の期間に一定の電圧が印加される、配線及び／または電極でありうる。一実施形態において、ＡＣ電圧が印加される配線及び／または電極は、第２薄膜トランジスタ３００の一の電極とのカップリングにより、輝度に影響を与える期間、例えば、少なくとも、スレショルド電圧（しきい値電圧；threshold voltage）補償期間、データ書き込み期間及び発光期間には、それぞれ一定の電圧が印加される配線及び／または電極でありうる。

【0042】

第２薄膜トランジスタ３００の下方に配置される配線及び／または電極は、第２ゲート電極３０２よりも、大きいサイズまたは大きい面積を有することができる。第２薄膜トランジスタ３００の下方に配置される配線及び／または電極は、少なくとも一方のエッジが、第２ゲート電極３０２の対応するエッジよりも所定の長さだけ外側に位置するように、拡張されうる。例えば、第２薄膜トランジスタ３００の下方に配置される配線及び／または電極は、少なくとも一方のエッジが、第２ゲート電極３０２における対応するエッジよりも１．５μｍ以上外側に位置するように、拡張されうる。

【0043】

第１薄膜トランジスタ２００の第１ゲート電極２０２が、第２薄膜トランジスタ３００の下方に配置される電極の例でありうる。図１Ａは、第１薄膜トランジスタ２００の第１ゲート電極２０２と、第２薄膜トランジスタ３００の第２ゲート電極３０２との位置、及び大きさの関係を示した平面図であり、図１Ａの紙面の上下方向が、図１の紙面の左右方向となっている。図１及び図１Ａを共に参照すれば、第１ゲート電極２０２は、左右のエッジが、第２ゲート電極３０２の左右のエッジより外側に位置するように、左右の側に所定長さＬだけ、拡張されているのでありうる。図１及び図１Ａにおいては、第１ゲート電極２０２の左右両端のエッジが、より外側に位置するように拡張されているが、本発明の実施形態は、それに限定されるものではなく、第１ゲート電極２０２の少なくとも一方のエッジが、第２ゲート電極３０２における対応するエッジよりも外側に位置するように、拡張されているのでありうる。第１ゲート電極２０２における、左右両端のエッジが外側にシフトする拡張長さＬは、互いに異なりうる。

【0044】

第１薄膜トランジスタ２００と第２薄膜トランジスタ３００との間には、第１薄膜トランジスタ２００を覆い、第３絶縁層１０４及び第４絶縁層１０５を含む平坦化層ＰＡＶが配置されうる。平坦化層ＰＡＶは、第３絶縁層１０４の配置領域の一部（上面の高さが低い凹陥部）に、第４絶縁層１０５が挿入されるようにして、２層の絶縁層が組み合わされた構造を有することができる。それにより、第１薄膜トランジスタ２００に起因して第３絶縁層１０４が有する、凹凸状の非平坦性が除去されうる。

【0045】

第４絶縁層１０５は、第３絶縁層１０４の配置領域中の一部の領域（凹陥部）上に配置され、第３絶縁層１０４の非凹陥部（特には第２薄膜トランジスタ３００の領域）の上面と、第４絶縁層１０５の上面とは、高さがほぼ一致し、全体として、互いに連続した平坦な上面を形成することができる。

【0046】

平坦化層ＰＡＶの上部には、第２バッファ層１０６が配置されてもよい。第２薄膜トランジスタ３００は、第２バッファ層１０６上部に配置されうる。

【0047】

図２は、本発明の他の実施形態による半導体装置を図示した断面図である。図２Ａは、図２に図示された半導体装置の一部を示した平面図である。

【0048】

図２に図示された半導体装置１０ｂは、図１に図示された半導体装置１０ａに、導電層４００のパターンが追加された点に違いがある。以下では、図１に関連して説明した内容と重複する内容の説明については、省略する。

【0049】

図２の実施形態において、導電層４００のパターンは、第１薄膜トランジスタ２００と第２薄膜トランジスタ３００との間に配置されうる。導電層４００は、第１薄膜トランジスタ２００の第１ゲート電極２０２、及び第２薄膜トランジスタ３００の第２ゲート電極３０２と少なくとも一部が重なり合うように配置されうる。

【0050】

導電層４００のパターンは、第２薄膜トランジスタ３００の下方に配置される電極の例でありうる。このような導電層４００のパターンは、第２ゲート電極３０２よりも大きいサイズまたは大きい面積を有することができる。導電層４００のパターンは、その少なくとも一方のエッジが、第２ゲート電極３０２における対応するエッジよりも所定の長さだけ外側に位置するように、拡張されうる。例えば、導電層４００のパターンのエッジが、第２ゲート電極３０２のエッジよりも１．５μｍ以上外側に位置するように、拡張されうる。

【0051】

図２Ａは、導電層４００のパターンと、第２薄膜トランジスタ３００の第２ゲート電極３０２との位置、及び大きさの関係を示した平面図であり、図２Ａの紙面の上下方向が、図２の紙面の左右方向となっている。図２及び図２Ａを共に参照すれば、導電層４００のパターンは、その一方のエッジが、第２ゲート電極３０２における対応するエッジよりも外側に位置するように、所定の長さＬだけ拡張されているのでありうる。図２及び図２Ａにおいては、導電層４００のパターンの左右両端のエッジが、より外側に位置するように拡張されているが、本発明の実施形態は、それに限定されるものではなく、導電層４００のパターンの少なくとも一方のエッジが、第２ゲート電極３０２における対応するエッジよりも外側に位置するように、拡張されているのでありうる。導電層４００のパターンにおける、左右両端のエッジが外側にシフトする拡張長さＬは、互いに異なりうる。

【0052】

表１は、導電層４００のパターンが具備されない場合に、第１ゲート電極２０２の電圧ＶＧＡＴ１が変わることにより、第２薄膜トランジスタ３００のスレショルド（しきい値）電圧Ｖｔｈ＿ｓａｔが変化する量についての実験結果を示す。

【0053】

【表1】

【0054】

表１から分かるように、第１ゲート電極２０２の電圧変化が大きくなるにつれ、第２薄膜トランジスタ３００のスレショルド電圧Ｖｔｈ＿ｓａｔの変化量が大きくなるということを確認することができる。

【0055】

一方、実験により、第２ゲート電極３０２の電圧が変わっても、第１薄膜トランジスタ２００の電流特性の変化が微々たるものであるということを確認した。それは、第１ゲート電極２０２の遮蔽効果により、第２ゲート電極３０２の電圧変化が、第１薄膜トランジスタ２００のチャンネルに影響を与えないからである。

【0056】

図２に図示された実施形態は、第１薄膜トランジスタ２００と第２薄膜トランジスタ３００との間に導電層４００のパターンを具備するので、第１薄膜トランジスタ２００と第２薄膜トランジスタ３００とのカップリングを遮断することにより、第２薄膜トランジスタ３００について、動作をさらに安定させて駆動させることができる。

【0057】

導電層４００のパターンには、一定のＤＣ電圧が印加される。該ＤＣ電圧は、半導体装置１０ｂに印加されるＤＣ電源のうちの一つであるか、あるいはそれらと別個に追加された電圧でありうる。一実施形態において、導電層４００のパターンは、第１薄膜トランジスタ２００の第１ゲート電極２０２を一方の電極とするキャパシタにおける他方の電極でありうる。

【0058】

図３Ａないし図３Ｃは、図２に図示された、導電層のパターンと第２ゲート電極との間における位置及び電圧の関係を示す図面である。図３Ａないし図３Ｃの上部にそれぞれ示す、位置関係を示すための断面図においては、説明の便宜のために、第１活性層２０１のパターン、第１ゲート電極２０２、導電層４００のパターン、第２活性層３０１のパターン及び第２ゲート電極３０２についてのみ図示した。なお、図３Ａ～３Ｃに関連して、第２薄膜トランジスタ３００は、図２のようなトップゲート型であり、チャネル幅が２．３μｍ、チャネル長が１．９５μｍである。

【0059】

図３Ａないし図３Ｃの下部にそれぞれ示すグラフには、第１ゲート電極２０１に、５Ｖと－３０Ｖとの間をスウィープするゲート電圧が印加され、導電層４００のパターンに、９Ｖの電圧が印加される例についての実験結果を示す。図３Ａないし図３Ｃのグラフには、それぞれ図３Ａないし図３Ｃの上部に示す位置関係において、第２薄膜トランジスタ３００のドレイン電圧Ｖｄが、０．１Ｖであるときと、－５．１Ｖであるときとにおける、第２薄膜トランジスタ３００のドレイン電流とゲート電圧との関係を示す。すなわち、各グラフに、２つのドレイン電圧の曲線を、共に図示している。図３Ａないし図３Ｃに示す例は、導電層４００のパターンと、第２活性層３０１のパターンとの間で、中心線の位置、または、ソース領域からドレイン領域へとチャネル領域を横切る方向での中心の位置が一致する場合である。

【0060】

図３Ａを参照すれば、第２ゲート電極３０２の中心位置、すなわちチャネル領域を横切る方向（図の左右方向）での第２ゲート電極の中心の位置が、導電層４００のパターンの中心位置（チャネル領域を横切る方向での導電層のパターンの中心の位置）から、図の左方、すなわち、ソース電極（図２）の側におよそ２μｍ外れた場合、第２薄膜トランジスタ３００の飽和領域において、スレショルド電圧Ｖｔｈの変化量ΔＶｔｈは、およそ０．１８Ｖである。

【0061】

図３Ｂを参照すれば、第２ゲート電極（第２ゲート電極の中心）３０２の位置と、導電層のパターン（導電層のパターンの中心）４００の位置とが一致する場合、第２薄膜トランジスタ３００の飽和領域において、スレショルド電圧Ｖｔｈの変化量ΔＶｔｈは、およそ０．１Ｖである。

【0062】

図３Ｃを参照すれば、第２ゲート電極（第２ゲート電極の中心）３０２の位置が、導電層のパターン（導電層のパターンの中心）４００の位置から、図の右方、すなわち、ドレイン電極（図２）の側におよそ２μｍ外れた場合、第２薄膜トランジスタ３００の飽和領域において、スレショルド電圧Ｖｔｈの変化量ΔＶｔｈは、およそ０．２５Ｖである。

【0063】

表２は、図３Ａないし図３Ｃの例において、導電層４００のパターンに印加される電圧が、－２Ｖ、０Ｖ及び９Ｖであるとき、第２薄膜トランジスタ３００の飽和領域において、スレショルド電圧Ｖｔｈの変化量ΔＶｔｈを示す。

【0064】

【表2】

【0065】

表２を参照すれば、導電層４００に対する第２ゲート電極３０２の位置移動（shift）が、第２薄膜トランジスタ３００のスレショルド電圧Ｖｔｈに及ぼす影響は、導電層４００の電圧が、第２薄膜トランジスタ３００のスレショルド電圧Ｖｔｈに及ぼす影響より大きいということが分かる。

【0066】

本発明の実施形態において、導電層４００と第２ゲート電極３０２のパターンとの整列誤差（misalign）の範囲は、第２薄膜トランジスタ３００のスレショルド電圧Ｖｔｈの変化量ΔＶｔｈが、０．４４Ｖ（第２トランジスタ３００のスレショルド電圧の分布を基に獲得）より小さくなるように設定することができる。該整列誤差は、導電層４００のパターンの中心と、第２ゲート電極３０２の中心との間の距離でありうる。導電層４００と第２ゲート電極３０２との整列誤差の範囲は、およそ０ないし３μｍ、０．１ないし３μｍ、３μｍ未満または２μｍ以下でありうる。

【0067】

図４Ａないし図８は、本発明の一実施形態による半導体装置の製造工程について概略的に説明する図面である。

【0068】

図４Ａを参照すれば、基板１００上に、第１薄膜トランジスタ２００が形成されうる。

【0069】

基板１００上に、第１バッファ層１０１が配置されうる。

【0070】

基板１００は、ガラス、金属またはプラスチックなど多様な素材から構成されうる。一実施形態によれば、基板１００は、フレキシブル素材の基板を含むものでありうる。ここで、該フレキシブル素材の基板とは、容易に湾曲または屈曲させることができ、折り畳んだり巻いたりすることができる基板を指す。そのようなフレキシブル素材の基板は、超薄型ガラス、金属またはプラスチックから構成されうる。

【0071】

第１バッファ層１０１は、基板１００を介して不純物元素が浸透することを遮断し、表面を平坦化させる機能を遂行し、シリコン窒化物（ＳｉＮ_ｘ）及び／またはシリコン酸化物（ＳｉＯ_ｘ）といった無機物によって、単層膜として、または複数層からなる積層膜として形成されうる。第１バッファ層１０１は、省略されてもよい。

【0072】

第１バッファ層１０１上に半導体層を形成した後、該半導体層をパターニングし、第１薄膜トランジスタ２００における第１活性層２０１のパターンを形成することができる。該半導体層は、多様な物質を含むのででありうる。例えば、該半導体層は、非晶質シリコンまたは結晶質シリコンといった無機半導体物質を含むのでありうる。他の例として、該半導体層は、酸化物半導体を含むものや有機半導体物質を含むものでありうる。

【0073】

基板１００上に、第１活性層２０１を覆うように、第１絶縁層１０２が形成されうる。第１絶縁層１０２は、無機絶縁膜でありうる。第１絶縁層１０２は、ＳｉＯ_ｘ、ＳｉＮ_ｘ、シリコン酸窒化物（ＳｉＯＮ）、Ａｌ_２Ｏ_３、ＴｉＯ_２、Ｔａ_２Ｏ_５、ＨｆＯ_２、ＺｒＯ_２、ＢＳＴ、ＰＺＴのうちから選択された１以上の絶縁膜が、単層または複数層に形成されたものでありうる。

【0074】

第１絶縁層１０２上に、第１ゲート電極２０２が形成されうる。

【0075】

第１ゲート電極２０２は、多様な導電性物質から形成することができる。例えば、第１ゲート電極２０２は、アルミニウム（Ａｌ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、銀（Ａｇ）、マグネシウム（Ｍｇ）、金（Ａｕ）、ニッケル（Ｎｉ）、ネオジム（Ｎｄ）、イリジウム（Ｉｒ）、クロム（Ｃｒ）、リチウム（Ｌｉ）、カルシウム（Ｃａ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タングステン（Ｗ）、銅（Ｃｕ）のうちの一つ以上の金属により、単層膜または積層膜として形成されうる。第１ゲート電極２０２は、第１活性層２０１のパターンの少なくとも一部と重なり合うのでありうる。

【0076】

一実施形態において、第１ゲート電極２０２をマスクにして、Ｂイオン不純物またはＰイオン不純物を、第１活性層２０１にドーピングすることができる。それにより、第１活性層２０１は、イオン不純物がドーピングされたソース領域及びドレイン領域と、その間のチャンネル領域とを具備することができる。

【0077】

第１ゲート電極２０２上に、第２絶縁層１０３を形成することができる。第２絶縁層１０３は、無機絶縁膜でありうる。第２絶縁層１０３は、ＳｉＯ_ｘ、ＳｉＮ_ｘ、ＳｉＯＮ、Ａｌ_２Ｏ_３、ＴｉＯ_２、Ｔａ_２Ｏ_５、ＨｆＯ_２、ＺｒＯ_２、ＢＳＴ、ＰＺＴのうちから選択された一つ以上の、シリコンまたは金属の酸化／窒化物より形成された、単層膜または積層膜でありうる。他の実施形態において、第２絶縁層１０３は、有機絶縁膜でありうる。

【0078】

第１絶縁層１０２が形成されるとともに、第２絶縁層１０３がパターニングされて、第１活性層２０１のソース領域及びドレイン領域の一部を露出させるコンタクトホールＣＨ１が形成されるのでありうる。

【0079】

第２絶縁層１０３上に、第１ソース電極２０３及び第１ドレイン電極２０４が形成されうる。第１ソース電極２０３及び第１ドレイン電極２０４は、多様な導電性物質から形成することができる。例えば、第１ソース電極２０３及び第１ドレイン電極２０４は、アルミニウム（Ａｌ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、銀（Ａｇ）、マグネシウム（Ｍｇ）、金（Ａｕ）、ニッケル（Ｎｉ）、ネオジム（Ｎｄ）、イリジウム（Ｉｒ）、クロム（Ｃｒ）、リチウム（Ｌｉ）、カルシウム（Ｃａ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タングステン（Ｗ）、銅（Ｃｕ）のうちの一つ以上の金属により、単層膜または積層膜で形成されうる。第１ソース電極２０３及び第１ドレイン電極２０４は、第１ゲート電極２０２と同一の物質または異なる物質から形成されうる。第１ソース電極２０３及び第１ドレイン電極２０４は、コンタクトホールＣＨを介して、第１活性層２０１のソース領域及びドレイン領域とそれぞれコンタクトすることができる。

【0080】

図４Ｂを参照すれば、第２絶縁層１０３上に、導電層４００のパターンがさらに形成されうる。導電層４００のパターンは、アルミニウム（Ａｌ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、銀（Ａｇ）、マグネシウム（Ｍｇ）、金（Ａｕ）、ニッケル（Ｎｉ）、ネオジム（Ｎｄ）、イリジウム（Ｉｒ）、クロム（Ｃｒ）、リチウム（Ｌｉ）、カルシウム（Ｃａ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タングステン（Ｗ）、銅（Ｃｕ）のうちの一つ以上の金属により、単層膜または積層膜として形成されうる。導電層４００は、第１ゲート電極２０２、第１ソース電極２０３及び第１ドレイン電極２０４と同一の物質または異なる物質から形成されうる。すなわち、導電層４００は、第１ソース電極２０３及び第１ドレイン電極２０４の形成と同時に、または別個の工程によって形成されうる。

【0081】

図５を参照すれば、基板１００上に、導電層４００を覆うように、第３絶縁膜１０４ａ及び第４絶縁膜１０５ａをこの順に蒸着することができる。第３絶縁膜１０４ａは、下方にある第１薄膜トランジスタ２００の構造物に起因する、凸部と凹部との間の段差ΔＨを有することができる。

【0082】

第３絶縁膜１０４ａは、ＳｉＯ_ｘ、ＳｉＮ_ｘ、ＳｉＯＮ、Ａｌ_２Ｏ_３、ＴｉＯ_２、Ｔａ_２Ｏ_５、ＨｆＯ_２、ＺｒＯ_２、ＢＳＴ、ＰＺＴのうちから選択された一つ以上の、シリコンまたは金属の酸化／窒化物より形成された、単層膜または積層膜でありうる。

【0083】

第４絶縁膜１０５ａは、ＳｉＯ_ｘ、ＳｉＮ_ｘ、ＳｉＯＮ、Ａｌ_２Ｏ_３、ＴｉＯ_２、Ｔａ_２Ｏ_５、ＨｆＯ_２、ＺｒＯ_２、ＢＳＴ、ＰＺＴのうちから選択された一つ以上の、シリコンまたは金属の酸化／窒化物より形成された、単層膜または積層膜でありうる。

【0084】

第４絶縁膜１０５ａの組成物は、第３絶縁膜１０４ａの組成物と異なることが望ましい。第４絶縁膜１０５ａの組成物は、少なくとも、第３絶縁膜１０４ａにおける上層の膜の組成物と異なることが望ましい。例えば、第３絶縁膜１０４ａは、ＳｉＯ_ｘを含む単層の絶縁膜であるか、あるいはＳｉＯ_ｘを含む下層の絶縁膜と、ＳｉＮ_ｘを含む上層の絶縁膜との積層膜でありうる。この場合、第４絶縁膜１０５ａは、ＳｉＯ_ｘを含む絶縁膜でありうる。

【0085】

図６を参照すれば、第１薄膜トランジスタ２００の近傍の領域にて、すなわち、第３絶縁膜１０４ａが凸部をなす領域にて、第３絶縁膜１０４ａの上面が露出されるように、第４絶縁膜１０５ａを除去する。このようにして、第３絶縁層１０４及び第４絶縁層１０５を含む平坦化層ＰＡＶを形成することができる。すなわち、基板１００の上面からの高さが均一な、平坦な上面をなすようにすることができる。凸部の領域にて第４絶縁膜１０５ａを除去する間に、第３絶縁膜１０４ａの一部が共に除去されうる。

【0086】

第４絶縁膜１０５ａは、多様なエッチング工程によって除去されうる。例えば、該エッチング工程は、乾式エッチングまたは化学的機械研磨（ＣＭＰ：chemical mechanical polishing）などの研磨法を含むのでありうる。ここで、該ＣＭＰは、被加工物の表面を、化学的及び機械的な作用によって平坦化させる技法である。該ＣＭＰは、研磨パッドの表面上に被加工物を接触させた状態にて、スラリーを供給して被加工物の表面を化学的に反応させながら、プラテン（platen）と研磨ヘッド（polishing head）とを相対運動させることで機械的に被加工物の表面を平坦化させる技法である。

【0087】

図６によるエッチング工程の結果、下方にある第１薄膜トランジスタ２００及び導電層４００のパターンに起因する凸部及び凹部を含む第３絶縁膜１０４ａは、その凹部が、第４絶縁膜１０５ａによって充填された形態となる。

【0088】

第３絶縁層１０４の上面は、第４絶縁層１０５の上面と高さが一致して、同一の幾何学的平面中に位置し、全体として一つの平坦面を形成することができる。それにより、その後形成される上方の膜に対する下方の配線パターンによる影響を減らし、上方の膜による被覆性を向上させることができる。該エッチング工程後、第３絶縁層１０４における凸部と凹部との間の段差ΔＨ’は、図５の工程での第３絶縁膜１０４ａの段差ΔＨ以下でありうる。すなわち、第１薄膜トランジスタ２００の近傍にて、第４絶縁膜１０５ａを除去した後には、第３絶縁層１０４の凸部の突出高さが、維持されるか、または、ある程度だけ減少することになりうる。

【0089】

図７を参照すれば、第３絶縁層１０４及び第４絶縁層１０５の上の平坦面上に、第２バッファ層１０６を形成することができる。

【0090】

第２バッファ層１０６は、ＳｉＯ_ｘ、ＳｉＮ_ｘ、ＳｉＯＮ、Ａｌ_２Ｏ_３、ＴｉＯ_２、Ｔａ_２Ｏ_５、ＨｆＯ_２、ＺｒＯ_２、ＢＳＴ、ＰＺＴのうちから選択された一つ以上の、シリコンまたは金属の酸化／窒化物より形成された、単層膜または積層膜でありうる。例えば、第２バッファ層１０６は、ＳｉＯ_ｘを含む絶縁膜、さらに具体的にはＳｉＯ_２を含む絶縁膜でありうる。または、第２バッファ層１０６は、ＳｉＯ_２を含む下層の絶縁膜と、ＳｉＯＮを含む上層の絶縁膜との積層膜でありうる。

【0091】

次に、第２バッファ層１０６及び平坦化層ＰＡＶの熱処理を行うことができる。該熱処理は、脱水素処理を含むのでありうる。

【0092】

第２バッファ層１０６は、下方の絶縁層から発生する水素（Ｈ_２）が、上方の膜に拡散することを防ぐ、バリア（barrier）機能を遂行することができる。

【0093】

図８を参照すれば、第２バッファ層１０６上部に、第２薄膜トランジスタ３００を形成することができる。

【0094】

第２バッファ層１０６上に、半導体層を形成した後、該半導体層をパターニングして、第２薄膜トランジスタ３００の第２活性層３０１のパターンを形成することができる。該半導体層は、多様な物質を含むのでありうる。例えば、該半導体層は、非晶質シリコンまたは結晶質シリコンといった無機半導体物質を含むのでありうる。他の例として、該半導体層は、酸化物半導体を含むのであるか、有機半導体物質を含むのでありうる。該半導体層は、ＥＬＡ（excimer laser annealing）によって結晶化されうる。

【0095】

第２活性層３０１の厚みは、第１活性層２０１の厚みの８０％以下でありうる。ＥＬＡによる半導体層の結晶化時に、レーザー光のエネルギーレベルが高ければ、下方の膜が損傷されうる。従って、本発明の実施形態において、第２活性層３０１の厚みを薄くし、下方の膜に影響を与えないレーザーエネルギー領域において、ＥＬＡ結晶化を行うようにする。第２活性層３０１の厚みの下限は、素子の特性を考慮して決定することができる。

【0096】

基板１００上部に、第２活性層３０１を覆い、第５絶縁層１０７が形成されもする。第５絶縁層１０７は、無機絶縁膜でもある。第５絶縁層１０７は、ＳｉＯ_ｘ、ＳｉＮ_ｘ、ＳｉＯＮ、Ａｌ_２Ｏ_３、ＴｉＯ_２、Ｔａ_２Ｏ_５、ＨｆＯ_２、ＺｒＯ_２、ＢＳＴ、ＰＺＴのうちから選択された一つ以上の絶縁膜が、単層または複数層にも形成される。

【0097】

第５絶縁層１０７上部に、第２ゲート電極３０２が形成されもする。

【0098】

第２ゲート電極３０２は、多様な導電性物質から形成することができる。例えば、第２ゲート電極３０２は、アルミニウム（Ａｌ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、銀（Ａｇ）、マグネシウム（Ｍｇ）、金（Ａｕ）、ニッケル（Ｎｉ）、ネオジム（Ｎｄ）、イリジウム（Ｉｒ）、クロム（Ｃｒ）、リチウム（Ｌｉ）、カルシウム（Ｃａ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タングステン（Ｗ）、銅（Ｃｕ）のうちの一つ以上の金属により、単層膜または積層膜として形成されうる。第２ゲート電極３０２は、第２活性層３０１のパターンの少なくとも一部と重ね合わされる。

【0099】

一実施形態において、第２ゲート電極３０２をマスクにして、Ｂ（ボロン）イオン不純物またはＰ（リン）イオン不純物を、第２活性層３０１にドーピングすることができる。それにより、第２活性層３０１は、イオン不純物がドーピングされたソース領域及びドレイン領域と、その間のチャンネル領域と、を具備することができる。

【0100】

第２ゲート電極３０２上に、第６絶縁層１０８を形成することができる。第６絶縁層１０８は、無機絶縁膜でありうる。第６絶縁層１０８は、ＳｉＯ_ｘ、ＳｉＮ_ｘ、ＳｉＯＮ、Ａｌ_２Ｏ_３、ＴｉＯ_２、Ｔａ_２Ｏ_５、ＨｆＯ_２、ＺｒＯ_２、ＢＳＴ、ＰＺＴのうちから選択された一つ以上の、シリコンまたは金属の酸化／窒化物より形成された、単層膜または積層膜でありうる。他の実施形態において、第６絶縁層１０８は、有機絶縁膜でありうる。

【0101】

第５絶縁層１０７及び第６絶縁層１０８がパターニングされることで、第２活性層３０１のパターン中、ソース領域及びドレイン領域の一部を露出させるコンタクトホールＣＨ２が形成されうる。

【0102】

第６絶縁層１０８上に、第２ソース電極３０３及び第２ドレイン電極３０４が形成されうる。第２ソース電極３０３及び第２ドレイン電極３０４は、多様な導電性物質から形成することができる。例えば、第２ソース電極３０３及び第２ドレイン電極３０４は、アルミニウム（Ａｌ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、銀（Ａｇ）、マグネシウム（Ｍｇ）、金（Ａｕ）、ニッケル（Ｎｉ）、ネオジム（Ｎｄ）、イリジウム（Ｉｒ）、クロム（Ｃｒ）、リチウム（Ｌｉ）、カルシウム（Ｃａ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タングステン（Ｗ）、銅（Ｃｕ）のうちの一つ以上の金属により、単層膜または積層膜として形成されうる。第２ソース電極３０３及び第２ドレイン電極３０４は、第２ゲート電極３０２と同一の物質または異なる物質から形成されうる。第２ソース電極３０３及び第２ドレイン電極３０４は、コンタクトホールＣＨを介して、第２活性層３０１のソース領域及びドレイン領域と、それぞれコンタクトすることができる。

【0103】

次に、基板１００上部に、第２ソース電極３０３及び第２ドレイン電極３０４を覆い、第７絶縁層１０９（図１及び図２）を形成することができる。第７絶縁層１０９は、ＳｉＯ_ｘ、ＳｉＮ_ｘ、ＳｉＯＮ、Ａｌ_２Ｏ_３、ＴｉＯ_２、Ｔａ_２Ｏ_５、ＨｆＯ_２、ＺｒＯ_２、ＢＳＴ、ＰＺＴのうちから選択された一つ以上の無機絶縁材料より形成された、単層膜または積層膜でありうる。他の実施形態において、第７絶縁層１０９は、一般の汎用高分子（ポリ(メタ)アクリレート(ＰＭＭＡ)、ポリスチレン（ＰＳ）など）、フェノール基を有する高分子誘導体、その他のアクリル系高分子、イミド系高分子、アリールエーテル系高分子、アミド系高分子、フッ素系高分子、ｐ－キシレン系高分子、ビニルアルコール系高分子、及びそれらのブレンドなどのうちから選択された一つ以上の有機絶縁材料より形成された、単層膜または積層膜でありうる。

【0104】

図９は、本発明の一実施形態による表示装置を概略的に示した斜視図であり、図１０は、本発明の一実施形態による表示装置を概略的に示した平面図である。

【0105】

図９及び図１０を参照すれば、本発明の一実施形態による表示装置１は、第３方向に順に積層された基板１００、基板１００上の表示部１３０、及び表示部１３０を覆う封止部材１５０を含む。

【0106】

表示装置１は、液晶表示装置（liquid crystal display）、有機発光表示装置（organic light emitting display）、電気泳動表示装置（electrophoretic display）またはエレクトロウェティング表示装置（electrowetting display panel）などでありうる。以下では、該有機発光表示装置を例として説明する。

【0107】

基板１００は、表示領域ＤＡと、表示領域ＤＡの外側の周辺領域ＰＡと、を含む。

【0108】

表示領域ＤＡには、複数の画素ＰＸが、第１方向及び第２方向に配列された表示部１３０が形成されうる。各画素ＰＸは、表示素子、及び表示素子に電気的に連結された画素回路を含みうる。画素回路は、少なくとも１つの薄膜トランジスタ、及び少なくとも１つのキャパシタを含みうる。

【0109】

封止部材１５０は、ディスプレイ部１３０上に積層された一つ以上の薄膜を含みうる。一実施形態において、封止部材１５０は、複数層の薄膜を含み、外部からの水分及び／または空気が、表示部１３０にまで浸透することを防止することができる。

【0110】

図１１は、本発明の一実施形態による第１画素ＰＸ１の回路図である。

【0111】

図１１を参照すれば、一実施形態による表示装置１の第１画素ＰＸ１は、画素回路、及び該画素回路に連結された表示素子ＥＤを含みうる。該画素回路は、第１トランジスタＴ１１、第２トランジスタＴ１２及びキャパシタＣ１１を含みうる。

【0112】

第１トランジスタＴ１１は、第２トランジスタＴ１２の第２電極に連結されたゲート電極、第１電源電圧ＥＬＶＤＤが入力される第１電極、及び、表示素子ＥＤに連結された第２電極を含む。

【0113】

第２トランジスタＴ１２は、走査線ＳＬに連結されたゲート電極、データ線ＤＬに連結された第１電極、及び、第１トランジスタＴ１１のゲート電極に連結された第２電極を含む。

【0114】

キャパシタＣ１１は、第１トランジスタＴ１１のゲート電極と、第２トランジスタＴ１２の第２電極とに連結された第１電極、及び、第１電源電圧ＥＬＶＤＤが入力される第２電極を含む。

【0115】

表示素子ＥＤは、第１トランジスタＴ１１を介して画素回路に連結されうる。表示素子ＥＤは、有機発光素子（ＯＬＥＤ）でありうる。有機発光素子（ＯＬＥＤ）は、第１トランジスタＴ１１の第２電極に連結された第１電極、第２電源電圧ＥＬＶＳＳが入力される第２電極、及び、第１電極と第２電極との間の発光層を含む。

【0116】

第１電源電圧ＥＬＶＤＤは、第２電源電圧ＥＬＶＳＳよりも高い電圧でありうる。

【0117】

図１１では、Ｐ型トランジスタによって具現された画素を図示したが、本発明の実施形態の画素は、Ｎ型トランジスタによっても具現されうるということは言うまでもない。

【0118】

図１２は、図１１に図示された画素の一部断面図である。

【0119】

図１２の実施形態の説明において、図１１のトランジスタの第１電極及び第２電極が、それぞれ、薄膜トランジスタのソース電極及びドレイン電極であるとして、２種類の電極名を混用することにする。

【0120】

図１２を参照すれば、第１画素ＰＸ１は、前述の半導体装置１０ａ，１０ｂの第１薄膜トランジスタ２００及び第２薄膜トランジスタ３００を利用することができる。第１薄膜トランジスタ２００及び第２薄膜トランジスタ３００の製造工程は、前述の半導体装置の製造工程と同一である。

【0121】

第１トランジスタＴ１１は、前述の第１薄膜トランジスタ２００によって具現されうる。第１薄膜トランジスタ２００は、第１活性層２０１、第１ゲート電極２０２、第１ソース電極２０３、及び第１ドレイン電極２０４を含みうる。第１ソース電極２０３、及び第１ドレイン電極２０４は、それぞれ、コンタクトホールＣＨ１を介して、第１活性層２０１のソース領域及びドレイン領域と電気的に連結されうる。

【0122】

第２トランジスタＴ１２は、前述の第２薄膜トランジスタ３００によって具現されうる。第２薄膜トランジスタ３００は、第２活性層３０１、第２ゲート電極３０２、第２ソース電極３０３及び第２ドレイン電極３０４を含んでもよい。

【0123】

キャパシタＣ１１は、第１ゲート電極２０２を第１電極とし、導電層４００のパターンを第２電極とすることで具現されうる。

【0124】

導電層４００のパターンには、一定の電圧、すなわち、第１電源電圧ＥＬＶＤＤが印加されうる。

【0125】

第２薄膜トランジスタ２００の第２活性層３０１及び第２ゲート電極３０２は、導電層４００のパターンと、少なくとも一部が重なり合うように配置されうる。また、導電層４００のパターンは、第１トランジスタＴ１１の第１ゲート電極２０２が、第２薄膜トランジスタ２００のバックチャネル（back channel）に影響を与えないように、第２ゲート電極３０２よりも大きく形成されるのでありうる。導電層４００のパターンは、そのエッジが、第２ゲート電極３０２のエッジから、およそ１．５μｍ以上離間されるように拡張されたものでありうる。従って、導電層４００のパターンが遮蔽層として機能し、第２薄膜トランジスタ２００に対する、第１ゲート電極２０２といった下方にある配線及び／または電極の電位による影響を最小化させることができる。

【0126】

第１薄膜トランジスタ２００と第２薄膜トランジスタ３００との間には、第３絶縁層１０４と第４絶縁層１０５とを含む平坦化層ＰＡＶが配置されうる。平坦化層ＰＡＶ上には、バッファ層１０６が配置されうる。

【0127】

基板１００上に、第２薄膜トランジスタ３００を覆うように、第７絶縁層１０９が配置されうる。

【0128】

第３絶縁膜１０４ないし第７絶縁層１０９には、第１薄膜トランジスタ２００の第１ソース電極２０３及び第１ドレイン電極２０４のうちの一方（図１２では、第１ドレイン電極２０４）における一部を露出させるコンタクトホールＣＨ３が具備されうる。

【0129】

第７絶縁層１０９上に、コンタクトホールＣＨ３を充填しつつ、連結電極５００が配置されうる。連結電極５００は、第１ドレイン電極２０４とコンタクトすることができる。連結電極５００は、アルミニウム（Ａｌ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、銀（Ａｇ）、マグネシウム（Ｍｇ）、金（Ａｕ）、ニッケル（Ｎｉ）、ネオジウム（Ｎｄ）、イリジウム（Ｉｒ）、クロム（Ｃｒ）、リチウム（Ｌｉ）、カルシウム（Ｃａ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タングステン（Ｗ）、銅（Ｃｕ）のうちの一つ以上の金属により、単層膜または積層膜として形成されうる。

【0130】

第７絶縁層１０９上に、連結電極５００を覆い、第８絶縁層１１０が配置されうる。第８絶縁層１１０は、有機物質から構成された単層または複数層でもある。第８絶縁層１１０は、一般の汎用高分子（ＰＭＭＡ、ＰＳなど）、フェノール基を有する高分子誘導体、その他のアクリル系高分子、イミド系高分子、アリールエーテル系高分子、アミド系高分子、フッ素系高分子、ｐ－キシレン系高分子、ビニルアルコール系高分子、及びそれらのブレンドなどを含むのでありうる。例えば、第８絶縁層１１０は、ポリイミド樹脂、ポリアミド樹脂、アクリル樹脂などを含むのでありうる。第８絶縁層１１０は、上面が平坦な、平坦化層として機能することができる。

【0131】

第８絶縁層１１０には、連結電極５００の一部を露出させるビアホールＶＩＡが具備されうる。

【0132】

第８絶縁層１１０上に、表示素子６００が配置されてもよい。表示素子６００は、第１電極６０１、第１電極６０１に対向する第２電極６０３、及び、第１電極６０１と第２電極６０３との間の中間層６０２を含むのでありうる。

【0133】

第１電極６０１は、ビアホールＶＩＡを充填することで、連結電極５００とコンタクトすることができる。それにより、第１電極６０１は、第１薄膜トランジスタ２００と電気的に連結される。

【0134】

第８絶縁層１１０上に、第１電極６０１におけるエッジの近傍、及びその外側を覆うように、第９絶縁層１１１が配置されうる。第９絶縁層１１１は、ＳｉＯ_ｘ、ＳｉＮ_ｘ、ＳｉＯＮ、Ａｌ_２Ｏ_３、ＴｉＯ_２、Ｔａ_２Ｏ_５、ＨｆＯ_２、ＺｒＯ_２、ＢＳＴ、ＰＺＴのうちから選択された一つ以上の無機絶縁材料により形成された、単層膜または積層膜でありうる。他の実施形態において、第７絶縁層１０９は、一般汎用高分子（ＰＭＭＡ、ＰＳ）、フェノール基を有する高分子誘導体、アクリル系高分子、イミド系高分子、アリールエーテル系高分子、アミド系高分子、フッ素系高分子、ｐ－キシレン系高分子、ビニルアルコール系高分子、及びそれらのブレンドなどのうちから選択された一つ以上の有機絶縁材料により形成された、単層膜または積層膜でありうる。

【0135】

第１電極６０１は、銀（Ａｇ）、マグネシウム（Ｍｇ）、アルミニウム（Ａｌ）、白金（Ｐｔ）、鉛（Ｐｄ）、金（Ａｕ）、ニッケル（Ｎｉ）、ネオジウム（Ｎｄ）、イリジウム（Ｉｒ）、クロム（Ｃｒ）、及びそれらの化合物といった反射導電物質を含む反射膜でありうる。一実施形態において、第１電極６０１は、酸化インジウムスズ（ＩＴＯ：indium tin oxide）、インジウム亜鉛酸化物（ＩＺＯ：indium zinc oxide）、酸化亜鉛（ＺｎＯ）、酸化インジウム（Ｉｎ_２Ｏ_３）、インジウムガリウム酸化物（ＩＧＯ：indium gallium oxide）及びアルミニウムドープ酸化亜鉛（ＡＺＯ：aluminum doped zinc oxide）を含む群から選択された少なくともいずれか一つ以上の透明導電性酸化物を含む透明導電膜でありうる。一実施形態において、第１電極６０１は、前記反射膜と前記透明導電膜との積層構造でありうる。

【0136】

第１電極６０１の上には、発光層を含む中間層６０２が形成されうる。該発光層は、低分子有機物または高分子有機物から構成されうる。該発光層の種類により、表示素子ＥＤは、赤色、緑色及び青色の光をそれぞれ放出することができる。しかし、本発明は、それに限定されるものではなく、複数の有機発光層が１つの表示素子ＥＤに配置されうる。例えば、赤色、緑色及び青色の光を放出する複数の有機発光層が、垂直に積層されるか、または混合されて形成されることで、白色光を放出することができる。その場合、放出された白色光を、所定のカラーに変換する色変換層やカラーフィルタがさらに具備されうる。前記赤色、緑色及び青色は、例示的なものであり、白色光を放出するための色の組み合わせは、それらに限定されるものではない。

【0137】

中間層６０２は、第１電極６０１と発光層との間、及び／または発光層と第２電極６０３との間に、正孔注入層（hole injection layer）、正孔輸送層（hole transport layer）、電子輸送層（electron transport layer）及び電子注入層（electron injection layer）のうちの少なくとも一層の機能層を含むのでありうる。一実施形態によれば、中間層６０２は、前述の層以外に、その他の多様な機能層をさらに含むのでありうる。

【0138】

図１２においては、中間層６０２のパターンが、第１電極６０１にのみ対応するようにパターニングされているように図示されている。ところが、それは、便宜上、そのように図示したものであり、言うまでもなく、中間層６０２のパターンは、隣接した画素の中間層６０２のパターンと一体に形成されることもありうる。また、中間層６０２のパターンのうちの一部のパターンは、画素別に形成され、他のパターンは、隣接した画素の中間層６０２のパターンと一体に形成されることもありうるというように、多様な変形が可能である。

【0139】

中間層６０２の上に、第２電極６０３が、基板１００の表示領域ＤＡの全面にわたって形成されうる。第２電極６０３は、多様な導電性材料から構成されうる。例えば、第２電極６０３は、リチウム（Ｌｉ）、カルシウム（Ｃａ）、フッ化リチウム（ＬｉＦ）、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）及び銀（Ａｇ）を含む群のうちから選択された少なくともいずれか一つを含む半透過反射膜を含むか、あるいはＩＴＯ、ＩＺＯ、ＺｎＯなどの光透過性金属酸化物を含む、単層膜または積層膜として形成されうる。

【0140】

図１２においては、表示素子６００が、下方の第１薄膜トランジスタ２００及び第２薄膜トランジスタ３００と重なり合うように配置されているが、他の実施形態において、表示素子６００は、第１薄膜トランジスタ２００及び第２薄膜トランジスタ３００と重なり合わないか、あるいは少なくとも一部が重なり合うように配置されうる。

【0141】

図１３は、本発明の他の実施形態による第２画素ＰＸ２の回路図である。

【0142】

図１３を参照すれば、一実施形態による表示装置１の第２画素ＰＸ２は、画素回路、及び、画素回路に連結された表示素子ＥＤを含むのでありうる。該画素回路は、第１トランジスタＴ２１、第２トランジスタＴ２２、及び第３トランジスタＴ２３、並びに、第１キャパシタＣ２１、及び第２キャパシタＣ２２を含むのでありうる。

【0143】

第１トランジスタＴ２１は、第２トランジスタＴ２２の第１電極に連結されたゲート電極、第１電源電圧ＥＬＶＤＤが入力される第１電極、及び、表示素子ＥＤに連結された第２電極を含む。

【0144】

第２トランジスタＴ２２は、走査線ＳＬに連結されたゲート電極、第１トランジスタＴ２１のゲート電極に連結された第１電極、及び、第１トランジスタＴ２１の第２電極に連結された第２電極を含む。

【0145】

第３トランジスタＴ２３は、制御線ＣＬに連結されたゲート電極、初期化電圧ＶＩＮＴが入力される第１電極、及び、第１トランジスタＴ２１の第２電極と、第２トランジスタＴ２２の第２電極とに連結された第２電極を含む。

【0146】

第１キャパシタＣ２１は、データ線ＤＬに連結された第１電極と、第１トランジスタＴ２１の第２電極に連結された第２電極と、を含む。第１キャパシタＣ２１は、データ線ＤＬに印加されたデータ電圧を保存することができる。

【0147】

第２キャパシタＣ２２は、初期化電圧ＶＩＮＴが入力される第１電極、及び、第１トランジスタＴ２１のゲート電極に連結された第２電極を含む。

【0148】

表示素子ＥＤは、第１トランジスタＴ２１を介して、画素回路に連結されうる。表示素子ＥＤは、有機発光素子（ＯＬＥＤ）でありうる。有機発光素子（ＯＬＥＤ）は、第１トランジスタＴ２１の第２電極に連結された第１電極、第２電源電圧ＥＬＶＳＳが入力される第２電極、及び、第１電極と第２電極との間の発光層を含む。

【0149】

第１電源電圧ＥＬＶＤＤは、第２電源電圧ＥＬＶＳＳより高い電圧でありうる。

【0150】

第２画素ＰＸ２は、表示素子ＥＤの第１電極を初期化する第１区間、第１トランジスタＴ２１のスレショルド電圧を補償する第２区間、データ電圧を書き込む第３区間、及び、表示素子ＥＤが発光する第４区間で動作することができる。

【0151】

第１区間では、第２トランジスタＴ２２及び第３トランジスタＴ２３がターンオンされることで、表示素子ＥＤの第１電極が初期化電圧ＶＩＮＴに初期化されるのでありうる。

【0152】

第２区間では、第２トランジスタＴ２２がターンオンされることで、第２トランジスタＴ２２に第１トランジスタＴ２１がダイオード連結されることにより、第１トランジスタＴ２１のスレショルド電圧が補償される。すなわち、第２キャパシタＣ２２により、ノードＮに、第１トランジスタＴ２１のスレショルド電圧に相当する電位が保持されるようになる。

【0153】

第３区間では、第２トランジスタＴ２２がターンオンされたままで、第１トランジスタＴ２１及び第３トランジスタＴ２３がターンオフされることで、第１キャパシタＣ２１と第２キャパシタＣ２２とがノードＮに直列に連結される。そして、データ線ＤＬにデータ電圧が印加される。それにより、データ電圧は、第１キャパシタＣ２１と第２キャパシタＣ２２とに分配されるので、ノードＮには、このように分配された電圧が印加される。

【0154】

第４区間では、第２キャパシタＣ２２を通じて初期化電圧ＶＩＮＴがノードＮに印加されることにより、第１トランジスタＴ２１がターンオンされ、第１トランジスタＴ２１のゲート電極（ノードＮ）に印加された電圧に対応する駆動電流が、表示素子ＥＤに流れることにより、表示素子ＥＤが発光する。

【0155】

図１４及び図１５は、図１３に図示された画素の一部断面図である。

【0156】

図１４及び図１５の実施形態にの説明において、トランジスタの第１電極及び第２電極は、それぞれ、薄膜トランジスタのソース電極及びドレイン電極であるとして、２種類の電極名を混用することにする。

【0157】

図１４を参照すれば、第２画素ＰＸ２ｂは、前述の半導体装置１０ａ，１０ｂにおける第１薄膜トランジスタ２００及び第２薄膜トランジスタ３００を利用することができる。

【0158】

第１トランジスタＴ２１は、前述の第１薄膜トランジスタ２００によって具現されうる。第１薄膜トランジスタ２００は、第１活性層２０１、第１ゲート電極２０２、第１ソース電極２０３及び第１ドレイン電極２０４を含むのでありうる。第１ソース電極２０３及び第１ドレイン電極２０４は、それぞれ、コンタクトホールＣＨ１を介して、第１活性層２０１のパターンにおけるソース領域及びドレイン領域と、電気的に連結されうる。

【0159】

第２トランジスタＴ２２は、前述の第２薄膜トランジスタ３００によって具現されうる。第２薄膜トランジスタ３００は、第２活性層３０１、第２ゲート電極３０２、第２ソース電極３０３及び第２ドレイン電極３０４を含むのでありうる。第２ソース電極３０３及び第２ドレイン電極３０４は、それぞれ、第２活性層３０１のパターンにおけるソース領域及びドレイン領域に該当する。

【0160】

第２薄膜トランジスタ３００の第２ソース電極３０３は、連結電極５０１，５０２を介して、第１薄膜トランジスタ２００の第１ゲート電極２０２と電気的に連結されうる。連結電極５０１は、第２絶縁層１０３上に形成され、第２絶縁層１０３に形成されたコンタクトホールＣＨ４を介して、露出された第１ゲート電極２０２の一部とコンタクトすることができる。連結電極５０２は、第６絶縁層１０８上に形成され、第３絶縁層１０４ないし第６絶縁層１０８を貫くように形成されたコンタクトホールＣＨ５を介して、露出された連結電極５０１の一部、及び、第２ソース電極３０３の一部とコンタクトすることができる。

【0161】

第１薄膜トランジスタ２００と第２薄膜トランジスタ３００との間には、第３絶縁層１０４と第４絶縁層１０５とを含む平坦化層ＰＡＶが配置されうる。平坦化層ＰＡＶ上には、バッファ層１０６が配置されうる。

【0162】

第３トランジスタＴ２３は、第３薄膜トランジスタ７００によって具現されうる。第３薄膜トランジスタ７００は、第３活性層７０１、第３ゲート電極７０２、第３ソース電極７０３及び第３ドレイン電極７０４を含むのでありうる。第３活性層７０１は、第１活性層２０１から延長されうる。第３ソース電極７０３及び第３ドレイン電極７０４は、それぞれコンタクトホールＣＨ１を介して、露出された第３活性層７０１のソース領域及びドレイン領域と電気的に連結されうる。第３薄膜トランジスタ７００の第３ドレイン電極７０４は、第１薄膜トランジスタ２００の第１ドレイン電極２０４でありうる。

【0163】

第１キャパシタＣ２１は、第１電極８０１及び第２電極８０２を含むキャパシタ８００によって具現されうる。第１電極８０１は、第７－２絶縁層１０９ｂ上に形成され、第２電極８０２は、第７－３絶縁層１０９ｃ上に形成されるのでありうる。

【0164】

第１電極８０１及び第２電極８０２は、アルミニウム（Ａｌ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、銀（Ａｇ）、マグネシウム（Ｍｇ）、金（Ａｕ）、ニッケル（Ｎｉ）、ネオジウム（Ｎｄ）、イリジウム（Ｉｒ）、クロム（Ｃｒ）、リチウム（Ｌｉ）、カルシウム（Ｃａ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タングステン（Ｗ）、銅（Ｃｕ）のうちの一つ以上の金属により、単層膜または積層膜として形成されうる。例えば、第１電極８０１及び第２電極８０２は、Ｔｉ／Ａｌ／Ｔｉの３層構造を有することができる。

【0165】

第２キャパシタＣ２２は、第１ゲート電極２０２を第１電極とし、導電層４００のパターンを第２電極とすることによっても具現されうる。

【0166】

第１薄膜トランジスタ２００の第１ソース電極２０３は、第１電源電圧ＥＬＶＤＤを印加する第１電源線９０１と電気的に連結されうる。第１電源線９０１は、第７－１絶縁層１０９ａ上に形成され、第３絶縁層１０４ないし第７－１絶縁層１０９ａに形成されたコンタクトホールＣＨ６を介して露出された第１ソース電極２０３の一部とコンタクトすることができる。

【0167】

第１薄膜トランジスタ２００の第１ドレイン電極２０４、及び第３薄膜トランジスタ７００の第３ドレイン電極７０４は、第３絶縁膜１０４ないし第７－３絶縁層１０９ｃに形成されたコンタクトホールＣＨ７を介して、第１キャパシタＣ２１の第２電極８０２と電気的に連結されうる。

【0168】

第２薄膜トランジスタ３００の第２ドレイン電極３０４は、第５絶縁膜１０７ないし第７－３絶縁層１０９ｃに形成されたコンタクトホールＣＨ８を介して、第１キャパシタＣ２１の第２電極８０２と電気的に連結されうる。

【0169】

第３薄膜トランジスタ７００の第３ゲート電極７０２は、連結電極５０３を利用して、制御線９０２に電気的に連結されうる。連結電極５０３は、第２絶縁層１０３上に形成され、第２絶縁層１０３に形成されたコンタクトホールＣＨ９を介して、露出された第３ゲート電極７０２の一部とコンタクトすることができる。制御線９０２は、第６絶縁層１０８上に形成され、第３絶縁層１０４ないし第６絶縁層１０８に形成されたコンタクトホールＣＨ１０を介して、露出された連結電極５０３の一部とコンタクトすることができる。

【0170】

第３薄膜トランジスタ７００の第３ソース電極７０３は、連結電極５０４を利用して、初期化電圧ＶＩＮＴを印加する第２電源線９０３に電気的に連結される。連結電極５０４は、第６絶縁層１０８上に形成され、第３絶縁層１０４ないし第６絶縁層１０８を貫くように形成されたコンタクトホールＣＨ１１を介して、露出された第３ソース電極７０３の一部とコンタクトすることができる。第２電源線９０３は、第７－１絶縁層１０９ａ上に形成され、第７－１絶縁層１０９ａに形成されたコンタクトホールＣＨ１２を介して、露出された連結電極５０４の一部とコンタクトすることができる。

【0171】

第７－３絶縁層１０９ｃ上に、第１キャパシタ８００を覆うように、第８絶縁層１１０が配置されうる。第８絶縁層１１０には、第１キャパシタＣ２１における第２電極８０２の一部を露出させるビアホールＶＩＡが具備されうる。

【0172】

第８絶縁層１１０上に、表示素子６００が配置されうる。表示素子６００は、第１電極６０１、第１電極６０１に対向する第２電極６０３、及び、第１電極６０１と第２電極６０３との間の中間層６０２を含むのでありうる。

【0173】

第７－１絶縁層１０９ａ、第７－２絶縁層１０９ｂ、及び第７－３絶縁層１０９ｃは、ＳｉＯ_ｘ、ＳｉＮ_ｘ、ＳｉＯＮ、Ａｌ_２Ｏ_３、ＴｉＯ_２、Ｔａ_２Ｏ_５、ＨｆＯ_２、ＺｒＯ_２、ＢＳＴ、ＰＺＴのうちから選択された一つ以上の無機絶縁材料より形成された、単層膜または積層膜でありうる。他の実施形態において、第７－１絶縁層１０９ａ、第７－２絶縁層１０９ｂ、及び第７－３絶縁層１０９ｃは、一般の汎用高分子（ＰＭＭＡ、ＰＳなど）、フェノール基を有する高分子誘導体、アクリル系高分子、イミド系高分子、アリールエーテル系高分子、アミド系高分子、フッ素系高分子、ｐ－キシレン系高分子、ビニルアルコール系高分子、及びそれらのブレンドなどのうちから選択された一つ以上の有機絶縁材料より形成された、単層膜または積層膜でありうる。

【0174】

連結電極５０１ないし５０４、第１電源線９０１、制御線９０２及び第２電源線９０３は、それぞれが、アルミニウム（Ａｌ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、銀（Ａｇ）、マグネシウム（Ｍｇ）、金（Ａｕ）、ニッケル（Ｎｉ）、ネオジウム（Ｎｄ）、イリジウム（Ｉｒ）、クロム（Ｃｒ）、リチウム（Ｌｉ）、カルシウム（Ｃａ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タングステン（Ｗ）、及び銅（Ｃｕ）のうちの一つ以上の金属より形成された、単層膜または積層膜でありうる。

【0175】

図１５に図示された第２画素ＰＸ２ｂは、第２薄膜トランジスタ３００と表示素子６００との間の絶縁層が平坦化層として形成された点において、図１４に図示された第２画素ＰＸ２ａと相違する。以下では、図１４に図示された第２画素ＰＸ２ａと異なる構成を中心に説明する。

【0176】

図１５を参照すれば、第７－１絶縁層１０９ａ上に第１絶縁膜を積層してから、該第１絶縁膜上に第２絶縁膜をさらに積層した後、第1及び第２薄膜トランジスタ２００，３００の配置領域、及び、第３薄膜トランジスタ７００の配置領域にて、第１絶縁膜の上面が露出されるように第２絶縁膜を除去することで、第７－２１絶縁層１０９ｂ１と第７－２２絶縁層１０９ｂ２とを含む平坦化層を形成することができる。第２絶縁膜を除去する間に、第１絶縁膜の一部が共に除去される。

【0177】

第２絶縁膜は、多様なエッチング工程によって除去されうる。例えば、該エッチング工程は、乾式エッチングまたは化学的機械研磨（ＣＭＰ）などの研磨法を含んでもよい。

【0178】

第７－２２絶縁層１０９ｂ２は、第７－２１絶縁層１０ｂ１の凹部（薄膜トランジスタの近傍以外の領域）に配置されることで、第７－２１絶縁層１０ｂ１の上面と、第７－２２絶縁層１０９ｂ２の上面とは、ほぼ、高さが一致して互いに連続する一つの平面をなす。すなわち、全体として平坦な、一つの上面を形成することができる。

【0179】

第７－２１絶縁層１０ｂ１及び第７－２２絶縁層１０９ｂ２の上には、第３バッファ層１０９ｂ３が配置されうる。第１キャパシタ８００は、第３バッファ層１０９ｂ３上に配置されうる。

【0180】

画素を構成する複数の配線が、複数の層に配置されることにより、絶縁層の上面における凸部と凹部との間の段差が大きくなりうる。図１５に図示された実施形態のように、上下の複数の絶縁層の中間に、平坦化層を具備することにより、下方の配線及び／または電極により生じうる、下側の絶縁層の上面における過度な段差を低減することができ、下側の絶縁層の上方に配置される、膜及び／または配線に対する上側の絶縁層による被覆性を向上させることができる。

【0181】

第７－２１絶縁層１０９ｂ１と第７－２２絶縁層１０９ｂ２は、ＳｉＯ_ｘ、ＳｉＮ_ｘ、ＳｉＯＮ、Ａｌ_２Ｏ_３、ＴｉＯ_２、Ｔａ_２Ｏ_５、ＨｆＯ_２、ＺｒＯ_２、ＢＳＴ、ＰＺＴのうちから選択された一つ以上の無機絶縁材料により形成された、単層膜または積層膜でありうる。他の実施形態において、第７－２１絶縁層１０９ｂ１と第７－２２絶縁層１０９ｂ２は、一般の汎用高分子（ＰＭＭＡ、ＰＳなど）、フェノール基を有する高分子誘導体、アクリル系高分子、イミド系高分子、アリールエーテル系高分子、アミド系高分子、フッ素系高分子、ｐ－キシレン系高分子、ビニルアルコール系高分子、及びそれらのブレンドなどのうちから選択された一つ以上の有機絶縁材料により形成された、単層膜または積層膜でありうる。

【0182】

第７－２２絶縁層１０９ｂ２の組成物は、第７－２１絶縁層１０９ｂ１の組成物と異なるものであることが望ましい。第７－２２絶縁層１０９ｂ２の組成物は、少なくとも、第７－２１絶縁層１０９ｂ１をなす上層の膜の組成物と異なることが望ましい。例えば、第７－２１絶縁層１０９ｂ１は、ＳｉＯ_ｘを含む絶縁膜であるか、あるいはＳｉＯ_ｘを含む下層の絶縁膜と、ＳｉＮ_ｘを含む上層の絶縁膜との積層膜でありうる。この場合、第７－２２絶縁層１０９ｂ２は、ＳｉＯ_ｘを含む絶縁膜でありうる。

【0183】

第３バッファ層１０９ｂ３は、ＳｉＯ_ｘ、ＳｉＮ_ｘ、ＳｉＯＮ、Ａｌ_２Ｏ_３、ＴｉＯ_２、Ｔａ_２Ｏ_５、ＨｆＯ_２、ＺｒＯ_２、ＢＳＴ、ＰＺＴのうちから選択された一つ以上の絶縁材料により形成された、単層膜または積層膜でありうる。例えば、第３バッファ層１０９ｂ３は、ＳｉＮ_ｘを含む絶縁膜でありうる。

【0184】

任意選択的に、第３バッファ層１０９ｂ３、及び、第７－２１絶縁層１０９ｂ１と第７－２２絶縁層１０９ｂ２とによる平坦化層に対する熱処理が行われうる。該熱処理は、脱水素処理を含みうる。

【0185】

図１５の実施形態において、２層の平坦化層が形成されているが、本発明の実施形態によると、画素を構成する配線及び／または電極の配置や厚みなどに応じて、２層以上の平坦化層が形成されうる。

【0186】

図１２、図１４及び図１５の実施形態において、第２薄膜トランジスタ３００の下方に、一定の電源電圧が印加されるキャパシタＣ１１、Ｃ２２における一方の電極として、導電層４００のパターンが配置されている。ところが、本発明は、それに限定されるものではない。例えば、導電層４００のパターンは、画素駆動期間中に、すなわち、少なくとも、スレショルド電圧補償期間、データ書き込み期間、及び発光期間中にわたって、一定のＤＣ電圧が印加される配線及び／または電極でありうる。

【0187】

以上のように、本発明は、図面に図示された一実施形態を参照にして説明したが、それらは、例示的なものに過ぎず、当該分野で当業者であるならば、それらから多様な変形、及び実施形態の変形が可能であるという点を理解するであろう。従って、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決められるものである。

【0188】

好ましい一実施形態によると、次のとおりである。

【0189】

特には有機発光表示装置では、各画素ドット中に、複数のTFTを配置する必要があり、また、解像度及び画素開口率を向上させる必要がある。そのため、各画素ドット中にて、複数のTFTを上下に配置して重ね合わせることが考えられる。ところが、TFTの配置箇所では、TFTを覆う絶縁膜も、基板からの高さが高い凸部が形成されてしまう。この上に、さらに別のTFTの電極や配線を形成すると、凸部の縁の段差に起因する断線などが生じる可能性がある。

【0190】

そこで、厚みの大きい有機樹脂の膜による、従来からの平坦化膜を設けることが考えられる。しかし、このような従来の平坦化膜であると、基板上に形成される積層膜の厚みが大きくなってしまい、表示パネルをフレキシブルにする上で不利になりうる。また、有機発光表示装置などである場合に、無機絶縁膜に比べて、湿気などの浸透を防ぐ上で、不利になる。また、硬化のための露光時間などを長くとる必要がある。

【0191】

以上に鑑み、特に好ましい一実施形態によると、各画素ドット中にて、下層のTFTと、上層のTFTとを重ね合わせて配置することができるように、Ａ１～Ａ４またはＡ１～Ａとする。

【0192】

Ａ１ TFTについて、トップゲート構造とし、ポリシリコンなどによる一つの活性化層のパターン中に、チャンネル領域とともに、ソース領域及びドレイン領域が形成されるようにする。

【0193】

Ａ２ 上下層のTFTの間に配置する絶縁膜を、第1絶縁膜と、この上に積層される第２絶縁膜との積層構造とする。

【0194】

Ａ３ 下層のTFTにより絶縁膜が凸部をなす領域では、第２絶縁膜を化学機械的エッチングなどにより除去する。このようにして、積層構造による絶縁膜の上面を、平坦化させる。

【0195】

Ａ４ Ａ３による平坦化層を覆うように、基板の側から画素電極の側への不純物元素の浸透を防止するのに寄与するバッファ層を設ける。

【0196】

Ａ５ 特には、上層のTFTと、これに上方から重ねあわされる画素電極との間に位置する絶縁膜についても、上記Ａ１～Ａ２のようにする。また、このように形成された第２の平坦化層を覆うように、第２のバッファ層を設ける。

【0197】

また、好ましい実施形態において、下記Ｂ１～Ｂ２のとおりとする。

【0198】

Ｂ１ 下層のTFTのゲート電極と、重なり合うように（特には両縁が一致するように）、下層のTFTと、第１の平坦化層との間に、導電層のパターンを配置する。これにより、下層のTFTのゲート電極から、上層のTFTの活性化層に対して干渉が生じるのを防止する。

【0199】

Ｂ２ 下層のTFTの活性化層及びゲート電極、導電層のパターン、及び、上層のTFTの活性化層及びゲート電極は、いずれも、中心線または中心がほぼ一致する（例えば、位置ずれが２μｍ以下である）ようにする。これにより、閾（しきい）値電圧について有意なずれを防止する。

【0200】

Ｂ３ 上層のTFTは、下層のTFTに比べ、活性化層及びゲート電極のサイズを小さくし、活性化層の厚みも小さくする。これにより、ポリシリコンへの変換のためのレーザーアニーリング処理の際に、下層のTFTに悪影響が及ぼないようにする。

【産業上の利用可能性】

【0201】

本発明の、表示装置及びその製造方法は、例えば、ディスプレイ関連の技術分野に効果的に適用可能である。

【符号の説明】

【0202】

１ 表示装置
１０ａ，１０ｂ 半導体装置
１００ 基板
１０１ 第１バッファ層
１０２ 第１絶縁層
１０３ 第２絶縁層
１０４ 第３絶縁層
１０５ 第４絶縁層
１０６ 第２バッファ層
１０７ 第５絶縁層
１０８ 第６絶縁層
１０９ 第７絶縁層
１３０ 表示部
１５０ 封止部材
２００ 第１薄膜トランジスタ
２０１ 第１活性層
２０２ 第１ゲート電極
２０３ 第１ソース電極
２０４ 第１ドレイン電極
３００ 第２薄膜トランジスタ
３０１ 第２活性層
３０２ 第２ゲート電極
３０３ 第２ソース電極
３０４ 第２ドレイン電極
４００ 導電層

【図1】

【図1A】

【図2】

【図2A】

【図3A】

【図3B】

【図3C】

【図4A】

【図4B】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】