(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-10-23
(45)【発行日】2023-10-31
(54)【発明の名称】電子回路装置および電子回路装置の製造方法
(51)【国際特許分類】
H01L 23/12 20060101AFI20231024BHJP
H05K 3/46 20060101ALI20231024BHJP
【ＦＩ】
H01L23/12 Q
H01L23/12 501P
H05K3/46 Q
H05K3/46 B
H05K3/46 N
【請求項の数】
6
(21)【出願番号】P 2019076624
(22)【出願日】2019-04-12
(65)【公開番号】P2020174164
(43)【公開日】2020-10-22
【審査請求日】2021-10-28
(73)【特許権者】
【識別番号】517319525
【氏名又は名称】株式会社ライジングテクノロジーズ
(74)【代理人】
【識別番号】110000408
【氏名又は名称】弁理士法人高橋・林アンドパートナーズ
(72)【発明者】
【氏名】明島 周三
【審査官】庄司 一隆
(56)【参考文献】
【文献】特開平１１－２３３６７８（ＪＰ，Ａ）
【文献】特開２０１９－０３３２４５（ＪＰ，Ａ）
【文献】国際公開第２０１９／０４９８９９（ＷＯ，Ａ１）
【文献】特開２０１３－２３６１０５（ＪＰ，Ａ）
【文献】特開２０１３－０３０５９３（ＪＰ，Ａ）
【文献】特開２０１１－１８７８００（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２３／１２
Ｈ０５Ｋ ３／４６
(57)【特許請求の範囲】
【請求項1】
配線層を有するベース基板と、前記ベース基板に底面が接着層を介して固着され、前記底面と対向する上面に接続部を有する少なくとも１つの第１の電子回路素子と、
前記第１の電子回路素子の素子厚よりも薄く、前記ベース基板に前記第１の電子回路素子に併設する位置に底面が接着層を介して固定され、前記底面と対向する上面に接続部を有する少なくとも１つの第２の電子回路素子と、
前記第１の電子回路素子および前記第２の電子回路素子を前記ベース基板の上に包有すると共に、前記第１の電子回路素子の接続部に電気的に接続する第１の配線フォトビアと、前記第１の電子回路素子または前記第２の電子回路素子の外周に設けられ前記配線層の接続部に接続される第２の配線フォトビアと、前記第２の電子回路素子の接続部に電気的に接続する第３の配線フォトビアと、前記第１の配線フォトビア、前記第２の配線フォトビアおよび前記第３の配線フォトビアに直交するように形成されると共に前記第１の配線フォトビアと前記第２の配線フォトビアと前記第３の配線フォトビアを電気的に接続する第１層の配線と、前記第１層の配線に積層される第２層の配線と、前記第１層の配線および前記第２層の配線を電気的に接続する層間配線フォトビアと、を埋設する絶縁性の感光性樹脂層からなる再配線層と、
少なくとも前記第１の配線フォトビア、前記第３の配線フォトビアおよび前記第１層の配線を介して前記第１の電子回路素子および前記第２の電子回路素子と電気的に接続する前記再配線層上に配置された外部接続端子とを備え、
前記第１の配線フォトビア、第２の配線フォトビアおよび前記第３の配線フォトビアの内側には前記感光性樹脂層が充填されると共に、前記第１の配線フォトビアと前記第３の配線フォトビアのアスペクト比は前記第２の配線フォトビアのアスペクト比よりも小さくかつ１．５以下であり、
前記第３の配線フォトビアの長さは前記第１の配線フォトビアの長さよりも大きいことを特徴とする電子回路装置。
【請求項2】
請求項１に記載の電子回路装置において、前記第１の配線フォトビアの数は前記第２の配線フォトビアの数より多いことを特徴とする電子回路装置。
【請求項3】
請求項２に記載の電子回路装置において、前記第１の電子回路素子に接続する前記第１の配線フォトビアの数と前記第２の電子回路素子に接続される前記第３の配線フォトビアの数の夫々は、前記第２の配線フォトビアの数よりも多いこと特徴とする電子回路装置。
【請求項4】
請求項１または２に記載の電子回路装置において、前記感光性樹脂層は、前記第１の電子回路素子および前記第２の電子回路素子の夫々の前記上面と重畳する領域の膜厚が５μｍ以上５０μｍ以下であることを特徴とする電子回路装置。
【請求項5】
配線層を有するベース基板に第１の電子回路素子と前記第１の電子回路素子と素子厚の異なる少なくとも１つの第２の電子回路素子の各々の底面を固定し（第１ステップ）、前記第１の電子回路素子と第２の電子回路素子の夫々の素子厚よりも厚いフィルム状の感光性樹脂を用いて前記第１の電子回路素子および前記第２の電子回路素子を覆うと共に上面を平坦化して第１の感光性樹脂層を形成し（第２ステップ）、
前記第１の感光性樹脂層を仮硬化後、前記第１の電子回路素子と第２の電子回路素子の外周端に重畳する領域以外の前記第１の感光性樹脂層に選択的に光を照射することによって、前記第１の電子回路素子および前記第２の電子回路素子の夫々の前記底面に対向する夫々の上面に設けられた接続部を露出させると共にアスペクト比が１．５以下である複数の第１のビアホールと、前記第１の電子回路素子または前記第２の電子回路素子の周辺に設けられた前記配線層の接続部を露出させると共に前記第１のビアホールのアスペクト比よりも大きなアスペクト比を有する複数の第２のビアホールとを同時に形成した後、前記第１の感光性樹脂層を本硬化し（第３ステップ）、
前記第１の感光性樹脂層の表面に配線パターンを形成すると共に、前記配線パターン、前記第１のビアホールおよび前記第２のビアホールの内面を電気的に接続する金属膜を形成し（第４ステップ）、
前記第１の感光性樹脂層の上に、前記第１の感光性樹脂層よりも薄いフィルム状の感光性樹脂を重ねて前記第１のビアホールおよび前記第２のビアホールの内部空間を充填すると共に上面を平坦化して第２の感光性樹脂層を形成し（第５ステップ）、
前記第２の感光性樹脂層を仮硬化後、前記第２の感光性樹脂層に選択的に光を照射することによって、前記第１の感光性樹脂層に形成された配線パターンの一部を露出させる層間ビアホールを形成した後、前記第２の感光性樹脂層を本硬化し、前記第１の感光性樹脂層および前記第２の感光性樹脂層を接着させ、前記層間ビアホールと前記第２の感光性樹脂層の表面に形成された配線パターンとを電気的に接続する金属膜を形成し（第６ステップ）、
前記第２の感光性樹脂層の表面に形成された配線パターンに選択的に電気的に接続される層間ビアホールを有する少なくとも１層の配線層を積層形成し、最上層の表面に外部接続端子を形成し（第７ステップ）、
電子回路素子をパッケージ化することを特徴とする電子回路装置の製造方法。
【請求項6】
ベース基板と、前記ベース基板に夫々の底面が固定され、前記夫々の底面と対向する上面に接続部を有する素子厚が異なる複数の電子回路素子を前記ベース基板の上に一体的に包有すると共に、前記複数の電子回路素子の接続部に電気的に接続する複数の配線フォトビアおよび前記複数の配線フォトビアに直交するように形成されると共に電気的に接続する配線を埋設する絶縁性の感光性樹脂層からなる再配線層と、
前記複数の配線フォトビアと前記配線を介して前記複数の電子回路素子と電気的に接続する前記再配線層上に配置された外部接続端子とを備え、
前記複数の配線フォトビアは、
アスペクト比が１．５以下で、内側には前記感光性樹脂層が充填され、
素子厚が小さい前記電子回路素子の前記接続部に接続される前記配線フォトビアの長さが、素子厚が大きい前記電子回路素子の前記接続部に接続される前記配線フォトビアの長さよりも大きく、
前記外部接続端子は、前記複数の電子回路素子の外周端に重畳しない位置に配置されていることを特徴とする電子回路装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、電子回路装置および電子回路装置の製造方法に関する。特に、システムインテグレーション化に適したファンアウト・ウェハ・レベル・パッケージ（ＦＯＷＬＰ）を低コストで実現できることで３次元化実装が容易となる電子回路装置およびその製造方法に関する。
【背景技術】
【0002】
高度化する集積回路が構成された集積回路素子（半導体チップという。）をその表面積と同等の表面積のまま低背化としたウェハ・レベル・パッケージ（ＷＬＰ）や、半導体チップの表面積よりも大型化することで多数の外部接続端子を備えたＦＯＷＬＰが実用化されてきた。典型的なＦａｃｅ－Ｄｏｗｎ型のＦＯＷＬＰでは、接着層を介したウエハサイズ（またはパネルサイズ）の支持材の上に、個片化した多数の半導体チップの集積回路形成面（つまり接続端子の形成面）を支持材に向けて間隔をあけて整列して仮止めする（チップファーストと呼ばれるプロセス）。その後、マウントされた複数の半導体チップを絶縁性の液状材料で封止（加熱・圧縮成形にて半導体チップ裏面を覆うように平板状に硬化）し、テープを剥し、露出した集積回路形成面（接続端子形成面）に再配線加工を施して再配置配線構造（再配線層）を積層した後、埋設した半導体チップよりも大きな表面積を有するパッケージにダイシングソーを用いて個片化してパッケージ化している。露出した各半導体チップの接続端子から配線を引き出す再配線層構造は、半導体工程（半導体チップの製造工程）の特定の配線工程を用いて、細密な配線ピッチ（数μｍ～数十μｍ程度）で形成する。なお、この再配線層の裏面には多数の外部接続端子が個片化されるパッケージ単位で設けられ、各外部接続端子にはそれぞれ半田ボールが配されている。これにより半導体チップの接続面の上に再配線層が積層され、再配線層の外表面に外部接続端子が設けられる。
【0003】
従来のＷＬＰにおいて、外部接続端子の数は、半導体チップの表面積に依存するため、適用できる半導体チップが限定される。一方、ＦＯＷＬＰでは、大型化することで、多ビットのパラレルデータを高速で出入力するマイクロ・プロセッサ・ユニット（ＭＰＵ）やグラフィック・プロセッサ・ユニット（ＧＰＵ）を含む論理（Ｌｏｇｉｃ）ＬＳＩ（この論理ＬＳＩは、特定用途向け集積回路（ＡＳＩＣ）によって構成され、携帯通信端末等において各種アプリケーションを動作させるアプリケーション・プロセッサや送受信にかかわる信号のデジタル信号処理を行うベースバンド・プロセッサ等である。）等に適用可能である。
【0004】
ＦＯＷＬＰにおいては、上述Ｆａｃｅ－Ｄｏｗｎ型の他に、Ｆａｃｅ－Ｕｐ型と呼ばれるものもある。このＦａｃｅ－Ｕｐ型は、精度を要求される複雑な製造工程が必要となる。まず、各半導体ウェファーの集積回路形成面の接続端子にＣｕピラーを垂直に形成した後、半導体チップにダイシングソーで切り出し、各半導体チップの裏面（集積回路形成面の対抗面）をベース基板（ウエハ形状またはパネル形状）に間隔をあけて接着剤で固着する。その後に半導体チップを覆うように液状樹脂を用いて全体をモールドする。次に、化学機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）を施して、半導体チップの上に設けた複数のＣｕピラーの先端部が露出するように表面処理を施す。この露出面の上に再配線加工を施して再配置配線構造（再配線層）を積層した後、再配線層の外表面に外部接続端子が設けられ、埋設した半導体チップよりも大きな表面積を有するパッケージに個片化してパッケージ化している。
【0005】
図２５に一般的な個片化されたＦａｃｅ－Ｄｏｗｎ型のＦＯＷＬＰ１０１の断面図を示す。モールド樹脂１０３にモールドされた半導体チップ１０２の集積回路形成面（接続端子の形成面）の上に再配線層１０４が積層されている（図２５では下方）。つまり、半導体チップ１０２の集積回路の接続端子の形成面と、この形成面と面一となるモールド樹脂１０３の一面との上に、再配線層１０４が形成されている。
【0006】
再配線層１０４は多層の金属再配線１０５から構成されている。異なる層に位置する金属再配線１０５間、および、金属再配線１０５と半導体チップ１０２の接続端子とは配線フォトビア１０６によって電気的に接続されている。
【0007】
再配線層１０４の半導体チップ１０２と反対側の面には、選択的に絶縁層１０７が形成されており、絶縁層１０７が形成されていない領域で金属再配線１０５の一部が露出している。この露出部分が接続端子（接続パッド）となり、半田ボール１０８が形成されている。半田ボール１０８の径は通常２００μｍ～３５０μｍ程度である。
【0008】
以上のように構成したＦＯＷＬＰ１０１は、半導体チップ１０２の面積よりも広い面積に外部接続端子を配置できるファンアウト構造なので、外部接続端子を多数要するアプリケーション・プロセッサやベースバンド・プロセッサなどに好適である。そして、小型のプリント基板であるパッケージ基板を必要としないため、薄く、配線長も短くなることから、インダクタンスや浮遊容量も小さくなり、信号の伝送速度の高速化も実現できる。パッケージ基板を用いないために製造コストも低くなることが期待されている。
【先行技術文献】
【特許文献】
【0009】
【文献】米国特許第８６４３１６４号公報
【文献】米国特許出願公開第２０１７／００２５３８０号明細書
【文献】国際公開第２０１０／１０１１６３号
【非特許文献】
【0010】
【文献】Chien-Fu Tseng, Chung-Shi Liu, Chi-Hsi Wu, and Douglas Yu, "InFO (Wafer Level Integrated Fan-Out) Technology", 2016 IEEE 66th Electronic Components and Technology Conference, USA, Electronic Components and Technology Conference, 2016, DOI 10.1109/ECTC.2016.65
【発明の概要】
【発明が解決しようとする課題】
【0011】
しかしながら、従来のＦａｃｅ－Ｄｏｗｎ型のＦＯＷＬＰ１０１においては、回路形成面（接続端子面）が下になるように複数の半導体チップを接着層を介した支持体に間隔をあけ整列配置してこれら半導体チップの裏面を覆うように樹脂モールドした後に、支持体を精度良く剥離処理を施して、再配線層を積層形成するという複雑な製造工程が必要になる。
【0012】
また、Ｆａｃｅ－ｕｐ型のＦＯＷＬＰにおいては、各半導体チップの接続端子の上にあらかじめメッキ工法を用いてＣｕピラーを高精度に垂直に形成し、回路形成面（接続端子面）が上になるように複数の半導体チップの裏面をベース基板に間隔を置いて接着固定し、半導体チップの回路形成面を覆うような樹脂モールド後にこの樹脂モールドの表面をＣＭＰ加工などで磨いて単一面を出すこと（平坦化処理）でＣｕピラーの先端を露出させ、その上に再配線層を形成するという複雑かつ高価な製造工程も近年実現化されている。さらに、配線層を設けたベース基板にベース基板内配線層の接続端子の上に半導体チップ厚よりも長いＣｕピラーを設け、そのベース基板の長いピラーの間に、あらかじめ半導体チップの接続端子上にＣｕピラーを設けた半導体チップを固着し、共にモールドしＣＭＰ加工処理を施して、半導体チップ上ＣＵピラーおよびベース基板内配線層から延びるＣｕピラーで再配線層と電気的に接続する製造工程も実証されているが、位置合わせ精度等が更に要求され、複雑かつ高価な３次元ＦＯＷＬＰとなる。
【0013】
また、べース基板配線層からの長いＣｕピラーの形成は本数が増えれば増えるほど接続位置の精度を維持するのが容易ではなく、ＦＯＷＬＰの製造上の歩留まりの低下を招き更なる高コスト化が課題となる。また、各Ｃｕピラーと再配線層における金属配線層との接触抵抗も高速化を阻害する。
【0014】
更に、特に異種の半導体チップのチップ厚が異なるような場合には、薄い半導体チップの接続端子の上に長さの違うＣｕピラーを形成して厚い半導体チップの接続端子との高低差を吸収して、樹脂モールドすることで、異種の半導体チップの並置化も検討されているが、上述の三次元化と同様の課題が解決できていない。
【0015】
一方、ＦＯＷＬＰ構造を用いた、安価な半導体チップのシステムインテグレーション化が望まれ、例えば、２つの半導体チップを積層させる三次元化や異種の２つの半導体チップを並置させることが安価に実現できることが望まれている。三次元化によって、厚みは数百μm程度の半導体パッケージ厚相当の増加はあるものの、実装面積を減らすことができるからである。とりわけ、アプリケーション・プロセッサは、それ単体で動作するのではなく、大容量ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）やフラッシュ・メモリ（Ｆｌａｓｈメモリ）を外付けして動作する。そして、アプリケーション・プロセッサは積層されたＤＲＡＭやＦｌａｓｈメモリの特殊でない標準パッケージと広いデータバス幅で大量のデータ通信をさせることが望ましい。また、異種の半導体チップの並置化の実現によって、自由度のある複数チップの搭載が容易にＦＯＷＬＰ構造で可能になるので、顧客や市場要求に容易に対応できる単一モジュールとしての適用範囲が拡大することができると期待されている。
【0016】
そこで、本発明は、半導体チップのシステムインテグレーション化に適した安価なＦＯＷＬＰ構造および製造方法を提供することで、チップの積層による三次元化やチップの並置化においても、高コストや高速化の阻害という課題を解決することを目的とする。
【課題を解決するための手段】
【0017】
本発明の一実施形態に係る電子回路装置は、ベース基板と、ベース基板に第１面が固定され、第１面と対向する第２面に接続部を有する少なくとも１つの第１の電子回路素子と、第１の電子回路素子をベース基板の上に包有すると共に、第１の電子回路素子の接続部に電気的に接続する第１の配線フォトビアおよび第１の配線フォトビアと電気的に接続する第２面に配置された配線を埋設する絶縁性の感光性樹脂層からなる再配線層と、第１の配線フォトビアと配線を介して第１の電子回路素子と電気的に接続する再配線層上に配置された外部接続端子とを備え、第１の配線フォトビアの内側には感光性樹脂層が充填され、外部接続端子および第１の配線フォトビアは、第１の電子回路素子の外周端に重畳しない位置に配置されていることを特徴とする。
【0018】
本発明の一実施形態に係る電子回路装置は、配線層を有するベース基板と、ベース基板に第１面が固定され、第１面と対向する第２面に接続部を有する少なくとも１つの第１の電子回路素子と、第１の電子回路素子をベース基板の上に包有すると共に、第１の電子回路素子の接続部に電気的に接続する第１の配線フォトビアと、第１の電子回路素子の外周に設けられ配線層の接続部に接続される第２の配線フォトビアと、第１の配線フォトビアおよび第２の配線フォトビアに電気的に接続する第２面に配置された配線とを埋設する絶縁性の感光性樹脂層からなる再配線層と、第１の配線フォトビアと配線を介して第１の電子回路素子と電気的に接続する再配線層上に配置された外部接続端子とを備え、第１の配線フォトビアおよび第２の配線フォトビアの内側には感光性樹脂層が充填され、外部接続端子および第１の配線フォトビアは、第１の電子回路素子の外周端に重畳しない位置に配置されていることを特徴とする。
【0019】
本発明の一実施形態に係る電子回路装置の製造方法は、ベース基板に少なくとも１つの電子回路素子の第１面を固定し（第１ステップ）、電子回路素子の厚みよりも厚いフィルム状の感光性樹脂を用いて電子回路素子を覆うと共に上面を平坦化して第１の感光性樹脂層を形成し（第２ステップ）、第１の感光性樹脂層を仮硬化後、電子回路素子の外周端に重畳する領域以外の第１の感光性樹脂層に選択的に光を照射することによって、電子回路素子の第１面に対向する第２面に設けられた接続部を露出させるビアホールを形成した後、第１の感光性樹脂層を本硬化し（第３ステップ）、第１の感光性樹脂層の表面に配線パターンを形成すると共に、配線パターン、ビアホール内面を電気的に接続する金属膜を形成し（第４ステップ）、第１の感光性樹脂層の上に、第１の感光性樹脂層よりも薄いフィルム状の感光性樹脂を重ねてビアホールの内部空間を充填すると共に上面を平坦化して第２の感光性樹脂層を形成し（第５ステップ）、第２の感光性樹脂層を仮硬化後、電子回路素子の外周端に重畳する領域以外の第２の感光性樹脂層に選択的に光を照射することによって、配線パターンの一部を露出させるビアホールを形成した後、第２の感光性樹脂層を本硬化し、第１の感光性樹脂層および第２の感光性樹脂層を接着させ（第６ステップ）、電子回路素子をパッケージ化することを特徴とする。
【0020】
本発明の一実施形態に係る電子回路装置の製造方法は、配線層を有するベース基板に少なくとも１つの電子回路素子の第１面を固定し（第１ステップ）、電子回路素子の厚みよりも厚いフィルム状の感光性樹脂を用いて電子回路素子を覆うと共に上面を平坦化して第１の感光性樹脂層を形成し（第２ステップ）、第１の感光性樹脂層を仮硬化後、電子回路素子の外周端に重畳する領域以外の第１の感光性樹脂層に選択的に光を照射することによって、電子回路素子の第１面に対向する第２面に設けられた接続部を露出させる第１のビアホールと電子回路素子の周辺に設けられたベース基板内配線層の接続部を露出させる複数の第２のビアホールとを同時に形成した後、第１の感光性樹脂層を本硬化し（第３ステップ）、第１の感光性樹脂層の表面に配線パターンを形成すると共に、配線パターン、第１のビアホールおよび第２のビアホール内面を電気的に接続する金属膜を形成し（第４ステップ）、第１の感光性樹脂層の上に、第１の感光性樹脂層よりも薄いフィルム状の感光性樹脂を重ねて第１のビアホールおよび第２のビアホールの内部空間を充填すると共に上面を平坦化して第２の感光性樹脂層を形成し（第５ステップ）、第２の感光性樹脂層を仮硬化後、電子回路素子の外周端に重畳する領域以外の第２の感光性樹脂層に選択的に光を照射することによって、配線パターンの一部を露出させるビアホールを形成した後、第２の感光性樹脂層を本硬化し、第１の感光性樹脂層および第２の感光性樹脂層を接着させ（第６ステップ）、電子回路素子をパッケージ化することを特徴とする。
【発明の効果】
【0021】
本発明により、半導体チップのシステムインテグレーション化に適したＦＯＷＬＰ構造を、高速化の阻害も解決し、設計の容易性を担保しつつ、安価に実現することができる。
【図面の簡単な説明】
【0022】
【図1】本発明の一実施形態に係る半導体装置（半製品１）の断面図である。
【図2】本発明の一実施形態に係る半導体装置（半製品２）の断面図である。
【図3】本発明の一実施形態に係る半導体装置（半製品２）の信頼性を示した図である。
【図4】本発明の一実施形態に係る半導体装置（実装後）の断面図である。
【図5】本発明の一実施形態に係る半導体装置（実装後）の断面図である。
【図6】本発明の一実施形態に係る半導体装置（実装後）の断面図である。
【図7】本発明の一実施形態に係る半導体装置（半製品１）の製造方法を示した断面図である。
【図8】本発明の一実施形態に係る半導体装置（半製品１）の製造方法を示した断面図である。
【図9】本発明の一実施形態に係る半導体装置（半製品１）の製造方法を示した断面図である。
【図10】本発明の一実施形態に係る半導体装置（半製品２）の製造方法を示した断面図である。
【図11】本発明の一実施形態に係る半導体装置（半製品２）の製造方法を示した断面図である。
【図12】本発明の一実施形態に係る半導体装置（半製品２）の製造方法を示した断面図である。
【図13】本発明の一実施形態に係る半導体装置（半製品２）の製造方法を示した断面図である。
【図14】本発明の一実施形態に係る半導体装置（半製品２）の製造方法を示した断面図である。
【図15】本発明の一実施形態に係る半導体装置（半製品２）の製造方法を示した断面図である。
【図16】本発明の一実施形態に係る半導体装置（半製品２）の製造方法を示した断面図である。
【図17】本発明の一実施形態に係る半導体装置（半製品２）の製造方法を示した断面図である。
【図18】本発明の一実施形態に係る半導体装置（半製品３）の断面図である。
【図19】本発明の一実施形態に係る半導体装置（半製品４）の断面図である。
【図20】本発明の一実施形態に係る半導体装置（実装後）の断面図である。
【図21】本発明の変形例に係る半導体装置（半製品５）の断面図である。
【図22】本発明の変形例に係る半導体装置（半製品６）の断面図である。
【図23】本発明の変形例に係る半導体装置（半製品７）の断面図である。
【図24】本発明の変形例に係る半導体装置（半製品８）の断面図である。
【図25】ＦＯＷＬＰの断面図である。
【発明を実施するための形態】
【0023】
以下、図面を参照して本発明に係る電子回路装置、電子情報端末および電子回路装置の製造方法の一実施形態を説明する。ここでは、電子回路素子としてアプリケーション・プロセッサ・チップ等の半導体集積回路素子を用いた半導体装置の例を示す。電子回路装置、電子回路装置の支持部材および電子回路装置の製造方法は、多くの異なる態様で実施することが可能であり、以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、本実施の形態で参照する図面において、同一部分には同一の符号を付し、その繰り返しの説明は省略する。
【0024】
〈半製品１〉
図１は、本発明の実施形態に係る半導体装置１０の断面図である。この半導体装置１０は仮ウェハや仮パネルでの半製品であり、図中の左右端は同様の構成の半導体装置１０とつながっており、後の工程にて個片化されるべきものである。
図１は、本発明の実施形態に係る半導体装置１０の断面図である。この半導体装置１０は仮ウェハや仮パネルでの半製品であり、図中の左右端は同様の構成の半導体装置１０とつながっており、後の工程にて個片化されるべきものである。
【0025】
半導体装置１０は、ベース基板と、ベース基板内の配線層１３の上にＦＡＣＥ－ＵＰに搭載されたアプリケーション・プロセッサ・チップ（半導体素子、第１の電子回路素子）３３とこのアプリケーションプロセッサーを包有するフィルム状の感光性樹脂２１からなる。図には示さなかったが、半導体装置１０が流通する場合、素子保護と遮光のために感光性樹脂層２１の表面を覆う保護シート（被膜）が取りつけられる場合もある。このアプリケーション・プロセッサ・チップ３３の厚さは約７０μｍ程度で、感光性樹脂層２１は約１００μｍ程度の厚さである。
【0026】
図１に示すように、本実施形態においてベース基板は、基板１１と、基板１１上に形成される離形層１２と、離形層１２上に形成される配線層１３と、を含む。この配線層１３は、厚さが約３０μｍ～５０μｍで予め多層の配線構造が形成さている（図では３層を示しているが、層数はこれに限らない）。
【0027】
基板１１は透光性と剛性を持ったガラスやプラスチック等の基板やシリコン、金属、透明でないプラスチックの基板もある。基板１１は平面視で０．５インチから１２インチの円形または長方形形状である。半導体ウェハサイズによる製造工程においては、典型的には１２インチの円形である。アプリケーション・プロセッサ・チップ３３は数ｍｍ～数ｃｍ角の長方形形状であるため、一つの基板１１を用いることによって数十～数千のアプリケーション・プロセッサ・チップ３３が同時にパッケージされる。尚、同時に更に多数のパッケージ（個片）化を行うためには、１２インチ以上の長辺を有する長方形形状の液晶基板サイズによる製造工程も可能である。
【0028】
この基板１１上には離形層１２が形成されている。離形層１２の材料は接着層と純剥離層とからなる。接着層は１０μｍ程度の厚さのポリエチレンテレフタレート層からなる。純剥離層は１μｍ以下、典型的には０．３μｍ程度の厚さのヒドロキシル基と吸光基とからなる高分子化合物層で構成されることが望ましい。合計厚さは数μｍ～数十μｍであり、典型的には約１０μｍである。純剥離層がヒドロキシル基と吸光基とからなる高分子化合物層で構成される理由は、後に、レーザー光を照射して剥離をするためである。接着層が形成される理由はレーザー光の照射よりアプリケーション・プロセッサ・チップ３３を保護する目的も保有する。なお、レーザー光の照射での剥離以外に、機械的に剥離することもできるが、この場合には剥離層には吸収基は不要となる。
【0029】
配線層１３は、複数層の銅配線層１５、１７、１９と、複数層の銅配線層１５、１７、１９を覆う絶縁膜１４とを含む。銅配線層１９はビア１８を介して銅配線層１７と接続している。離形層１２上に、離形層１２に接して、ソルダー・レジストまたは他の絶縁膜から構成される絶縁層１６が形成されている。絶縁層１６が存在しない部分は銅配線層１５であり接続パッドとして機能している（以降、接続パッド１５とも言う）。銅配線層１５および絶縁層１６上に、パターニングされた銅配線層１７が形成される。銅配線層１７はビア１８’を介して銅配線層１５と接続される。絶縁層１６が存在しない部分が接続パッド１５になり、ここにはニッケル層やゴールド層が形成されてもよい。銅配線層１７は絶縁膜１４で覆われている。絶縁膜１４は半導体装置の層間絶縁膜に用いられる絶縁材料（例えば、ポリイミド、エポキシ）で構成される。銅配線層１７の上層にはパターニングされた銅配線層１９が形成され、銅配線層１５と１７はビア１８’を介して接続され、銅配線層１７と１９とはビア１８で接続される。ビア１８およびビア１８’は、紫外線を選択的に照射することによって開口した貫通孔に金属層を形成するフォトビアやレーザーを選択的に照射することによって開口した貫通孔に金属層を形成するレーザービアのいずれでもよい。ビア１８は銅配線層１９と一体に銅配線で形成される。ビア１８’は銅配線層１７と一体に銅配線で形成される。銅配線層１９は銅配線層１７と同様に絶縁膜１４にて覆われている。絶縁膜１４と銅配線層１９とはその上面が面一である。
【0030】
本実施形態においてベース基板は、基板１１と離形層１２と配線層１３とを含む構成を示した。しかしながらこれに限定されず、ベース基板は、基板１１だけで構成されてもよく、充分な硬度を有する配線層１３だけで構成されてもよい。
【0031】
ベース基板の配線層１３上には、接着層３４を介してアプリケーション・プロセッサ・チップ３３が固着されている。アプリケーション・プロセッサ・チップ３３は、接続部を有する回路形成面がベース基板とは反対側に向くようＦａｃｅ－ｕｐ搭載される。本実施形態においてアプリケーション・プロセッサ・チップ３３は１つ配置した。しかしながらこれに限定されず、アプリケーション・プロセッサ・チップ３３は２つ以上配置されてもよい。
【0032】
アプリケーション・プロセッサ・チップ３３の上には、絶縁性の感光性樹脂層２１が形成されている。感光性樹脂層２１は、アプリケーション・プロセッサ・チップ３３をベース基板の上に完全に包有する。アプリケーション・プロセッサ・チップ３３は、感光性樹脂層２１の内部に埋め込まれ、感光性樹脂層２１によって上面全体が平坦化されている。ここでアプリケーション・プロセッサ・チップ３３の複数の接続パッドの形成面は図中上面に相当する。感光性樹脂層２１のベース基板上の厚さと、感光性樹脂層２１のアプリケーション・プロセッサ・チップ３３上の厚さは異なる。感光性樹脂層２１の厚み（ベース基板上の厚さ）は、フォトビアの形成が可能な厚みが最大値となるが、リソグラフィ工程との関係で決まる。シリコーン系の感光性樹脂（常温でのヤング率が１ＧＰＡ以下、１２０℃では０．１ＧＰＡ以下、露光量８００ｍＪ／ｃｍ2以上２６００ｍＪ／ｃｍ2以下で感光するような樹脂）では、厚さが１８０μｍ～２００μｍ程度までは品質上の問題なくフォトビアが形成できることは実証されている。また、感光性樹脂層２１は、アプリケーション・プロセッサ・チップ３３を確実に包有するとともに厚みを抑制するために、その接続パッドを有するチップ面と重畳する領域の厚みは５μｍ以上５０μｍ以下であることが好ましい。
【0033】
以上のように構成される半導体装置１０はベース基板に集積されたかたちで、半製品の状態で保管され、場合によっては流通するであろう。図には示さなかったが、半導体装置１０が流通する場合、素子保護と遮光のために感光性樹脂層２１の表面を覆う保護シート（被膜）が取りつけられる場合もある。このような半導体装置１０は、後述する再配線層４２とアプリケーション・プロセッサ・チップ３３や再配線層４２と既存のベース基板内配線層１３とを接続するためにメッキなどで埋め込みピラーを形成することなく、ビアホール４１、ビアホール４３をフォトビアで低コストかつ容易に形成することができ、半製品である半導体装置４０を製造する部材の一部となる。そして、後述するように仮ウェハや仮パネルでの半製品である半導体装置４０は三次元のＦＯＷＬＰ６０ＡおよびＢを製造する部材の一部となる。
【0034】
なお、後述するように、製造方法によっては、上面が面一の絶縁膜１４と銅配線層１９における面一上にパターニングされた図示しないソルダー・レジスト層が形成されてもよい。
【0035】
〈半製品２〉
図２は、本発明の実施形態に係る半導体装置４０の断面図である。この半導体装置４０は半導体装置１０と同様仮ウェハまたは仮パネルでの半製品であり、図中の左右端は同様の構成の半導体装置４０とつながっており、後の工程にて個片化されるべきものである。
図２は、本発明の実施形態に係る半導体装置４０の断面図である。この半導体装置４０は半導体装置１０と同様仮ウェハまたは仮パネルでの半製品であり、図中の左右端は同様の構成の半導体装置４０とつながっており、後の工程にて個片化されるべきものである。
【0036】
半導体装置４０は、配線層１３を持つベース基板と、ベース基板上に固定されたアプリケーション・プロセッサ・チップ３３と、再配線層４２と、を備える。半導体装置４０は、半導体装置１０をベースにして、感光性樹脂層２１から成る再配線層４２が形成されている。
【0037】
再配線層４２は、感光性樹脂層２１と、銅配線層４４とを含む。感光性樹脂層２１は、アプリケーション・プロセッサ・チップ３３の一部である接続部（接続パッド）を露出するビアホール４３と、ベース基板内配線層１３の銅配線層１９の接続部を露出するビアホール４１とを含む。銅配線層４４は、ビアホール４３の内側面および底面上に配置された配線フォトビア４４ａ（第１の配線フォトビア）と、アプリケーション・プロセッサ・チップ３３の接続パッドが設けられたチップ面と略平行に配置された配線４４ｂと、ビアホール４１の内側面および底面上に配置された配線フォトビア４４ｃ（第２の配線フォトビア）と、を含む。この配線フォトビア４４ａおよび４４ｃの一部は電源またはグランドラインであり、また電源ラインまたはグランドを構成する配線フォトビア４４ａおよび４４ｃは万一の断線損傷に対処できるよう多重化されている。配線４４ｂは、感光性樹脂層２１のベース基板側の面（下面）とベース基板とは反対側の面（上面）との間に略平行に配置される。本実施形態において、ビアホール４３の内側面および底面上に配置された配線フォトビア４４ａと、配線４４ｂと、ビアホール４１の内側面および底面上に配置された配線フォトビア４４ｃとは一体である。しかしながらこれに限定されず、配線フォトビア４４ａと、配線４４ｂと、配線フォトビア４４ｃとは電気的に接続していればよい。このような構成を有することで、銅配線層４４を介して、アプリケーション・プロセッサ・チップ３３と、配線層１３と、アプリケーション・プロセッサ・チップ３３上に形成された再配線層４２とは３次元的に接続される。
【0038】
ビアホール４１および４３に配置された配線フォトビア４４ａおよび４４ｃの内側面には、感光性樹脂層２１を構成する絶縁性のある感光性樹脂が配置される。すなわち、配線フォトビア４４ａおよび４４ｃの内側には、感光性樹脂層２１が充填されている。配線フォトビア４４ａおよび４４ｃの内側に感光性樹脂を充填することによって、配線フォトビア４４ａおよび４４ｃ全体を金属メッキで埋めるような高価で複雑な製造工程を必要とせず、配線４４ｂ、配線フォトビア４４ａおよび４４ｃが一体化した銅配線層を形成できる。よって、特別な製造工程追加による製造コストの増加を抑制することができる。このようにして、銅配線層４４は感光性樹脂層２１に包埋されている。
【0039】
再配線層４２は、３層の銅配線層４４、４６、４８（金属配線層）であるが、更に多層構造にしてもよいし、単層、２層でもよい。銅配線層４４と深さの異なる配線フォトビア４４ａと４４ｃとは電解メッキ処理により銅で一体に形成され、さらに感光性樹脂で覆われている。銅配線層４４の上層にはパターニングされた銅配線層４６が形成され、さらに感光性樹脂で覆われている。銅配線層４６は配線フォトビア４５を介して銅配線層４４と接続されている。銅配線層４６の上層にはパターニングされた銅配線層４８が形成されている。銅配線層４８は配線フォトビア４７を介して銅配線層４６と接続されている。銅配線層４６と配線フォトビア４５、銅配線層４８と配線フォトビア４７はそれぞれ電解メッキ処理により銅で一体に形成される。銅配線層４６および４８の上層は、それぞれ薄いフィルム状の感光性樹脂をラミネート、加熱処理等を行って配線フォトビア４５および４７の内側を感光性樹脂で充填するとともに表面全体を平坦化している。ところで、深さの異なる配線フォトビア４４ａと４４ｃは、上層の単なる多層化配線のための配線フォトビアよりも深さがある。銅配線層４４の上層にも、薄いフィルム状の感光性樹脂をラミネート、加熱処理等を行って配線フォトビア４４ａおよび４４ｃの内側を感光性樹脂で充填するとともに表面全体を平坦化している。製造過程、製品の稼働時の温度環境によって、温度の上下変動の影響で数十μｍのビア径を有する配線フォトビア４４ａ、４４ｃの銅膜に損傷が生じることが懸念される。温度の上下変動による配線フォトビア４４ａと４４ｃに働く熱応力の集中点はビア底の端とビアの上部端とであるが、本実施例で用いる感光性樹脂（シリコーン系やビスマレイド系の樹脂）は、他の絶縁樹脂（ポリイミドやエポキシ樹脂等）より熱膨張率ＣＴＥが高いがヤング率が小さい（柔らかい）ので、配線フォトビア４４ａ、４４ｃの銅膜に働く拘束力は小さく、銅膜を損傷する程のせん断力は生じない。ビア長が深いほどビア底の端にかかる熱応力は高くなるが１８０μｍ～２００μｍ程度までは損傷が生じないことは実証できている。例えば、ポリイミドやエポキシ樹脂であると、熱膨張が低くヤング率が高い（硬い）場合は、配線フォトビアの銅膜に働く拘束力は高くなり、銅膜を損傷する可能性が高くなるので、実用上の検証が必要であろう。また、感光性樹脂よりも銅配線自体による熱応力の方が高いことも確認されており、この熱応力の影響はビアの上端部が特に大きいが、半導体パッケージ分野における銅配線では１８０μｍ～２００μｍ程度のビア長でビアの上端部に損傷が生じることはない。
【0040】
さらに、感光性樹脂層２１のベース基板とは反対側の面（上面）にはソルダー・レジスト又は他の絶縁膜から構成される絶縁層５４が形成されている。絶縁層５４が存在しない部分は、再配線層４２が露出する。絶縁層５４から露出する再配線層４２の銅配線層４８は、外部接続端子４９として機能する。複数の外部接続端子４９には複数の半田ボール５１は配置されている。つまり、再配線層４２は外部接続端子４９と接続された複数の半田ボール５１を介して外部基板などと接続されてもよい。
【0041】
配線フォトビア４４ａおよび４４ｃは、アプリケーション・プロセッサ・チップ３３の外周端Ａに重畳しない位置にある。配線フォトビア４５および４７もアプリケーション・プロセッサ・チップ３３の外周端Ａに重畳しない位置にある。さらに、外部接続端子４９は、アプリケーション・プロセッサ・チップ３３の外周端Ａに重畳しない位置にあることが好ましい。また、半田ボール５１も、アプリケーション・プロセッサ・チップ３３の外周端Ａに重畳しない位置にあることが好ましい。つまり、アプリケーション・プロセッサ・チップ３３を包有している感光性樹脂は、シリコーン系やビスマレイド系の樹脂や柔らかい高分子材料を露光、現像加工、その後に加熱処理して完全に硬化させているが、一般的な再配線材料であるポリイミド樹脂に比べ硬度は低く、かつ外周端Ａに位置する部分での微小な段差が生じ易いためからである。また、外部接続端子４９、半田ボール５１、配線フォトビア４５および４７を、アプリケーション・プロセッサ・チップ３３の外周端Ａに重畳しないように配置することで、半導体装置４０の信頼性をさらに向上することができる。
【0042】
感光性樹脂層２１に形成された複数のビアホール４１およびビアホール４３は、感光性樹脂に選択的に光を照射し現像工程を経ることによって樹脂を溶解除去して形成するフォトビアである。銅配線層４４，４６，４８をつなぐ配線フォトビア４５、４７のビアホールもフォトビアであるアプリケーション・プロセッサ・チップ３３の接続パッドの形成面とベース基板内配線層１３の銅配線層１９とは、感光性樹脂層２１の上面からの高さが異なることから、ビアホール４３およびビアホール４１の開口の深さは異なっている。そしてビアホール４３およびビアホール４１のアスペクト比も異なっている。ビアホール４３のアスペクト比は、ビアホール４１のアスペクト比よりも小さい。さらに、ビアホール４３のアスペクト比は１．５以下である。図３に示すように、ビアホールのアスペクト比が小さいほど、ビアホールに形成される配線フォトビアの不良率は抑制される。このため、ビアホール４３のアスペクト比が１．５以下であることで、ビアホール４３に配置される配線フォトビア４４ａの接続信頼性が向上する。ここで、ビアホール４３およびビアホール４１のアスペクト比とは、開口の高さを底部開口端の最大径で除した値と定義する。配線フォトビア４４ａまたは配線フォトビア４４ｃはビアホール４３またはビアホール４１に極薄い銅膜（約２μｍ～１０μｍ程度）が内接しているので、この銅膜の厚さが配線フォトビア４４ａまたは配線フォトビア４４ｃのアスペクト比に影響を与えることはない。
【0043】
ＦＯＷＬＰに搭載される半導体チップの有する接続パッドの数は、ベース基板内配線層１３と再配線層４２とを接続する３次元配線フォトビアの数よりも圧倒的に多い。つまり、アプリケーション・プロセッサ・チップ３３の接続パッドの形成面上に配置されるビアホール４３の数は、ベース基板内配線層１３上に配置されるビアホール４１の数よりも多い。例えば、アプリケーション・プロセッサ・チップ３３の接続パッド形成面上に配置されるビアホール４３の数は、２００個～１００００個程度である。一方、ベース基板内配線層１３上に配置されるビアホール４１はベース基板内配線層１３および再配線層４２からなる配線の一部をなすもので、その数は２０個～２００個程度である。このため、数の多いビアホール４３のアスペクト比を１．５以下にすることで、各配線フォトビア４４ａの接続信頼性を向上することができ、全体的な接続信頼性の向上を図ることができる。一方、数の少ないビアホール４１のアスペクト比も１．５以下が望ましいが、多重の配線パスを配するようにすれば全体的な接続信頼性は維持できるので、アスペクト比が多少大きくなっても対応できる。このような構成を有することで、半導体装置４０の信頼性の向上と配線の高密度化を図ることができる。なお、後述するように、ビアホール４３およびビアホール４１は、同一の工程にて形成する。
【0044】
以上のような構成により、アプリケーション・プロセッサ・チップ３３の一部の接続パッドは再配線層４２を介して半田ボール５１に電気的に接続されるとともに、他の一部の接続パッドはビアホール４１を通る銅配線層４４を介してベース基板内配線層１３中の各銅配線層に電気的に３次元接続される。
【0045】
以上のように構成される半導体装置４０も基板１１に集積されたかたちで、半製品の状態で保管され、場合によっては流通するであろう。そして、このような半導体装置４０は、三次元のＦＯＷＬＰ６０Ａおよび６０Ｂを製造する部材の一部となる。
【0046】
〈本発明の一実施形態に係る半導体装置の実装〉
図４は本発明の一実施形態に係る半導体装置をプリント基板５３に実装した状態（半導体装置５０）の断面図である。この段階は半導体装置４０の基板１１を剥離層ごとレーザー照射や機械的分離により剥離されている。なお、この剥離は、個片化する前のウエハ形状のままで処理しても良いし、個片化した後に処理してもよい。また、この段階ではまだ半導体チップの三次元実装がなされていない。この段階までの実装方法を次に述べる。
図４は本発明の一実施形態に係る半導体装置をプリント基板５３に実装した状態（半導体装置５０）の断面図である。この段階は半導体装置４０の基板１１を剥離層ごとレーザー照射や機械的分離により剥離されている。なお、この剥離は、個片化する前のウエハ形状のままで処理しても良いし、個片化した後に処理してもよい。また、この段階ではまだ半導体チップの三次元実装がなされていない。この段階までの実装方法を次に述べる。
【0047】
図２に示した半製品２をダイシングソーなどを用いて個片化する。なお、本発明の一実施形態に係る半導体装置は、個片化された状態で保管され流通するであろう。プリント基板５３への実装は、まず、個片化された半導体装置４０を上下反転させて、プリント基板５３に搭載する。半田ボール５１がプリント基板５３の接続ターミナル上に着地するように搭載する。続いて、熱風を吹きかけ（リフロー工程）、半田ボール５１を融解させ、プリント基板５３の接続ターミナルと電気的に接続する。
【0048】
〈本発明の一実施形態に係る半導体装置の三次元実装〉
図５は本発明の一実施形態に係る三次元半導体装置（実装後）の状態（三次元半導体装置６０Ａ）の断面図である。この段階までの実装方法を次に述べる。
図５は本発明の一実施形態に係る三次元半導体装置（実装後）の状態（三次元半導体装置６０Ａ）の断面図である。この段階までの実装方法を次に述べる。
【0049】
図５に示した状態で、図示しないアンダーフィルで半田ボール５１を覆う。アンダーフィルは流動性の高いエポキシ樹脂であり、個片化された半導体装置の近傍にエポキシ樹脂を滴下すると、毛細管現象により、プリント基板５３と再配線層４２との間にエポキシ樹脂が流れ込む。このようにして半田ボール５１はアンダーフィルで覆われる。
【0050】
続いて、アプリケーション・プロセッサ・チップ３３の外部メモリとなるＤＲＡＭまたはフラッシュ・メモリ等のメモリ６２を準備する。これらメモリ６２はボール・グリッド・アレイ（ＢＧＡ）型のパッケージであり、外部接続用の多数の半田ボール６１が存在する。この半田ボール６１を半導体装置５０の（すでに基板が剥離されて配線層１３が露出された）配線部の接続パッド１５に着地するようにメモリ６２を搭載する。続いて、熱風を吹きかけ（リフロー工程）、半田ボール６１を融解させ、接続パッド１５と電気的に接続する。上述したアンダーフィルによって、リフロー工程において半田ボール５１にダメージが与えられるのを防ぐことができる。
【0051】
〈本発明の一実施形態に係る半導体装置の第二の三次元実装〉
図５において、プリント基板５３に実装する前に、メモリ６２を接続パッド１５に実装し、３次元製品を作った後、３次元ＦＯＷＬＰとしてプリント基板５３に実装を行うことも可能である。メモリ６２は、半田ボール６１を介して接続パッド１５と電気的に接続する。メモリ６２と配線層１３との間は、図示しないアンダーフィルで半田ボール６１を覆ってもよい。プリント基板５３への実装前の半導体装置６０Ａはテストされ、３次元ＦＯＷＬＰ製品として流通するであろう。
図５において、プリント基板５３に実装する前に、メモリ６２を接続パッド１５に実装し、３次元製品を作った後、３次元ＦＯＷＬＰとしてプリント基板５３に実装を行うことも可能である。メモリ６２は、半田ボール６１を介して接続パッド１５と電気的に接続する。メモリ６２と配線層１３との間は、図示しないアンダーフィルで半田ボール６１を覆ってもよい。プリント基板５３への実装前の半導体装置６０Ａはテストされ、３次元ＦＯＷＬＰ製品として流通するであろう。
【0052】
この結果、三次元実装されたアプリケーション・プロセッサ・チップ３３とメモリ６２とが電気的に接続され、システムインテグレーションされてプリント基板に接続される。
【0053】
以上のとおり本発明の一実施形態に係る半導体装置は、ＦＯＷＬＰ構造においてシステムインテグレーション化に適した三次元実装を可能にするとともに、高速化の阻害なく、低コストでかつ設計の容易性が可能となる。
【0054】
〈本発明の一実施形態に係る半導体装置の第三の三次元実装〉
本発明の一実施形態においては三次元実装の例として二層に半導体素子を積層する構成を図５で示したが、これに限るものではなく、例えば図６に示すように、図２で示した半導体装置を三層以上に積層してもよい。これにより、一段と高密度に実装をすることが可能になる。また、図２で示した半導体装置においては、アプリケーション・プロセッサ・チップ３３は１つ配置した。しかしながらこれに限定されず、色々なシステムインテグレーション化が可能である。後述するようにアプリケーション・プロセッサ・チップ３３は２つ以上配置されてもよく、それぞれのアプリケーション・プロセッサ・チップ３３は高さが同じであっても異なってもよい。また、複数のアプリケーション・プロセッサ・チップ３３は重ねて配置されてもよい。また、アプリケーション・プロセッサ・チップ３３に限定されることはなく、メモリチップ、データストレージ用やグラフィック処理用のコントローラチップ、アナログ、ＲＦチップまたは電子部品等の組み合わせによるシステムインテグレーションでもよい。
本発明の一実施形態においては三次元実装の例として二層に半導体素子を積層する構成を図５で示したが、これに限るものではなく、例えば図６に示すように、図２で示した半導体装置を三層以上に積層してもよい。これにより、一段と高密度に実装をすることが可能になる。また、図２で示した半導体装置においては、アプリケーション・プロセッサ・チップ３３は１つ配置した。しかしながらこれに限定されず、色々なシステムインテグレーション化が可能である。後述するようにアプリケーション・プロセッサ・チップ３３は２つ以上配置されてもよく、それぞれのアプリケーション・プロセッサ・チップ３３は高さが同じであっても異なってもよい。また、複数のアプリケーション・プロセッサ・チップ３３は重ねて配置されてもよい。また、アプリケーション・プロセッサ・チップ３３に限定されることはなく、メモリチップ、データストレージ用やグラフィック処理用のコントローラチップ、アナログ、ＲＦチップまたは電子部品等の組み合わせによるシステムインテグレーションでもよい。
【0055】
【0056】
図７および図８は、本発明の一実施形態に係る半導体装置（仮ウェハや仮パネルでの半製品１）の製造方法を示した断面図である。図７に示すとおり、初めに剛性を持つ基板１１が準備される。半導体装置の基板１１は、後の工程でレーザー照射等により剥離する場合にはガラスやプラスチック等の透光性のある基板１１を用いる。レーザー照射を持ちる必要のないものは透明のガラスやプラスチック以外にシリコンや、セラミックス、金属、透明でないプラスチックの場合もある。基板１１上には離形層１２が形成される。離形層１２の材料は接着層と純剥離層とからなる。接着層は１０μｍ程度の厚さのポリエチレンテレフタレート層からなる。純剥離層は１μｍ以下、典型的には０．３μｍ程度の厚さのヒドロキシル基と吸光基とからなる高分子化合物層で構成されることが望ましいこと、合計厚さは数μｍ～数十μｍであり、典型的には約１０μｍである。なお、機械的剥離の場合には、剥離層に吸光基は不要である。
【0057】
離形層１２上に、離形層１２に接して配線層１３を形成する。配線層は銅配線であり、主にエッチングまたは銅メッキ方法で形成される。絶縁層１６のパターンは銅配線層１５と相補的なパターンである。すなわち、絶縁層１６が存在しない部分は銅配線層１５であり接続パッド１５として機能している。接続パッド１５と絶縁層１６上に、パターニングされた銅配線層１７を形成する。銅配線層１７はビア１８’を介して銅配線層１５と接続される。ビア１８’は銅配線層１７と一体に銅配線で形成する。続いて、銅配線層１７を絶縁膜１４で覆う。絶縁膜１４には開口が形成される。一般的にはフォトリソグラフィー法かレーザー照射によって開口が形成される。前者によって形成された開口に金属層が形成されたものをフォトビアとよび、後者によって形成された開口に金属層が形成されたものをレーザービアとよぶ。絶縁膜１４に用いる材料は、フォトビアを形成する場合は感光性の絶縁材料で、レーザービアを形成する場合には非感光性の絶縁材料である。
【0058】
銅配線層１５、１７、および１９はエッチングまたは銅メッキ方法によって形成する。銅メッキ方法による銅配線層１５、１７、および１９の形成方法は以下のとおりである。まず銅メッキのシードとなるチタン（Ｔｉ）／銅（Ｃｕ）積層薄膜をスパッタリングにより全面に形成する。その上に、感光性レジストを塗布して配線領域を露出するようにパターニングする。続いて、感光性レジストによって露出されたチタン（Ｔｉ）／銅（Ｃｕ）積層薄膜をシードにして銅（Ｃｕ）メッキを施す。その後感光性レジストを剥離し銅配線パターン以外のシード層をエッチング除去することによって銅配線層１５、１７、および１９を形成する。エッチングによる配線は、ここでは省略する。なお、配線層１３が製造工程において支障をきたさない上十分な硬さを有する場合には、基板１１や離形層１２は必要としなくともよい。
【0059】
配線層１３上には、アプリケーション・プロセッサ・チップ３３が間隔を置いて固着される。（図７）。アプリケーション・プロセッサ・チップ３３の厚さは通常１００μｍ以下であり、一般的には７０μｍ程度のものが多い。アプリケーション・プロセッサ・チップ３３の集積回路形成面（接続パッドの形成面）は図中上面に相当する。
【0060】
アプリケーション・プロセッサ・チップ３３上には感光性樹脂からなる感光性樹脂層２１が形成される。感光性樹脂層２１の厚さは２００μｍ以下であり、アプリケーション・プロセッサ・チップ３３の厚さよりも１０μｍ～５０μｍ厚い。アプリケーション・プロセッサ・チップ３３の厚さを７０μｍとすると感光性樹脂層２１は１００μｍ程度である。感光性樹脂の材料は特に限定しないが、ドライフィルムを真空ラミネート加工することによって形成する。まず、フィルム状の感光性樹脂をアプリケーション・プロセッサ・チップ３３上にラミネート（１００℃でフィルム状の感光性樹脂をアプリケーション・プロセッサ・チップ３３上に仮接着した後に真空引きする）し、アプリケーション・プロセッサ・チップ３３上に盛り上がった部分を簡易プレスで平坦化（６０℃で５分程度かけて平坦化する）し、仮キュア（１００℃で５分程度）する。絶縁性の感光性樹脂は、シリコーン系やビスマレイド系の樹脂や柔らかい高分子材料から構成される。感光性樹脂は、アプリケーション・プロセッサ・チップ３３を覆うように包埋するため、弾性係数（Ｙｏｕｎｇ’ｓ Ｍｏｄｕｌｕｓ）は常温で１ＧＰＡ以下、１２５℃で０．１ＧＰＡ以下であることが望ましい。感光性樹脂層２１がシリコーン系樹脂である場合、架橋密度や分子鎖の長さを適宜調整することで、弾性係数を上記範囲内に設定することができる。一般的なエポキシ封止剤は常温で数十ＧＰＡなので、相当程度弾性係数が低い材料を用いることになる。感光性樹脂層２１としては、上記条件を満たすかぎり、公知の感光性樹脂材料を用いることもできる。弾性係数が常温で１ＧＰＡ以上または１２５℃で０．１ＧＰＡ以上になると、アプリケーション・プロセッサ・チップ３３の埋め込みが困難になりボイドやデラミネーション、埋め込み時のチップダメージなどの障害が起きやすい。
【0061】
感光性樹脂層２１は、ドライフィルムを用いて真空ラミネート加工によって形成することで、上面（基板１１とは反対側の面）を略平坦に形成することができる。しかしながら、感光性樹脂層２１の上面（基板１１とは反対側の面）は、アプリケーション・プロセッサ・チップ３３が配置される位置が若干盛り上がることもあり、感光性樹脂層２１の上面は、アプリケーション・プロセッサ・チップ３３の外周端（図８矢印Ａ）に沿って微小の段差が生じることがある。平坦化工程において、この微小の段差は生じても数ミクロン以下（配線幅以下）になるように制御される。
【0062】
図９は、この微小な段差が生じた感光性樹脂層２１を示した拡大断面図（図８の点線領域）である。図９に示すように、感光性樹脂層２１は、アプリケーション・プロセッサ・チップ３３の外周端Ａに重畳する領域に微小の段差を生じている。この段差を跨ぐように上方に形成される再配線は、この段差の高さｈ１の影響を受け、配線幅を細くすると断線の可能性が高くなる。断線の可能性を抑制するために、信頼性上は配線幅は広い方がよく段差ｈ１は低く制御された方が良い。
【0063】
【0064】
図１０から図１７は、本発明の一実施形態に係る半導体装置（仮ウェハや仮パネルでの半製品２）の製造方法を示した断面図である。まず、平坦化された感光性樹脂層２１は完全に硬化しない（仮硬化）程度に仮加熱され、その後、図１０に示すように、ベース基板内の配線層１３の上に固定された半導体装置１０の感光性樹脂層２１側から、感光性樹脂層２１に向けて紫外線５２を選択的に照射し露光する、さらに熱加工を施こす。現像処理により選択照射された感光性樹脂を溶解除去（現像）する。その後、加熱処理により本硬化をすることによって感光性樹脂層２１のビアホール４１および４３を形成する。なお、完全に硬化した感光性樹脂層２１は半導体チップのエポキシ樹脂材などのモールド樹脂に比べ硬度を示すヤング率は一桁程低いが、衝撃を与えない限り、形成したビアホール４１および４３の形状が変わることはない。このとき、アプリケーション・プロセッサ・チップ３３の接続パッド上にビアホール４３、配線層１３の接続部上にビアホール４１の開口をほぼ同時に形成する。紫外線５２はメタルハライドランプや高圧水銀灯により発生させ、可動ミラーを介して、感光性樹脂層２１表面を選択的に走査（Ｓｃａｎｎｉｎｇ）して照射することが望ましい。もし基板１１が大型であり、走査による選択照射に時間がかかりすぎる場合は、ステンシルマスクを用いて選択的に紫外線を照射してもよい。
【0065】
感光性樹脂は露光量８００ｍＪ／ｃｍ2以上２６００ｍＪ／ｃｍ2以下で感光することが望ましい。別言すると、上記範囲内の露光量によってビアホール４１およびビアホール４３を形成することができるように、感光性樹脂の光架橋材料などが適宜選択される。また、感光性樹脂は５００ｎｍの光透過率が９９．７％、４５０ｎｍの光透過率が９９．１％、４００ｎｍの光透過率が９７．６％、３５０ｎｍの光透過率が８６．４％、３００ｎｍの光透過率が０％であることが望ましい。感光性樹脂は３５０ｎｍ以上の波長の光透過率が８５％以上であることがより望ましい。ここで感光性樹脂の光透過率とは、ガラス基板上に１５μｍ厚の樹脂を成膜・硬化し、各波長における光の吸収・透過から透過率を算出した。感光性樹脂がシリコーン系樹脂である場合、架橋密度や分子鎖の長さなどを適宜調整することで、光透過率を上記範囲内に設定することができる。感光性樹脂層２１の感光性樹脂の露光量および光透過率を上記範囲内に設定することで、ビアホール４１およびビアホール４３を形成することができる。
【0066】
ベース基板内配線層１３およびアプリケーション・プロセッサ・チップ３３の接続パッドの形成面は、感光性樹脂層２１の上面からの高さが異なる。このため、ビアホール４３およびビアホール４１のアスペクト比も異なる。ビアホール４３のアスペクト比は、ビアホール４１のアスペクト比よりも小さい。さらに、アスペクト比は１．５以下であることが好ましい。アプリケーション・プロセッサ・チップ３３が約７０μｍの厚さ、感光性樹脂層２１が約１００μｍの厚さで、ビアホール４３の径が３０μｍ、ビアホール４１の径が７０μｍの場合では、ビアホール４３のアスペクト比は１．０、ビアホール４１のアスペクト比は１．４２である。
【0067】
図１１に示すように、銅配線層４４の銅メッキ方法によって形成し、その製造工程は以下のとおりである。まず、銅メッキのシードとなるチタン（Ｔｉ）／銅（Ｃｕ）積層薄膜をスパッタリングにより全面に形成する。その面の上に感光性レジストを塗布して配線領域を露出するようにパターニングする。続いて、感光性レジストによって露出されたチタン（Ｔｉ）／銅（Ｃｕ）積層薄膜の部分をシードにして銅（Ｃｕ）メッキを施した後、感光性レジストを剥離し銅配線パターン以外のシード層をエッチング除去することによって銅配線層４４が形成される。この工程により、ビアホール４１および４３の内側面も銅メッキされ、配線フォトビア４４ｃおよび４４ａが形成される。つまり、感光性樹脂層２１の上面に配置される配線４４ｂと配線フォトビア４４ｃおよび４４ａは一体形成される。
【0068】
感光性樹脂層２１の上面は、アプリケーション・プロセッサ・チップ３３の外周端（図１１矢印Ａ）に沿って段差が生じる場合がある。このため、感光性樹脂層２１の上面に形成される配線４４ｂもアプリケーション・プロセッサ・チップ３３の外周端（図１１矢印Ａ）を跨ぐ際に段差が生じる場合がある。図１２および図１３は、感光性樹脂層２１の上面および配線４４ｂであってアプリケーション・プロセッサ・チップ３３の外周端Ａに重畳する領域（図１１の点線領域）の拡大断面図および拡大上面図である。図１２に示すように、配線４４ｂは、アプリケーション・プロセッサ・チップ３３の外周端Ａに重畳する領域に段差を有するが、配線４４ｂの段差の高さｈ２は、銅配線のパターニングにより感光性樹脂層２１の段差の高さｈ１より多少小さくなる。
【0069】
図１３に示すように、感光性樹脂層２１上面に微小の段差を有する場合、感光性樹脂層２１上面に形成される配線４４ｂを形成するときに、段差による光の反射によってポジ型の感光性レジストが余分に露光されてしまい、この段差の境界付近における配線４４ｂの幅が多少狭くなることがある。本実施形態においては、感光性樹脂層２１上面の段差を配線幅設計値以下に平坦化しているので、この配線幅の狭まりが生じても、配線４４ｂが断線するようなことが生じないように抑制している。
【0070】
一方で、感光性樹脂層２１上面の微小な段差は、柔らかい感光性樹脂層２１に対して平坦化処理が行われるので、急峻な段差ではなくなだらかな傾斜となる。この傾斜は配線４４ｂへの応力を緩衝している。
【0071】
図１４に示すように、銅配線層４４の上には感光性樹脂からなる感光性樹脂層２１が形成される。具体的には、１５μｍ程度の膜厚のフィルム状の感光性樹脂材（ドライフィルム）を用いて真空ラミネートにより形成される。これにより配線フォトビア４４ａおよび４４ｃの内側には感光性樹脂が充填され、露出している上面も平坦になる。この銅配線層４４の上に配置する感光性樹脂はアプリケーション・プロセッサ・チップ３３を包埋する感光性樹脂と同じ材料系を用いる。なお、５μｍ程度の膜厚であるため液体状の感光性樹脂材をスピンコートやスリットコートすることも可能である。
【0072】
図１５に示すように、仮硬化、露光、現像、本硬化の処理を経て、銅配線層４４の上の感光性樹脂層２１には、配線フォトビア４５のためのビアホールが形成される。その後の銅メタライズ処理により配線フォトビア４５は形成される。図１６に示すように、銅配線層４６も銅配線層４４と同一の工程を繰り返すことによって形成される。
【0073】
図１７に示すように、銅配線層４６の上には感光性樹脂からなる感光性樹脂層２１がさらに形成される。具体的には、５μｍから１０μｍ程度の膜厚のフィルム状の感光性樹脂材（ドライフィルム）を用いて真空ラミネートにより形成される。これにより配線フォトビア４５の内側には感光性樹脂が充填され、露出している上面も平坦になる。この銅配線層４６の上に配置する感光性樹脂もアプリケーション・プロセッサ・チップ３３を包埋する感光性樹脂と同じ材料系を用いることが好ましい。なお、５μｍから１０μｍ程度の膜厚であるため液体状の感光性樹脂材をスピンコートやスリットコートすることも可能である。再配線層４２の配線フォトビア４７および銅配線層４８も同一の工程を繰り返すことによって形成される。同一の感光性樹脂を用いることで各層は境界層がない結合により多層化がなされ、感光性樹脂層２１は一体化される。なお、異種の液状の感光性樹脂系であっても各層は薄いため、結合は多少弱まるが、所定の品質を確保できる層間結合は可能である。
【0074】
このようにして、高さの異なるアプリケーション・プロセッサ・チップ３３とベース基板内配線層１３とを、貫通ピラー、貫通電極やレーザービア等のような複雑な技術を利用することなく、配線フォトビアを用いて低コストで再配線層４２に接続することが可能になる。
【0075】
〈半製品３〉
図１８は、本発明の実施形態に係る半導体装置１０Ａの断面図である。この半導体装置１０Ａは仮ウェハや仮パネルでの半製品であり、図中の左右端は同様の構成の半導体装置１０Ａとつながっており、後の工程にて個片化されるべきものである。本実施形態に係る半導体装置１０Ａは、ベース基板内配線層１３を含まず、複数のアプリケーション・プロセッサ・チップ３３を含むことが、半製品１に係る半導体装置１０と相違する。なお、以下の実施形態で参照する図面において、半製品１と同一部分または同様な機能を有する部分には同一の数字または同一の数字の後にアルファベットを追加した符号を付し、その繰り返しの説明は省略する。
図１８は、本発明の実施形態に係る半導体装置１０Ａの断面図である。この半導体装置１０Ａは仮ウェハや仮パネルでの半製品であり、図中の左右端は同様の構成の半導体装置１０Ａとつながっており、後の工程にて個片化されるべきものである。本実施形態に係る半導体装置１０Ａは、ベース基板内配線層１３を含まず、複数のアプリケーション・プロセッサ・チップ３３を含むことが、半製品１に係る半導体装置１０と相違する。なお、以下の実施形態で参照する図面において、半製品１と同一部分または同様な機能を有する部分には同一の数字または同一の数字の後にアルファベットを追加した符号を付し、その繰り返しの説明は省略する。
【0076】
半導体装置１０Ａは、ベース基板と、ベース基板上に形成された感光性樹脂層２１と、この感光性樹脂層２１中に配置されたアプリケーション・プロセッサ・チップ３３ａ（半導体素子、第１の電子回路素子）と、アプリケーション・プロセッサ・チップ３３ｂ（半導体素子、第２の電子回路素子）とを有する。図には示さなかったが、半導体装置１０が流通する場合、素子保護と遮光のために感光性樹脂層２１の表面を覆う保護シート（被膜）が取りつけられる場合もある。
【0077】
ベース基板上には、接着材３４ａまたは接着材３４ｂを介して異なるチップ厚のアプリケーション・プロセッサ・チップ３３ａとアプリケーション・プロセッサ・チップ３３ｂとが固定されている。アプリケーション・プロセッサ・チップ３３ａとアプリケーション・プロセッサ・チップ３３ｂとは、接続部の形成面がベース基板とは反対側に向くようＦａｃｅ－ｕｐで間隔をあけて搭載される。本実施形態においてアプリケーション・プロセッサ・チップ３３は２つ並置した。しかしながらこれに限定されず、アプリケーション・プロセッサ・チップ３３は１つ配置されてもよく、３つ以上並置されてもよい。アプリケーション・プロセッサ・チップ３３ａの厚さは、アプリケーション・プロセッサ・チップ３３ｂの厚さより厚い。アプリケーション・プロセッサ・チップ３３ａとアプリケーション・プロセッサ・チップ３３ｂとは、感光性樹脂層２１の内部に埋め込まれ、感光性樹脂層２１の簡易プレスによってベース基板に対して平坦化されている。ここでアプリケーション・プロセッサ・チップ３３ａとアプリケーション・プロセッサ・チップ３３ｂとの接続パッドの形成面は図中上面に相当する。このため、アプリケーション・プロセッサ・チップ３３ａとアプリケーション・プロセッサ・チップ３３ｂとの接続パッドの形成面は、感光性樹脂層２１に包埋され、感光性樹脂層２１の上面からの距離が異なっている。感光性樹脂層２１の厚みは、フォトビアの形成が可能な厚みが最大値となるが、リソグラフィ工程との関係で決まる。シリコーン系の感光性樹脂では１８０μｍ～２００μｍ程度までは品質上の問題なくフォトビアが形成できることは実証されている。感光性樹脂層２１は、最も厚みがあるアプリケーション・プロセッサ・チップ３３ａを確実に包有するとともに厚さを抑制するために、その接続パッドの形成面と重畳する領域の膜厚が５μｍ以上５０μｍ以下であることが好ましい。
【0078】
このような半導体装置１０Ａは、後述する再配線層４２と複数のアプリケーション・プロセッサ・チップ３３とを接続するためのビアホール４３に、メッキなどで長い埋め込みピラーを形成することなく、フォトビアで低コストかつ容易に形成することができ、半製品である半導体装置４０Ａを製造する部材の一部となる。
【0079】
〈半製品４〉
図１９は、本発明の実施形態に係る半導体装置４０Ａの断面図である。この半導体装置４０Ａは半導体装置１０Ａと同様仮ウエハまたは仮パネルでの半製品であり、図中の左右端は同様の構成の半導体装置４０Ａとつながっており、後の工程にて個片化されるべきものである。
図１９は、本発明の実施形態に係る半導体装置４０Ａの断面図である。この半導体装置４０Ａは半導体装置１０Ａと同様仮ウエハまたは仮パネルでの半製品であり、図中の左右端は同様の構成の半導体装置４０Ａとつながっており、後の工程にて個片化されるべきものである。
【0080】
半導体装置４０Ａは、ベース基板と、ベース基板上に固定されたアプリケーション・プロセッサ・チップ３３ａおよびアプリケーション・プロセッサ・チップ３３ｂと、再配線層４２と、を備える。半導体装置４０Ａは、半導体装置１０Ａをベースにして、感光性樹脂層２１に再配線層４２が形成されている。
【0081】
再配線層４２は、感光性樹脂層２１と、銅配線層４４とを含む。感光性樹脂層２１は、アプリケーション・プロセッサ・チップ３３ａおよび３３ｂの一部である接続部（接続パッド）を露出する複数のビアホール４３ａおよび４３ｂを含む。銅配線層４４は、ビアホール４３ａおよび４３ｂの内側面および底面上に配置された配線フォトビア４４ａａ（第１の配線フォトビア）および配線フォトビア４４ａｂ（第３の配線フォトビア）と、アプリケーション・プロセッサ・チップ３３ａおよびアプリケーション・プロセッサ・チップ３３ｂの接続パッドの形成面と略平行に配置された配線４４ｂと、を含む。配線４４ｂは、感光性樹脂層２１のベース基板側の面（下面）とベース基板とは反対側の面（上面）との間に略平行に配置される。本実施形態において、ビアホール４３ａおよび４３ｂの内側面および底面上に配置された配線フォトビア４４ａａおよび４４ａｂと、配線４４ｂとは一体的に形成され、図示はしていないが奥行方向で電気的に接続している。このような構成を有することで、再配線層４２内の銅配線層４４を介して、アプリケーション・プロセッサ・チップ３３ａおよび３３ｂとは電気的に接続される。
【0082】
銅配線層４４を形成した後、絶縁性の薄いフィルム状の感光性樹脂（ドライフィルム）を真空ラミネートすることにより、ビアホール４３ａおよび４３ｂに配置された配線フォトビア４４ａａおよび４４ａｂの内側面には、深さやが異なるホールではあるが感光性樹脂が同一工程により容易に充填される。すなわち、配線フォトビア４４ａａおよび４４ａｂの内側には、感光性樹脂層２１が配置される。このように、銅配線層４４は感光性樹脂層２１に完全に包埋され、その表面全体はほぼ平坦化されている。なお、銅配線層４４を形成した後、その表面に絶縁性の液状の感光性樹脂をスピンコートやスリットコートすることも可能である。
【0083】
再配線層４２は、複数層の銅配線層４４、４６、４８（金属配線層）から構成され、銅配線層４４，４６，４８は配線フォトビア４５、４７によって電気的に接続されてもよい。感光性樹脂層２１は、一層目は厚く二層目以降は薄いフィルム状の感光性樹脂を積み重ねて各層を形成する。各層の製造工程毎に加熱、加圧の処理が施されることで、境界面のない結合がなされ一体化した樹脂層となる。なお、二層目以降の薄い層については、液状の同種の樹脂材料系の感光性樹脂をスピンコートやスリットコートにて、加熱、加圧の処理を施して積層することも可能である。このように積層形成された感光性樹脂層２１は、断面解析にても境界面が確認できないほど層間結合が強い。層間結合が多少弱くはなるが、フィルム状と液状の感光性樹脂を異種の材料系とすることも、所定の品質を確保できれば可能である。
【0084】
基板１１と対向する面（図中上面）には外部接続端子４９が配置される。外部接続端子４９は、アプリケーション・プロセッサ・チップ３３ａおよび３３ｂの外周端Ａに重畳しない位置に配される。再配線層４２は外部接続端子４９と接続された複数の半田ボール５１を介して外部基板などと接続されてもよい。半田ボール５１も、アプリケーション・プロセッサ・チップ３３ａおよび３３ｂの外周端Ａに重畳しない。一般的に配線フォトビア４４ａａおよび４４ａｂは、アプリケーション・プロセッサ・チップ３３ａおよび３３ｂの外周端Ａに重畳しない。外部接続端子４９、半田ボール５１、配線フォトビア４５、４６、４７をアプリケーション・プロセッサ・チップ３３ａおよび３３ｂの外周端Ａに重畳しないように配置することで、外周端Ａの上方に生ずる可能性がある微小の段差の影響を抑制でき、半導体装置４０の信頼性を向上することができる。
【0085】
アプリケーション・プロセッサ・チップ３３ａおよび３３ｂの接続部（接続パッド）を露出するビアホール４３ａおよび４３ｂは、感光性樹脂に選択的に光を照射し現像工程を経ることによって樹脂を溶解除去して形成する。アプリケーション・プロセッサ・チップ３３ａと３３ｂとの接続部の形成面は、感光性樹脂層２１の上面からの高さが異なることから、ビアホール４３ａおよび４３ｂの深さは異なっている。そしてビアホール４３ａおよび４３ｂのアスペクト比も異なっている。しかしながら４３ａおよび４３ｂのアスペクト比も１．５以下がのぞましい。ビアホール４３ａビアホール４３ｂのアスペクト比が１．５以下であることで、ビアホール４３ａに配置される配線フォトビア４４ａａ、ビアホール４３ｂに配置される配線フォトビア４４ａｂの接続信頼性が向上する。配線フォトビア４４ａａまたは４４ａｂはビアホール４３ａまたは４３ｂに内接することから、配線フォトビア４４ａａまたは４４ａｂのアスペクト比は、ビアホール４３ａまたは４３ｂのアスペクト比と略同一である。なお、後述するように、ビアホール４３ａおよび４３ｂは、同一の工程にて形成することができる。アプリケーション・プロセッサ・チップ３３ａの厚さが７０μｍ、アプリケーション・プロセッサ・チップ３３ｂの厚さが５０μｍ、感光性樹脂層２１の厚さが１００μｍ、アプリケーション・プロセッサ・チップ３３ａの接続パッドの形成面と重畳する領域の膜厚は３０μｍ、アプリケーション・プロセッサ・チップ３３ｂの接続パッドの形成面と重畳する領域の膜厚は５０μｍとすると、ビアホール４３ａの径が３０μｍ、ビアホール４３ｂの径が４０μｍの場合では、ビアホール４３ａのアスペクト比は１．０、ビアホール４３ｂのアスペクト比は１．２５である。
【0086】
以上のように構成される半導体装置４０Ａも基板１１に集積されたかたちで、半製品の状態で保管され、場合によっては流通するであろう。
【0087】
〈本発明の一実施形態に係る半導体装置の実装〉
図２０は本発明の一実施形態に係る半導体装置をプリント基板５３に実装した状態（半導体装置５０Ａ）の断面図である。この段階までの実装方法を次に述べる。
図２０は本発明の一実施形態に係る半導体装置をプリント基板５３に実装した状態（半導体装置５０Ａ）の断面図である。この段階までの実装方法を次に述べる。
【0088】
図１９に示した半製品２をダイシングソーなどを用いて個片化する。個片化前に電気的特性等の試験工程を経てもよい。個片化された状態でも、基板１１は付着したままである。本発明の一実施形態に係る半導体装置は、個片化された状態で保管され流通するであろう。
【0089】
プリント基板５３への実装は以下の工程を経て行う。まず、個片化された半導体装置４０Ａを上下反転させて、プリント基板５３に搭載する。半田ボール５１がプリント基板５３の電極ランド上に着地するように搭載する。続いて、熱風を吹きかけ（リフロー工程）、半田ボール５１を融解させ、プリント基板５３の電極ランドと電気的に接続する。
【0090】
〈本発明の実施形態の各変形例〉
図１９において、ベース基板は基板１１を含む構成を示した。しかしながらこれに限定されず、図２１に示すように、半導体装置４０Ａ’は、ベース基板として基板１１と離形層１２と配線層１３とを含んでもよい。また図には示さなかったが、配線層１３だけで構成されてもよい。このとき銅配線層４４は、ベース基板内配線層１３と接続する配線フォトビア４４ｃを含んでもよい。このような構成を有することで、銅配線層４４を介して、アプリケーション・プロセッサ・チップ３３ａおよび３３ｂと、配線層１３と、再配線層４２とは３次元的に接続される。そして、このような半導体装置４０Ａ’は、三次元のＦＯＷＬＰ６０を製造する部材の一部となる。
図１９において、ベース基板は基板１１を含む構成を示した。しかしながらこれに限定されず、図２１に示すように、半導体装置４０Ａ’は、ベース基板として基板１１と離形層１２と配線層１３とを含んでもよい。また図には示さなかったが、配線層１３だけで構成されてもよい。このとき銅配線層４４は、ベース基板内配線層１３と接続する配線フォトビア４４ｃを含んでもよい。このような構成を有することで、銅配線層４４を介して、アプリケーション・プロセッサ・チップ３３ａおよび３３ｂと、配線層１３と、再配線層４２とは３次元的に接続される。そして、このような半導体装置４０Ａ’は、三次元のＦＯＷＬＰ６０を製造する部材の一部となる。
【0091】
また、図１８で示した半導体装置１０Ａにおいては、アプリケーション・プロセッサ・チップ３３ａと３３ｂとが、それぞれ基板１１上に横並びに配置される構成を示した。しかしながらこれに限定されず、図２２に示すように、半導体装置１０Ｂは、ＮＡＮＤ型フラッシュメモリやＤＲＡＭ等のメモリチップ３３ｘ、３３ｙとストレージコントローラ・チップ３３ｚを、ベース基板上に階段状に積層配置してもよい。またシステムインテグレーションの要求によっては、メモリチップを更に多段に積層してもよい。階段状に積層するのは、チップサイズがほぼ同程度の場合に単純に積層すると接続パッドが露出しないので、各チップの接続パッドを露出させるためからである。なお、サイズの小さいチップを上段に積層する場合には接続パッドが露出すれば、あえて階段状に積層しなくてもよい。また、接続パッドの数が多い半導体チップ（図２２ではストレージコントローラ・チップ３３ｚ）は浅い配線フォトビアでの接続が高速伝送化や断線リスクの低減化に優位であるので、最上層へ配置する。
【0092】
図２３に、半導体装置１０Ｂをベースにして、感光性樹脂層２１に再配線層４２が形成されている半導体装置４０Ｂを示す。メモリチップ３３ｘ、３３ｙとストレージコントローラ・チップ３３ｚのそれぞれの接続部（接続パッド）が重畳しないように階段状に積層される。フィルム状の感光性樹脂（ドライフィルム）を真空ラミネート加工によって全てのメモリチップ３３ｘ、３３ｙとストレージコントローラ・チップ３３ｚを包有するように樹脂で包有させ、プレス処理にて上面を平坦化する。真空ラミネート加工にて、接続パッドの設けられていない階段状の部分に気泡を形成することなく、密封は可能である。当然ながら、メモリチップ３３ｘ、３３ｙの接続部は露出される位置に配されるように設けられている。
【0093】
感光性樹脂層２１の厚さは２００μｍ以下であり、メモリチップ３３ｘ、３３ｙとストレージコントローラ・チップ３３ｚのトータルの厚さよりも１０μｍ～５０μｍ厚い。感光性樹脂層２１は、メモリチップ３３ｘ、３３ｙとストレージコントローラ・チップ３３ｚを確実に包有するとともに厚みを抑制するために、最上層のチップ（この場合、ストレージコントローラ・チップ３３ｚ）の接続パッドを有するチップ面と重畳する領域の厚みは５μｍ以上５０μｍ以下であることが好ましい。
【0094】
感光性樹脂層２１は、メモリチップ３３ｘ、３３ｙとストレージコントローラ・チップ３３ｚのそれぞれの接続部（接続パッド）を露出するビアホール４３ａとビアホール４３ｂとビアホール４３ｃとを含む。ビアホール４３ａ、４３ｂ、４３ｃには、配線フォトビア４４ａａ、４４ａｂ、４４ａｃが配置される。配線フォトビア４４ａａ、４４ａｂ、４４ａｃの内側には、感光性樹脂層２１が配置されている。これは、前述の実施形態同様、次段の配線層を形成する工程で感光性樹脂を真空ラミネート加工（あるいはスピンコート、スリットコート加工も可能）することで配線フォトビア４４ａａ、４４ａｂ、４４ａｃの内側に確実に感光性樹脂が充填されることによる。
【0095】
配線フォトビア４４ａａのアスペクト比は配線フォトビア４４ａｂのアスペクト比より大きく、配線フォトビア４４ａｂのアスペクト比は配線フォトビア４４ａｃのアスペクト比より大きい。配線フォトビア４４ａａと配線フォトビア４４ａｂと配線フォトビア４４ａｃとは、配線４４ｂとは電気的に接続している。このような構成を有することで、銅配線層４４を介して、メモリチップ３３ｘ、３３ｙとストレージコントローラ・チップ３３ｚと再配線層４２とは電気的に接続される。
【0096】
配線フォトビア４４ａａ、４４ａｂ、４４ａｃは、メモリチップ３３ｘ、３３ｙとストレージコントローラ・チップ３３ｚの外周端Ａに重畳しない位置にある。再配線層４２の配線フォトビア４５および４７もメモリチップ３３ｘ、３３ｙとストレージコントローラ・チップ３３ｚの外周端Ａに重畳しない位置にある。さらに、外部接続端子４９は、メモリチップ３３ｘ、３３ｙとストレージコントローラ・チップ３３ｚの外周端Ａに重畳しない位置にあることが好ましい。また、半田ボール５１も、メモリチップ３３ｘ、３３ｙとストレージコントローラ・チップ３３ｚの外周端Ａに重畳しない位置にあることが好ましい。ここで、メモリチップ３３ｘ、３３ｙとストレージコントローラ・チップ３３ｚの外周端Ａとは、上面視したときに確認できる多段に配置されるすべての外周端Ａを示す。このため、例えば、上段のメモリチップ３３ｙとストレージコントローラ・チップ３３ｚに覆われるメモリチップ３３ｘの一部の外周端（図２３のメモリチップ３３ｘ左端）上には、配線フォトビア４５および４７も外部接続端子４９も配置することができる。
【0097】
図２３において、ベース基板は基板１１を含む構成を示した。しかしながらこれに限定されず、図２４に示すように、半導体装置４０Ｂ’は、ベース基板として基板１１と離形層１２と配線層１３とを含んでもよい。また図には示さなかったが、配線層１３だけで構成されてもよい。このとき銅配線層４４は、配線層１３と接続する配線フォトビア４４ｃを含んでもよい。このような構成を有することで、銅配線層４４を介して、メモリチップ３３ｘ、３３ｙとストレージコントローラ・チップ３３ｚと、配線層１３と、再配線層４２とは３次元的に接続される。
【0098】
なお本発明は上記の実施形態および変形例に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。また、各実施形態および変形例は適宜組み合わせることが可能である。
【0099】
〈本発明の一実施形態に係る電子情報端末〉
本発明の一実施形態に係る電子情報端末（携帯電話、スマートフォン端末、タブレット端末等を含みこれに限られない。）は、端末の主プリント基板に搭載された三次元の半導体装置６０Ａ、６０Ｂ、４０Ａ、４０Ａ’、４０Ｂ、４０Ｂ’、のいずれか少なくとも一つを含む。チップ間の伝送距離が短く、インピーダンスを抑え、良好な大量のデータ通信が可能である。本発明の一実施形態においては、各半導体チップを積層実装することができ、実装面積を減らすことができるので、小型化の電子情報端末が実現できる。
本発明の一実施形態に係る電子情報端末（携帯電話、スマートフォン端末、タブレット端末等を含みこれに限られない。）は、端末の主プリント基板に搭載された三次元の半導体装置６０Ａ、６０Ｂ、４０Ａ、４０Ａ’、４０Ｂ、４０Ｂ’、のいずれか少なくとも一つを含む。チップ間の伝送距離が短く、インピーダンスを抑え、良好な大量のデータ通信が可能である。本発明の一実施形態においては、各半導体チップを積層実装することができ、実装面積を減らすことができるので、小型化の電子情報端末が実現できる。
【0100】
本発明の一実施形態においては、アプリケーション・プロセッサ・チップとＤＲＡＭやフラッシュ・メモリを三次元実装する例を示したが、電子回路素子はこれに限定されるものではなく、アプリケーション・プロセッサ・チップに代えて他の論理ＬＳＩやメモリ素子であってもかまわないし、ＤＲＡＭやフラッシュ・メモリに代えて他のメモリ素子や論理ＬＳＩ、ディスクリート、アナログ、ＲＦ素子であってもかまわない。これら電子回路素子は、半導体装置に限る必要はなく、受動素子、センサ素子、磁気デバイス、アンテナ等の電子回路の各種構成要素となりうる素子であってもよい。
【符号の説明】
【0101】
１０ 半導体装置（半製品１）
１１ 基板
１３ 配線層
４２ 再配線層
１７、１９、４４、４６、４８ 銅配線層
１８、４１、４３、４５、４７ ビア
２１ 感光性樹脂層
３３ 半導体素子（アプリケーション・プロセッサ・チップ）
４０ 半導体装置（半製品２）
１６、１０７ ソルダー・レジストまたは絶縁層
５１、６１ 半田ボール
１１ 基板
１３ 配線層
４２ 再配線層
１７、１９、４４、４６、４８ 銅配線層
１８、４１、４３、４５、４７ ビア
２１ 感光性樹脂層
３３ 半導体素子（アプリケーション・プロセッサ・チップ）
４０ 半導体装置（半製品２）
１６、１０７ ソルダー・レジストまたは絶縁層
５１、６１ 半田ボール
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】