特許 7372698 アンチヒューズ型ワンタイムプログラミングメモリセルアレイのためのプログラム制御回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-10-24

(45)【発行日】2023-11-01

(54)【発明の名称】アンチヒューズ型ワンタイムプログラミングメモリセルアレイのためのプログラム制御回路

(51)【国際特許分類】

   G11C 17/18 20060101AFI20231025BHJP

   G11C 17/16 20060101ALI20231025BHJP

【ＦＩ】

G11C17/18

G11C17/16 100

【請求項の数】 18

【外国語出願】

(21)【出願番号】P 2022113760

(22)【出願日】2022-07-15

(65)【公開番号】P2023073195

(43)【公開日】2023-05-25

【審査請求日】2022-09-29

(31)【優先権主張番号】63/279,184

(32)【優先日】2021-11-15

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】17/842,835

(32)【優先日】2022-06-17

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】512149787

【氏名又は名称】イーメモリー テクノロジー インコーポレイテッド

(74)【代理人】

【識別番号】110000154

【氏名又は名称】弁理士法人はるか国際特許事務所

(72)【発明者】

【氏名】チア－フ チャン

(72)【発明者】

【氏名】ポ－ピン ワン

(72)【発明者】

【氏名】ジェン－ユ ペン

【審査官】小林 紀和

(56)【参考文献】

【文献】米国特許出願公開第２００８／００９４８９２（ＵＳ，Ａ１）

【文献】特開平０８－３３０９４４（ＪＰ，Ａ）

【文献】特開２００６－１９６０７９（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ１１Ｃ １７／１８

Ｇ１１Ｃ １７／１６

(57)【特許請求の範囲】

【請求項1】

アンチヒューズ型ワンタイムプログラミングメモリセルアレイのアンチヒューズ制御線に結合されたプログラム制御回路であって、前記プログラム制御回路は、前記アンチヒューズ型ワンタイムプログラミングメモリセルアレイのうちの選択されたメモリセルをプログラムするプログラム電圧を生成し、前記プログラム制御回路は、
プログラム電圧発生器を備え、前記プログラム電圧発生器の出力端子は前記アンチヒューズ制御線に結合され、プログラムアクションの校正段階で、前記プログラム電圧発生器が前記アンチヒューズ制御線への校正電圧を生成し、前記プログラムアクションの少なくとも１つのプログラム段階で、前記プログラム電圧発生器は前記アンチヒューズ制御線への前記プログラム電圧を生成し、
前記プログラム制御回路は、前記プログラム電圧発生器に接続されたプログラム電圧調整回路を更に備え、前記プログラム電圧調整回路が破壊信号を受信し、前記破壊信号が活性化されない場合に、前記プログラム電圧調整回路が前記プログラム電圧を選択的に調整し、
前記プログラム制御回路は、前記プログラム電圧発生器に接続された比例電流発生器を更に備え、前記校正段階で、前記比例電流発生器は第１のノードへの校正電流を生成し、前記少なくとも１つのプログラム段階で、前記比例電流発生器は前記第１のノードへの動作電流を生成し、
前記プログラム制御回路は、前記第１のノードに接続された電流サンプリング回路を更に備え、前記校正段階で、前記電流サンプリング回路が前記校正電流をサンプリング電圧に変換し、前記少なくとも１つのプログラム段階で、前記電流サンプリング回路が前記サンプリング電圧にしたがって前記校正電流を生成し、前記校正電流が前記第１のノードから接地端子へ流れ、
前記プログラム制御回路は、第１のスイッチを更に備え、前記第１のスイッチの第１の端子が前記第１のノードに接続され、
前記プログラム制御回路は、第２のスイッチを更に備え、前記第２のスイッチの第１の端子が前記第１のノードに接続され、前記校正段階で、前記第１のスイッチ及び前記第２のスイッチが開状態を有し、前記少なくとも１つのプログラム段階で、前記第１のスイッチ及び前記第２のスイッチが閉状態を有し、
前記プログラム制御回路は、カレントミラーを更に備え、前記カレントミラーの電流入力端子が第１の基準プログラム電流を受け取り、前記カレントミラーのカレントミラー端子が第２の基準プログラム電流を生成し、前記カレントミラー端子が前記第１のスイッチの第２の端子に接続され、前記少なくとも１つのプログラム段階で、前記第２の基準プログラム電流が前記第１のノードから前記カレントミラーの前記カレントミラー端子へ流れ、
前記プログラム制御回路は、前記第２のスイッチの第２の端子に接続された検出回路を更に備え、前記少なくとも１つのプログラム段階で、前記検出回路が前記選択されたメモリセルによって生成されたプログラム電流を判断し、前記プログラム電流が十分であると前記検出回路が判断した場合、前記破壊信号が前記検出回路によって活性化される、
プログラム制御回路。

【請求項2】

前記プログラム電圧発生器は、
演算増幅器を備え、前記演算増幅器の第１の入力端子が基準電圧を受け取り、
前記プログラム電圧発生器は、第１のトランジスタを更に備え、前記第１のトランジスタのソース端子が第１の供給電圧を受け取り、前記第１のトランジスタのゲート端子が前記演算増幅器の出力端子に接続され、前記第１のトランジスタのドレイン端子が第２のノードに接続され、
前記プログラム電圧発生器は、前記第２のノードと前記接地端子との間に直列で接続された第１の抵抗器及び第２の抵抗器を更に備え、前記第１の抵抗器及び前記第２の抵抗器が第３のノードに接続され、前記第３のノードが、前記演算増幅器の第２の入力端子に接続され、前記第２のノードが前記アンチヒューズ制御線に結合される、
請求項１に記載のプログラム制御回路。

【請求項3】

前記比例電流発生器は、第２のトランジスタを備え、前記第２のトランジスタのソース端子が前記第１の供給電圧を受け取り、前記第２のトランジスタのゲート端子が前記演算増幅器の前記出力端子に接続され、前記第２のトランジスタのドレイン端子が前記第１のノードに接続される、請求項２に記載のプログラム制御回路。

【請求項4】

前記プログラム制御回路は、チャージポンプを更に備え、前記チャージポンプが第２の供給電圧及び振動信号を受け取り、前記第２の供給電圧が、前記振動信号にしたがって前記チャージポンプによって前記第１の供給電圧に昇圧される、請求項２に記載のプログラム制御回路。

【請求項5】

前記プログラム電圧調整回路が、前記プログラム電圧発生器において、前記第１の抵抗器の抵抗値に対する前記第２の抵抗器の抵抗値の比率を調整する調整信号を生成し、又は前記プログラム電圧調整回路が、前記調整信号にしたがって前記基準電圧を調整する、請求項２に記載のプログラム制御回路。

【請求項6】

前記電流サンプリング回路は、
第３のトランジスタを備え、前記第３のトランジスタのドレイン端子が前記第１のノードに接続され、前記第３のトランジスタのソース端子が前記接地端子に接続され、
前記電流サンプリング回路は、第１のコンデンサを更に備え、前記第１のコンデンサの第１の端子が前記第３のトランジスタのゲート端子に接続され、前記第１のコンデンサの第２の端子が前記接地端子に接続され、
前記電流サンプリング回路は、第３のスイッチを更に備え、前記第３のスイッチの第１の端子が第１のノードに接続され、前記第３のスイッチの第２の端子が前記第３のトランジスタの前記ゲート端子に接続され、前記第３のスイッチが前記校正段階で閉状態を有し、前記第３のスイッチが前記少なくとも１つのプログラム段階で開状態を有する、
請求項１に記載のプログラム制御回路。

【請求項7】

前記プログラム制御回路は第４のスイッチを更に備え、前記第４のスイッチの第１の端子が前記第３のトランジスタの前記ゲート端子に接続され、前記第４のスイッチの第２の端子が前記接地端子に接続され、前記第４のスイッチが前記校正段階前に前記閉状態を有し、前記第４のスイッチが前記校正段階及び前記少なくとも１つのプログラム段階に開状態を有する、
請求項６に記載のプログラム制御回路。

【請求項8】

前記カレントミラーは、
第４のトランジスタを備え、前記第４のトランジスタのドレイン端子が前記第１の基準プログラム電流を受け取り、前記第４のトランジスタの前記ドレイン端子が前記第４のトランジスタのゲート端子に接続され、前記第４のトランジスタのソース端子が前記接地端子に接続され、
前記カレントミラーは、第５のトランジスタを更に備え、前記第５のトランジスタのドレイン端子が前記第１のスイッチの前記第２の端子に接続され、前記第５のトランジスタのゲート端子が前記第４のトランジスタの前記ゲート端子に接続され、前記第５のトランジスタのソース端子が前記接地端子に接続される、
請求項１に記載のプログラム制御回路。

【請求項9】

電流検出経路が前記第１のノードと前記検出回路との間に形成され、前記検出回路が電流コンパレータであり、前記電流検出経路を流れる検出電流が閾値電流よりも大きい場合、前記検出回路は、前記プログラム電流が十分であることを判断し、前記破壊信号が前記電流コンパレータによって活性化される、請求項１に記載のプログラム制御回路。

【請求項10】

前記検出回路は、
第２のコンデンサ及びリセットトランジスタを備える積分回路を備え、前記第２のコンデンサの第１の端子が前記第２のスイッチの前記第２の端子に接続され、前記第２のコンデンサの第２の端子が前記接地端子に接続され、前記リセットトランジスタのドレイン端子が前記第２のスイッチの前記第２の端子に接続され、前記リセットトランジスタのソース端子が前記接地端子に接続され、前記リセットトランジスタのゲート端子がリセット信号を受信し、
前記検出回路は、コンパレータを更に備え、前記コンパレータの第１の端子が前記第２のスイッチの前記第２の端子に接続され、前記コンパレータの第２の端子が閾値電圧を受け取り、前記コンパレータの出力端子が前記破壊信号を生成し、
検出電流が前記第２のコンデンサを充電し、前記第２のコンデンサの電圧が前記閾値電圧よりも大きい場合、前記検出回路は、前記プログラム電流が十分であると判断し、前記破壊信号が前記コンパレータによって活性化される、
請求項１に記載のプログラム制御回路。

【請求項11】

前記プログラム制御回路は、前記破壊信号を受信する確認回路を更に備え、前記破壊信号が指定時間分だけ活性化された場合、前記確認回路がプログラム完了信号を生成する、請求項１に記載のプログラム制御回路。

【請求項12】

前記確認回路は、カウンタを備え、前記カウンタがクロック信号を受信し、前記カウンタのイネーブル端子が前記破壊信号を受信し、前記破壊信号が活性化された時、前記カウンタがカウントを開始し、前記カウンタが指定の数までカウントすると、前記カウンタが前記プログラム完了信号を生成する、請求項１１に記載のプログラム制御回路。

【請求項13】

前記プログラム制御回路は、電圧クランプ回路を更に備え、前記電圧クランプ回路が前記第１のノードに接続され、前記第１のノードの電圧が前記電圧クランプ回路によって指定の電圧へクランプされる、請求項１に記載のプログラム制御回路。

【請求項14】

前記プログラム電圧発生器は、
演算増幅器を備え、前記演算増幅器の第１の入力端子が基準電圧を受け取り、
前記プログラム電圧発生器は、第１のトランジスタを更に備え、前記第１のトランジスタのソース端子が第１の供給電圧を受け取り、前記第１のトランジスタのゲート端子が前記演算増幅器の出力端子に接続され、
前記プログラム電圧発生器は、第２のトランジスタを更に備え、前記第２のトランジスタのソース端子が前記第１のトランジスタのドレイン端子に接続され、前記第２のトランジスタのゲート端子が第１のバイアス電圧を受け取り、前記第２のトランジスタのドレイン端子が第２のノードに接続され、
前記プログラム電圧発生器は、前記第２のノードと前記接地端子との間に直列で接続された第１の抵抗器及び第２の抵抗器を更に備え、前記第１の抵抗器及び前記第２の抵抗器が第３のノードに接続され、前記第３のノードが、前記演算増幅器の第２の入力端子に接続され、前記第２のノードが前記アンチヒューズ制御線に結合される、
請求項１に記載のプログラム制御回路。

【請求項15】

前記比例電流発生器は、
第３のトランジスタを備え、前記第３のトランジスタのソース端子が前記第１の供給電圧を受け取り、前記第３のトランジスタのゲート端子が前記演算増幅器の前記出力端子に接続され、
前記比例電流発生器は、第４のトランジスタを更に備え、前記第４のトランジスタのソース端子が前記第３のトランジスタのドレイン端子に接続され、前記第４のトランジスタのゲート端子が第１のバイアス電圧を受け取り、前記第４のトランジスタのドレイン端子が前記第１のノードに接続される、
請求項１４に記載のプログラム制御回路。

【請求項16】

前記プログラム制御回路は、チャージポンプを更に備え、前記チャージポンプが第２の供給電圧及び振動信号を受け取り、前記第２の供給電圧が、前記振動信号にしたがって前記チャージポンプによって前記第１の供給電圧に昇圧される、請求項１４に記載のプログラム制御回路。

【請求項17】

前記電流サンプリング回路は、
第５のトランジスタを備え、前記第５のトランジスタのドレイン端子が前記第１のノードに接続され、前記第５のトランジスタのゲート端子が第２のバイアス電圧を受け取り、
前記電流サンプリング回路は、第６のトランジスタを更に備え、前記第６のトランジスタのドレイン端子が前記第５のトランジスタのソース端子に接続され、前記第６のトランジスタのソース端子が前記接地端子に接続され、
前記電流サンプリング回路は、第１のコンデンサを更に備え、前記第１のコンデンサの第１の端子が前記第６のトランジスタのゲート端子に接続され、前記第１のコンデンサの第２の端子が前記接地端子に接続され、
前記電流サンプリング回路は、第３のスイッチを更に備え、前記第３のスイッチの第１の端子が前記第６のトランジスタの前記ゲート端子に接続され、前記第３のスイッチの第２の端子が前記接地端子に接続され、
前記電流サンプリング回路は、第４のスイッチを更に備え、前記第４のスイッチの第１の端子が第１のノードに接続され、前記第４のスイッチの第２の端子が前記第６のトランジスタの前記ゲート端子に接続される、
請求項１に記載のプログラム制御回路。

【請求項18】

前記カレントミラーは、
第７のトランジスタを備え、前記第７のトランジスタのドレイン端子が前記基準プログラム電流を受け取り、前記第７のトランジスタのゲート端子が前記第２のバイアス電圧を受け取り、
前記カレントミラーは、第８のトランジスタを更に備え、前記第８のトランジスタのドレイン端子が前記第７のトランジスタのソース端子に接続され、前記第８のトランジスタのゲート端子が前記第７のトランジスタの前記ドレイン端子に接続され、前記第８のトランジスタのソース端子が前記接地端子に接続され、
前記カレントミラーは、第９のトランジスタを更に備え、前記第９のトランジスタのドレイン端子が前記第１のスイッチの前記第２の端子に接続され、前記第９のトランジスタのゲート端子が前記第２のバイアス電圧を受け取り、
前記カレントミラーは、第１０のトランジスタを更に備え、前記第１０のトランジスタのドレイン端子が前記第９のトランジスタのソース端子に接続され、前記第１０のトランジスタのゲート端子が前記第８のトランジスタの前記ゲート端子に接続され、前記第１０のトランジスタのソース端子が前記接地端子に接続される、
請求項１７に記載のプログラム制御回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、メモリセルのための制御回路に関し、より詳しくはアンチヒューズ型ワンタイムプログラミングメモリセルアレイのためのプログラム制御回路に関する。

【背景技術】

【0002】

よく知られるように、不揮発性メモリは、マルチタイムプログラミングメモリ（ＭＴＰメモリとも呼ばれる）、ワンタイムプログラミングメモリ（ＯＴＰメモリとも呼ばれる）、およびマスク読出し専用メモリ（マスクＲＯＭとも呼ばれる）に分類され得る。一般に、ＭＴＰメモリは、多数回プログラムされることが可能であり、ＭＴＰメモリの格納データは多数回修正されることが可能である。一方、ＯＴＰメモリは一度のプログラムが可能である。ＯＴＰメモリがプログラムされた後は、格納データは修正できない。更に、マスクＲＯＭは工場を出た後に全ての格納データがそこに記録される。ユーザは、マスクＲＯＭから格納データを読み出すことのみ可能であるが、マスクＲＯＭをプログラムすることはできない。

【0003】

例えば、アンチヒューズ型ＯＴＰメモリのメモリセルがプログラムされる前は、アンチヒューズ型ＯＴＰメモリのメモリセルは高抵抗記憶状態を有する。アンチヒューズ型ＯＴＰメモリのメモリセルがプログラムされた後は、アンチヒューズ型ＯＴＰメモリのメモリセルは低抵抗記憶状態を有する。アンチヒューズ型ＯＴＰメモリのメモリセルがプログラムされた後は、格納データは変更されることができない。

【0004】

図１Ａ及び図１Ｂは、２つの従来のアンチヒューズ型ＯＴＰメモリセルを図示する概略的な等価回路図である。以下において、アンチヒューズ型ＯＴＰメモリセルを略してＯＴＰメモリセルと呼ぶ。

【0005】

図１Ａに示すように、ＯＴＰメモリセル１００は、三端子デバイスである。ＯＴＰメモリセル１００の第１の端子ｘは、ビット線ＢＬに接続される。ＯＴＰメモリセル１００の第２の端子ｙは、ワード線ＷＬに接続される。ＯＴＰメモリセル１００の第３の端子ｚは、アンチヒューズ制御線ＡＦに接続される。ＯＴＰメモリセル１００は、選択トランジスタＭ_Ｓと、アンチヒューズトランジスタＭ_ＡＦとを備える。選択トランジスタＭ_Ｓの第１のドレイン／ソース端子は、ビット線ＢＬに接続される。選択トランジスタＭ_Ｓのゲート端子は、ワード線ＷＬに接続される。選択トランジスタＭ_Ｓの第２のドレイン／ソース端子は、アンチヒューズトランジスタＭ_ＡＦの第１のドレイン／ソース端子に接続される。アンチヒューズトランジスタＭ_ＡＦのゲート端子は、アンチヒューズ制御線ＡＦに接続される。アンチヒューズトランジスタＭ_ＡＦの第２のドレイン／ソース端子は、浮遊状態を有する。アンチヒューズトランジスタＭ_ＡＦの第２のドレイン／ソース端子が浮遊状態を有するため、アンチヒューズトランジスタＭ_ＡＦは、コンデンサと考えることができる。更に、ＯＴＰメモリセル１００が、１つのトランジスタと、１つのコンデンサとを含むため、ＯＴＰメモリセル１００は１Ｔ１Ｃセルと呼ばれ得る。

【0006】

図１Ｂに示すように、ＯＴＰメモリセル１０２は、四端子デバイスである。ＯＴＰメモリセル１０２の第１の端子ｘは、ビット線ＢＬに接続される。ＯＴＰメモリセル１０２の第２の端子ｙは、ワード線ＷＬに接続される。ＯＴＰメモリセル１０２の第３の端子ｚは、アンチヒューズ制御線ＡＦに接続される。ＯＴＰメモリセル１０２の第４の端子ｗは、後段の制御線ＦＬに接続される。図１Ｂに示すように、ＯＴＰメモリセル１０２は、選択トランジスタＭ_Ｓと、後段のトランジスタＭ_ＦＬと、アンチヒューズトランジスタＭ_ＡＦとを備える。選択トランジスタＭ_Ｓの第１のドレイン／ソース端子は、ビット線ＢＬに接続される。選択トランジスタＭ_Ｓのゲート端子は、ワード線ＷＬに接続される。選択トランジスタＭ_Ｓの第２のドレイン／ソース端子は、後段のトランジスタＭ_ＦＬの第１のドレイン／ソース端子に接続される。後段のトランジスタＭ_ＦＬのゲート端子は、後段の制御線ＦＬに接続される。後段のトランジスタＭ_ＦＬの第２のドレイン／ソース端子は、アンチヒューズトランジスタＭ_ＡＦの第１のドレイン／ソース端子に接続される。アンチヒューズトランジスタＭ_ＡＦのゲート端子は、アンチヒューズ制御線ＡＦに接続される。アンチヒューズトランジスタＭ_ＡＦの第２のドレイン／ソース端子は、浮遊状態を有する。アンチヒューズトランジスタＭ_ＡＦの第２のドレイン／ソース端子が浮遊状態を有するため、アンチヒューズトランジスタＭ_ＡＦは、コンデンサと考えることができる。更に、ＯＴＰメモリセル１０２は、２つのトランジスタと、１つのコンデンサとを含むため、ＯＴＰメモリセル１０２は２Ｔ１Ｃセルと呼ばれ得る。

【0007】

ＯＴＰメモリセルの構造は規定されていない。例えば、アンチヒューズトランジスタＭ_ＡＦと、より多くのトランジスタとは、もう１つのＯＴＰメモリセルとして協同的に形成され得る。

【0008】

図１Ａに示すようにＯＴＰメモリセル１００で実行されたプログラムアクション及びプログラム抑制アクションが、以下の通り説明される。図２Ａは、図１Ａに示すような従来のＯＴＰメモリセルに対してプログラムアクションを実行するための関連バイアス電圧を概略的に示す。図２Ｂは、図１Ａに示すような従来のＯＴＰメモリセルに対してプログラム抑制アクションを実行するための関連バイアス電圧を概略的に示す。

【0009】

図２Ａを参照されたい。プログラムアクションが実行されると、アンチヒューズ制御線ＡＦはプログラムパルスを受け取り、ビット線ＢＬはグランド電圧（０Ｖ）を受け取り、ワード線ＷＬはオン電圧Ｖ_ＯＮを受け取る。結果として、ワード線ＷＬが活性化される。例えば、プログラムパルスのパルス高はプログラム電圧Ｖ_ＰＰに等しく、プログラムパルスのパルス幅はＴである。

【0010】

プログラムアクションが実行されると、選択トランジスタＭ_Ｓはオン状態となり、ビット線ＢＬのグランド電圧（０Ｖ）は、アンチヒューズトランジスタＭ_ＡＦの第１のドレイン／ソース端子に伝達される。アンチヒューズ制御線ＡＦがプログラムパルスを受け取ると、アンチヒューズトランジスタＭ_ＡＦのゲート端子と第１のドレイン／ソース端子との間の電圧ストレスは、プログラム電圧Ｖ_ＰＰに等しい。この状況において、アンチヒューズトランジスタＭ_ＡＦのゲート酸化膜層が破壊され、プログラム電流Ｉｐが生成される。結果として、アンチヒューズトランジスタＭ_ＡＦのゲート端子と、第１のドレイン／ソース端子との間の領域が低抵抗値を有する。すなわち、ＯＴＰメモリセル１００は低抵抗記憶状態となるようにプログラムされる。

【0011】

図２Ｂを参照されたい。プログラム抑制アクションが実行されると、アンチヒューズ制御線ＡＦはプログラムパルスを受け取り、ビット線ＢＬはグランド電圧（０Ｖ）を受け取り、ワード線ＷＬはオフ電圧Ｖ_ＯＦＦを受け取る。結果として、ワード線ＷＬが非活性化される。

【0012】

プログラム抑制アクションが実行されると、選択トランジスタＭ_Ｓはオフ状態となり、ビット線ＢＬのグランド電圧（０Ｖ）は、アンチヒューズトランジスタＭ_ＡＦの第１のドレイン／ソース端子に伝達されることができない。アンチヒューズ制御線ＡＦがプログラムパルスを受け取ると、アンチヒューズトランジスタＭ_ＡＦのゲート端子と第１のドレイン／ソース端子との間の電圧ストレスは、非常に低くなる。この状況において、アンチヒューズトランジスタＭ_ＡＦのゲート酸化膜層は破壊されず、アンチヒューズトランジスタＭ_ＡＦのゲート端子と、第１のドレイン／ソース端子との間の領域は、高抵抗値を有する状態に維持される。すなわち、ＯＴＰメモリセル１００は高抵抗記憶状態を有する。

【0013】

図２Ｂを再度参照されたい。プログラム抑制アクションが実行されると、アンチヒューズ制御線ＡＦがプログラムパルスを受け取り、ビット線ＢＬがグランド電圧（０Ｖ）を受け取る。ワード線ＷＬは非活性化されるが、選択トランジスタＭ_Ｓは、プログラム電圧Ｖ_ＰＰに応答して漏れ電流Ｉ_Ｌを生成し得る。例えば、漏れ電流Ｉ_Ｌは、ゲート誘導ドレイン漏れ（ＧＩＤＬ）電流を含む。

【0014】

図３は、プログラムアクションが実行された時のＯＴＰメモリセルアレイと関連バイアス電圧とを図示する概略回路図である。メモリセルアレイは、Ｍ×ＮのＯＴＰメモリセルを含み、ここでＭ及びＮは正の整数である。図示のため、メモリセルアレイは、３×３のＯＴＰメモリセルｃ１１～ｃ３３を備える。ＯＴＰメモリセルｃ１１～ｃ３３のそれぞれは、図１Ａに示すような構造を有する。なお、ＯＴＰメモリセルの構造は限定されないことに留意されたい。例えば、図１Ｂの複数のＯＴＰメモリセルは、メモリセルアレイとして協同的に形成され得る。

【0015】

メモリセルアレイの第１の行において、ＯＴＰメモリセルｃ１１～ｃ１３の第１の端子は対応するビット線ＢＬ１～ＢＬ３にそれぞれ接続され、ＯＴＰメモリセルｃ１１～ｃ１３の第２の端子はワード線ＷＬ１に接続され、ＯＴＰメモリセルｃ１１～ｃ１３の第３の端子はアンチヒューズ制御線ＡＦに接続される。メモリセルアレイの第２の行において、ＯＴＰメモリセルｃ２１～ｃ２３の第１の端子は対応するビット線ＢＬ１～ＢＬ３にそれぞれ接続され、ＯＴＰメモリセルｃ２１～ｃ２３の第２の端子はワード線ＷＬ２に接続され、ＯＴＰメモリセルｃ２１～ｃ２３の第３の端子はアンチヒューズ制御線ＡＦに接続される。メモリセルアレイの第３の行において、ＯＴＰメモリセルｃ３１～ｃ３３の第１の端子は対応するビット線ＢＬ１～ＢＬ３にそれぞれ接続され、ＯＴＰメモリセルｃ３１～ｃ３３の第２の端子はワード線ＷＬ３に接続され、ＯＴＰメモリセルｃ３１～ｃ３３の第３の端子はアンチヒューズ制御線ＡＦに接続される。

【0016】

メモリセルアレイのいずれかのＯＴＰメモリセルがプログラムアクションを受けた場合、アンチヒューズ制御線ＡＦはプログラムパルスを受け取り、対応するワード線が活性化される。他のワード線は非活性化される。更に、対応するビット線はグランド電圧（０Ｖ）を受け取り、他のビット線は浮遊状態を有する。プログラムアクションがメモリセルアレイのＯＴＰメモリセルｃ１１に実行されると、アンチヒューズ制御線ＡＦはプログラムパルスを受け取り、ワード線ＷＬ１はオン電圧Ｖ_ＯＮを受け取り、他のワード線ＷＬ２及びＷＬ３はオフ電圧Ｖ_ＯＦＦを受け取り、ビット線ＢＬ１はグランド電圧（０Ｖ）を受け取り、他のビット線ＢＬ２及びＢＬ３は浮遊状態を有する。結果として、ワード線ＷＬ１が活性化され、他のワード線ＷＬ２及びＷＬ３が非活性化される。プログラムパルスのパルス高はプログラム電圧Ｖ_ＰＰに等しく、プログラムパルスのパルス幅はＴである。例えば、パルス幅Ｔは１０μｓ、プログラム電圧Ｖ_ＰＰは６．５Ｖ、オン電圧Ｖ_ＯＮは３Ｖ、オフ電圧Ｖ_ＯＦＦは０Ｖである。バイアス電圧及びパルス幅Ｔは、実践上の要件にしたがって異なってもよい。例えば、いくつかの場合において、ビット線ＢＬ２及びＢＬ３は、グランド電圧（０Ｖ）を受け取る。

【0017】

図３を再度参照されたい。上述したように、ビット線ＢＬ２及びＢＬ３は浮遊状態を有する。結果として、ワード線ＷＬ１～ＷＬ３が活性化されているか、非活性化されているかにかかわらず、メモリセルアレイの第２の列のＯＴＰメモリセルｃ１２、ｃ２２及びｃ３２の記憶状態とメモリセルアレイの第３の列のＯＴＰメモリセルｃ１３、ｃ２３及びｃ３３の記憶状態は、不変状態が維持される。

【0018】

メモリセルアレイの第１の列において、アンチヒューズ制御線ＡＦはプログラムパルスを受け取り、ビット線ＢＬ１はグランド電圧（０Ｖ）を受け取り、ワード線ＷＬ１はオン電圧Ｖ_ＯＮを受け取り、他のワード線ＷＬ２及びＷＬ３はオフ電圧Ｖ_ＯＦＦを受け取る。結果として、ＯＴＰメモリセルｃ１１は選択メモリセルとなり、ＯＴＰメモリセルｃ２１及びｃ３１は非選択メモリセルとなる。

【0019】

ＯＴＰメモリセルｃ１１において、選択トランジスタＭ_Ｓ１がオン状態にされる。この状況では、アンチヒューズトランジスタＭ_ＡＦ１のゲート酸化膜層が破壊され、プログラム電流Ｉｐが生成される。結果として、ＯＴＰメモリセルｃ１１は低抵抗記憶状態となるようにプログラムされる。

【0020】

ＯＴＰメモリセルｃ２１において、選択トランジスタＭ_Ｓ２がオフ状態にされる。この状況では、アンチヒューズトランジスタＭ_ＡＦ２のゲート酸化膜層が破壊されない。結果として、ＯＴＰメモリセルｃ２１は高抵抗記憶状態に維持される。同様に、ＯＴＰメモリセルｃ３１の選択トランジスタＭ_Ｓ３がオフ状態にされる。そのため、アンチヒューズトランジスタＭ_ＡＦ３のゲート酸化膜層が破壊されない。結果として、ＯＴＰメモリセルｃ３１は高抵抗記憶状態に維持される。

【0021】

上述したように、アンチヒューズ制御線ＡＦがプログラムパルスを受け取り、ビット線ＢＬ１はグランド電圧（０Ｖ）を受け取る。ワード線ＷＬ２及びＷＬ３が非活性化されるが、ＯＴＰメモリセルｃ２１は漏れ電流Ｉ_Ｌ２を生成し、ＯＴＰメモリセルｃ３１が漏れ電流Ｉ_Ｌ３を生成する。換言すれば、アンチヒューズ制御線ＡＦを流れる合計電流は、Ｉ_ＡＦ＝Ｉ_Ｐ＋Ｉ_Ｌ２＋Ｉ_Ｌ３のように表される。

【0022】

上述したように、プログラムアクションがＯＴＰメモリセルに実行された時に、プログラムパルスが提供される。プログラムパルスのパルス高はプログラム電圧Ｖ_ＰＰに等しい。プログラムパルスのパルス幅はＴである。ただし、半導体チップのプロセス変動に起因して、アンチヒューズトランジスタＭ_ＡＦ１のゲート酸化膜層が破壊される時を正確に予測することはできない。

【0023】

例えば、いくつかの状況において、アンチヒューズトランジスタＭ_ＡＦ１のゲート酸化膜層は、プログラムパルスをアンチヒューズ制御線ＡＦへ提供する初期段階中に破壊される。ＯＴＰメモリセルｃ１１が過剰にプログラムされているため、ＯＴＰメモリセルｃ１１が劣化し易くなる。状況によっては、アンチヒューズトランジスタＭ_ＡＦ１のゲート酸化膜層は、パルス幅Ｔの持続期間が経過した後に破壊されない。この状況では、プログラムパルスのパルス高又はパルス幅を増やし、その後、再度プログラムアクションを実行する必要がある。

【0024】

非特許文献１では、Ｓｅｌｆ－Ａｄａｐｔｉｖｅ Ｗｒｉｔｅ Ｍｏｄｅ（ＳＡＷＭ）モジュールが提供される。ＳＡＷＭモジュールは、設定／リセット時においてリアルタイムにセルの抵抗を監視し、セル抵抗スイッチを示すフィードバック信号ＦＢを評決モジュールに提供する。

【先行技術文献】

【非特許文献】

【0025】

【文献】「Ａ ０．１３μｍ ８Ｍｂ Ｌｏｇｉｃ－Ｂａｓｅｄ ＣｕｘＳｉｙＯ ＲｅＲＯＭ Ｗｉｔｈ Ｓｅｌｆ－Ａｄａｐｔｉｖｅ Ｏｐｅｒａｔｉｏｎ ｆｏｒ Ｙｉｅｌｄ Ｅｎｈａｎｃｅｍｅｎｔ ａｎｄ Ｐｏｗｅｒ Ｒｅｄｕｃｔｉｏｎ」、ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ－Ｓｔａｔｅ Ｃｉｒｃｕｉｔ、Ｖｏｌ．４８、Ｎｏ．５、２０１３年５月

【発明の概要】

【課題を解決するための手段】

【0026】

本発明の一実施形態は、プログラム制御回路を提供する。プログラム制御回路は、アンチヒューズ型ワンタイムプログラミングメモリセルアレイのアンチヒューズ制御線に結合される。プログラム制御回路は、アンチヒューズ型ワンタイムプログラミングメモリセルアレイのうちの選択されたメモリセルをプログラムするプログラム電圧を生成する。プログラム制御回路は、プログラム電圧発生器と、プログラム電圧調整回路と、比例電流発生器と、電流サンプリング回路と、第１のスイッチと、第２のスイッチと、カレントミラーと、検出回路とを備える。プログラム電圧発生器の出力端子がアンチヒューズ制御線に結合される。プログラムアクションの校正段階で、プログラム電圧発生器はアンチヒューズ制御線への校正電圧を生成する。プログラムアクションの少なくとも１つのプログラム段階で、プログラム電圧発生器はアンチヒューズ制御線へのプログラム電圧を生成する。プログラム電圧調整回路はプログラム電圧発生器に接続される。プログラム電圧調整回路は、破壊信号を受信する。破壊信号が活性化されない時、プログラム電圧調整回路は、プログラム電圧を選択的に調整する。比例電流発生器は、プログラム電圧発生器に接続される。校正段階で、比例電流発生器は、第１のノードへの校正電流を生成する。少なくとも１つのプログラム段階で、比例電流発生器は、第１のノードへの動作電流を生成する。電流サンプリング回路は、第１のノードに接続される。校正段階で、電流サンプリング回路が校正電流をサンプリング電圧に変換する。少なくとも１つのプログラム段階で、電流サンプリング回路は、サンプリング電圧にしたがって校正電流を生成する。校正電流は、第１のノードから接地端子へ流れる。第１のスイッチの第１の端子は、第１のノードに接続される。第２のスイッチの第１の端子は、第１のノードに接続される。校正段階で、第１のスイッチ及び第２のスイッチは、開状態を有する。少なくとも１つのプログラム段階で、第１のスイッチ及び第２のスイッチは閉状態を有する。カレントミラーの電流入力端子は、第１の基準プログラム電流を受け取る。カレントミラーのカレントミラー端子は第２の基準プログラム電流を生成し、カレントミラー端子は、第１のスイッチの第２の端子に接続される。少なくとも１つのプログラム段階で、第２の基準プログラム電流は、第１のノードからカレントミラーのカレントミラー端子へ流れる。検出回路は、第２のスイッチの第２の端子に接続される。少なくとも１つのプログラム段階で、検出回路は、選択されたメモリセルによって生成されたプログラム電流の大きさを判断する。プログラム電流が十分であると検出回路が判断した場合、破壊信号が検出回路によって活性化される。

【0027】

本発明の多くの目的、特徴及び利点は、添付図面を併せて参照した場合に、本発明の実施形態の以下の詳細な説明を読むことによって容易に明らかとなるであろう。ただし、本明細書で用いられる図面は説明を目的としたものであり、限定するとしてみなされるべきではない。

【0028】

本発明の上記の目的及び利点は、以下の詳細な説明及び添付図面を精読することによって、当業者にとってより容易に明らかとなるであろう。

【図面の簡単な説明】

【0029】

【図1A】（先行技術）従来のアンチヒューズ型ＯＴＰメモリセルを図示する概略的な等価回路図である。

【図1B】（先行技術）従来のアンチヒューズ型ＯＴＰメモリセルを図示する概略的な等価回路図である。

【図2A】（先行技術）図１Ａに示すように従来のＯＴＰメモリセルに対してプログラムアクションを実行するための関連バイアス電圧を概略的に示す図である。

【図2B】（先行技術）図１Ａに示すように従来のＯＴＰメモリセルに対してプログラム抑制アクションを実行するための関連バイアス電圧を概略的に示す図である。

【図3】（先行技術）プログラムアクションが実行された時のＯＴＰメモリセルアレイと関連バイアス電圧とを図示する概略回路図である。

【図4A】本発明の第１の実施形態による、アンチヒューズ型ワンタイムプログラミングメモリセルアレイのためのプログラム制御回路を図示する概略回路図である。

【図4B】本発明の第１の実施形態による、プログラム制御回路のためのプログラム制御方法のフローチャートである。

【図5A】プログラム段階における図４Ａのプログラム制御回路の動作を図示する概略回路図である。

【図5B】プログラム段階における図４Ａのプログラム制御回路の動作を図示する概略回路図である。

【図5C】プログラム段階における図４Ａのプログラム制御回路の関連信号を図示する概略タイミング波形図である。

【図6】本発明の第２の実施形態による、アンチヒューズ型ワンタイムプログラミングメモリセルアレイのためのプログラム制御回路を図示する概略回路図である。

【図7】本発明の第３の実施形態による、アンチヒューズ型ワンタイムプログラミングメモリセルアレイのためのプログラム制御回路を図示する概略回路図である。

【図8】本発明の第４の実施形態による、アンチヒューズ型ワンタイムプログラミングメモリセルアレイのためのプログラム制御回路を図示する概略回路図である。

【図9A】本発明のプログラム制御回路におけるプログラム電圧調整回路及びプログラム電圧発生器の他の例を図示する概略回路図である。

【図9B】本発明のプログラム制御回路におけるプログラム電圧調整回路及びプログラム電圧発生器の他の例を図示する概略回路図である。

【図9C】プログラム段階におけるプログラム制御回路の関連信号を図示する概略タイミング波形図である。

【発明を実施するための形態】

【0030】

本発明は、アンチヒューズ型ワンタイムプログラミングメモリセルアレイのためのプログラム制御回路を提供する。プログラムアクションが実行されると、プログラム制御回路はプログラムパルスを提供しない。更に、プログラムアクションが実行されると、プログラム制御回路は、リアルタイムでＯＴＰメモリセルからのプログラム電流を監視し、適時にプログラム電圧を増加させる。プログラム制御回路が、ＯＴＰメモリセルによって生成されたプログラム電流が十分であると判断した場合、プログラム制御回路は、プログラムアクションが完了したことを確認する。

【0031】

図４Ａ及び図４Ｂを参照されたい。図４Ａは、本発明の第１の実施形態による、アンチヒューズ型ワンタイムプログラミングメモリセルアレイのためのプログラム制御回路を図示する概略回路図である。図４Ｂは、本発明の第１の実施形態による、プログラム制御回路のためのプログラム制御方法のフローチャートである。プログラム制御回路４００は、プログラム電圧調整回路４１０と、プログラム電圧発生器４２０と、比例電流発生器４３０と、検出回路４４０と、確認回路４５０と、電流サンプリング回路４６０と、カレントミラー４７０と、２つのスイッチＳ_１、Ｓ_２とを備える。いくつかの実施形態では、検出回路４４０は、電圧検出器又は電流検出器によって実施され得る。

【0032】

ノードａにおけるプログラム制御回路４００の出力端子は、メモリセルアレイのアンチヒューズ制御線ＡＦに結合される。加えて、プログラム制御回路４００の出力端子はプログラム電圧Ｖ_ＰＰを生成する。例えば、プログラム制御回路４００の出力端子は、図３に示すように、メモリセルアレイのアンチヒューズ制御線ＡＦに結合される。当然ながら、いくつかの他の実施形態では、プログラム制御回路４００の出力端子は、他のメモリセルアレイのアンチヒューズ制御線ＡＦに結合されてもよい。

【0033】

プログラムアクション中において、プログラム制御回路４００は、メモリセルアレイの選択されたメモリセルをプログラムできる。更に、プログラムアクションは、校正段階と、少なくとも１つのプログラム段階を含む。プログラム制御回路４００の動作は、以下で詳細に説明される。

【0034】

プログラム電圧発生器４２０は、演算増幅器ＯＰと、トランジスタＭ_Ｐ１と、抵抗器Ｒ_１と、抵抗器Ｒ_２とを備える。演算増幅器ＯＰの第１の入力端子は、基準電圧Ｖ_ＲＥＦを受け取る。トランジスタＭ_Ｐ１のソース端子は、供給電圧Ｖ_ＨＶを受け取る。トランジスタＭ_Ｐ１のゲート端子は、演算増幅器ＯＰの出力端子に接続される。トランジスタＭ_Ｐ１のドレイン端子は、第２のノードとも呼ばれるノードａに接続される。ノードａは、プログラム制御回路４００の出力端子である。ノードａは、プログラム電圧Ｖ_ＰＰをアンチヒューズ制御線ＡＦに提供するためにアンチヒューズ制御線ＡＦに結合される。２つの抵抗器Ｒ_１及びＲ_２は、ノードａと接地端子ＧＮＤとの間で直列に接続される。更に、２つの抵抗器Ｒ_１及びＲ_２は、第３のノードとも呼ばれるノードｂに接続される。ノードｂは、演算増幅器ＯＰの第２の入力端子に接続される。供給電圧Ｖ_ＨＶはプログラム電圧Ｖ_ＰＰより高い。プログラム電圧Ｖ_ＰＰは基準電圧Ｖ_ＲＥＦより高い。基準電圧Ｖ_ＲＥＦはグランド電圧（０Ｖ）より高い。

【0035】

更に、プログラム電圧Ｖ_ＰＰと基準電圧Ｖ_ＲＥＦとの間の関係は、Ｖ_ＰＰ＝（１＋Ｒ_２／Ｒ_１）×Ｖ_ＲＥＦのように表され得る。基準電圧Ｖ_ＲＥＦは、固定値を有する。抵抗器Ｒ_１は、固定抵抗値を有する。抵抗器Ｒ_２は、可変抵抗器である。抵抗器Ｒ_２の抵抗が増加するにつれ、値Ｒ_２／Ｒ_１が増加する。結果として、プログラム電圧Ｖ_ＰＰの大きさが増加する。本発明の教示を維持しながら、多くの修正及び改変を行われ得ることに留意されたい。例えば、他の実施形態では、プログラム電圧発生器４２０の抵抗器Ｒ_１は可変抵抗器であり、抵抗器Ｒ_２は、固定抵抗値を有する。抵抗器Ｒ_１の抵抗値に対する抵抗器Ｒ_２の抵抗値の比率を調整することによって、プログラム電圧Ｖ_ＰＰの大きさが対応して変化される。

【0036】

プログラム電圧調整回路４１０はプログラム電圧発生器４２０に接続される。プログラム電圧調整回路４１０は、プログラム電圧発生器４２０の値Ｒ_２／Ｒ_１を調整するために調整信号Ｔ_ＴＵＮを生成し、対応してプログラム電圧Ｖ_ＰＰを変化させる。更に、プログラム電圧調整回路４１０は、破壊信号Ｄ_ＲＵＰを受信する。プログラムアクションの校正段階において、プログラム電圧発生器４２０は、プログラム電圧調整回路４１０からの調整信号Ｔ_ＴＵＮにしたがってプログラム電圧Ｖ_ＰＰとして校正電圧を生成する。プログラム電圧Ｖ_ＰＰは、アンチヒューズ制御線ＡＦを介してメモリセルアレイへ伝達される。プログラムアクションのプログラム段階において、プログラム電圧発生器４２０の値Ｒ_２／Ｒ_１は、プログラム電圧調整回路４１０からの調整信号Ｔ_ＴＵＮにしたがって増加される。結果として、破壊信号Ｄ_ＲＵＰが活性化されるまで、プログラム電圧Ｖ_ＰＰは増加される。一実施形態では、調整信号Ｔ_ＴＵＮはデジタル符号である。デジタル符号の低い値は、プログラム電圧発生器４２０から出力されたプログラム電圧Ｖ_ＰＰの大きさが小さいことを表す。デジタル符号の高い値は、プログラム電圧発生器４２０から出力されたプログラム電圧Ｖ_ＰＰの大きさが大きいことを表す。調整信号Ｔ_ＴＵＮの例は限定されないことに留意されたい。例えば、他の実施形態では、調整信号Ｔ_ＴＵＮはアナログ信号である。

【0037】

比例電流発生器４３０は、トランジスタＭ_Ｐ２を備える。トランジスタＭ_Ｐ２のソース端子は、供給電圧Ｖ_ＨＶを受け取る。トランジスタＭ_Ｐ２のゲート端子は、演算増幅器ＯＰの出力端子に接続される。トランジスタＭ_Ｐ２のドレイン端子は、第１のノードとも呼ばれるノードｃに接続される。正常動作中には、トランジスタＭ_Ｐ１を流れる電流Ｉ_ＭＰ１とトランジスタＭ_Ｐ２を流れる電流Ｉ_ＭＰ２との間で比例関係が存在する。この比例関係は、トランジスタＭ_Ｐ１及びＭ_Ｐ２のサイズにしたがって決定される。例えば、トランジスタＭ_Ｐ１のサイズは、トランジスタＭ_Ｐ２のサイズのＮ倍である。結果として、電流Ｉ_ＭＰ１と電流Ｉ_ＭＰ２との関係は、Ｉ_ＭＰ２＝（１／Ｎ）×Ｉ_ＭＰ１のように表され得る。ただし、Ｎは２に等しい。すなわち、トランジスタＭ_Ｐ１のサイズはトランジスタＭ_Ｐ２のサイズの２倍であり、Ｉ_ＭＰ２＝（１／２）×Ｉ_ＭＰ１である。

【0038】

スイッチＳ_２の第１の端子はノードｃに接続される。スイッチＳ_２の第２の端子は検出回路４４０に接続される。プログラムアクションの校正段階では、スイッチＳ_２が開状態を有する。結果として、ノードｃは、検出回路４４０に接続されない。プログラムアクションのプログラム段階では、スイッチＳ_２が閉状態を有する。結果として、ノードｃと検出回路４４０との間の電流検出経路を形成するために、ノードｃは検出回路４４０に接続される。一方、検出回路４４０は、電流がその電流検出経路を介して検出回路４４０に流れるかを検出し、又は、検出回路４４０は、ノードｃでの電圧レベルが所定の閾値電圧よりも大きいかを検出できる。電流が検出回路４４０に流れることを検出回路４４０が検出した場合、又はノードｃでの電圧レベルが所定の閾値電圧よりも大きいことを検出回路４４０が検出した場合、それは、プログラム電流Ｉ_ｐの大きさが十分であることを意味する。この状況において、検出回路４４０は、ＯＴＰメモリセルにおけるアンチヒューズトランジスタのゲート酸化膜層が破壊されていると判断し、破壊信号Ｄ_ＲＵＰが検出回路４４０によって活性化される。一実施形態では、検出回路４４０は、電流コンパレータとともに実施される。電流検出経路のおける電流が閾値電流より大きい場合、破壊信号Ｄ_ＲＵＰは、電流コンパレータによって活性化される。一実施形態では、検出回路４４０は、電圧コンパレータとともに実施される。ノードｃでの電圧レベルが所定の閾値電圧より大きい場合、破壊信号Ｄ_ＲＵＰは電圧コンパレータによって活性化される。

【0039】

確認回路４５０は、検出回路４４０から破壊信号Ｄ_ＲＵＰを受信するために、検出回路４４０に接続される。破壊信号Ｄ_ＲＵＰが活性化されると、確認回路４５０は、その破壊信号Ｄ_ＲＵＰが指定された時間分だけ活性化されたかを判断する。破壊信号Ｄ_ＲＵＰが指定時間分だけ活性化された場合、確認回路４５０は、ＯＴＰメモリセルに対するプログラムアクションが完了したことを示すために、プログラム完了信号ＰＧＭ_ＯＫを生成する。

【0040】

電流サンプリング回路４６０は、ノードｃに接続される。一実施形態では、電流サンプリング回路４６０は、トランジスタＭ_Ｎ１と、２つのスイッチＳ_３、Ｓ_４と、コンデンサＣ_１とを備える。トランジスタＭ_Ｎ１のドレイン端子は、ノードｃに接続される。トランジスタＭ_Ｎ１のソース端子は、接地端子ＧＮＤに接続される。コンデンサＣ_１の第１の端子は、トランジスタＭ_Ｎ１のゲート端子に接続される。コンデンサＣ_１の第２の端子は、接地端子ＧＮＤに接続される。スイッチＳ_４の第１の端子は、トランジスタＭ_Ｎ１のゲート端子に接続される。スイッチＳ_４の第２の端子は、接地端子ＧＮＤに接続される。スイッチＳ_３の第１の端子は、ノードｃに接続される。スイッチＳ_３の第２の端子は、トランジスタＭ_Ｎ１のゲート端子に接続される。

【0041】

プログラムアクションが実行される前は、スイッチＳ_４は閉状態を有する。結果として、コンデンサＣ_１がリセットされる。プログラムアクションの校正段階では、スイッチＳ_４は開状態を有し、スイッチＳ_３は閉状態を有する。結果として、校正電流はトランジスタＭ_Ｎ１を流れ、コンデンサＣ_１はサンプリング電圧を格納する。プログラムアクションのプログラム段階では、スイッチＳ_３及びＳ_４は開状態を有する。結果として、トランジスタＭ_Ｎ１は、コンデンサＣ_１に格納されたサンプリング電圧にしたがって校正電流を生成する。

【0042】

スイッチＳ_１の第１の端子はノードｃに接続される。スイッチＳ_１の第２の端子は、カレントミラー４７０のカレントミラー端子に接続される。カレントミラー４７０の電流入力端子は、基準プログラム電流Ｉ_{Ｐ＿ＲＥＦ１}を受け取る。プログラムアクションの校正段階では、スイッチＳ_１が開状態を有する。プログラムアクションのプログラム段階では、スイッチＳ_１が閉状態を有する。結果として、プログラムアクションのプログラム段階では、カレントミラー４７０は、電流入力端子が受け取った基準プログラム電流Ｉ_{Ｐ＿ＲＥＦ１}と、カレントミラー端子におけるトランジスタと電流入力端子におけるトランジスタとの間の所定のサイズ比率とにしたがって、カレントミラー端子における基準プログラム電流Ｉ_{Ｐ＿ＲＥＦ２}を生成する。一般に、基準プログラム電流Ｉ_{Ｐ＿ＲＥＦ２}は、ＯＴＰメモリセルのプログラムが成功した場合に生成される最小プログラム電流に対応する電流に設定される。

【0043】

図４Ｂを参照されたい。プログラム制御方法のフローチャートは、以下のように説明される。校正段階でプログラムアクションが開始されてメモリセルアレイのワード線が非活性化された後、校正電圧がアンチヒューズ制御線ＡＦに提供される。結果として、校正電流及びサンプリング電圧が得られる（ステップＳ４８１）。その後、プログラム段階で、メモリセルアレイのうちの選択されたメモリセルをプログラムするためにプログラム電圧Ｖ_ＰＰがアンチヒューズ制御線ＡＦに提供され、プログラム電流Ｉ_Ｐが十分か否かを決定するために、アンチヒューズ制御線ＡＦ上のプログラム電流Ｉ_Ｐが監視される（ステップＳ４８３）。アンチヒューズ制御線ＡＦ上のプログラム電流Ｉ_Ｐが不十分な場合（ステップＳ４８５）、プログラム電圧Ｖ_ＰＰが増加され（ステップＳ４８７）、ステップＳ４８３が繰り返し実行される。一方、アンチヒューズ制御線ＡＦ上のプログラム電流Ｉ_Ｐが十分な場合（ステップＳ４８５）、再確認プロセスが実行される（ステップＳ４８９）。再確認プロセスが、アンチヒューズ制御線ＡＦ上のプログラム電流Ｉ_Ｐが十分であると示した場合、プログラムアクションは完了される。一方、再確認プロセスが失敗した場合、ステップＳ４８７が繰り返し実行される。

【0044】

図５Ａ及び図５Ｂは、プログラムアクションにおける図４Ａのプログラム制御回路の動作を図示する概略回路図である。図５Ｃは、プログラムアクションにおける図４Ａのプログラム制御回路の関連信号を図示する概略タイミング波形図である。プログラムアクションが実行される前は、スイッチＳ_４は閉状態を有し、スイッチＳ_１、Ｓ_２、及びＳ_３は開状態を有する。結果として、コンデンサＣ_１がリセットされる。

【0045】

ステップＳ４８１は、プログラムアクションの校正段階を表す。校正段階で、スイッチＳ_３は閉状態を有し、スイッチＳ_１、Ｓ_２、及びＳ_４は開状態を有する。加えて、メモリセルアレイのワード線は全て非活性化される。図５Ａを参照されたい。校正段階で、プログラム電圧発生器４２０は校正電圧をアンチヒューズ制御線ＡＦに提供する。校正電圧はプログラム電圧Ｖ_ＰＰとして使用される。

【0046】

メモリセルアレイのワード線が全て非活性化されるため、アンチヒューズ制御線ＡＦからの出力電流Ｉ_ＡＦは、メモリセルアレイの複数のＯＴＰメモリセルからの合計漏れ電流Ｉ_{Ｌ＿ｓｕｍ}に等しく、すなわち、Ｉ_ＡＦ＝Ｉ_{Ｌ＿ｓｕｍ}となる。加えて、プログラム電圧発生器４２０の２つの抵抗器Ｒ_１及びＲ_２は、ＤＣ電流Ｉ_ＤＣを生成する。結果として、プログラム電圧発生器４２０の内部電流は、トランジスタＭ_Ｐ１を流れる電流Ｉ_ＭＰ１に等しく、すなわち、Ｉ_ＭＰ１＝Ｉ_ＤＣ＋Ｉ_{Ｌ＿ｓｕｍ}となる。更に、比例電流発生器４３０によって生成された電流Ｉ_ＭＰ２は、電流Ｉ_ＭＰ１に比例する。換言すれば、Ｉ_ＭＰ２＝（１／Ｎ）×（Ｉ_ＤＣ＋Ｉ_{Ｌ＿ｓｕｍ}）である。校正段階で、トランジスタＭ_Ｐ２を流れる電流Ｉ_ＭＰ２は校正電流である。更に、電流Ｉ_ＭＰ２が、電流サンプリング回路４６０のトランジスタＭ_Ｎ１に流れる。結果として、サンプリング電圧Ｖ_Ｓが、電流Ｉ_ＭＰ２に応答してコンデンサＣ_１に格納される。

【0047】

ステップＳ４８３は、プログラムアクションのプログラム段階を表す。プログラム段階で、スイッチＳ_１及びＳ_２は閉状態を有し、スイッチＳ_３及びＳ_４は開状態を有する。それと同時に、メモリセルの１本のワード線が活性化され、メモリセルアレイの選択されたメモリセルが決定される。図５Ｂを参照されたい。プログラム段階で、選択されたメモリセルをプログラムするために、プログラム電圧発生器４２０はプログラム電圧Ｖ_ＰＰをアンチヒューズ制御線ＡＦに提供する。

【0048】

プログラムアクションのプログラム段階では、アンチヒューズ制御線ＡＦからの出力電流Ｉ_ＡＦは、メモリセルアレイの複数のＯＴＰメモリセルからの合計漏れ電流Ｉ_{Ｌ＿ｓｕｍ}プラスプログラム電流Ｉ_Ｐに等しく、すなわち、Ｉ_ＡＦ＝Ｉ_{Ｌ＿ｓｕｍ}＋Ｉ_Ｐである。当然ながら、選択されたメモリセルのプログラムが成功する前は、プログラム電流Ｉ_Ｐはゼロである。加えて、プログラム電圧発生器４２０の２つの抵抗器Ｒ_１及びＲ_２は、ＤＣ電流Ｉ_ＤＣを生成する。結果として、プログラム電圧発生器４２０の内部電流は、トランジスタＭ_Ｐ１を流れる電流Ｉ_ＭＰ１に等しく、すなわち、Ｉ_ＭＰ１＝Ｉ_ＤＣ＋Ｉ_{Ｌ＿ｓｕｍ}＋Ｉ_Ｐとなる。更に、比例電流発生器４３０によって生成された電流Ｉ_ＭＰ２は、電流（１／Ｎ）×Ｉ_ＭＰ１に等しい。換言すれば、Ｉ_ＭＰ２＝（１／Ｎ）×（Ｉ_ＤＣ＋Ｉ_{Ｌ＿ｓｕｍ}＋Ｉ_Ｐ）である。プログラム段階で、トランジスタＭ_Ｐ２を流れる電流Ｉ_ＭＰ２は動作電流である。

【0049】

プログラム段階で、サンプリング電圧Ｖ_ＳはコンデンサＣ_１に格納される。結果として、電流サンプリング回路４６０のトランジスタＭ_Ｎ１を流れる電流Ｉ_ＭＮ１は、校正電流に等しい。すなわち、Ｉ_ＭＮ１＝（１／Ｎ）×（Ｉ_ＤＣ＋Ｉ_{Ｌ＿ｓｕｍ}）である。更に、カレントミラー４７０は、カレントミラー４７０のカレントミラー端子において基準プログラム電流Ｉ_{Ｐ＿ＲＥＦ２}を生成する。

【0050】

一実施形態では、電流検出経路は、ノードｃと検出回路４４０との間で接続される。電流検出経路上での検出電流Ｉ_Ｄの大きさは、電流Ｉ_ＭＰ２及び電流（Ｉ_ＭＮ１＋Ｉ_{Ｐ＿ＲＥＦ２}）にしたがって決定される。すなわち、判断ステップＳ４８５は、電流Ｉ_ＭＰ２を電流（Ｉ_ＭＮ１＋Ｉ_{Ｐ＿ＲＥＦ２}）と比較した結果にしたがって実行され得る。例えば、プログラムアクションが完了する前に、選択されたメモリセルによって生成されたプログラム電流Ｉ_Ｐはゼロである。同時に、電流Ｉ_ＭＰ２の大きさは電流（Ｉ_ＭＮ１＋Ｉ_{Ｐ＿ＲＥＦ２}）の大きさよりも小さい。すなわち、電流検出経路には電流は流れておらず、検出電流Ｉ_Ｄはゼロである。結果として、破壊信号Ｄ_ＲＵＰは、検出回路４４０によって活性化されない。一方、プログラムアクションが完了した後は、選択されたメモリセルによって生成されたプログラム電流Ｉ_Ｐが十分である。すなわち、電流Ｉ_ＭＰ２の大きさは、電流（Ｉ_ＭＮ１＋Ｉ_{Ｐ＿ＲＥＦ２}）の大きさより大きい。すなわち、ゼロより大きい検出電流Ｉ_Ｄが電流検出経路を流れる。検出電流Ｉ_Ｄが検出回路４４０を流れた後、破壊信号Ｄ_ＲＵＰは検出回路４４０によって活性化される。上述したように、基準プログラム電流Ｉ_{Ｐ＿ＲＥＦ２}は、ＯＴＰメモリセルのプログラムが成功した場合に生成される最小プログラム電流に対応する電流である。例えば、基準プログラム電流Ｉ_{Ｐ＿ＲＥＦ２}は、ＯＴＰメモリセルのプログラムが成功した場合に生成される最小プログラム電流の（１／Ｎ）である。

【0051】

プログラム段階で、破壊信号Ｄ_ＲＵＰが活性化されない場合、それは、プログラム電流Ｉ_Ｐの大きさが不十分であることを意味する。同時に、プログラム電圧調整回路４１０は、プログラムアクションの次のプログラム段階に入る。すなわち、ステップＳ４８７が実行される。プログラム電圧調整回路４１０は、プログラム電圧発生器４２０の値Ｒ_２／Ｒ_１を増加させるために調整信号Ｔ_ＴＵＮを発信し、対応してプログラム電圧Ｖ_ＰＰを増加させる。破壊信号Ｄ_ＲＵＰが活性化された場合、それはプログラム電流Ｉ_Ｐの大きさが十分であることを意味する。同時に、プログラム電圧発生器４２０の値Ｒ_２／Ｒ_１はプログラム電圧調整回路４１０によって変更されず、プログラム電圧Ｖ_ＰＰは変更されない。

【0052】

破壊信号Ｄ_ＲＵＰが活性化された後、確認回路４５０は、その破壊信号Ｄ_ＲＵＰが指定された時間分だけ活性化されたことを判断する。確認回路４５０が、破壊信号Ｄ_ＲＵＰが特定の時間分だけ活性化されたことを確認した場合、確認回路４５０は、ＯＴＰメモリセル上のプログラムアクションが完了したことを示すために、プログラム完了信号ＰＧＭ_ＯＫを生成する。

【0053】

図５Ｃを参照されたい。時点ｔａと時点ｔｈとの間の時間間隔は、プログラムアクションである。時点ｔａと時点ｔｂとの間の時間間隔は、校正段階ＣＰである。時点ｔｂと時点ｔｈとの間の時間間隔は４つのプログラム段階ＰＰ＿１、ＰＰ＿２、ＰＰ＿３、及びＰＰ＿４に分割され、プログラム段階ＰＰ＿１、ＰＰ＿２、ＰＰ＿３、及びＰＰ＿４の時間間隔は調整可能である。例えば、調整信号Ｔ_ＴＵＮは３ビットのデジタル符号である。デジタル符号の低い値は、調整されたプログラム電圧Ｖ_ＰＰの大きさが小さいことを表す。デジタル符号の高い値は、調整されたプログラム電圧Ｖ_ＰＰの大きさが大きいことを表す。

【0054】

プログラムアクションが実行される前（すなわち、時点ｔａ前）は、スイッチＳ_４は閉状態を有し、スイッチＳ_１、Ｓ_２、及びＳ_３は開状態を有する。結果として、コンデンサＣ_１がリセットされる。

【0055】

校正段階ＣＰ（すなわち、時点ｔａと時点ｔｂとの間の時間間隔）において、スイッチＳ_３は閉状態を有し、スイッチＳ_１、Ｓ_２、及びＳ_４は開状態を有する。校正段階ＣＰで、調整信号Ｔ_ＴＵＮは＜０１１＞であり、プログラム電圧発生器４２０は校正電圧をアンチヒューズ制御線ＡＦに提供する。校正電圧はプログラム電圧Ｖ_ＰＰとして使用される。更に、比例電流発生器４３０は校正電流を生成する。結果として、サンプリング電圧Ｖ_ＳがコンデンサＣ_１に格納される。

【0056】

第１のプログラム段階ＰＰ＿１（すなわち、時点ｔｂと時点ｔｃとの間の時間間隔）において、スイッチＳ_３及びＳ_４は開状態を有し、スイッチＳ_１及びＳ_２は閉状態を有する。第１のプログラム段階ＰＰ＿１で、調整信号Ｔ_ＴＵＮは＜００１＞であり、プログラム電圧発生器４２０は、より小さい校正電圧Ｖ_ＰＰをアンチヒューズ制御線ＡＦに提供する。第１のプログラム段階ＰＰ＿１の終了時点ｔｃで、破壊信号Ｄ_ＲＵＰは活性化されない。プログラム電流Ｉ_Ｐの大きさが不十分なため、選択されたメモリセルのプログラムが成功していない。

【0057】

第２のプログラム段階ＰＰ＿２（すなわち、時点ｔｃと時点ｔｄとの間の時間間隔）で、調整信号Ｔ_ＴＵＮは＜０１０＞であり、プログラム電圧発生器４２０は、増加したプログラム電圧Ｖ_ＰＰをアンチヒューズ制御線ＡＦに提供する。第２のプログラム段階ＰＰ＿２の終了時点ｔｄで、破壊信号Ｄ_ＲＵＰは活性化されない。プログラム電流Ｉ_Ｐの大きさが不十分なため、選択されたメモリセルのプログラムが成功していない。

【0058】

第３のプログラム段階ＰＰ＿３（すなわち、時点ｔｄと時点ｔｅとの間の時間間隔）で、調整信号Ｔ_ＴＵＮは＜０１１＞であり、プログラム電圧発生器４２０は、上記の増加したプログラム電圧Ｖ_ＰＰをアンチヒューズ制御線ＡＦに提供する。第３のプログラム段階ＰＰ＿３の終了時点ｔｅで、破壊信号Ｄ_ＲＵＰは活性化されない。プログラム電流Ｉ_Ｐの大きさが不十分なため、選択されたメモリセルのプログラムが成功していない。

【0059】

第４のプログラム段階ＰＰ＿４（すなわち、時点ｔｅと時点ｔｈとの間の時間間隔）で、調整信号Ｔ_ＴＵＮは＜１００＞であり、プログラム電圧発生器４２０は、上記の増加したプログラム電圧Ｖ_ＰＰをアンチヒューズ制御線ＡＦに提供する。時点ｔｆで、破壊信号Ｄ_ＲＵＰが活性化される。プログラム電流Ｉ_Ｐの大きさが十分であるため、これは、選択されたメモリセルのプログラムが成功する可能性があることを意味する。破壊信号Ｄ_ＲＵＰが指定時間分Ｔ_ＫＥＥＰだけ活性化された後、時点ｔｇで、確認回路４５０は、ＯＴＰメモリセル上のプログラムアクションが完了したことを示すために、プログラム完了信号ＰＧＭ_ＯＫを生成する。

【0060】

ＯＴＰメモリセルに対するプログラムアクションが完了したため、調整信号Ｔ_ＴＵＮは、第４のプログラム段階ＰＰ＿４の終了時点ｔｈで＜１００＞に維持される。結果として、プログラム電圧Ｖ_ＰＰは不変状態に維持される。当然ながら、第４のプログラム段階ＰＰ＿４の後にプログラムアクションの実行が成功しない場合、プログラム電圧調整回路４１０は、プログラムアクションの実行が成功するまで、次のプログラム段階に入る。

【0061】

時点ｔｇで、選択されたメモリセルが完了される。プログラム電圧Ｖ_ＰＰの大きさが変化していないが、選択されたメモリセルが過剰にプログラムされている可能性がある。過剰にプログラムされた状態の発生を避けるため、スイッチング回路（不図示）が設けられる。プログラム完了信号ＰＧＭ_ＯＫにしたがって、アンチヒューズ制御線ＡＦは、低電圧源（例えば、グランド電圧又は３．３Ｖ論理電圧）に切り換えられる。結果として、選択されたメモリセルは、時点ｔｇ後に過剰にプログラムされない。

【0062】

上記の説明から、本発明は、アンチヒューズ型ワンタイムプログラミングメモリセルアレイのためのプログラム制御回路を提供する。プログラムアクションが実行されると、プログラム制御回路は、リアルタイムでＯＴＰメモリセルからのプログラム電流を監視し、適時にプログラム電圧を増加させる。プログラム制御回路が、ＯＴＰメモリセルによって生成されたプログラム電流が十分であると判断した場合、プログラム制御回路は、プログラムアクションが完了したことを確認する。

【0063】

プログラム制御回路の詳細なサーキットリー構造が、以下で詳細に説明される。図６は、本発明の第２の実施形態による、アンチヒューズ型ワンタイムプログラミングメモリセルアレイのためのプログラム制御回路を図示する概略回路図である。第１の実施形態と比較して、本実施形態のプログラム制御回路４９０の検出回路４４０、カレントミラー４７０及び確認回路４５０の詳細なサーキットリー構造が以下のように説明される。

【0064】

カレントミラー４７０は、２つのトランジスタＭ_Ｎ２及びＭ_Ｎ３を備える。トランジスタＭ_Ｎ２のドレイン端子は、基準プログラム電流Ｉ_{Ｐ＿ＲＥＦ１}を受け取るカレントミラー４７０の電流入力端子である。トランジスタＭ_Ｎ２のドレイン端子及びトランジスタＭ_Ｎ２のゲート端子は、互いに接続されている。トランジスタＭ_Ｎ２のソース端子は、接地端子ＧＮＤに接続される。トランジスタＭ_Ｎ３のドレイン端子は、基準プログラム電流Ｉ_{Ｐ＿ＲＥＦ２}を生成するカレントミラー４７０のカレントミラー端子である。トランジスタＭ_Ｎ３のゲート端子は、トランジスタＭ_Ｎ２のゲート端子に接続される。トランジスタＭ_Ｎ３のソース端子は、接地端子ＧＮＤに接続される。２つの基準プログラム電流Ｉ_{Ｐ＿ＲＥＦ１}及びＩ_{Ｐ＿ＲＥＦ２}の比率は、２つのトランジスタＭ_Ｎ２及びＭ_Ｎ３のサイズの比率によって決定される。

【0065】

いくつかの状況では、供給電圧Ｖ_ＨＶは、チャージポンプによって提供される。チャージポンプによって供給された供給電圧Ｖ_ＨＶはかなり不安定であり、リップルを生成し、ノイズを発生させ、検出電流Ｉ_Ｄは、そのリップルによる影響を受けてノイズを発生させる。そのため、検出回路４４０は、積分回路４４２と、コンパレータ４４６とを備える。積分回路４４２は、コンパレータ４４６が安定した破壊信号Ｄ_ＲＵＰを出力でき、それによってプログラム完了信号ＰＧＭ_ＯＫの信頼性を改善するように、安定した出力を生成するために定義された時間にわたって検出電流Ｉ_Ｄを蓄積できる。詳細には、積分回路４４２は、コンデンサＣ_２と、リセットトランジスタＭ_ｒｓｔとを備える。コンデンサＣ_２の第１の端子は、スイッチＳ_２の第２の端子に接続される。コンデンサＣ_２の第２の端子は、接地端子ＧＮＤに接続される。リセットトランジスタＭ_ｒｓｔのドレイン端子は、スイッチＳ_２の第２の端子に接続される。リセットトランジスタＭ_ｒｓｔのソース端子は、接地端子に接続される。リセットトランジスタＭ_ｒｓｔのゲート端子は、リセット信号Ｒを受信する。コンパレータ４４６の第１の端子は、スイッチＳ_２の第２の端子に接続される。コンパレータ４４６の第２の端子は、閾値電圧Ｖ_ＴＨを受け取る。コンパレータ４４６の出力端子は、破壊信号Ｄ_ＲＵＰを生成する。換言すれば、検出電流Ｉ_Ｄは積分回路４４２のコンデンサＣ_２を充電でき、プログラム電流が十分であることを判断する判断ステップＳ４８５は、コンデンサＣ_２の電圧が閾値電圧Ｖ_ＴＨより高いかを判断することによって実行され得る。コンデンサＣ_２の電圧が閾値電圧Ｖ_ＴＨより高い場合、電流Ｉ_ＭＰ２の大きさが電流（Ｉ_ＭＮ１＋Ｉ_{Ｐ＿ＲＥＦ２}）の大きさよりも高いことが判断され、選択されたメモリセルによって生成されたプログラム電流Ｉ_Ｐが十分であり、破壊信号Ｄ_ＲＵＰがコンパレータ４４６によって活性化される。

【0066】

確認回路４５０は、カウンタ４５２を備える。カウンタ４５２は、クロック信号ＣＫを受信する。カウンタ４５２のイネーブル端子ＥＮは、破壊信号Ｄ_ＲＵＰを受信する。破壊信号Ｄ_ＲＵＰが活性化されると、カウンタ４５２はカウントを開始する。カウンタ４５２が指定の数までカウントすると、それは、破壊信号Ｄ_ＲＵＰが指定の時間分Ｔ_ＫＥＥＰだけ活性化されたことを意味する。それと同時に、カウンタ４５２は、ＯＴＰメモリセルに対するプログラムアクションが完了したことを示すプログラム完了信号ＰＧＭ_ＯＫを生成する。逆に、破壊信号Ｄ_ＲＵＰの活性化時間が指定の時間分Ｔ_ＫＥＥＰよりも短い場合、カウンタ４５２は指定の数までカウントできない。この状況において、カウンタ４５２がリセットされ、プログラム完了信号ＰＧＭ_ＯＫが生成されない。次回までに、破壊信号Ｄ_ＲＵＰが再度活性化されると、カウンタ４５２はカウントを開始する。

【0067】

一般に、供給電圧Ｖ_ＨＶ及びプログラム電圧Ｖ_ＰＰは高電圧である。プログラム制御回路のトランジスタが高電圧ストレスを受けると、トランジスタは破損される可能性がある。この問題を解決するため、プログラム制御回路は更に修正され得る。

【0068】

図７は、本発明の第３の実施形態による、アンチヒューズ型ワンタイムプログラミングメモリセルアレイのためのプログラム制御回路を図示する概略回路図である。第２の実施形態のプログラム制御回路４９０と比較すると、本実施形態のプログラム制御回路７００は、複数の負荷デバイスＭ_Ｐ３、Ｍ_Ｐ４、Ｍ_Ｎ４、Ｍ_Ｎ５及びＭ_Ｎ６を更に備える。負荷デバイスＭ_Ｐ３は、プログラム電圧発生器７２０に含まれる。負荷デバイスＭ_Ｐ４は、比例電流発生器７３０に含まれる。負荷デバイスＭ_Ｎ４は、電流サンプリング回路７６０に含まれる。負荷デバイスＭ_Ｎ５及びＭ_Ｎ６は、カレントミラー７７０に含まれる。本実施形態のプログラム制御回路７００が複数の負荷デバイスＭ_Ｐ３、Ｍ_Ｐ４、Ｍ_Ｎ４、Ｍ_Ｎ５及びＭ_Ｎ６を更に備えるが、プログラム制御回路７００の動作原理は、プログラム制御回路４９０の動作原理と類似している。本実施形態において、複数の負荷デバイスＭ_Ｐ３、Ｍ_Ｐ４、Ｍ_Ｎ４、Ｍ_Ｎ５及びＭ_Ｎ６はトランジスタである。以下、それらの負荷デバイスと、関連の構成要素との間の接続関係が以下のように説明される。

【0069】

プログラム電圧発生器７２０において、トランジスタＭ_Ｐ３のソース端子は、トランジスタＭＰ１のドレイン端子に接続される。トランジスタＭ_Ｐ３のドレイン端子は、ノードａに接続される。トランジスタＭ_Ｐ３のゲート端子は、第１のバイアス電圧Ｖ_Ｂ１を受け取る。

【0070】

比例電流発生器７３０において、トランジスタＭ_Ｐ４のソース端子は、トランジスタＭ_Ｐ２のドレイン端子に接続される。トランジスタＭ_Ｐ４のドレイン端子は、ノードｃに接続される。トランジスタＭ_Ｐ４のゲート端子は、第１のバイアス電圧Ｖ_Ｂ１を受け取る。第１のバイアス電圧Ｖ_Ｂ１に応答して、トランジスタＭ_Ｐ３及びＭ_Ｐ４は、通電状態に維持される。

【0071】

電流サンプリング回路７６０において、トランジスタＭ_Ｎ４のドレイン端子はノードｃに接続される。トランジスタＭ_Ｎ４のソース端子は、トランジスタＭ_Ｎ１のドレイン端子に接続される。トランジスタＭ_Ｎ４のゲート端子は、第２のバイアス電圧Ｖ_Ｂ２を受け取る。

【0072】

カレントミラー７７０において、トランジスタＭ_Ｎ５のドレイン端子は、基準プログラム電流Ｉ_{Ｐ＿ＲＥＦ１}を受け取るカレントミラー７７０の電流入力端子である。トランジスタＭ_Ｎ５のゲート端子は、第２のバイアス電圧Ｖ_Ｂ２を受け取る。トランジスタＭ_Ｎ５のソース端子は、トランジスタＭ_Ｎ２のドレイン端子に接続される。トランジスタＭ_Ｎ２のゲート端子は、トランジスタＭ_Ｎ５のドレイン端子に接続される。トランジスタＭ_Ｎ２のソース端子は、接地端子ＧＮＤに接続される。トランジスタＭ_Ｎ６のドレイン端子は、カレントミラー７７０のカレントミラー端子である。トランジスタＭ_Ｎ６のゲート端子は、第２のバイアス電圧Ｖ_Ｂ２を受け取る。トランジスタＭ_Ｎ６のソース端子は、トランジスタＭ_Ｎ３のドレイン端子に接続される。トランジスタＭ_Ｎ３のゲート端子及びトランジスタＭ_Ｎ２のゲート端子は、互いに接続される。トランジスタＭ_Ｎ３のソース端子は、接地端子ＧＮＤに接続される。第２のバイアス電圧Ｖ_Ｂ２に応答して、トランジスタＭ_Ｎ４、Ｍ_Ｎ５及びＭ_Ｎ６は、通電状態に維持される。

【0073】

本発明の教示を維持しながら、多くの修正及び改変が行われ得ることに留意されたい。例えば、他の実施形態では、負荷デバイスＭ_Ｐ３及びＭ_Ｐ４のみが、プログラム電圧発生器７２０及び比例電流発生器７３０に含まれる。若しくは、トランジスタＭ_Ｎ４、Ｍ_Ｎ５及びＭ_Ｎ６のみが、電流サンプリング回路７６０及びカレントミラー７７０に含まれる。

【0074】

図８は、本発明の第４の実施形態による、アンチヒューズ型ワンタイムプログラミングメモリセルアレイのためのプログラム制御回路を図示する概略回路図である。第３の実施形態のプログラム制御回路７００と比較すると、本実施形態のプログラム制御回路８００は、電圧クランプ回路８２０を更に備える。加えて、供給電圧Ｖ_ＨＶは、チャージポンプ８１０によって提供される。プログラム制御回路８００の動作原理は、プログラム制御回路７００の動作原理と類似している。以下、チャージポンプ８１０及び電圧クランプ回路８２０のサーキットリー構造を以下の通り説明する。

【0075】

チャージポンプ８１０は、供給電圧Ｖ_ＤＤと、振動信号Ｏ_ｓｃとを受け取る。振動信号Ｏ_ｓｃにしたがって、チャージポンプ８１０によって、供給電圧Ｖ_ＤＤが供給電圧Ｖ_ＨＶに昇圧される。供給電圧Ｖ_ＨＶの大きさは、供給電圧Ｖ_ＤＤの大きさよりも大きい。

【0076】

電圧クランプ回路８２０はノードｃに接続される。ノードｃの電圧は、電圧クランプ回路８２０によって指定電圧にクランプされ得る。例えば、電圧クランプ回路８２０はトランジスタＭ_Ｐ５を備える。トランジスタＭ_Ｐ５のソース端子は、ノードｃに接続される。トランジスタＭ_Ｐ５のゲート端子は、制限電圧Ｖ_Ｃを受け取る。トランジスタＭ_Ｐ５のドレイン端子は、接地端子ＧＮＤに接続される。正常動作時、ノードｃの電圧は、（Ｖ_Ｃ－Ｖ_{ＴＨ＿ＭＰ５}）に固定であり、ここでＶ_{ＴＨ＿ＭＰ５}はトランジスタＭ_Ｐ５の閾値電圧である。

【0077】

プログラム段階において、ノードｃの電圧は、プログラム電流Ｉ_Ｐの増加に起因して次第に高まる場合がある。ノードｃの電圧が過度に高い場合、スイッチＳ_３は、コンデンサＣ_１を充電する漏れ電流を生成してもよく、コンデンサＣ_１に格納されたサンプル電圧Ｖ_Ｓを変化させて、結果として、トランジスタＭ_Ｎ１によって生成された校正電流Ｉ_ＭＮ１を変化させる。サンプリング電圧Ｖ_Ｓのばらつきが校正電流Ｉ_ＭＮ１における誤差を発生させることを防止するために、電圧クランプ回路８２０は、ノードｃの電圧を所定の電圧未満にクランプすることができる。

【0078】

当然ながら、第４の実施形態の電圧クランプ回路８２０及びチャージポンプ８１０は、第１の実施形態のプログラム制御回路又は第２の実施形態のプログラム制御回路に適用可能である。

【0079】

いくつかの他の実施形態では、プログラム電圧調整回路及びプログラム電圧発生器は、更に修正される。図９Ａ及び図９Ｂは、本発明のプログラム制御回路におけるプログラム電圧調整回路及びプログラム電圧発生器の他の例を図示する概略回路図である。当然ながら、プログラム電圧調整回路９１０及びプログラム電圧発生器９２０は、図９Ａに示すように、第１の実施形態のプログラム制御回路４００又は第２の実施形態のプログラム制御回路４９０に適用可能である。プログラム電圧調整回路９３０及びプログラム電圧発生器９４０は、図９Ｂに示すように、第３の実施形態のプログラム制御回路７００又は第４の実施形態のプログラム制御回路８００に適用可能である。

【0080】

図９Ａに示すように、プログラム電圧発生器９２０は、演算増幅器ＯＰと、トランジスタＭ_Ｐ１と、抵抗器Ｒ_１と、抵抗器Ｒ_２とを備える。演算増幅器ＯＰの第１の入力端子は、基準電圧Ｖ_ＲＥＦを受け取る。トランジスタＭ_Ｐ１のソース端子は、供給電圧Ｖ_ＨＶを受け取る。トランジスタＭ_Ｐ１のゲート端子は、演算増幅器ＯＰの出力端子に接続される。トランジスタＭ_Ｐ１のドレイン端子は、ノードａに接続される。２つの抵抗器Ｒ_１及びＲ_２は、ノードａと接地端子ＧＮＤとの間で直列に接続される。更に、２つの抵抗器Ｒ_１及びＲ_２は、ノードｂに接続される。ノードｂは、演算増幅器ＯＰの第２の入力端子に接続される。抵抗器Ｒ_１及び抵抗器Ｒ_２は、固定抵抗値を有する。

【0081】

プログラム電圧調整回路９１０は、破壊信号Ｄ_ＲＵＰを受信する。プログラム電圧調整回路９１０は、基準電圧Ｖ_ＲＥＦを生成する基準電圧発生器９１２を備える。プログラム電圧調整回路９１０の基準電圧発生器９１２は、調整信号Ｔ_ＴＵＮにしたがって基準電圧Ｖ_ＲＥＦを生成する。

【0082】

更に、プログラム電圧Ｖ_ＰＰと基準電圧Ｖ_ＲＥＦとの間の関係は、Ｖ_ＰＰ＝（１＋Ｒ_２／Ｒ_１）×Ｖ_ＲＥＦのように表され得る。プログラム段階において、破壊信号Ｄ_ＲＵＰが活性化されない場合、プログラム電圧調整回路９１０は、調整信号Ｔ_ＴＵＮにしたがって基準電圧Ｖ_ＲＥＦを増加させる。結果として、プログラム電圧Ｖ_ＰＰが増加される。破壊信号Ｄ_ＲＵＰが活性化されると、基準電圧Ｖ_ＲＥＦはプログラム電圧調整回路９１０によって変更されない。

【0083】

図９Ａのプログラム電圧発生器９２０と比較すると、図９Ｂのプログラム電圧発生器９４０は、負荷デバイスＭ_Ｐ３を更に備える。トランジスタＭ_Ｐ３のソース端子は、トランジスタＭ_Ｐ１のドレイン端子に接続される。トランジスタＭ_Ｐ３のゲート端子は、第１のバイアス電圧Ｖ_Ｂ１を受け取る。トランジスタＭ_Ｐ３のドレイン端子は、ノードａに接続される。

【0084】

図９Ａのプログラム電圧発生器９２０の動作原理及び図９Ｂのプログラム電圧発生器９４０の動作原理は類似している。すなわち、本発明のプログラム電圧調整回路は、調整信号Ｔ_ＴＵＮを使用してプログラム電圧発生器の値Ｒ_２／Ｒ_１を調整し、対応してプログラム電圧Ｖ_ＰＰを変更する。若しくは、本発明のプログラム電圧調整回路は、調整信号Ｔ_ＴＵＮを使用して基準電圧Ｖ_ＲＥＦを調整し、対応してプログラム電圧Ｖ_ＰＰを変更する。

【0085】

上記の実施形態において、プログラム電圧Ｖ_ＰＰの大きさは、異なるプログラム段階において徐々に増加される。いくつかの他の実施形態では、プログラム電圧Ｖ_ＰＰは、プログラム段階においてランプ速度で増加される。基準電圧Ｖ_ＲＥＦの調整によるプログラム電圧Ｖ_ＰＰの変更の一例を以下の通り説明する。

【0086】

図９Ｃは、プログラム段階におけるプログラム制御回路の関連信号を図示する概略タイミング波形図である。時点ｔ１と時点ｔ３との間の時間間隔は、プログラムアクションである。時点ｔ１と時点ｔ２との間の時間間隔は、校正段階ＣＰである。時点ｔ２と時点ｔ３との間の時間間隔は、プログラム段階ＰＰである。プログラムアクションが実行される前（すなわち、時点ｔ１より前）は、スイッチＳ_４は閉状態を有し、スイッチＳ_１、Ｓ_２、及びＳ_３は開状態を有する。結果として、コンデンサＣ_１がリセットされる。

【0087】

校正段階ＣＰ（すなわち、時点ｔ１と時点ｔ２との間の時間間隔）において、スイッチＳ_３は閉状態を有し、スイッチＳ_１、Ｓ_２、及びＳ_４は開状態を有する。校正段階ＣＰにおいて、プログラム電圧発生器は基準電圧Ｖ_ＲＥＦをアンチヒューズ制御線ＡＦに提供する。校正電圧はプログラム電圧Ｖ_ＰＰとして使用される。更に、比例電流発生器は校正電流を生成する。結果として、サンプリング電圧Ｖ_ＳがコンデンサＣ_１に格納される。

【0088】

プログラム段階ＰＰ（すなわち、時点ｔ２と時点ｔ３との間の時間間隔）において、スイッチＳ_３及びＳ_４は開状態を有し、スイッチＳ_１及びＳ_２は閉状態を有する。調整信号Ｔ_ＴＵＮにしたがって、プログラム電圧調整回路９１０の基準電圧発生器９１２は、ランプ速度で基準電圧Ｖ_ＲＥＦを生成する。結果として、ランプ速度のプログラム電圧Ｖ_ＰＰが、プログラム電圧発生器からアンチヒューズ制御線ＡＦへ提供される。時点ｔ３で、破壊信号Ｄ_ＲＵＰが活性化される。プログラム電流Ｉ_Ｐの大きさが十分であるため、これは、選択されたメモリセルのプログラムが成功する可能性があることを意味する。破壊信号Ｄ_ＲＵＰが指定の時間分Ｔ_ＫＥＥＰだけ活性化された場合、時点ｔ４で、確認回路４５０は、ＯＴＰメモリセルに対するプログラムアクションが完了したことを示すために、プログラム完了信号ＰＧＭ_ＯＫを生成する。

【0089】

本発明は、現在のところ、最も実践的かつ好適な実施形態と考えられるものに関して説明されたが、本発明は、開示された実施形態に限定される必要がないことを理解されたい。むしろ、添付の特許請求の趣旨及び範囲内に含まれる様々な修正及び類似の構成を、そのような全ての修正及び類似の構成を包含するように、最も広い解釈にしたがって網羅することが意図される。

【符号の説明】

【0090】

４００ プログラム制御回路
４１０ プログラム電圧調整回路
４２０ プログラム電圧発生器
４３０ 比例電流発生器
４４０ 検出回路
４５０ 確認回路
４５２ カウンタ
４６０ 電流サンプリング回路
４７０ カレントミラー
Ｓ_１、Ｓ_２ スイッチ

【図1A】

【図1B】

【図2A】

【図2B】

【図3】

【図4A】

【図4B】

【図5A】

【図5B】

【図5C】

【図6】

【図7】

【図8】

【図9A】

【図9B】

【図9C】