(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-10-24
(45)【発行日】2023-11-01
(54)【発明の名称】2トランジスタFINFETベースのスプリットゲート不揮発性浮遊ゲートフラッシュメモリ及び製造方法
(51)【国際特許分類】
H01L 21/336 20060101AFI20231025BHJP
H01L 29/788 20060101ALI20231025BHJP
H01L 29/792 20060101ALI20231025BHJP
H10B 41/35 20230101ALI20231025BHJP
H10B 41/42 20230101ALI20231025BHJP
【FI】
H01L29/78 371
H10B41/35
H10B41/42
(21)【出願番号】P 2020550634
(86)(22)【出願日】2019-01-23
(86)【国際出願番号】 US2019014816
(87)【国際公開番号】W WO2019182681
(87)【国際公開日】2019-09-26
【審査請求日】2022-01-14
(32)【優先日】2018-03-22
(33)【優先権主張国・地域又は機関】US
(73)【特許権者】
【識別番号】500147506
【氏名又は名称】シリコン ストーリッジ テクノロージー インコーポレイテッド
【氏名又は名称原語表記】SILICON STORAGE TECHNOLOGY, INC.
(74)【代理人】
【識別番号】110000626
【氏名又は名称】弁理士法人英知国際特許商標事務所
(72)【発明者】
【氏名】ジョルバ、セルゲイ
(72)【発明者】
【氏名】デコベルト、キャサリン
(72)【発明者】
【氏名】フェン、ゾウ
(72)【発明者】
【氏名】キム、ジンホ
(72)【発明者】
【氏名】リウ、シアン
(72)【発明者】
【氏名】ドー、ナン
【審査官】宮本 博司
(56)【参考文献】
【文献】米国特許出願公開第2016/0064398(US,A1)
【文献】特開2009-049403(JP,A)
【文献】米国特許出願公開第2015/0187784(US,A1)
(58)【調査した分野】(Int.Cl.,DB名)
H01L 21/336
H10B 41/35
H10B 41/42
H01L 29/788
H01L 29/792
(57)【特許請求の範囲】
【請求項1】
不揮発性メモリセルであって、該不揮発性メモリセルは、
互いに対向する第1及び第2の側面を含む上方に延在するフィン
と、互いに対向する第3及び第4の側面を含む、上方に延在する第2のフィンとを備えた上面を有する半導体基板と、
前記フィンの第1の部分と電気的に接触する第1の電極と、
前記フィンの第2の部分と電気的に接触する第2の電極であって、前記フィンのチャネル領域は、前記第1及び第2の側面の部分を含み、前記フィンの前記第1の部分と前記第2の部分との間に延在するように、前記フィンの前記第1及び第2の部分は互いに離間している、第2の電極と、
前記チャネル領域の第1の部分に沿って延在する浮遊ゲートであって、前記浮遊ゲートは、前記第1の側面に沿って延在し、前記第1の側面から絶縁され、前記浮遊ゲートのいずれの部分も前記第2の側面に沿って延在しない
、前記浮遊ゲートの少なくとも一部分は、前記フィンと前記第2のフィンとの間に配設され、前記第3の側面に沿って延在し、前記第3の側面から絶縁され、前記浮遊ゲートのいずれの部分も前記第4の側面に沿って延在しない、いずれの導電性ゲートも、前記浮遊ゲートがそれに沿って延在する、前記第1の側面の一部分と対向する前記第2の側面の一部分に沿って配設されず、前記第2の側面の前記部分から絶縁されない、いずれの導電性ゲートも、前記浮遊ゲートがそれに沿って延在する、前記第3の側面の一部分と対向する前記第4の側面の一部分に沿って配設されず、前記第4の側面の前記部分から絶縁されない、浮遊ゲートと、
前記チャネル領域の第2の部分に沿って延在するワード線ゲートであって、前記ワード線ゲートは、前記第1及び第2の側面に沿って延在し、前記第1及び第2の側面から絶縁される、ワード線ゲートと、
前記浮遊ゲートの上方に配設され、前記浮遊ゲートから絶縁された制御ゲートと、
前記浮遊ゲートに横方向に隣接して配設され、前記浮遊ゲートから絶縁された第1の部分と、前記浮遊ゲートの上方に垂直に配設され、前記浮遊ゲートから絶縁された第2の部分と、を有する消去ゲートと、を備える、不揮発性メモリセル。
【請求項2】
前記ワード線ゲートは金属材料を含み、前記ワード線ゲートは、高K絶縁材料によって前記第1及び第2の側面から絶縁される、請求項1に記載の不揮発性メモリセル。
【請求項3】
前記浮遊ゲート、前記制御ゲート、及び前記消去ゲートは、それぞれポリシリコン材料を含む、請求項2に記載の不揮発性メモリセル。
【請求項4】
前記第1及び第2の電極は、それぞれ金属材料を含む、請求項3に記載の不揮発性メモリセル。
【請求項5】
前記制御ゲート及び前記消去ゲートは、それぞれ前記フィンの上方に垂直に配設される、請求項1に記載の不揮発性メモリセル。
【請求項6】
前記フィンの前記第1及び第2の部分は、それぞれ前記フィンの前記チャネル領域の幅よりも大きい幅を有する、請求項1に記載の不揮発性メモリセル。
【請求項7】
前記フィンの前記第1及び第2の部分は、それぞれ前記フィンの前記チャネル領域の高さよりも大きい高さを有する、請求項1に記載の不揮発性メモリセル。
【請求項8】
前記第1の電極は、前記フィンの前記第1の部分の前記第1及び第2の側面に沿って延在し、前記第2の電極は、前記フィンの前記第2の部分の前記第1及び第2の側面に沿って延在する、請求項1に記載の不揮発性メモリセル。
【請求項9】
前記浮遊ゲートは矩形の垂直断面を有する、請求項1に記載の不揮発性メモリセル。
【請求項10】
前記浮遊ゲートはU字形の垂直断面を有する、請求項1に記載の不揮発性メモリセル。
【請求項11】
前記制御ゲートは、前記浮遊ゲートの前記U字形の垂直断面内に延在する下部を含む、請求項10に記載の不揮発性メモリセル。
【請求項12】
不揮発性メモリセルを形成する方法であって、該方法は、
半導体基板の上面が、互いに対向する第1及び第2の側面を含む、上方に延在するフィン
と、互いに対向する第3及び第4の側面を含む、上方に延在する第2のフィンとを含むように、前記半導体基板の前記上面にトレンチを形成するステップと、
前記フィンの第1の部分と電気的に接触する第1の電極を形成するステップと、
前記フィンの第2の部分と電気的に接触する第2の電極を形成するステップであって、前記フィンのチャネル領域は、前記第1及び第2の側面の部分を含み、前記フィンの前記第1の部分と前記第2の部分との間に延在するように、前記フィンの前記第1及び第2の部分は互いに離間している、形成するステップと、
前記チャネル領域の第1の部分に沿って延在する浮遊ゲートを形成するステップであって、前記浮遊ゲートは、前記第1の側面に沿って延在し、前記第1の側面から絶縁され、前記浮遊ゲートのいずれの部分も前記第2の側面に沿って延在しない、
前記浮遊ゲートの少なくとも一部分は、前記フィンと前記第2のフィンとの間に配設され、前記第3の側面に沿って延在し、前記第3の側面から絶縁され、前記浮遊ゲートのいずれの部分も前記第4の側面に沿って延在しない、いずれの導電性ゲートも、前記浮遊ゲートがそれに沿って延在する、前記第1の側面の一部分と対向する前記第2の側面の一部分に沿って配設されず、前記第2の側面の前記部分から絶縁されない、いずれの導電性ゲートも、前記浮遊ゲートがそれに沿って延在する、前記第3の側面の一部分と対向する前記第4の側面の一部分に沿って配設されず、前記第4の側面の前記部分から絶縁されない、形成するステップと、
前記チャネル領域の第2の部分に沿って延在するワード線ゲートを形成するステップであって、前記ワード線ゲートは、前記第1及び第2の側面に沿って延在し、前記第1及び第2の側面から絶縁される、形成するステップと、
前記浮遊ゲートの上方に配設され、前記浮遊ゲートから絶縁された制御ゲートを形成するステップと、
前記浮遊ゲートに横方向に隣接して配設され、前記浮遊ゲートから絶縁された第1の部分と、前記浮遊ゲートの上方に垂直に配設され、前記浮遊ゲートから絶縁された第2の部分と、を有する消去ゲートを形成するステップと、を含む、方法。
【請求項13】
前記ワード線ゲートは金属材料を含み、前記ワード線ゲートは、高K絶縁材料によって前記第1及び第2の側面から絶縁される、請求項12に記載の方法。
【請求項14】
前記浮遊ゲート、前記制御ゲート、及び前記消去ゲートは、それぞれポリシリコン材料を含む、請求項12に記載の方法。
【請求項15】
前記第1及び第2の電極は、それぞれ金属材料を含む、請求項14に記載の方法。
【請求項16】
前記制御ゲート及び前記消去ゲートは、それぞれ前記フィンの上方に垂直に配設される、請求項12に記載の方法。
【請求項17】
前記フィンの前記第1及び第2の部分のそれぞれは、それぞれ前記フィンの前記チャネル領域の幅及び高さよりも大きい幅及び高さを有する、請求項12に記載の方法。
【請求項18】
前記第1の電極は、前記フィンの前記第1の部分の前記第1及び第2の側面に沿って延在し、前記第2の電極は、前記フィンの前記第2の部分の前記第1及び第2の側面に沿って延在する、請求項12に記載の方法。
【請求項19】
前記浮遊ゲートは、矩形の垂直断面を有する、請求項12に記載の方法。
【請求項20】
前記浮遊ゲートは、U字形の垂直断面を有する、請求項12に記載の方法。
【請求項21】
前記制御ゲートは、前記浮遊ゲートの前記U字形の垂直断面内に延在する下部を含む、請求項20に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
(優先権の主張)
本特許出願は、2018年3月22日出願の「Two Transistor Finfet-Based Split Gate Non-volatile Floating Gate Flash Memory And Method of Fabrication」と題する米国特許出願第15/933,124号に対する優先権を主張する。
【0002】
本発明は、不揮発性フラッシュメモリセルアレイに関する。
【背景技術】
【0003】
不揮発性メモリデバイスは、当該技術分野において周知である。例えば、スプリットゲートメモリセルが、米国特許第5,029,130号(この特許は全ての目的に対して参照によって本明細書に組み込まれる)に開示されている。このメモリセルは、浮遊ゲートと、制御ゲートと、を有し、これらのゲートは、ソース領域とドレイン領域との間に延在する基板のチャネル領域の上方に配設されて、この領域の導電率を制御する。電圧の様々な組み合わせが、制御ゲート、ソース、及びドレインに印加されて、(浮遊ゲートに電子を注入することにより)メモリセルをプログラムし、(浮遊ゲートから電子を除去することにより)メモリセルを消去し、(浮遊ゲート下のチャネル領域の伝導率を測定又は検出して、浮遊ゲートのプログラミング状態を決定することにより)メモリセルを読み出す。
【0004】
不揮発性メモリセルの構成及び数は変化し得る。例えば、米国特許第7,315,056号(この米国特許は、あらゆる目的のために参照により本明細書に組み込まれる)は、ソース領域の上方にプログラム/消去ゲートを更に含むメモリセルを開示している。米国特許第7,868,375号(この米国特許は、あらゆる目的のために参照により本明細書に組み込まれる)は、ソース領域の上方に消去ゲート、及び浮遊ゲートの上方にカップリングゲートを更に含むメモリセルを開示している。米国特許第6,747,310号、同第7,868,375号、同第9,276,005号、及び同第9,276,006号も参照されたい(これらはまた、あらゆる目的のために参照により本明細書に組み込まれる)。
【0005】
リソグラフィサイズが縮小し、それによってチャネル幅が狭くなるという問題は、全ての半導体デバイスに影響を与えるので、Fin-FET型の構造体が提案された。Fin-FET型の構造体において、半導体基板材料のフィン形部材が、ソース領域をドレイン領域に接続する。フィン形部材は、上面及び対向する2つの側面を有する。その結果、ソース領域からドレイン領域への電流は、2つの側面と同様に上面に沿って流れることができる。このように、チャネル領域を2つの側面に「折り畳み」、それによってチャネル領域の「フットプリント」を小さくすることによって、より多くの半導体の占有面積を犠牲にすることなく、チャネル領域の表面幅が増大し、これにより電流の流れが増加する。そうしたFin-FETを用いた不揮発性メモリセルが開示されている。従来技術のFin-FET型不揮発性メモリ構造体のいくつかの例としては、米国特許第7,423,310号、同第7,410,913号、同第8,461,640号、及び同第9,634,018号が挙げられる。しかしながら、これらの従来技術のFin-FET構造体は、浮遊ゲートをスタックゲートデバイスとして使用すること、トラッピング材料を使用すること、電荷を記憶するために、SRO(シリコンリッチ酸化物)を使用すること若しくはナノ結晶シリコンを使用すること、又は、3つ以上のゲートを有するメモリセルにとっては単純すぎるか若しくは問題のゲート数にとっては複雑すぎるかのいずれかである他のメモリセル構成を開示している。
【0006】
メモリセルのサイズを縮小する際に、本発明者らは多数の問題を発見した。極薄型ポリシリコン又は非晶質シリコン膜堆積及びドーピング技術は複雑であり、多くの場合、構造的不均一性と組み合わされた、不十分かつ不均一なドーピングに悩まされる。極薄型ポリシリコン浮遊ゲートにおける弾道電子輸送は、プログラミング問題(極薄型浮遊ゲート内のホットエレクトロンを捕捉する難しさ)をもたらす。浮遊ゲートの上部での制御ゲートの集積により、先進CMOS技術(高K金属ゲートプロセスフローで使用されるCMP平坦化工程及び続く先進リソグラフィ工程)の深刻なプロセス統合の課題をもたらす、厚いポリスタックが生じる。隣接する浮動ゲート間の容量性結合は、水平方向のスケーリングで大幅に増加する。これは、強いクロストーク効果をもたらし、設計による複雑な管理を必要とする(セルの読み出し電流は近隣セルの電荷状態に依存する)。平面浮遊ゲートメモリセルのスケーリングは、トランジスタ幅のスケーリングに関連する読み出し電流の低減によって制限される。より低い読み出し電流は、アクセス時間を犠牲にし、高速アクセス時間の仕様を満たすのに複雑な設計技術を必要とする。平面浮遊ゲートアーキテクチャは、先進技術ノードでの浮遊ゲート及び選択トランジスタの閾値以下の漏れを効率的に制御することができず、その結果、選択セルと同じビット線を共有する非選択セルからの高いバックグラウンド漏れが生じる。
【発明の概要】
【0007】
上記の問題は、互いに対向する第1及び第2の側面を含む上方に延在するフィンを備えた上面を有する半導体基板と、フィンの第1の部分と電気的に接触する第1の電極と、フィンの第2の部分と電気的に接触する第2の電極であって、フィンのチャネル領域は、第1及び第2の側面の部分を含み、フィンの第1の部分と第2の部分との間に延在するように、フィンの第1及び第2の部分は互いに離間している、第2の電極と、チャネル領域の第1の部分に沿って延在する浮遊ゲートであって、浮遊ゲートは、第1の側面に沿って延在し、第1の側面から絶縁され、浮遊ゲートのいずれの部分も第2の側面に沿って延在しない、浮遊ゲートと、チャネル領域の第2の部分に沿って延在するワード線ゲートであって、ワード線ゲートは、第1及び第2の側面に沿って延在し、第1及び第2の側面から絶縁される、ワード線ゲートと、浮遊ゲートの上方に配設され、浮遊ゲートから絶縁された制御ゲートと、浮遊ゲートに横方向に隣接して配設され、浮遊ゲートから絶縁された第1の部分と、浮遊ゲートの上方に垂直に配設され、浮遊ゲートから絶縁された第2の部分と、を有する消去ゲートと、を含む、不揮発性メモリセルによって対処される。
【0008】
不揮発性メモリセルを形成する方法は、半導体基板の上面が、互いに対向する第1及び第2の側面を含む、上方に延在するフィンを含むように、半導体基板の上面にトレンチを形成するステップと、フィンの第1の部分と電気的に接触する第1の電極を形成するステップと、フィンの第2の部分と電気的に接触する第2の電極を形成するステップであって、フィンのチャネル領域は、第1及び第2の側面の部分を含み、フィンの第1の部分と第2の部分との間に延在するように、フィンの第1及び第2の部分は互いに離間している、形成するステップと、チャネル領域の第1の部分に沿って延在する浮遊ゲートを形成するステップであって、浮遊ゲートは、第1の側面に沿って延在し、第1の側面から絶縁され、浮遊ゲートのいずれの部分も第2の側面に沿って延在しない、形成するステップと、チャネル領域の第2の部分に沿って延在するワード線ゲートを形成するステップであって、ワード線ゲートは、第1及び第2の側面に沿って延在し、第1及び第2の側面から絶縁される、形成するステップと、浮遊ゲートの上方に配設され、浮遊ゲートから絶縁された制御ゲートを形成するステップと、浮遊ゲートに横方向に隣接して配設され、浮遊ゲートから絶縁された第1の部分と、浮遊ゲートの上方に垂直に配設され、浮遊ゲートから絶縁された第2の部分と、を有する消去ゲートを形成するステップと、を含む。
【0009】
本発明の他の目的及び特徴は、明細書、特許請求の範囲、添付図面を精読することによって明らかになるであろう。
【0010】
【0011】
【0012】
【0013】
【0014】
【0015】
【0016】
【0017】
【0018】
【0019】
【0020】
【0021】
【0022】
【図面の簡単な説明】
【0023】
【
図1A】本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す(行方向沿いの)側断面図である。
【
図1B】本発明のスプリットゲート不揮発性メモリセルを形成する工程中の基板の論理領域を示す側断面図である。
【
図2A】本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す(行方向沿いの)側断面図である。
【
図2B】本発明のスプリットゲート不揮発性メモリセルを形成する工程中の基板の論理領域を示す側断面図である。
【
図3A】本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す(行方向沿いの)側断面図である。
【
図3B】本発明のスプリットゲート不揮発性メモリセルを形成する工程中の基板の論理領域を示す側断面図である。
【
図4A】本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す(行方向沿いの)側断面図である。
【
図4B】本発明のスプリットゲート不揮発性メモリセルを形成する工程中の基板の論理領域を示す側断面図である。
【
図5A】本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す(行方向沿いの)側断面図である。
【
図5B】本発明のスプリットゲート不揮発性メモリセルを形成する工程中の基板の論理領域を示す側断面図である。
【
図5C】本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す(列方向沿いの)側断面図である。
【
図6A】本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す(行方向沿いの)側断面図である。
【
図6B】本発明のスプリットゲート不揮発性メモリセルを形成する工程中の基板の論理領域を示す側断面図である。
【
図6C】本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す(列方向沿いの)側断面図である。
【
図7A】本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す(行方向沿いの)側断面図である。
【
図7B】本発明のスプリットゲート不揮発性メモリセルを形成する工程中の基板の論理領域を示す側断面図である。
【
図7C】本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す(列方向沿いの)側断面図である。
【
図8A】本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す(行方向沿いの)側断面図である。
【
図8B】本発明のスプリットゲート不揮発性メモリセルを形成する工程中の基板の論理領域を示す側断面図である。
【
図8C】本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す(列方向沿いの)側断面図である。
【
図9A】本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す(行方向沿いの)側断面図である。
【
図9B】本発明のスプリットゲート不揮発性メモリセルを形成する工程中の基板の論理領域を示す側断面図である。
【
図9C】本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す(列方向沿いの)側断面図である。
【
図10A】本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す(行方向沿いの)側断面図である。
【
図10B】本発明のスプリットゲート不揮発性メモリセルを形成する工程中の基板の論理領域を示す側断面図である。
【
図10C】本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す(列方向沿いの)側断面図である。
【
図11A】本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す(行方向沿いの)側断面図である。
【
図11B】本発明のスプリットゲート不揮発性メモリセルを形成する工程中の基板の論理領域を示す側断面図である。
【
図11C】本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す(列方向沿いの)側断面図である。
【
図12A】本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す(行方向沿いの)側断面図である。
【
図12B】本発明のスプリットゲート不揮発性メモリセルを形成する工程中の基板の論理領域を示す側断面図である。
【
図12C】本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す(列方向沿いの)側断面図である。
【
図13A】本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す(行方向沿いの)側断面図である。
【
図13B】本発明のスプリットゲート不揮発性メモリセルを形成する工程中の基板の論理領域を示す側断面図である。
【
図13C】本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す(列方向沿いの)側断面図である。
【
図14A】本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す(行方向沿いの)側断面図である。
【
図14B】本発明のスプリットゲート不揮発性メモリセルを形成する工程中の基板の論理領域を示す側断面図である。
【
図14C】本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す(列方向沿いの)側断面図である。
【
図15A】本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す(行方向沿いの)側断面図である。
【
図15B】本発明のスプリットゲート不揮発性メモリセルを形成する工程中の基板の論理領域を示す側断面図である。
【
図15C】本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す(列方向沿いの)側断面図である。
【
図15D】本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す(列方向沿いの)側断面図である。
【
図16A】本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す(行方向沿いの)側断面図である。
【
図16B】本発明のスプリットゲート不揮発性メモリセルを形成する工程中の基板の論理領域を示す側断面図である。
【
図16C】本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す(列方向沿いの)側断面図である。
【
図16D】本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す(列方向沿いの)側断面図である。
【
図17A】本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す(行方向沿いの)側断面図である。
【
図17B】本発明のスプリットゲート不揮発性メモリセルを形成する工程中の基板の論理領域を示す側断面図である。
【
図17C】本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す(列方向沿いの)側断面図である。
【
図17D】本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す(列方向沿いの)側断面図である。
【
図18A】本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す(行方向沿いの)側断面図である。
【
図18B】本発明のスプリットゲート不揮発性メモリセルを形成する工程中の基板の論理領域を示す側断面図である。
【
図18C】本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す(列方向沿いの)側断面図である。
【
図18D】本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す(列方向沿いの)側断面図である。
【
図19A】本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す(行方向沿いの)側断面図である。
【
図19B】本発明のスプリットゲート不揮発性メモリセルを形成する工程中の基板の論理領域を示す側断面図である。
【
図19C】本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す(列方向沿いの)側断面図である。
【
図19D】本発明のスプリットゲート不揮発性メモリセルを形成する工程を示す(列方向沿いの)側断面図である。
【
図20A】本発明のスプリットゲート不揮発性メモリセルの部分斜視図である。
【
図20B】本発明のスプリットゲート不揮発性メモリセルの部分斜視図である。
【
図21A】本発明のスプリットゲート不揮発性メモリセルの代替実施形態を形成する工程を示す(行方向沿いの)側断面図である。
【
図21B】本発明のスプリットゲート不揮発性メモリセルの代替実施形態を形成する工程中の基板の論理領域を示す側断面図である。
【
図21C】本発明のスプリットゲート不揮発性メモリセルの代替実施形態を形成する工程を示す(列方向沿いの)側断面図である。
【
図22A】本発明のスプリットゲート不揮発性メモリセルの代替実施形態を形成する工程を示す(行方向沿いの)側断面図である。
【
図22B】本発明のスプリットゲート不揮発性メモリセルの代替実施形態を形成する工程中の基板の論理領域を示す側断面図である。
【
図22C】本発明のスプリットゲート不揮発性メモリセルの代替実施形態を形成する工程を示す(列方向沿いの)側断面図である。
【
図23A】本発明のスプリットゲート不揮発性メモリセルの代替実施形態を形成する工程を示す(行方向沿いの)側断面図である。
【
図23B】本発明のスプリットゲート不揮発性メモリセルの代替実施形態を形成する工程中の基板の論理領域を示す側断面図である。
【
図23C】本発明のスプリットゲート不揮発性メモリセルの代替実施形態を形成する工程を示す(列方向沿いの)側断面図である。
【
図24A】本発明のスプリットゲート不揮発性メモリセルの代替実施形態を形成する工程を示す(行方向沿いの)側断面図である。
【
図24B】本発明のスプリットゲート不揮発性メモリセルの代替実施形態を形成する工程中の基板の論理領域を示す側断面図である。
【
図24C】本発明のスプリットゲート不揮発性メモリセルの代替実施形態を形成する工程を示す(列方向沿いの)側断面図である。
【
図25A】本発明のスプリットゲート不揮発性メモリセルの代替実施形態を形成する工程を示す(行方向沿いの)側断面図である。
【
図25B】本発明のスプリットゲート不揮発性メモリセルの代替実施形態を形成する工程中の基板の論理領域を示す側断面図である。
【
図25C】本発明のスプリットゲート不揮発性メモリセルの代替実施形態を形成する工程を示す(列方向沿いの)側断面図である。
【
図25D】本発明のスプリットゲート不揮発性メモリセルの代替実施形態を形成する最終工程を示す(列方向沿いの)側断面図である。
【
図26A】第1の実施形態のメモリセル構成要素を示す(列方向沿いの)側断面図である。
【
図26B】第2の実施形態のメモリセル構成要素を示す(列方向沿いの)側断面図である。
【
図27A】第1の実施形態のメモリセル構成要素を示す上面図である。
【
図27B】第2の実施形態のメモリセル構成要素を示す上面図である。
【発明を実施するための形態】
【0024】
以下に記載される実施形態は、従来のスプリットゲートメモリに特有のスケーリング問題に効果的に対処する。具体的には、本発明のスプリットゲートメモリセルは、メインストリームFinFet CMOS製造フローに適合可能な2つのトランジスタを備える。2つのトランジスタは、直列接続される。それぞれのトランジスタは、2つの隣接するシリコンフィンに形成される。第1のトランジスタ(ワード線又は選択トランジスタと呼ばれる)は、シリコンフィンのうちの1つを包み込むHKMGゲート電極を有するFinFETアーキテクチャを有する。第2のトランジスタ(浮遊ゲートトランジスタと呼ばれる)は、2つのシリコンフィンの間に挿入されたポリシリコン浮遊ゲートを有する。浮遊ゲートトランジスタは、極薄型チャネルがチャネルとして使用されるシリコンフィンの一方の側のみに位置する浮遊ゲートによって電気的に制御される、完全空乏型SOI様モードで動作する。浮遊ゲートトランジスタは、改善された耐久性及び信頼性を可能にするスプリットゲートアーキテクチャ(別個の制御ゲート及び消去ゲート)を有する。このアーキテクチャにより、妥当な浮遊ゲートの物理的寸法を維持し、かつ主要なメモリセルスケーラビリティの課題(高K金属ゲート集積、読み出し電流スケーリング、浮遊ゲートクロストーク及びアイソレーション、並びに選択及び非選択セルの漏れ制御)を解決しながら、セル漏れ(選択セル及び非選択セルの両方から生じる)の効率的な制御を可能にする。開示された2つの実施形態が存在する。第1の実施形態は、箱形の浮遊ゲートを使用して実施される。第2の実施形態は、U字形の浮遊ゲートを使用して実施され、プログラム効率の向上のために制御ゲートと浮遊ゲートとの結合の改善を可能にする。
【0025】
第1の実施形態の形成を
図1A~
図19A、
図5C~
図19C、
図5D、及び
図15D~
図19D(基板のメモリ領域内のメモリセルの形成を示す)並びに
図1B~
図19B(同じ基板の、論理領域とも呼ばれる周辺領域内の論理デバイスの形成を示す)に示す。プロセスは、シリコン半導体基板10のメモリ領域部分及び論理領域部分の両方に二酸化ケイ素(酸化物)層12を形成することによって開始する。酸化物層12に、窒化ケイ素(窒化物)層14が形成される。窒化物層1
4に、ハードマスク材料16が形成される。ハードマスク材料16に、フォトレジスト18が形成される。次いで、フォトレジストがパターン化され、これには、フォトレジストの部分を選択的に露出させ、フォトレジストの部分を選択的に除去して、下層材料の選択的部分(すなわち、この場合にはハードマスク材料16のストリップ)を露出させるフォトリソグラフィープロセスが含まれる。結果として得られた構造体を
図1A及び
図1Bに示す。
【0026】
図2A及び
図2Bに示すように(フォトレジストの除去後)、エッチングの実行により、ハードマスク材料16の露出した部分が除去され、ハードマスク材料16の垂直ストリップが残される。酸化物スペーサ20は、酸化物堆積、及び続く異方性酸化物エッチングの実行によって、ハードマスク材料ストリップ16の側部に沿って形成され、ハードマスクストリップ16の垂直側壁にスペーサ20が残される。フォトレジストは構造体の上方に形成され、メモリ領域内の交互スペーサ20(例えば、それぞれのストリップ16に沿った右側のスペーサ)及び論理領域内のスペーサ20の対を覆うフォトレジストのストリップを残すようにパターン化される。次いで、酸化物エッチングの使用により、フォトレジストにより露出されたままの酸化物スペーサ20が除去される。フォトレジスト除去後、
図3A及び
図3Bに示すように、エッチングの実行により、ハードマスクストリップ16が除去される。
【0027】
1回以上のエッチングの実行により、窒化物14、酸化物12の当該部分、及び酸化物スペーサ20の下にない基板10の上部が除去され、結果として、基板内に延在するトレンチ24と、隣接するトレンチ24間の基板10の薄いフィン構造体26が形成される。フィン26は、
図4A及び
図4Bに示すように、垂直/列方向に延在し、メモリ領域及び論理領域の両方において互いに平行である。絶縁材料28(例えば、酸化物)が構造体の上方に形成され(トレンチ24に酸化物28を充填することを含む)、続いて酸化物平坦化により、窒化物14の上部より上の酸化物28の任意の部分が除去される。フォトレジスト30が構造体の上方に形成され、
図5A及び
図5C~
図5Dに示されるように、メモリ領域内の充填された交互トレンチの上のフォトレジスト30の部分を除去し、
図5Bに示すように論理領域の全体を覆われたままするようにパターン化される。酸化物エッチングの実行により、フォトレジスト30によって露出されたままの酸化物28の部分が除去され、メモリ領域内の交互トレンチ24から酸化物28の大部分が除去される。フォトレジスト30が除去された後、次いで、
図6A~
図6Cに示されるように、ポリシリコンの厚い層が構造体の上方に形成され、メモリ領域内の交互トレンチ24にポリシリコン32が充填される。ポリエッチングの使用により、ポリ32の上部が除去され、トレンチ24内のポリが酸化物28の上部より下に陥凹される。酸化物堆積及び平坦化(例えば、CMP)の実行により、
図7A~
図7Cに示すように、ポリシリコンの上方に酸化物が形成され、メモリ領域内の交互フィン26の間にポリシリコンブロック32が残される。
【0028】
窒化物14が、窒化物エッチングによってメモリ領域及び論理領域から除去される。絶縁層(例えば、ONO-酸化物、窒化物、酸化物の副層を有する)34が構造体の上方に形成される。フォトレジスト36が構造体の上方に形成され、論理領域と、ポリブロック32に横方向に隣接するメモリ領域の部分が露出したままになるようにパターン化される。次いで、
図8A~
図8Cに示すように、酸化物エッチングの使用により、論理領域内のフィン26間のトレンチ24のそれぞれにおけるONO層34及び酸化物28の一部と、ポリブロック32の一方の側に横方向に隣接するONO層34及び酸化物28と、が除去される。ポリシリコン層38が構造体の上方に堆積される。フォトレジスト40が構造体の上方に形成され、メモリ領域の一部分がポリブロック32の上方に部分的に露出したままになるようにパターン化される。
図9A~
図9Cに示すように、エッチングの使用により、ONO層34の露出部分が除去される。
【0029】
フォトレジスト除去後に、酸化物層42が構造体の上方に形成される。窒化物堆積及びエッチングの使用により、ポリ層38の側壁において酸化物層42の垂直部分に沿って窒化物スペーサ44が形成される。酸化物エッチングの使用により、酸化物層42の露出部分が除去される。次いで、酸化物堆積の使用により、ポリブロック32の露出部分の上方を含む、構造体の上方に酸化物層46が形成される。酸化物46は、消去動作のためのトンネル酸化物として機能することになる。
図10A~
図10Cに示すように、次いで、ポリ層48が構造体の上方に形成される。ポリエッチングバック及び酸化物エッチング、並びに平坦化の実行により、ポリ層48及び酸化物46の上部が除去され、上面が平坦化される。
図11A~
図11Cに示すように、一連の堆積の実行により、構造体に炭窒化ケイ素(SiCN)層50、酸化物層52、SiCN層54、及びハードマスク層56が形成される。
【0030】
フォトレジストが構造体に形成され、パターン化されて、メモリ領域内にフォトレジストのストリップのみが残される。エッチングの実行により、ハードマスク56の露出部分が除去され、行/水平方向に延在するハードマスク56のストリップが残される。フォトレジスト除去後、酸化物堆積及びエッチングの実行により、残りのハードマスク材料のストリップに対して酸化物スペーサ58が形成される。フォトレジスト60が、構造体の上方に形成され、ポリブロック38の上方に位置付けられる(メモリセルごとに)スペーサのうちの1つのみを覆うようにパターン化される。
図12A~
図12Cに示すように、酸化物エッチングの使用により、フォトレジスト60の下のメモリセルごとのスペーサを除く、全てのスペーサ58が除去される。フォトレジスト除去後、フォトレジスト61は構造体に形成され、ポリブロック32の一部分の上方及びメモリ領域内のポリブロック48の一部分の上方にのみ留まるようにパターン化される。SiCNエッチングの実行により、SiCN層54の露出部分が除去される。酸化物エッチングの実行により、酸化物層52及び酸化物スペーサ58の露出部分が除去される。論理領域では、酸化物層58及びSiCN層54が除去される。結果として得られた構造体を
図13A~
図13Cに示す。
【0031】
フォトレジスト除去後、SiCNエッチングの実行により、メモリ領域内のSiCN層50及びSiCN層54の露出部分が除去される。次いで、
図14A~
図14Cに示すように、ポリエッチングの使用により、メモリ領域内のポリブロック38及び48の露出部分が除去され、元のポリ38のポリブロック38a及び38bが残され、ポリブロック48の横寸法が縮小される。フォトレジストが構造体の上方に形成され、ポリブロック48に隣接するメモリ領域の一部分からそれを除去するようにパターン化される。酸化物エッチングの実行により、酸化物28の露出部分が(ポリブロック48の一方の側で)陥凹される。フォトレジスト除去後、メモリセル領域内のメモリセルの縁部の露出したシリコンフィンは、任意選択的に、シリコンフィンの上部26aを拡大するためにエピタキシャル成長が施され得る。酸化物層52及びSiCN層50は、メモリ領域から除去される(論理領域の上方のフォトレジストを使用する)。窒化物層62の共形層が構造体の上方に形成される。次いで、
図15A~
図15Dに示すように、窒化物層64が構造体の上方に形成される。酸化物66(例えば、ILD酸化物)が構造体の上方に形成され、窒化物64を研磨停止部として使用するCMP平坦化が施される。フォトレジスト68が構造体の上方に形成され、ポリブロック38aの上方の領域及び論理領域に露出したままになるようにパターン化される。
図16A~
図16Dに示すように、窒化物エッチングの使用により、メモリ領域内のポリブロック38aの上部の上方の窒化物層64の部分、及び論理領域内の窒化物層64が除去される。
【0032】
フォトレジスト除去後、ポリエッチング及び酸化物エッチングの使用により、メモリ領域内及び周囲酸化物中のポリブロック38a、並びに論理領域内のポリ層38が除去される。次いで、高K金属ゲート層HKMG70が構造体の上方に形成され、ポリブロック38aの除去によって残された空隙に充填される。HKMG層70は、導電性金属層74の下に高K材料の(HfO2、ZrO2、TiO2、Ta2O5、又は他の適切な材料など、酸化物の誘電率Kを超える誘電率Kを有する)絶縁層72を含む。この形成は、原子層化学気相成長法及びエッチバックを使用して行われ得る。高K金属ゲート層はまた、論理領域内に形成されることになる(すなわち、HKMGを形成するためのプロセスフローは、メモリ領域及び論理領域の両方に関して同じである)。結果として得られた構造体を
図17A~
図17Dに示す。
【0033】
窒化物が構造体の上方に形成され、続いてCMP平坦化が行われて、HKMG70の上部が覆われる。ILD酸化物66は、フォトレジスト及び酸化物エッチングをパターン化することによって、メモリ領域から除去される。金属接点78が、構造体に形成され(HKMG70の側部との接点と、ポリブロック48の側部との接点)、続いて窒化物76をエッチング停止部として使用するCMPが行われる。金属接点78は、W CMP工程の前にアニールされる、Ti80、TiN82及びW84副層を含み得る。窒化物86が構造体の上方に形成される。結果として得られた構造体を
図18A~
図18Dに示す。酸化物88が構造体の上方に形成される。パターン化されたフォトレジストの使用により、様々な構成要素と接触させるために酸化物88及び窒化物86を通って延在する金属接点90が形成される。最終構造体を
図19A~
図19Dに示す。
【0034】
図20A及び
図20Bは、基板フィン26のうちの1つに沿って形成された浮遊ゲートトランジスタ及びワード線トランジスタを有する単一メモリセルの最終構造体の斜視図を示す。メモリセルは、フィン26の拡大された上部26aと電気的に接触する電極である、離間したビット線接点78a及びソース線接点78bを含む。それぞれの電極78a及び78bは、フィン26の対向する側部及び上部の両方に配設される。電極78aと78bとの間は、ワード線ゲート70、浮遊ゲート32、制御ゲート38b、及び消去ゲート48である。ワード線ゲート70は、フィン26の対向する側部及び上部の両方に沿って延在し、フィン26の対向する側部及び上部の両方から絶縁される。浮遊ゲート32は、フィン26の一方の側にのみ配設される。制御ゲートは、フィン26の上方及び浮遊ゲート32の上方に配設される。消去ゲート48は、フィン26の上方に配設され、浮遊ゲート32の上方に部分的に配設され、消去効率を高めるために浮遊ゲート32の上角部に面するノッチ48aを含む。フィン26は、電極78a(ドレイン又はビット線接点である)から電極78b(ソース接点である)まで延在するチャネル領域を含む。ワード線ゲートによって取り囲まれたチャネル領域のある部分の導電率は、ワード線ゲートによって制御され、浮遊ゲートに隣接するチャネル領域の別の部分の導電率は、浮遊ゲートによって制御される。
【0035】
本明細書の図は単一のメモリセルを示しているが、複数のメモリセルが、メモリセルの列を形成するフィン26に沿って端から端まで形成され、メモリセルの他の列が、示されるフィン26に平行に延在する他のフィンに沿って形成されることを理解されたい。それぞれのメモリセルは、シリコン基板内に形成され、垂直方向と水平方向との両方に不均一なドーピングプロファイルを有する2つのフィンの上方に、又はそれらのフィンに隣接して形成される。フィン間のアイソレーショントレンチは、酸化ケイ素で充填される。このFinFETアーキテクチャは、垂直方向におけるチャネル幅の延長に起因して、セル面積当たりの有効読み出し電流密度の増加を可能にする。浮遊ゲートは、好ましくは、フィンの一部分の間に、かつフィンの一部分に隣接して配設され、酸化物によってそれらから分離される、n+型のポリシリコン(又は非晶質シリコン)である。浮遊ゲートは、フィンの上部より上で垂直方向に延在する。浮遊ゲートは、矩形の垂直断面形状(すなわち、側部から見た断面、
図19A及び
図19Cを参照されたい)を有する箱状の形状を有する。浮遊ゲート及びフィンの隣接部分は、浮遊ゲートトランジスタと呼ばれる、セルの第1のトランジスタを形成する。浮遊ゲートトランジスタは、完全空乏型シリコン・オン・インシュレータトランジスタのように動作する。この構成により、妥当な浮遊ゲート寸法を維持しながら、隣接セルとの浮遊ゲート寄生結合の効率的な低減を可能にする。浮遊ゲートの一部は、フィンの上部より下に配設されてゲートスタックの高さを制限し得、HKMG CMOSプロセスフローとの統合を促進する。
【0036】
制御ゲートは、好ましくは、n+型のポリシリコン(又は非晶質シリコン)であり、浮遊ゲートの一部を覆い、誘電体(酸化ケイ素-窒化物-酸化物積層体又は同様のもの)によって、浮遊ゲートから、かつフィンの上部から分離される。消去ゲートは、好ましくは、n+型のポリシリコン(又は非晶質シリコン)であり、浮遊ゲートの残りの部分を覆い、トンネル酸化物によって浮遊ゲートから分離される。一方の側で、消去ゲートは、酸化シリコンによって又は酸化ケイ素/窒化物/酸化物スペーサによって制御ゲートから分離される。他の側で、消去ゲートは、浮遊ゲートの上方に延在し、高い効率で角部を強化するファウラーノルドハイムトンネリング機構による消去動作に使用されるラップアラウンドコーナー形状(すなわち、ノッチ48a)を形成する。ワード線ゲートは、好ましくは、フィンの両方の側面上のFinFETチャネル領域の第2の部分を覆う金属である(タングステン及び/又は仕事関数調整金属を含む)。金属ワード線ゲート及び下にあるフィン部分は、ワード線トランジスタを形成する。ワード線トランジスタのFinFETアーキテクチャは、同じ列を共有する非選択セルからの閾値以下の漏れ電流の制御の改善を可能にし、高温読み出し性能及び関連するメモリ分割を改善する。
【0037】
ソース電極78bは、FinFETの上方で成長した拡大エピタキシャル形状26aの上部のW/TiN/TiSi2スタック(又は同様のもの)からなり、浮遊ゲートトランジスタに隣接している。セルのソース電極78bは、同じ行の他のセルのソース電極を共有し、行方向に延在する共通のソース線を形成する。ビット線電極78aは、FinFETの上方で成長した拡大エピタキシャル形状26aの上部のW/TiN/TiSi2スタック(又は同様のもの)からなり、ワード線トランジスタに隣接している。ビット線電極78aは、同じ列を共有する近隣セルのビット線電極に接続され、これらが一緒に接続されて、列方向に延在する共通のビット線92が形成される。ワード線及び浮遊ゲートトランジスタは、それらをソース線及びビット線電極領域から分離する窒化ケイ素スペーサによって取り囲まれる。フィン26は、好ましくは、ビット線電極、ソース線電極に隣接する領域、窒化ケイ素スペーサの下の領域、及び浮遊ゲートに隣接しない領域内の消去ゲートの下の領域でn+型ドーピングされる。フィン26は、浮遊ゲートに隣接する領域、及びワード線ゲートの下の領域内でp型ドーピングされる。垂直のP型ドーピングプロファイルは非常に不均一であり、フィンの上部のドーピングは比較的低く、フィンの底部のドーピングは非常に高くなる。高度にドーピングされたプロファイルの上部は、FinFETチャネルの底部に寄生漏れ経路が形成されるのを避けるために、浮遊ゲートの底部より上にあるべきである。所望のドーピングプロファイルは、上述の製造プロセスフローの異なる段階で実行される1つ以上の注入によって達成され得る。注入は、論理領域と共有され得るか、又はメモリ領域上でのみ実施され得る。
【0038】
このメモリセルアーキテクチャは、浮遊ゲートの妥当な物理的寸法を達成することを可能にし、処理を簡略化し、弾道輸送及び極薄型ポリ堆積処理に関する問題を解決する。更に、フィンの間に浮遊ゲートの少なくとも一部を埋め込むことは、高K金属ゲート集積のためのゲートスタックトポロジを最適化し、更なるセルサイズスケーリングの手段を提供しながら、関連するアイソレーション及びクロストークの問題を解決する。
【0039】
第2の実施形態の形成を
図21A~
図25A、
図21B~
図25B、
図21C~
図25C、及び
図25Dに示す。プロセスは、
図5A~
図5Cと同じ構造体から始まる。酸化物エッチングの実行により、フォトレジスト30によって露出されたままの酸化物28の部分が除去され、メモリ領域内の交互のトレンチ24から酸化物28の大部分が除去される。フォトレジスト30が除去された後、
図6A~
図6Cに関連して上述したように、交互トレンチを充填するポリシリコン32の厚い層を形成する代わりに、
図21A~
図21Cに示すように、インサイチュn型ドーピングポリシリコン94の薄い共形層が構造体の上方に形成され、メモリ領域内の交互トレンチ24の壁をポリシリコン94で裏打ちする。酸化物堆積に続くCMP平坦化の使用により、トレンチ24の残りの部分が酸化物96で充填され、構造体が平坦化されて、U字形の断面形状を有するポリ層94が残される。次いで、
図22A~
図22Cに示すように、ポリエッチングの使用により、U字形のポリ層94の上部が陥凹される。酸化物が構造体の上方に形成され、CMPの使用により、構造体の上面が下げられ、平坦化される(窒化物14をCMP停止部として使用する)。窒化物エッチングの使用により、窒化物14が除去される。
図23A~
図23Cに示すように、酸化物層が構造体の上方に形成され、それに続いて、ポリ94を停止部として使用するCMP又はエッチバックが行われる。
【0040】
フォトレジストが構造体の上方に形成され、U字形のポリ94内側の酸化物96が露出したままになるようにパターン化される。次いで、酸化物エッチングにより、U字形のポリ94内側の酸化物96が除去される。次いで、フォトレジスト除去後、
図24A~
図24Cに示されるように、ONO絶縁層34が上述のように構造体の上方に形成される。
図8A~
図8C、
図19A~
図19C、及び
図15D~
図19Dに関連して上述した処理工程を使用する処理が続き、結果として
図25A~
図25Dに示す最終構造体が得られる。この第2の実施形態における最終メモリセルは、浮遊ゲートが箱形状の代わりにU字形の断面形状を有し、制御ゲート38bが、浮遊ゲート94と制御ゲート38bとの間の容量性結合を強化するために浮遊ゲート94のU字形の内部へと下方に延在する下部を有することを除き、第1の実施形態と本質的に同じ構造体を有する。
図26A及び
図26Bは、それぞれ第1及び第2の実施形態の断面形状の違いを示す。
図27A及び
図27Bは、それぞれ第1及び第2の実施形態の上面図である。
【0041】
本発明は、本明細書で図示した上記実施例(複数可)に限定されるものではなく、それらによりサポートされる請求項の範囲内に属するあらゆる全ての変形例も包含することが理解されよう。例えば、本明細書で本発明に言及することは、任意の特許請求項又は特許請求項の用語の範囲を限定することを意図しておらず、その代わり、単に、1つ以上の特許請求項によって網羅され得る1つ以上の特徴に言及するものである。上述の材料、プロセス、及び数値例は単に代表的なものであり、いずれの請求項も限定するものと見なされるべきではない。例えば、浮遊ゲートは、ポリシリコンの代わりに非晶質シリコンで形成され得る。更に、全ての方法工程を、例示した厳密な順序で行う必要はない。最後に、単一層の材料をそのような又は同様の材料の複数層として形成することができ、逆もまた同様である。
【0042】
本明細書で使用される、用語「~の上方に(over)」及び「に(on)」は共に、「に直接」(中間材料、要素、又は間隙がそれらの間に配設されない)及び「の上に間接的に」(中間材料、要素、又は間隙がそれらの間に配設される)を包括的に含むことに留意されるべきである。同様に、「隣接した」という用語は、「直接隣接した」(中間材料、要素、又は間隙がそれらの間に配設されない)、及び「間接的に隣接した」(中間材料、要素、又は間隙がそれらの間に配設される)を含み、「取り付けられた」は、「直接取り付けられた」(中間材料、要素、又は間隙がそれらの間に配設されない)、及び「間接的に取り付けられた」(中間材料、要素、又は間隙がそれらの間に配設される)を含み、「電気的に結合された」は、「直接電気的に結合された」(中間材料又は要素がそれらの間で要素を電気的に連結しない)、及び「間接的に電気的に結合された」(中間材料又は要素がそれらの間で要素を電気的に連結している)を含む。例えば、「基板の上方に」要素を形成することは、中間材料/要素が介在せずに直接的に基板にその要素を形成することも、1つ以上の中間材料/要素が介在して間接的に基板の上にその要素を形成することも含み得る。