(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-10-27
(45)【発行日】2023-11-07
(54)【発明の名称】半導体回路
(51)【国際特許分類】
H03K 17/0416 20060101AFI20231030BHJP
【ＦＩ】
H03K17/0416
【請求項の数】
11
(21)【出願番号】P 2020092276
(22)【出願日】2020-05-27
(65)【公開番号】P2021190760
(43)【公開日】2021-12-13
【審査請求日】2022-01-13
(73)【特許権者】
【識別番号】301041553
【氏名又は名称】株式会社パウデック
(74)【代理人】
【識別番号】110001841
【氏名又は名称】弁理士法人ＡＴＥＮ
(72)【発明者】
【氏名】神山 祐輔
【審査官】▲高▼橋 徳浩
(56)【参考文献】
【文献】特開２０１５－０６１２６５（ＪＰ，Ａ）
【文献】特開２０１５－２０７６１０（ＪＰ，Ａ）
【文献】特開２０１４－１８７０５９（ＪＰ，Ａ）
【文献】国際公開第２０１３／１４６５７０（ＷＯ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０３Ｋ１７／００－Ｈ０３Ｋ１７／７０
(57)【特許請求の範囲】
【請求項1】
第１トランジスタとノーマリーオン型の第２トランジスタとを有し、前記第１トランジスタのドレインと前記第２トランジスタのソースとがカスコード接続された半導体回路であって、カスコード接続された前記第１トランジスタのドレインと前記第２トランジスタのソースとの接続部分である接続ノードと、前記第１トランジスタのソースとの間に設けられた制御回路を有し、
前記制御回路は、
前記接続ノードと、前記第１トランジスタのソースとの間に接続されたコンデンサと、
前記接続ノードと、前記第１トランジスタのソースとの間に、前記コンデンサと直列に接続されたスイッチング素子と、を含み、
前記スイッチング素子は、
前記接続ノードから前記コンデンサへ電流を流すことのできる第１状態と、
前記接続ノードから前記コンデンサに電流を流すことができない第２状態と、
前記コンデンサから前記接続ノードへ電流を流すことのできる第３状態のうち、いずれかの状態に選択的に構成可能であり、
前記制御回路は、
前記第２トランジスタのゲートに付与されるバイアス電位をＶ BIAS とし、
Ｖ BIAS 以下で、且つ、前記第１トランジスタの耐圧の負数よりも高い所定の電位を基準電位Ｖ S とした場合に、
（ａ）前記第１トランジスタのゲートにオフ信号が入力されて、前記接続ノードの電位Ｖ M が上昇するときには、
前記接続ノードの電位Ｖ M が、（Ｖ BIAS －Ｖ M ）＞Ｖ S の関係を満たしている間は、前記スイッチング素子を前記第２状態とし、
前記接続ノードの電位Ｖ M が（Ｖ BIAS －Ｖ M ）≦Ｖ S の関係を満たすまで上昇したときに
は、前記スイッチング素子を前記第１状態とし、
（ｂ）前記第１トランジスタのゲートにオン信号が入力されて、前記接続ノードの電位Ｖ M が低下するときには、前記スイッチング素子を前記第３状態とする、
ように前記スイッチング素子の接続状態を変更することにより、前記接続ノードの電位の変化を制御することを特徴とする半導体回路。
【請求項2】
前記スイッチング素子は、前記コンデンサと前記第１トランジスタのソースとの間に接続され、そのドレインが前記コンデンサと接続されるとともに、そのソース及びそのゲートが前記第１トランジスタのソースに接続されたＮ型ＭＯＳ－ＦＥＴと、
前記Ｎ型ＭＯＳ－ＦＥＴのドレインとソースとの間に接続され、前記Ｎ型ＭＯＳ－ＦＥＴのドレイン側がカソードとなる向きで接続されたダイオードと、を有し、
前記制御回路は、
前記接続ノードと前記Ｎ型ＭＯＳ－ＦＥＴのゲートとの間に設けられ、前記接続ノード側がカソードとなるような向きで接続されたツェナダイオード、を有することを特徴とする請求項１に記載の半導体回路。
【請求項3】
前記スイッチング素子は、前記接続ノードと前記コンデンサとの間に接続され、そのソース及びそのゲートが前記接続ノードと接続されるとともに、そのドレインが前記コンデンサに接続されたＰ型ＭＯＳ－ＦＥＴと、
前記Ｐ型ＭＯＳ－ＦＥＴのドレインとソースとの間に設けられ、前記Ｐ型ＭＯＳ－ＦＥＴのソース側がカソードとなる向きで接続されたダイオードと、を有し、
前記制御回路は、
前記Ｐ型ＭＯＳ－ＦＥＴのゲートと前記第１トランジスタのソースとの間に設けられ、前記Ｐ型ＭＯＳ－ＦＥＴのゲート側がカソードとなるような向きで接続されたツェナダイオード、を有することを特徴とする請求項１に記載の半導体回路。
【請求項4】
第１トランジスタとノーマリーオン型の第２トランジスタとを有し、前記第１トランジスタのドレインと前記第２トランジスタのソースとがカスコード接続された半導体回路であって、カスコード接続された前記第１トランジスタのドレインと前記第２トランジスタのソースとの接続部分である接続ノードと、前記第１トランジスタのソースとの間に設けられた制御回路を有し、
前記制御回路は、
前記接続ノードと、前記第１トランジスタのソースとの間に接続されたコンデンサと、
前記接続ノードと、前記第１トランジスタのソースとの間に、前記コンデンサと直列に接続されたスイッチング素子と、を含み、
前記スイッチング素子は、
前記接続ノードから前記コンデンサへ電流を流すことのできる第１状態と、
前記コンデンサから前記接続ノードに電流を流すことができない第２状態と、
前記コンデンサから前記接続ノードへ電流を流すことのできる第３状態のうち、いずれかの状態に選択的に構成可能であり、
前記制御回路は、
前記第２トランジスタのゲートに付与されるバイアス電位をＶ BIAS とし、
Ｖ BIAS 以下で、且つ、前記第１トランジスタの耐圧の負数よりも高い所定の電位を基準電位Ｖ S とした場合に、
（ｃ）前記第１トランジスタのゲートにオフ信号が入力されて、前記接続ノードの電位Ｖ M が上昇するときには、
前記接続ノードの電位Ｖ M が、（Ｖ BIAS －Ｖ M ）＞Ｖ S の関係を満たしている間は、前記
スイッチング素子を前記第３状態とし、
前記接続ノードの電位Ｖ M が（Ｖ BIAS －Ｖ M ）≦Ｖ S の関係を満たすまで上昇したときに、前記スイッチング素子を前記第１状態とし、
（ｄ）前記第１トランジスタのゲートにオン信号が入力されて、前記接続ノードの電位Ｖ M が低下するときには、前記スイッチング素子を前記第２状態とする、
ように前記スイッチング素子の接続状態を変更することにより、前記接続ノードの電位の変化を制御することを特徴とする半導体回路。
【請求項5】
前記スイッチング素子が、前記接続ノードと前記コンデンサとの間に設けられ、そのソースが前記接続ノードに接続され、そのドレインが前記コンデンサに接続されたＭＯＳ－ＦＥＴと、
前記ＭＯＳ－ＦＥＴのドレインとソースとの間に、前記ＭＯＳ－ＦＥＴのドレイン側がカソードとなるような向きで接続されたダイオードと、を有し、
前記制御回路は、
前記第１トランジスタのゲートにオフ信号が入力されるときに、前記ＭＯＳ－ＦＥＴのゲートにオン信号を入力させ、
前記第１トランジスタのゲートにオン信号が入力されるときに、前記ＭＯＳ－ＦＥＴのゲートにオフ信号を入力させることを特徴とする請求項４に記載の半導体回路。
【請求項6】
前記制御回路は、前記第１トランジスタのゲートにオフ信号が入力されるときに、前記ＭＯＳ－ＦＥＴのゲートに当該オフ信号に対して遅延させて前記オン信号を入力させることを特徴とする請求項５に記載の半導体回路。
【請求項7】
Ｎ型の前記第１トランジスタを備え、前記スイッチング素子は、
前記接続ノードと前記コンデンサとの間に設けられ、そのドレインが前記接続ノードに接続され、そのソースが前記コンデンサに接続され、そのゲートが前記第１トランジスタのゲートに接続されたＰ型ＭＯＳ－ＦＥＴと、
前記Ｐ型ＭＯＳ－ＦＥＴのドレインとソースとの間に接続され、前記Ｐ型ＭＯＳ－ＦＥＴのソース側がカソードとなるような向きで接続されたダイオードと、を有することを特徴とする請求項４に記載の半導体回路。
【請求項8】
前記スイッチング素子と前記第１トランジスタのソースとの間に設けられ、前記コンデンサと並列に接続された外部電源、をさらに備えていることを特徴とする請求項７に記載の半導体回路。
【請求項9】
オン信号が入力されている前記第１トランジスタのゲートにオフ信号が入力されたとき、前記コンデンサがチャージされていることを特徴とする請求項４～８のいずれかに記載の半導体回路。
【請求項10】
前記基準電位ＶSが、前記第２トランジスタの閾値電圧ＶTHであることを特徴とする請求項１～９のいずれかに記載の半導体回路。
【請求項11】
前記第１トランジスタが、ＬＶＭＯＳ－ＦＥＴであり、前記第２トランジスタが、ＰＳＪ－ＦＥＴであることを特徴とする請求項１～１０のいずれかに記載の半導体回路。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、第１トランジスタと、第１トランジスタとカスコード接続されたノーマリーオン型の第２トランジスタを含む半導体回路に関する。
【背景技術】
【0002】
従来、第１トランジスタと、第１トランジスタとカスコード接続されたノーマリーオン型の第２トランジスタを含む半導体回路がある。より詳細には、半導体回路は、第１トランジスタと、ノーマリーオン型の第２トランジスタとを有し、第１トランジスタのドレインと、第２トランジスタのソースとがカスコード接続されている（図３（ａ）参照）。この半導体回路は、第１トランジスタにオン信号が入力されて、第２トランジスタのゲートとソースとの電位差が、第２トランジスタの閾値電圧よりも大きくなり、第２トランジスタがオンされる。また、第１トランジスタにオフ信号が入力されて、第２トランジスタのゲートとソースとの電位差が、第２トランジスタの閾値電圧よりも小さくなり、第２トランジスタがオフされる。
【0003】
ここで、上記のような半導体回路は、第１トランジスタにオフ信号が入力されてから、第２トランジスタがオフされるまでに遅延時間が生じる。図４（ａ）～（ｃ）に示すように、この遅延時間の間に、第１トランジスタのドレインと第２トランジスタのソースとがカスコード接続された接続ノードの電位が上昇し続けて、第１トランジスタ及び第２トランジスタに高い電圧がかかり、耐圧超過の可能性が生じる。
【0004】
そこで、特許文献１は、半導体回路において、第１トランジスタ及び第２トランジスタを電圧保護するために、カスコード接続された第１トランジスタ（ＬＶトランジスタ）のドレインと第２トランジスタ（III－窒化物パワートランジスタ）のソースとが接続された接続ノードと、第１トランジスタのソースとの間、及び、接続ノードと第２トランジスタのドレインとの間に、それぞれコンデンサを接続することが記載されている（特許文献１の図４参照）。この構成では、第１、第２トランジスタがオフ時の、第１トランジスタにかかる電圧（つまり、接続ノードの電圧）、及び、第２トランジスタにかかる電圧（つまり、第２トランジスタのソースとゲートとの間の電圧）は、これらのコンデンサの分圧で決まる電圧となり、第１トランジスタ及び第２トランジスタの耐圧を超えないようにそれらの値を設計することが可能である。
【先行技術文献】
【特許文献】
【0005】
【文献】特許第5492238号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
しかしながら、特許文献１の半導体回路では、第１トランジスタにオフ信号が入力されてから接続ノードの電位が第２トランジスタをオフにすることができる電位に上昇するまでの間、接続ノードの電位はコンデンサの積分作用により、接続ノードの電位の上昇が緩やかになってしまい、半導体回路のスイッチング周波数が低下してしまう。
【0007】
本発明の目的は、半導体回路に含まれるトランジスタの電圧保護を行うと共に、半導体回路のスイッチング周波数の低下を防止することが可能な半導体回路を提供することである。
【課題を解決するための手段】
【0008】
第１の発明に係る半導体回路は、第１トランジスタとノーマリーオン型の第２トランジスタとを有し、前記第１トランジスタのドレインと前記第２トランジスタのソースとがカスコード接続された半導体回路であって、カスコード接続された前記第１トランジスタのドレインと前記第２トランジスタのソースとの接続部分である接続ノードと、前記第１トランジスタのソースとの間に設けられた制御回路を有し、前記制御回路は、前記接続ノードと、前記第１トランジスタのソースとの間に接続されたコンデンサと、前記接続ノードと、前記第１トランジスタのソースとの間に、前記コンデンサと直列に接続されたスイッチング素子と、を含み、前記スイッチング素子は、前記接続ノードから前記コンデンサへ電流を流すことのできる第１状態と、前記接続ノードから前記コンデンサに電流を流すことができない第２状態と、前記コンデンサから前記接続ノードへ電流を流すことのできる第３状態のうち、いずれかの状態に選択的に構成可能であり、前記制御回路は、前記第２トランジスタのゲートに付与されるバイアス電位をＶ
BIAS
とし、Ｖ
BIAS
以下で、且つ、前記第１トランジスタの耐圧の負数よりも高い所定の電位を基準電位Ｖ
S
とした場合に、（ａ）前記第１トランジスタのゲートにオフ信号が入力されて、前記接続ノードの電位Ｖ
M
が上昇するときには、前記接続ノードの電位Ｖ
M
が、（Ｖ
BIAS
－Ｖ
M
）＞Ｖ
S
の関係を満たしている間は、前記スイッチング素子を前記第２状態とし、前記接続ノードの電位Ｖ
M
が（Ｖ
BIAS
－Ｖ
M
）≦Ｖ
S
の関係を満たすまで上昇したときには、前記スイッチング素子を前記第１状態とし、（ｂ）前記第１トランジスタのゲートにオン信号が入力されて、前記接続ノードの電位Ｖ
M
が低下するときには、前記スイッチング素子を前記第３状態とする、ように前記スイッチング素子の接続状態を変更することにより、前記接続ノードの電位の変化を制御する。
【0009】
本発明によると、接続ノードの電位がある程度上昇した時点で、接続ノードから、チャージされていないコンデンサに電流を流すことができるように制御回路に含まれるスイッチング素子を第１状態にすることにより、接続ノードの電位の過剰な上昇を抑制して、第１トランジスタ及び第２トランジスタの電圧保護を行うことができる。
【0010】
一方、接続ノードの電位がある程度上昇するまでの間、コンデンサから接続ノードに電流を流すことができないように、制御回路に含まれるスイッチング素子を第２状態にすることにより、接続ノードの電位が上昇しにくくなるのを防止して、スイッチング周波数を維持することができる。あるいは、接続ノードの電位がある程度上昇するまでの間、チャージされたコンデンサから接続ノードに電流を流すことができるように、スイッチング素子を第３状態にすることにより、接続ノードの電位の上昇を早めて、スイッチング周波数を高くすることができる。
【0011】
以上のことから、本発明の半導体回路は、半導体回路に含まれる第１トランジスタ及び第２トランジスタの電圧保護を行うと共に、半導体回路のスイッチング周波数の低下を防止することができる。
【0013】
本発明によると、第１トランジスタのゲートにオフ信号が入力されて、接続ノードの電位ＶMが上昇するときには、接続ノードの電位ＶMが、（ＶBIAS－ＶM）＞ＶSの関係を満たしている間は、スイッチング素子が、接続ノードからコンデンサへ電流が流すことのできない第２状態となる。これにより、接続ノードの電位が上昇しにくくなるのを防止して、第１トランジスタのゲートにオフ信号が入力されてから、接続ノードの電位ＶMが（ＶBIAS－ＶM）＝ＶSの関係を満たすまで上昇するのに必要な時間を極力短くすることができる。つまり、接続ノードとコンデンサとの間で電流が流れようとするのを遮断して、スイッチング周波数を維持することができる。
【0014】
一方、接続ノードの電位ＶMが（ＶBIAS－ＶM）≦ＶSの関係を満たすまで上昇したときには、スイッチング素子が第１状態となり、接続ノードからチャージされていないコンデンサへ電流が流れることによって、接続ノードの電位ＶMの過剰な上昇を抑えて、第１トランジスタ及び第２トランジスタの電圧保護を行うことができる。
【0015】
第１トランジスタのゲートにオン信号が入力されて、接続ノードの電位ＶMが低下するときには、スイッチング素子が第３状態となり、チャージされたコンデンサから接続ノードへ電流が流れることにより、コンデンサにチャージされた電荷が放電される。
【0016】
第２の発明に係る半導体回路は、第１の発明に係る半導体回路において、前記スイッチング素子は、前記コンデンサと前記第１トランジスタのソースとの間に接続され、そのドレインが前記コンデンサと接続されるとともに、そのソース及びそのゲートが前記第１トランジスタのソースに接続されたＮ型ＭＯＳ－ＦＥＴと、前記Ｎ型ＭＯＳ－ＦＥＴのドレインとソースとの間に接続され、前記Ｎ型ＭＯＳ－ＦＥＴのドレイン側がカソードとなる向きで接続されたダイオードと、を有し、前記制御回路は、前記接続ノードと前記Ｎ型ＭＯＳ－ＦＥＴのゲートとの間に設けられ、前記接続ノード側がカソードとなるような向きで接続されたツェナダイオード、を有する。
【0017】
本発明によると、第１トランジスタのゲートにオフ信号が入力されて、接続ノードの電位ＶMが上昇するときに、接続ノードの電位ＶMが低く、（ＶBIAS－ＶM）＞ＶSとなっている間は、ツェナダイオードの両端の電位差が小さく、ツェナダイオードに電流が流れない。そのため、Ｎ型ＭＯＳＦＥＴのゲートの電位が低く（オフ信号が入力され）、Ｎ型ＭＯＳ－ＦＥＴがオフとなる。これにより、スイッチング素子は第２状態となる。これにより、接続ノードからコンデンサに電流が流れないようにして、接続ノードの電位が上昇しにくくなるのを防止して、スイッチング周波数を維持することができる。
【0018】
一方、接続ノードの電位ＶMが高くなって（ＶBIAS－ＶM）≦ＶSになると、ツェナダイオードの両端の電位差がツェナダイオードの降伏電圧を超え、ツェナダイオードに電流が流れる。そのため、Ｎ型ＭＯＳ－ＦＥＴのゲートの電位が上昇し（オン信号が入力され）、Ｎ型ＭＯＳ－ＦＥＴがオンとなる。これにより、スイッチング素子が第１状態となる。これにより、接続ノードからチャージされていないコンデンサへ電流が流れることによって、接続ノードの電位の過剰な上昇を抑制して、第１トランジスタ及び第２トランジスタの電圧保護を行うことができる。
【0019】
また、第１トランジスタのゲートにオン信号が入力されて、接続ノードの電位ＶMが低下するときには、スイッチング素子がダイオードを有していることにより、第３状態となる。これにより、チャージされたコンデンサから接続ノードへ電流が流れることにより、コンデンサにチャージされた電荷が放電される。
【0020】
第３の発明に係る半導体回路は、第１の発明に係る半導体回路において、前記スイッチング素子は、前記接続ノードと前記コンデンサとの間に接続され、そのソース及びそのゲートが前記接続ノードと接続されるとともに、そのドレインが前記コンデンサに接続されたＰ型ＭＯＳ－ＦＥＴと、前記Ｐ型ＭＯＳ－ＦＥＴのドレインとソースとの間に設けられ、前記Ｐ型ＭＯＳ－ＦＥＴのソース側がカソードとなる向きで接続されたダイオードと、を有し、前記制御回路は、前記Ｐ型ＭＯＳ－ＦＥＴのゲートと前記第１トランジスタのソースとの間に設けられ、前記Ｐ型ＭＯＳ－ＦＥＴのゲート側がカソードとなるような向きで接続されたツェナダイオード、を有する。
【0021】
本発明によると、第１トランジスタのゲートにオフ信号が入力されて、接続ノードの電位ＶMが上昇するときに、接続ノードの電位ＶMが低く、（ＶBIAS－ＶM）＞ＶSとなっている間は、ツェナダイオードの両端の電位差が小さく、ツェナダイオードに電流が流れない。そのため、Ｐ型ＭＯＳ－ＦＥＴのゲートの電位が高く（オフ信号が入力され）、Ｐ型ＭＯＳ－ＦＥＴがオフとなる。これにより、スイッチング素子は第２状態となる。これにより、接続ノードからコンデンサに電流が流れないようにして、接続ノードの電位が上昇しにくくなるのを防止して、スイッチング周波数を維持することができる。
【0022】
一方、接続ノードの電位ＶMが高くなって（ＶBIAS－ＶM）≦ＶSになると、ツェナダイオードの両端の電位差がツェナダイオードの降伏電圧を超え、ツェナダイオードに電流が流れる。そのため、Ｐ型ＭＯＳ－ＦＥＴのゲートの電位が低下し（オン信号が入力され）、Ｐ型ＭＯＳ－ＦＥＴがオンとなる。これにより、スイッチング素子が第１状態になる。これにより、接続ノードからチャージされていないコンデンサへ電流が流れることによって、接続ノードの電位の上昇を抑制して、第１トランジスタ及び第２トランジスタの電圧保護を行うことができる。
【0023】
また、第１トランジスタのゲートにオン信号が入力されて、接続ノードの電位ＶMが低下するときには、スイッチング素子がダイオードを有していることにより、第３状態となる。これにより、チャージされたコンデンサから接続ノードへ電流が流れることにより、コンデンサにチャージされた電荷が放電される。
【0024】
第４の発明に係る半導体回路は、第１トランジスタとノーマリーオン型の第２トランジスタとを有し、前記第１トランジスタのドレインと前記第２トランジスタのソースとがカスコード接続された半導体回路であって、カスコード接続された前記第１トランジスタのドレインと前記第２トランジスタのソースとの接続部分である接続ノードと、前記第１トランジスタのソースとの間に設けられた制御回路を有し、前記制御回路は、前記接続ノードと、前記第１トランジスタのソースとの間に接続されたコンデンサと、前記接続ノードと、前記第１トランジスタのソースとの間に、前記コンデンサと直列に接続されたスイッチング素子と、を含み、前記スイッチング素子は、前記接続ノードから前記コンデンサへ電流を流すことのできる第１状態と、前記コンデンサから前記接続ノードに電流を流すことができない第２状態と、前記コンデンサから前記接続ノードへ電流を流すことのできる第３状態のうち、いずれかの状態に選択的に構成可能であり、前記制御回路は、前記第２トランジスタのゲートに付与されるバイアス電位をＶBIASとし、ＶBIAS以下で、且つ、前記第１トランジスタの耐圧の負数よりも高い所定の電位を基準電位ＶSとした場合に、（ｃ）前記第１トランジスタのゲートにオフ信号が入力されて、前記接続ノードの電位ＶMが上昇するときには、前記接続ノードの電位ＶMが、（ＶBIAS－ＶM）＞ＶSの関係を満たしている間は、前記スイッチング素子を前記第３状態とし、前記接続ノードの電位ＶMが（ＶBIAS－ＶM）≦ＶSの関係を満たすまで上昇したときに、前記スイッチング素子を前記第１状態とし、（ｄ）前記第１トランジスタのゲートにオン信号が入力されて、前記接続ノードの電位ＶMが低下するときには、前記スイッチング素子を前記第２状態とする、ように前記スイッチング素子の接続状態を変更することにより、前記接続ノードの電位の変化を制御する。
【0025】
本発明によると、第１トランジスタのゲートにオフ信号が入力されて接続ノードの電位ＶMが上昇するときに、接続ノードの電位ＶMが、（ＶBIAS－ＶM）＞ＶSの関係を満たしている間は、スイッチング素子が第３状態となり、チャージされたコンデンサから接続ノードへ電流が流れ、コンデンサの電荷が接続ノードに供給される。これにより、接続ノードの電位ＶMの上昇を早めることができる。
【0026】
一方、接続ノードの電位ＶMが（ＶBIAS－ＶM）≦ＶSの関係を満たすまで上昇したときには、スイッチング素子が第１状態となり、接続ノードからチャージされていないコンデンサへ電流が流れることにより、接続ノードの電位ＶMの過剰な上昇を抑制して、第１コンデンサ及び第２コンデンサの電圧保護を行うことができる。また、このとき、コンデンサに電荷がチャージされる。
【0027】
また、第１トランジスタのゲートにオン信号が入力されて、接続ノードの電位ＶMが低下するときには、スイッチング素子が第２状態となり、チャージされたコンデンサから接続ノードに電流が流れない。これにより、コンデンサが接続ノードの電位ＶMの変化に影響を与えないにようにすることができる。また、コンデンサにチャージされた電荷が放電されてしまうことがないため、コンデンサにチャージされた電荷を、次の接続ノードへの供給に利用することができる。
【0028】
第５の発明に係る半導体回路は、第４の発明に係る半導体回路において、前記スイッチング素子が、前記接続ノードと前記コンデンサとの間に設けられ、そのソースが前記接続ノードに接続され、そのドレインが前記コンデンサに接続されたＭＯＳ－ＦＥＴと、前記ＭＯＳ－ＦＥＴのドレインとソースとの間に、前記ＭＯＳ－ＦＥＴのドレイン側がカソードとなるような向きで接続されたダイオードと、を有し、前記制御回路は、前記第１トランジスタのゲートにオフ信号が入力されるときに、前記ＭＯＳ－ＦＥＴのゲートにオン信号を入力させ、前記第１トランジスタのゲートにオン信号が入力されるときに、前記ＭＯＳ－ＦＥＴのゲートにオフ信号を入力させる。
【0029】
本発明によると、第１トランジスタにオフ信号が入力されるときには、ＭＯＳ－ＦＥＴにオン信号が入力される。これにより、接続ノードの電位ＶMが低く、（ＶBIAS－ＶM）＞ＶSとなっている間は、ＭＯＳ－ＦＥＴがオンとなり、スイッチング素子が第３状態となる。これにより、チャージされたコンデンサから接続ノードに電流が流れることによって、接続ノードの電位の上昇を早めて、スイッチング周波数を高くすることができる。
【0030】
接続ノードの電位ＶMが高くなることで（ＶBIAS－ＶM）≦ＶSとなってからも、ＭＯＳ－ＦＥＴがオンの状態が維持されることにより、スイッチング素子が第１状態となる。これにより、接続ノードの電位の上昇を抑制して、第２トランジスタの電圧保護を行うことができる。また、このとき、コンデンサに電荷がチャージされる。
【0031】
また、第１トランジスタにオン信号が入力されるときには、ＭＯＳ－ＦＥＴはゲートにオフ信号が入力されてオフになる。これにより、スイッチング素子が第２状態となる。これにより、コンデンサにチャージされた電荷が放電されてしまうことがないため、コンデンサにチャージされた電荷を、次の接続ノードへの供給に利用することができる。
【0032】
第６の発明に係る半導体回路は、第５の発明に係る半導体回路において、前記制御回路は、前記第１トランジスタのゲートにオフ信号が入力されるときに、前記ＭＯＳ－ＦＥＴのゲートに当該オフ信号に対して遅延させて前記オン信号を入力させる。
【0033】
本発明によると、第１トランジスタにオフ信号が入力されるときには、当該オフ信号に対して遅延して、スイッチング素子を構成するＭＯＳ－ＦＥＴにオン信号が入力される。これにより、遅延時間を調整することによって、コンデンサから接続ノードに供給する電荷を調整することができる。
【0034】
第７の発明に係る半導体回路は、第４の発明に係る半導体回路において、Ｎ型の前記第１トランジスタを備え、前記スイッチング素子は、前記接続ノードと前記コンデンサとの間に設けられ、そのドレインが前記接続ノードに接続され、そのソースが前記コンデンサに接続され、そのゲートが前記第１トランジスタのゲートに接続されたＰ型ＭＯＳ－ＦＥＴと、前記Ｐ型ＭＯＳ－ＦＥＴのドレインとソースとの間に接続され、前記Ｐ型ＭＯＳ－ＦＥＴのソース側がカソードとなるような向きで接続されたダイオードと、を有する。
【0035】
本発明によると、第１トランジスタのゲートと、スイッチング素子を構成するＰ型ＭＯＳ－ＦＥＴとが接続されているため、第１トランジスタにオフ信号が入力されると、スイッチング素子を構成するＰ型ＭＯＳ－ＦＥＴがオンになる。これにより、接続ノードの電位ＶMが低く、（ＶBIAS－ＶM）＞ＶSとなっているときには、スイッチング素子が第３状態となる。これにより、チャージされたコンデンサから接続ノードへ電流が流れることによって、接続ノードの電位の上昇を早めて、スイッチング周波数を高くすることができる。
【0036】
接続ノードの電位ＶMが高くなることで（ＶBIAS－ＶM）≦ＶSとなってからも、ＭＯＳ－ＦＥＴがオンの状態が維持されることにより、スイッチング素子が第１状態となる。これにより、接続ノードからチャージされていないコンデンサへ電流が流れることによって、接続ノードの電位ＶMの過剰な上昇を抑制して、第１トランジスタ及び第２トランジスタの電圧保護を行うことができる。また、このとき、コンデンサに電荷がチャージされる。
【0037】
また、第１トランジスタにオン信号が入力されるときには、ＭＯＳ－ＦＥＴはオフ信号が入力されてオフになる。これにより、スイッチング素子が第２状態となる。
【0038】
第８の発明に係る半導体回路は、第７の発明に係る半導体回路において、前記スイッチング素子と前記第１トランジスタのソースとの間に設けられ、前記コンデンサと並列に接続された外部電源、をさらに備えている。
【0039】
本発明によると、コンデンサが外部電源によってもチャージされる。これにより、（ＶBIAS－ＶM）＞ＶSとなっているときに、コンデンサから接続ノードに供給する電荷量をさらに大きくして、接続ノードの電位の上昇をさらに早めることができる。また、外部電源の電圧を調整することによって、コンデンサから接続ノードに供給する電荷を調整することができる。
【0040】
第９の発明に係る半導体回路は、第４～第８のいずれかの発明に係る半導体回路において、オン信号が入力されている前記第１トランジスタのゲートにオフ信号が入力されたとき、前記コンデンサがチャージされている。
【0041】
本発明によると、オン信号が入力されている前記第１トランジスタのゲートにオフ信号が入力されたとき、コンデンサがチャージされている。これにより、接続ノードの電位の上昇を早めて、スイッチング周波数を高くすることができる。
【0042】
第１０の発明に係る半導体回路は、第１～第９のいずれかの発明に係る半導体回路において、前記基準電位ＶSが、前記第２トランジスタの閾値電圧ＶTHである。
【0043】
本発明によると、（ＶBIAS－ＶM）＞ＶTHである間は、ＶMの上昇を抑えないあるいは早めることができる。これにより、半導体回路のスイッチング周波数を維持する、あるいは、半導体回路のスイッチング周波数を高くすることができる。また、（ＶBIAS－ＶM）≦ＶTHとなった直後からＶMの過剰な上昇を抑えることができる。これにより、第１トランジスタ及び第２トランジスタの電圧保護を行うことができる。
【0044】
第１１の発明に係る半導体回路は、第１～第１０のいずれかの発明に係る半導体回路であって、前記第１トランジスタが、ＬＶＭＯＳ－ＦＥＴであり、前記第２トランジスタが、ＰＳＪ－ＦＥＴである。
【0045】
本発明によると、ＬＶＭＯＳ－ＦＥＴとＰＳＪ－ＦＥＴをカスコード接続した半導体回路において、半導体回路に含まれるＬＶＭＯＳ－ＦＥＴ及びＰＳＪ－ＦＥＴの電圧保護を行うと共に、半導体回路のスイッチング周波数の低下を防止することができる。
【発明の効果】
【0046】
本発明によれば、半導体回路に含まれる第１トランジスタ及び第２トランジスタの電圧保護を行うと共に、半導体回路のスイッチング周波数の低下を防止することができる。
【図面の簡単な説明】
【0047】
【図1】本発明の実施形態に係る半導体回路を示す図である。
【図2】第１具体例に係る半導体回路の回路図である。
【図3】（ａ）は本発明の制御回路を有さない半導体回路の回路図であり、（ｂ）は（ａ）の半導体回路のＬＶＭＯＳ－ＦＥＴのドレインとソースとの間にコンデンサを接続した半導体回路の回路図である。
【図4】（ａ）は図３（ａ）の半導体回路のＬＶＭＯＳ－ＦＥＴのゲートに入力する信号の時間変化を示すグラフであり、（ｂ）は図３（ａ）の半導体回路における（ａ）の時間変化に対応する接続ノードの電位の時間変化を示すグラフであり、（ｃ）は図３（ａ）の半導体回路における（ａ）の時間変化に対応する、ＰＳＪ－ＦＥＴのドレインとＰＳＪ－ＦＥＴのソースとの間の電圧の時間変化を示すグラフである。
【図5】（ａ）は図３（ｂ）の半導体回路のＬＶＭＯＳ－ＦＥＴのゲートに入力する信号の時間変化を示すグラフであり、（ｂ）は図３（ｂ）の半導体回路における（ａ）の時間変化に対応する接続ノードの電位の時間変化を示すグラフであり、（ｃ）は図３（ｂ）の半導体回路における（ａ）の時間変化に対応する、ＰＳＪ－ＦＥＴのドレインとＰＳＪ－ＦＥＴのソースとの間の電圧の時間変化を示すグラフである。
【図6】（ａ）は図１の半導体回路のＬＶＭＯＳ－ＦＥＴのゲートに入力する信号の時間変化を示すグラフであり、（ｂ）は図１の半導体回路における（ａ）の時間変化に対応する接続ノードの電位の時間変化を示すグラフであり、（ｃ）は図１の半導体回路における（ａ）の時間変化に対応する、ＰＳＪ－ＦＥＴのドレインとＰＳＪ－ＦＥＴのソースとの間の電圧の時間変化を示すグラフである。
【図7】第２具体例に係る半導体回路の回路図である。
【図8】第３具体例に係る半導体回路の回路図である。
【図9】（ａ）は図８の半導体回路のＬＶＭＯＳ－ＦＥＴのゲートに入力する信号の時間変化を示すグラフであり、（ｂ）は図８の半導体回路における（ａ）の時間変化に対応する接続ノードの電位の時間変化を示すグラフであり、（ｃ）は図８の半導体回路における（ａ）の時間変化に対応する、ＰＳＪ－ＦＥＴのドレインとＰＳＪ－ＦＥＴのソースとの間の電圧の時間変化を示すグラフである。
【図10】第４具体例に係る半導体回路の回路図である。
【図11】（ａ）は変形例１に係る半導体回路の回路図であり、（ｂ）は（ａ）のスイッチング素子の状態の変化を説明するための図である。
【図12】（ａ）は変形例２に係る半導体回路の回路図であり、（ｂ）は（ａ）のスイッチング素子の状態の変化を説明するための図である。
【発明を実施するための形態】
【0048】
以下、本発明の好適な実施形態について説明する。
【0049】
図１に示すように、半導体回路１は、第１トランジスタ２とノーマリーオン型の第２トランジスタ３と制御回路４とを有する。半導体回路１では、第１トランジスタ２のドレインと第２トランジスタ３のソースとがカスコード接続される。制御回路４は、カスコード接続された第１トランジスタ２のドレインと第２トランジスタ３のソースとの接続部分である接続ノード１０と、第１トランジスタ２のソースとの間に設けられる。
【0050】
制御回路４は、コンデンサ１１とスイッチング素子１２を含む。コンデンサ１１は、接続ノード１０と、第１トランジスタ２のソースとの間に接続される。スイッチング素子１２は、接続ノード１０と、第１トランジスタ２のソースとの間に、コンデンサ１１と直列に接続される。スイッチング素子１２は、第１状態、第２状態、第３状態のうち、いずれかの状態に選択的に構成可能である。第１状態は、接続ノード１０からコンデンサ１１へ電流を流すことのできる状態である。第２状態は、接続ノード１０とコンデンサ１１の間で電流が流れようとするのを遮断する状態である。第３状態は、コンデンサ１１から接続ノード１０へ電流を流すことのできる状態である。
【0051】
制御回路４は、接続ノード１０の電位の変化に合わせて、スイッチング素子１２の状態を変更させることにより、接続ノード１０の電位の変化を制御する。
【0052】
本実施形態の半導体回路１は、このような構成を有することにより、以下の効果を有する。
【0053】
接続ノード１０の電位がある程度上昇した時点で、接続ノード１０から、チャージされていないコンデンサ１１に電流を流すことができるように制御回路４に含まれるスイッチング素子１２を第１状態にすることにより、接続ノード１０の電位の過剰な上昇を抑制して、第１トランジスタ２及び第２トランジスタ３の電圧保護を行うことができる。
【0054】
一方、接続ノード１０の電位がある程度上昇するまでの間、コンデンサ１１から接続ノード１０に電流を流すことができないように、制御回路４に含まれるスイッチング素子１２を第２状態にすることにより、接続ノード１０の電位が上昇しにくくなるのを防止して、スイッチング周波数を維持することができる。あるいは、接続ノード１０の電位がある程度上昇するまでの間、チャージされたコンデンサ１１から接続ノード１０に電流を流すことができるように、スイッチング素子１２を第３状態にすることにより、接続ノード１０の電位の上昇を早めて、スイッチング周波数を高くすることができる。
【0055】
以上のことから、本実施形態の半導体回路１は、半導体回路１に含まれる第１トランジスタ２及び第２トランジスタ３の電圧保護を行うと共に、半導体回路１のスイッチング周波数の低下を防止することができる。
【0056】
［第１具体例］
以下、上述の本発明の実施形態の具体例の１つである第１具体例について説明する。
以下、上述の本発明の実施形態の具体例の１つである第１具体例について説明する。
【0057】
＜半導体回路の全体構成＞
図１に示すように、第１具体例に係る半導体回路１００は、Ｎ型のＬＶＭＯＳ－ＦＥＴ（Low Voltage Metal Oxide Semiconductor - Field Effect Transistor）１０２と、Ｎ型のＰＳＪ－ＦＥＴ（Polarization Super Junction - Field Effect Transistor）１０３と、制御回路４とを備えている。なお、第１具体例では、ＬＶＭＯＳ－ＦＥＴ１０２が、上述の実施形態の第１トランジスタ２に対応し、ＰＳＪ－ＦＥＴ１０３が、上述の実施形態のノーマリーオン型の第２トランジスタ３に対応する。
図１に示すように、第１具体例に係る半導体回路１００は、Ｎ型のＬＶＭＯＳ－ＦＥＴ（Low Voltage Metal Oxide Semiconductor - Field Effect Transistor）１０２と、Ｎ型のＰＳＪ－ＦＥＴ（Polarization Super Junction - Field Effect Transistor）１０３と、制御回路４とを備えている。なお、第１具体例では、ＬＶＭＯＳ－ＦＥＴ１０２が、上述の実施形態の第１トランジスタ２に対応し、ＰＳＪ－ＦＥＴ１０３が、上述の実施形態のノーマリーオン型の第２トランジスタ３に対応する。
【0058】
半導体回路１００では、ＬＶＭＯＳ－ＦＥＴ１０２のドレインと、ＰＳＪ－ＦＥＴ１０３のソースとがカスコード接続されている。なお、以下では、カスコード接続されたＬＶＭＯＳ－ＦＥＴ１０２のドレインと、ＰＳＪ－ＦＥＴ１０３のソースとの接続部分を接続ノード１０として説明を行う。
【0059】
また、半導体回路１００では、その動作中、ＰＳＪ－ＦＥＴ１０３のゲートにバイアス電位ＶBIASが付与されている。ここで、バイアス電位ＶBIASは、ＶBIAS＞ＶTH＋ＲON×Ｉｄの関係を満たす電位である。ＶTHは、ＰＳＪ－ＦＥＴ１０３の閾値電圧である。ＲONは、ＰＳＪ－ＦＥＴ１０３がオンの状態での、ＬＶＭＯＳ－ＦＥＴ１０２の内部抵抗の抵抗値である。Ｉｄは、ＰＳＪ－ＦＥＴ１０３がオンとなっている状態でＰＳＪ－ＦＥＴ１０３のドレインとＬＶＭＯＳ－ＦＥＴ１０２のソースとの間に流れる電流の電流値である。
【0060】
制御回路４は、接続ノード１０と、ＬＶＭＯＳ－ＦＥＴ１０２のソースとの間に接続されている。また、ＬＶＭＯＳ－ＦＥＴ１０２のドレインとソースとの間には、ダイオード１０５が接続されている。ダイオード１０５は、ＬＶＭＯＳ－ＦＥＴ１０２のドレイン側がカソードとなる向きで配置されている。ダイオード１０５は、ＬＶＭＯＳ－ＦＥＴ１０２に含まれるボディダイオードである。ダイオード１０５は、例えば、逆電圧が加わったときにＬＶＭＯＳ－ＦＥＴ１０２のソースからドレインに向かう方向に流れる電流をバイパスさせる還流ダイオードとして作用する。
【0061】
＜制御回路＞
次に、制御回路１０４について説明する。制御回路１０４は、コンデンサ１１１と、スイッチング素子１１２と、ツェナダイオード１１３とを備えている。なお、制御回路１０４は、コンデンサ１１１のほかに後述するコンデンサ１１６を備えているが、コンデンサ１１１が本発明に係るコンデンサに相当する。また、制御回路４は、ツェナダイオード１１３のほかに後述するツェナダイオード１１７を備えているが、ツェナダイオード１１３が本発明のツェナダイオードに相当する。
次に、制御回路１０４について説明する。制御回路１０４は、コンデンサ１１１と、スイッチング素子１１２と、ツェナダイオード１１３とを備えている。なお、制御回路１０４は、コンデンサ１１１のほかに後述するコンデンサ１１６を備えているが、コンデンサ１１１が本発明に係るコンデンサに相当する。また、制御回路４は、ツェナダイオード１１３のほかに後述するツェナダイオード１１７を備えているが、ツェナダイオード１１３が本発明のツェナダイオードに相当する。
【0062】
コンデンサ１１１は、接続ノード１０とＬＶＭＯＳ－ＦＥＴ１０２のソースとの間に接続されている。スイッチング素子１１２は、コンデンサ１１１と、ＬＶＭＯＳ－ＦＥＴ１０２のソースとの間に接続されている。これにより、スイッチング素子１１２は、接続ノード１０とＬＶＭＯＳ－ＦＥＴ１０２のソースとの間に、コンデンサ１１１と直列に接続されている。
【0063】
スイッチング素子１１２は、Ｎ型ＭＯＳ－ＦＥＴ１２１と、ダイオード１２２とを有する。Ｎ型ＭＯＳ－ＦＥＴ１２１は、コンデンサ１１１と、ＬＶＭＯＳ－ＦＥＴ１０２のソースとの間に設けられている。そして、Ｎ型ＭＯＳ－ＦＥＴ１２１のドレインがコンデンサ１１１に接続され、Ｎ型ＭＯＳ－ＦＥＴ１２１のソースがＬＶＭＯＳ－ＦＥＴのソースに接続されている。ダイオード１２２は、Ｎ型ＭＯＳ－ＦＥＴ１２１のドレインとソースとの間に、Ｎ型ＭＯＳ－ＦＥＴ１２１のドレイン側がカソードとなる向きで接続されている。
【0064】
ツェナダイオード１１３は、接続ノード１０と、Ｎ型ＭＯＳ－ＦＥＴ１２１のゲートとの間に、接続ノード１０側がカソードとなる向きで設けられている。また、ツェナダイオード１１３は、接続ノード１０に直接接続されているとともに、抵抗１１４、１１５を介してＮ型ＭＯＳ－ＦＥＴ１２１のゲートに接続されている。
【0065】
そして、半導体回路１００では、接続ノード１０の電位ＶMが、（ＶBIAS－ＶM）＞ＶTHの関係を満たすときに、ツェナダイオード１１３の両端の電位差が、ツェナダイオード１１３の降伏電圧よりも小さく、（ＶBIAS－ＶM）≦ＶTHの関係を満たすときに、ツェナダイオード１１３の両端の電位差が、ツェナダイオード１１３の降伏電圧以上となるように、ツェナダイオード１１３の降伏電圧が設定されている。
【0066】
また、制御回路１０４では、抵抗１１４と抵抗１１５との接続部分と、ＬＶＭＯＳ－ＦＥＴ１０２のソースとの間に、コンデンサ１１６とツェナダイオード１１７と抵抗１１８とが並列に接続されている。これにより、Ｎ型ＭＯＳ－ＦＥＴ１２１のゲートは、抵抗１１５と、並列に接続されたコンデンサ１１６、ツェナダイオード１１７及び抵抗１１８とを介して、ＬＶＭＯＳ－ＦＥＴ１０２のソースに接続されている。コンデンサ１１８と抵抗１１４とは、Ｎ型ＭＯＳ－ＦＥＴ１２１が意図しないタイミングでオフの状態からオンの状態に切り換わってしてしまうのを防止するためのフィルタを構成している。抵抗１１８は、Ｎ型ＭＯＳ－ＦＥＴ１２１がオフになったときに、Ｎ型ＭＯＳ－ＦＥＴ１２１とコンデンサ１１６の電荷を放電するために設けられている。ツェナダイオード１１７は、Ｎ型ＭＯＳ－ＦＥＴ１２１のゲートに耐圧を超える電圧が印加されないようにするために設けられている。
【0067】
＜半導体回路の動作＞
ここで、半導体回路１００の動作について説明する前に、図３（ａ）に示すような、半導体回路１から制御回路１０４を除いた半導体回路１５０、及び、図３（ｂ）に示すような、半導体回路１５０における、接続ノード１０とＬＶＭＯＳ－ＦＥＴ１０２のソースとの間にコンデンサ１６１を接続した半導体回路１６０の動作についてそれぞれ、説明する。
ここで、半導体回路１００の動作について説明する前に、図３（ａ）に示すような、半導体回路１から制御回路１０４を除いた半導体回路１５０、及び、図３（ｂ）に示すような、半導体回路１５０における、接続ノード１０とＬＶＭＯＳ－ＦＥＴ１０２のソースとの間にコンデンサ１６１を接続した半導体回路１６０の動作についてそれぞれ、説明する。
【0068】
図３（ａ）に示す半導体回路１５０において、図４（ａ）に示すように、ＬＶＭＯＳ－ＦＥＴ１０２のゲートにオン信号が入力され（つまり、ＬＶＭＯＳ－ＦＥＴ１０２のゲートの電位ＶG＝ＶONであり）、ＬＶＭＯＳ－ＦＥＴ１０２がオンの状態となっているときには、（ＶBIAS－ＶM）＞ＶTHの関係を満たし、ＰＳＪ－ＦＥＴ１０３がオンの状態となっている。
【0069】
【0070】
この状態から、図４（ａ）に示すように、時刻Ｔ１にＬＶＭＯＳ－ＦＥＴ１０２のゲートに入力される信号がオン信号からオフ信号に切り換わると（つまり、ＶGがＶONからＶOFFに切り換わると）、図４（ｂ）に示すように、時刻Ｔ１から遅れた時刻Ｔ２にＬＶＭＯＳ－ＦＥＴ１０２がオフになり、接続ノード１０の電位ＶMが上昇し始める。そして、その後の時刻Ｔ３ａに、接続ノード１０の電位ＶMが（ＶBIAS－ＶTH）に達する。すなわち、（ＶBIAS－ＶM）＝ＶTHとなる。
【0071】
そして、図４（ｃ）に示すように、時刻Ｔ３ａから遅れた時刻Ｔ４ａに、ＰＳＪ－ＦＥＴ１０３がオフになり、電圧ＶDSが上昇し始め、その後の時刻Ｔ５ａに、電圧ＶDSが最大の電位Ｖ２に達する。そして、時刻Ｔ５ａ以降、電圧ＶDSはＶ２の状態が維持される。
【0072】
このとき、接続ノード１０の電位ＶMは、図４（ｂ）に示すように、時刻Ｔ３ａから時刻Ｔ５ａまでの期間も上昇し、時刻Ｔ５ａにＶ１ａに達する。また、ＰＳＪ－ＦＥＴ１０３がオフになるまでの時刻Ｔ２ａから時刻Ｔ４ａの期間と、ＰＳＪ－ＦＥＴ１０３がオフになった後の時刻Ｔ４ａから時刻Ｔ５ａの期間とで、接続ノード１０の電圧ＶMの上昇の早さ（図４（ｂ）における傾き）が異なる。
【0073】
より詳細に説明すると、電流Ｉｄは、接続ノード１０の電位ＶMの上昇を抑える方向に作用する。一方、ＶDSの上昇に伴って、ＰＳＪ－ＦＥＴ１０３のドレイン－ソース間の容量とＬＶＭＯＳ－ＦＥＴ１０２のドレイン－ソース間の容量による容量分圧により接続ノード１０の電位ＶMの上昇の早さが変わる。これらの要因から、時刻Ｔ２ａから時刻Ｔ４ａの期間と、時刻Ｔ４ａから時刻Ｔ５ａとで、接続ノード１０の電圧ＶMの上昇の早さが異なる。なお、図４（ｂ）では、時刻Ｔ４ａから時刻Ｔ５ａの期間において、時刻Ｔ２ａから時刻Ｔ４ａの期間よりも、接続ノード１０の電圧ＶMの上昇が速くなる（図４（ｂ）における傾きが大きくなる）場合を示している。
【0074】
後述する、図５（ｂ）における、時刻Ｔ２ｂから時刻Ｔ４ｂまでの期間と、時刻Ｔ４ｂから時刻Ｔ５ｂまでの期間との、接続ノード１０の電圧ＶMの上昇の早さの違い、図６（ｂ）における、時刻Ｔ２ａから時刻Ｔ４ａまでの期間と、時刻Ｔ４ａから時刻Ｔ５ａまでの期間との、接続ノード１０の電圧ＶMの上昇の早さの違い、及び、図９（ｂ）における、時刻Ｔ３ｄから時刻Ｔ４ｄまでの期間と、時刻Ｔ４ｄから時刻Ｔ５ａまでの期間との、接続ノード１０の電圧ＶMの上昇の早さの違いについても同様である。
【0075】
また、接続ノード１０の電位ＶMは、電圧ＶDSが最大のＶ２に到達した時刻Ｔ５ａからその後の時刻Ｔ６ａまでの期間に上昇又は低下する。そして、接続ノード１０の電位ＶMは、時刻Ｔ６ａに、ＰＳＪ－ＦＥＴ１０３のドレイン－ソース間に流れるオフリーク電流とＬＶＭＯＳ－ＦＥＴ１０２のドレインへ流れ込むオフリーク電流とが釣り合うときの電位Ｖ３に達し、時刻Ｔ６ａ以降、接続ノード１０の電位ＶMがＶ３の状態が維持される。Ｖ３の状態が維持される。
【0076】
より詳細に説明すると、時刻Ｔ５ａおいてＶDSがＶ２に達した時点で、ＰＳＪ－ＦＥＴ１０３の上記オフリーク電流がＬＶＭＯＳ－ＦＥＴ１０２の上記オフリーク電流よりも大きい場合には、時刻Ｔ５ａから時刻Ｔ６ａまでの期間に、接続ノード１０の電位ＶMが低下する。時刻Ｔ５ａにおいてＶDSがＶ２に達した時点で、ＰＳＪ－ＦＥＴ１０３の上記リーク電流がＬＶＭＯＳ－ＦＥＴ１０２の上記リーク電流よりも小さい場合には、時刻Ｔ５ａから時刻Ｔ６ａまでの期間に、接続ノード１０の電位ＶMが上昇する。なお、図４（ｂ）では、時刻Ｔ５ａから時刻Ｔ６ａまでの期間に、接続ノード１０の電位ＶMが低下する場合を示している。
【0077】
後述する、図５（ｂ）における、時刻Ｔ５ｂから時刻Ｔ６ｂまでの期間の接続ノード１０の電位ＶMの変化、図６（ｂ）における、時刻Ｔ５ａから時刻Ｔ６ａまでの期間の接続ノード１０の電位ＶMの変化、及び、図９（ｂ）における、時刻Ｔ５ｄから時刻Ｔ６ｄまでの期間の接続ノード１０の電位ＶMの変化についても同様である。
【0078】
図３（ｂ）に示す半導体回路１６０においても、上述と同様、図５（ａ）に示すように、ＬＶＭＯＳ－ＦＥＴ１０２のゲートにオン信号が入力されている状態（つまり、ＶG＝ＶONの状態）では、ＰＳＪ－ＦＥＴ１０３がオンの状態となっている。
【0079】
この状態では、上述と同様、図５（ｂ）に示すように、接続ノード１０の電位ＶMがほぼ０であり、図５（ｃ）に示すように、ＰＳＪ－ＦＥＴ１０３のドレインとＰＳＪ－ＦＥＴ１０３のソースとの間の電圧ＶDSもほぼ０である。なお、図５（ｂ）及び後述する図５（ｃ）、図６（ｂ）、（ｃ）、図９（ｂ）、（ｃ）では、電位の時間変化を比較しやすくするために、図４（ｂ）、（ｃ）で示している半導体回路１５０の電位の時間変化のグラフを、一点鎖線で示している。
【0080】
この状態から、図５（ａ）に示すように、時刻Ｔ１にＬＶＭＯＳ－ＦＥＴ１０２のゲートに入力される信号がオン信号からオフ信号に切り換わると（つまり、ＶGがＶONからＶOFFに切り換わると）、半導体回路１５０の場合と同様、時刻Ｔ２にＬＶＭＯＳ－ＦＥＴ１０２がオフになることで、接続ノード１０の電位ＶMが上昇し始める。
【0081】
半導体回路１６０では、接続ノード１０と、ＬＶＭＯＳ－ＦＥＴ１０２のソースとの間にコンデンサ１６１が接続されているため、このとき、接続ノード１０からコンデンサ１６１に電流が流れ、接続ノード１０の電位ＶMの上昇が緩やかになる。そのため、半導体回路１６０では、時刻Ｔ３ａから遅れた時刻Ｔ３ｂに、接続ノード１０の電位ＶMが（ＶBIAS－ＶTH）に達する。すなわち、（ＶBIAS－ＶM）＝ＶTHとなる。
【0082】
そして、図５（ｃ）に示すように、時刻Ｔ３ｂから遅れた時刻Ｔ４ｂに、ＰＳＪ－ＦＥＴ１０３がオフになり、電圧ＶDSが上昇し始める。ここで、時刻Ｔ３ｂから時刻Ｔ４ｂまでの期間の長さは、時刻Ｔ３ａから時刻Ｔ４ａまでの期間の長さとほぼ同じである。
【0083】
そして、その後の時刻Ｔ５ｂに、電圧ＶDSが最大の電位Ｖ２に達する。そして、時刻Ｔ５ｂ以降、電圧ＶDSがＶ２の状態が維持される。ここで、時刻Ｔ４ｂから時刻Ｔ５ｂまでの期間の長さは、時刻Ｔ４ａから時刻Ｔ５ａまでの期間の長さとほぼ同じである。
【0084】
このとき、接続ノード１０の電位ＶMは、図５（ｂ）に示すように、時刻Ｔ３ｂから時刻Ｔ５ｂまでの期間も上昇し、時刻Ｔ５ｂに電位Ｖ１ｂに達する。半導体回路１６０では、コンデンサ６１が設けられていることにより、時刻Ｔ３ｂから時刻Ｔ４ｂの期間及び時刻Ｔ４ｂから時刻Ｔ５ｂの期間において、それぞれ、半導体回路１５０における時刻Ｔ３ａから時刻Ｔ４ａの期間及び時刻Ｔ４ａから時刻Ｔ５ａの期間よりも、接続ノード１０の電位ＶMの上昇が緩やかである。したがって、電位Ｖ１ｂは、電位Ｖ１ａよりも低い。
【0085】
そして、接続ノード１０の電位ＶMは、電圧ＶDSがＶ２に達する時刻Ｔ５ｂからその後の時刻Ｔ６ｂまで上昇又は低下してＶ３まで変化し、時刻Ｔ６ｂ以降、接続ノード１０の電位ＶMがＶ３の状態が維持される。
【0086】
ここで、ＬＶＭＯＳ－ＦＥＴ１０２とＰＳＪ－ＦＥＴ１０３とがカスコード接続された半導体回路は、通常、接続ノード１０の電位ＶMがＶ３以下であれば、接続ノード１０（ＬＶＭＯＳ－ＦＥＴ１０２のドレイン）とＬＶＭＯＳ－ＦＥＴ１０２のソースとの電位差が、ＬＶＭＯＳ－ＦＥＴ１０２の耐圧を超えないように設計される。また、ＬＶＭＯＳ－ＦＥＴ１０２とＰＳＪ－ＦＥＴ１０３とがカスコード接続された半導体回路は、通常、接続ノード１０の電位ＶMがＶ３以下であれば、ＰＳＪ－ＦＥＴ１０３のゲートと、接続ノード１０（ＰＳＪ－ＦＥＴ１０３のソース）との電位差が、ＰＳＪ－ＦＥＴ１０３の耐圧を超えないように設計される。一方で、ＶDSがＶ２に達した後に接続ノード１０の電位ＶMが低下する場合には、少なくとも、ＶDSがＶ２に達した時点で、接続ノード１０の電位ＶMがＶ３よりも高くなる。
【0087】
接続ノード１０の電位ＶMが電位Ｖ３に対して高くなりすぎと、接続ノード１０（ＬＶＭＯＳ－ＦＥＴ１０２のドレイン）とＬＶＭＯＳ－ＦＥＴ１０２のソースとの電位差が、ＬＶＭＯＳ－ＦＥＴ１０２の耐圧を超えてしまう虞がある。また、接続ノード１０の電位ＶMが電位Ｖ３に対して高くなりすぎと、ＰＳＪ－ＦＥＴ１０３のゲートと、接続ノード１０（ＰＳＪ－ＦＥＴ１０３のソース）との電位差が、ＰＳＪ－ＦＥＴ１０３の耐圧を超えてしまう虞がある。
【0088】
これに対して、半導体回路１６０では、上記のように、接続ノード１０の電位ＶMの上昇が緩やかである。したがって、半導体回路１６０においてＶDSがＶ２に達するとき（時刻Ｔ５ｂ）の接続ノード１０の電位ＶMであるＶ１ｂが、半導体回路１５０においてＶDSがＶ２に達するとき（時刻Ｔ５ａ）の接続ノード１０の電位ＶMであるＶ１ａよりも低い。したがって、接続ノード１０の電位ＶMが高くなりすぎて、ＬＶＭＯＳ－ＦＥＴ１０２及びＰＳＪ－ＦＥＴ１０３の耐圧を超えてしまうのを防止することができる。すなわち、半導体回路１６０では、ＬＶＭＯＳ－ＦＥＴ１０２及びＰＳＪ－ＦＥＴ１０３の電圧保護が行われている。
【0089】
しかしながら、上記の通り、半導体回路１６０においてＬＶＭＯＳ－ＦＥＴ１０２にオフ信号が入力されてからＰＳＪ－ＦＥＴ１０３がオフの状態に切り換わってＶDSがＶ２に達するのに必要な時間（時刻Ｔ１から時刻Ｔ５ｂの時間）は、半導体回路１５０においてＬＶＭＯＳ－ＦＥＴ１０２にオフ信号が入力されてからＰＳＪ－ＦＥＴ１０３がオフの状態に切り換わってＶDSがＶ２に達するのに必要な時間（時刻Ｔ１から時刻Ｔ５ａの時間）よりも長くなってしまう。すなわち、半導体回路１６０では、半導体回路１５０よりもスイッチング周波数が低くなってしまう。
【0090】
これに対して、半導体回路１００では、ＬＶＭＯＳ－ＦＥＴ１０２及びＰＳＪ－ＦＥＴ１０３の電圧保護を行いつつも、スイッチング周波数を維持することができる。
【0091】
より詳細に説明すると、半導体回路１００では、図６（ａ）に示すように、ＬＶＭＯＳ－ＦＥＴ１０２のゲートにオン信号が入力されている状態（つまり、ＶG＝ＶONの状態）で、半導体回路１５０、１６０の場合と同様、ＰＳＪ－ＦＥＴ１０３がオンの状態となっている。そして、この状態では、上述と同様、図６（ｂ）に示すように、接続ノード１０の電位ＶMがほぼ０であり、図６（ｃ）に示すように、ＰＳＪ－ＦＥＴ１０３のドレインとＰＳＪ－ＦＥＴ１０３のソースとの間の電圧ＶDSもほぼ０である。
【0092】
この状態から、図６（ａ）に示すように、時刻Ｔ１にＬＶＭＯＳ－ＦＥＴ１０２のゲートに入力される信号がオン信号からオフ信号に切り換わると（つまり、ＶGがＶONからＶOFFに切り換わると）、半導体回路１５０、１６０の場合と同様、時刻Ｔ２にＬＶＭＯＳ－ＦＥＴ１０２がオフになることで、接続ノード１０の電位ＶMが上昇し始める。この状態では、ツェナダイオード１１３の両端の電位差が、ツェナダイオード１１３の降伏電圧よりも低いため、Ｎ型ＭＯＳ－ＦＥＴ１２１がオフになっており、接続ノード１０からコンデンサ１１１に電流が流れない。したがって、半導体回路１６０の場合とは異なり、接続ノード１０の電位ＶMの上昇が抑えられることがなく、半導体回路１５０の場合と同様、時刻Ｔ３ａに接続ノード１０の電位ＶMが（ＶBIAS－ＶTH）に達する。なお、このときのスイッチング素子１１２の状態が、本発明の「第２状態」に相当する。
【0093】
そして、これ以降、半導体回路１００においても、半導体回路１５０と同様に、図６（ｃ）に示すように、時刻Ｔ４ａにＰＳＪ－ＦＥＴ１０３がオフになり、電圧ＶDSが上昇し始め、その後の時刻Ｔ５ａに、電圧ＶDSが電位Ｖ２に達する。そして、時刻Ｔ５ａ以降、電圧ＶDSがＶ２の状態が維持される。
【0094】
また、半導体回路１００においても、接続ノード１０の電位ＶMは、時刻Ｔ３ａから時刻Ｔ５ａまでさらに上昇する。さらに、半導体回路１００では、接続ノード１０の電位ＶMは、時刻Ｔ５ａから時刻Ｔ６ｃまで上昇又は低下してＶ３まで変化し、時刻Ｔ６ｃ以降、接続ノード１０の電位ＶMがＶ３の状態が維持される。
【0095】
ただし、半導体回路１００では、接続ノード１０の電位ＶMが（ＶBIAS－ＶTH）に達した時刻Ｔ３ａにおいて、ツェナダイオード１１３の両端の電位差が、ツェナダイオード１１３の降伏電圧に達し、接続ノード１０から、ツェナダイオード１１３及び抵抗１１４、１５を介して、Ｎ型ＭＯＳ－ＦＥＴ１２１のゲートにオン信号が入力され、Ｎ型ＭＯＳ－ＦＥＴ１２１がオンになる。これにより、接続ノード１０からコンデンサ１１１に電流が流れ、図６（ｂ）に示すように、時刻Ｔ３ａから時刻Ｔ４ａの期間、及び、時刻Ｔ４ａから時刻Ｔ５ａの期間において、それぞれ、半導体回路１５０における時刻Ｔ３ａから時刻Ｔ４ａまでの期間、及び、時刻Ｔ４ａから時刻Ｔ５ａまでの期間よりも、接続ノード１０の電位ＶMの上昇が緩やかになる。したがって、半導体回路１００においてＶDSがＶ２に達するとき（時刻Ｔ５ａ）の接続ノード１０の電位ＶMであるＶ１ｃは、半導体回路１５０においてＶDSがＶ２に達するとき（時刻Ｔ５ａ）の接続ノード１０の電位ＶMであるＶ１ａよりも低くなる。これにより、上述したのと同様に、接続ノード１０の電位ＶMが高くなりすぎて、ＬＶＭＯＳ－ＦＥＴ１０２及びＰＳＪ－ＦＥＴ１０３の耐圧を超えてしまうのを防止することができる。すなわち、半導体回路１００では、ＬＶＭＯＳ－ＦＥＴ１０２及びＰＳＪ－ＦＥＴ１０３の電圧保護が行われている。また、接続ノード１０からコンデンサ１１１に電流が流れると、コンデンサ１１１がチャージされる。なお、このときのスイッチング素子１１２の状態が、本発明の「第１状態」に相当する。
【0096】
また、半導体回路１００では、ＬＶＭＯＳ－ＦＥＴ１０２のゲートに入力する信号をオフ信号からオン信号に切り換えると（つまり、ＶGをＶOFFからＶONに切り換えると）、ＬＶＭＯＳ－ＦＥＴ１０２がオンとなり、接続ノード１０の電位ＶMが低下する。そして、接続ノード１０の電位ＶMが（ＶBIAS－ＶTH）まで低下したときに、ＰＳＪ－ＦＥＴ１０３がオンとなる。
【0097】
また、半導体回路１００では、スイッチング素子１１２がダイオード１２２を備えているため、このとき、コンデンサ１１１から接続ノード１０に電流が流れ、ＰＳＪ－ＦＥＴ１０３をオンの状態からオフの状態に切り換えるときにコンデンサ１１１にチャージされていた電荷が放電される。なお、このときのスイッチング素子１１２の状態が、本発明の「第３状態」に相当する。
【0098】
＜効果＞
以上のように、第１具体例では、半導体回路１００において、ＰＳＪ－ＦＥＴ１０３がオンの状態からオフの状態に切り換わるときに、接続ノード１０の電位ＶMが（ＶBIAS－ＶM）＞ＶTHの関係を満たしている間は、Ｎ型ＭＯＳ－ＦＥＴ１２１をオフにすることによって、接続ノード１０からコンデンサ１１１に電流が流れないようにする。これにより、半導体回路１００においてスイッチング周波数を維持することができる。
以上のように、第１具体例では、半導体回路１００において、ＰＳＪ－ＦＥＴ１０３がオンの状態からオフの状態に切り換わるときに、接続ノード１０の電位ＶMが（ＶBIAS－ＶM）＞ＶTHの関係を満たしている間は、Ｎ型ＭＯＳ－ＦＥＴ１２１をオフにすることによって、接続ノード１０からコンデンサ１１１に電流が流れないようにする。これにより、半導体回路１００においてスイッチング周波数を維持することができる。
【0099】
一方、接続ノード１０の電位ＶMが（ＶBIAS－ＶM）≦ＶTHの関係を満たすまで上昇した後には、Ｎ型ＭＯＳ－ＦＥＴ１２１をオンにすることによって、接続ノード１０からコンデンサ１１１に電流が流れるようにする。これにより、接続ノード１０の電位ＶMの過剰な上昇を抑えて、ＬＶＭＯＳ－ＦＥＴ１０２及びＰＳＪ－ＦＥＴ１０３の電圧保護を行うことができる。
【0100】
また、第１具体例では、上述したように、接続ノード１０とＮ型ＭＯＳ－ＦＥＴ１２１のゲートとの間にツェナダイオード１１３を接続することによって、接続ノード１０の電位ＶMが（ＶBIAS－ＶM）＞ＶTHの関係を満たしているときに、Ｎ型ＭＯＳ－ＦＥＴ１２１をオフにし、接続ノード１０の電位ＶMが（ＶBIAS－ＶM）≦ＶTHの関係を満たしているときに、Ｎ型ＭＯＳ－ＦＥＴ１２１をオンにすることができる。
【0101】
また、第１具体例では、上記の通り、接続ノード１０の電位ＶMが（ＶBIAS－ＶM）＞ＶTHの関係を満たしているか（ＶBIAS－ＶM）≦ＶTHの関係を満たしているかによって、Ｎ型ＭＯＳ－ＦＥＴ１２１のオフとオンとが切り換わる。したがって、ＰＳＪ－ＦＥＴ１０３のゲートとソースとの間の電位差（ＶBIAS－ＶM）がＰＳＪ－ＦＥＴ１０３の閾値電圧ＶTHに達するまでは、接続ノード１０の電位ＶMの上昇を抑えないようにしつつ、上記電位差（ＶBIAS－ＶM）がＰＳＪ－ＦＥＴ１０３の閾値電圧ＶTHに達した直後から、接続ノード１０の電位ＶMの上昇を抑えることとができる。
【0102】
［第２具体例］
次に、上述の本発明の実施形態の具体例の１つである第２具体例について説明する。
次に、上述の本発明の実施形態の具体例の１つである第２具体例について説明する。
【0103】
＜半導体回路の全体構成＞
図７に示すように、第２具体例に係る半導体回路２００は、第１具体例と同様にカスコード接続されたＬＶＭＯＳ－ＦＥＴ１０２及びＰＳＪ－ＦＥＴ１０３と、第１具体例と同様のダイオード１０５と、制御回路２０１とを備えている。なお、第２具体例においても、ＬＶＭＯＳ－ＦＥＴ１０２が、上述の実施形態の第１トランジスタ２に対応し、ＰＳＪ－ＦＥＴ１０３が、上述の実施形態のノーマリーオン型の第２トランジスタ３に対応する。
図７に示すように、第２具体例に係る半導体回路２００は、第１具体例と同様にカスコード接続されたＬＶＭＯＳ－ＦＥＴ１０２及びＰＳＪ－ＦＥＴ１０３と、第１具体例と同様のダイオード１０５と、制御回路２０１とを備えている。なお、第２具体例においても、ＬＶＭＯＳ－ＦＥＴ１０２が、上述の実施形態の第１トランジスタ２に対応し、ＰＳＪ－ＦＥＴ１０３が、上述の実施形態のノーマリーオン型の第２トランジスタ３に対応する。
【0104】
＜制御回路＞
制御回路２０１は、接続ノード１０と、ＬＶＭＯＳ－ＦＥＴ１０２のソースとの間に接続されている。制御回路２０１は、コンデンサ２１１と、スイッチング素子２１２と、ツェナダイオード２１３とを備えている。なお、第２具体例では、制御回路２０１がコンデンサ２１１のほかに後述するコンデンサ２１６を備えているが、コンデンサ２１１が本発明に係るコンデンサに相当する。また、制御回路２０１は、ツェナダイオード２１３のほかに後述するツェナダイオード２１７を備えているが、ツェナダイオード２１３が、本発明のツェナダイオードに相当する。
制御回路２０１は、接続ノード１０と、ＬＶＭＯＳ－ＦＥＴ１０２のソースとの間に接続されている。制御回路２０１は、コンデンサ２１１と、スイッチング素子２１２と、ツェナダイオード２１３とを備えている。なお、第２具体例では、制御回路２０１がコンデンサ２１１のほかに後述するコンデンサ２１６を備えているが、コンデンサ２１１が本発明に係るコンデンサに相当する。また、制御回路２０１は、ツェナダイオード２１３のほかに後述するツェナダイオード２１７を備えているが、ツェナダイオード２１３が、本発明のツェナダイオードに相当する。
【0105】
コンデンサ２１１は、接続ノード１０とＬＶＭＯＳ－ＦＥＴ１０２のソースとの間に接続されている。スイッチング素子２１２は、接続ノード１０とコンデンサ２１１との間に接続されている。これにより、スイッチング素子２１２は、接続ノード１０とＬＶＭＯＳ－ＦＥＴ１０２のソースとの間に、コンデンサ２１１と直列に接続されている。
【0106】
スイッチング素子２１２は、Ｐ型ＭＯＳ－ＦＥＴ２２１と、ダイオード２２２とを有する。Ｐ型ＭＯＳ－ＦＥＴ２２１は、接続ノード１０とコンデンサ２１１との間に設けられている。そして、Ｐ型ＭＯＳ－ＦＥＴ２２１のドレインがコンデンサ１１１に接続され、Ｐ型ＭＯＳ－ＦＥＴ２２１のソースが接続ノード１０に接続されている。ダイオード２２２は、Ｐ型ＭＯＳ－ＦＥＴ２２１のドレインとソースとの間に、Ｐ型ＭＯＳ－ＦＥＴ２２１のソース側がカソードとなる向きで接続されている。
【0107】
ツェナダイオード１１３は、Ｐ型ＭＯＳ－ＦＥＴ２２１のゲートと、ＬＶＭＯＳ－ＦＥＴ１０２のソースとの間に、Ｐ型ＭＯＳ－ＦＥＴ２２１のゲート側がカソードとなる向きで設けられている。また、ツェナダイオード１１３は、抵抗２１４を介してＰ型ＭＯＳ－ＦＥＴ２２１のゲートに接続されているとともに、抵抗２１５を介してＬＶＭＯＳ－ＦＥＴ１０２のソースに接続されている。
【0108】
そして、半導体回路２００では、接続ノード１０の電位ＶMが（ＶBIAS－ＶM）＞ＶTHの関係を満たすときに、ツェナダイオード２１３の両端の電位差がツェナダイオード２１３の降伏電圧よりも小さく、接続ノード１０の電位ＶMが（ＶBIAS－ＶM）≦ＶTHの関係を満たすときに、ツェナダイオード２１３の両端の電位差がツェナダイオード２１３の降伏電圧以上となるように、ツェナダイオード２１３の降伏電圧が設定されている。
【0109】
また、制御回路２０１では、接続ノード１０と、ツェナダイオード２１３と抵抗２１４との接続部分との間に、コンデンサ２１６とツェナダイオード２１７と抵抗２１８とが並列に接続されている。これにより、Ｐ型ＭＯＳ－ＦＥＴ２２１のゲートは、抵抗２１４と、並列に接続されたコンデンサ２１６、ツェナダイオード２１７及び抵抗２１８とを介して、接続ノード１０に接続されている。コンデンサ２１６と抵抗２１５とは、Ｐ型ＭＯＳ－ＦＥＴ２１２が意図しないタイミングでオフの状態からオンの状態に切り換わってしまうのを防止するためのフィルタを構成している。また、抵抗２１５は、Ｐ型ＭＯＳ－ＦＥＴ２１２がオフになったときに、Ｐ型ＭＯＳ－ＦＥＴ２１２とコンデンサ２１６の電荷を放電するために設けられている。ツェナダイオード２１７は、Ｐ型ＭＯＳ－ＦＥＴ２１２のゲートに耐圧を超える電圧が印加されないようにするために設けられている。
【0110】
＜半導体回路の動作＞
次に、半導体回路２００の動作について説明する。半導体回路２００では、半導体回路１００と同様、図６（ａ）に示すように、ＬＶＭＯＳ－ＦＥＴ１０２のゲートにオン信号が入力されている状態（つまり、ＶG＝ＶONの状態）で、ＰＳＪ－ＦＥＴ１０３がオンの状態となっている。また、この状態では、半導体回路１００と同様、図６（ｂ）に示すように、接続ノード１０の電位ＶMがほぼ０であり、図６（ｃ）に示すように、ＰＳＪ－ＦＥＴ１０３のドレインとＰＳＪ－ＦＥＴ１０３のソースとの間の電圧ＶDSもほぼ０である。
次に、半導体回路２００の動作について説明する。半導体回路２００では、半導体回路１００と同様、図６（ａ）に示すように、ＬＶＭＯＳ－ＦＥＴ１０２のゲートにオン信号が入力されている状態（つまり、ＶG＝ＶONの状態）で、ＰＳＪ－ＦＥＴ１０３がオンの状態となっている。また、この状態では、半導体回路１００と同様、図６（ｂ）に示すように、接続ノード１０の電位ＶMがほぼ０であり、図６（ｃ）に示すように、ＰＳＪ－ＦＥＴ１０３のドレインとＰＳＪ－ＦＥＴ１０３のソースとの間の電圧ＶDSもほぼ０である。
【0111】
この状態から、図６（ａ）に示すように、時刻Ｔ１にＬＶＭＯＳ－ＦＥＴ１０２のゲートに入力される信号がオン信号からオフ信号に切り換わると（つまり、ＶGがＶONからＶOFFに切り換わると）、半導体回路１００の場合と同様、時刻Ｔ２にＬＶＭＯＳ－ＦＥＴ１０２がオフになり、接続ノード１０の電位ＶMが上昇し始める。この状態では、ツェナダイオード２１３の両端の電位差が、ツェナダイオード２１３の降伏電圧よりも低いため、Ｐ型ＭＯＳ－ＦＥＴ２２１がオフになっており、接続ノード１０からコンデンサ２１１に電流が流れない。したがって、半導体回路１００の場合と同様、接続ノード１０の電位ＶMの上昇が抑えられることがなく、時刻Ｔ３ａに接続ノード１０の電位ＶMが（ＶBIAS－ＶTH）に達する。なお、このときのスイッチング素子２１２の状態が、本発明の「第２状態」に相当する。
【0112】
そして、半導体回路２００においても、これ以降、半導体回路１００と同様、図６（ｃ）に示すように、時刻Ｔ４ａにＰＳＪ－ＦＥＴ１０３がオフになり、電圧ＶDSが上昇し始め、その後の時刻Ｔ５ａに、電圧ＶDSが電位Ｖ２に達する。そして、時刻Ｔ５ａ以降、電圧ＶDSがＶ２の状態が維持される。
【0113】
また、半導体回路２００においても、接続ノード１０の電位ＶMは、時刻Ｔ３ａから時刻Ｔ５ａまでさらに上昇し、時刻Ｔ５ａから時刻Ｔ６ｃまで上昇又は低下してＶ３まで変化し、時刻Ｔ６ｃ以降、接続ノード１０の電位ＶMがＶ３の状態が維持される。
【0114】
また、半導体回路２００では、接続ノード１０の電位ＶMが（ＶBIAS－ＶTH）に達した時刻Ｔ３ａにおいて、ツェナダイオード２１３の両端の電位差が、ツェナダイオード２１３の降伏電圧に達し、ツェナダイオード２１３を介して、Ｐ型ＭＯＳ－ＦＥＴ１２１のゲートからＬＶＭＯＳ－ＦＥＴ１０２のソースに電流が流れることで、Ｐ型ＭＯＳ－ＦＥＴ１２１のゲートの電位が低下し、Ｐ型ＭＯＳ－ＦＥＴ１２１がオンとなる。これにより、これ以降、接続ノード１０からコンデンサ２１１に電流が流れ、図６（ｂ）に示すように、時刻Ｔ３ａから時刻Ｔ４ａの期間、及び、時刻Ｔ４ａから時刻Ｔ５ａの期間において、それぞれ、半導体回路１５０における時刻Ｔ３ａから時刻Ｔ４ａまでの期間、及び、時刻Ｔ４ａから時刻Ｔ５ａまでの期間よりも、接続ノード１０の電位ＶMの上昇が緩やかになる。したがって、半導体回路２００においてＶDSがＶ２に達するとき（時刻Ｔ５ａ）の接続ノード１０の電位ＶMであるＶ１ｃは、上述の半導体回路１５０においてＶDSがＶ２の電位に達するとき（時刻Ｔ５ａ）の接続ノード１０の電位ＶMであるＶ１ａよりも低くなる。これにより、上述したのと同様に、接続ノード１０の電位ＶMが高くなりすぎて、ＬＶＭＯＳ－ＦＥＴ１０２及びＰＳＪ－ＦＥＴ１０３の耐圧を超えてしまうのを防止することができる。すなわち、半導体回路２００では、ＬＶＭＯＳ－ＦＥＴ１０２及びＰＳＪ－ＦＥＴ１０３の電圧保護が行われている。また、接続ノード１０からコンデンサ２１１に電流が流れると、コンデンサ２１１がチャージされる。なお、このときのスイッチング素子２１２の状態が、本発明の「第１状態」に相当する。
【0115】
また、半導体回路２００では、ＬＶＭＯＳ－ＦＥＴ１０２のゲートの信号に入力する信号をオフ信号からオン信号に切り換えると（つまり、ＶGをＶOFFからＶONに切り換えると）、ＬＶＭＯＳ－ＦＥＴ１０２がオンとなり、接続ノードの電位ＶMが低下し、接続ノードの電位ＶMが（ＶBIAS－ＶTH）まで低下したときに、ＰＳＪ－ＦＥＴ１０３がオンとなる。
【0116】
また、半導体回路２００では、スイッチング素子２１２がダイオード２２２を備えているため、このとき、コンデンサ２１１から接続ノード１０に電流が流れ、ＰＳＪ－ＦＥＴ１０３をオンの状態からオフの状態に切り換えるときにコンデンサ２１１にチャージされていた電荷が放電される。なお、このときのスイッチング素子２１２の状態が、本発明の「第３状態」に相当する。
【0117】
＜効果＞
以上のように、第２具体例では、半導体回路２００において、ＰＳＪ－ＦＥＴ１０３がオンの状態からオフの状態に切り換わるときに、接続ノード１０の電位ＶMが（ＶBIAS－ＶM）＞ＶTHの関係を満たしている間は、Ｐ型ＭＯＳ－ＦＥＴ１２１をオフにすることによって、接続ノード１０からコンデンサ１１１に電流が流れないようにする。これにより、半導体回路２００においてスイッチング周波数を維持することができる。
以上のように、第２具体例では、半導体回路２００において、ＰＳＪ－ＦＥＴ１０３がオンの状態からオフの状態に切り換わるときに、接続ノード１０の電位ＶMが（ＶBIAS－ＶM）＞ＶTHの関係を満たしている間は、Ｐ型ＭＯＳ－ＦＥＴ１２１をオフにすることによって、接続ノード１０からコンデンサ１１１に電流が流れないようにする。これにより、半導体回路２００においてスイッチング周波数を維持することができる。
【0118】
一方、接続ノード１０の電位ＶMが（ＶBIAS－ＶM）≦ＶTHの関係を満たすまで上昇した後には、Ｐ型ＭＯＳ－ＦＥＴ１２１をオンにすることによって、接続ノード１０からコンデンサ２１１に電流が流れるようにする。これにより、接続ノード１０の電位ＶMの過剰な上昇を抑えて、ＬＶＭＯＳ－ＦＥＴ１０２及びＰＳＪ－ＦＥＴ１０３の電圧保護を行うことができる。
【0119】
また、第２具体例では、上述したように、Ｐ型ＭＯＳ－ＦＥＴ２２１のゲートとＬＶＭＯＳ－ＦＥＴ１０２のソースとの間にツェナダイオード２１３を接続することによって、接続ノード１０の電位ＶMが（ＶBIAS－ＶM）＞ＶTHの関係を満たしている間は、Ｐ型ＭＯＳ－ＦＥＴ２２１をオフにし、接続ノード１０の電位ＶMが（ＶBIAS－ＶM）≦ＶTHの関係を満たすまで上昇したときに、Ｐ型ＭＯＳ－ＦＥＴ２２１をオンにすることができる。
【0120】
また、第２具体例では、上記の通り、接続ノード１０の電位ＶMが（ＶBIAS－ＶM）＞ＶTHの関係を満たしているか（ＶBIAS－ＶM）≦ＶTHの関係を満たしているかによって、Ｐ型ＭＯＳ－ＦＥＴ２２１のオフとオンとが切り換わる。したがって、ＰＳＪ－ＦＥＴ１０３のゲートとソースとの間の電位差（ＶBIAS－ＶM）がＰＳＪ－ＦＥＴ１０３の閾値電圧ＶTHに達するまでは、接続ノード１０の電位ＶMの上昇を抑えないようにしつつ、上記電位差が（ＶBIAS－ＶM）がＰＳＪ－ＦＥＴ１０３の閾値電圧ＶTHに達した直後から、接続ノード１０の電位ＶMの上昇を抑えることができる。
【0121】
［第３具体例］
次に、上述の本発明の実施形態の具体例の１つである第３具体例について説明する。
次に、上述の本発明の実施形態の具体例の１つである第３具体例について説明する。
【0122】
＜半導体回路の全体構成＞
図８に示すように、第３具体例に係る半導体回路３００は、第１、第２具体例と同様にカスコード接続されたＬＶＭＯＳ－ＦＥＴ１０２及びＰＳＪ－ＦＥＴ１０３と、第１、第２具体例と同様のダイオード１０５と、制御回路３０１と、を備えている。なお、第３具体例においても、ＬＶＭＯＳ－ＦＥＴ１０２が、上述の実施形態の第１トランジスタ２に対応し、ＰＳＪ－ＦＥＴ１０３が、上述の実施形態のノーマリーオン型の第２トランジスタ３に対応する。
図８に示すように、第３具体例に係る半導体回路３００は、第１、第２具体例と同様にカスコード接続されたＬＶＭＯＳ－ＦＥＴ１０２及びＰＳＪ－ＦＥＴ１０３と、第１、第２具体例と同様のダイオード１０５と、制御回路３０１と、を備えている。なお、第３具体例においても、ＬＶＭＯＳ－ＦＥＴ１０２が、上述の実施形態の第１トランジスタ２に対応し、ＰＳＪ－ＦＥＴ１０３が、上述の実施形態のノーマリーオン型の第２トランジスタ３に対応する。
【0123】
＜制御回路＞
制御回路３０１は、接続ノード１０と、ＬＶＭＯＳ－ＦＥＴ１０２のソースとの間に接続されている。制御回路３０１は、コンデンサ３１１と、スイッチング素子３１２と、遅延反転回路３１３とを備えている。
制御回路３０１は、接続ノード１０と、ＬＶＭＯＳ－ＦＥＴ１０２のソースとの間に接続されている。制御回路３０１は、コンデンサ３１１と、スイッチング素子３１２と、遅延反転回路３１３とを備えている。
【0124】
コンデンサ３１１は、接続ノード１０とＬＶＭＯＳ－ＦＥＴ１０２のソースとの間に接続されている。スイッチング素子３１２は、接続ノード１０とコンデンサ３１１との間に接続されている。これにより、スイッチング素子３１２は、接続ノード１０とＬＶＭＯＳ－ＦＥＴ１０２のソースとの間に、コンデンサ３１１と直列に接続されている。
【0125】
スイッチング素子３１２は、Ｎ型ＭＯＳ－ＦＥＴ３２１と、ダイオード３２２とを有する。Ｎ型ＭＯＳ－ＦＥＴ３２１は、接続ノード１０とコンデンサ３１１との間に設けられている。そして、Ｎ型ＭＯＳ－ＦＥＴ３２１のドレインがコンデンサ３１１に接続され、Ｎ型ＭＯＳ－ＦＥＴ３２１のソースが接続ノード１０に接続されている。ダイオード３２２は、Ｎ型ＭＯＳ－ＦＥＴ３２１のドレインとソースとの間に、Ｎ型ＭＯＳ－ＦＥＴ３２１のドレイン側がカソードとなる向きで接続されている。
【0126】
また、Ｎ型ＭＯＳ－ＦＥＴ３２１のゲートは、遅延反転回路３１３を介して、ＬＶＭＯＳ－ＦＥＴ１０２のゲートに接続されている。遅延反転回路３１３は、ＬＶＭＯＳ－ＦＥＴ１０２のゲートに入力された信号を遅延させるとともに反転させてＮ型ＭＯＳ－ＦＥＴ３２１のゲートに出力する。これにより、ＬＶＭＯＳ－ＦＥＴ１０２のゲートにオン信号が入力されたときに、この時点から遅延されたタイミングで、Ｎ型ＭＯＳ－ＦＥＴ３２１のゲートにオフ信号が入力される。また、ＬＶＭＯＳ－ＦＥＴ１０２のゲートにオフ信号が入力されたときに、この時点から遅延されたタイミングで、Ｎ型ＭＯＳ－ＦＥＴ３２１のゲートにオン信号が入力される。なお、遅延反転回路３１３においては、ＬＶＭＯＳ－ＦＥＴ１０２のゲートにオン信号が入力されてからＮ型ＭＯＳ－ＦＥＴ３２１のゲートにオフ信号が入力されるまでの遅延時間と、ＬＶＭＯＳ－ＦＥＴ１０２のゲートにオフ信号が入力されてからＮ型ＭＯＳ－ＦＥＴ３２１のゲートにオン信号が入力されるまでの遅延時間とが、同じであってもよいし、異なっていてもよい。
【0127】
＜半導体回路の動作＞
次に、半導体回路３００の動作について説明する。半導体回路３００でも、半導体回路１００と同様、図９（ａ）に示すように、ＬＶＭＯＳ－ＦＥＴ１０２のゲートにオン信号が入力されている状態（つまり、ＶG＝ＶONの状態）では、ＰＳＪ－ＦＥＴ１０３がオンの状態となっている。また、この状態では、半導体回路１００と同様、図９（ｂ）に示すように、接続ノード１０の電位ＶMがほぼ０であり、図９（ｃ）に示すように、ＰＳＪ－ＦＥＴ１０３のドレインとＰＳＪ－ＦＥＴ１０３のソースとの間の電圧ＶDSもほぼ０である。また、この状態では、Ｎ型ＭＯＳ－ＦＥＴ３２１のゲートにオフ信号が入力されており、Ｎ型ＭＯＳ－ＦＥＴ３２１はオフの状態となっている。
次に、半導体回路３００の動作について説明する。半導体回路３００でも、半導体回路１００と同様、図９（ａ）に示すように、ＬＶＭＯＳ－ＦＥＴ１０２のゲートにオン信号が入力されている状態（つまり、ＶG＝ＶONの状態）では、ＰＳＪ－ＦＥＴ１０３がオンの状態となっている。また、この状態では、半導体回路１００と同様、図９（ｂ）に示すように、接続ノード１０の電位ＶMがほぼ０であり、図９（ｃ）に示すように、ＰＳＪ－ＦＥＴ１０３のドレインとＰＳＪ－ＦＥＴ１０３のソースとの間の電圧ＶDSもほぼ０である。また、この状態では、Ｎ型ＭＯＳ－ＦＥＴ３２１のゲートにオフ信号が入力されており、Ｎ型ＭＯＳ－ＦＥＴ３２１はオフの状態となっている。
【0128】
この状態から、図９（ａ）に示すように、時刻Ｔ１にＬＶＭＯＳ－ＦＥＴ１０２のゲートに入力される信号がオン信号からオフ信号に切り換わると（つまり、ＶGがＶONからＶOFFに切り換わると）、半導体回路１００の場合と同様、時刻Ｔ２にＬＶＭＯＳ－ＦＥＴ１０２がオフになり、接続ノード１０の電位ＶMが上昇し始める。また、時刻Ｔ１から遅延されたタイミングで、Ｎ型ＭＯＳ－ＦＥＴ３２１のゲートに入力される信号がオフ信号からオン信号に切り換わり、Ｎ型ＭＯＳ－ＦＥＴ３２１がオンとなる。なお、このときのスイッチング素子３１２の状態が、本発明の「第３状態」に相当する。
【0129】
そして、この状態では、Ｎ型ＭＯＳ－ＦＥＴ３２１がオンであり、後述するように、コンデンサ３１１がチャージされているため、コンデンサ３１１から接続ノード１０に電流が流れることによって、接続ノード１０に電荷が供給される。これにより、接続ノード１０の電位ＶMの上昇が早められ、半導体回路３００において接続ノード１０の電位ＶMが（ＶBIAS－ＶTH）に達する時刻Ｔ３ｄは、半導体回路１５０において接続ノード１０の電位ＶMが（ＶBIAS－ＶTH）に達する時刻Ｔ３ａよりも前の時刻となる。
【0130】
そして、半導体回路３００においても、これ以降、半導体回路１００と同様、図９（ｃ）に示すように、時刻Ｔ４ｄにＰＳＪ－ＦＥＴ１０３がオフになり、電圧ＶDSが上昇し始め、その後の時刻Ｔ５ｄに、電圧ＶDSが最大の電位Ｖ２に達する。そして、時刻Ｔ５ｄ以降、電圧ＶDSがＶ２の状態が維持される。
【0131】
ここで、時刻Ｔ３ｄと時刻Ｔ４ｄの間の時間の長さは、半導体回路１５０における時刻Ｔ３ａと時刻Ｔ４ａの間の時間の長さとほぼ同じである。また、時刻Ｔ４ｄと時刻Ｔ５ｄの間の時間の長さは、半導体回路１５０における時刻Ｔ４ａと時刻Ｔ５ａの間の時間の長さとほぼ同じである。したがって、時刻Ｔ５ｄは、時刻Ｔ５ａよりも前の時刻となる。これにより、半導体回路３００において、ＬＶＭＯＳ－ＦＥＴ１０２にオフ信号が入力されてからＰＳＪ－ＦＥＴ１０３がオフに切り換わってＶDSがＶ２に達するのに必要な時間（時刻Ｔ１ｄから時刻Ｔ５ｄまでの時間）は、半導体回路１５０において、ＬＶＭＯＳ－ＦＥＴ１０２にオフ信号が入力されてからＰＳＪ－ＦＥＴ１０３がオフの状態に切り換わってＶDSがＶ２に達するのに必要な時間（時刻Ｔ１ａから時刻Ｔ５ａまでの時間）よりも短くなり、半導体回路３００のスイッチング周波数が高くなる。
【0132】
また、半導体回路３００では、接続ノード１０の電位ＶMは、時刻Ｔ３ｄから時刻Ｔ５ｄまでさらに上昇し、時刻Ｔ５ｄから時刻Ｔ６ｄまで上昇又は低下してＶ３まで変化し、時刻Ｔ６ｄ以降、接続ノード１０の電位ＶMがＶ３の状態が維持される。
【0133】
また、半導体回路３００では、接続ノード１０の電位ＶMが（ＶBIAS－ＶTH）に達した時刻Ｔ３ｄ以降、ダイオード３２２を介して接続ノード１０からコンデンサ３１１に電流が流れる。したがって、図９（ｂ）に示すように、時刻Ｔ３ｄから時刻Ｔ４ｄまでの期間、及び、時刻Ｔ４ｄから時刻Ｔ５ｄまでの期間において、それぞれ、半導体回路１５０における時刻Ｔ３ａから時刻Ｔ４ａまでの期間、及び、時刻Ｔ４ａから時刻Ｔ５ａまでの期間よりも、接続ノード１０の電位ＶMの上昇が緩やかになる。したがって、半導体回路３００においてＶDSがＶ２に達するとき（時刻Ｔ５ｄ）の接続ノード１０の電位ＶMであるＶ１ｄは、上述の半導体回路１５０においてＶDSがＶ２に達するとき（時刻Ｔ５ａ）の接続ノード１０の電位ＶMであるＶ１ａよりも低くなる。これにより、上述したのと同様に、接続ノード１０の電位ＶMが高くなりすぎて、ＬＶＭＯＳ－ＦＥＴ１０２及びＰＳＪ－ＦＥＴ１０３の耐圧を超えてしまうのを防止することができる。すなわち、半導体回路３００では、ＬＶＭＯＳ－ＦＥＴ１０２及びＰＳＪ－ＦＥＴ１０３の電圧保護が行われている。
【0134】
また、接続ノード１０からコンデンサ４１１に電流が流れると、コンデンサ３１１がチャージされる。なお、このときのスイッチング素子３１２の状態が、本発明の「第１状態」に相当する。
【0135】
また、半導体回路３００では、ＬＶＭＯＳ－ＦＥＴ１０２のゲートに入力する信号をオフ信号からオン信号に切り換えると（つまり、ＶGをＶOFFからＶONに切り換えると）、ＬＶＭＯＳ－ＦＥＴ１０２がオンとなり、接続ノード１０の電位ＶMが低下し、接続ノード１０の電位ＶMが（ＶBIAS－ＶTH）まで低下したときに、ＰＳＪ－ＦＥＴ１０３がオンとなる。
【0136】
また、半導体回路３００では、ＬＶＭＯＳ－ＦＥＴ１０２のゲートに入力する信号がオンに切り換わってから遅延したタイミングで、Ｎ型ＭＯＳ－ＦＥＴ３２１のゲートに入力される信号がオン信号からオフ信号に切り換わり、Ｎ型ＭＯＳ－ＦＥＴ３２１がオフになる。これにより、チャージされたコンデンサ３１１から接続ノード１０の電流が流れない。すなわち、コンデンサ３１１にチャージされた電荷が放電されない。なお、このときのスイッチング素子２１２の状態が、本発明の「第２状態」に相当する。
【0137】
＜効果＞
以上のように、第３具体例では、半導体回路３００において、ＰＳＪ－ＦＥＴ１０３がオンの状態からオフの状態に切り換わるときに、接続ノード１０の電位ＶMが（ＶBIAS－ＶM）＞ＶTHの関係を満たしている間は、Ｎ型ＭＯＳ－ＦＥＴ３２１をオンにして、チャージされたコンデンサ３１１から接続ノード１０の電流が流れるようすることで、コンデンサ３１１から接続ノード１０に電荷が供給されるようにする。これにより、接続ノード１０の電位ＶMの上昇が早まり、半導体回路３００のスイッチング周波数を高くすることができる。
以上のように、第３具体例では、半導体回路３００において、ＰＳＪ－ＦＥＴ１０３がオンの状態からオフの状態に切り換わるときに、接続ノード１０の電位ＶMが（ＶBIAS－ＶM）＞ＶTHの関係を満たしている間は、Ｎ型ＭＯＳ－ＦＥＴ３２１をオンにして、チャージされたコンデンサ３１１から接続ノード１０の電流が流れるようすることで、コンデンサ３１１から接続ノード１０に電荷が供給されるようにする。これにより、接続ノード１０の電位ＶMの上昇が早まり、半導体回路３００のスイッチング周波数を高くすることができる。
【0138】
一方、接続ノード１０の電位ＶMが（ＶBIAS－ＶM）≦ＶTHの関係を満たすまで上昇したときには、ダイオード３２２を介して接続ノード１０からコンデンサ２１１に電流が流れる。これにより、接続ノード１０の電位ＶMの過剰な上昇を抑えて、ＬＶＭＯＳ－ＦＥＴ１０２及びＰＳＪ－ＦＥＴ１０３の電圧保護を行うことができる。
【0139】
また、第３具体例では、半導体回路３００においてＰＳＪ－ＦＥＴ１０３をオフの状態からオンの状態に切り換えたときに、チャージされたコンデンサ３１１から接続ノード１０に電流が流れない。これにより、コンデンサ３１１が接続ノード１０の電位ＶMの変化に影響を与えないようにすることができる。また、コンデンサ３１１にチャージされた電荷が放電されないため、この状態でコンデンサ３１１にチャージされている電荷を、次に半導体回路３００においてＰＳＪ－ＦＥＴ１０３をオンの状態からオフの状態に切り換えるときに、接続ノード１０に供給する電荷として利用することができる。
【0140】
また、第３具体例では、上述したように、スイッチング素子３１２を、Ｎ型ＭＯＳ－ＦＥＴ３２１とダイオード３２２とを有するものとする。そして、ＬＶＭＯＳ－ＦＥＴ１０２のゲートにオフ信号が入力されるときに、Ｎ型ＭＯＳ－ＦＥＴ３２１のゲートにオン信号が入力されてＮ型ＭＯＳ－ＦＥＴ３２１がオンとなるようにする。これにより、接続ノード１０の電位ＶMが（ＶBIAS－ＶM）＞ＶTHの関係を満たしているときに、Ｎ型ＭＯＳ－ＦＥＴ３２１を介して、チャージされたコンデンサ２１１から接続ノード１０に電流が流れるようにすることができる。また、接続ノード１０の電位ＶMが（ＶBIAS－ＶM）≦ＶTHの関係を満たしているときに、ダイオード３２２を介して接続ノード１０からコンデンサ３２１に電流を流すことができるようにすることができる。
【0141】
また、ＬＶＭＯＳ－ＦＥＴ１０２のゲートにオン信号が入力されるときに、Ｎ型ＭＯＳ－ＦＥＴ３２１のゲートにオフ信号が入力されてＮ型ＭＯＳ－ＦＥＴ３２１がオフとなるようにする。これにより、チャージされたコンデンサ３１１から接続ノード１０に電流が流れないようにすることができる。
【0142】
さらに、第３具体例では、ＬＶＭＯＳ－ＦＥＴ１０２のゲートにオフ信号が入力されたタイミングから遅延したタイミングで、Ｎ型ＭＯＳ－ＦＥＴ３２１のゲートにオン信号が入力されてＮ型ＭＯＳ－ＦＥＴ３２１がオンになる。したがって、遅延反転回路３１３における遅延時間を調整すれば、接続ノード１０の電位ＶMが（ＶBIAS－ＶM）＞ＶTHの関係を満たしているときに、チャージされたコンデンサ３１１から接続ノード１０に供給する電荷を調整することができる。
【0143】
また、第３具体例では、上記の通り、接続ノード１０の電位ＶMが（ＶBIAS－ＶM）＞ＶTHの関係を満たしている間は、コンデンサ４１１から接続ノード１０に電流が流れることによって接続ノード１０に電荷が供給される。したがって、接続ノード１０の電位ＶMが上昇し始めてから、ＰＳＪ－ＦＥＴ１０３のゲートとソース（接続ノード１０）との電位差がＰＳＪ－ＦＥＴ１０３の閾値電圧ＶTHに達するまでは、接続ノード１０の電位ＶMの上昇を早めることができる。また、接続ノード１０の電位ＶMが（ＶBIAS－ＶM）≦ＶTHの関係を満たしているときに、接続ノード１０からコンデンサ４１１に電流が流れる。これにより、上記電位差が（ＶBIAS－ＶM）がＰＳＪ－ＦＥＴ１０３の閾値電圧ＶTHに達した直後から、接続ノード１０の電位ＶMの上昇を抑えることができる。
【0144】
［第４具体例］
次に、上述の本発明の実施形態の具体例の１つである第４具体例について説明する。
次に、上述の本発明の実施形態の具体例の１つである第４具体例について説明する。
【0145】
＜半導体回路の全体構成＞
図１０に示すように、第４具体例に係る半導体回路４００は、第１～第３具体例と同様にカスコード接続されたＬＶＭＯＳ－ＦＥＴ１０２及びＰＳＪ－ＦＥＴ１０３と、第１～第３具体例と同様のダイオード１０５と、制御回路４０１とを備えている。なお、第４具体例においても、ＬＶＭＯＳ－ＦＥＴ１０２が、上述の実施形態の第１トランジスタ２に対応し、ＰＳＪ－ＦＥＴ１０３が、上述の実施形態のノーマリーオン型の第２トランジスタ３に対応する。
図１０に示すように、第４具体例に係る半導体回路４００は、第１～第３具体例と同様にカスコード接続されたＬＶＭＯＳ－ＦＥＴ１０２及びＰＳＪ－ＦＥＴ１０３と、第１～第３具体例と同様のダイオード１０５と、制御回路４０１とを備えている。なお、第４具体例においても、ＬＶＭＯＳ－ＦＥＴ１０２が、上述の実施形態の第１トランジスタ２に対応し、ＰＳＪ－ＦＥＴ１０３が、上述の実施形態のノーマリーオン型の第２トランジスタ３に対応する。
【0146】
＜制御回路＞
制御回路４０１は、接続ノード１０と、ＬＶＭＯＳ－ＦＥＴ１０２のソースとの間に接続されている。制御回路４０１は、コンデンサ４１１と、スイッチング素子４１２とを備えている。
制御回路４０１は、接続ノード１０と、ＬＶＭＯＳ－ＦＥＴ１０２のソースとの間に接続されている。制御回路４０１は、コンデンサ４１１と、スイッチング素子４１２とを備えている。
【0147】
コンデンサ４１１は、接続ノード１０とＬＶＭＯＳ－ＦＥＴ１０２のソースとの間に接続されている。スイッチング素子４１２は、接続ノード１０とコンデンサ４１１との間に接続されている。これにより、スイッチング素子４１２は、接続ノード１０とＬＶＭＯＳ－ＦＥＴ１０２のソースとの間に、コンデンサ４１１と直列に接続されている。
【0148】
スイッチング素子４１２は、Ｐ型ＭＯＳ－ＦＥＴ４２１と、ダイオード４２２とを有する。Ｐ型ＭＯＳ－ＦＥＴ４２１は、接続ノード１０とコンデンサ３１１との間に設けられている。そして、Ｐ型ＭＯＳ－ＦＥＴ４２１のドレインが接続ノード１０に接続され、Ｐ型ＭＯＳ－ＦＥＴ４２１のソースがコンデンサ４１１に接続されている。ダイオード４２２は、Ｐ型ＭＯＳ－ＦＥＴ４２１のドレインとソースとの間に、Ｐ型ＭＯＳ－ＦＥＴ４２１のソース側がカソードとなる向きで接続されている。
【0149】
また、Ｐ型ＭＯＳ－ＦＥＴ４２１のソースと、ＬＶＭＯＳ－ＦＥＴ１０２のソースとの間には、コンデンサ４１１と並列に、外部電源４１４が接続されている。また、Ｐ型ＭＯＳ－ＦＥＴ４２１のソースと、外部電源４１４との間には、ダイオード４１５が接続されている。ダイオード４１５は、Ｐ型ＭＯＳ－ＦＥＴ４２１のソース側がカソードとなる向きで配置されている。ダイオード４１５は、コンデンサ４１１への充電時に、外部電源４１４に電流が流れるのを防止するためのものである。
【0150】
また、Ｐ型ＭＯＳ－ＦＥＴ４２１のゲートは、コンデンサ４１３を介して、ＬＶＭＯＳ－ＦＥＴ１０２のゲートに接続されている。これにより、Ｎ型のＬＶＭＯＳ－ＦＥＴ１０２のゲートと、Ｐ型ＭＯＳ－ＦＥＴ４２１のゲートとに同じ信号が入力され、Ｎ型のＬＶＭＯＳ－ＦＥＴ１０２がオフになるときには、Ｐ型ＭＯＳ－ＦＥＴ４２１がオンとなり、Ｎ型のＬＶＭＯＳ－ＦＥＴ１０２がオンになるときには、Ｐ型ＭＯＳ－ＦＥＴ４２１がオフとなる。
【0151】
なお、コンデンサ４１３は、電圧レベルを変更するとともに、Ｐ型ＬＶＭＯＳ－ＦＥＴ４２１がオンになっている時間を制限するためのものである。また、ＰＳＪ－ＦＥＴ１０３のドレインと、Ｎ型ＬＶＭＯＳ－ＦＥＴ１０２のソースとが、抵抗値の低い外部抵抗を介して接続されることがある。この場合、Ｎ型ＬＶＭＯＳ－ＦＥＴ１０２がオフとなっている期間中、Ｐ型のＬＶＭＯＳ－ＦＥＴ４２１が常にオンの状態となっていると、外部電源４１４、ダイオード４１５、Ｐ型ＬＶＭＯＳ―ＦＥＴ４１２、ＰＳＪ－ＦＥＴ１０３、及び外部抵抗のループが形成されてしまう。本実施形態では、コンデンサ４１３が設けられることによって、Ｐ型ＬＶＭＯＳ－ＦＥＴ４２１がオンになっている時間が制限されているため、このループが形成されてしまう時間を減らすこともできる。
【0152】
また、Ｐ型ＭＯＳ－ＦＥＴ４２１のゲートと、Ｐ型ＭＯＳ－ＦＥＴ４２１のソースとの間には、並列に接続されたダイオード４１６及び抵抗４１７が接続されている。ダイオード４１６は、Ｐ型ＭＯＳ－ＦＥＴ４２１のソース側がカソードとなる向きで配置されている。抵抗４１７とコンデンサ４１３とは、Ｐ型ＬＶＭＯＳ－ＦＥＴ４２１がオンになった時点から、抵抗４１７の抵抗値とコンデンサ４１３の容量とによって決まる時定数の時間が経過したときに、Ｐ型のＬＶＭＯＳ－ＦＥＴ４２１をオフにするために設けられている。ダイオード４１６はＮ型ＬＶＭＯＳ－ＦＥＴ１０２にオン信号が入ったときにコンデンサ４１３の電荷を放電するために設けられている。
【0153】
＜半導体回路の動作＞
次に、半導体回路４００の動作について説明する。半導体回路４００でも、半導体回路３００と同様、図９（ａ）に示すように、ＬＶＭＯＳ－ＦＥＴ１０２のゲートにオン信号が入力されている状態（つまり、ＶG＝ＶONの状態）で、ＰＳＪ－ＦＥＴ１０３がオンの状態となっている。また、この状態では、半導体回路３００と同様、図９（ｂ）に示すように、接続ノード１０の電位ＶMがほぼ０であり、図９（ｃ）に示すように、ＰＳＪ－ＦＥＴ１０３のドレインとＰＳＪ－ＦＥＴ１０３のソースとの間の電圧ＶDSもほぼ０である。また、この状態では、Ｐ型ＭＯＳ－ＦＥＴ４２１のゲートに、Ｎ型のＬＶＭＯＳ－ＦＥＴ１０２のゲートと同じ信号が入力されており、Ｐ型ＭＯＳ－ＦＥＴ４２１はオフの状態となっている。
次に、半導体回路４００の動作について説明する。半導体回路４００でも、半導体回路３００と同様、図９（ａ）に示すように、ＬＶＭＯＳ－ＦＥＴ１０２のゲートにオン信号が入力されている状態（つまり、ＶG＝ＶONの状態）で、ＰＳＪ－ＦＥＴ１０３がオンの状態となっている。また、この状態では、半導体回路３００と同様、図９（ｂ）に示すように、接続ノード１０の電位ＶMがほぼ０であり、図９（ｃ）に示すように、ＰＳＪ－ＦＥＴ１０３のドレインとＰＳＪ－ＦＥＴ１０３のソースとの間の電圧ＶDSもほぼ０である。また、この状態では、Ｐ型ＭＯＳ－ＦＥＴ４２１のゲートに、Ｎ型のＬＶＭＯＳ－ＦＥＴ１０２のゲートと同じ信号が入力されており、Ｐ型ＭＯＳ－ＦＥＴ４２１はオフの状態となっている。
【0154】
この状態から、図９（ａ）に示すように、時刻Ｔ１にＬＶＭＯＳ－ＦＥＴ１０２のゲートに入力される信号がオン信号からオフ信号に切り換わると（つまり、ＶGがＶONからＶOFFに切り換わると）、半導体回路３００の場合と同様、時刻Ｔ２にＬＶＭＯＳ－ＦＥＴ１０２がオフになることで、接続ノード１０の電位ＶMが上昇し始める。また、このとき、Ｐ型ＭＯＳ－ＦＥＴ４２１のゲートに入力される信号がオフ信号からオン信号に切り換わり、Ｐ型ＭＯＳ－ＦＥＴ４２１がオンとなる。なお、このときのスイッチング素子４１２の状態が、本発明の「第３状態」に相当する。
【0155】
そして、この状態では、Ｐ型ＭＯＳ－ＦＥＴ４２１がオンであり、後述するように、コンデンサ４１１に電荷がチャージされているため、コンデンサ４１１から接続ノード１０に電流が流れることによって、接続ノード１０に電荷が供給される。これにより、接続ノード１０の電位ＶMの上昇が早められ、半導体回路４００において接続ノード１０の電位ＶMが（ＶBIAS－ＶTH）に達する時刻Ｔ３ｄは、半導体回路１５０において接続ノード１０の電位ＶMが（ＶBIAS－ＶTH）に達する時刻Ｔ３ａよりも前の時刻となる。
【0156】
そして、半導体回路４００においても、これ以降、半導体回路３００と同様、図９（ｃ）に示すように、時刻Ｔ４ｄにＰＳＪ－ＦＥＴ１０３がオフになり、電圧ＶDSが上昇し始め、その後の時刻Ｔ５ｄに、電圧ＶDSが電位Ｖ２に達する。そして、時刻Ｔ５ｄ以降、電圧ＶDSがＶ２の状態が維持される。また、上述の、抵抗４１７の抵抗値とコンデンサ４１３の容量とによって決まる時定数の時間は、時刻Ｔ１から時刻Ｔ５ｄまでの時間よりも長い。したがって、電圧ＶDSがＶ２に達した後に（時刻Ｔ５ｄよりも後に）、Ｐ型ＭＯＳ－ＦＥＴ４２１がオフになる。
【0157】
これにより、半導体回路４００において、ＬＶＭＯＳ－ＦＥＴ１０２にオフ信号が入力されてからＰＳＪ－ＦＥＴ１０３がオフの状態に切り換わってＶDSがＶ２に達するのに必要な時間（時刻Ｔ１ｄから時刻Ｔ５ｄまでの時間）は、半導体回路１５０において、ＬＶＭＯＳ－ＦＥＴ１０２にオフ信号が入力されてから、ＰＳＪ－ＦＥＴ１０３がオフの状態に切り換わってＶDSがＶ２に達するのに必要な時間（時刻Ｔ１ａから時刻Ｔ５ａまでの時間）よりも短くなり、半導体回路４００のスイッチング周波数が高くなる。
【0158】
また、半導体回路４００では、接続ノード１０の電位ＶMは、時刻Ｔ３ｄから時刻Ｔ５ｄまでさらに上昇し、時刻Ｔ５ｄから時刻Ｔ６ｄまで上昇又は低下してＶ３まで変化し、時刻Ｔ６ｄ以降、接続ノード１０の電位ＶMがＶ３の状態が維持される。
【0159】
また、半導体回路４００では、接続ノード１０の電位ＶMが（ＶBIAS－ＶTH）に達した時刻Ｔ３ｄ以降も、Ｐ型ＭＯＳ－ＦＥＴ４２１がオンとなっており、接続ノード１０からコンデンサ３１１に電流が流れる。したがって、図９（ｂ）に示すように、時刻Ｔ３ｄから時刻Ｔ４ｄまでの期間、及び、時刻Ｔ４ｄから時刻Ｔ５ｄまでの期間において、それぞれ、半導体回路１５０における時刻Ｔ３ａから時刻Ｔ４ａまでの期間、及び、時刻Ｔ４ａから時刻Ｔ５ａまでの期間よりも、接続ノード１０の電位ＶMの上昇が緩やかになる。
【0160】
したがって、半導体回路４００においてＶDSがＶ２に達するとき（時刻Ｔ５ｄ）の接続ノード１０の電位ＶMであるＶ１ｄは、上述の半導体回路１５０においてＶDSがＶ２に達するとき（時刻Ｔ５ａ）の接続ノード１０の電位ＶMであるＶ１ａよりも低くなる。これにより、上述したのと同様に、接続ノード１０の電位ＶMが高くなりすぎて、ＬＶＭＯＳ－ＦＥＴ１０２及びＰＳＪ－ＦＥＴ１０３の耐圧を超えてしまうのを防止することができる。すなわち、半導体回路４００では、ＬＶＭＯＳ－ＦＥＴ１０２及びＰＳＪ－ＦＥＴ１０３の電圧保護が行われている。
【0161】
また、接続ノード１０からコンデンサ４１１に電流が流れると、コンデンサ４１１がチャージされる。また、コンデンサ４１１には、外部電源４１４から供給される電荷によってもチャージされる。なお、このときのスイッチング素子４１２の状態が、本発明の「第１状態」に相当する。
【0162】
また、半導体回路４００では、ＬＶＭＯＳ－ＦＥＴ１０２のゲートに入力する信号をオフ信号からオン信号に切り換えると（つまり、ＶGをＶOFFからＶONに切り換えると）、ＬＶＭＯＳ－ＦＥＴ１０２がオンとなり、接続ノードの電位ＶMが低下し、接続ノード１０の電位ＶMが（ＶBIAS－ＶTH）まで低下したときに、ＰＳＪ－ＦＥＴ１０３のゲートと接続ノード１０（ＰＳＪ－ＦＥＴ１０３のソース）との電位差（ＶBIAS－ＶTH）が、ＰＳＪ－ＦＥＴ１０３の閾値電圧ＶTHまで上昇し、ＰＳＪ－ＦＥＴ１０３がオンとなる。
【0163】
また、半導体回路４００では、Ｎ型のＬＶＭＯＳ－ＦＥＴ１０２のゲートにオン信号が入力されると、Ｐ型ＭＯＳ－ＦＥＴ４２１のゲートに同じ信号が入力されることで、Ｐ型ＭＯＳ－ＦＥＴ４２１がオフになる。これにより、チャージされたコンデンサ３１１から接続ノード１０の電流が流れない。すなわち、コンデンサ４１１にチャージされた電荷が放電されない。なお、このときのスイッチング素子４１２の状態が、本発明の「第２状態」に相当する。
【0164】
＜効果＞
以上のように、第４具体例では、半導体回路４００において、ＰＳＪ－ＦＥＴ１０３がオンの状態からオフの状態に切り換わるときに、接続ノード１０の電位ＶMが（ＶBIAS－ＶM）＞ＶTHの関係を満たしている間は、Ｐ型ＭＯＳ－ＦＥＴ４２１をオンにして、チャージされたコンデンサ４１１から接続ノード１０の電流が流れるようにすることで、コンデンサ４１１から接続ノード１０に電荷が供給されるようにする。これにより、接続ノード１０の電位ＶMの上昇が早まり、半導体回路４００のスイッチング周波数を高くすることができる。
以上のように、第４具体例では、半導体回路４００において、ＰＳＪ－ＦＥＴ１０３がオンの状態からオフの状態に切り換わるときに、接続ノード１０の電位ＶMが（ＶBIAS－ＶM）＞ＶTHの関係を満たしている間は、Ｐ型ＭＯＳ－ＦＥＴ４２１をオンにして、チャージされたコンデンサ４１１から接続ノード１０の電流が流れるようにすることで、コンデンサ４１１から接続ノード１０に電荷が供給されるようにする。これにより、接続ノード１０の電位ＶMの上昇が早まり、半導体回路４００のスイッチング周波数を高くすることができる。
【0165】
一方、接続ノード１０の電位ＶMが（ＶBIAS－ＶM）≦ＶTHの関係を満たすまで上昇した後も、Ｐ型ＭＯＳ－ＦＥＴ４２１をオンの状態とすることにより、接続ノード１０からコンデンサ２１１に電流が流れるようにする。これにより、接続ノード１０の電位ＶMの過剰な上昇を抑えて、ＬＶＭＯＳ－ＦＥＴ１０２及びＰＳＪ－ＦＥＴ１０３の電圧保護を行うことができる。
【0166】
また、第４具体例では、半導体回路４００においてＰＳＪ－ＦＥＴ１０３をオフの状態からオンの状態に切り換えたときに、チャージされたコンデンサ４１１から接続ノード１０に電流が流れない。これにより、コンデンサ４１１が接続ノード１０の電位ＶMの変化に影響を与えないようにすることができる。また、コンデンサ４１１にチャージされた電荷が放電されないため、この状態でコンデンサ４１１にチャージされている電荷を、次に半導体回路４００においてＰＳＪ－ＦＥＴ１０３をオンの状態からオフの状態に切り換えるときに、接続ノード１０に供給する電荷として利用することができる。
【0167】
また、第４具体例では、上述したように、スイッチング素子４１２を、Ｐ型ＭＯＳ－ＦＥＴ４２１とダイオード４２２とを有するものとする。そして、Ｎ型のＬＶＭＯＳ－ＦＥＴ１０２のゲートと、Ｐ型ＭＯＳ－ＦＥＴ４２１のゲートとに同じ信号が入力されるようにする。これにより、Ｎ型のＬＶＭＯＳ－ＦＥＴ１０２がオフとなるときにＰ型ＭＯＳ－ＦＥＴ４２１がオンとなり、Ｎ型のＬＶＭＯＳ－ＦＥＴ１０２がオンとなるときにＰ型ＭＯＳ－ＦＥＴ４２１がオフとなる。その結果、上記の通り、接続ノード１０の電位ＶMが（ＶBIAS－ＶM）＞ＶTHの関係を満たしているときに、チャージされたコンデンサ２１１から接続ノード１０に電流が流れるようにすることができる。また、接続ノード１０の電位ＶMが（ＶBIAS－ＶM）≦ＶTHの関係を満たしているときに、接続ノード１０からコンデンサ３２１に電流を流すことができるようにすることができる。
【0168】
また、ＬＶＭＯＳ－ＦＥＴ１０２のゲートにオン信号が入力されるときに、Ｐ型ＭＯＳ－ＦＥＴ４２１がオフとなる。これにより、チャージされたコンデンサ３１１から接続ノード１０に電流が流れないようにすることができる。
【0169】
また、半導体回路４００では、コンデンサ４１１が、ＰＳＪ－ＦＥＴ１０３をオフにしたときに、接続ノード１０からコンデンサ４１１に流れる電流によってコンデンサ４１１に供給される電荷によってチャージされるのに加えて、外部電源４１４から供給される電荷によってもチャージされる。これにより、時刻Ｔ３ｄから時刻Ｔ４ｄにおいて、コンデンサ４１１から接続ノード１０に供給する電荷をさらに大きくして、接続ノード１０の電位ＶMの上昇を早めることができる。また、外部電源４１４の電圧を調整することによって、コンデンサ４１１に供給する電荷を調整することができ、その結果、チャージされたコンデンサ４１１から接続ノード１０に供給する電荷を調整することができる。
【0170】
［変形例］
以上、本発明の好適な実施形態および本発明の実施形態の具体例である第１～第４具体例について説明したが、本発明は、第１～第４具体例に限られるものではなく、特許請求の範囲に記載の限りにおいて様々な変更が可能である。
以上、本発明の好適な実施形態および本発明の実施形態の具体例である第１～第４具体例について説明したが、本発明は、第１～第４具体例に限られるものではなく、特許請求の範囲に記載の限りにおいて様々な変更が可能である。
【0171】
例えば、第３具体例では、ＬＶＭＯＳ－ＦＥＴ１０２のゲートへの信号の入力のタイミングから遅延したタイミングで、ＬＶＭＯＳ－ＦＥＴ１０２のゲートに入力された信号を反転させた信号を、Ｎ型ＭＯＳ－ＦＥＴ３２１のゲートに入力させたが、これには限られない。例えば、ＬＶＭＯＳ－ＦＥＴ１０２のゲートへの信号の入力のタイミングと同じタイミングで、ＬＶＭＯＳ－ＦＥＴ１０２のゲートに入力された信号を反転させた信号を、Ｎ型ＭＯＳ－ＦＥＴ３２１のゲートに入力させてもよい。
【0172】
また、第４具体例では、半導体回路４００においてＰＳＪ－ＦＥＴ１０３をオフにしたときに、接続ノード１０からコンデンサ４１１に流れる電流によってコンデンサ４１１に供給される電荷によってコンデンサ４１１がチャージされるのに加えて、外部電源４１４から供給される電荷によってもコンデンサ４１１が供給されるようになっていたが、これには限られない。例えば、半導体回路４００において、外部電源４１４及びダイオード４１５はなくてもよい。
【0173】
また、第１、第２具体例では、（ＶBIAS－ＶM）≦ＶTHとなるときに、ツェナダイオード１１３、２１３の両端の電位差が、ツェナダイオード１１３、２１３の降伏電圧以上となるように構成したが、これには限られない。例えば、ＶBIAS以下で、且つ、ＬＶＭＯＳ－ＦＥＴ１０２の耐圧の負数よりも高い、ＶTH以外の電位を基準電位ＶSとして、（ＶBIAS－ＶM）≦ＶSとなるときに、ツェナダイオード１１３、２１３の両端の電位差が、ツェナダイオード１１３、２１３の降伏電圧以上となるように構成してもよい。ここで、「ＬＶＭＯＳ－ＦＥＴ１０２の耐圧の負数」というのは、例えば、ＬＶＭＯＳ－ＦＥＴ１０２の耐圧が１０Ｖであるとした場合の－１０Ｖなど、ＬＶＭＯＳ－ＦＥＴ１０２の耐圧の絶対値に－１を乗じた電圧のことである。
【0174】
この場合でも、電位差（ＶBIAS－ＶM）がＶTHに達した後の、接続ノード１０の電位ＶMが上昇する期間（時刻３ｃから時刻５ｃの期間）のうち、少なくとも一部の期間において、接続ノード１０の電位ＶMの上昇が緩やかになる。これにより、接続ノード１０の電位ＶMが高くなりすぎるのを抑えて、ＬＶＭＯＳ－ＦＥＴ１０２及びＰＳＪ－ＦＥＴ１０３の電圧保護を行うことができる。
【0175】
また、第３、第４具体例では、（ＶBIAS－ＶM）＝ＶTHとなるときに、コンデンサ３１１、４１１から接続ノード１０に電流が流れる状態から、接続ノード１０からコンデンサ３１１、４１１に電流が流れる状態に切り換わるものとして説明を行ったが、実際には、半導体回路３００、４００の構成によって、上記電流が流れる方向が切り換わるときの接続ノード１０の電位ＶMが異なる。そして、第３、第４具体例では、上述の基準電位ＶSに対して、（ＶBIAS－ＶM）＝ＶSとなったときに、コンデンサ３１１、４１１から接続ノード１０に電流が流れる状態から、接続ノード１０からコンデンサ３１１、４１１に電流が流れる状態に切り換わるようになっていてもよい。
【0176】
この場合でも、電位差（ＶBIAS－ＶM）がＶTHに達するまでの期間（時刻２ｄから時刻３ｄまでの期間）のうち少なくとも一部の期間において、接続ノード１０の電位ＶMの上昇を早めて、半導体回路のスイッチング周波数を高くすることができる。また、上記電位差（ＶBIAS－ＶM）がＶTHに達した後の、接続ノード１０の電位ＶMが上昇する期間（時刻３ｄから時刻５ｄの期間）のうち少なくとも一部の期間において、接続ノード１０の電位ＶMの上昇が緩やかになる。これにより、接続ノード１０の電位ＶMが高くなりすぎるのを抑えて、ＬＶＭＯＳ－ＦＥＴ１０２及びＰＳＪ－ＦＥＴ１０３の電圧保護を行うことができる。
【0177】
また、半導体回路における制御回路は、以上に説明した構成以外の構成とすることも可能である。例えば、変形例１では、図１１（ａ）に示すように、半導体回路５００の制御装置５０１が、コンデンサ５１１とスイッチング素子５１２とを備えている。コンデンサ５１１とスイッチング素子５１２とは、接続ノード１０とＬＶＭＯＳ－ＦＥＴ１０２のソースとの間に直列に接続されている。なお、コンデンサ５１１とスイッチング素子５１２との位置関係は、図１１（ａ）と逆であってもよい。
【0178】
スイッチング素子５１２は、例えば公知のトランジスタなどの素子の組み合わせによって形成されており、第１状態と第２状態と第３状態の３つの状態のうちいずれかの状態を選択的に構成することができるようになっている。第１状態とは、接続ノード１０からコンデンサ５１１に向かう方向に電流が流れるのを許容する状態である。第２状態とは、接続ノード１０からコンデンサ５１１に向かう方向に電流が流れるのを遮断する状態である。第３状態とは、コンデンサ５１１から接続ノード１０に向かう方向に電流が流れるのを許容する状態である。なお、図１１（ａ）では、スイッチング素子５１２の上記３つの状態を、矢印と、○又は×とによって示している。図中の矢印は、電流の流れる向きを示し、矢印の隣の○は、電流が流れることを許容することを示し、矢印の隣の×は、電流を遮断することを示している。
【0179】
そして、変形例１では、図１１（ｂ）に示すように、ＬＶＭＯＳ－ＦＥＴ１０２のゲートにオフ信号が入力されることでＬＶＭＯＳ－ＦＥＴ１０２がオンになり、接続ノード１０の電位ＶMが上昇するときに、（ＶBIAS－ＶM）＞ＶTHの関係を満たしている間は、スイッチング素子５１２が第２状態となり、（ＶBIAS－ＶM）≦ＶTHの関係を満たしているときにスイッチング素子５１２が第１状態となる。また、ＬＶＭＯＳ－ＦＥＴ１０２のゲートにオン信号が入力されることでＬＶＭＯＳ－ＦＥＴ１０２がオフになり、接続ノード１０の電位ＶMが低下するときに、スイッチング素子５１２が第３状態となる。
【0180】
ここで、変形例１では、例えば、制御回路５０１を、ＬＶＭＯＳ－ＦＥＴ１０２のゲートに入力される信号の電圧や、接続ノード１０の電位ＶM等の変化に応じて、スイッチング素子５１２の状態を上記のように切り換える適宜の回路を備えたものとする。あるいは、スイッチング素子５１２を外部の制御装置に接続し、制御装置の制御によってスイッチング素子５１２の状態を上記のように切り換えてもよい。
【0181】
変形例１においても、ＬＶＭＯＳ－ＦＥＴ１０２のゲートにオフ信号が入力され、接続ノード１０の電位ＶMが上昇するときに、（ＶBIAS－ＶM）＞ＶTHの関係を満たしている間は、スイッチング素子５１２が第２状態となり、接続ノード１０からコンデンサ５１１に電流が流れない。これにより、第１、第２具体例と同様、接続ノード１０の電位ＶMの上昇が抑えられないようにして、半導体回路５００のスイッチング周波数を維持することができる。
【0182】
一方、（ＶBIAS－ＶM）≦ＶTHの関係を満たしているときには、スイッチング素子５１２が第１状態となり、接続ノード１０からコンデンサ５１１に電流が流れる。これにより、第１、第２具体例と同様、接続ノード１０の電位ＶMの上昇が抑えられ、ＬＶＭＯＳ－ＦＥＴ１０２及びＰＳＪ－ＦＥＴ１０３の電圧保護を行うことができる。また、このとき、コンデンサ５１１がチャージされる。
【0183】
また、ＬＶＭＯＳ－ＦＥＴ１０２のゲートにオン信号が入力されたときに、スイッチング素子５１２が第３状態となる。これにより、第１、第２具体例と同様、コンデンサ５１１から接続ノード１０に電流が流れ、チャージされたコンデンサ５１１から電荷が放電される。
【0184】
変形例２では、図１２（ａ）に示すように、半導体回路６００の制御装置６０１が、コンデンサ６１１とスイッチング素子６１２とを備えている。コンデンサ６１１とスイッチング素子６１２とは、接続ノード１０とＬＶＭＯＳ－ＦＥＴ１０２のソースとの間に直列に接続されている。なお、コンデンサ６１１とスイッチング素子６１２との位置関係は、図１２（ａ）と逆であってもよい。
【0185】
スイッチング素子６１２は、例えば公知のトランジスタなどの素子の組み合わせによって形成されており、第１状態と第２状態と第３状態の３つの状態のうちいずれかの状態を選択的に構成することができるようになっている。第１状態、第３状態は、変形例１と同様である。第２状態とは、コンデンサ５１１から接続ノード１０に向かう方向に電流が流れるのを遮断する状態である。なお、図１２（ａ）でも、図１１（ａ）と同様に、スイッチング素子５１２の上記３つの状態を、矢印と、○又は×とによって示している。
【0186】
そして、変形例２では、図１２（ｂ）に示すように、ＬＶＭＯＳ－ＦＥＴ１０２のゲートにオフ信号が入力されたときに、（ＶBIAS－ＶM）＞ＶTHの関係を満たしているときにスイッチング素子６１２が第３状態となり、（ＶBIAS－ＶM）≦ＶTHの関係を満たしているときにスイッチング素子６１２が第１状態となる。また、ＬＶＭＯＳ－ＦＥＴ１０２のゲートにオン信号が入力されたときに、スイッチング素子６１２が第２状態となる。
【0187】
ここで、変形例２では、例えば、制御回路６０１を、ＬＶＭＯＳ－ＦＥＴ１０２のゲートに入力される信号の電圧や、接続ノード１０の電位ＶM等の変化に応じて、スイッチング素子６１２の状態を上記のように切り換える適宜の回路を備えたものとする。あるいは、スイッチング素子６１２を外部の制御装置に接続し、制御装置の制御によってスイッチング素子６１２の状態を上記のように切り換えてもよい。
【0188】
変形例２においても、ＬＶＭＯＳ－ＦＥＴ１０２のゲートにオフ信号が入力され、接続ノード１０の電位ＶMが上昇するときに、（ＶBIAS－ＶM）＞ＶTHの関係を満たしている間は、スイッチング素子６１２が第３状態となり、後述するようにチャージされたコンデンサ５１１から、接続ノード１０に電流が流れて、接続ノード１０に電荷が供給される。これにより、第３、第４具体例と同様、接続ノード１０の電位ＶMの上昇を早めて、半導体回路６００のスイッチング周波数を高くすることができる。
【0189】
一方、（ＶBIAS－ＶM）≦ＶTHの関係を満たしているときには、スイッチング素子６１２が第１状態となり、接続ノード１０からコンデンサ６１１に電流が流れる。これにより、第３、第４具体例と同様、接続ノード１０の電位ＶMの上昇が抑えられ、ＬＶＭＯＳ－ＦＥＴ１０２及びＰＳＪ－ＦＥＴ１０３の電圧保護を行うことができる。また、このとき、コンデンサ６１１がチャージされる。
【0190】
また、ＬＶＭＯＳ－ＦＥＴ１０２のゲートにオン信号が入力されたときに、スイッチング素子５１２が第２状態となる。これにより、第３、第４具体例と同様、コンデンサ６１１から接続ノード１０に電流が流れず、コンデンサ６１１はチャージされた状態に維持される。
【0191】
また、第１具体例～第４具体例では、Ｎ型のＬＶＭＯＳ－ＦＥＴ１０２のドレインと、Ｎ型のＰＳＪ－ＦＥＴ１０３のソースとがカスコード接続された半導体回路に本発明を適用した例について説明したが、これには限られない。Ｎ型のＬＶＭＯＳ－ＦＥＴ以外の第１トランジスタのドレインと、Ｎ型のＰＳＪ－ＦＥＴのソースとがカスコード接続された半導体回路に本発明を適用することも可能である。また、Ｎ型のＬＶＭＯＳ－ＦＥＴのドレインと、Ｎ型のＰＳＪ－ＦＥＴ以外のノーマリーオン型の第２トランジスタのソースとがカスコード接続された半導体回路に本発明を適用することも可能である。また、Ｎ型のＬＶＭＯＳ－ＦＥＴ以外の第１トランジスタのドレインと、Ｎ型のＰＳＪ－ＦＥＴ以外のノーマリーオン型の第２トランジスタのソースとがカスコード接続された半導体回路に本発明を適用することも可能である。
【符号の説明】
【0192】
１ 半導体回路
２ 第１トランジスタ
３ 第２トランジスタ
４ 制御回路
１０ 接続ノード
１００ 半導体回路
１０２ ＬＶＭＯＳ－ＦＥＴ（第１トランジスタ）
１０３ ＰＳＪ－ＦＥＴ（第２トランジスタ）
１０４ 制御回路
１１１ コンデンサ
１１２ スイッチング素子
１１３ ツェナダイオード
１２１ Ｎ型ＭＯＳ－ＦＥＴ
１２２ ダイオード
２００ 半導体回路
２０１ 制御回路
２１１ コンデンサ
２１２ スイッチング素子
２１３ ツェナダイオード
２２１ Ｐ型ＭＯＳ－ＦＥＴ
２２２ ダイオード
３００ 半導体回路
３０１ 制御回路
３１１ コンデンサ
３１２ スイッチング素子
３２１ Ｎ型ＭＯＳ－ＦＥＴ
３２２ ダイオード
４００ 半導体回路
４０１ 制御回路
４１１ コンデンサ
４１２ スイッチング素子
４１４ 外部電源
４２１ Ｐ型ＭＯＳ－ＦＥＴ
４２２ ダイオード
５００ 半導体回路
５０１ 制御回路
５１１ コンデンサ
５１２ スイッチング素子
６００ 半導体回路
６０１ 制御回路
６１１ コンデンサ
６１２ スイッチング素子
２ 第１トランジスタ
３ 第２トランジスタ
４ 制御回路
１０ 接続ノード
１００ 半導体回路
１０２ ＬＶＭＯＳ－ＦＥＴ（第１トランジスタ）
１０３ ＰＳＪ－ＦＥＴ（第２トランジスタ）
１０４ 制御回路
１１１ コンデンサ
１１２ スイッチング素子
１１３ ツェナダイオード
１２１ Ｎ型ＭＯＳ－ＦＥＴ
１２２ ダイオード
２００ 半導体回路
２０１ 制御回路
２１１ コンデンサ
２１２ スイッチング素子
２１３ ツェナダイオード
２２１ Ｐ型ＭＯＳ－ＦＥＴ
２２２ ダイオード
３００ 半導体回路
３０１ 制御回路
３１１ コンデンサ
３１２ スイッチング素子
３２１ Ｎ型ＭＯＳ－ＦＥＴ
３２２ ダイオード
４００ 半導体回路
４０１ 制御回路
４１１ コンデンサ
４１２ スイッチング素子
４１４ 外部電源
４２１ Ｐ型ＭＯＳ－ＦＥＴ
４２２ ダイオード
５００ 半導体回路
５０１ 制御回路
５１１ コンデンサ
５１２ スイッチング素子
６００ 半導体回路
６０１ 制御回路
６１１ コンデンサ
６１２ スイッチング素子
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】