特許 7375107出願番号特願 2022-82728
示差高さＰＣＢを含む半導体デバイス

出願人ウェスタン　デジタル　テクノロジーズ　インコーポレーテッド（識別番号 504056130）

2026年特許公開件数ランキング 1249位 13件（※）

2026年特許取得件数ランキング 2751位 6件（※）

公報発行日　2023年11月7

公報URL　https://ipforce.jp/patent-jp-P_B1-7375107　ログイン済みの方はこのURLへ

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※ 共同出願を含む

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【図1】本技術の実施形態による、基板及びその基板を使用する半導体デバイスの全体的な製造プロセスのフローチャートである。

【図2】本技術の一実施形態による、異なる製造段階における半導体デバイスの示差高さ基板の層を示す詳細な端面図である。

【図3】本技術の一実施形態による、異なる製造段階における半導体デバイスの示差高さ基板の層を示す詳細な端面図である。

【図4】本技術の一実施形態による、異なる製造段階における半導体デバイスの示差高さ基板の層を示す詳細な端面図である。

【図5】本技術の一実施形態による、異なる製造段階における半導体デバイスの示差高さ基板の層を示す詳細な端面図である。

【図6】本技術の一実施形態による、異なる製造段階における半導体デバイスの示差高さ基板の層を示す詳細な端面図である。

【図7】本技術の一実施形態による半導体デバイスの示差高さ基板の一般化された端面図である。

【図8】図７の基板の上面図である。

【図9】本技術の一実施形態による、その上に装着された半導体ダイを含む示差高さ基板の端面図である。

【図10】図９の基板の上面図である。

【図11】示差高さ基板の第１の表面上に半導体ダイをカプセル化する成形化合物の第１の層を含む、本技術の実施形態による半導体デバイスの端面図である。

【図12】示差高さ基板の第２の表面をカプセル化する成形化合物の第２の層を含む、本技術の実施形態による半導体デバイスの端面図である。

【図13】高さ寸法に沿ったデバイスの例示的な寸法を示す、本技術の実施形態による半導体デバイスの端面図である。

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