(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-10-30
(45)【発行日】2023-11-08
(54)【発明の名称】多層薄膜キャパシタ
(51)【国際特許分類】
H01G 4/33 20060101AFI20231031BHJP
H01G 4/30 20060101ALI20231031BHJP
H01G 4/38 20060101ALI20231031BHJP
【FI】
H01G4/33 102
H01G4/30 201B
H01G4/30 201E
H01G4/30 541
H01G4/38 A
(21)【出願番号】P 2017088936
(22)【出願日】2017-04-27
【審査請求日】2020-02-21
【審判番号】
【審判請求日】2021-11-18
(31)【優先権主張番号】10-2016-0142170
(32)【優先日】2016-10-28
(33)【優先権主張国・地域又は機関】KR
(31)【優先権主張番号】10-2016-0149448
(32)【優先日】2016-11-10
(33)【優先権主張国・地域又は機関】KR
(73)【特許権者】
【識別番号】594023722
【氏名又は名称】サムソン エレクトロ-メカニックス カンパニーリミテッド.
(74)【代理人】
【識別番号】110000877
【氏名又は名称】弁理士法人RYUKA国際特許事務所
(72)【発明者】
【氏名】パク、ノ イル
(72)【発明者】
【氏名】シン、ヒュン ホ
(72)【発明者】
【氏名】リム、スン モ
(72)【発明者】
【氏名】ユ、ドン シク
【合議体】
【審判長】篠原 功一
【審判官】須原 宏光
【審判官】畑中 博幸
(56)【参考文献】
【文献】特開2013-229582(JP,A)
【文献】米国特許出願公開第2006/0170010(US,A1)
【文献】実開昭52-120338(JP,U)
【文献】特開2006-66665(JP,A)
(58)【調査した分野】(Int.Cl.,DB名)
H01G 4/33
H01G 4/30
H01G 4/38
H01G 4/12
(57)【特許請求の範囲】
【請求項1】
複数の内部電極層と誘電体層が交互に積層された構造の第1の積層本体と、
前記第1の積層本体の下側に配置され、複数の内部電極層と誘電体層が交互に積層された構造の第2の積層本体と、
前記第1の積層本体の上側に配置され、前記第1の積層本体の内部電極層と連結される第1の外部端子
、前記第1の積層本体の上側に配置され、前記第1の積層本体の内部電極層と前記第2の積層本体の内部電極層と連結される第2の外部端子
、および前記第1の積層本体の上側に配置され、前記第2の積層本体の内部電極層と連結される第3の外部端子
からなる外部端子と、
前記第1の積層本体と前記第2の積層本体との間に配置され、前記第1及び第2の積層本体を上下に分割する分割層と、を含み、
前記第2の外部端子は、前記第1の外部端子と前記第3の外部端子との間に配置され、
前記第1の積層本体において、前記第2の外部端子に連結された内部電極層は、前記第1の外部端子に連結された複数の内部電極層の間に配置され、
前記第2の積層本体において、前記第2の外部端子に連結された内部電極層は、前記第3の外部端子に連結された複数の内部電極層の間に配置される
多層薄膜キャパシタ。
【請求項2】
前記第1の積層本体は、誘電体層を介して交互に配置される第1の内部電極層と第2の内部電極層を含み、
前記第2の積層本体は、誘電体層を介して交互に配置される第1の内部電極層と第2の内部電極層を含み、
前記第1の積層本体の前記第1の内部電極層は、第1のビアを介して前記第1の外部端子と連結され、
前記第2の積層本体の前記第1の内部電極層は、第3のビアを介して前記第3の外部端子と連結され、
前記第1の積層本体の前記第2の内部電極層と前記第2の積層本体の前記第2の内部電極層は、第2のビアを介して前記第2の外部端子と連結され、前記第2のビアは、前記第1及び第2の積層本体を全て貫通する、請求項1に記載の多層薄膜キャパシタ。
【請求項3】
前記第2のビアは、複数の電極孔の集合からなり、それぞれの電極孔は、前記第2の外部端子の下面から前記第2の積層本体内の同一の第2の内部電極層まで延長される、請求項2に記載の多層薄膜キャパシタ。
【請求項4】
前記第1の積層本体は、誘電体層を介して交互に配置される第1の内部電極層と第2の内部電極層を含み、
前記第2の積層本体は、誘電体層を介して交互に配置される第1の内部電極層と第2の内部電極層を含み、
前記第1の積層本体の前記第1の内部電極層は、第1のビアを介して前記第1の外部端子と連結され、
前記第2の積層本体の前記第1の内部電極層は、第3のビアを介して前記第3の外部端子と連結され、
前記第1の積層本体の前記第2の内部電極層と前記第2の積層本体の前記第2の内部電極層は、第2のビアを介して前記第2の外部端子と連結され、
前記第2のビアは、複数の電極孔の集合からなり、前記集合において少なくとも1つの電極孔は、前記第1の積層本体の前記第2の内部電極層まで延長され、さらなる電極孔は、前記第2の積層本体の前記第2の内部電極層まで延長される、請求項1に記載の多層薄膜キャパシタ。
【請求項5】
少なくとも一つの前記電極孔と他の電極孔は互いに異なる内部電極層に延長される、請求項4に記載の多層薄膜キャパシタ。
【請求項6】
前記第2の外部端子は、少なくとも2つの導電層を含み、前記導電層の最下側に配置される第1の導電層の表面積は、前記第1の導電層の上側に配置される第2の導電層の表面積よりも大きい、請求項1から5のいずれか一項に記載の多層薄膜キャパシタ。
【請求項7】
前記第1の積層本体において積層される誘電体層の層数は前記第2の積層本体において積層される誘電体層の層数と同一である、請求項1から6のいずれか一項に記載の多層薄膜キャパシタ。
【請求項8】
前記第1の積層本体における内部電極層と第1及び第2の外部端子が形成する容量は、前記第2の積層本体における内部電極層と第2及び第3の外部端子が形成する容量と同一である、請求項1から7のいずれか一項に記載の多層薄膜キャパシタ。
【請求項9】
前記分割層は、絶縁特性を有し、SiO
2又はSiNx系列の材料を含む、請求項1から8のいずれか一項に記載の多層薄膜キャパシタ。
【請求項10】
複数の内部電極層と誘電体層が交互に積層された構造の第1の積層本体と、
前記第1の積層本体の下側に配置され、複数の内部電極層と誘電体層が交互に積層された構造の第2の積層本体と、
前記第1の積層本体の上側に配置され、前記第1の積層本体とビアを介して連結されて容量を形成する第1及び第2の外部端子
、および前記第1の積層本体の上側に配置され、前記第2の積層本体とビアを介して連結されて容量を形成する第3及び第4の外部端子
からなる外部端子と、を含み、
前記第2の外部端子及び前記第3の外部端子は、前記第1の外部端子と前記第4の外部端子との間に配置され、
前記第1の積層本体において、前記第2の外部端子に連結された内部電極層は、前記第1の外部端子に連結された複数の内部電極層の間に配置され、
前記第2の積層本体において、前記第3の外部端子に連結された内部電極層は、前記第4の外部端子に連結された複数の内部電極層の間に配置される
多層薄膜キャパシタ。
【請求項11】
前記第1の積層本体が第1及び第2の外部端子と連結されて形成される前記容量は、前記第2の積層本体が第1及び第2の外部端子と連結されて形成される前記容量と異なる、請求項10に記載の多層薄膜キャパシタ。
【請求項12】
前記第1及び第2の積層本体の誘電体層の材質は同一であり、前記第1の積層本体において積層される誘電体層の層数は、前記第2の積層本体において積層される誘電体層の層数よりも多い、請求項10または11に記載の多層薄膜キャパシタ。
【請求項13】
前記第1及び第2の積層本体における誘電体層の層数はそれぞれ同一であり、
前記第1の積層本体における誘電体層は、前記第2の積層本体における誘電体層よりも大きい誘電率を有する材料を含む、請求項10または11に記載の多層薄膜キャパシタ。
【請求項14】
前記第1の積層本体内に配置されるそれぞれの誘電体層の厚さは、前記第2の積層本体内に配置されるそれぞれの誘電体層の厚さよりも薄い、請求項10から13のいずれか一項に記載の多層薄膜キャパシタ。
【請求項15】
前記第1の積層本体は、第1の内部電極層、及び前記第1の内部電極層とは異なる極性を有する第2の内部電極層を含み、前記第1の積層本体の前記第1の内部電極層は、第1のビアを介して前記第1の外部端子と連結され、前記第1の積層本体の前記第2の内部電極層は、第2のビアを介して前記第2の外部端子と連結され、
前記第2の積層本体は、第1の内部電極層及び前記第1の内部電極層とは異なる極性を有する第2の内部電極層を含み、前記第2の積層本体の前記第1の内部電極層は、第3のビアを介して前記第3の外部端子と連結され、前記第2の積層本体の前記第2の内部電極層は、第4のビアを介して前記第4の外部端子と連結される、請求項10から14のいずれか一項に記載の多層薄膜キャパシタ。
【請求項16】
前記第2のビアは、前記第2の積層本体において第2の内部電極層まで延長されるように構成され、前記第2のビアの深さは、前記第3のビアの深さと同一である、請求項15に記載の多層薄膜キャパシタ。
【請求項17】
前記第2の外部端子と前記第3の外部端子とは、それぞれのシード層とめっき層を共有して1つの共通外部端子を構成する、請求項15または16に記載の多層薄膜キャパシタ。
【請求項18】
前記共通外部端子と連結される前記第2のビアと前記第3のビアは、前記第2の積層本体内の同一の第2の内部電極層まで延長される、請求項17に記載の多層薄膜キャパシタ。
【請求項19】
誘電物質と電極物質を含む第1の本体と、
誘電物質と電極物質を含む第2の本体と、
前記第1の本体と前記第2の本体の間に配置される容量分割部と、
前記第1の本体における電極物質及び前記第2の本体における電極物質のうち1つ以上と電気的に連結される1つ以上の外部電極と、を含み、
前記第2の本体は前記第1の本体の下側に積層され、
前記1つ以上の外部電極は、
前記第1の本体上に配置され、前記第1の本体内に電極物質を含む1つ以上の電極物質層と電気的に連結される第1の外部電極層と、
前記第1の本体上に配置され、前記第2の本体内に電極物質を含む1つ以上の電極物質層と電気的に連結される第2の外部電極層と、
前記第1の本体の上側に配置され、前記第1の本体内に配置される前記1つ以上の電極物質層、及び前記第2の本体内に配置される前記1つ以上の電極物質層と電気的に連結され、前記第1の外部電極層と前記第2の外部電極層との間に配置される第3の外部電極層と
からなり、
前記第1の本体において、前記第3の外部電極層に連結された電極物質層は、前記第1の外部電極層に連結された複数の内部電極層の間に配置され、
前記第2の本体において、前記第3の外部電極層に連結された電極物質層は、前記第2の外部電極層に連結された複数の電極物質層の間に配置される
多層薄膜キャパシタ。
【請求項20】
前記第1の本体は、前記誘電物質を含む誘電物質層と前記電極物質を含む電極物質層が交互に積層される構造を有し、前記第2の本体は、前記誘電物質を含む誘電物質層と前記電極物質を含む電極物質層が交互に積層される構造を有し、
前記容量分割部は、前記第1の本体において誘電物質層と前記電極物質層が積層される積層方向に交互に積層され、かつ前記第1の本体と前記第2の本体との間に配置される、請求項19に記載の多層薄膜キャパシタ。
【請求項21】
前記容量分割部は、前記第1の本体と前記第2の本体を上下に分離する分割層である、請求項19または20に記載の多層薄膜キャパシタ。
【請求項22】
前記1つ以上の外部電極は、前記第2の本体において向かい合う前記第1の本体の他の面と反対となる前記第1の本体の同一面上に配置される、請求項19から21のいずれか一項に記載の多層薄膜キャパシタ。
【請求項23】
前記第2の外部電極層は、前記第1の本体内に配置される全ての電極物質層と絶縁される、請求項22に記載の多層薄膜キャパシタ。
【請求項24】
誘電体層と内部電極層が交互に積層される第1の本体と、
前記第1の本体と離隔されるように配置され、誘電体層と内部電極層が交互に積層される第2の本体と、
を含み、
前記第1の本体内に配置される誘電体層と内部電極層が積層される前記積層方向において、前記第1の本体上に配置される
外部端子は、第1の外部端子、第2の外部端子、及び第3の外部端子
からなり、
前記第1の外部端子は前記第1の本体内に配置される1つ以上の前記内部電極層と電気的に連結され、前記第2の外部端子は、前記第2の本体内に配置される1つ以上の前記内部電極層と電気的に連結され,
前記第3の外部端子は、前記第2の本体内に配置される1つ以上の内部電極層、及び前記第1の本体内に配置される1つ以上の内部電極層と電気的に連結され、前記第1の外部端子と前記第2の外部端子との間に配置され、
前記第1の本体において、前記第3の外部端子に連結された内部電極層は、前記第1の外部端子に連結された複数の内部電極層の間に配置され、
前記第2の本体において、前記第3の外部端子に連結された内部電極層は、前記第2の外部端子に連結された複数の内部電極層の間に配置される
多層薄膜キャパシタ。
【請求項25】
前記第1の本体内に配置される1つ以上の内部電極層と前記第1の外部端子を電気的に連結する第1のビアと、
前記第1の本体内に配置される前記内部電極層と電気的に絶縁され、前記第1の本体を貫通して延長され、前記第2の本体内に配置される1つ以上の内部電極層と前記第2の外部端子を電気的に連結する第2のビアと、を含む、請求項24に記載の多層薄膜キャパシタ。
【請求項26】
それぞれ交互に積層される誘電体層及び内部電極層を含む第1及び第2の本体と、
前記第1の本体の1つ以上の内部電極層、及び前記第2の本体内に配置される1つ以上の内部電極層のそれぞれと電気的に連結される第1の外部端子、第2の外部端子、及び第3の外部端子
からなる外部端子と、を含み、
前記第1及び第2の本体は互いに離隔され、前記第1の本体の誘電体層と内部電極層が積層される積層方向に沿って積層され、
前記第1及び第2の本体の間における誘電体層の配列は非対称であり、
前記第1の外部端子は、前記第1の本体内に配置される1つ以上の前記内部電極層と電気的に連結され、前記第2の外部端子は、前記第2の本体内に配置される1つ以上の前記内部電極層と電気的に連結され,
前記第3の外部端子は、前記第2の本体内に配置される1つ以上の内部電極層、及び前記第1の本体内に配置される1つ以上の内部電極層と電気的に連結され、前記第1の外部端子と前記第2の外部端子との間に配置され、
前記第1の本体において、前記第3の外部端子に連結された内部電極層は、前記第1の外部端子に連結された複数の内部電極層の間に配置され、
前記第2の本体において、前記第3の外部端子に連結された内部電極層は、前記第2の外部端子に連結された複数の内部電極層の間に配置される
多層薄膜キャパシタ。
【請求項27】
前記非対称である誘電体層の配列は、前記第2の本体内に配置される誘電体層の個数と異なる前記第1の本体内に配置される誘電体層の個数によって決定される、請求項26に記載の多層薄膜キャパシタ。
【請求項28】
前記非対称である誘電体層の配列は、前記第2の本体内に配置される誘電体層の厚さと異なる前記第2の本体内に配置される誘電体層の厚さによって決定される、請求項26に記載の多層薄膜キャパシタ。
【請求項29】
前記非対称である誘電体層の配列は、前記第2の本体内に配置される誘電体層の材料と異なる前記第2の本体内に配置される誘電体層の材料によって決定される、請求項26に記載の多層薄膜キャパシタ。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、多層薄膜キャパシタに関し、特に、LSC(Land Side Capacitor)形態の多層薄膜キャパシタに関する。
【背景技術】
【0002】
近年、スマートフォンに搭載される次世代AP(Application Processor)やPMIC(Power Management IC)の場合、軽薄短小化に伴い、通常の積層キャパシタ(MLCC、Multilayer Ceramic Capacitor)と比べて、さらに薄い多層薄膜キャパシタの必要性が増加する傾向にある。特に、主な搭載デバイスが高周波帯域を使用するにつれて発生するノイズを改善させるデカップリングキャパシタが軽薄短小型として浮上するようになり、通常の積層キャパシタでは対応することが困難となって、多層キャパシタに対する要求は益々強くなると考えられる。よって、この傾向から、高周波によるデバイスの駆動動作が繰り返されることで生じるパワーリップル(Power Ripple)をコントロールするためのデカップリング用途に用いられるLSC形態の多層薄膜キャパシタへの開発に繋がることが十分に予想される。
【0003】
下記の特許文献1は、上述の多層薄膜キャパシタの開発の増加に伴い、内部電極層と接続電極との電気的接続の安定性を向上させるための薄膜コンデンサを開示しており、薄膜コンデンサの接続信頼性を改善しようとする努力がなされているものの、従来の薄膜コンデンサが提供する機能以外の更なる機能を提供できる程度には至っていないのが状態である。
【先行技術文献】
【特許文献】
【0004】
【発明の概要】
【発明が解決しようとする課題】
【0005】
本発明が解決しようとする様々な課題のうち一つは、従来の薄膜コンデンサが発揮できる機能に加えて、一つのチップからなる多層薄膜キャパシタ内で容量柔軟性(Capacitance Flexibility)を実現することができる多層薄膜キャパシタを提供することである。
【課題を解決するための手段】
【0006】
本発明の一例による多層薄膜キャパシタは、複数の内部電極層と誘電体層が交互に積層された構造の第1の積層本体と、上記第1の積層本体の下側に配置され、複数の内部電極層と誘電体層が交互に積層された構造の第2の積層本体と、上記第1の積層本体の上側に配置され、上記第1及び第2の積層本体の内部電極層と連結される第1の外部端子、第2の外部端子、及び第3の外部端子と、を含む。上記第1の積層本体と上記第2の積層本体は、その間に介在される分割層により上下に分割される。
【0007】
本発明の他の一例による多層薄膜キャパシタは、複数の内部電極層と誘電体層が交互に積層された構造の第1の積層本体と、上記第1の積層本体の下側に配置され、複数の内部電極層と誘電体層が交互に積層された構造の第2の積層本体と、上記第1の積層本体の上側に配置される第1の外部端子、第2の外部端子、第3の外部端子、及び第4の外部端子と、を含む。この場合、上記第1の積層本体が形成する容量(Capacitance)は、上記第2の積層本体が形成する容量(Capacitance)とは異なる。
【発明の効果】
【0008】
本発明に係る様々な効果の一つは、同一のチップサイズにおいて同一の内部電極層の層数と同一の誘電体層の層数を有する場合、キャパシタの容量を極大化するとともに、容量柔軟性を有する多層薄膜キャパシタを提供することができる。
【図面の簡単な説明】
【0009】
【
図1】本発明の第1の実施形態に係る多層薄膜キャパシタの概略的な断面図である。
【
図2】本発明の第2の実施形態に係る多層薄膜キャパシタの概略的な断面図である。
【
図3】本発明の第3の実施形態に係る多層薄膜キャパシタの概略的な断面図である。
【
図4】本発明の第4の実施形態に係る多層薄膜キャパシタの概略的な断面図である。
【
図5a】第1の実施形態の変形例(第5の実施形態)による多層薄膜キャパシタの概略的な断面図である。
【
図5b】第2の実施形態の変形例(第5の実施形態)による多層薄膜キャパシタの概略的な断面図である。
【
図5c】第3の実施形態の変形例(第5の実施形態)による多層薄膜キャパシタの概略的な断面図である。
【
図5d】第4の実施形態の変形例(第5の実施形態)による多層薄膜キャパシタの概略的な断面図である。
【
図6】本発明の第6の実施形態に係る多層薄膜キャパシタの概略的な断面図である。
【
図7】本発明の第7の実施形態に係る多層薄膜キャパシタの概略的な断面図である。
【
図8】本発明の第8の実施形態に係る多層薄膜キャパシタの概略的な断面図である。
【
図9】本発明の第9の実施形態に係る多層薄膜キャパシタの概略的な断面図である。
【
図10】本発明の第10の実施形態に係る多層薄膜キャパシタの概略的な断面図である。
【
図11】本発明の第11の実施形態に係る多層薄膜キャパシタの概略的な断面図である。
【
図12】本発明の第12の実施形態に係る多層薄膜キャパシタの概略的な断面図である。
【
図13a】第6の実施形態の変形例(第13の実施形態)による多層薄膜キャパシタの概略的な断面図である。
【
図13b】第7の実施形態の変形例(第13の実施形態)による多層薄膜キャパシタの概略的な断面図である。
【
図13c】第8の実施形態の変形例(第13の実施形態)による多層薄膜キャパシタの概略的な断面図である。
【
図13d】第9の実施形態の変形例(第13の実施形態)による多層薄膜キャパシタの概略的な断面図である。
【
図13e】第10の実施形態の変形例(第13の実施形態)による多層薄膜キャパシタの概略的な断面図である。
【
図13f】第11の実施形態の変形例(第13の実施形態)による多層薄膜キャパシタの概略的な断面図である。
【
図13g】第12の実施形態の変形例(第13の実施形態)による多層薄膜キャパシタの概略的な断面図である。
【発明を実施するための形態】
【0010】
以下では、添付の図面を参照し、本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために拡大縮小表示(または強調表示や簡略化表示)がされることがあり、図面上において同一の符号で示される要素は同一の要素である。
【0011】
なお、本発明を明確に説明すべく、図面において説明と関係ない部分は省略し、多様の層及び領域を明確に表現するために厚さを拡大して示し、同一思想の範囲内において機能が同一である構成要素に対しては同一の参照符号を用いて説明する。さらに、明細書全体において、ある構成要素を「含む」というのは、特に反対される記載がない限り、他の構成要素を除外するのではなく、他の構成要素をさらに含むことができることを意味する。
【0012】
以下、本発明の一例による多層薄膜キャパシタを説明するが、必ずしもこれに制限されるものではない。
【0013】
第1の実施形態
図1は、本発明の第1の実施形態に係る多層薄膜キャパシタの概略的な断面図である。
【0014】
図1を参照すると、多層薄膜キャパシタ100は、誘電体層と内部電極層が厚さT方向に沿って交互に積層される積層構造の第1の積層本体1と、上記第1の積層本体1の下側に配置され、誘電体層と内部電極が厚さT方向に沿って交互に積層される積層構造の第2の積層本体2と、を含む。本明細書において、厚さT方向とは、誘電体層と内部電極層を積層する積層方向を意味する。
【0015】
上記第1の積層本体と上記第2の積層本体は、同じ作製工程により形成されることができるが、その具体的な方法は制限されず、上記第1の積層本体が上部の積層本体であり、上記第2の積層本体が下部の積層本体であるため、工程の観点から、上記第2の積層本体を形成した後、上記第1の積層本体を完成することが妥当である。
【0016】
第1及び第2の積層本体を形成する工程を例に説明すると、先ず、シリコンウェハ(Si wafer)Wを用意し、上記シリコンウェハ上に二酸化ケイ素(SiO2)層Sを形成する。その後、第1の内部電極層2a、誘電体層2c、及び第2の内部電極層2bの順に繰り返して薄膜積層工程を行う。
【0017】
上記第1及び第2の内部電極層は、金属タイプのPt、Ir、Ru、Cu、IrO2などであり、誘電体材料は、BaTiO3、バリウムストロンチウムチタネート(BST)、Pb(Zr,Ti)O3[PZT]系列、PNZT系列、SiO2系列を選択することができる。
【0018】
第1及び第2の内部電極層、並びに誘電体層の厚さは、それぞれ適宜選択されることができ、約1μm以下のサブミクロン単位の厚さを有することが好ましく、例えば、通常10nm以上300nm以下である。
【0019】
上記第1及び第2の内部電極層、並びにその間に介在される誘電体層の層数は、要求される容量を考慮して当業者が適宜選択できるが、例えば、200層前後であってもよい。また、第1及び第2の内部電極層が重なる領域により容量が形成されるため、高容量が必要な場合、第1及び第2の内部電極層、並びに誘電体層の積層数を増やす必要がある。
【0020】
次に、第2の積層本体に要求される容量に応じて第1及び第2の内部電極層、並びに誘電体層を交互に積層した後、第1の積層本体と第2の積層本体を分けるように分割層(split layer)3を第2の積層本体の上面上に配置する。上記分割層は、寄生キャパシタンスを最小限に抑えることが可能な材質を使用することが適切であり、そのためには、絶縁特性を有する材質を使用することが特に好ましい。上記分割層は、例えば、SiO2やSiNx系列の材質を含むことが好ましいが、これに限定されるものではない。
【0021】
上記分割層は、第1の積層本体と第2の積層本体の間で発生する寄生キャパシタンスを低減するために、約500nm~1μmに形成することが好ましいが、場合によっては500nm以下、又は1μm以上に形成してもよく、分割層の厚さに特に限定はない。但し、多層薄膜キャパシタの全体の厚さを考慮して適宜選択すればよい。
【0022】
次いで、上記分割層の上側に、第1の積層本体を形成するために、第1の内部電極層1a-誘電体層1c-第2の内部電極層1bの順に繰り返し積層する。
【0023】
シリコンウェハ(Si wafer)及び二酸化ケイ素(SiO2)層上に上記第2の積層本体2、上記分割層3、及び上記第1の積層本体1を形成した後、第1の積層本体の最外側の内部電極層上に、選択的に保護層の役割を果たす誘電体層を形成し、さらにSiNxやSiO2などの絶縁膜Pを塗布することで薄膜層の形成を完了する。
【0024】
その後、ドライエッチングによって外部端子と内部電極層を連結するビアを形成し、内部電極層の絶縁膜を配置させる。ここで、ビアは、
図1に示されたように、内部電極層と誘電体層を貫通する際に、一直線に貫通してもよいが、これに限らず、傾斜してドライエッチングされてもよく、ビアの形状に具体的な制限はない。ビアの側面には、極性の異なる内部電極層と連結される外部端子の開回路又は閉回路(Open/Short)によって絶縁層が塗布される。
【0025】
その後、外部端子を形成するために、シード金属-不動態層(Passivation layer)-シードエッチング-配線形成-パッド表面仕上げ(Pad Surface Finish)の工程を行う。ここで、シードの形成は、主にTi/W、Ti/Cu、Ti/Alでシード層を形成し、外部端子は、E-beam、Sputter、又はめっき方式によって処理が完了したAu、Cu、ENIG(Electroless Nickel Immersion Gold)層を含み、露出する外部端子領域以外は、ポリマー系列で不動態層を形成する。
【0026】
次いで、通常、多層薄膜キャパシタを個別のチップで構成するために、Wafer back grinding-Dicing-Cleaning-Tape&Reel Packingの工程を順次に行う。
【0027】
再び
図1に戻ると、第1の実施形態に係る多層薄膜キャパシタは、外部端子として、第1の積層本体の上側に、第1の外部端子41と、第2の外部端子42と、第3の外部端子43と、を含む。上記第1の外部端子と上記第3の外部端子はSignal Outer Padを構成し、上記第2の外部端子はGround Outer Padを構成する。
【0028】
実質的に、多層薄膜キャパシタの上面から見て、第1~第3の外部端子が露出する領域以外の領域にはポリマー系列の不動態層Dが配置される。
【0029】
上記第1の外部端子41は、第1の積層本体の第1の内部電極層1aと電気的に連結されるように形成される。上記第1の外部端子と上記第1の内部電極層との連結は第1のビア11を介して行われ、上記第1のビアは、第1の外部端子から第1の積層本体の最下層の第1の内部電極層まで貫通するように配置される。
【0030】
上記第1の外部端子41と隣接する位置には第2の外部端子42が配置される。上記第2の外部端子は、第2のビア12を介して第1の積層本体の第2の内部電極層と第2の積層本体の第2の内部電極層と連結されるが、上記第2のビア12が第1の積層本体の第2の内部電極層1bを経て第2の積層本体の第2の内部電極層2bまで貫通するように配置される。上記第2の外部端子には、第1の積層本体の第2の内部電極層と第2の積層本体の第2の内部電極層とが全て連結されるため、第1の積層本体と第2の積層本体に対する共通端子として機能する。
【0031】
上記第2の外部端子42と隣接する位置には第3の外部端子43が配置される。上記第3の外部端子は、第3のビア13を介して第2の積層本体の第1の内部電極層2aと連結される。
【0032】
第1の実施形態に係る多層薄膜キャパシタ100は、3つの外部端子41、42、43の全てが電子デバイスにより連結されると、最大容量を形成できるようになり、状況に応じて、小容量のみが要求される場合、第1の外部端子と第2の外部端子のみを活性化させるか、又は、第2の外部端子と第3の外部端子のみを活性化させることができる。上記多層薄膜キャパシタ100によると、これによって小型の多層薄膜キャパシタをさらに作ることなく、容量柔軟性(Capacitance Flexibility)を実現できるようになる。
【0033】
図1では、上部に配置される第1の積層本体とその内部の内部電極層と連結される第1及び第2の外部端子により形成される容量が、下部に配置される第2の積層本体とその内部の内部電極層と連結される第2及び第3の外部端子により形成される容量と同一であるため、全ての外部端子を連結させるときに発現する容量(Max Capacitance)に対して50%の容量を実現することが容易になる。
【0034】
第2の実施形態
図2を参照しながら、本発明の第2の実施形態に係る多層薄膜キャパシタ200について説明する。以下では、第1の実施形態に係る多層薄膜キャパシタと重複する説明は省略し、
図1と実質的に重複する構成には同一の符号を付する。
【0035】
第2の実施形態に係る多層薄膜キャパシタ200は、第1の積層本体1と、その下に配置される第2の積層本体2と、上記第1及び第2の積層本体を上下に分割する機能をする分割層3と、を含む。上記第1の積層本体の上面には第1の外部端子41、第2の外部端子42、及び第3の外部端子43が配置されるが、第2の実施形態においても、第1及び第3の外部端子はSignal Outer Padを構成し、第2の外部端子はGround Outer Padを構成する。
【0036】
図2を参照すると、上記多層薄膜キャパシタ200は、共通外部端子である第2の外部端子42と第1の積層本体の第2の内部電極層1b、第2の積層本体の第2の内部電極層2bを連結させる第2のビア12を複数の電極孔12a、12bの集合により構成する。それぞれの電極孔12a、12bは、いずれも、第2の外部端子の下面から上記第2の積層本体内の同一の内部電極層2bまで延長されるように形成されることができる。
【0037】
第1の実施形態に係る多層薄膜キャパシタ100と比べて第2の実施形態に係る多層薄膜キャパシタ200は、第2のビアを複数の電極孔により構成するため、個別の電極孔の配列及び形成自由度が高く、後述する第3の実施形態又は第4の実施形態に係る多層薄膜キャパシタへの変形を容易にする。
【0038】
第2の実施形態に係る多層薄膜キャパシタ200の場合も、上述したように、第1の積層本体と第2の積層本体内に積層した内部電極層と誘電体層の層数を同じように含むため、最大容量に対して50%の容量を実現するのに適する。
【0039】
第3の実施形態
次に、
図3を参照しながら、本発明の第3の実施形態に係る多層薄膜キャパシタ300について説明する。以下では、第1の実施形態に係る多層薄膜キャパシタと重複する説明は省略し、
図1と実質的に重複する構成には同一の符号を付する。
【0040】
第3の実施形態に係る多層薄膜キャパシタ300は、第1の積層本体1と、その下に配置される第2の積層本体2と、上記第1及び第2の積層本体を上下に分割する機能をする分割層3と、を含む。上記第1の積層本体の上面には第1の外部端子41、第2の外部端子42、及び第3の外部端子43が配置されるが、第2の実施形態においても、第1及び第3の外部端子はSignal Outer Padを構成し、第2の外部端子はGround Outer Padを構成する。
【0041】
図3を参照すると、上記多層薄膜キャパシタ300は、共通外部端子である第2の外部端子42と第1の積層本体の第2の内部電極層1b、第2の積層本体の第2の内部電極層2bを連結させる第2のビア12を複数の電極孔12a、12bの集合により構成する。この場合、複数の電極孔のうち少なくとも1つの電極孔12aは、第1の積層本体の第2の内部電極層1bまでのみ貫通し、さらなる少なくとも1つの電極孔12bは、第2の積層本体の第2の内部電極層2bまで貫通するようになり、第2のビア12は互いに異なる深さを有する電極孔を含む。
【0042】
第1の実施形態に係る多層薄膜キャパシタ100と比べて第3の実施形態に係る多層薄膜キャパシタ300は、第2のビアを複数の電極孔により構成するため、個別の電極孔の配列及び形成自由度が高いという長所があり、第3の実施形態に係る多層薄膜キャパシタ300の場合も、上述したように、第1の積層本体と第2の積層本体内に積層した内部電極層と誘電体層の層数を同じように含むため、最大容量に対して50%の容量を実現するのに適する。さらに、上記電極孔12aを追加することで、上記第1の積層本体を用いた容量柔軟性を実現する際は、主(main)ビアの役割を第1の積層本体までのみ延長される上記電極孔12aが果たすようになり、上記第2の積層本体を用いた容量柔軟性を実現する際は、主(main)ビアの役割を第2の積層本体まで延長される上記電極孔12bが果たすものと判断される。
【0043】
また、第3の実施形態に係る多層薄膜キャパシタ300の上記電極孔12aは、第2の積層本体まで延長されていないため、工程容易性の観点から有利である。
【0044】
第4の実施形態
次に、
図4を参照しながら、本発明の第4の実施形態に係る多層薄膜キャパシタ400について説明する。第4の実施形態に係る多層薄膜キャパシタは、第3の実施形態に係る多層薄膜キャパシタ300と類似しており、第2の外部端子の形状のみ異なるため、以下では、第3の実施形態に係る多層薄膜キャパシタと重複する説明は省略し、
図3と実質的に重複する構成には同一の符号を付する。
【0045】
第4の実施形態に係る多層薄膜キャパシタ400は、第1の積層本体1と、その下に配置される第2の積層本体2と、上記第1及び第2の積層本体を上下に分割する機能をする分割層3と、を含む。上記第1の積層本体の上面には第1の外部端子41、第2の外部端子42、及び第3の外部端子43が配置されるが、第4の実施形態においても、第1及び第3の外部端子はSignal Outer Padを構成し、第2の外部端子はGround Outer Padを構成する。
【0046】
図4を参照すると、上記多層薄膜キャパシタ400は、第2の外部端子42のうち最下位の導電層42aの表面積を、その上に配置される導電層42bの表面積と比べて大きく確保する。この場合、第2の外部端子が多層薄膜キャパシタの表面に露出する面積を同様に維持しながらも、第2の外部端子と第1の積層本体の第2の内部電極層1bを連結する第2のビアの一電極孔12aと第2の積層本体の第2の内部電極層2bを連結する第2のビアの一電極孔12bが配置され得る空間は広く確保できるようになる。通常、ビアが形成される外部端子の表面上には相対的に大きなストレス(stress)が印加されるが、上記多層薄膜キャパシタ400のように第2の外部端子の最下位の導電層の面積を大きくすると、これに印加されるストレス(stress)などを効果的に分散させることができるようになる。
【0047】
一方、図示していないが、上記第2のビアの一電極孔12aを、第1の積層本体の第2の内部電極層1bまでのみ延長されるように形成するのではなく、第2の積層本体の第2の内部電極層2bまで延長されるように形成することも可能である。
【0048】
第5の実施形態
一方、第5の実施形態に係る多層薄膜キャパシタは、上述の多層薄膜キャパシタの第1のビア及び第3のビアの数を複数にした以外は、実質的に同一の構造を有する。これは、本発明の多層薄膜キャパシタのビアの配列の自由度を強調するためのものであり、ビアは、要求される特性、例えば、内部電極層の露出面積などを考慮して、当業者が個数を適宜設定でき、特に限定されるものではない。
【0049】
具体的には、
図5(a)は、第1の実施形態に係る多層薄膜キャパシタにおいて第1のビア11と第3のビア13の数を複数11a、11b、13a、13bにして形成したものであり、
図5(b)は、第2の実施形態に係る多層薄膜キャパシタにおいて第1のビア11と第3のビア13の数を複数11a、11b、13a、13bにして形成したものであり、
図5(c)は、第3の実施形態に係る多層薄膜キャパシタにおいて第1のビア11と第3のビア13の数を複数11a、11b、13a、13bにして形成したものであり、
図5(d)は、第4の実施形態に係る多層薄膜キャパシタにおいて第1のビア11と第3のビア13の数を複数11a、11b、13a、13bにして形成したものである。
【0050】
第6の実施形態
第6の実施形態に係る多層薄膜キャパシタ600は、第1の積層本体1と、上記第1の積層本体の下側に配置される第2の積層本体2と、を含む。上記第1の積層本体は、誘電体層と内部電極層が交互に積層される構造を有し、上記第2の積層本体は、誘電体層と内部電極層が交互に積層される構造を有する。
【0051】
一方、上述の第1~第5の実施形態に係る多層薄膜キャパシタとは異なり、第6の実施形態に係る多層薄膜キャパシタは、追加の外部端子をさらに含む。上記追加される外部端子も第1の積層本体の上側に配置される。
【0052】
第6の実施形態に係る多層薄膜キャパシタは、第1の積層本体1の第1の内部電極層1aと第1のビア11を介して連結される第1の外部端子41と、第1の積層本体1の第2の内部電極層1bと第2のビア12を介して連結される第2の外部端子42と、第2の積層本体2の第2の内部電極層2aと第3のビア13を介して連結される第3の外部端子43と、第2の積層本体2の第2の内部電極層2bと第4のビア14を介して連結される第4の外部端子44と、を含む。
【0053】
図6を参照すると、第1の積層本体と第2の積層本体は分割層3により上下に分離され、第1の外部端子と第4の外部端子は、Signal Outer Padで構成され、第2の外部端子と第3の外部端子は、Ground Outer Padで構成される。
【0054】
第6の実施形態に係る第1の積層本体と第2の積層本体は、それぞれのビアを共有していないため、個別のキャパシタとして作動するのに有利である。
【0055】
第7の実施形態
次に、
図7を参照しながら、第7の実施形態に係る多層薄膜キャパシタ700について説明する。第7の実施形態に係る多層薄膜キャパシタ700は、第6の実施形態に係る多層薄膜キャパシタ600と比べて、第1の積層本体の積層される誘電体層の層数が第2の積層本体の積層される誘電体層の層数よりも多いという点で違いがあるため、これらの違いを踏まえて説明する。
【0056】
第7の実施形態に係る多層薄膜キャパシタ700は、第1の積層本体により形成される容量が、第2の積層本体により形成される容量よりも大きい。これは、第1及び第2の内部電極層の間に介在される誘電体層の層数の相違から分かるが、第1及び第2の積層本体において、誘電体層を同一の材質や同一の厚さに形成する際に、その層数を変えることで、容量を差別化することができ、容量柔軟性を容易に実現できるようになる。
【0057】
第8の実施形態
第8の実施形態に係る多層薄膜キャパシタ800は、第1の積層本体の誘電体層1cと第2の積層本体の誘電体層2c間の材質を異ならせたものである。例えば、第1の誘電体層の材料は高誘電率の材料を使用しながら、かつ、第2の誘電体層の材料は第1の誘電体層の材料より相対的に低誘電率の材料を使用しながら、第1の積層本体と第2の積層本体の容量を差別化することができる。
【0058】
高誘電率を実現するために使用可能な誘電体層の材料としては、具体例として、金属系列のZrO2、HfO2、La2O3、TiO2、BST、PZTなどが挙げられ、相対的に低誘電率を実現するために使用可能な誘電体層の材料としては、SiO2及び/又はSi3N4、Al2O3などが挙げられるが、これに限定されるものではない。一方、上記誘電体層において使用するこれらの材料は、様々な蒸着工法、例えば、スパッタリング、Sol-gel、CVD、PVD、PECVD、ALD、ALCVDなどを活用してキャパシタ内に適用させることができるが、このような蒸着工法の熱処理条件或いは誘電物質の組成比などを変えることによって、その誘電率特性を多様に変えることができ、高誘電率又は低誘電率の実現は特定の材質のみに限定されるものではなく、当業者が適宜選択して実施することができる。
【0059】
第9の実施形態
第9の実施形態に係る多層薄膜キャパシタ900は、第1の積層本体の誘電体層1cの材質と同じ材質を用いて第2の積層本体の誘電体層2cを形成するが、第2の積層本体の誘電体層2cの厚さを第1の積層本体の誘電体層1cの厚さよりも厚くする。図示していないが、逆の場合、すなわち、第1の積層本体の誘電体層の厚さを第2の積層本体の誘電体層の厚さよりも厚くすることも可能である。
【0060】
第1及び第2の積層本体におけるそれぞれの誘電体層の厚さを変えることで、第1の積層本体と第2の積層本体が形成する容量を差別化することができるが、第1の積層本体における各誘電体層1cの厚さT1に対する第2の積層本体における誘電体層2cの厚さT2の比T2/T1の具体的な数値範囲に制限はないが、1.5以上30以下であることが好ましく、これは、第1及び第2の積層本体において異なる誘電材質が使用される場合も含まれる範囲である。同一の誘電体材料を使用する場合は、1.5以上3.0以下であることがさらに好ましい。これは、誘電特性を有する材料間の電気的・熱的特性の違いによる誘電体層の厚さの違いとして発現する場合も含まれる範囲である。
【0061】
上記比T2/T1が1.5よりも小さいと、第1及び第2の積層本体における高透磁率の誘電体層を含ませながら、T1の厚さを減少させていくと、Leakage Currentなどの電気的特性の悪化が発生する恐れが生じる。また、第1及び第2の積層本体における低透磁率の誘電体層を含ませながら、T1の厚さを減少させていくと、装備に限界性が表れるようになる。一方、上記比T2/T1が30よりも大きくなると、厚さ間のバラツキが過度に高くなるため、小型化とともに、装備の限界性の克服という2つの難点を全て解消しなければならないという問題がある。
【0062】
第10の実施形態
次に、第10の実施形態に係る多層薄膜キャパシタ1000は、第7の実施形態に係る多層薄膜キャパシタ700と比べて、第2の外部端子42と第3の外部端子43が互いにシード層とめっき層を共有して1つの共通外部端子423を構成するという点で違いがある。
【0063】
第10の実施形態に係る多層薄膜キャパシタ1000において、共通外部端子423に第2のビア12と第3のビア13とが全て連結されるが、第2のビア12は第2の積層本体の第2の内部電極層2bまで延長し、第3のビア13も上記第2の内部電極層2bまで延長するため、第2のビアと第3のビアの深さは実質的に等しく構成される。
【0064】
一方、第10の実施形態に係る多層薄膜キャパシタ1000では、同一の内部電極層が第2のビア及び第3のビアにより露出する面積が同一に成るように図示されているため、同じ高さを基準にして、第2のビアの断面の直径と第3のビアの断面の直径が等しくなるように示したが、これに限らず、第10の実施形態に対する変更(図示せず)として、第2のビアの断面の直径と第3のビアの断面の直径とを異ならせてもよい。第2のビアと第3のビアの断面の直径を互いに異ならせると、第2の内部電極層1b、2bが露出する面積が相違するようになるため、ESR値を適宜変更してもよい。
【0065】
第11の実施形態
次に、
図11を参照しながら、本発明の第11の実施形態に係る多層薄膜キャパシタについて説明する。
【0066】
第11の実施形態に係る多層薄膜キャパシタ1100は、第10の実施形態と比べて、第2の外部端子と第3の外部端子を一つの共通外部端子423で構成するという点で共通する。但し、第11の実施形態に係る多層薄膜キャパシタ1100では、第10の実施形態と相反するように、第1の積層本体1の誘電体層の層数が第2の積層本体2の誘電体層の層数よりも少ない。そのため、第1の積層本体における内部電極層を第1の外部端子41と共通外部端子423に連結して実現するキャパシタンスは、第2の積層本体における内部電極層を共通外部端子423と第4の外部端子44に連結して実現するキャパシタンスと比べて小さい。これは、本発明に係る多層薄膜キャパシタの容量柔軟性(Capacitance Flexibility)の効果を裏付ける一構造であってもよい。
【0067】
第12の実施形態
次に、第12の実施形態に係る多層薄膜キャパシタ1200は、第2の外部端子42と第3の外部電極43が互いにスプリット(split)され、4つの外部端子41、42、43、44を有する。
【0068】
第12の実施形態に係る多層薄膜キャパシタ1200は、第6の実施形態に係る多層薄膜キャパシタ600と比べて、全体的な構造は同一であるものの、第2のビア12と第3のビア13の直径を互いに異ならせたものである。ビアの直径を異ならせることは、そのビアと連結される内部電極層の露出面積を異ならせることであり、キャパシタのESRと関連して当業者が適宜制御する必要がある。また、キャパシタの小型化に応じて、ビアの形成空間が十分でない場合が頻繁に起こるが、この場合、それぞれのビアの直径が異なるように制御することは、工程上有用である。
【0069】
具体的には図示していないが、ビアの直径を異ならせるとともに、第1の積層本体と第2の積層本体の誘電体層1c、2cの材質、厚さ、層数などを差別化することで、多層薄膜キャパシタの容量柔軟性(Capacitance Flexibility)を極大化できるのは言うまでもない。
【0070】
第13の実施形態
一方、第13の実施形態に係る多層薄膜キャパシタは、上述の第6から第12の実施形態に係る多層薄膜キャパシタの第1のビア及び第4のビアの数を複数にした以外は、実質的に同一の構造を有する。これは、本発明の多層薄膜キャパシタのビアの配列の自由度を強調するためのものであり、ビアは、要求される特性、例えば、内部電極層の露出面積などを考慮して、当業者が個数を適宜設定でき、特に限定されるものではない。
【0071】
具体的には、
図13(a)から
図13(g)はそれぞれ、第6から第12の実施形態に係る多層薄膜キャパシタにおける第1のビア11と第4のビア14の数を複数11a、11b、14a、14bにして形成したものである。
図13の図示に限らず、ビアの個数、構造、深さなどはランダムに自由に変更でき、
図13は、変形例に対する理解を助けるためのいくつかの実施形態に過ぎない。
【0072】
一方、具体的には図示していないが、本発明の一例による分割層は、機能的な観点から、別に駆動可能なキャパシタ間の容量を区別できるようにする役割を果たすため、容量分割部とも称することができる。上記容量分割部は、第1の本体と第2の本体をそれぞれ含む第1のキャパシタと第2のキャパシタの容量を分割する機能をし、第1のキャパシタ、第2のキャパシタ、又は第1及び第2のキャパシタが結合されたキャパシタのそれぞれに該当する容量が独立して実現できるようにする。
【0073】
以上、本発明の実施形態について詳細に説明したが、本発明の範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。
【0074】
本発明で用いられた「一例」という表現は、互いに同一の実施例を意味せず、それぞれ互いに異なる固有の特徴を強調して説明するために提供されるものである。しかし、上記提示された一例は、他の一例の特徴と結合して実現されることを排除しない。例えば、特定の一例で説明された事項が他の一例で説明されていなくても、他の一例でその事項と反対であるか矛盾する説明がない限り、他の一例に関連する説明であると理解されることができる。
【0075】
本発明で用いられた用語は、一例を説明するために説明されたものであり、本発明を限定しようとする意図ではない。このとき、単数の表現は文脈上明確に異なる意味でない限り、複数を含む。
【符号の説明】
【0076】
100 多層薄膜キャパシタ
1 第1の積層本体
2 第2の積層本体
11、12、13、14 第1~第4のビア
3 分割層
1a 第1の積層本体の第1の内部電極層
1b 第1の積層本体の第2の内部電極層
2a 第2の積層本体の第1の内部電極層
2b 第2の積層本体の第2の内部電極層
1c 第1の積層本体の誘電体層
2c 第2の積層本体の誘電体層
41、42、43、44 第1~第4の外部端子
423 共通外部端子