7375289 積層セラミック電子部品

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-10-30

(45)【発行日】2023-11-08

(54)【発明の名称】積層セラミック電子部品

(51)【国際特許分類】

   H01G 4/30 20060101AFI20231031BHJP

   H01G 4/232 20060101ALI20231031BHJP

【ＦＩ】

H01G4/30 513

H01G4/30 516

H01G4/30 201F

H01G4/30 201G

H01G4/30 511

H01G4/232 A

H01G4/232 B

【請求項の数】 11

(21)【出願番号】P 2018219602

(22)【出願日】2018-11-22

(65)【公開番号】P2020057753

(43)【公開日】2020-04-09

【審査請求日】2021-09-28

(31)【優先権主張番号】10-2018-0117771

(32)【優先日】2018-10-02

(33)【優先権主張国・地域又は機関】KR

(73)【特許権者】

【識別番号】594023722

【氏名又は名称】サムソン エレクトロ－メカニックス カンパニーリミテッド．

(74)【代理人】

【識別番号】110000877

【氏名又は名称】弁理士法人ＲＹＵＫＡ国際特許事務所

(72)【発明者】

【氏名】ソン、スン ウー

(72)【発明者】

【氏名】リー、ミン ゴン

(72)【発明者】

【氏名】パク、サン ス

(72)【発明者】

【氏名】ジュン、ジン マン

(72)【発明者】

【氏名】シン、ウー チョル

(72)【発明者】

【氏名】ジョー、ジン キョン

【審査官】田中 晃洋

(56)【参考文献】

【文献】特開２０００－１００６４７（ＪＰ，Ａ）

【文献】特開２０１４－１４６６６９（ＪＰ，Ａ）

【文献】特開２０１５－１５４０４４（ＪＰ，Ａ）

【文献】特開平０４－１７１９１２（ＪＰ，Ａ）

【文献】特開２０１８－０７３９００（ＪＰ，Ａ）

【文献】特開２０１５－０５０４５３（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｇ ４／３０

Ｈ０１Ｇ ４／２３２

(57)【特許請求の範囲】

【請求項1】

誘電体層を有し、前記誘電体層を間に挟んで互いに対向するように配置される第１内部電極及び第２内部電極を含み、互いに向かい合う第１面及び第２面、前記第１面及び前記第２面と連結され、且つ互いに向かい合う第３面及び第４面、及び前記第１面～前記第４面と連結され、且つ互いに向かい合う第５面及び第６面を有するセラミック本体と、
前記セラミック本体の外側に配置され、且つ前記第１内部電極と電気的に連結される第１外部電極、及び前記第２内部電極と電気的に連結される第２外部電極と、を含み、
前記第１外部電極及び前記第２外部電極はそれぞれ、導電性金属を含む第１電極層と、前記第１電極層上に配置され、且つニッケル（Ｎｉ）を含む第１メッキ層と、前記第１メッキ層上に配置され、且つスズ（Ｓｎ）を含む第２メッキ層と、を含み、
前記スズ（Ｓｎ）を含む第２メッキ層の厚さｔ２に対する、ニッケル（Ｎｉ）を含む第１メッキ層の厚さｔ１の比ｔ１／ｔ２が１．０～９．０を満たし、
前記第１メッキ層の厚さｔ１が５～９μｍであり、
前記第１メッキ層と第２メッキ層の厚さの合計は、１０μｍ以下である、積層セラミック電子部品。

【請求項2】

前記第１電極層は、銅（Ｃｕ）、銀（Ａｇ）、ニッケル（Ｎｉ）、及びこれらの合金からなる群より選択された複数の導電性金属及びガラスを含む焼成型電極層である、請求項１に記載の積層セラミック電子部品。

【請求項3】

前記第１電極層に含まれる導電性金属は、ニッケル（Ｎｉ）である、請求項２に記載の積層セラミック電子部品。

【請求項4】

前記第１電極層と、その上部に配置された第１メッキ層の間に、銅（Ｃｕ）を含む第３メッキ層がさらに配置される、請求項１から３のいずれか一項に記載の積層セラミック電子部品。

【請求項5】

前記積層セラミック電子部品は、厚さが１１０μｍ以下である、請求項１から４のいずれか一項に記載の積層セラミック電子部品。

【請求項6】

前記セラミック本体の長さは前記第３面と第４面の間の距離であり、前記セラミック本体の幅は前記第５面と第６面の間の距離であり、前記第１内部電極及び第２内部電極は前記第５面及び第６面に交互に露出する、請求項１から５のいずれか一項に記載の積層セラミック電子部品。

【請求項7】

前記第１外部電極及び前記第２外部電極は、前記セラミック本体の第５面及び第６面にそれぞれ配置され、且つ第１面及び第２面に延びて配置される、請求項１から６のいずれか一項に記載の積層セラミック電子部品。

【請求項8】

前記第１外部電極及び前記第２外部電極はそれぞれ、前記セラミック本体の第１面及び第２面において互いに離隔して配置され、且つ前記第１面に配置された第１外部電極と前記第２面に配置された第１外部電極は、前記セラミック本体の内部に貫通配置された第１ビアを介して互いに連結され、前記第１面に配置された第２外部電極と前記第２面に配置された第２外部電極は、前記セラミック本体の内部に貫通配置された第２ビアを介して互いに連結される、請求項１から７のいずれか一項に記載の積層セラミック電子部品。

【請求項9】

前記第１ビアは、第１内部電極と連結され、且つ第２内部電極と絶縁され、前記第２ビアは、第２内部電極と連結され、且つ第１内部電極と絶縁される、請求項８に記載の積層セラミック電子部品。

【請求項10】

前記セラミック本体の第１面及び第２面に配置された第１外部電極及び第２外部電極の面積は、前記セラミック本体の第１面及び第２面のそれぞれの面積に対して５０％以上を占める、請求項７又は８に記載の積層セラミック電子部品。

【請求項11】

チップ強度が１．７０Ｎ以上である、請求項１～１０のいずれか一項に記載の積層セラミック電子部品。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、積層セラミック電子部品に関するものであって、より具体的には、信頼性に優れた積層セラミック電子部品に関するものである。

【背景技術】

【0002】

最近、基板の実装密度が高密度化するにつれて、積層セラミックキャパシタの実装面積を減少する必要性が増えている。そこで、積層セラミックキャパシタの厚さを減らして基板内に埋め込むか、又はＡＰの下端部にＬＳＣタイプで実装する製品に対する需要が増大している。

【0003】

上記のような方法では、単なる実装面積の減少にとどまらず、基板内で発生するＥＳＬの減少に対する効果も大きいため、厚さが薄い積層セラミックキャパシタ製品に対する需要が増加しているのが実情である。

【0004】

厚さが薄い積層セラミックキャパシタは、脆性が大きく、破壊強度が低いという問題がある。

【0005】

上記の低い破壊強度は、積層セラミックキャパシタの測定、選別、及びテーピング工程中の破損及び実装過程における破損可能性を増加させる。

【0006】

そのため、厚さが薄い積層セラミックキャパシタの商業的な適用のためには、上記の厚さが薄い積層セラミックキャパシタの破壊強度を上昇させることが先決課題であると言える。

【0007】

一方、従来は、厚さが薄い積層セラミックキャパシタの破壊強度を向上させるために、本体内部に電気的特性の実現とは無関係な金属層を挿入する試みがなされたが、本体内部に電気的特性の実現とは無関係な金属層を挿入する工程が増加し、上記金属層に起因する容量低下が生じるという問題があった。

【先行技術文献】

【特許文献】

【0008】

【文献】韓国公開特許第２０１４－００８５０９７号公報

【発明の概要】

【発明が解決しようとする課題】

【0009】

本発明は、積層セラミック電子部品に関するものであって、より具体的には、信頼性に優れた積層セラミック電子部品に関するものである。

【課題を解決するための手段】

【0010】

本発明の一実施形態は、誘電体層を有し、上記誘電体層を間に挟んで互いに対向するように配置される第１内部電極及び第２内部電極を含み、互いに向かい合う第１面及び第２面、上記第１面及び第２面と連結され、且つ互いに向かい合う第３面及び第４面、及び上記第１面～第４面と連結され、且つ互いに向かい合う第５面及び第６面を有するセラミック本体と、上記セラミック本体の外側に配置され、且つ上記第１内部電極と電気的に連結される第１外部電極、及び上記第２内部電極と電気的に連結される第２外部電極と、を含み、上記第１及び第２外部電極はそれぞれ、導電性金属を含む第１電極層と、上記第１電極層上に配置され、且つニッケル（Ｎｉ）を含む第１メッキ層と、上記第１メッキ層上に配置され、且つスズ（Ｓｎ）を含む第２メッキ層と、を含み、上記スズ（Ｓｎ）を含む第２メッキ層の厚さｔ２に対する、ニッケル（Ｎｉ）を含む第１メッキ層の厚さｔ１の比ｔ１／ｔ２が１．０～９．０を満たす積層セラミック電子部品を提供する。

【0011】

本発明の他の実施形態は、誘電体層を有し、上記誘電体層を間に挟んで互いに対向するように配置される第１内部電極及び第２内部電極を含み、互いに向かい合う第１面及び第２面、上記第１面及び第２面と連結され、且つ互いに向かい合う第３面及び第４面、及び上記第１面～第４面と連結され、且つ互いに向かい合う第５面及び第６面を有するセラミック本体と、上記セラミック本体の外側に配置され、且つ上記第１内部電極と電気的に連結される第１外部電極、及び上記第２内部電極と電気的に連結される第２外部電極と、を含み、上記第１及び第２外部電極は、導電性金属を含む第１電極層と、上記第１電極層上に配置され、且つ銅（Ｃｕ）を含むメッキ層と、を含み、上記銅（Ｃｕ）を含むメッキ層の厚さｔ４に対する、第１電極層の厚さｔ３の比ｔ３／ｔ４が１．０～９．０を満たす積層セラミック電子品を提供する。

【発明の効果】

【0012】

本発明の一実施形態によると、スズ（Ｓｎ）を含む第２メッキ層の厚さに対する、ニッケル（Ｎｉ）を含む第１メッキ層の厚さの比を調整することにより、薄い厚さの積層セラミックキャパシタの破壊強度を増加させ、工程中の破損やクラック発生による信頼性低下を防止することができる。

【図面の簡単な説明】

【0013】

【図1】本発明の一実施形態による積層セラミックキャパシタを示す斜視図である。

【図2】本発明の一実施形態によるセラミック本体を示す模式図である。

【図3】図２の分解斜視図である。

【図4】本発明の第１実施形態による図１のＩ－Ｉ'線に沿った断面図である。

【図5】本発明の第２実施形態による図１のＩ－Ｉ'線に沿った断面図である。

【図6】本発明の他の実施形態による積層セラミックキャパシタを示す斜視図である。

【図7】本発明の第３実施形態による図６のＩＩ－ＩＩ'線に沿った断面図である。

【図8】本発明の第４実施形態による図６のＩＩ－ＩＩ'線に沿った断面図である。

【図9】本発明の第５実施形態による図１のＩ－Ｉ'線に沿った断面図である。

【発明を実施するための形態】

【0014】

以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために拡大縮小表示（又は強調表示や簡略化表示）がされることがあり、図面上の同一の符号で示される要素は同一の要素である。

【0015】

また、明細書全体において、ある構成要素を「含む」というのは、特に反対される記載がない限り、他の構成要素を除外するのではなく、他の構成要素をさらに含むことができることを意味する。

【0016】

なお、本発明を明確に説明すべく、図面において説明と関係ない部分は省略し、様々な層及び領域を明確に表現するために厚さを拡大して示し、同一思想の範囲内において機能が同一である構成要素に対しては同一の参照符号を用いて説明する。

【0017】

以下、図１～図４を参照して本発明の好ましい実施形態について説明する。

【0018】

図１は本発明の一実施形態による積層セラミックキャパシタを示す斜視図であり、図２は本発明の一実施形態によるセラミック本体を示す模式図であり、図３は図２の分解斜視図であり、図４は本発明の第１実施形態による図１のＩ－Ｉ'線に沿った断面図である。

【0019】

図１～図４を参照すると、本発明の一実施形態による積層セラミック電子部品１００は、誘電体層１１１を有し、上記誘電体層１１１を間に挟んで互いに対向するように配置される第１内部電極１２１及び第２内部電極１２２を含み、互いに向かい合う第１面Ｓ１及び第２面Ｓ２、上記第１面Ｓ１及び第２面Ｓ２と連結され、且つ互いに向かい合う第３面Ｓ３及び第４面Ｓ４、及び上記第１面Ｓ１～第４面Ｓ４と連結され、且つ互いに向かい合う第５面Ｓ５及び第６面Ｓ６を有するセラミック本体１１０と、上記セラミック本体１１０の外側に配置され、且つ第１内部電極１２１と電気的に連結される第１外部電極１３１、及び上記第２内部電極１２２と電気的に連結される第２外部電極１３２と、を含み、上記第１及び第２外部電極１３１、１３２は、導電性金属を含む第１電極層１３１ａ、１３２ａと、上記第１電極層１３１ａ、１３２ａ上に配置され、且つニッケル（Ｎｉ）を含む第１メッキ層１３１ｂ、１３２ｂと、上記第１メッキ層１３１ｂ、１３２ｂ上に配置され、且つスズ（Ｓｎ）を含む第２メッキ層１３１ｃ、１３２ｃと、を含む。

【0020】

以下では、本発明の一実施形態による積層セラミック電子部品を説明するにあたり、特に積層セラミックキャパシタを例に挙げて説明するが、これに制限されるものではない。

【0021】

本発明の一実施形態による積層セラミックキャパシタにおいて、「長さ方向」とは図１の「Ｌ」方向、「幅方向」とは「Ｗ」方向、及び「厚さ方向」とは「Ｔ」方向と定義する。ここで、「厚さ方向」は、誘電体層を積み上げる方向、すなわち、「積層方向」と同一の概念で用いることができる。

【0022】

本発明の一実施形態において、上記セラミック本体１１０の形状に特に制限はないが、図面に示すように、六面体形状であることができる。

【0023】

上記セラミック本体１１０は、互いに向かい合う第１面Ｓ１及び第２面Ｓ２、上記第１面Ｓ１及び第２面Ｓ２を連結する第３面Ｓ３及び第４面Ｓ４、及び上記第１面Ｓ１～第４面Ｓ４と連結され、且つ互いに向かい合う第５面Ｓ５及び第６面Ｓ６を有することができる。

【0024】

上記第１面Ｓ１及び第２面Ｓ２はセラミック本体１１０の厚さ方向において向かい合う面、上記第３面Ｓ３及び第４面Ｓ４は長さ方向において向かい合う面、及び上記第５面Ｓ５及び第６面Ｓ６は幅方向において向かい合う面と定義することができる。

【0025】

上記セラミック本体１１０の形状に特に制限はないが、図面に示すように、直方体形状を有することができる。

【0026】

上記セラミック本体１１０の内部に形成された複数の内部電極１２１、１２２は、上記セラミック本体の第５面Ｓ５又は第６面Ｓ６に一端が露出する。

【0027】

上記内部電極１２１、１２２は、互いに異なる極性を有する第１内部電極１２１及び第２内部電極１２２を一対にすることができる。

【0028】

第１内部電極１２１の一端は第５面Ｓ５に露出し、第２内部電極１２２の一端は第６面Ｓ６に露出することができる。

【0029】

上記第１内部電極１２１及び第２内部電極１２２の他端は、第６面Ｓ６又は第５面Ｓ５から一定の間隔を置いて形成される。これについてのより具体的な事項は後述する。

【0030】

上記セラミック本体の第５面Ｓ５及び第６面Ｓ６には、第１及び第２外部電極１３１、１３２が形成されて、上記内部電極と電気的に連結されることができる。

【0031】

本発明の一実施形態によると、上記誘電体層１１１を形成する材料は、十分な静電容量を得ることができる限り特に制限されず、例えば、チタン酸バリウム（ＢａＴｉＯ_３）粉末であることができる。

【0032】

上記誘電体層１１１を形成する材料は、チタン酸バリウム（ＢａＴｉＯ_３）などの粉末に、本発明の目的に応じて、様々なセラミック添加剤、有機溶剤、可塑剤、結合剤、分散剤などが添加されることができる。

【0033】

かかるセラミック本体１１０は、キャパシタの容量形成に寄与する部分としての活性部Ａと、上下マージン部として活性部Ａの上下部にそれぞれ形成される上部及び下部カバー部Ｃとで構成されることができる。

【0034】

上記活性部Ａは、誘電体層１１１を間に挟んで複数の第１及び第２内部電極１２１、１２２を繰り返し積層することで形成されることができる。

【0035】

上記上部及び下部カバー部Ｃは、内部電極を含んでいないことを除いては、誘電体層１１１と同一の材料及び構成を有することができる。

【0036】

すなわち、上記上部及び下部カバー部Ｃは、セラミック材料を含むことができ、例えば、チタン酸バリウム（ＢａＴｉＯ_３）系セラミック材料を含むことができる。

【0037】

上記上部及び下部カバー部Ｃは、単一の誘電体層又は２つ以上の誘電体層を活性部Ａの上下面にそれぞれ上下方向に積層して形成することができ、基本的には、物理的又は化学的ストレスによる内部電極の損傷を防止する役割を果たすことができる。

【0038】

上記第１及び第２内部電極１２１、１２２を形成する材料は、特に制限されず、例えば、銀（Ａｇ）、鉛（Ｐｂ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、銅（Ｃｕ）のうち１つ以上の物質を含む導電性ペーストを用いて形成することができる。

【0039】

本発明の一実施形態による積層セラミックキャパシタは、上記第１内部電極１２１と電気的に連結される第１外部電極１３１と、上記第２内部電極１２２と電気的に連結される第２外部電極１３２と、を含むことができる。

【0040】

上記第１及び第２外部電極１３１、１３２は、静電容量を形成するために上記第１及び第２内部電極１２１、１２２と電気的に連結されることができ、上記第２外部電極１３２は、上記第１外部電極１３１とは異なる電位に連結されることができる。

【0041】

上記第１内部電極及び第２内部電極１２１、１２２は、上記誘電体層１１１を間に挟んで互いに対向するように配置され、上記セラミック本体１１０の幅方向の第５面Ｓ５又は第６面Ｓ６に交互に露出することができる。

【0042】

上記第１内部電極及び第２内部電極１２１、１２２が、上記セラミック本体１１０の幅方向の第５面Ｓ５又は第６面Ｓ６に交互に露出しているため、後述のように、ＲＧＣ（Ｒｅｖｅｒｓｅ Ｇｅｏｍｅｔｒｙ Ｃａｐａｃｉｔｏｒ）又はＬＩＣＣ（Ｌｏｗ Ｉｎｄｕｃｔａｎｃｅ Ｃｈｉｐ Ｃａｐａｃｉｔｏｒ）を実現することができる。

【0043】

一般の積層セラミック電子部品は、セラミック本体の長さ方向において互いに向かい合う端面に外部電極が配置されることができる。

【0044】

この場合、外部電極に交流が印加される際に、電流の経路が長いため、電流ループがより大きく形成されることがあり、誘導磁場の大きさが大きくなってインダクタンスが増加する可能性がある。

【0045】

上記の問題を解決すべく、本発明の一実施形態によると、電流の経路を短くするために、セラミック本体１１０の幅方向において互いに向かい合う第５面Ｓ５及び第６面Ｓ６に第１及び第２外部電極１３１、１３２を配置することができる。

【0046】

この場合、第１及び第２外部電極１３１、１３２間の間隔が小さいため、電流経路が短くなり、これにより、電流ループが小さくなって、インダクタンスを減少させることができる。

【0047】

上記第１及び第２外部電極１３１、１３２は、上記セラミック本体１１０の幅方向の第５面Ｓ５及び第６面Ｓ６にそれぞれ配置され、且つ上記セラミック本体１１０の厚さ方向の第１面Ｓ１及び第２面Ｓ２に延びて配置されることができる。

【0048】

本発明の一実施形態によると、上記セラミック本体１１０の厚さ方向の第１面Ｓ１及び第２面Ｓ２に配置された第１及び第２外部電極１３１、１３２の面積は、上記セラミック本体１１０の第１面Ｓ１及び第２面Ｓ２のそれぞれの面積に対して５０％以上を占めることができる。

【0049】

上記第１及び第２外部電極１３１、１３２は、上記セラミック本体１１１の外側に配置され、且つ導電性金属を含む第１電極層１３１ａ、１３２ａと、上記第１電極層１３１ａ、１３２ａ上に配置され、且つニッケル（Ｎｉ）を含む第１メッキ層１３１ｂ、１３２ｂと、上記第１メッキ層１３１ｂ、１３２ｂ上に配置され、且つスズ（Ｓｎ）を含む第２メッキ層１３１ｃ、１３２ｃと、を含む。

【0050】

図４を参照すると、上記メッキ層は２層構造であることができ、ニッケル（Ｎｉ）を含む第１メッキ層１３１ｂ、１３２ｂと、上記第１メッキ層１３１ｂ、１３２ｂ上に配置され、且つスズ（Ｓｎ）を含む第２メッキ層１３１ｃ、１３２ｃと、を含むが、必ずしもこれに制限されるものではない。

【0051】

上記第１電極層１３１ａ、１３２ａは、導電性金属及びガラスを含むことができる。

【0052】

静電容量を形成するために、上記第１及び第２外部電極１３１、１３２が上記セラミック本体１１０の幅方向の第５面Ｓ５及び第６面Ｓ６にそれぞれ形成されることができ、上記第１及び第２外部電極１３１、１３２に含まれる上記第１電極層１３１ａ、１３２ａが上記第１及び第２内部電極１２１、１２２と電気的に連結されることができる。

【0053】

上記第１電極層１３１ａ、１３２ａは、上記第１及び第２内部電極１２１、１２２と同一の材質の導電性物質で形成されることができるが、これに制限されるものではなく、例えば、銅（Ｃｕ）、銀（Ａｇ）、ニッケル（Ｎｉ）、及びこれらの合金からなる群より選択された一つ以上の導電性金属を含むことができる。

【0054】

本発明の第１実施形態によると、上記第１電極層１３１ａ、１３２ａは、導電性金属としてニッケル（Ｎｉ）を含むことができる。

【0055】

上記第１電極層１３１ａ、１３２ａは、上記導電性金属粉末にガラスフリットを添加して設けられた導電性ペーストを塗布した後、焼成することにより形成することができる。

【0056】

すなわち、上記第１電極層１３１ａ、１３２ａは、導電性金属及びガラスを含む焼成型電極層であることができる。

【0057】

本発明の第１実施形態によると、上記第１及び第２外部電極１３１、１３２は、上記第１電極層１３１ａ、１３２ａ上に配置され、且つニッケル（Ｎｉ）を含む第１メッキ層１３１ｂ、１３２ｂと、上記第１メッキ層１３１ｂ、１３２ｂ上に配置され、且つスズ（Ｓｎ）を含む第２メッキ層１３１ｃ、１３２ｃと、を含む。

【0058】

本発明の一実施形態によると、上記積層セラミックキャパシタは、厚さＴが１１０μｍ以下であってもよい。

【0059】

最近、厚さが１１０μｍ以下の薄い積層セラミックキャパシタは、基板の実装密度が高密度化しているためその需要が増加している。しかし、厚さが１１０μｍ以下の薄い積層セラミックキャパシタは、脆性が大きく、破壊強度が低いという問題がある。

【0060】

上記の低い破壊強度は、積層セラミックキャパシタの測定、選別、及びテーピング工程中の破損及び実装過程における破損可能性を増加させる。

【0061】

上記のように厚さが１１０μｍ以下の薄い積層セラミックキャパシタにおける低い破壊強度を向上させるために、本発明の一実施形態によると、スズ（Ｓｎ）を含む第２メッキ層１３１ｃ、１３２ｃの厚さに対する、ニッケル（Ｎｉ）を含む第１メッキ層１３１ｂ、１３２ｂの厚さの比を調整することにより、薄い厚さの積層セラミックキャパシタの破壊強度を増加させることができる。

【0062】

本発明の一実施形態によると、上記スズ（Ｓｎ）を含む第２メッキ層１３１ｃ、１３２ｃの厚さｔ２に対する、ニッケル（Ｎｉ）を含む第１メッキ層１３１ｂ、１３２ｂの厚さｔ１の比ｔ１／ｔ２が１．０～９．０を満たすように調整することにより、１１０μｍ以下の薄い厚さの積層セラミックキャパシタの破壊強度を増加させ、工程中の破損やクラック発生による信頼性低下を防止することができる。

【0063】

すなわち、本発明の一実施形態によると、ニッケル（Ｎｉ）を含む第１メッキ層の厚さを、スズ（Ｓｎ）を含む第２メッキ層の厚さよりも厚く形成することにより、１１０μｍ以下の薄い厚さの積層セラミックキャパシタの破壊強度を増加させることができる。

【0064】

従来は、ニッケル（Ｎｉ）を含む第１メッキ層の厚さと、スズ（Ｓｎ）を含む第２メッキ層の厚さとの差が大きくなかったが、積層セラミックキャパシタの厚さが薄くなるにつれて、キャパシタの破壊強度は、メッキ層厚さの二乗に比例して減少するため、メッキ層の厚さを一定レベルに確保する必要がある。

【0065】

しかし、キャパシタの破壊強度を向上させるためにメッキ層の厚さを過度に増加させる場合には、外部電極が占める部分が増加するため、高容量の積層セラミックキャパシタの実現が難しいという問題がある。

【0066】

本発明の一実施形態によると、１１０μｍ以下の薄い厚さの積層セラミックキャパシタの破壊強度を増加させ、且つ高容量の積層セラミックキャパシタを実現するために、限られたメッキ層の厚さにおいて、第１メッキ層と第２メッキ層の厚さの好ましい比を導出した。

【0067】

本発明の一実施形態によると、厚さが１１０μｍ以下の薄い積層セラミックキャパシタにおいて、スズ（Ｓｎ）を含む第２メッキ層１３１ｃ、１３２ｃの厚さｔ２に対する、ニッケル（Ｎｉ）を含む第１メッキ層１３１ｂ、１３２ｂの厚さｔ１の比ｔ１／ｔ２を決定することを特徴とする。一方、厚さが１１０μｍを超える従来構造の積層セラミックキャパシタでは、工程中の破損やクラックの発生の問題が存在しないか、又は上記本発明の数値が適用されないことがある。

【0068】

上記のスズ（Ｓｎ）を含む第２メッキ層１３１ｃ、１３２ｃの厚さｔ２に対する、ニッケル（Ｎｉ）を含む第１メッキ層１３１ｂ、１３２ｂの厚さｔ１の比ｔ１／ｔ２が１．０未満の場合には、外部電極の厚さに対する破壊強度の増加効果が十分ではないという問題がある。

【0069】

一方、上記スズ（Ｓｎ）を含む第２メッキ層１３１ｃ、１３２ｃの厚さｔ２に対する、ニッケル（Ｎｉ）を含む第１メッキ層１３１ｂ、１３２ｂの厚さｔ１の比ｔ１／ｔ２が９．０を超えると、セラミック本体１１０の厚さに対する、外部電極が占める厚さの比が大きすぎるため、高容量の積層セラミックキャパシタを実現することができなくなる。

【0070】

本発明の一実施形態によると、上記第１メッキ層１３１ｂ、１３２ｂと第２メッキ層１３１ｃ、１３２ｃの厚さの合計は１０μｍ以下であってもよい。

【0071】

本発明の一実施形態によると、１１０μｍ以下の薄い厚さの積層セラミックキャパシタの破壊強度を増加させ、且つ高容量の積層セラミックキャパシタを実現するために、上記スズ（Ｓｎ）を含む第２メッキ層１３１ｃ、１３２ｃの厚さｔ２に対する、ニッケル（Ｎｉ）を含む第１メッキ層１３１ｂ、１３２ｂの厚さｔ１の比ｔ１／ｔ２が１．０～９．０を満たすとともに、上記第１メッキ層１３１ｂ、１３２ｂと第２メッキ層１３１ｃ、１３２ｃの厚さの合計は、１０μｍ以下となるようにすることができる。

【0072】

上記第１メッキ層１３１ｂ、１３２ｂと第２メッキ層１３１ｃ、１３２ｃの厚さの合計が１０μｍを超えると、セラミック本体１１０の厚さに対する、外部電極が占める厚さの比が大きすぎるため、高容量の積層セラミックキャパシタを実現することができなくなる。

【0073】

図５は本発明の第２実施形態による図１のＩ－Ｉ'線に沿った断面図である。

【0074】

上述のように、上記メッキ層は２層構造であることができる。これにより、 上記メッキ層はそれぞれ、第１メッキ層１３１ｂ、１３２ｂと、第２メッキ層１３１ｃ、１３２ｃと、を含むことができる。

【0075】

図５を参照すると、本発明の第２実施形態による積層セラミックキャパシタにおいて、上記第１及び第２外部電極１３１、１３２は、上記第１電極層１３１ａ、１３２ａと、その上部に配置された第１メッキ層１３１ｂ、１３２ｂの間に、銅（Ｃｕ）を含む第３メッキ層１３１ｄ、１３２ｄがさらに配置されることができる。

【0076】

本発明の一実施形態によると、上記セラミック本体１１０の厚さ方向の第１面Ｓ１及び第２面Ｓ２に配置された第１及び第２外部電極１３１、１３２の面積が、上記セラミック本体１１０の第１面Ｓ１及び第２面Ｓ２のそれぞれの面積に対して５０％以上を占めることができる。

【0077】

図６は本発明の他の実施形態による積層セラミックキャパシタを示す斜視図であり、図７は本発明の第３実施形態による図６のＩＩ－ＩＩ'線に沿った断面図である。

【0078】

図６及び図７を参照すると、本発明の他の実施形態による積層セラミックキャパシタ２００は、上記本発明の第１実施形態による積層セラミックキャパシタ１００において、第１及び第２外部電極２３１、２３２がそれぞれ、上記セラミック本体２１０の第１面Ｓ１及び第２面Ｓ２において互いに離隔して配置され、且つ第１面Ｓ１に配置された第１外部電極２３１と第２面Ｓ２に配置された第１外部電極２３１は、セラミック本体２１０の内部に貫通配置された第１ビア２４１を介して互いに連結され、第１面Ｓ１に配置された第２外部電極２３２と第２面Ｓ２に配置された第２外部電極２３２は、セラミック本体２１０の内部に貫通配置された第２ビア２４２を介して互いに連結されることができる。

【0079】

第１外部電極２３１は、上記セラミック本体２１０の第１面Ｓ１及び第２面Ｓ２に配置されることができる。

【0080】

上記セラミック本体２１０の第１面Ｓ１に配置された第１外部電極２３１と第２面Ｓ２に配置された第１外部電極２３１は、セラミック本体２１０の内部に貫通配置された第１ビア２４１を介して互いに連結されることができる。

【0081】

一方、第２外部電極２３２は、上記セラミック本体２１０の第１面Ｓ１及び第２面Ｓ２に配置され、且つ第１外部電極２３１と離隔して配置されることができる。

【0082】

本発明の第３実施形態によると、上記第１及び第２外部電極２３１、２３２はそれぞれ、上記セラミック本体２１０の第１面Ｓ１及び第２面Ｓ２において互いに離隔して配置され、且つ上記セラミック本体２１０の長さ方向に配置され、これに制限されるものではないが、例えば、上記セラミック本体２１０の第１面Ｓ１又は第２面Ｓ２と第３面Ｓ３及び第４面Ｓ４との境界まで形成されることができる。

【0083】

また、上記第１外部電極２３１及び第２外部電極２３２はそれぞれ、上記セラミック本体２１０の第１面Ｓ１及び第２面Ｓ２において互いに離隔して配置され、且つ幅方向において向かい合いながら配置されることができる。

【0084】

上記第１ビア２４１は、第１内部電極２２１と連結され、且つ第２内部電極２２２と絶縁される。また、上記第２ビア２４２は、第２内部電極２２２と連結され、且つ第１内部電極２２１と絶縁される。

【0085】

上記セラミック本体２１０の第１面Ｓ１に配置された第１外部電極２３１と第２面Ｓ２に配置された第１外部電極２３１は、上記セラミック本体２１０の内部に貫通配置された第１ビア２４１を介して互いに連結され、第１ビア２４１は、第１内部電極２２１と連結され、且つ第２内部電極２２２と絶縁されるため、上記第１外部電極２３１が第１内部電極２２１と電気的に連結されることができる。

【0086】

一方、上記セラミック本体２１０の第１面Ｓ１に配置された第２外部電極２３２と第２面Ｓ２に配置された第２外部電極２３２は、上記セラミック本体２１０の内部に貫通配置された第２ビア２４２を介して互いに連結され、第２ビア２４２は、第２内部電極２２２と連結され、且つ第１内部電極２２１と絶縁されるため、上記第２外部電極２３２が第２内部電極２２２と電気的に連結されることができる。

【0087】

本発明の第３実施形態によると、第１内部電極２２１及び第２内部電極２２２は、セラミック本体２１０の側面に露出せず、上記セラミック本体２１０を厚さ方向に貫通する第１ビア２４１及び第２ビア２４２を介して第１及び第２外部電極２３１、２３２とそれぞれ連結されることができる。

【0088】

本発明の第３実施形態による積層セラミックキャパシタの場合にも、第１外部電極２３１及び第２外部電極２３２がそれぞれ、上記セラミック本体２１０の第１面Ｓ１及び第２面Ｓ２において互いに離隔して配置され、且つ幅方向において互いに向かい合いながら配置されるため、ＲＧＣ（Ｒｅｖｅｒｓｅ Ｇｅｏｍｅｔｒｙ Ｃａｐａｃｉｔｏｒ）又はＬＩＣＣ（Ｌｏｗ Ｉｎｄｕｃｔａｎｃｅ Ｃｈｉｐ Ｃａｐａｃｉｔｏｒ）を実現することができる。

【0089】

上記第１ビア２４１及び第２ビア２４２は、第１及び第２内部電極２２１、２２２を貫通するように上記セラミック本体２１０にホールを形成し、導電性物質を充填して形成することができる。ここで、上記導電性物質は、導電性ペーストを塗布するか、又はメッキなどの方法を用いることができる。この場合、セラミック本体２１０のホールは、セラミックグリーンシートにレーザー工法やパンチングなどで形成するか、又は焼成後の積層体にホール加工を行うことによって得ることができる。

【0090】

本発明の第３実施形態による積層セラミックキャパシタ２００は、第１及び第２内部電極２２１、２２２がそれぞれ第１ビア２４１及び第２ビア２４２を介して第１外部電極２３１及び第２外部電極２３２と連結されるため、第１及び第２内部電極２２１、２２２が重なる面積を最大限に大きくすることができる。

【0091】

これにより、従来の誘電体層及び内部電極の厚さを薄くして内部電極の積層数を増加させるなどの方法を適用しなくても、キャパシタの容量を増加させることができる。また、第１ビア２４１及び第２ビア２４２を介して同一の種類の内部電極が互いに電気的に連結されるため、積層セラミックキャパシタの厚さが１１０μｍ以下の超薄膜製品の場合にも、内部電極の連結性を向上させることができる。

【0092】

本発明の第３実施形態によると、上記第１及び第２外部電極２３１、２３２は、導電性金属を含む第１電極層２３１ａ、２３２ａと、上記第１電極層２３１ａ、２３２ａ上に配置され、且つニッケルを含む第１メッキ層２３１ｂ、２３２ｂと、上記第１メッキ層２３１ｂ、２３２ｂ上に配置され、且つスズ（Ｓｎ）を含む第２メッキ層２３１ｃ、２３２ｃと、を含む。

【0093】

また、上記スズ（Ｓｎ）を含む第２メッキ層２３１ｃ、２３２ｃの厚さｔ２に対する、ニッケル（Ｎｉ）を含む第１メッキ層２３１ｂ、２３２ｂの厚さｔ１の比ｔ１／ｔ２が１．０～９．０を満たすように調整することにより、１１０μｍ以下の薄い厚さの積層セラミックキャパシタの破壊強度を増加させ、工程中の破損やクラック発生による信頼性低下を防止することができる。

【0094】

上記本発明の他の実施形態による積層セラミック電子部品についての説明のうち、上述した本発明の一実施形態による積層セラミック電子部品についての説明と同一の部分は、重複説明を避けるために省略する。

【0095】

図８は本発明の第４実施形態による図６のＩＩ－ＩＩ'線に沿った断面図である。

【0096】

上述のように、本発明の第３実施形態によると、上記メッキ層は２層構造であることができる。これにより、上記メッキ層はそれぞれ、第１メッキ層２３１ｂ、２３２ｂと、第２メッキ層２３１ｃ、２３２ｃと、を含むことができる。

【0097】

これに対し、図８を参照すると、本発明の第４実施形態による積層セラミックキャパシタにおいて、上記第１及び第２外部電極２３１、２３２は、上記第１電極層２３１ａ、２３２ａと、その上部に配置された第１メッキ層２３１ｂ、２３２ｂの間に、銅（Ｃｕ）を含む第３メッキ層２３１ｄ、２３２ｄがさらに配置されることができる。

【0098】

本発明の第３及び第４実施形態によると、上記セラミック本体２１０の厚さ方向の第１面Ｓ１及び第２面Ｓ２に配置された第１及び第２外部電極２３１、２３２の面積が、上記セラミック本体２１０の第１面Ｓ１及び第２面Ｓ２のそれぞれの面積に対して５０％以上を占めることができる。

【0099】

図９は本発明の第５実施形態による図１のＩ－Ｉ'線に沿った断面図である。

【0100】

図９を参照すると、本発明の第５実施形態による積層セラミックキャパシタ１００は、誘電体層１１１を有し、上記誘電体層１１１を間に挟んで互いに向かい合うように配置される第１内部電極１２１及び第２内部電極１２２を含み、互いに向かい合う第１面Ｓ１及び第２面Ｓ２、上記第１面Ｓ１及び第２面Ｓ２と連結され、且つ互いに向かい合う第３面Ｓ３及び第４面Ｓ４、及び上記第１面Ｓ１～第４面Ｓ４と連結され、且つ互いに向かい合う第５面Ｓ５及び第６面Ｓ６を有するセラミック本体１１０と、上記セラミック本体１１０の外側に配置され、且つ第１内部電極１２１と電気的に連結される第１外部電極１３１'、及び上記第２内部電極１２２と電気的に連結される第２外部電極１３２'と、を含み、上記第１及び第２外部電極１３１'、１３２'は、導電性金属を含む第１電極層１３１ａ'、１３２ａ'と、上記第１電極層１３１ａ'、１３２ａ'上に配置され、且つ銅（Ｃｕ）を含むメッキ層１３１ｂ'、１３２ｂ'と、を含み、上記銅（Ｃｕ）を含むメッキ層１３１ｂ'、１３２ｂ'の厚さｔ４に対する、第１電極層の厚さｔ３の比ｔ３／ｔ４が１．０～９．０を満たす。

【0101】

本発明の第５実施形態による積層セラミックキャパシタにおいて、第１及び第２外部電極１３１'、１３２'は、導電性金属を含む第１電極層１３１ａ'、１３２ａ'上に銅（Ｃｕ）を含むメッキ層１３１ｂ'、１３２ｂ'を含むため、基板内蔵用の積層セラミックキャパシタとして用いることができる。

【0102】

本発明の第５実施形態によると、上記第１及び第２外部電極１３１'、１３２'が最外側に銅（Ｃｕ）を含むメッキ層１３１ｂ'、１３２ｂ'を含むため、基板内のビアの材質である銅（Ｃｕ）との電気的連結に優れる。

【0103】

すなわち、本発明の第５実施形態による積層セラミックキャパシタ１００は、プリント回路基板内蔵用として基板上に実装されず、上記積層セラミックキャパシタの上記銅（Ｃｕ）を含むメッキ層１３１ｂ'、１３２ｂ'が銅（Ｃｕ）材質であるビア（ｖｉａ）を介して基板内で電気的に連結されるため、基板内のビアの材質である銅（Ｃｕ）との電気的連結性に優れる。

【0104】

以下では、本発明の一実施形態による積層セラミック電子部品の製造方法について説明するが、これに制限されるものではない。

【0105】

本発明の一実施形態による積層セラミック電子部品の製造方法は、先ず、チタン酸バリウム（ＢａＴｉＯ_３）などの粉末を含んで形成されたスラリーをキャリアフィルム（ｃａｒｒｉｅｒ ｆｉｌｍ）上に塗布及び乾燥して、複数のセラミックグリーンシートを設けることにより、誘電体層を形成することができる。

【0106】

上記セラミックグリーンシートは、セラミック粉末、バインダー、溶剤を混合してスラリーを製造し、上記スラリーをドクターブレード法で数μｍの厚さを有するシート（ｓｈｅｅｔ）状に製作することができる。

【0107】

次に、ニッケル粒子の平均サイズが０．１～０．２μｍであり、４０～５０重量部のニッケル粉末を含む内部電極用の導電性ペーストを設けることができる。

【0108】

上記グリーンシート上に上記内部電極用の導電性ペーストをスクリーン印刷工法で塗布して内部電極を形成した後、内部電極パターンが配置されたグリーンシートを積層してセラミック本体１１０を製造した。

【0109】

次に、上記セラミック本体の外側に導電性金属及びガラスを含む第１電極層を形成することができる。

【0110】

上記導電性金属は、特に制限されるものではないが、例えば、銅（Ｃｕ）、銀（Ａｇ）、ニッケル（Ｎｉ）、及びこれらの合金からなる群より選択された一つ以上であってもよい。

【0111】

本発明の一実施形態では、上記導電性金属としてニッケル（Ｎｉ）を用いることで、第１電極層を形成することができる。

【0112】

上記ガラスは、特に制限されるものではないが、一般の積層セラミックキャパシタの外部電極の製作に用いられるガラスと同一の組成を有する物質が用いられることができる。

【0113】

上記第１電極層は、上記セラミック本体の上下面と端部に形成されるため、上記第１及び第２内部電極とそれぞれ電気的に連結されることができる。

【0114】

上記第１電極層は、第１導電性金属に比べてガラスを５体積％以上含むことができる。

【0115】

次に、上記第１電極層上にニッケル（Ｎｉ）を含む第１メッキ層を形成することができる。

【0116】

その後、上記第１メッキ層上にスズ（Ｓｎ）を含む第２メッキ層を形成することができる。

【0117】

以下、下記表１は、外部電極に含まれる第１メッキ層と第２メッキ層の厚さの比に対するチップ強度（Ｎ）を測定したものである。

【0118】

外部電極に含まれる第１メッキ層と第２メッキ層の厚さの比に対するチップ強度（Ｎ）の測定結果を示す値が１．７０Ｎ未満の場合には、チップ強度が低いため、比較例として選定した。

【0119】

【表1】

＊：比較例

【0120】

上記表１において、サンプル１～４は、上記スズ（Ｓｎ）を含む第２メッキ層１３１ｃ、１３２ｃの厚さｔ２に対する、ニッケル（Ｎｉ）を含む第１メッキ層１３１ｂ、１３２ｂの厚さｔ１の比ｔ１／ｔ２が１．０未満の場合であって、上記サンプル１～４からは、外部電極の厚さに対する破壊強度が低く、破壊強度の増加効果が十分ではないという問題があることが分かる。

【0121】

一方、サンプル５～９は、上記スズ（Ｓｎ）を含む第２メッキ層１３１ｃ、１３２ｃの厚さｔ２に対する、ニッケル（Ｎｉ）を含む第１メッキ層１３１ｂ、１３２ｂの厚さｔ１の比ｔ１／ｔ２が１．０～９．０を満たす本発明の実施例であって、上記本発明の実施例によると、１１０μｍ以下の薄い厚さの積層セラミックキャパシタの破壊強度を増加させ、工程中の破損やクラック発生による信頼性低下を防止することができる。

【0122】

また、サンプル１０は、上記スズ（Ｓｎ）を含む第２メッキ層１３１ｃ、１３２ｃの厚さｔ２に対する、ニッケル（Ｎｉ）を含む第１メッキ層１３１ｂ、１３２ｂの厚さｔ１の比ｔ１／ｔ２が９．０を超える場合であって、上記サンプル１０からは、セラミック本体１１０の厚さに対する、外部電極が占める厚さの比が大きすぎるため、高容量の積層セラミックキャパシタを実現することができないことが分かる。

【0123】

以上、本発明の実施形態について詳細に説明したが、本発明の範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。

【符号の説明】

【0124】

１００ 積層セラミック電子部品
１１０ セラミック本体
１１１ 誘電体層
１２１、１２２ 第１及び第２内部電極
１３１、１３２ 第１及び第２外部電極
１３１ａ、１３２ａ 第１電極層
１３１ｂ、１３２ｂ、１３１ｃ、１３２ｃ メッキ層

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】