特許 7376017 量子化器出力コードに基づくプリチャージを伴うデルタシグマコンバータ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-10-30

(45)【発行日】2023-11-08

(54)【発明の名称】量子化器出力コードに基づくプリチャージを伴うデルタシグマコンバータ

(51)【国際特許分類】

   H03M 3/02 20060101AFI20231031BHJP

   H03M 1/12 20060101ALI20231031BHJP

【ＦＩ】

H03M3/02

H03M1/12 C

【請求項の数】 13

(21)【出願番号】P 2020542942

(86)(22)【出願日】2019-02-11

(65)【公表番号】

(43)【公表日】2021-08-05

(86)【国際出願番号】 US2019017412

(87)【国際公開番号】W WO2019157414

(87)【国際公開日】2019-08-15

【審査請求日】2022-02-07

(31)【優先権主張番号】62/628,305

(32)【優先日】2018-02-09

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】16/121,906

(32)【優先日】2018-09-05

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】507107291

【氏名又は名称】テキサス インスツルメンツ インコーポレイテッド

(74)【代理人】

【識別番号】230129078

【弁護士】

【氏名又は名称】佐藤 仁

(72)【発明者】

【氏名】アミット クマール グプタ

(72)【発明者】

【氏名】ペン カオ

【審査官】阿部 弘

(56)【参考文献】

【文献】米国特許第０７４８９２６３（ＵＳ，Ｂ１）

【文献】米国特許出願公開第２００６／００８２４８１（ＵＳ，Ａ１）

【文献】米国特許第０８９０７８２９（ＵＳ，Ｂ１）

【文献】特開２００５－２１０１８２（ＪＰ，Ａ）

【文献】韓国公開特許第１０－２００７－００６５４０３（ＫＲ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０３Ｍ ３／０２

Ｈ０３Ｍ １／１２

(57)【特許請求の範囲】

【請求項1】

アナログデジタルコンバータ（ＡＤＣ）デバイスであって、
デルタシグマ変調器であって、
少なくとも１つの積分器と、
前記少なくとも１つの積分器の出力を受け取るように構成される量子化器と、
各々が前記少なくとも１つの積分器の入力ノードに選択的に結合される、デジタルアナログコンバータ（ＤＡＣ）コンデンサバンクとサンプリングコンデンサバンクとプリチャージコンデンサバンクとを含む、コンデンサモジュールと、
前記プリチャージコンデンサバンクに選択的に結合されるプリチャージ信号生成器であって、前記プリチャージコンデンサバンクを充電するためにプリチャージ信号を生成するように構成され、前記プリチャージ信号が、式：プリチャージ信号＝（量子化器出力コード×基準電圧×重み付け係数）／２ ^Ｎ－１ 、によって与えられ、Ｎが前記量子化器内のビットの数に依存する、前記プリチャージ信号生成器と、
を有する、前記デルタシグマ変調器を含む、ＡＤＣデバイス。

【請求項2】

請求項１に記載のＡＤＣデバイスであって、
前記重み付け係数が事前に定義された値である、デバイス。

【請求項3】

請求項１に記載のＡＤＣデバイスであって、
前記重み付け係数が調節可能である、デバイス。

【請求項4】

請求項１に記載のＡＤＣデバイスであって、
前記プリチャージコンデンサバンクが、入力ノードと出力ノードとの間に並列に結合される複数のプリチャージコンデンサを含み、前記入力ノードと前記出力ノードとの間に並列に結合される前記複数のプリチャージコンデンサの量が調節可能である、ＡＤＣデバイス。

【請求項5】

請求項４に記載のＡＤＣデバイスであって、
前記入力ノードと前記出力ノードとの間に並列に結合される前記複数のプリチャージコンデンサの量が、プログラム可能な利得信号に基づいて調節される、ＡＤＣデバイス。

【請求項6】

請求項１に記載のＡＤＣデバイスであって、
前記サンプリングコンデンサバンクが、入力ノードと出力ノードとの間に並列に結合される複数のサンプリングコンデンサを含み、前記入力ノードと前記出力ノードとの間に並列に結合される前記複数のサンプリングコンデンサの量が調節可能である、ＡＤＣデバイス。

【請求項7】

請求項６に記載のＡＤＣデバイスであって、
前記入力ノードと前記出力ノードとの間に並列に結合される前記複数のサンプリングコンデンサの量が、プログラム可能な利得信号に基づいて調節される、ＡＤＣデバイス。

【請求項8】

請求項７に記載のＡＤＣデバイスであって、
前記プリチャージコンデンサバンクの前記少なくとも１つの積分器の各入力ノードへの選択的結合と、前記サンプリングコンデンサバンクの前記少なくとも１つの積分器の各入力ノードへの選択的結合とを指令するように構成されるクロック位相生成器を更に含む、ＡＤＣデバイス。

【請求項9】

アナログデジタルコンバータ（ＡＤＣ）デバイスであって、
デルタシグマ変調器であって、
差動積分器と、
前記差動積分器に結合される量子化器と、
第１の差動入力信号を受信する第１の差動入力信号ノードと、
第２の差動入力信号を受信する第２の差動入力信号ノードと、
第１のプリチャージ信号を受信する第１のプリチャージ信号ノードと、
第２のプリチャージ信号を受信する第２のプリチャージ信号ノードと、
前記差動積分器の入力に結合されるプリチャージ回路であって、
前記差動積分器に結合される第１の端子と、第２の端子とを有する第１のプリチャージコンデンサと、
前記差動積分器に結合される第１の端子と、第２の端子とを有する第２のプリチャージコンデンサと、
前記第１のプリチャージ信号ノードと前記第１のプリチャージコンデンサの第２の端子との間に結合される第１のスイッチと、
前記第２のプリチャージ信号ノードと前記第２のプリチャージコンデンサの第２の端子との間に結合される第２のスイッチと、
前記第１の差動入力信号ノードと前記第１のプリチャージコンデンサの第２の端子との間に結合される第３のスイッチと、
前記第２の差動入力信号ノードと前記第２のプリチャージコンデンサの第２の端子との間に結合される第４のスイッチと、
を含む、前記プリチャージ回路と、
含む、前記デルタシグマ変調器を含み、
前記第１及び第２のスイッチが、前記デルタシグマ変調器のためのサンプリング位相の第１の部分の間に閉じており、前記デルタシグマ変調器のための積分位相の間に開いており、
前記第３及び第４のスイッチが、前記デルタシグマ変調器のための前記サンプリング位相の第２の部分の間に閉じており、前記デルタシグマ変調器のための前記積分位相の間に開いている、ＡＤＣデバイス。

【請求項10】

請求項９に記載のＡＤＣデバイスであって、
前記プリチャージ回路が、
前記第１及び第２のプリチャージコンデンサの第２の端子に結合される第５のスイッチと、
前記第１のプリチャージコンデンサの第１の端子と前記差動積分器との間に結合される第６のスイッチと、
前記第２のプロチャージコンデンサの第１の端子と前記差動積分器との間に結合される７のスイッチと、
を更に含み、
前記第５、第６及び第７のスイッチが、前記デルタシグマ変調器のサンプリング位相の間に開いており、前記デルタシグマ変調器の積分位相の間に閉じている、ＡＤＣデバイス。

【請求項11】

請求項１０に記載のＡＤＣデバイスであって、
前記プリチャージ回路が、前記第１のプリチャージコンデンサと前記第２のプリチャージコンデンサの第１の端子との間に結合される第８のスイッチを更に含み、
前記第８のスイッチが、前記デルタシグマ変調器の積分位相の間に開かれ、前記デルタシグマ変調器のサンプリング位相の間に閉じられる、ＡＤＣデバイス。

【請求項12】

アナログデジタル変換方法であって、
アナログ入力信号を受け取ることと、
デルタシグマ変調器サンプリング位相と積分位相とに基づいて前記アナログ入力信号に関する出力コードをつくることと、
前記出力コードに基づいてプリチャージ信号を生成することであって、前記プリチャージ信号が、式：プリチャージ信号＝（前記出力コード×基準電圧×重み付け係数）／２ ^Ｎ－１ 、によって与えられ、Ｎが前記出力コードのビットの数に依存する、前記生成することと、
前記生成されたプリチャージ信号に基づいて後続のデルタシグマ変調器サンプリング位相のためのプリチャージオペレーションを行うことと、
を含む、方法。

【請求項13】

請求項１２に記載の方法であって、
前記プリチャージオペレーションを行うことが、
前記プリチャージ信号に基づいてプリチャージコンデンサバンクを充電するために、前記サンプリング位相の第１の部分の間に前記プリチャージコンデンサバンクに関連する第１のセットのスイッチを閉じることと、
前記サンプリング位相の第２の部分の間に前記第１のセットのスイッチを開くことと、
前記プリチャージコンデンサバンクをアナログ入力信号ノードに放電するために、前記サンプリング位相の第２の部分の間に前記プリチャージコンデンサバンクに関連する第２のセットのスイッチを閉じることと、
を含む、方法。

【発明の詳細な説明】

【技術分野】

【0001】

異なる電気システム、又は電気システムを備える異なる構成要素は、アナログ信号又はデジタル信号で動作する。従って、デジタル信号をアナログ信号に及びその逆に変換することが継続的に必要とされている。アナログデジタルコンバータ（ＡＤＣ）の場合、アナログ入力信号がサンプリングされて、各サンプルについて表現するデジタル値が得られる。現在、データレート、電力消費、精度、解像度などの変動と共に利用可能な、多くの異なるＡＤＣのデバイストポロジー及び製品がある。

【0002】

ＡＤＣトポロジーの一つのタイプは、デルタシグマ（ΔΣ）トポロジーと呼ばれる。ΔΣトポロジーにおいて、入力信号はΔΣ変調器によってオーバーサンプリングされ、ΔΣ変調器の出力は、デジタル／デシメーションフィルタを通過して高解像度データストリーム出力を生成する。サンプリングレートは、典型的に、デジタル／デシメーションフィルタのデジタル出力よりも数百倍速い。従って、ΔΣトポロジーでは、個々のサンプルが時間にわたって蓄積され、デジタル／デシメーションフィルタを介して他の入力信号サンプルと「平均」される。

【0003】

ＡＤＣデバイスが、より大きな電気システムの一部として含まれる場合、ＡＤＣ入力による負荷がソースに与える影響を考慮する必要がある。例示の電気システムにおいて、ストレージ及び／又は分析のためにセンサのアナログ出力信号をデジタル信号に変換するために、ＡＤＣデバイスとともにセンサが用いられる。ＡＤＣデバイスが、高出力インピーダンスのソースから来る入力信号と確実に互換性があるようにするのを助けるため（例えば、高出力インピーダンスを備える受動センサからのアナログ出力信号が、ＡＤＣデバイスへの入力信号である場合）、ＡＤＣデバイストポロジーには、サンプリングのため、入力信号を増幅するかそれ以外の方式で入力信号の準備をするバッファを含むものがある。困ったことに、バッファベースのＡＤＣデバイストポロジーは、ＡＤＣコスト及びレイアウトサイズを増大させる。また、バッファは、電力消費を増やし、ＡＤＣノイズを増やす。高ソースインピーダンスの入力信号に関与するＡＤＣの場合、単にバッファをなくすことは実用可能な解決策ではない。ＡＤＣ設計を改善し、市場性のあるＡＤＣのデバイスを提供する取り組みが進行中である。

【発明の概要】

【0004】

少なくとも本開示の一例に従って、アナログデジタルコンバータ（ＡＤＣ）デバイスが、少なくとも１つの積分器を有するデルタシグマ変調器と、少なくとも１つの積分器の出力を受け取るように構成される量子化器とを含む。また、デルタシグマ変調器は、各々が少なくとも１つの積分器の入力ノードに選択的に結合される、デジタルアナログコンバータ（ＤＡＣ）コンデンサバンク、サンプリングコンデンサバンク、及びプリチャージコンデンサバンクを含む。また、デルタシグマ変調器は、プリチャージコンデンサバンクに選択的に結合されるプリチャージ信号生成器を含む。プリチャージ信号生成器は、量子化器の出力コードに少なくとも部分的に基づいてプリチャージコンデンサバンクを充電するためプリチャージ信号を生成するように構成される。

【0005】

本開示の少なくとも一例に従って、ＡＤＣデバイスが、積分器と、積分器の入力に結合されるプリチャージ回路とを有する、デルタシグマ変調器を含む。プリチャージ回路は、積分器に結合される第１の端子とスイッチを介してプリチャージ信号ノードに結合される第２の端子とを備える、プリチャージコンデンサを含む。デルタシグマ変調器のためのサンプリング位相の第１の部分の間、プリチャージ信号ノードは、プリチャージ信号をプリチャージコンデンサに搬送するように構成され、プリチャージ信号は、デルタシグマ変調器に関連する量子化器出力コードに少なくとも部分的に基づいている。デルタシグマ変調器のためのサンプリング位相の第２の部分の間、プリチャージコンデンサは入力信号ノードに結合される。

【0006】

本開示の少なくとも一例に従って、ＡＤＣ方法が、アナログ入力信号を受信することを含む。また、この方法は、デルタシグマ変調器サンプリング位相及び積分位相に基づいて、アナログ入力信号に関連する出力コードを生成することを含む。また、この方法は、出力コードに基づいてプリチャージ信号を生成することを含む。また、この方法は、生成されたプリチャージ信号に基づいて、後続のデルタシグマ変調器サンプリング位相のためのプリチャージオペレーションを行うことを含む。

【図面の簡単な説明】

【0007】

【図1】種々の例に従った、アナログデジタルコンバータ（ＡＤＣ）モジュールのブロック図を示す。

【0008】

【図2】種々の実施例に従った、デルタシグマ変調器に対する種々の構成要素の概略図を示す。

【0009】

【図3】種々の例に従った、デルタシグマ変調器に対する制御信号のタイミング図を示す。

【0010】

【図4】種々の例に従ったＡＤコンバータデバイスのブロック図を示す。

【0011】

【図5】種々の事例に従った、ＡＤＣ方法のフローチャートを示す。

【発明を実施するための形態】

【0012】

開示される例は、量子化器出力コードに基づくプリチャージを採用する、デルタシグマ（ΣΔ）アナログデジタルコンバータ（ＡＤＣ）トポロジー、デバイス、及び、方法に向けられている。例示のデルタシグマＡＤＣトポロジーには、デルタシグマ変調器及びフィルタが含まれる。より具体的には、例示のデルタシグマ変調器が、サンプリング回路と、１つ又は複数の積分器と、量子化器と、デジタルアナログコンバータ（ＤＡＣ）とを含み、ＤＡＣ出力は、サンプリングされるアナログ入力信号と組み合わされる。例示のデルタシグマＡＤＣトポロジーでは、量子化器からの出力コードは、本明細書に記載されるようにプリチャージオペレーションのために用いられる。出力コードはフィルタにも供給され、フィルタ出力はＡＤＣ出力に対応する。

【0013】

少なくとも幾つかの例において、プリチャージプロセスは、量子化器出力コード及び基準電圧に基づいてプリチャージ信号を生成することを含む（例えば、プリチャージ信号＝ビットストリーム×基準電圧）。また、幾つかの例において、プリチャージ信号は、システム／構成要素変動を考慮するように重み付けされる（例えば、プリチャージ信号＝ビットストリーム×基準電圧×重み付け係数）。生成されたプリチャージ信号は、デルタシグマ変調器のサンプリング位相の第１の部分の間、（例えば、プリチャージコンデンサバンクをプリチャージ信号ノードに結合することによって）プリチャージコンデンサバンクに印加される。デルタシグマ変調器のサンプリング位相の第２の部分において、プリチャージコンデンサバンクは、プリチャージ信号ノードの代わりにアナログ入力信号ノードに結合される。デルタシグマ変調器のサンプリング位相の第１の部分の間、アナログ入力信号ノードからの電荷移動は、概して、デルタシグマ変調器のサンプリング位相の第２の部分においてプリチャージコンデンサバンクからアナログ入力信号ノードに戻された電荷に等しい。従って、デルタシグマ変調器のサンプリング位相の間のプリチャージコンデンサバンク及び戦略的なスイッチングを用いること（例えば、サンプリング位相の第１の部分においてプリチャージ信号ノードに結合されることから、サンプリング位相の第２の部分においてアナログ入力信号ノードに結合されることへ切り替えること）で、アナログ入力信号ノードにおいて引き出される平均電流が減少し、その結果、プリチャージなしのデルタシグマＡＤＣトポロジーと比較して、入力インピーダンスがより高いデルタシグマＡＤＣトポロジーが得られる。本明細書に記載されるプリチャージ方式は、シングルビット量子化器又はマルチビット量子化器を備えるデルタシグマ変調器に対して機能する。よりよい理解のため、ビットストリーム（シングルビット量子化器）に基づくプリチャージを含む、種々のＡＤＣモジュール、デバイス、及び方法オプションについて、下記のように図を用いて説明する。

【0014】

図１は、種々の例に従ったＡＤＣモジュール１００のブロック図を示す。図示されているように、ＡＤＣモジュール１００は、フィルタ１５０に結合されるデルタシグマ変調器１０２を含む。より具体的には、デルタシグマ変調器１０２は積分器１０４を含む。積分器１０４の出力は、付加的な積分段を実施する任意の次段ブロック１４０に提供される。幾つかの例において、デルタシグマ変調器１０２は１つの集積段を採用する。他の例において、デルタシグマ変調器１０２は、２つ又はそれ以上の積分段を採用する。積分器１０４又は次段ブロック１４０からの出力は、量子化器１４２に供給され、量子化器１４２は、デジタル出力コードを生成する。幾つかの例において、量子化器１４２は、量子化器１４２への入力の符号（＋又は－）に応じて、正又は負の値を出力するコンパレータである。量子化器１４２からの出力コードは、量子化器１４２からの出力コードをフィルタリング及びダウンサンプリングするフィルタ１５０に供給されて、ＡＤＣモジュール１００のための出力が提供される。単一コンパレータを用いるシングルビット量子化器の場合、出力コードは、典型的にはビットストリームと呼ばれる。

【0015】

量子化器１４２からの出力コードは、プリチャージ信号生成器１１２にも供給される。シングルビットの例では、プリチャージ信号生成器１１２は、ビットストリームにＡＤＣモジュール１００のための基準電圧（Ｖ＿ＲＥＦ）を掛けることによって、プリチャージ信号を生成するように動作する。必要に応じて、重み付け係数（α）も、プリチャージ信号生成器１１２によって印加される（例えば、プリチャージ信号＝ビットストリーム×Ｖ_ＲＥＦ×α）。プリチャージ信号は、スイッチ１２８を介してプリチャージコンデンサバンク１１０に印加される。異なる例において、プリチャージコンデンサバンク１１０は、１つのコンデンサ又は並列の複数コンデンサを含む。幾つかの例において、プリチャージコンデンサバンク１１０は、並列コンデンサのどれがその入力ノード１７０及び出力ノード１７２に結合されるかを変更するためのスイッチも含む。一例において、プリチャージコンデンサバンク１１０のための異なる組み合わせの並列コンデンサが、調節可能（プログラム可能）な利得選択信号に基づいて選択される。

【0016】

図１に表わされるように、デルタシグマ変調器１０２は、また、サンプリングコンデンサバンク１０８を含む。異なる例において、サンプリングコンデンサバンク１０８は、１つのコンデンサ又は並列の複数コンデンサを含む。幾つかの例において、サンプリングコンデンサバンク１０８は、並列コンデンサのどれがその入力ノード１７４及び出力ノード１７６に結合されるかを変更するためのスイッチも含む。一例において、サンプリングコンデンサバンク１０８のための異なる組み合わせの並列コンデンサが、調節可能（プログラマブル）な利得選択信号に基づいて選択される。

【0017】

デルタシグマ変調器１０２のサンプリング位相の間、スイッチ１３０が閉じて、アナログ入力信号ノード１７８においてサンプリングコンデンサバンク１０８にアナログ入力信号を提供する。少なくとも幾つかの例において、デルタシグマ変調器１０２のためフィードバックループにおけるＤＡＣコンデンサバンク１４４によってデルタシグマフィードバックが提供される。サンプリング位相の間、サンプリングコンデンサバンク１０８は、アナログ入力信号に基づいて充電される。加えて、サンプリング位相の第１の部分の間、プリチャージ信号生成器１１２によって提供されるプリチャージ信号に基づいて、スイッチ１２８が閉じてプリチャージコンデンサバンク１１０の充電を可能にする。

【0018】

サンプリング位相の第２の部分の間、スイッチ１３０は閉じたままであり、スイッチ１２８は開き、スイッチ１３２は閉じている。従って、サンプリング位相の第２の部分において、プリチャージコンデンサバンク１１０は、スイッチ１３０が閉じている一方で、アナログ入力信号ノード１７８に結合し、その結果、サンプリング位相の第１の部分においてプリチャージコンデンサバンク１１０によって取得された電荷の少なくとも一部が、アナログ入力信号線１１４に渡される。

【0019】

デルタシグマ変調器１０２の積分位相において、スイッチ１２８、１３０、及び１３２は開いている。一方、サンプリング位相の間開いているスイッチ１２０、１２２、及び１２３は、積分位相の間閉じている。積分位相の場合、積分器１０４は、（例えば、スイッチ１２０、１２２、及び１２３を閉じることによって）サンプリングコンデンサバンク１０８、ＤＡＣコンデンサバンク１４４、及びプリチャージコンデンサバンク１１０に結合される。オペレーションにおいて、積分器１０４は、フィルタ１５０による後の除去のため、量子化ノイズをより高い周波数にシフトさせる。

【0020】

図１において、種々のスイッチ（例えば、スイッチ１２０、１２２、１２３、１２８、１３０、１３２）は、前述した異なる変調器位相（例えば、積分位相、サンプリング位相、サンプリング位相の第１の部分、サンプリング位相の第２の部分）に基づいて、各スイッチにオン／オフ制御信号を提供するデルタシグマ変調器クロック位相生成器１３４によって指令される。そのため、異なるスイッチはサンプリング位相スイッチに（例えば、スイッチ１２８及び１３０は、サンプリング位相の間閉じられる）に、積分位相スイッチ（例えば、スイッチ１２０、１２２、及び１２３は、積分位相の間閉じられる）に、サンプリング位相スイッチの第１の部分（例えば、スイッチ１２８は、サンプリング位相の第１の部分の間閉じられる）に、及びサンプリング位相スイッチの第２の部分（例えば、スイッチ１３２は、サンプリング位相の第２の部分の間閉じられる）に対応する。

【0021】

幾つかの例において、デルタシグマ変調器構成要素のオペレーション（例えば、クロック位相生成器１３４）及び／又はＡＤＣモジュール１００の他の構成要素は、ＡＤＣモジュール１００及び／又はストアされる命令に提供される外部制御信号１５２に基づいて調節可能である。一例において、デルタシグマ変調器１０２のための、サンプリング位相、サンプリング位相の第１の部分、サンプリング位相の第２の部分、積分位相のタイミングは、調節可能である。また、幾つかの例において、デルタシグマ変調器１０２及びフィルタ１５０を備えるＡＤＣモジュール１００は、差動シグナリングの場合において用いられる。

【0022】

図２は、種々の実施例に従った、デルタシグマ変調器２００（例えば、図１のデルタシグマ変調器１０２）に対する種々の構成要素の概略図を示す。より具体的には、デルタシグマ変調器２００のための構成要素は、差動シグナリングの場合のために配置される。図示されるように、デルタシグマ変調器２００は、差動積分器１０４Ａ（図１における積分器１０４の一例）、種々のコンデンサ（Ｃ１～Ｃ８）、種々のスイッチ（Ｓ１～Ｓ２０）、及び種々の信号ノード（Ｎ１～Ｎ１０）を含む。デルタシグマ変調器２００の場合、プリチャージオペレーションが、本明細書で説明されるようにビットストリームに基づく。図２のデルタシグマ変調器２００のために表される構成要素と、図１のデルタシグマ変調器１０２のために表される種々の構成要素との間の関係の説明を以下に示す。

【0023】

図２において、Ｃ２及びＣ３は、サンプリングコンデンサバンクの構成要素（例えば、図１のサンプリングコンデンサバンク１０８を参照）に対応し、Ｃ１及びＣ４は、ＤＡＣコンデンサバンクの構成要素（例えば、図１のＤＡＣコンデンサバンク１４４を参照）に対応し、Ｃ７及びＣ８は、プリチャージコンデンサバンク構成要素（例えば、図１のプリチャージコンデンサバンク１１０を参照）に対応する。また、Ｓ１～Ｓ８は、積分位相スイッチ（例えば、図１のスイッチ１２０、１２２、及び１２３を参照）に対応し、Ｓ９～１６は、サンプリング位相スイッチ（例えば、図１のスイッチ１３０を参照）に対応し、Ｓ１７及びＳ１８は、サンプリング位相スイッチの第１の部分（例えば、図１のスイッチ１２８を参照）に対応し、Ｓ１９及びＳ２０は、サンプリング位相スイッチの第２の部分（例えば、図１のスイッチ１３２を参照）に対応する。

【0024】

デルタシグマ変調器２００のサンプリング位相の間、以下のように、サンプリング位相制御信号（φ＿ＳＭＰ）を用いて種々のキャパシタが充電又は放電される。サンプリング位相の間Ｓ９が閉じられると、Ｃ１はＮ２に結合し、その結果、Ｎ２で利用可能な信号ＲＥＦＣＭ（共通モード基準）に基づいてＣ１が充電される。サンプリング位相の間Ｓ１０が閉じられると、Ｃ２はＮ３に結合し、その結果、Ｃ２は、Ｎ３で利用可能な信号ＩＮＰ（第１の差動アナログ入力信号）に基づいて充電される。サンプリング位相の間Ｓ１１が閉じられると、Ｃ３はＮ４に結合し、その結果、Ｃ３は、Ｎ４で利用可能な信号ＩＮＮ（第２の差動アナログ入力信号）に基づいて充電される。サンプリング位相の間Ｓ２が閉じられると、Ｃ４はＮ５に結合し、その結果、Ｃ４は、Ｎ５で利用可能な信号ＲＥＦＣＭ（ＡＤＣ基準電圧に対応する共通モード基準）に基づいて充電される。サンプリング位相の間Ｓ１４及びＳ１５が閉じられると、同相信号（ＩＮＣＭ、積分器１０４Ａのための入力共通モードに対応する）が、Ｃ１～Ｃ４のそれぞれの端子に提供される。サンプリング位相の間Ｓ１６が閉じられると、Ｃ７とＣ８のそれぞれの端子が結合される。

【0025】

サンプリング位相の間、サンプリング位相制御信号の第１の部分（φ＿ＳＭＰ１）が、種々のプリチャージオペレーションを制御するために用いられる。より具体的には、サンプリング位相の第１の部分の間Ｓ１７が閉じられると、Ｃ７はＮ７に結合し、その結果、Ｃ７は、Ｎ７で利用可能な信号ｂ×Ｖ＿ＲＥＦ×αに基づいて充電される。また、サンプリング位相の第１の部分の間Ｓ１８が閉じられると、Ｃ８はＮ１０に結合し、その結果、Ｃ８は、Ｎ１０で利用可能な信号－１×ｂ×Ｖ＿ＲＥＦ×αに基づいて充電される。シングルビット変調器の場合、ｂは＋１又は－１とすることができる。Ｎビット量子化器を備える変調器の場合、出力コード（ＯＣ）は－２^Ｎ-１から＋２^Ｎ-１まで変化する。そのような場合、Ｎ７上のプリチャージ信号はＯＣ×Ｖ＿ＲＥＦ×α×２^１-Ｎであり、Ｎ１０上のプリチャージ信号は－１×ＯＣ×Ｖ＿ＲＥＦ×α×２^１-Ｎである。

【0026】

図２において、Ｃ１及びＣ４は、単一ユニット要素を備えるシングルビットフィードバックＤＡＣ（図１におけるＤＡＣコンデンサバンク１４４の例）を表す。Ｎビット量子化器の場合、フィードバックＤＡＣ（図１におけるＤＡＣコンデンサバンク１４４の一例）は、２^Ｎユニット要素でＮビットである必要がある。図２に表される１ビット量子化器において、Ｃ１とＣ４及びそれぞれのスイッチＳ１、Ｓ９、Ｓ１２、及びＳ３が、シングルビットオペレーションに用いられる。２ビット量子化器の場合、Ｃ１は４つの同一コンデンサで置換され、関連するスイッチが用いられ得る。Ｃ１の差動対応物であるＣ４は、４つの同一のコンデンサで同様に置換され得、関連するスイッチが用いられ得る。３ビット量子化器の場合、Ｃ１とＣ４の各々が、８コンデンサと関連するスイッチで置換される。少なくとも幾つかの例において、プリチャージコンデンサバンク構成要素は、ＤＡＣコンデンサバンク構成要素の複製である。従ってＮビット量子化器の場合、それぞれのプリチャージコンデンサバンク（例えば、プリチャージコンデンサバンク１１０）は、同じ出力コード及びフィードバックＤＡＣへの基準を用いてプリチャージされる２^Ｎユニット要素を有し得る。

【0027】

前述のように、プリチャージ信号はαに基づいて調節可能である。理想的な回路の場合、α=１となる。実際の回路設計では、有限の電荷注入及びスイッチからのクロックフィードスルーにより、何らかの付加的な電荷が入力源に伝達され、非常に高いインピーダンスを達成するためにはαを調節する必要がある。

【0028】

サンプリング位相における後の時間において、プリチャージオペレーションを完了するためにサンプリング位相制御信号の第２の部分（φ＿ＳＭＰ２）が用いられる。より具体的には、サンプリング位相の第２の部分の間Ｓ１９が閉じられると、Ｃ７はＮ８（第１の差動アナログ入力信号ノード）に結合し、その結果、Ｃ７はその電荷をサンプリング位相の第１の部分からＮ８に放電する（注：Ｎ３とＮ８は、同じであるか又は共に結合される）。同様に、サンプリング位相の第２の部分の間Ｓ２０が閉じられると、Ｃ８はＮ９（第２の差動アナログ入力信号ノード）に結合し、その結果、Ｃ８はその電荷をサンプリング位相の第１の部分からＮ９に放電する（注記、Ｎ４とＮ９は、同じであるか又は共に結合される）。

【0029】

デルタシグマ変調器２００の積分位相の間、以下のように積分位相制御信号（φ＿ＩＮＴ）を用いて種々のコンデンサが充放電される。積分位相の間Ｓ１が閉じられると、Ｃ１はＮ１に結合し、その結果、Ｃ１は、Ｎ１で利用可能な信号ｂ×Ｖ＿ＲＥＦに基づいて充電される。積分位相の間Ｓ３が閉じられると、Ｃ４はＮ６に結合し、その結果、Ｃ４は、Ｎ６で利用可能な信号－１×ｂ×Ｖ＿ＲＥＦに基づいて充電される。積分位相の間Ｓ１、Ｓ２、Ｓ３、Ｓ４、及びＳ５が閉じられると、Ｃ１～Ｃ４はそれぞれの電荷を差動積分器１０４Ａに供給する。同様に、積分位相の間Ｓ６、Ｓ７、及びＳ８が閉じられると、Ｃ７及びＣ８はそれぞれの電荷を差動積分器１０４Ａに供給する。図３は、種々の例に従ったデルタシグマ変調器に対する制御信号のタイミング図３００を示す。図示のように、制御信号は、図２において紹介されたφ＿ＳＭＰ、φ＿ＩＮＴ、φ＿ＳＭＰ１、及びφ＿ＳＭＰ２を含む。タイミング図３００の場合、各制御信号の高状態は、関連するスイッチを閉じることに対応し、各制御信号の低状態は、関連するスイッチを開くことに対応する。タイミング図３００に示すように、φ＿ＳＭＰが高状態にあるとき、φ＿ＩＮＴは低状態にあり、その逆も同様である。同様に、φ＿ＳＭＰ１が高状態にあるとき、φ＿ＩＮＴは低状態にあり、その逆も同様である。同様に、φ＿ＳＭＰ２が高状態にあるとき、φ＿ＩＮＴは低状態にあり、その逆も同様である。少なくとも幾つかの例において、φ＿ＩＮＴと他の制御信号（φ＿ＳＭＰ、φ＿ＳＭＰ１、φ＿ＳＭＰ２）のエッジの間にいくらかのオフセットがある。図示のように、φ＿ＳＭＰ１の高状態は、φ＿ＳＭＰの高状態の第１の部分と重なる。また、φ＿ＳＭＰ２の高状態は、φ＿ＳＭＰの高状態の第２の部分と重なる。φ＿ＳＭＰ１、φ＿ＳＭＰ２は重ならない信号である。

【0030】

図４は、種々の例に従ったＡＤＣデバイス４００のブロック図を示す。図示されるように、ＡＤＣデバイスは種々のＡＤＣモジュール１００Ａ～１００Ｈを含み、ＡＤＣモジュール１００Ａ～１００Ｈの各々は、図１のＡＤＣモジュール１００の一例である。異なるＡＤＣのデバイス例において、ＡＤＣモジュールの数は変化する。ＡＤＣデバイス４００はまた、Ｖ＿ＲＥＦを提供するための電圧基準を含む種々の構成要素を含み、Ｖ＿ＲＥＦはモジュール１００Ａ～１００Ｈの各々に提供される。ＡＤＣモジュール１００Ａ～１００Ｈの各々は、それぞれの信号線を介して受け取ったアナログ入力をデジタル化するように動作する。図４の例では、ＭＵＸ４０４が内部及び／又は外部信号をＡＤＣチャネルに配路する。他の例において、ＭＵＸ４０４は省かれる。また、ＡＤＣデバイス４００は、ＡＤＣモジュール１００Ａ～１００Ｈからのデジタル出力を受信、格納、及び／又は分析するコントローラ４０２を含む。異なる例において、コントローラ４０２のオペレーション及びクロックレート（発振器４０６に基づく）は変化する。デジタルシグナリングを介して他の構成要素と通信するために、ＡＤＣデバイス４００は、シリアル・ペリフェラル・インタフェース（ＳＰＩ）及び種々の入力／出力（図４にＧＰＩＯ及び制御と標示されている）を含む。

【0031】

幾つかの例において、ＡＤＣデバイス４００は、アナログセンサ出力をデジタル化するために用いられる。必要に応じて、デジタル化されたセンサ出力は、コントローラ４０２によってストア及び分析されるか、又は外部ストレージ及び／又は処理構成要素に搬送される。ＡＤＣモジュール１００Ａ～１００Ｈの各々に対するトポロジー及びプリチャージオペレーションにより、入力信号バッファが回避される。入力信号バッファを回避することで、ＡＤＣデバイス４００のサイズとコストが低下する。また、ビットストリームに基づくプリチャージオペレーションは、他のＡＤＣデバイストポロジーと比較して、より高い入力インピーダンスを有するＡＤＣモジュール１００Ａ～１００Ｈをもたらす。ＡＤＣモジュール１００Ａ～１００Ｈのより高い入力インピーダンスにより、ＡＤＣデバイス４００は、ＡＤＣデバイス４００に接続されるソースのインピーダンス（例えば、受動センサからのアナログセンサ出力信号）が高い場合においても使用可能である。

【0032】

図５は、種々の例に従ったＡＤＣ方法５００のフローチャートを示す。図示のように、ＡＤＣ方法５００は、ブロック５０２でアナログ入力信号を受信することを含む。ブロック５０４において、アナログ入力信号に関連する量子化器出力コードが、デルタシグマ変調器サンプリング位相（例えば、φ＿ＳＭＰ）及び積分位相（例えば、φ＿ＩＮＴ）に基づいて生成される。ブロック５０６において、量子化器出力コードに基づいてプリチャージ信号が生成される。幾つかの例において、ブロック５０６でプリチャージ信号を生成することは、量子化器出力コードに基準電圧を掛けること（例えば、ＯＣ×Ｖ＿ＲＥＦ）を含む。他の例において、ブロック５０６でプリチャージ信号を生成することは、量子化器出力コードに基準電圧及び重み係数を掛けること（例えば、ＯＣ×Ｖ＿ＲＥＦ×α）を含む。注：ブロック５０６でプリチャージ信号を生成することは、デルタシグマ変調器ＤＡＣのオペレーションとは別個のプロセスである。

【0033】

ブロック５０８において、生成されたプリチャージ信号に基づいて、後続のデルタシグマ変調器サンプリング位相のためのプリチャージオペレーションが行われる。幾つかの例において、ブロック５０８のプリチャージオペレーションは、プリチャージ信号に基づいてプリチャージコンデンサバンク（例えば、プリチャージコンデンサバンク１１０）を充電するために、サンプリング位相の第１の部分（例えば、φ＿ＳＭＰ１）の間に、プリチャージコンデンサバンク（例えば、１１０）に関連する、スイッチの第１のセット（例えば、図１のスイッチ１２８、又は図２のＳ１７、Ｓ１８）を閉じることを含む。幾つかの例において、ブロック５０８のプリチャージオペレーションはまた、サンプリング位相の第２の部分（例えば、φ＿ＳＭＰ２）の間に、スイッチの第１のセット（例えば、図１のスイッチ１２８、又は図２のＳ１７、Ｓ１８）を開くこと、及び、プリチャージコンデンサバンクをアナログ入力信号ノード（例えば、図１の１７８、又は図２のＮ８及びＮ９）に放電するために、サンプリング位相の第２の部分（例えば、φ＿ＳＭＰ２）の間に、プリチャージコンデンサバンク（例えば、プリチャージコンデンサバンク１１０）に関連する、スイッチの第２のセット（例えば、図１のスイッチ１３２、又はＳ１９、Ｓ２０）を閉じることを含む。

【0034】

本記載において、「結合する（“couple” or “couples”）」という用語は、間接的又は直接的な有線又はワイヤレス接続のいずれかを意味する。そのため、第１のデバイスが第２のデバイスに結合する場合、その接続は、直接接続を介するもの、又は、他のデバイス及び接続を介した間接的接続を介するものであり得る。また、本記載において、「～に基づく」は、「少なくとも部分的に～に基づく」ことを意味する。従って、ＸがＹに基づく場合、Ｘは、Ｙ及び任意の数の他の要因の関数であり得る。

【0035】

本発明の特許請求の範囲内で、説明した例示の実施例に改変が成され得、他の実施例が可能である。幾つかの例において、本明細書に記載のプリチャージオペレーション（出力コードに基づくプリチャージ）は、デルタシグマ変調器を採用しないＡＤＣの場合に適用される。

【図1】

【図2】

【図3】

【図4】

【図5】