(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-10-30
(45)【発行日】2023-11-08
(54)【発明の名称】半導体装置
(51)【国際特許分類】
G11C 15/04 20060101AFI20231031BHJP
G11C 29/32 20060101ALI20231031BHJP
【ＦＩ】
G11C15/04 631F
G11C15/04 631D
G11C15/04 631E
G11C29/32 100
【請求項の数】
11
(21)【出願番号】P 2020126080
(22)【出願日】2020-07-27
(65)【公開番号】P2022023268
(43)【公開日】2022-02-08
【審査請求日】2023-01-10
(73)【特許権者】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】110002066
【氏名又は名称】弁理士法人筒井国際特許事務所
(72)【発明者】
【氏名】澤田 陽平
(72)【発明者】
【氏名】森本 薫夫
(72)【発明者】
【氏名】藪内 誠
【審査官】後藤 彰
(56)【参考文献】
【文献】特開２００５－２２８４６１（ＪＰ，Ａ）
【文献】特開２０１８－２０６４５１（ＪＰ，Ａ）
【文献】特開平０３－２８６４９４（ＪＰ，Ａ）
【文献】特開２０１８－１９８１０４（ＪＰ，Ａ）
【文献】特開２０１９－０３３１６１（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ１１Ｃ １５／０４
Ｇ１１Ｃ ２９／３２
(57)【特許請求の範囲】
【請求項1】
ＣＡＭ（Content Addressable Memory）ユニットを有する半導体装置であって、前記ＣＡＭユニットは、
複数のＣＡＭエントリと、
前記複数のＣＡＭエントリに共通して設けられ、外部からのサーチデータが入力される複数のサーチ線と、
前記複数のＣＡＭエントリに共通して設けられる共通マッチ出力線と、
を備え、
前記複数のＣＡＭエントリのそれぞれは、
予め記憶している記憶データと前記サーチデータとのマッチ・ミスマッチを判別する複数のＣＡＭセルと、
前記複数のＣＡＭセルに結合され、前記複数のＣＡＭセルの判別結果に基づいて電圧レベルが制御されるマッチ線と、
前記共通マッチ出力線と所定の電源との間に直列に結合される第１のトランジスタおよび第２のトランジスタと、
を有し、
前記第１のトランジスタは、前記マッチ線の電圧レベルに基づいてオン・オフが制御され、
前記第２のトランジスタは、サーチ動作時にアサートされるサーチイネーブル信号によってオン・オフが制御され、
前記複数のＣＡＭエントリのそれぞれは、さらに、前記第２のトランジスタと並列に結合され、リード動作時に、自身のＣＡＭエントリに結合されるワード線の電圧レベルに基づいてオン・オフが制御される第３のトランジスタを有する、
半導体装置。
【請求項2】
請求項１記載の半導体装置において、さらに、前記共通マッチ出力線をプリチャージするプリチャージ回路と、
前記共通マッチ出力線の電圧レベルを増幅するセンスアンプと、
を有し、
前記プリチャージ回路および前記センスアンプは、前記サーチ動作時と前記リード動作時とで動作する、
半導体装置。
【請求項3】
請求項１記載の半導体装置において、さらに、前記共通マッチ出力線の差動対となる反転共通マッチ出力線と、
前記反転共通マッチ出力線を対象として、前記第１のトランジスタ、前記第２のトランジスタおよび前記第３のトランジスタにそれぞれ対応して設けられる第４のトランジスタ、第５のトランジスタおよび第６のトランジスタと、
前記共通マッチ出力線および前記反転共通マッチ出力線をプリチャージする差動用プリチャージ回路と、
前記共通マッチ出力線の電圧レベルと前記反転共通マッチ出力線の電圧レベルとの差電圧を増幅する差動型センスアンプと、
を有し、
前記第５のトランジスタは、一端が前記反転共通マッチ出力線に結合され、他端がオープンとなっており、
前記差動型センスアンプは、前記リード動作時に活性化される、
半導体装置。
【請求項4】
請求項３記載の半導体装置において、前記差動型センスアンプは、前記リード動作時と前記サーチ動作時とで活性化され、
前記差動用プリチャージ回路は、前記サーチ動作時に、前記反転共通マッチ出力線を、高電位側電源の電圧レベルと低電位側電源の電圧レベルの中間電圧レベルにプリチャージする、
半導体装置。
【請求項5】
請求項１記載の半導体装置において、前記ＣＡＭユニットの一つであり、前記サーチデータの一部のビット領域が入力される第１のＣＡＭユニットと、
前記ＣＡＭユニットの他の一つであり、前記サーチデータの他の一部のビット領域が入力される第２のＣＡＭユニットと、
を有し、
前記第２のＣＡＭユニットは、前記サーチ動作時に、前記第１のＣＡＭユニットの前記共通マッチ出力線の電圧レベルに応じて、活性化・非活性化が制御される、
半導体装置。
【請求項6】
請求項１記載の半導体装置において、前記複数のＣＡＭエントリのそれぞれは、さらに、自身のＣＡＭエントリの有効・無効を表すバリッドデータを記憶し、前記自身のＣＡＭエントリに結合されるワード線によってアクセスされるバリッドビットセルを有し、
前記バリッドビットセルは、
記憶ノードおよび反転記憶ノードを含むラッチ回路と、
前記記憶ノードと低電位側電源との間に結合され、リセット信号によってオン・オフが制御される第１のリセット用ＭＯＳトランジスタと、
前記反転記憶ノードと高電位側電源との間に結合され、反転リセット信号によってオン・オフが制御される第２のリセット用ＭＯＳトランジスタと、
を有する、
半導体装置。
【請求項7】
ＴＣＡＭ（Ternary Content Addressable Memory）ユニットを有する半導体装置であって、前記ＴＣＡＭユニットは、
複数のＴＣＡＭエントリと、
前記複数のＴＣＡＭエントリに共通して設けられ、外部からのサーチデータが入力される複数のサーチ線と、
前記複数のＴＣＡＭエントリに共通して設けられる共通マッチ出力線と、
を備え、
前記複数のＴＣＡＭエントリのそれぞれは、
自身のＴＣＡＭエントリの有効・無効を表すバリッドデータを記憶し、第１のワード線または第２のワード線によってアクセスされるデュアルポート型のバリッドビットセルと、
予め記憶している記憶データと前記サーチデータとのマッチ・ミスマッチを判別する複数のＴＣＡＭセルと、
前記複数のＴＣＡＭセルに結合され、前記複数のＴＣＡＭセルの判別結果に基づいて電圧レベルが制御されるマッチ線と、
前記共通マッチ出力線と所定の電源との間に直列に結合される第１のトランジスタおよび第２のトランジスタと、
前記第２のトランジスタと並列に結合される第３のトランジスタと、
を有し、
前記第１のトランジスタは、前記マッチ線の電圧レベルに基づいてオン・オフが制御され、
前記第２のトランジスタは、サーチ動作時にアサートされるサーチイネーブル信号によってオン・オフが制御され、
前記第３のトランジスタは、リード動作時に、前記第１のワード線または前記第２のワード線によってオン・オフが制御され、
前記第３のトランジスタは、並列に結合される第３Ａのトランジスタと第３Ｂのトランジスタとで構成され、
前記第３Ａのトランジスタは、前記第１のワード線によってオン・オフが制御され、
前記第３Ｂのトランジスタは、前記第２のワード線によってオン・オフが制御される、
半導体装置。
【請求項8】
請求項７記載の半導体装置において、さらに、前記共通マッチ出力線の差動対となる反転共通マッチ出力線と、
前記反転共通マッチ出力線を対象として、前記第１のトランジスタ、前記第２のトランジスタ、前記第３Ａのトランジスタおよび前記第３Ｂのトランジスタにそれぞれ対応して設けられる第４のトランジスタ、第５のトランジスタ、第６Ａのトランジスタおよび第６Ｂのトランジスタと、
前記共通マッチ出力線および前記反転共通マッチ出力線をプリチャージする差動用プリチャージ回路と、
前記共通マッチ出力線の電圧レベルと前記反転共通マッチ出力線の電圧レベルとの差電圧を増幅する差動型センスアンプと、
を有し、
前記第５のトランジスタは、一端が前記反転共通マッチ出力線に結合され、他端がオープンとなっており、
前記差動型センスアンプは、前記リード動作時に活性化される、
半導体装置。
【請求項9】
請求項８記載の半導体装置において、前記差動型センスアンプは、前記リード動作時と前記サーチ動作時とで活性化され、
前記差動用プリチャージ回路は、前記サーチ動作時に、前記反転共通マッチ出力線を、高電位側電源の電圧レベルと低電位側電源の電圧レベルの中間電圧レベルにプリチャージする、
半導体装置。
【請求項10】
請求項７記載の半導体装置において、前記ＴＣＡＭユニットの一つであり、前記サーチデータの一部のビット領域が入力される第１のＴＣＡＭユニットと、
前記ＴＣＡＭユニットの他の一つであり、前記サーチデータの他の一部のビット領域が入力される第２のＴＣＡＭユニットと、
を有し、
前記第２のＴＣＡＭユニットは、前記サーチ動作時に、前記第１のＴＣＡＭユニットの前記共通マッチ出力線の電圧レベルに応じて、活性化・非活性化が制御される、
半導体装置。
【請求項11】
請求項７記載の半導体装置において、前記バリッドビットセルは、
記憶ノードおよび反転記憶ノードを含むラッチ回路と、
前記記憶ノードと低電位側電源との間に結合され、リセット信号によってオン・オフが制御される第１のリセット用ＭＯＳトランジスタと、
前記反転記憶ノードと高電位側電源との間に結合され、反転リセット信号によってオン・オフが制御される第２のリセット用ＭＯＳトランジスタと、
を有する、
半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置に関し、例えば、ＣＡＭ（Content Addressable Memory）を含む半導体装置に関する。
【背景技術】
【0002】
特許文献１には、低消費電力化と高速化とを両立させる連想記憶装置が示される。具体的には、マッチアンプＡは、マッチ線ＭＬＡの電圧に応じて、メモリアレイＡのエントリ内の連想メモリに記憶されたデータとサーチデータとの一致・不一致を判定する。マッチアンプＢも、メモリアレイＢを対象として同様に動作する。ブロックＢ制御回路２１０は、メモリアレイＡでのサーチを開始してから、２サイクル後に、メモリアレイＢでのサーチを開始させる。ブロックＢ活性化制御回路２０７は、メモリアレイＡのサーチ後のマッチ線ＭＬＡの電圧に応じて、メモリアレイＢでのサーチ動作を中止させる。
【先行技術文献】
【特許文献】
【0003】
【文献】特開２０１１－１８１１４７号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
例えば、特許文献１の技術では、ブロックＢ活性化制御回路は、マッチ線のいずれか１本でもマッチしているか否かを観測し、全てミスマッチであればメモリアレイＢを含む後段のＴＣＡＭ（Ternary CAM）マクロでのサーチ動作を中止させている。このブロックＢ活性化制御回路は、ＴＣＡＭマクロの外のラッパーに配置され、複数の論理ゲートで全マッチ線のＯＲ演算を行う回路となっている。しかし、このようなラッパー内の論理ゲートを用いると、信号遅延が大きくなる恐れがあった。
【0005】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0006】
一実施の形態の半導体装置は、ＣＡＭユニットを有する。ＣＡＭユニットは、複数のＣＡＭエントリと、複数のＣＡＭエントリに共通して設けられ、外部からのサーチデータが入力される複数のサーチ線と、複数のＣＡＭエントリに共通して設けられる共通マッチ出力線と、を備える。複数のＣＡＭエントリのそれぞれは、複数のＣＡＭセルと、マッチ線と、第１のトランジスタおよび第２のトランジスタと、を有する。複数のＣＡＭセルは、予め記憶している記憶データとサーチデータとのマッチ・ミスマッチを判別する。マッチ線は、複数のＣＡＭセルに結合され、複数のＣＡＭセルの判別結果に基づいて電圧レベルが制御される。第１のトランジスタおよび第２のトランジスタは、共通マッチ出力線と所定の電源との間に直列に結合される。ここで、第１のトランジスタは、マッチ線の電圧レベルに基づいてオン・オフが制御され、第２のトランジスタは、サーチ動作時にアサートされるサーチイネーブル信号によってオン・オフが制御される。
【発明の効果】
【0007】
一実施の形態の半導体装置を用いることで、ＣＡＭを含む半導体装置における信号遅延を小さくすることが可能になる。
【図面の簡単な説明】
【0008】
【図1】本発明の実施の形態１による半導体装置において、主要部の構成例を示す概略図である。
【発明を実施するための形態】
【0009】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【0010】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【0011】
また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。なお、実施の形態では、ｎチャネル型ＭＯＳ（Metal Oxide Semiconductor）トランジスタをｎＭＯＳトランジスタと呼び、ｐチャネル型ＭＯＳトランジスタをｐＭＯＳトランジスタと呼ぶ。
【0012】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【0013】
（実施の形態１）
《半導体装置の概略》
図１は、本発明の実施の形態１による半導体装置において、主要部の構成例を示す概略図である。図１に示す半導体装置は、複数（この例では２個）ＣＡＭユニット（ＣＡＭマクロ）ＣＵ１，ＣＵ２と、プライオリティエンコーダＰＲＥＮとを備える。ＣＡＭユニットＣＵ１は、複数（ｍ＋１個）のＣＡＭエントリＥＲＹ［０］～ＥＲＹ［ｍ］と、ワード線ドライバＷＬＤと、ライトドライバＷＴＤ、センスアンプＳＡおよびソース線ドライバＳＬＤと、制御回路ＣＴＬと、マッチ信号出力回路ＭＩＯとを備える。
《半導体装置の概略》
図１は、本発明の実施の形態１による半導体装置において、主要部の構成例を示す概略図である。図１に示す半導体装置は、複数（この例では２個）ＣＡＭユニット（ＣＡＭマクロ）ＣＵ１，ＣＵ２と、プライオリティエンコーダＰＲＥＮとを備える。ＣＡＭユニットＣＵ１は、複数（ｍ＋１個）のＣＡＭエントリＥＲＹ［０］～ＥＲＹ［ｍ］と、ワード線ドライバＷＬＤと、ライトドライバＷＴＤ、センスアンプＳＡおよびソース線ドライバＳＬＤと、制御回路ＣＴＬと、マッチ信号出力回路ＭＩＯとを備える。
【0014】
また、ＣＡＭユニットＣＵ１は、複数（ｍ＋１本）のワード線ＷＬａ［０］～ＷＬａ［ｍ］と、複数（ｍ＋１本）のワード線ＷＬｂ［０］～ＷＬｂ［ｍ］とを備える。明細書では、ワード線ＷＬａ［０］～ＷＬａ［ｍ］，ＷＬｂ［０］～ＷＬｂ［ｍ］を総称して、ワード線ＷＬと呼ぶ。また、ワード線ＷＬａ［０］～ＷＬａ［ｍ］を総称してＡ系ワード線ＷＬａと呼び、ワード線ＷＬｂ［０］～ＷＬｂ［ｍ］を総称してＢ系ワード線ＷＬｂと呼ぶ。ワード線ＷＬは、ロウ方向に並んで配置される。
【0015】
さらに、ＣＡＭユニットＣＵ１は、複数（ｎ＋１本）のビット線ＢＬＴ［０］～ＢＬＴ［ｎ］および反転ビット線ＢＬＢ［０］～ＢＬＢ［ｎ］と、複数（ｎ＋１本）のサーチ線ＳＬＴ［０］～ＳＬＴ［ｎ］および反転サーチ線ＳＬＢ［０］～ＳＬＢ［ｎ］とを備える。ビット線ＢＬＴ［ｉ］（ｉ＝０，１，…，ｍ）および反転ビット線ＢＬＢ［ｉ］は、ビット線対を構成する。サーチ線ＳＬＴ［ｉ］（ｉ＝０，１，…，ｎ）および反転サーチ線ＳＬＢ［ｉ］はサーチ線対を構成する。
【0016】
明細書では、ビット線ＢＬＴ［０］～ＢＬＴ［ｎ］を総称してビット線ＢＬＴと呼び、反転ビット線ＢＬＢ［０］～ＢＬＢ［ｎ］を総称して反転ビット線ＢＬＢと呼ぶ。また、サーチ線ＳＬＴ［０］～ＳＬＴ［ｎ］を総称してサーチ線ＳＬＴと呼び、反転サーチ線ＳＬＢ［０］～ＳＬＢ［ｎ］を総称して反転サーチ線ＳＬＢと呼ぶ。ビット線ＢＬＴ、反転ビット線ＢＬＢ、サーチ線ＳＬＴおよび反転サーチ線ＳＬＢは、ロウ方向と交差するカラム方向に並んで配置される。
【0017】
ワード線ＷＬａ［ｊ］，ＷＬｂ［ｊ］（ｊ＝０，１，…，ｍ）は、ＣＡＭエントリＥＲＹ［ｊ］に結合される。ＣＡＭエントリＥＲＹ［０］は、複数（ｎ＋１個）のＣＡＭセルＭＣ［００］～ＭＣ［０ｎ］と、バリッドビットセルＶＢＣ［０］と、マッチリードセルＭＲＣ［０］と、マッチ線ＭＬ［０］とを備える。各ＣＡＭセルＭＣ［０ｉ］（ｉ＝０，１，…，ｎ）は、ワード線ＷＬａ［０］，ＷＬｂ［０］と、ビット線ＢＬＴ［ｉ］（反転ビット線ＢＬＢ［ｉ］）またはサーチ線ＳＬＴ［ｉ］（反転サーチ線ＳＬＢ［ｉ］）との交点に配置される。マッチ線ＭＬ［０］は、カラム方向に向けて延伸し、複数のＣＡＭセルＭＣ［００］～ＭＣ［０ｎ］に結合される。
【0018】
同様に、ＣＡＭエントリＥＲＹ［ｍ］は、複数（ｎ＋１個）のＣＡＭセルＭＣ［ｍ０］～ＭＣ［ｍｎ］と、バリッドビットセルＶＢＣ［ｍ］と、マッチリードセルＭＲＣ［ｍ］と、マッチ線ＭＬ［ｍ］とを備える。各ＣＡＭセルＭＣ［ｍｉ］（ｉ＝０，１，…，ｎ）は、ワード線ＷＬａ［ｍ］，ＷＬｂ［ｍ］と、ビット線ＢＬＴ［ｉ］（反転ビット線ＢＬＢ［ｉ］）またはサーチ線ＳＬＴ［ｉ］（反転サーチ線ＳＬＢ［ｉ］）との交点に配置される。マッチ線ＭＬ［ｍ］は、カラム方向に向けて延伸し、複数のＣＡＭセルＭＣ［ｍ０］～ＭＣ［ｍｎ］に結合される。
【0019】
明細書では、ＣＡＭエントリＥＲＹ［０］～ＥＲＹ［ｍ］を総称してＣＡＭエントリＥＲＹと呼び、ＣＡＭセルＭＣ［００］～ＭＣ［ｍｎ］を総称してＣＡＭセルＭＣと呼ぶ。また、マッチ線ＭＬ［０］～ＭＬ［ｍ］を総称して、マッチ線ＭＬと呼ぶ。さらに、バリッドビットセルＶＢＣ［０］～ＶＢＣ［ｍ］を総称して、バリッドビットセルＶＢＣと呼び、マッチリードセルＭＲＣ［０］～ＭＲＣ［ｍ］を総称して、マッチリードセルＭＲＣと呼ぶ。
【0020】
ここで、図１に示されるように、ビット線ＢＬＴ（反転ビット線ＢＬＢ）およびサーチ線ＳＬＴ（反転サーチ線ＳＬＢ）は、複数のＣＡＭエントリＥＲＹ［０］～ＥＲＹ［ｍ］に共通して設けられる。サーチ線ＳＬＴ［０］～ＳＬＴ［ｎ］（反転サーチ線ＳＬＢ［０］～ＳＬＢ［ｎ］）には、外部からのサーチデータＳＤ［０］～ＳＤ［ｎ］が入力される。明細書では、サーチデータＳＤ［０］～ＳＤ［ｎ］を総称してサーチデータＳＤと呼ぶ。詳細は後述するが、複数のＣＡＭエントリＥＲＹ［０］～ＥＲＹ［ｍ］のそれぞれは、ＣＡＭセルＭＣに記憶されている記憶データとサーチデータＳＤとのマッチ・ミスマッチを判定し、その判定結果をマッチ線ＭＬに出力する。
【0021】
例えば、サーチデータＳＤ［０］～ＳＤ［ｎ］と、ＣＡＭエントリＥＲＹ［０］のＣＡＭセルＭＣ［００］～ＭＣ［０ｎ］の記憶データとが全ビットでマッチする場合、マッチ線ＭＬ［０］は、マッチを表す電圧レベル（例えば“１”レベル）となる。一方、サーチデータＳＤと記憶データとが１ビット以上でミスマッチの場合、マッチ線ＭＬ［０］は、ミスマッチを表す電圧レベル（例えば“０”レベル）となる。同様に、例えば、サーチデータＳＤと、ＣＡＭエントリＥＲＹ［ｍ］の記憶データとがマッチする場合には、マッチ線ＭＬ［ｍ］が、マッチを表す電圧レベル（“１”レベル）となる。
【0022】
バリッドビットセルＶＢＣ［ｊ］（ｊ＝０，１，…，ｍ）は、ＣＡＭエントリＥＲＹ［ｊ］のバリッドデータを記憶する。バリッドデータとは、対応するＣＡＭエントリＥＲＹの有効・無効を定めるデータである。例えば、ＣＡＭエントリＥＲＹ［０］のバリッドビットセルＶＢＣ［０］のバリッドデータが“無効”を表すデータの場合、マッチ線ＭＬ［０］は、ミスマッチを表す電圧レベルに固定される。
【0023】
また、図１に示されるように、複数のＣＡＭエントリＥＲＹ［０］～ＥＲＹ［ｍ］に共通して、ロウ方向に延伸する共通マッチ出力線ＭＢＴが設けられる。マッチリードセルＭＲＣ［０］～ＭＲＣ［ｍ］は、この共通マッチ出力線ＭＢＴに結合される。詳細は後述するが、共通マッチ出力線ＭＢＴは、例えば、サーチデータＳＤが全ＣＡＭエントリＥＲＹ［０］～ＥＲＹ［ｍ］でミスマッチである場合に、所定の電圧レベルに制御される。
【0024】
マッチ信号出力回路ＭＩＯは、複数のＣＡＭエントリＥＲＹ［０］～ＥＲＹ［ｍ］に共通して設けられる。マッチ信号出力回路ＭＩＯは、共通マッチ出力線ＭＢＴの電圧レベルに基づいて、マッチオールアウト信号ＭＡＯを出力する。ワード線ドライバＷＬＤは、複数のワード線ＷＬを駆動する。ライトドライバＷＴＤは、ライト動作時に、ワード線ＷＬによって選択されたＣＡＭエントリＥＲＹ内の複数のＣＡＭセルＭＣに、ビット線ＢＬＴおよび反転ビット線ＢＬＢを介して所定の記憶データを書き込む。
【0025】
センスアンプＳＡは、リード動作時に、ワード線ＷＬによって選択されたＣＡＭエントリＥＲＹ内の複数のＣＡＭセルＭＣからビット線ＢＬＴ（および反転ビット線ＢＬＢ）に読み出された記憶データの読み出し信号を増幅する。サーチ線ドライバＳＬＤは、サーチ動作時に、サーチ線ＳＬＴ（反転サーチ線ＳＬＢ）を外部からのサーチデータに基づいて駆動する。制御回路ＣＴＬは、ライト動作、リード動作、サーチ動作に応じて、ワード線ドライバＷＬＤ、ライトドライバＷＴＤ、センスアンプＳＡ、サーチ線ドライバＳＬＤおよびマッチ信号出力回路ＭＩＯを適宜制御する。
【0026】
ＣＡＭユニットＣＵ２は、ＣＡＭユニットＣＵ１とほぼ同様の構成を備え、外部からのサーチデータＳＤ［ｎ＋１］～ＳＤ［ｋ］を受けてＣＡＭユニットＣＵ１と同様の動作を行う。すなわち、図１の例では、サーチデータＳＤ［０］～ＳＤ［ｋ］は２分割され、その一部のビット領域（ＳＤ［０］～ＳＤ［ｎ］）はＣＡＭユニットＣＵ１に入力され、残りのビット領域（ＳＤ［ｎ＋１］～ＳＤ［ｋ］）はＣＡＭユニットＣＵ２に入力される。
【0027】
そして、サーチ動作時に、ＣＡＭユニットＣＵ２は、ＣＡＭユニットＣＵ１内にマッチするＣＡＭエントリＥＲＹが有った場合には、残りのビット領域を対象にサーチ動作を行う。一方、ＣＡＭユニットＣＵ２は、ＣＡＭユニットＣＵ１内にマッチするＣＡＭエントリＥＲＹが無かった場合には、サーチ動作を行わない。ＣＡＭユニットＣＵ１内のマッチ信号出力回路ＭＩＯは、このマッチするＣＡＭエントリＥＲＹの有無を共通マッチ出力線ＭＢＴに基づいて判別し、その判別結果を、マッチオールアウト信号ＭＡＯを用いて出力する。
【0028】
ＣＡＭユニットＣＵ２内の制御回路ＣＴＬは、このＣＡＭユニットＣＵ１からのマッチオールアウト信号ＭＡＯに基づいて、ＣＡＭユニットＣＵ２でのサーチ動作の活性化・非活性化を制御する。また、ＣＡＭユニットＣＵ２は、ＣＡＭユニットＣＵ１と異なり、遅延回路ＤＬＹを備える。遅延回路ＤＬＹは、入力されたサーチデータＳＤ［ｎ＋１］～ＳＤ［ｋ］を遅延させてサーチ線ドライバＳＬＤへ出力する。この遅延回路ＤＬＹの遅延時間は、ＣＡＭユニットＣＵ１のサーチ動作に要する時間（すなわち、マッチオールアウト信号ＭＡＯを得るのに要する時間）に基づいて定められる。
【0029】
プライオリティエンコーダＰＲＥＮは、サーチ動作時に、複数のマッチ線ＭＬがマッチした場合に、所定の優先度に基づいて、いずれか一つのマッチ線ＭＬを選択する。そして、プライオリティエンコーダＰＲＥＮは、当該選択したマッチ線ＭＬに対応するアドレス信号を出力する。なお、図示は省略されているが、半導体装置は、当該出力されたアドレス信号を受けて読み出し動作を行うＳＲＡＭ（Static Randam Access Memory）や、各種処理（例えば、ネットワークのルーティング処理等）を行うＣＰＵ（Central Processing Unit）等を備えてもよい。
【0030】
《ＣＡＭセルの詳細》
図２は、図１における各ＣＡＭセルの構成例を示す回路図である。図２に示すＣＡＭセルＭＣは、２ビットで３値（“１”、“０”、“ｘ”（ドントケア））の記憶データを記憶し、記憶データとサーチデータとのマッチ・ミスマッチを判別するものとなっている。このような３値を取り扱うＣＡＭセルは、ＴＣＡＭセルと呼ばれる。ＣＡＭセルＭＣは、２個のＳＲＡＭセルＳＲＣａ，ＳＲＣｂと、ビット比較回路ＢＣＭＰとを備える。ＳＲＡＭセルＳＲＣａ，ＳＲＣｂのそれぞれは、２個のインバータＩＶ１，ＩＶ２と、２個のアクセストランジスタ（例えばｎＭＯＳトランジスタ）Ｑ１，Ｑ２とを備える。
図２は、図１における各ＣＡＭセルの構成例を示す回路図である。図２に示すＣＡＭセルＭＣは、２ビットで３値（“１”、“０”、“ｘ”（ドントケア））の記憶データを記憶し、記憶データとサーチデータとのマッチ・ミスマッチを判別するものとなっている。このような３値を取り扱うＣＡＭセルは、ＴＣＡＭセルと呼ばれる。ＣＡＭセルＭＣは、２個のＳＲＡＭセルＳＲＣａ，ＳＲＣｂと、ビット比較回路ＢＣＭＰとを備える。ＳＲＡＭセルＳＲＣａ，ＳＲＣｂのそれぞれは、２個のインバータＩＶ１，ＩＶ２と、２個のアクセストランジスタ（例えばｎＭＯＳトランジスタ）Ｑ１，Ｑ２とを備える。
【0031】
２個のインバータＩＶ１，ＩＶ２は、互いに一方の出力が他方の入力に結合されることでラッチ回路を構成する。アクセストランジスタＱ１は、ラッチ回路の記憶ノードＮｔ１とビット線ＢＬＴとを結合する。アクセストランジスタＱ２は、ラッチ回路の反転記憶ノードＮｂ１と反転ビット線ＢＬＢとを結合する。ＳＲＡＭセルＳＲＣａのアクセストランジスタＱ１，Ｑ２は、ワード線ＷＬａによってオン・オフが制御され、ＳＲＡＭセルＳＲＣｂのアクセストランジスタＱ１，Ｑ２は、ワード線ＷＬｂによってオン・オフが制御される。
【0032】
ビット比較回路ＢＣＭＰは、２個のＭＯＳトランジスタ（ｎＭＯＳトランジスタ）ＭＮａ１，ＭＮａ２と、２個のＭＯＳトランジスタ（ｎＭＯＳトランジスタ）ＭＮｂ１，ＭＮｂ２とを備える。２個のＭＯＳトランジスタＭＮａ１，ＭＮａ２は、マッチ線ＭＬと低電位側電源ＧＮＤとの間に直列に結合される。同じく、２個のＭＯＳトランジスタＭＮｂ１，ＭＮｂ２も、マッチ線ＭＬと低電位側電源ＧＮＤとの間に直列に結合される。
【0033】
ＭＯＳトランジスタＭＮａ１は、ＳＲＡＭセルＳＲＣａ内の記憶ノードＮｔ１によってオン・オフが制御される。ＭＯＳトランジスタＭＮａ２は、サーチ線ＳＬＴによってオン・オフが制御される。一方、ＭＯＳトランジスタＭＮｂ１は、ＳＲＡＭセルＳＲＣｂ内の記憶ノードＮｔ１によってオン・オフが制御される。ＭＯＳトランジスタＭＮｂ２は、反転サーチ線ＳＬＢによってオン・オフが制御される。
【0034】
ここで、マッチ線ＭＬは、ＣＡＭセルＭＣの記憶データとサーチ線ＳＬＴのサーチデータＳＤとがマッチの場合には、ハイインピーダンスとなり、結果として、マッチ線ＭＬのプリチャージレベル（“１”レベル）を維持するように制御される。一方、マッチ線ＭＬは、ＣＡＭセルＭＣの記憶データとサーチ線ＳＬＴのサーチデータＳＤとがミスマッチの場合には、“０”レベル（低電位側電源ＧＮＤの電圧レベル）に変化するように制御される。
【0035】
これに伴い、ＣＡＭセルＭＣの記憶データを“１”データに定める場合、ＳＲＡＭセルＳＲＣａの記憶ノードＮｔ１に“０”データが書き込まれ、ＳＲＡＭセルＳＲＣｂの記憶ノードＮｔ１に“１”データが書き込まれる。この状態で、サーチ線ＳＬＴのサーチデータが“１”データの場合（すなわちマッチ時）、ＭＯＳトランジスタＭＮａ１およびＭＯＳトランジスタＭＮｂ２は、オフになる。このため、マッチ線ＭＬは、“１”レベルを維持する。一方、サーチ線ＳＬＴのサーチデータが“０”データの場合（すなわちミスマッチ時）、ＭＯＳトランジスタＭＮｂ１，ＭＮｂ２は、共にオンになる。このため、マッチ線ＭＬは、“０”レベルに変化する。
【0036】
また、ＣＡＭセルＭＣの記憶データを“０”データに定める場合、ＳＲＡＭセルＳＲＣａの記憶ノードＮｔ１に“１”データが書き込まれ、ＳＲＡＭセルＳＲＣｂの記憶ノードＮｔ１に“０”データが書き込まれる。この状態で、サーチ線ＳＬＴのサーチデータが“１”データの場合（すなわちミスマッチ時）、ＭＯＳトランジスタＭＮａ１，ＭＮａ２は、共にオンになる。このため、マッチ線ＭＬは、“０”レベルに変化する。一方、サーチ線ＳＬＴのサーチデータが“０”データの場合（すなわちマッチ時）、ＭＯＳトランジスタＭＮａ２およびＭＯＳトランジスタＭＮｂ１は、オフになる。このため、マッチ線ＭＬは、“１”レベルを維持する。
【0037】
さらに、ＣＡＭセルＭＣの記憶データを“ｘ”（ドントケア）データに定める場合、ＳＲＡＭセルＳＲＣａ，ＳＲＣｂの記憶ノードＮｔ１に共に“０”データが書き込まれる。この状態では、ＭＯＳトランジスタＭＮａ１およびＭＯＳトランジスタＭＮｂ１は、オフになる。このため、サーチ線ＳＬＴのサーチデータが“１”データまたは“０”データのいずれであっても、マッチ線ＭＬは、“１”レベルを維持する。なお、ＳＲＡＭセルＳＲＣａ，ＳＲＣｂの記憶ノードＮｔ１が共に“１”データである状態は、不使用とされる。
【0038】
なお、図１および図２の例では、ＣＡＭセルＭＣがＴＣＡＭセルである場合を例とした。ただし、ＣＡＭセルＭＣは、ＴＣＡＭセルに限らず、ＢＣＡＭ（Binary CAM）セルであってもよい。ＢＣＡＭセルは、１ビットで２値（“１”、“０”）の記憶データを記憶する。この場合、各ＣＡＭエントリＥＲＹに結合されるワード線ＷＬは１本でよく、また、図２におけるＳＲＡＭセルも１個でよい。
【0039】
《ＣＡＭエントリおよびマッチ信号出力回路の詳細》
図３は、図１における各ＣＡＭエントリおよびマッチ信号出力回路の主要部の詳細な構成例を示す回路図である。図３において、ＣＡＭエントリＥＲＹ内のバリッドビットセルＶＢＣは、２個のインバータＩＶ３，ＩＶ４からなるラッチ回路と、２個のアクセストランジスタ（例えば、ｎＭＯＳトランジスタ）Ｑ３，Ｑ４と、リセット用ＭＯＳトランジスタ（ｎＭＯＳトランジスタ）ＭＮｒとを備える。ラッチ回路およびアクセストランジスタＱ３，Ｑ４は、ＳＲＡＭセルを構成する。
図３は、図１における各ＣＡＭエントリおよびマッチ信号出力回路の主要部の詳細な構成例を示す回路図である。図３において、ＣＡＭエントリＥＲＹ内のバリッドビットセルＶＢＣは、２個のインバータＩＶ３，ＩＶ４からなるラッチ回路と、２個のアクセストランジスタ（例えば、ｎＭＯＳトランジスタ）Ｑ３，Ｑ４と、リセット用ＭＯＳトランジスタ（ｎＭＯＳトランジスタ）ＭＮｒとを備える。ラッチ回路およびアクセストランジスタＱ３，Ｑ４は、ＳＲＡＭセルを構成する。
【0040】
アクセストランジスタＱ３は、ラッチ回路の記憶ノードＮｔ２とバリッド用ビット線ＢＬＴｖとを結合する。アクセストランジスタＱ４は、ラッチ回路の反転記憶ノードＮｂ２とバリッド用反転ビット線ＢＬＢｖとを結合する。リセット用ＭＯＳトランジスタＭＮｒは、リセット線ＲＴＬからのリセット信号ＲＴに応じて記憶ノードＮｔ２を低電位側電源ＧＮＤに結合する。アクセストランジスタＱ３，Ｑ４は、バリッド用ワード線ＶＷＬによってオン・オフが制御される。
【0041】
バリッド用ワード線ＶＷＬは、オアゲートＯＲ１の出力に結合される。オアゲートＯＲ１は、Ａ系ワード線ＷＬａの電圧レベルと、Ｂ系ワード線ＷＬｂの電圧レベルとのオア演算を行い、演算結果となる電圧レベルをバリッド用ワード線ＶＷＬに出力する。このような構成において、例えば、バリッドビットセルＶＢＣにバリッドデータＶＢのライト動作を行う際には、対応するＣＡＭエントリＥＲＹのＡ系ワード線ＷＬａまたはＢ系ワード線ＷＬｂを活性化すればよい。
【0042】
また、ＣＡＭエントリＥＲＹ内のマッチリードセルＭＲＣは、エントリラッチ回路ＥＬＴと、２個のＭＯＳトランジスタ（ｎＭＯＳトランジスタ）ＭＮ１，ＭＮ２とを備える。エントリラッチ回路ＥＬＴは、概略的には、サーチ動作時にマッチ線ＭＬの電圧レベルをラッチし、マッチ出力信号ＭＬＯとして出力する。２個のＭＯＳトランジスタＭＮ１，ＭＮ２は、共通マッチ出力線ＭＢＴと、低電位側電源ＧＮＤとの間に直列に結合される。
【0043】
ＭＯＳトランジスタＭＮ１は、マッチ出力信号ＭＬＯによって（言い換えればマッチ線ＭＬの電圧レベルに基づいて）オン・オフが制御される。ＭＯＳトランジスタＭＮ２は、マッチイネーブル信号ＭＥによってオン・オフが制御される。マッチイネーブル信号ＭＥは、サーチ動作を行う際にアサートされる信号であり、マッチイネーブル線ＭＥＬを介して伝送される。なお、この例では、ＭＯＳトランジスタＭＮ２は、詳細には、マッチイネーブル信号ＭＥを、バッファＢＦを介してバッファリングしたマッチイネーブル信号ＭＥＢＦによって制御される。
【0044】
マッチ信号出力回路ＭＩＯは、プリチャージ回路ＰＣＣと、ラッチ回路ＬＴｃとを備える。プリチャージ回路ＰＣＣは、共通マッチ出力線ＭＢＴをプリチャージレベル（“１”レベル）にプリチャージする。ラッチ回路ＬＴｃは、共通マッチ出力線ＭＢＴの電圧レベルをラッチし、マッチオールアウト信号ＭＡＯとして出力する。また、マッチ信号出力回路ＭＩＯは、プリチャージ線ＰＣＬにマッチ線ＭＬのプリチャージ信号ＰＣを出力し、マッチイネーブル線ＭＥＬにマッチイネーブル信号ＭＥを出力する。プリチャージ線ＰＣＬおよびマッチイネーブル線ＭＥＬは、図１では省略されているが、複数のＣＡＭエントリＥＲＹ［０］～ＥＲＹ［ｍ］に共通して設けられ、ロウ方向に延伸する。
【0045】
ここで、マッチ信号出力回路ＭＩＯは、サーチ動作時に、マッチイネーブル信号ＭＥＢＦを“１”レベルに制御する。その結果、複数のＣＡＭエントリＥＲＹ［０］～ＥＲＹ［ｍ］内のＭＯＳトランジスタＭＮ２は、全てオンとなる。一方、複数のＣＡＭエントリＥＲＹ［０］～ＥＲＹ［ｍ］内のマッチ線ＭＬは、前述したように、マッチ時に“１”レベルに制御され、ミスマッチ時に“０”レベルに制御される。
【0046】
これにより、複数のＣＡＭエントリＥＲＹ［０］～ＥＲＹ［ｍ］内のマッチ線ＭＬの内、１以上のマッチ線ＭＬがマッチした場合（“１”レベルの場合）、当該マッチしたＣＡＭエントリＥＲＹ内のＭＯＳトランジスタＭＮ１がオンとなる。その結果、共通マッチ出力線ＭＢＴは、低電位側電源ＧＮＤの電圧レベル（“０”レベル）に制御される。一方、複数のＣＡＭエントリＥＲＹ［０］～ＥＲＹ［ｍ］内のマッチ線ＭＬが全てミスマッチであった場合（“０”レベルの場合）、共通マッチ出力線ＭＢＴは、プリチャージ回路ＰＣＣによるプリチャージレベル（“１”レベル）を維持する。
【0047】
このような方式により、図１におけるＣＡＭユニットＣＵ１内の全ＣＡＭエントリＥＲＹがミスマッチであったか否かを判別することが可能になる。前述した特許文献１の方式では、このような判別を、マッチ出力信号ＭＬＯを入力とする多段構成のオアゲートを用いて行っていた。この場合、信号遅延が大きくなり、また、回路面積や消費電力も増大し得る。一方、図３では、ＭＯＳトランジスタＭＮ１，ＭＮ２と共通マッチ出力線ＭＢＴとを設けることで、このような判別を行っているため、信号遅延を小さくできる。また、このような判別を、小さい回路面積、または少ない消費電力で行うことが可能である。
【0048】
図４は、図３におけるエントリラッチ回路の詳細な構成例を示す回路図である。図４に示すエントリラッチ回路ＥＬＴは、ナンドゲートＮＤ１と、プリチャージ用のＭＯＳトランジスタ（ｐＭＯＳトランジスタ）ＭＰｐと、ディスチャージ用のＭＯＳトランジスタ（ｎＭＯＳトランジスタ）ＭＮｄと、Ｄラッチ回路ＤＬＴとを備える。まず、バリッドデータＶＢが“１”レベル（有効）である場合を想定する。
【0049】
この場合、ナンドゲートＮＤ１は、プリチャージ信号ＰＣの“０”レベル期間（反転信号（／ＰＣ）の“１”レベル期間）でｐＭＯＳトランジスタＭＰｐをオンに制御し、プリチャージ信号ＰＣの“１”レベル期間でｐＭＯＳトランジスタＭＰｐをオフに制御する。一方、ｎＭＯＳトランジスタＭＮｄは、バリッドデータＶＢの反転データ（／ＶＢ）に基づいてオフに固定される。その結果、サーチ動作時において、プリチャージ信号ＰＣを“０”レベルから“１”レベルに遷移させることで、マッチ線ＭＬは、高電位側電源ＶＤＤの電圧レベル（“１”レベル）にプリチャージされた状態となる。
【0050】
次に、バリッドデータＶＢが“０”レベル（無効）である場合を想定する。この場合、ナンドゲートＮＤ１は、ｐＭＯＳトランジスタＭＰｐをオフに固定する。一方、ｎＭＯＳトランジスタＭＮｄは、バリッドデータＶＢの反転データ（／ＶＢ）に基づいてオンに固定される。その結果、マッチ線ＭＬは、低電位側電源ＧＮＤの電圧レベル（“０”レベル）に固定された状態となる。
【0051】
Ｄラッチ回路ＤＬＴは、クロックドインバータを含む複数のインバータで構成される。Ｄラッチ回路ＤＬＴは、マッチイネーブル信号ＭＥの“１”レベル期間でマッチ線ＭＬの電圧レベルを取り込み、当該取り込んだ電圧レベルを、マッチイネーブル信号ＭＥの“１”レベルから“０”レベルへの遷移時にラッチする。そして、Ｄラッチ回路ＤＬＴは、このラッチした（または取り込んだ）電圧レベルをマッチ出力信号ＭＬＯとして出力する。
【0052】
《実施の形態１の主要な効果》
以上、実施の形態１の半導体装置を用いることで、代表的には、信号遅延を小さくすることが可能になる。具体的には、全ＣＡＭエントリＥＲＹがミスマッチか否かを判別する際の信号遅延を小さくすることが可能になる。その結果、特に、図１に示したようなサーチデータＳＤを分割する方式の半導体装置において、サーチ動作の高速化が図れる。また、このミスマッチか否かの判別を、小さい回路面積、または少ない消費電力で行うことが可能になる。
以上、実施の形態１の半導体装置を用いることで、代表的には、信号遅延を小さくすることが可能になる。具体的には、全ＣＡＭエントリＥＲＹがミスマッチか否かを判別する際の信号遅延を小さくすることが可能になる。その結果、特に、図１に示したようなサーチデータＳＤを分割する方式の半導体装置において、サーチ動作の高速化が図れる。また、このミスマッチか否かの判別を、小さい回路面積、または少ない消費電力で行うことが可能になる。
【0053】
なお、ここでは、図３におけるマッチオールアウト信号ＭＡＯを、図１に示したようなサーチデータＳＤを分割する方式の半導体装置に適用する例で説明を行った。ただし、このような用途に限らず、マッチオールアウト信号ＭＡＯを別の用途に適用することも可能である。例えば、図１におけるプライオリティエンコーダＰＲＥＮの活性化・非活性化をマッチオールアウト信号ＭＡＯに基づいて制御すること等が挙げられる。すなわち、全ＣＡＭエントリＥＲＹがミスマッチの場合には、プライオリティエンコーダＰＲＥＮを非活性化することで消費電力を低減することが可能になる。
【0054】
また、図３では、マッチリードセルＭＲＣ内のＭＯＳトランジスタＭＮ１，ＭＮ２として、共通マッチ出力線ＭＢＴを低電位側電源ＧＮＤに結合するためのｎＭＯＳトランジスタを用いたが、例えば、共通マッチ出力線ＭＢＴを高電位側電源ＶＤＤに結合するためのｐＭＯＳトランジスタを用いることも可能である。すなわち、共通マッチ出力線ＭＢＴの電圧レベル（“１”レベル／“０”レベル）を適宜入れ替える形で構成することも可能である。ただし、速度の観点では、ｎＭＯＳトランジスタを用いる方が望ましい。
【0055】
（実施の形態２）
《半導体装置の主要部の概略》
図５は、本発明の実施の形態２による半導体装置において、図１の一部を抽出した構成例を示す概略図である。図５には、テスト動作に関する各種構成例が抽出して示される。図５において、複数（ｍ＋１個）のＣＡＭエントリＥＲＹ［０］～ＥＲＹ［ｍ］のそれぞれは、複数（ｎ＋１個）のＣＡＭセルＭＣと、図３に示したオアゲートＯＲ１とを備える、また、ＣＡＭエントリＥＲＹ［０］～ＥＲＹ［ｍ］は、それぞれ、図３に示したようなエントリラッチ回路ＥＬＴ［０］～ＥＬＴ［ｍ］を含むマッチリードセルＭＲＣ［０］～ＭＲＣ［ｍ］を備える。
《半導体装置の主要部の概略》
図５は、本発明の実施の形態２による半導体装置において、図１の一部を抽出した構成例を示す概略図である。図５には、テスト動作に関する各種構成例が抽出して示される。図５において、複数（ｍ＋１個）のＣＡＭエントリＥＲＹ［０］～ＥＲＹ［ｍ］のそれぞれは、複数（ｎ＋１個）のＣＡＭセルＭＣと、図３に示したオアゲートＯＲ１とを備える、また、ＣＡＭエントリＥＲＹ［０］～ＥＲＹ［ｍ］は、それぞれ、図３に示したようなエントリラッチ回路ＥＬＴ［０］～ＥＬＴ［ｍ］を含むマッチリードセルＭＲＣ［０］～ＭＲＣ［ｍ］を備える。
【0056】
さらに、図５では、複数（ｎ＋１個）のＣＡＭセルＭＣに対応して、複数（ｎ＋１個）のセンスアンプＳＡ［０］～ＳＡ［ｎ］、サーチ線ドライバＳＬＤ［０］～ＳＬＤ［ｎ］、ラッチ回路ＬＴｓ［０］～ＬＴｓ［ｎ］およびセレクタＳＥＬ［０］～ＳＥＬ［ｎ］が設けられる。センスアンプＳＡ［０］～ＳＡ［ｎ］は、リード動作時に、選択されたＣＡＭエントリＥＲＹからｎ＋１個のビット線対（ＢＬＴ／ＢＬＢ［０］～ＢＬＴ／ＢＬＢ［ｎ］）に読み出された記憶データの読み出し信号をそれぞれ増幅する。
【0057】
サーチ線ドライバＳＬＤ［０］～ＳＬＤ［ｎ］は、ラッチ回路ＬＴｓ［０］～ＬＴｓ［ｎ］に保持されたｎ＋１ビットのサーチデータＳＤ［０］～ＳＤ［ｎ］に基づいて、ｎ＋１個のサーチ線対（ＳＬＴ／ＳＬＢ［０］～ＳＬＴ／ＳＬＢ［ｎ］）をそれぞれ駆動する。ラッチ回路ＬＴｓ［０］～ＬＴｓ［ｎ］は、セレクタＳＥＬ［０］～ＳＥＬ［ｎ］を介してスキャンチェーンを構成する。セレクタＳＥＬ［０］～ＳＥＬ［ｎ］は、ラッチ回路ＬＴｓ［０］～ＬＴｓ［ｎ］に、前段のラッチ回路からの出力を入力するか、または、外部からのサーチデータＳＤ［０］～ＳＤ［ｎ］を入力するかを選択する。
【0058】
また、複数のＣＡＭエントリＥＲＹ［０］～ＥＲＹ［ｍ］内のマッチリードセルＭＲＣ［０］～ＭＲＣ［ｍ］は、それぞれ、スイッチ部ＳＷ［０］～ＳＷ［ｍ］を備える。スイッチ部ＳＷ［０］～ＳＷ［ｍ］は、オアゲートＯＲ１からのバリッド用ワード線ＶＷＬ［０］～ＶＷＬ［ｍ］によってオン・オフが制御される。スイッチ部ＳＷ［０］～ＳＷ［ｍ］は、それぞれ、オンに制御された際に、対応するマッチ出力信号ＭＬＯ［０］～ＭＬＯ［ｍ］を、共通マッチ出力線ＭＢＴへ出力する機能を有する。
【0059】
マッチ信号出力回路ＭＩＯは、バッファアンプ（センスアンプ）ＢＡと、ラッチ回路ＬＴｃとを備える。バッファアンプＢＡは、共通マッチ出力線ＭＢＴの電圧レベルを増幅する。バッファアンプＢＡは、センスアンプＳＡ［０］～ＳＡ［ｎ］と共に、センスアンプイネーブル信号ＳＡＥによって活性化・非活性化が制御される。ラッチ回路ＬＴｃは、バッファアンプＢＡの出力信号をラッチし、ラッチ結果をマッチリードアウト信号ＭＲＯとして出力する。
【0060】
このような構成において、テスト動作の際には、例えば、次のような動作が行われる。まず、ＣＡＭエントリＥＲＹ［０］～ＥＲＹ［ｍ］内の全てのＣＡＭセルＭＣに予め“０”データが書き込まれる。また、予め、スキャンイン信号ＳＩを用いて、ラッチ回路ＬＴｓ［０］に“１”データを記憶させ、残りのラッチ回路（ＬＴｓ［１］～ＬＴｓ［ｎ］）に“０”データを記憶させる。すなわち、各ＣＡＭエントリＥＲＹにおいて、１ビットのみがミスマッチとなるような状態が構築される。
【0061】
この状態で、ワード線ＷＬ（バリッド用ワード線ＶＷＬ）によってＣＡＭエントリＥＲＹ［０］～ＥＲＹ［ｍ］が１個ずつ選択される。そして、ＣＡＭエントリＥＲＹ［０］～ＥＲＹ［ｍ］が選択される毎に、選択されたＣＡＭエントリＥＲＹのマッチ出力信号ＭＬＯが、対応するスイッチ部ＳＷ［０］～ＳＷ［ｍ］を介して共通マッチ出力線ＭＢＴへ出力される。マッチ信号出力回路ＭＩＯは、このマッチ出力信号ＭＬＯをマッチリードアウト信号ＭＲＯとして出力する。このマッチリードアウト信号ＭＲＯによってＣＡＭエントリＥＲＹ毎の良否判定が行われる。
【0062】
その後は、“１”データを記憶させるラッチ回路ＬＴｓ［０］～ＬＴｓ［ｎ］を、サーチイネーブル信号ＳＬＥを用いて１個ずつシフトさせながら、同様のテスト動作が行われる。さらには、“０”データと“１”データとを入れ替えた状態で、同様のテスト動作が行われる。このようなテスト動作は、図示は省略されるが、半導体装置にＢＩＳＴ（Built In Self Test）回路等を搭載することで実行することが可能である。
【0063】
なお、この例では、スイッチ部ＳＷ［０］～ＳＷ［ｍ］は、テスト動作の際に、ＣＡＭエントリＥＲＹ［０］～ＥＲＹ［ｍ］のマッチ出力信号ＭＬＯ［０］～ＭＬＯ［ｍ］を共通マッチ出力線ＭＢＴへ出力した。ただし、必ずしもテスト動作に限定されず、実使用上で、ある特定のＣＡＭエントリＥＲＹのマッチ出力信号ＭＬＯを参照したいような場合に、スイッチ部ＳＷ［０］～ＳＷ［ｍ］を用いることも可能である。すなわち、様々な目的に伴うリード動作時で、スイッチ部ＳＷ［０］～ＳＷ［ｍ］を用いることが可能である。
【0064】
《ＣＡＭエントリおよびマッチ信号出力回路の詳細［１］》
図６は、図５を反映した各ＣＡＭエントリおよびマッチ信号出力回路の主要部の詳細な構成例を示す回路図である。図６において、ＣＡＭエントリＥＲＹは、図３の構成例と比較して、マッチリードセルＭＲＣの構成が異なっている。当該マッチリードセルＭＲＣは、図３の構成例に対して、図５のスイッチ部ＳＷ［０］～ＳＷ［ｍ］のそれぞれに対応するＭＯＳトランジスタ（ｎＭＯＳトランジスタ）ＭＮ３が追加された構成となっている。ＭＯＳトランジスタＭＮ３は、ＭＯＳトランジスタＭＮ２と並列に結合され、バリッド用ワード線ＶＷＬによってオン・オフが制御される。
図６は、図５を反映した各ＣＡＭエントリおよびマッチ信号出力回路の主要部の詳細な構成例を示す回路図である。図６において、ＣＡＭエントリＥＲＹは、図３の構成例と比較して、マッチリードセルＭＲＣの構成が異なっている。当該マッチリードセルＭＲＣは、図３の構成例に対して、図５のスイッチ部ＳＷ［０］～ＳＷ［ｍ］のそれぞれに対応するＭＯＳトランジスタ（ｎＭＯＳトランジスタ）ＭＮ３が追加された構成となっている。ＭＯＳトランジスタＭＮ３は、ＭＯＳトランジスタＭＮ２と並列に結合され、バリッド用ワード線ＶＷＬによってオン・オフが制御される。
【0065】
また、図６において、マッチ信号出力回路ＭＩＯは、図３の構成例に対して、オアゲートＯＲ２と、図５で述べたバッファアンプ（センスアンプ）ＢＡとが追加された構成となっている。さらに、マッチ信号出力回路ＭＩＯ内のラッチ回路ＬＴｃは、図３の構成例と異なり、マッチオールアウト信号ＭＡＯに加えて、図５で述べたマッチリードアウト信号ＭＲＯを出力する。バッファアンプＢＡは、ラッチ回路ＬＴｃの前段に設けられ、共通マッチ出力線ＭＢＴの電圧レベルを増幅してラッチ回路ＬＴｃへ出力する。オアゲートＯＲ２は、マッチイネーブル信号ＭＥと、センスアンプイネーブル信号ＳＡＥのオア演算を行い、演算結果でバッファアンプＢＡの活性化・非活性化を制御する。
【0066】
このような構成において、サーチ動作時には、ＭＯＳトランジスタＭＮ３はオフとなる。一方、図３の場合と同様に、ＭＯＳトランジスタＭＮ２はオンとなり、共通マッチ出力線ＭＢＴの電圧レベルは、全ＣＡＭエントリＥＲＹがミスマッチであったか否か応じて定まる。バッファアンプＢＡは、マッチイネーブル信号ＭＥがアサートされた際に、この共通マッチ出力線ＭＢＴの電圧レベルを増幅する。ラッチ回路ＬＴｃは、バッファアンプＢＡの出力信号をラッチし、マッチオールアウト信号ＭＡＯとして出力する。この例では、共通マッチ出力線ＭＢＴの電圧レベルが“１”レベルの場合（全ＣＡＭエントリＥＲＹがミスマッチの場合）、“１”レベルのマッチオールアウト信号ＭＡＯが出力される。
【0067】
また、テスト動作時（リード動作時）には、図５で述べたように、まず、全ＣＡＭセルＭＣに所定のデータを書き込んだ状態で所定のサーチデータＳＤを入力することで、マッチ出力信号ＭＬＯの電圧レベルが、エントリラッチ回路ＥＬＴによってラッチされる。この状態で、プリチャージ回路ＰＣＣによる共通マッチ出力線ＭＢＴのプリチャージと、ＣＡＭエントリＥＲＹの選択とが実行される。
【0068】
この際には、Ａ系ワード線ＷＬａまたはＢ系ワード線ＷＬｂの活性化によってＣＡＭエントリＥＲＹが選択され、ＭＯＳトランジスタＭＮ３は、バリッド用ワード線ＶＷＬを介してオンとなる。一方、ＭＯＳトランジスタＭＮ２は、マッチイネーブル信号ＭＥが“０”レベルにネゲートされているため、オフになっている。その結果、選択されたＣＡＭエントリＥＲＹのマッチ出力信号ＭＬＯが“１”レベル（マッチ）の場合、共通マッチ出力線ＭＢＴは、ＭＯＳトランジスタＭＮ１のオンによって、“１”レベル（プリチャージレベル）から“０”レベルに変化する。
【0069】
一方、選択されたＣＡＭエントリＥＲＹのマッチ出力信号ＭＬＯが“０”レベル（ミスマッチ）の場合、共通マッチ出力線ＭＢＴは、ＭＯＳトランジスタＭＮ１のオフによって、“１”レベル（プリチャージレベル）を維持する。バッファアンプＢＡは、センスアンプイネーブル信号ＳＡＥがアサートされた際に、この共通マッチ出力線ＭＢＴの電圧レベルを増幅する。ラッチ回路ＬＴｃは、バッファアンプＢＡの出力信号をラッチし、マッチリードアウト信号ＭＲＯとして出力する。この例では、共通マッチ出力線ＭＢＴの電圧レベルが“１”レベルの場合（選択されたＣＡＭエントリＥＲＹがミスマッチの場合）、“０”レベルのマッチリードアウト信号ＭＲＯが出力される。
【0070】
図６のような構成例を用いることで、サーチ動作時にマッチオールアウト信号ＭＡＯを出力する際と、リード動作時にマッチリードアウト信号ＭＲＯを出力する際とで、共通マッチ出力線ＭＢＴおよびマッチ信号出力回路ＭＩＯ内の各回路（ＰＣＣ，ＢＡ，ＬＴｃ）を共有することができる。その結果、回路面積を低減することが可能になる。
【0071】
《ＣＡＭエントリおよびマッチ信号出力回路の詳細［２］》
図７は、図６を変形した構成例を示す回路図である。図７の構成例は、図６の構成例に対して、リード動作時の読み出し方式を差動型に変更したものとなっている。図７では、共通マッチ出力線ＭＢＴに加えて、その差動対となる反転共通マッチ出力線ＭＢＢが設けられる。マッチリードセルＭＲＣは、図６の構成例と比較して、さらに、ＭＯＳトランジスタ（ｎＭＯＳトランジスタ）ＭＮ４，ＭＮ５，ＭＮ６を備える。
図７は、図６を変形した構成例を示す回路図である。図７の構成例は、図６の構成例に対して、リード動作時の読み出し方式を差動型に変更したものとなっている。図７では、共通マッチ出力線ＭＢＴに加えて、その差動対となる反転共通マッチ出力線ＭＢＢが設けられる。マッチリードセルＭＲＣは、図６の構成例と比較して、さらに、ＭＯＳトランジスタ（ｎＭＯＳトランジスタ）ＭＮ４，ＭＮ５，ＭＮ６を備える。
【0072】
ＭＯＳトランジスタＭＮ４，ＭＮ５，ＭＮ６は、反転共通マッチ出力線ＭＢＢを対象として、共通マッチ出力線ＭＢＴ側のＭＯＳトランジスタＭＮ１，ＭＮ２，ＭＮ３にそれぞれ対応して設けられる。ＭＯＳトランジスタＭＮ４，ＭＮ６は、ＭＯＳトランジスタＭＮ１，ＭＮ３と同様に、反転共通マッチ出力線ＭＢＢと低電位側電源ＧＮＤとの間に直列に結合される。ＭＯＳトランジスタＭＮ４は、ＭＯＳトランジスタＭＮ１と差動対を構成し、マッチ出力信号ＭＬＯの反転信号（／ＭＬＯ）によってオン・オフが制御される。ＭＯＳトランジスタＭＮ６は、ＭＯＳトランジスタＭＮ３と共に、バリッド用ワード線ＶＷＬによってオン・オフが制御される。
【0073】
ＭＯＳトランジスタＭＮ５は、一端（ドレイン）が反転共通マッチ出力線ＭＢＢに結合され、ＭＯＳトランジスタＭＮ２と共に、マッチイネーブル信号ＭＥＢＦによってオン・オフが制御される。ただし、ＭＯＳトランジスタＭＮ５の他端（ソース）は、ＭＯＳトランジスタＭＮ４に結合されるのではなく、オープンとなっている。この例では、サーチ動作時には、シングルエンド方式での読み出しが行われるため、ＭＯＳトランジスタＭＮ５は、本来、不必要である。ただし、リード動作時の差動方式での読み出しの際には、ＭＯＳトランジスタＭＮ２との関係で差動バランス（寄生容量のバランス等）を保つことが望ましい。そこで、ここでは、ＭＯＳトランジスタＭＮ２のダミートランジスタとしてＭＯＳトランジスタＭＮ５が設けられる。
【0074】
マッチ信号出力回路ＭＩＯは、図６の構成例と比較して、次の点が異なっている。まず、マッチ信号出力回路ＭＩＯは、共通マッチ出力線ＭＢＴと反転共通マッチ出力線ＭＢＢとに結合される差動用プリチャージ回路ＤＰＣＣおよび差動型センスアンプＤＳＡを備える。また、反転共通マッチ出力線ＭＢＢには、バッファアンプＢＡのダミーとなるダミーバッファアンプＢＡｄが結合される。
【0075】
差動用プリチャージ回路ＤＰＣＣは、図６のプリチャージ回路ＰＣＣの代わりに設けられ、共通マッチ出力線ＭＢＴおよび反転共通マッチ出力線ＭＢＢを共に“１”レベルにプリチャージする。差動型センスアンプＤＳＡは、センスアンプイネーブル信号ＳＡＥ（詳細には、それをバッファリングした信号）によって活性化・非活性化が制御される。差動型センスアンプＤＳＡは、センスアンプイネーブル信号ＳＡＥがアサートされた際に、共通マッチ出力線ＭＢＴの電圧レベルと反転共通マッチ出力線ＭＢＢの電圧レベルとの差電圧を増幅する。
【0076】
このような構成において、サーチ動作時には、共通マッチ出力線ＭＢＴを介して図６の場合と同様の動作が行われる。この際に、差動型センスアンプＤＳＡは、センスアンプイネーブル信号ＳＡＥのみによって制御されるため、非活性状態を保つ。一方、テスト動作時（リード動作時）には、共通マッチ出力線ＭＢＴがＭＯＳトランジスタＭＮ１，ＭＮ３の経路で制御されることに加えて、反転共通マッチ出力線ＭＢＢがＭＯＳトランジスタＭＮ４，ＭＮ６の経路で制御される。
【0077】
この際に、ＭＯＳトランジスタＭＮ１とＭＯＳトランジスタＭＮ４は、相補的にオン・オフが制御される。その結果、共通マッチ出力線ＭＢＴおよび反転共通マッチ出力線ＭＢＢの一方は、“０”レベルに向けて変化し、他方は、“１”レベル（プリチャージレベル）を維持する。差動型センスアンプＤＳＡは、このようにして得られる差電圧を、センスアンプイネーブル信号ＳＡＥのアサートに応じて増幅する。バッファアンプＢＡは、センスアンプイネーブル信号ＳＡＥのアサートに応じて、差動型センスアンプＤＳＡによって増幅された共通マッチ出力線ＭＢＴの電圧レベルを更に増幅する。
【0078】
図７のような構成例を用いることでも、サーチ動作時にマッチオールアウト信号ＭＡＯを出力する際と、リード動作時にマッチリードアウト信号ＭＲＯを出力する際とで、共通マッチ出力線ＭＢＴおよびマッチ信号出力回路ＭＩＯ内の各回路（ＤＰＣＣ，ＢＡ，ＬＴｃ）を共有することができる。その結果、回路面積を低減することが可能になる。さらに、リード動作時に、差動型センスアンプＤＳＡを用いることで、マッチリードアウト信号ＭＲＯを出力する際の読み出し速度を速めることが可能になる。その結果、例えば、テスト時間の短縮等が図れる。
【0079】
《ＣＡＭエントリおよびマッチ信号出力回路の詳細［３］》
図８は、図７を変形した構成例を示す回路図である。図８の構成例は、図７の構成例と比較して、リード動作時に加えてサーチ動作時の読み出し方式も差動型に変更したものとなっている。これに伴い、図８のマッチ信号出力回路ＭＩＯ内の差動型センスアンプＤＳＡは、バッファアンプＢＡと同じく、オアゲートＯＲ２の演算結果（すなわち、マッチイネーブル信号ＭＥまたはセンスアンプイネーブル信号ＳＡＥ）によって活性化・非活性化が制御される。
図８は、図７を変形した構成例を示す回路図である。図８の構成例は、図７の構成例と比較して、リード動作時に加えてサーチ動作時の読み出し方式も差動型に変更したものとなっている。これに伴い、図８のマッチ信号出力回路ＭＩＯ内の差動型センスアンプＤＳＡは、バッファアンプＢＡと同じく、オアゲートＯＲ２の演算結果（すなわち、マッチイネーブル信号ＭＥまたはセンスアンプイネーブル信号ＳＡＥ）によって活性化・非活性化が制御される。
【0080】
このような構成において、テスト動作時（リード動作時）には、図７の場合と同様の動作が行われる。一方、サーチ動作時においては、図７の場合と異なり、差動用プリチャージ回路ＤＰＣＣ２は、共通マッチ出力線ＭＢＴを“１”レベル（高電位側電源ＶＤＤの電圧レベル）にプリチャージし、反転共通マッチ出力線ＭＢＢを参照電圧レベルＶｒｅｆにプリチャージする。参照電圧レベルＶｒｅｆは、“０”レベル（低電位側電源ＧＮＤの電圧レベル）と“１”レベルの中間電圧レベル（ＶＤＤ／２）である。
【0081】
この状態で、マッチしたＣＡＭエントリＥＲＹが有る場合、共通マッチ出力線ＭＢＴは、“１”レベルから“０”レベルに向けて変化する。一方、全てのＣＡＭエントリＥＲＹがミスマッチの場合、共通マッチ出力線ＭＢＴは、“１”レベルを維持する。差動型センスアンプＤＳＡは、マッチイネーブル信号ＭＥのアサートに応じて、反転共通マッチ出力線ＭＢＢの参照電圧レベルＶｒｅｆを基準に、共通マッチ出力線ＭＢＴの電圧レベルを増幅する。また、バッファアンプＢＡは、マッチイネーブル信号ＭＥのアサートに応じて、差動型センスアンプＤＳＡによって増幅された共通マッチ出力線ＭＢＴの電圧レベルを更に増幅する。
【0082】
図８のような構成例を用いることで、図７の場合と同様のリード動作時に加えて、サーチ動作時にも、差動型センスアンプＤＳＡを用いて増幅動作を行えるようになる。これにより、マッチリードアウト信号ＭＲＯを出力する際に加えて、マッチオールアウト信号ＭＡＯを出力する際の読み出し速度も速めることが可能になる。言い換えれば、マッチオールアウト信号ＭＡＯが得られるまでの信号遅延を更に小さくすることが可能になる。
【0083】
《実施の形態２の主要な効果》
以上、実施の形態２の半導体装置を用いることでも、実施の形態１の場合と同様の効果が得られる。また、リード動作とサーチ動作とで読み出し系の各回路を共有することで、回路面積の増大を抑制することが可能になる。さらに、サーチ動作時に差動型センスアンプＤＳＡを用いることで、実施の形態１の方式と比較して、信号遅延をより低減することが可能になる。
以上、実施の形態２の半導体装置を用いることでも、実施の形態１の場合と同様の効果が得られる。また、リード動作とサーチ動作とで読み出し系の各回路を共有することで、回路面積の増大を抑制することが可能になる。さらに、サーチ動作時に差動型センスアンプＤＳＡを用いることで、実施の形態１の方式と比較して、信号遅延をより低減することが可能になる。
【0084】
（実施の形態３）
《ＣＡＭエントリおよびマッチ信号出力回路の詳細》
図９は、本発明の実施の形態３による半導体装置において、図１における各ＣＡＭエントリおよびマッチ信号出力回路の主要部の詳細な構成例を示す回路図である。図９に示す構成例は、図６の構成例と比較して、ＣＡＭエントリＥＲＹ内のバリッドビットセルＶＢＣｄの構成が異なっている。
《ＣＡＭエントリおよびマッチ信号出力回路の詳細》
図９は、本発明の実施の形態３による半導体装置において、図１における各ＣＡＭエントリおよびマッチ信号出力回路の主要部の詳細な構成例を示す回路図である。図９に示す構成例は、図６の構成例と比較して、ＣＡＭエントリＥＲＹ内のバリッドビットセルＶＢＣｄの構成が異なっている。
【0085】
図９において、バリッドビットセルＶＢＣｄは、図６におけるアクセストランジスタ（例えば、ｎＭＯＳトランジスタ）Ｑ３の代わりに、並列に結合された２個のアクセストランジスタ（例えば、ｎＭＯＳトランジスタ）Ｑ３ａ，Ｑ３ｂを備える。同様に、バリッドビットセルＶＢＣｄは、図６におけるアクセストランジスタ（例えば、ｎＭＯＳトランジスタ）Ｑ４の代わりに、並列に結合された２個のアクセストランジスタ（例えば、ｎＭＯＳトランジスタ）Ｑ４ａ，Ｑ４ｂを備える。
【0086】
アクセストランジスタＱ３ａ，Ｑ４ａは、Ａ系ワード線ＷＬａによってオン・オフが制御される。アクセストランジスタＱ３ｂ，Ｑ４ｂは、Ｂ系ワード線ＷＬｂによってオン・オフが制御される。このように、図９のバリッドビットセルＶＢＣｄは、Ａ系ワード線ＷＬａまたはＢ系ワード線ＷＬｂによってアクセスされるデュアルポート型のバリッドビットセルとなっている。
【0087】
これに伴い、図９のマッチリードセルＭＲＣは、オアゲートＯＲ３を備える。オアゲートＯＲ３は、図６のオアゲートＯＲ１の代わりに設けられる。オアゲートＯＲ３は、Ａ系ワード線ＷＬａの電圧レベルと、Ｂ系ワード線ＷＬｂの電圧レベルとのオア演算を行い、演算結果となる電圧レベルでＭＯＳトランジスタＭＮ３のオン・オフを制御する。
【0088】
図１０は、図９を変形した構成例を示す回路図である。図１０の構成例では、図９におけるマッチリードセルＭＲＣ内のＭＯＳトランジスタＭＮ３が、並列に結合される２個のＭＯＳトランジスタ（例えば、ｎＭＯＳトランジスタ）ＭＮ３ａ，ＭＮ３ｂで構成される。ＭＯＳトランジスタＭＮ３ａは、Ａ系ワード線ＷＬａによってオン・オフが制御される。ＭＯＳトランジスタＭＮ３ｂは、Ｂ系ワード線ＷＬｂによってオン・オフが制御される。これに伴い、図１０では、図９におけるオアゲートＯＲ３は不要となる。
【0089】
図１１は、図１０を変形した構成例を示す回路図である。図１１の構成例は、図６および図７の場合と同様に、図１０の構成例に対して、リード動作時の読み出し方式を差動型に変更したものとなっている。これに伴い、ＣＡＭエントリＥＲＹ内のマッチリードセルＭＲＣは、ＭＯＳトランジスタ（例えば、ｎＭＯＳトランジスタ）ＭＮ４，ＭＮ５，ＭＮ６ａ，ＭＮ６ｂを備える。ＭＯＳトランジスタＭＮ４，ＭＮ５，ＭＮ６ａ，ＭＮ６ｂは、反転共通マッチ出力線ＭＢＢを対象として、共通マッチ出力線ＭＢＴ側のＭＯＳトランジスタＭＮ１，ＭＮ２，ＭＮ３ａ，ＭＮ３ｂにそれぞれ対応して設けられる。また、マッチ信号出力回路ＭＩＯの構成および動作に関しては、図７の場合と同様である。
【0090】
図１２は、図１１を変形した構成例を示す回路図である。図１２の構成例は、図７および図８の場合と同様に、図１１の構成例に対して、リード動作時に加えてサーチ動作時の読み出し方式も差動型に変更したものとなっている。これに伴い、マッチ信号出力回路ＭＩＯは、図８の場合と同様の構成を備え、図８の場合と同様の動作を行う。
【0091】
《実施の形態３の主要な効果》
以上、実施の形態３の半導体装置を用いることで、実施の形態２の場合と同様の効果が得られる。そして、このような効果を、デュアルポート型のバリッドビットセルＶＢＣｄが用いられる場合であっても得ることが可能になる。また、図１０～図１２においては、Ａ系ワード線ＷＬａおよびＢ系ワード線ＷＬｂの電圧レベルをオア演算するオアゲートを削除することが可能になる。
以上、実施の形態３の半導体装置を用いることで、実施の形態２の場合と同様の効果が得られる。そして、このような効果を、デュアルポート型のバリッドビットセルＶＢＣｄが用いられる場合であっても得ることが可能になる。また、図１０～図１２においては、Ａ系ワード線ＷＬａおよびＢ系ワード線ＷＬｂの電圧レベルをオア演算するオアゲートを削除することが可能になる。
【0092】
（実施の形態４）
《バリッドビットセルの詳細》
図１３Ａは、本発明の実施の形態４による半導体装置において、図１に含まれるバリッドビットセルの構成例を示す回路図である。図１３Ａには、図６等とは一部異なるシングルポート型のバリッドビットセルＶＢＣが示される。図１３Ａに示すバリッドビットセルＶＢＣは、記憶ノードＮｔ２および反転記憶ノードＮｂ２を含むラッチ回路（ＩＶ３，ＩＶ４）と、アクセストランジスタ（ｎＭＯＳトランジスタ）Ｑ３，Ｑ４と、２個のリセット用ＭＯＳトランジスタＭＮｒ，ＭＰｒと、インバータＩＶ５とを有する。すなわち、当該バリッドビットセルＶＢＣは、図６等におけるリセット用ＭＯＳトランジスタＭＮｒに加えて、別のリセット用ＭＯＳトランジスタＭＰｒを備えている。
《バリッドビットセルの詳細》
図１３Ａは、本発明の実施の形態４による半導体装置において、図１に含まれるバリッドビットセルの構成例を示す回路図である。図１３Ａには、図６等とは一部異なるシングルポート型のバリッドビットセルＶＢＣが示される。図１３Ａに示すバリッドビットセルＶＢＣは、記憶ノードＮｔ２および反転記憶ノードＮｂ２を含むラッチ回路（ＩＶ３，ＩＶ４）と、アクセストランジスタ（ｎＭＯＳトランジスタ）Ｑ３，Ｑ４と、２個のリセット用ＭＯＳトランジスタＭＮｒ，ＭＰｒと、インバータＩＶ５とを有する。すなわち、当該バリッドビットセルＶＢＣは、図６等におけるリセット用ＭＯＳトランジスタＭＮｒに加えて、別のリセット用ＭＯＳトランジスタＭＰｒを備えている。
【0093】
ラッチ回路を構成する一方のインバータＩＶ３は、記憶ノードＮｔ２を入力、反転記憶ノードＮｂ２を出力として動作する。ラッチ回路を構成する他方のインバータＩＶ４は、反転記憶ノードＮｂ２を入力、記憶ノードＮｔ２を出力として動作する。アクセストランジスタＱ３は、反転記憶ノードＮｂ２と、バリッド用反転ビット線ＢＬＢｖとの間に結合され、バリッド用ワード線ＶＷＬによってオン・オフが制御される。アクセストランジスタＱ４は、記憶ノードＮｔ２と、バリッド用ビット線ＢＬＴｖとの間に結合され、バリッド用ワード線ＶＷＬによってオン・オフが制御される。インバータＩＶ５は、反転記憶ノードＮｂ２を入力として動作し、バリッドデータＶＢを出力する。
【0094】
リセット用ＭＯＳトランジスタＭＮｒは、ｎＭＯＳトランジスタであり、リセット用ＭＯＳトランジスタＭＰｒは、ｐＭＯＳトランジスタである。リセット用ＭＯＳトランジスタＭＮｒは、記憶ノードＮｔ２と低電位側電源ＧＮＤとの間に結合され、リセット線ＲＴＬからのリセット信号ＲＴによってオン・オフが制御される。一方、リセット用ＭＯＳトランジスタＭＰｒは、反転記憶ノードＮｂ２と高電位側電源ＶＤＤとの間に結合され、反転リセット線ＲＢＬからの反転リセット信号（／ＲＴ）によってオン・オフが制御される。
【0095】
図１３Ｂは、図１３Ａとは異なるバリッドビットセルの構成例を示す回路図である。図１３Ｂには、図９等とは一部異なるデュアルポート型のバリッドビットセルＶＢＣｄが示される。図１３Ｂにおいて、図１３ＡにおけるアクセストランジスタＱ３は、並列に結合される２個のアクセストランジスタＱ３ａ，Ｑ３ｂで構成される。同様に、図１３ＡにおけるアクセストランジスタＱ４は、並列に結合される２個のアクセストランジスタＱ４ａ，Ｑ４ｂで構成される。
【0096】
アクセストランジスタＱ３ａ，Ｑ４ａは、Ａ系ワード線ＷＬａによってオン・オフが制御される。アクセストランジスタＱ３ｂ，Ｑ４ｂは、Ｂ系ワード線ＷＬｂによってオン・オフが制御される。ここで、当該バリッドビットセルＶＢＣｄも、図１３Ａの場合と同様に、図９等におけるリセット用ＭＯＳトランジスタＭＮｒに加えて、別のリセット用ＭＯＳトランジスタＭＰｒを備える。
【0097】
図１４は、図１３Ｂのバリッドビットセルにおける主要部のレイアウト構成例を示す平面図である。図１４では、Ｙ方向に向けて順に、ｎ型拡散層ＤＦｎ１、ｎ型拡散層ＤＦｎ２、ｎ型ウェルＮＷ、ｎ型拡散層ＤＦｎ３が形成される。ｎ型ウェルＮＷ内には、Ｙ方向に向けて順に、ｐ型拡散層ＤＦｐ１、ｐ型拡散層ＤＦｐ２が形成される。
【0098】
また、各拡散層の上部（Ｚ方向）には、Ｙ方向に向けて延伸し、Ｘ方向で並んで配置される複数のポリシリコン層ＰＯが形成される。この複数のポリシリコン層ＰＯによって、Ｘ方向での両端には、Ａ系ワード線ＷＬａ（ＰＯ）とＢ系ワード線ＷＬｂ（ＰＯ）とが形成される。そして、その間の箇所には、記憶ノードＮｔ２（ＰＯ）と、反転記憶ノードＮｂ２（ＰＯ）と、リセット線ＲＴＬ（ＰＯ）と、反転リセット線ＲＢＬ（ＰＯ）とが適宜形成される。
【0099】
このような構成により、ｎ型拡散層ＤＦｎ１には、Ａ系ワード線ＷＬａ（ＰＯ）をゲートとするアクセストランジスタＱ３ａと、リセット線ＲＴＬ（ＰＯ）をゲートとするリセット用ＭＯＳトランジスタＭＮｒと、Ｂ系ワード線ＷＬｂ（ＰＯ）をゲートとするアクセストランジスタＱ４ｂとが形成される。ｎ型拡散層ＤＦｎ２には、Ａ系ワード線ＷＬａ（ＰＯ）をゲートとするアクセストランジスタＱ４ａと、Ｂ系ワード線ＷＬｂ（ＰＯ）をゲートとするアクセストランジスタＱ３ｂとが形成される。加えて、ｎ型拡散層ＤＦｎ２には、インバータＩＶ４を構成し、反転記憶ノードＮｂ２（ＰＯ）をゲートとするｎＭＯＳトランジスタと、インバータＩＶ３を構成し、記憶ノードＮｔ２（ＰＯ）をゲートとするｎＭＯＳトランジスタとが形成される。
【0100】
ｐ型拡散層ＤＦｐ１には、インバータＩＶ４を構成し、反転記憶ノードＮｂ２（ＰＯ）をゲートとするｐＭＯＳトランジスタと、インバータＩＶ３を構成し、記憶ノードＮｔ２（ＰＯ）をゲートとするｐＭＯＳトランジスタとが形成される。ｐ型拡散層ＤＦｐ２には、インバータＩＶ５を構成し、反転記憶ノードＮｂ２（ＰＯ）をゲートとするｐＭＯＳトランジスタと、反転リセット線ＲＢＬ（ＰＯ）をゲートとするリセット用ＭＯＳトランジスタＭＰｒとが形成される。
【0101】
図１５は、図１４を変形したレイアウト構成例を示す平面図である。図１５において、各回路の配置箇所に関しては、図１４の場合と同様である。図１５では、各メタル配線層（Ｍ０，Ｍ１，Ｍ２）の構成も適宜示される。図１５では、図１４の場合と異なり、拡散層構造のトランジスタの代わりに、ＦｉｎＦＥＴ（Fin Field Effect Transistor）構造が用いられる。例えば、リセット用ＭＯＳトランジスタＭＮｒは、３ＦＩＮ構造で形成され、リセット用ＭＯＳトランジスタＭＰｒは、２ＦＩＮ構造で形成される。
【0102】
以上のようなバリッドビットセルを用いることで、回路面積の増大を抑制した上で、リセット特性を高める（リセット動作を高速化する）ことが可能になる。具体的に説明すると、例えば、図１４および図１５において、リセット用ＭＯＳトランジスタ（ｎＭＯＳトランジスタ）ＭＮｒのサイズ（ゲート幅（Ｗ））を大きくする（例えば、６ＦＩＮ構造や２個配置等を用いる）ことでもリセット特性を高めることができる。
【0103】
しかし、本発明者等の検証によって、例えば、ゲート幅“２×Ｗ”のリセット用ＭＯＳトランジスタＭＮｒを設けるよりも、ゲート幅“Ｗ”のリセット用ＭＯＳトランジスタＭＮｒと、ゲート幅“Ｗ”のリセット用ＭＯＳトランジスタＭＰｒとを設けた方がリセット特性を高められることが判明した。さらに、図１４および図１５に示されるように、リセット用ＭＯＳトランジスタＭＰｒは、領域を比較的確保し易いｐＭＯＳトランジスタの形成領域を用いて効率的にレイアウトすることができる。このようなことから、リセット用ＭＯＳトランジスタＭＮｒを設けることが有益となる。
【0104】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【符号の説明】
【0105】
ＢＡ バッファアンプ（センスアンプ）
ＣＵ ＣＡＭユニット
ＤＰＣＣ 差動用プリチャージ回路
ＤＳＡ 差動型センスアンプ
ＥＲＹ ＣＡＭエントリ
ＭＢＢ 反転共通マッチ出力線
ＭＢＴ 共通マッチ出力線
ＭＣ ＣＡＭセル
ＭＬ マッチ線
ＭＮ，ＭＰ ＭＯＳトランジスタ
ＰＣＣ プリチャージ回路
ＳＬＢ 反転サーチ線
ＳＬＴ サーチ線
ＶＢＣ バリッドビットセル
ＷＬ ワード線
ＣＵ ＣＡＭユニット
ＤＰＣＣ 差動用プリチャージ回路
ＤＳＡ 差動型センスアンプ
ＥＲＹ ＣＡＭエントリ
ＭＢＢ 反転共通マッチ出力線
ＭＢＴ 共通マッチ出力線
ＭＣ ＣＡＭセル
ＭＬ マッチ線
ＭＮ，ＭＰ ＭＯＳトランジスタ
ＰＣＣ プリチャージ回路
ＳＬＢ 反転サーチ線
ＳＬＴ サーチ線
ＶＢＣ バリッドビットセル
ＷＬ ワード線
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13A】
【図13B】
【図14】
【図15】