特許 7376728 データパスインターフェース回路、メモリ及びストレージシステム

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-10-30

(45)【発行日】2023-11-08

(54)【発明の名称】データパスインターフェース回路、メモリ及びストレージシステム

(51)【国際特許分類】

   G11C 7/10 20060101AFI20231031BHJP

   G11C 11/4093 20060101ALI20231031BHJP

   G11C 11/4096 20060101ALI20231031BHJP

   G06F 13/16 20060101ALI20231031BHJP

【ＦＩ】

G11C7/10 300

G11C7/10 425

G11C7/10 520

G11C11/4093

G11C11/4096 450

G06F13/16 510E

G06F13/16 520B

【請求項の数】 15

(21)【出願番号】P 2022548061

(86)(22)【出願日】2021-06-18

(65)【公表番号】

(43)【公表日】2023-04-03

(86)【国際出願番号】 CN2021100794

(87)【国際公開番号】W WO2022062497

(87)【国際公開日】2022-03-31

【審査請求日】2022-08-05

(31)【優先権主張番号】202011006722.X

(32)【優先日】2020-09-23

(33)【優先権主張国・地域又は機関】CN

(73)【特許権者】

【識別番号】522246670

【氏名又は名称】チャンシン メモリー テクノロジーズ インコーポレイテッド

【氏名又は名称原語表記】ＣＨＡＮＧＸＩＮ ＭＥＭＯＲＹ ＴＥＣＨＮＯＬＯＧＩＥＳ，ＩＮＣ．

(74)【代理人】

【識別番号】100205659

【弁理士】

【氏名又は名称】齋藤 拓也

(74)【代理人】

【識別番号】100185269

【弁理士】

【氏名又は名称】小菅 一弘

(72)【発明者】

【氏名】ジー カンリン

【審査官】小林 紀和

(56)【参考文献】

【文献】特開平１１－１９１０２０（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１０／０２７１８８７（ＵＳ，Ａ１）

【文献】特開２００５－３４６９０８（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１４／００９２６９９（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ１１Ｃ ７／１０

Ｇ０６Ｆ １３／１６

Ｇ１１Ｃ １１／４０９３

Ｇ１１Ｃ １１／４０９６

(57)【特許請求の範囲】

【請求項1】

データパスインターフェース回路であって、
内部ポート及び外部ポートにそれぞれ接続され、記憶データを前記外部ポートから前記内部ポートに伝送するように構成される書き込みパスモジュールと、
前記内部ポート及び前記外部ポートにそれぞれ接続され、前記記憶データを前記内部ポートから前記外部ポートに伝送するように構成される読み取りパスモジュールと、
前記外部ポート及び前記内部ポートにそれぞれ接続され、前記外部ポート又は前記内部ポートから前記記憶データを取得し、前記記憶データに対して遅延処理を実行し、処理後の前記記憶データを前記書き込みパスモジュール及び／又は前記読み取りパスモジュールに伝送するように構成される第１遅延モジュールと、
前記第１遅延モジュールに接続され、外部から入力された信号命令を受信し、前記信号命令に従って、前記第１遅延モジュールが前記遅延処理を実行する遅延時間を制御するように構成される遅延制御モジュールと、を備える、前記データパスインターフェース回路。

【請求項2】

前記第１遅延モジュールは、選択ユニット及び一時記憶ユニットを備え、
前記選択ユニットの入力端は前記外部ポート及び前記内部ポートにそれぞれ接続され、前記選択ユニットの制御端は前記信号命令を受信するように構成され、
前記一時記憶ユニットのデータ入力端は前記選択ユニットの出力端に接続され、前記一時記憶ユニットの制御端は前記遅延制御モジュールの出力端に接続される、
請求項１に記載のデータパスインターフェース回路。

【請求項3】

前記一時記憶ユニットは、ラッチ、フリップフロップ及びレジスタのうちの少なくとも１つを含み、前記一時記憶ユニットの制御端は、クロック駆動端、セット端及びリセット端のうちの少なくとも１つを含む、
請求項２に記載のデータパスインターフェース回路。

【請求項4】

前記書き込みパスモジュールは、書き込みバッファユニットを備え、
前記書き込みバッファユニットの入力端は前記一時記憶ユニットの出力端に接続され、前記書き込みバッファユニットの出力端は前記内部ポートに接続され、前記書き込みバッファユニットの制御端は前記信号命令を受信するように構成され、
前記読み取りパスモジュールは、読み取りバッファユニットを備え、
前記読み取りバッファユニットの入力端は前記一時記憶ユニットの出力端に接続され、前記読み取りバッファユニットの出力端は前記外部ポートに接続され、前記読み取りバッファユニットの制御端は前記信号命令を受信するように構成される、
請求項２に記載のデータパスインターフェース回路。

【請求項5】

前記遅延制御モジュールは、遅延チェーン及び制御信号生成回路を備え、
前記遅延チェーンの入力端は前記信号命令を受信し、前記信号命令を遅延して出力するように構成され、
前記制御信号生成回路の入力端は前記遅延チェーンの出力端に接続され、前記制御信号生成回路の出力端は前記一時記憶ユニットの制御端に接続され、前記制御信号生成回路は、前記遅延チェーンによって出力された信号に従って１つの制御信号を生成するように構成される、
請求項２に記載のデータパスインターフェース回路。

【請求項6】

前記遅延チェーンは、プログラマブル遅延チェーンである、
請求項５に記載のデータパスインターフェース回路。

【請求項7】

前記第１遅延モジュール及び前記遅延制御モジュールは、２つの動作モードを備え、前記２つの動作モードは遅延モード及び迅速モードを含み、前記遅延モードにある場合、前記第１遅延モジュール及び前記遅延制御モジュールは両方とも有効であり、前記迅速モードにある場合、前記遅延制御モジュールは無効であり、前記第１遅延モジュールによる前記記憶データの伝送遅延はゼロであり、前記データパスインターフェース回路は更に、
前記第１遅延モジュール及び前記遅延制御モジュールにそれぞれ接続され、前記信号命令を受信し、前記信号命令に従って、前記第１遅延モジュール及び前記遅延制御モジュールの動作モードを制御するように構成されるモード選択モジュールを備える、
請求項１に記載のデータパスインターフェース回路。

【請求項8】

メモリであって、
請求項１ないし７のいずれか一項に記載のデータパスインターフェース回路と、
前記データパスインターフェース回路の外部ポートに接続され、前記記憶データを処理するように構成されるデータ処理モジュールと、
前記データパスインターフェース回路の内部ポートに接続され、前記記憶データを記憶するように構成されるメモリブロックと、を備える、前記メモリ。

【請求項9】

前記メモリは更に、
前記メモリブロックに接続され、前記信号命令を受信し、前記信号命令に従ってメモリブロック制御信号を生成するように構成される第２遅延モジュールを備え、前記メモリブロック制御信号は、前記記憶データが前記メモリブロックに入る時間を制御するように構成される、
請求項８に記載のメモリ。

【請求項10】

メモリブロック制御信号に対して前記第２遅延モジュールによって生成される遅延時間は、前記記憶データに対して前記データパスインターフェース回路によって生成される遅延時間と一致する、
請求項９に記載のメモリ。

【請求項11】

前記メモリブロックは、少なくとも２つのメモリサブブロックを含み、前記メモリサブブロックは、同じメモリブロック制御回路に接続され、
前記メモリブロック制御回路は、行デコーディング回路、列デコーディング回路及び冗長回路のうちの少なくとも１つを含む、
請求項８に記載のメモリ。

【請求項12】

前記メモリは、複数の前記データパスインターフェース回路及び複数のメモリブロックを備え、前記データパスインターフェース回路と前記メモリブロックは１対１で対応して配置され、
前記複数のデータパスインターフェース回路の外部ポートは、同じ前記データ処理モジュールに接続され、前記データパスインターフェース回路の内部ポートは、複数の前記メモリサブブロックに接続される、
請求項１１に記載のメモリ。

【請求項13】

前記データ処理モジュールの出力端から任意の前記メモリサブブロックへの前記記憶データの伝送時間は互いに一致し、
任意の前記メモリサブブロックから前記データ処理モジュールへの前記記憶データの伝送時間は互いに一致する、
請求項１２に記載のメモリ。

【請求項14】

前記メモリは、２つの前記データ処理モジュールを備え、前記データ処理モジュールは、前記複数のデータパスインターフェース回路にそれぞれ接続されており、
前記メモリが単一データ処理モジュール有効モードにある場合、１つの前記データ処理モジュールをオンにしてデータを伝送するように制御し、前記メモリが複数データ処理モジュール有効モードにある場合、所定数の前記データ処理モジュールをオンにして異なる前記メモリブロックにデータを同期的に送信するように制御する、
請求項１２に記載のメモリ。

【請求項15】

ストレージシステムであって、
請求項８ないし１４のいずれか一項に記載のメモリと、
電子機器と、
前記メモリ及び前記電子機器にそれぞれ接続され、前記電子機器のシステム情報に従って、前記メモリ内の対応する数の前記データ処理モジュールをオンにするように構成される処理モジュールコントローラと、を備える、前記ストレージシステム。

【発明の詳細な説明】

【技術分野】

【0001】

［関連出願への相互参照］
本願は、２０２０年９月２３日に中国特許局に提出された、出願番号が２０２０１１００６７２２．Ｘであり、発明の名称が「データパスインターフェース回路、メモリ及びストレージシステム」である中国特許出願の優先権を主張し、当該中国特許出願の全ての内容が参照として本願に組み込まれている。

【0002】

本願実施例は、集成回路分野に関し、特に、データパスインターフェース回路、メモリ及びストレージシステムに関する。

【背景技術】

【0003】

半導体メモリは、半導体回路を介してアクセスするメモリであり、ここで、ダイナミックランダムアクセスメモリ（ＤＲＡＭ：Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は、その速い記憶速度及び高い統合性により、様々な分野に幅広く適用されている。より大きなメモリ空間を実現するために、通常、メモリには複数のメモリブロックが配置されるが、現在のメモリが動作しているときには、異なるメモリブロックのデータ伝送速度が異なるため、異なるメモリブロックのタイミングに一貫性がなく、記憶データの伝送同期性が良くない。

【発明の概要】

【0004】

本願の１つの態様では、データパスインターフェース回路を提供し、前記データパスインターフェース回路は、
内部ポート及び外部ポートにそれぞれ接続され、記憶データを前記外部ポートから前記内部ポートに伝送するように構成される書き込みパスモジュールと、
前記内部ポート及び前記外部ポートにそれぞれ接続され、前記記憶データを前記内部ポートから前記外部ポートに伝送するように構成される読み取りパスモジュールと、
前記外部ポート及び前記内部ポートにそれぞれ接続され、前記外部ポート又は前記内部ポートから前記記憶データを取得し、前記記憶データに対して遅延処理を実行し、処理後の前記記憶データを前記書き込みパスモジュール及び／又は前記読み取りパスモジュールに伝送するように構成される第１遅延モジュールと、
前記第１遅延モジュールに接続され、外部から入力された信号命令を受信し、前記信号命令に従って、前記第１遅延モジュールが前記遅延処理を実行する遅延時間を制御するように構成される遅延制御モジュールと、を備える。

【0005】

本願の別の態様では、メモリを提供し、前記メモリは、
上記のデータパスインターフェース回路と、
前記データパスインターフェース回路の外部ポートに接続され、前記記憶データを処理するように構成されるデータ処理モジュールと、
前記データパスインターフェース回路の内部ポートに接続され、前記記憶データを記憶するように構成されるメモリブロックと、を備える。

【0006】

本願の更に別の態様では、ストレージシステムを提供し、前記ストレージシステムは、
上記のメモリと、
電子機器と、
前記メモリ及び前記電子機器にそれぞれ接続され、前記電子機器のシステム情報に従って、前記メモリ内の対応する数の前記データ処理モジュールをオンにするように構成される処理モジュールコントローラと、を備える。

【0007】

本発明の各実施例の詳細は以下の図面及び説明に記載されている。当業者は、本明細書、図面及び特許請求の範囲の記載に基づいて、本発明の他の特徴、解決すべき問題及び有益な効果を容易に理解することができる。

【図面の簡単な説明】

【0008】

【図1】第１実施例に係るデータパスインターフェース回路の概略構造図である。

【図2】第２実施例に係るデータパスインターフェース回路の概略構造図である。

【図3】第３実施例に係るデータパスインターフェース回路の概略構造図である。

【図4】第４実施例に係るデータパスインターフェース回路の概略構造図である。

【図5】第５実施例に係るデータパスインターフェース回路の概略構造図である。

【図6】１つの実施例に係るメモリの概略構造図である。

【図7】１つの実施例に係る、２つのデータ処理モジュールが両方とも有効である動作モードの概略図である。

【図8】第１実施例に係る、単一のデータ処理モジュールが有効である動作モードの概略図である。

【図9】第２実施例に係る、単一のデータ処理モジュールが有効である動作モードの概略図である。

【図10】第３実施例に係る、単一のデータ処理モジュールが有効である動作モードの概略図である。

【図11】第４実施例に係る、単一のデータ処理モジュールが有効である動作モードの概略図である。

【図12】別の実施例に係るメモリの概略構造図である。

【発明を実施するための形態】

【0009】

本願の実施例をよりよく説明及び例示するために、１つ又は複数の図面を参照することができるが、図面を説明するための追加の詳細又は例は、本願発明、説明される実施例又は好ましい実施形態のいずれか１つを限定するものと見なされるべきではない。

【0010】

本願実施例をより容易に理解させるために、以下、関連する図面を参照して本願実施例についてより全般的に説明する。図面には、本願実施例の好ましい実施例を示されている。しかしながら、本願実施例は様々な形態で実現でき、本明細書に記載の実施例に限定されるべきではない。それどころか、これらの実施例を提供する目的は、本願実施例の開示される内容をより明確且つ完全にすることである。

【0011】

特に定義されない限り、本明細書で使用される全ての技術用語及び科学用語は、本願実施例が属する技術分野の当業者によって一般に理解されるのと同じ意味を有する。本明細書において、本願実施例の説明で使用される用語は、特定の実施例を説明するためのものに過ぎず、本発明を限定することを意図するものではない。本明細書で使用される「及び／又は」という用語は、１つ又は複数の列挙された項目のいずれか及び全ての組み合わせを含む。

【0012】

本願実施例の説明において、「上」、「下」、「垂直」、「水平」、「内」、「外」などの用語が示す方向又は位置関係は、図面に示す方向又は位置関係に基づいており、本願実施例の説明を容易且つ簡潔にするためだけであり、言及された装置又は要素が特定の方向を有するか特定の方向で構築及び操作しなければならないことを示すか暗示するものではないため、本願実施例を限定するものとして理解すべきではない。

【0013】

図１は、第１実施例に係るデータパスインターフェース回路１０の概略構造図であり、図１を参照すると、本実施例において、データパスインターフェース回路１０は、書き込みパスモジュール１００、読み取りパスモジュール２００、第１遅延モジュール３００及び遅延制御モジュール４００を備える。データパスインターフェース回路１０は、内部ポート１１及び外部ポート１２を備え、内部ポート１１は、メモリ内のメモリブロック３０に接続され、書き込まれる記憶データをメモリブロック３０に伝送するか、又は記憶データをメモリブロック３０から読み取るように構成され、外部ポート１２は、外部の電子機器から送信された、書き込まれる記憶データを受信するか、又はメモリブロック３０から読み取られた記憶データを外部の電子機器に送信するように構成される。

【0014】

書き込みパスモジュール１００は、内部ポート１１及び外部ポート１２にそれぞれ接続されており、記憶データを前記外部ポート１２から前記内部ポート１１に伝送するように構成される。ここで、書き込みパスモジュール１００の入力端は外部ポート１２に間接的に接続され、具体的には、書き込みパスモジュール１００の入力端は、第１遅延モジュール３００を介して外部ポート１２に間接的に接続され、書き込みパスモジュール１００の出力端は、内部ポート１１に直接接続される。つまり、書き込まれる記憶データは、外部の電子機器から入力され、データパスインターフェース回路の外部ポート１２、第１遅延モジュール３００、書き込みパスモジュール１００及び内部ポート１１を経由してメモリブロック３０に到達し、これにより、記憶データの書き込みが実現される。

【0015】

読み取りパスモジュール２００は、前記内部ポート１１及び前記外部ポート１２にそれぞれ接続されており、前記記憶データを前記内部ポート１１から前記外部ポート１２に伝送するように構成される。ここで、読み取りパスモジュール２００の入力端は内部ポート１１に間接的に接続され、具体的には、読み取りパスモジュール２００の入力端は、第１遅延モジュール３００を介して内部ポート１１に間接的に接続され、読み取りパスモジュール２００の出力端は外部ポート１２に直接接続される。つまり、記憶データは、メモリブロック３０から読み取られ、データパスインターフェース回路の内部ポート１１、第１遅延モジュール３００、読み取りパスモジュール２００及び外部ポート１２を経由して外部の電子機器に到達し、これにより、記憶データの読み取りが実現される。理解できることとして、データパスインターフェース回路１０は、ある時点で書き込み動作と読み取り動作のうちの一方のみを実行するため、書き込みパスモジュール１００及び読み取りパスモジュール２００は、記憶データを時分割モードで出力する。

【0016】

第１遅延モジュール３００は、前記外部ポート１２及び前記内部ポート１１にそれぞれ接続されており、前記外部ポート１２又は前記内部ポート１１から前記記憶データを取得し、前記記憶データに対して遅延処理を実行し、処理後の前記記憶データを前記書き込みパスモジュール１００及び／又は前記読み取りパスモジュール２００に伝送するように構成される。

【0017】

具体的には、データパスインターフェース回路１０が記憶データを書き込む場合、第１遅延モジュール３００は、外部ポート１１から、記憶データを取得し、データに対して遅延処理を実行してから書き込みパスモジュール１００に送信する。ここで、書き込まれる記憶データは、メモリのデータピンから書き込まれ、各データピンは、複数のメモリブロック３０に接続され、それに接続された複数のメモリブロック３０に記憶データを送信する。理解できることとして、各データパスインターフェース回路１０の外部ポート１２とデータピンとの間の伝送パスの長さは同じではないため、データがデータピンに同時に到達したとしても、同様のデータ伝送速度及び異なる伝送パスの長さにより、記憶データが各メモリブロック３０に同時に到達することはできない。その結果、背景技術に記載の記憶データの非同期伝送現象が引き起こされる。データパスインターフェース回路１０が記憶データを読み取るときにも、記憶データの非同期伝送現象があり、その現象が起こる原因は、上記のデータの非同期書き込みの原因と同様であり、ここでは繰り返して説明しない。本実施例では、第１遅延モジュール３００は、受信された記憶データに対して遅延処理を実行することで、記憶データが所定の目標時間に内部ポート１１に到達するようにし、これにより、記憶データが各データパスインターフェース回路１０の内部ポート１１に到達する時間は同じになり、又は時間誤差がデータパスインターフェース回路１０の許容誤差範囲内にあるようにし、これにより、記憶データの非同期伝送現象が解決される。

【0018】

例示的に、様々なハードウェア構造により、書き込みパスモジュール１００及び読み取りパスモジュール２００が時分割モードで記憶データを出力する機能を実現することができる。例示的に、図１に示される実施例では、第１遅延モジュール３００は、出力端を備え、当該出力端は、書き込みパスモジュール１００及び読み取りパスモジュール２００にそれぞれ接続され、第１遅延モジュール３００は、遅延処理後の記憶データを書き込みパスモジュール１００及び読み取りパスモジュール２００に同時に出力し、書き込みパスモジュール１００及び読み取りパスモジュール２００のうちの１つがオンになるように制御することで、そのうちの一方が記憶データを出力するようにする。他の実施例では、第１遅延モジュール３００は、２つの出力端を備えてもよく、当該２つの出力端は、それぞれ、書き込みパスモジュール１００及び読み取りパスモジュール２００に１対１で対応して接続され、第１遅延モジュール３００の２つの出力端のうちの１つが記憶データを出力するように制御することで、書き込みパスモジュール１００及び読み取りパスモジュール２００のうちの一方のみが記憶データを受信できるようにし、そのうちの一方が記憶データを出力するようにする。

【0019】

遅延制御モジュール４００は、前記第１遅延モジュール３００に接続され、外部から入力された信号命令を受信し、前記信号命令に従って、前記第１遅延モジュール３００が前記遅延処理を実行する遅延時間を制御するように構成される。ここで、信号命令は、データパスインターフェース回路１０が対応する動作を実行するように指示する命令を指し、信号命令は、例えば、書き込み命令、読み取り命令、モード選択コーディング命令のうちの少なくとも１つであり得、例示的に、書き込み命令は、対応する書き込み動作を実行するようにデータパスインターフェース回路１０に指示する。

【0020】

具体的には、遅延制御モジュール４００は、少なくとも１つの入力端を備え、入力端から入力された信号命令に従って、第１遅延モジュール３００の制御信号を生成することができる。例えば、遅延制御モジュール４００が１つの入力端を備える場合、書き込み命令、読み取り命令、モード選択コーディング命令のうちの１つに応じて制御信号を生成することができる。遅延制御モジュール４００が２つの入力端を備える場合、書き込み命令、読み取り命令、モード選択コーディング命令のうちの２つに応じて制御信号を生成することができる。理解できることとして、遅延制御モジュール４００が必要とする対応する信号命令のタイプが多いほど、制御信号を生成するロジックが複雑になるが、これに応じて、信頼度がより高い全面的な制御機能を持つことができ、これにより、データパスインターフェース回路１０の信頼度と全面性を向上させ、すなわち、記憶データの伝送同期性を大幅に改善する。

【0021】

本実施例では、データパスインターフェース回路１０は、書き込みパスモジュール１００と、読み取りパスモジュール２００と、第１遅延モジュール３００と、遅延制御モジュール４００を備える。書き込みパスモジュール１００は、内部ポート１１及び外部ポート１２にそれぞれ接続され、記憶データを前記外部ポート１２から前記内部ポート１１に伝送するように構成される。読み取りパスモジュール２００は、前記内部ポート１１及び前記外部ポート１２に接続され、前記記憶データを前記内部ポート１１から前記外部ポート１２に伝送するように構成される。第１遅延モジュール３００は、前記外部ポート１２及び前記内部ポート１１にそれぞれ接続され、前記外部ポート１２又は前記内部ポート１１から前記記憶データを取得し、前記記憶データに対して遅延処理を実行し、処理後の前記記憶データを前記書き込みパスモジュール１００及び／又は前記読み取りパスモジュール２００に伝送するように構成される。遅延制御モジュール４００は、前記第１遅延モジュール３００に接続され、外部から入力された信号命令を受信し、前記信号命令に従って、前記第１遅延モジュール３００が前記遅延処理を実行する遅延時間を制御するように構成される。遅延制御モジュール４００によって出力された制御信号により、第１遅延モジュール３００に、受信された記憶データへの適切な遅延時間の遅延処理を実行させて、記憶データが所定の目標時間に内部ポート１１又は外部ポート１２に到達するようにし、これにより、各データパスインターフェース回路１０の内部ポート１１と外部ポート１２との間の記憶データの伝送時間は同じになり、又は伝送時間の誤差がデータパスインターフェース回路１０の許容誤差範囲内にあるようにし、したがって、より優れた記憶データの伝送同期性を備えたデータパスインターフェース回路１０を実現することができる。

【0022】

図２は、第２実施例に係るデータパスインターフェース回路１０の概略構造図であり、図２を参照すると、本実施例では、前記第１遅延モジュール３００は、選択ユニット３１０及び一時記憶ユニット３２０を備える。本実施例では、書き込みパスモジュール１００、読み取りパスモジュール２００及び遅延制御モジュール４００の配置方式は、図１の実施例の配置方式と同様であり、ここでは繰り返して説明しない。

【0023】

選択ユニット３１０において、前記選択ユニット３１０の入力端は、前記外部ポート１２及び前記内部ポート１１１にそれぞれ接続され、前記選択ユニット３１０の制御端は、信号命令を受信するように構成される。

【0024】

具体的には、選択ユニット３１０は２つの入力端を備え、選択ユニット３１０の２つの入力端は、内部ポート１１及び外部ポート１２に１対１で接続され、それぞれ２つのポートから記憶データを取得し、選択ユニット３１０は更に制御端を備え、選択ユニット３１０の制御端は、信号命令を受信し、信号命令に従って、受信された２つの記憶データのうちの１つを選択して出力するように構成される。例示的に、信号命令は書き込み命令であってもよく、この場合、選択ユニット３１０は、外部ポート１２からの記憶データを選択して出力し、これにより、データの書き込みを実現する。図２に示される実施例では、選択ユニット３１０は二者択一マルチプレクサであり、他の実施例では、選択ユニット３１０は、三者択一マルチプレクサであってもよく、つまり、３つの入力端を配置することで、より複雑な選択機能と伝送機能を実現することができる。

【0025】

一時記憶ユニット３２０において、前記一時記憶ユニット３２０のデータ入力端は、前記選択ユニット３１０の出力端に接続され、前記一時記憶ユニット３２０の制御端は、前記遅延制御モジュール４００の出力端に接続される。ここで、前記一時記憶ユニット３２０は、ラッチ、フリップフロップ及びレジスタのうちの少なくとも１つを含み、前記一時記憶ユニット３２０の制御端は、クロック駆動端、セット端及びリセット端のうちの少なくとも１つを含む。

【0026】

具体的には、図２に示される実施例では、一時記憶ユニット３２０は、１つのフリップフロップを備えることができ、当該フリップフロップはＤフリップフロップであり、Ｄフリップフロップの入力端は、選択ユニット３１０の出力端に接続され、Ｄフリップフロップのクロック駆動端は、遅延制御モジュール４００の出力端に接続され、Ｄフリップフロップの出力端は、書き込みパスモジュール１００及び読み取りパスモジュール２００にそれぞれ接続される。Ｄフリップフロップは、クロック駆動端から入力された制御信号に応答して、入力端から入力された信号をサンプリングし、したがって、制御信号の遅延時間を調整することにより、Ｄフリップフロップのサンプリング時間を制御することができ、これによって、記憶データが書き込みパスモジュール１００又は読み取りパスモジュール２００を介して、目標時間に内部ポート１１又は外部ポート１２に到達するようにすることができ、これにより、より優れたタイミング同期性を備えたデータパスインターフェース回路１０を実現することができる。例示的に、一時記憶ユニット３２０に対してセット端及び／又はリセット端を構成し、一時記憶ユニット３２０が信号サンプリングを実行しないとき、所定のイネーブル信号をセット端及び／又はリセット端に出力することにより、一時記憶ユニット３２０の安定した出力を確保することができ、これにより、データパスインターフェース回路１０の出力信号の信頼度を向上させることができる。他の実施例では、一時記憶ユニット３２０は、ＪＫフリップフロップやＲＳフリップフロップなど、信号一時記憶機能を備えた他のデバイスであってもよい。

【0027】

更に、前記制御信号は、パルス信号、信号立ち上がりエッジ及び信号立ち下がりエッジのうちの少なくとも１つを含む。ここで、一時記憶ユニット３２０がラッチである場合、それはパルス信号を介して制御されることができる。一時記憶ユニット３２０がフリップフロップである場合、それは、信号立ち上がりエッジ又は信号立ち下がりエッジを介してトリガされることができ、理解できることとして、エッジトリガは、より大きなタイミングマージンを提供することができ、これにより、一時記憶ユニット３２０のサンプリングタイミングの精度を向上させ、更に、データパスインターフェース回路１０の信頼度を向上させることができる。

【0028】

図３は、第３実施例に係るデータパスインターフェース回路１０の概略構造図であり、図３を参照すると、本実施例では、前記書き込みパスモジュール１００は、書き込みバッファユニット１１０を備え、読み取りパスモジュール２００は、読み取りバッファユニット２１０を備える。本実施例では、選択ユニット３１０、一時記憶ユニット３２０及び遅延制御モジュール４００の配置方式は、図２の実施例の配置方式と同様であり、ここでは繰り返して説明しない。

【0029】

書き込みバッファユニット１１０において、前記書き込みバッファユニット１１０の入力端は、前記一時記憶ユニット３２０の出力端に接続され、前記書き込みバッファユニット１１０の出力端は、前記内部ポート１１に接続され、前記書き込みバッファユニット１１０の制御端は、前記信号命令を受信するように構成される。書き込みバッファユニット１１０は、制御端によって受信された信号命令に応答して、入力端から入力された遅延処理後の記憶データをバッファリングして出力することにより、タイミングの更なる制御を実現し、これによって、記憶データを書き込むときのタイミング精度がより優れた書き込みパスモジュール１００及びデータパスインターフェース回路１０を提供する。読み取りバッファユニット２１０において、前記読み取りバッファユニット２１０の入力端は、前記一時記憶ユニット３２０の出力端に接続され、前記読み取りバッファユニット２１０の出力端は、前記外部ポート１２に接続され、前記読み取りバッファユニット２１０の制御端は、前記信号命令を受信するように構成される。書き込みバッファユニット１１０と同様に、読み取りバッファユニット２１０を配置することにより、記憶データを読み取るときのタイミング精度がより優れた読み取りパスモジュール２００及びデータパスインターフェース回路１０を提供することができる。

【0030】

図４は、第４実施例に係るデータパスインターフェース回路１０の概略構造図であり、図４を参照すると、本実施例では、前記遅延制御モジュール４００は、遅延チェーン４１０及び制御信号生成回路４２０を備える。本実施例では、選択ユニット３１０、一時記憶ユニット３２０、書き込みバッファユニット１１０及び読み取りバッファユニット２１０の配置方式は、図３の実施例の配置方式と同様であり、ここでは繰り返して説明しない。

【0031】

遅延チェーン４１０において、前記遅延チェーン４１０の入力端は、前記信号命令を受信し、前記信号命令を遅延して出力するように構成される。

【0032】

１つの実施例では、遅延チェーン４１０は、固定遅延チェーン４１０であり得る。例示的に、固定遅延チェーン４１０は、直列に接続された複数のトランスミッションゲートを含み得、各トランスミッションゲートには、固定の遅延時間が設定されており、したがって、遅延チェーン４１０によって生成される所定の遅延時間に基づいて、対応する数のトランスミッションゲートを設置することにより、目標の所定遅延時間を生成することができる。別の例では、固定遅延チェーン４１０は、直列に接続された偶数のインバータを含んでもよく、偶数のインバータを設置することにより、出力される遅延信号を、入力された信号命令の電気レベル状態に対応させ、且つタイミングの違いのみが発生することを保証し、上記のトランスミッションゲートで構成された固定遅延チェーン４１０と同様に、遅延チェーン４１０によって生成される所定の遅延時間に基づいて、対応する数のインバータを設置することにより、目標の所定遅延時間を生成することができる。

【0033】

別の実施例では、前記遅延チェーン４１０は、プログラマブル遅延チェーン４１０である。理解できることとして、データパスインターフェース回路１０における信号伝送速度などの特性は、使用環境の温度などの条件の変化に応じて変化する。したがって、使用環境の条件が変化すると、タイミング異常、更には伝送される信号のエラーが発生する恐れがある。本実施例では、プログラマブル遅延チェーン４１０からなる遅延チェーン４１０を設置し、対応する検出構造を設置し、検出構造により、データパスインターフェース回路１０の使用環境の条件変化状況を検出し、検出結果に基づいて、プログラマブル遅延チェーン４１０の遅延時間を調整することができ、これにより、タイミングエラの発生を回避し、信頼度が高いデータパスインターフェース回路１０を提供する。ここで、検出構造は、使用環境を検出するセンサであってもよく、環境の変化に応じて遅延時間を調整することができる。検出構造は、フィードバック回路であってもよく、つまり、データパスインターフェース回路１０によって出力された信号のタイミングに従って入力に対してフィードバックし、これにより、閉ループ調整によりタイミングの精度を改善する。

【0034】

更に、プログラマブル遅延チェーン４１０は、複数の遅延ユニットを含み得、各遅延ユニットは、設定されたステップ長の遅延を生成し、コーディンググループを介して遅延時間の調整を実現するように構成される。具体的には、コーディンググループは、複数の制御コーディングビットを含み、コーディングビットは、遅延ユニットと１対１で対応する。例示的に、プログラマブル遅延チェーン４１０は８つの遅延ユニットを含み、コーディンググループは８つの制御コーディングビットを含み、コーディンググループの値が１０００００００である場合、１番目の遅延ユニットがオンになり、他の遅延ユニットがオフになるように制御され、これによって、１つの設定されたステップ長の遅延を生成する。コーディンググループの値が１００００００１である場合、１番目の遅延ユニットユニット及び８番目の遅延ユニットがオンになり、他の遅延ユニットがオフになるように制御し、これによって、２つの設定されたステップ長の遅延を生成する。したがって、コーディンググループの値を変更することにより、プログラマブル遅延チェーン４１０の制御を実現することができる。留意すべきこととして、上記の例は、説明のためのものに過ぎず、プログラマブル遅延チェーン４１０及びコーディンググループを限定するためのものではない。

【0035】

制御信号生成回路４２０において、前記制御信号生成回路４２０の入力端は、前記遅延チェーン４１０の出力端に接続され、前記制御信号生成回路４２０の出力端は、前記一時記憶ユニット３２０の制御端に接続され、前記制御信号生成回路４２０は、前記遅延チェーン４１０によって出力された信号に従って１つの制御信号を生成するように構成される。具体的には、上記の説明によれば、制御信号生成回路４２０によって出力された制御信号がパルス信号、信号立ち上がりエッジ又は信号立ち下がりエッジである場合、制御信号は、一時記憶ユニット３２０上でより信頼性の高いタイミング制御機能を実現することができ、理解できることとして、信号命令及び遅延処理後の信号命令が上記の所望の制御信号形式であるとは限らないため、制御信号生成回路４２０を設置することにより、遅延処理後の信号命令のタイミングに一致する目標形式の制御信号を生成することができ、これにより、一時記憶ユニット３２０の正確な制御を実現することができる。

【0036】

１つの実施例では、前記第１遅延モジュール３００及び前記遅延制御モジュール４００には、２つの動作モードを備え、前記２つの動作モードは遅延モード及び迅速モードを含み、前記遅延モードにある場合、前記第１遅延モジュール３００と前記遅延制御モジュール４００は両方とも有効であり、前記迅速モードにある場合、前記遅延制御モジュール４００は無効であり、前記第１遅延モジュール３００による前記記憶データの伝送遅延はゼロである。ここで、前記第１遅延モジュール３００と前記遅延制御モジュール４００が両方とも有効であるということは、第１遅延モジュール３００の遅延機能がオンになり、遅延制御モジュール４００が信号命令に従って制御信号を生成することによって、それに応じて記憶データを遅延させることを指す。前記第１遅延モジュール３００及び前記遅延制御モジュール４００が両方とも無効であるということは、第１遅延モジュール３００が記憶データの伝送機能のみをオンにし、遅延機能をオフにすることで、記憶データを迅速に通過させ、これによって、データパスインターフェース回路１０の動作速度を向上させることを指す。留意すべきこととして、上記の「伝送遅延がゼロである」とは、第１遅延モジュール３００が、記憶データに対して追加の遅延時間を設定しないことを指すが、第１遅延モジュール３００の導線などの構造は特定の固有遅延を有する。しかし、この固有遅延の遅延時間は非常に短いため、この固有遅延は無視しても良い。

【0037】

図５は、第５実施例に係るデータパスインターフェース回路１０の概略構造図であり、図５を参照すると、本実施例では、前記データパスインターフェース回路１０は更に、モード選択モジュール５００を備える。

【0038】

モード選択モジュール５００は、前記第１遅延モジュール３００及び前記遅延制御モジュール４００にそれぞれ接続され、前記信号命令を受信し、前記信号命令に従って、前記第１遅延モジュール３００及び前記遅延制御モジュール４００の動作モードを制御するように構成される。理解できることとして、各メモリブロック３０が記憶データを受信するパス長は、異なる動作モード及びメモリブロック３０の位置によって異なり、したがって、データ伝送パスが最も長いメモリブロック３０に対応するデータパスインターフェース回路１０が迅速モードにあるように設定することにより、記憶データを最高速度で通過させ、他のメモリブロック３０のデータパスインターフェース回路１０が遅延モードにあるように設定し、各メモリブロック３０に対応するデータパスインターフェース回路１０が対応する遅延を生成するように制御し、これによって、伝送パスでの記憶データの伝送時間と遅延時間との合計が設定値になるようにし、これにより、各メモリブロック３０に対応するデータ伝送時間が同じになる。ここで、当該設定値は、最も長いデータ伝送パスに対応する伝送時間であってもよい。

【0039】

図６は、１つの実施例に係るメモリの概略構造図であり、図６を参照すると、本実施例では、メモリは、データパスインターフェース回路１０、データ処理モジュール２０及びメモリブロック３０を備える。

【0040】

上記のデータパスインターフェース回路１０は、データ処理モジュール２０及びメモリブロック３０にそれぞれ接続され、伝送される記憶データのタイミング処理を実現する。

【0041】

データ処理モジュール２０は、前記データパスインターフェース回路１０の外部ポート１２に接続され、前記記憶データを処理するように構成される。例示的に、データ処理モジュール２０による記憶データの処理は、記憶データ伝送の直列／並列変換であり得、理解できることとして、データ処理モジュール２０は、記憶データに対して他のタイプの処理を実行して、記憶データの伝送速度を向上させるなどの目的を実現することもできる。

【0042】

メモリブロック３０は、前記データパスインターフェース回路１０の内部ポート１１に接続され、前記記憶データを記憶するように構成される。ここで、前記メモリブロック３０は、少なくとも２つのメモリサブブロック３１を含み得、前記メモリサブブロック３１は、同じメモリブロック３０の制御回路に接続される。ここで、制御回路は、行デコーディング回路、列デコーディング回路及び冗長回路のうちの少なくとも１つを含み、制御回路を共有することで、メモリ内の配線数を減らすことができ、これにより、メモリの全体的な集積度を向上させることができる。理解できることとして、制御回路を共有すると、制御の複雑さが高くなり、したがって、実際の配線ニーズに応じて適切な回路を選択して共有することができ、これにより、集積度と制御難易度のバランスを取ることができる。

【0043】

留意すべきこととして、図６の実施例は、複数の双方向ドライバ４０を示し、双方向ドライバ４０は、記憶データの伝送パスに設置され、図６の双方向ドライバ４０は、データ伝送パスの長さとデータの伝送速度を例示的に説明するためにのみ使用され、具体的には、双方向ドライバ４０を備えたデータ伝送パスが比較的長く、データの伝送速度が比較的遅いことを意味する。しかし、図６に示される双方向ドライバ４０は、本願実施例に係るデータ伝送パスの特定の構造を限定するために使用されるものではない。各伝送パス上の双方向ドライバ４０は、図６に示される数及び設置位置に限定されない。

【0044】

更に、引き続き図６を参照すると、前記メモリは、複数の前記データパスインターフェース回路１０及び複数のメモリブロック３０を含み、前記データパスインターフェース回路１０と前記メモリブロック３０は１対１で対応して設置され、前記複数のデータパスインターフェース回路１０の外部ポート１２は、同じ前記データ処理モジュール２０に接続され、前記データパスインターフェース回路１０の内部ポート１１は、複数の前記メモリサブブロック３１に接続される。読み取られる記憶データは、メモリサブブロック３１から、インターフェース回路の内部ポート１１、外部ポート１２を経由してデータ処理モジュール２０に到達し、これにより、データの読み取りを実現することができる。書き込まれる記憶データは、データ処理モジュール２０から、インターフェース回路の外部ポート１２、内部ポート１１を経由してメモリサブブロック３１に到達し、これにより、データの書き込みを実現することができる。ここで、前記データ処理モジュール２０の出力端から任意の前記メモリサブブロック３１への前記記憶データの伝送時間は互いに一致し、及び／又は任意の前記メモリサブブロック３１から前記データ処理モジュール２０への前記記憶データの伝送時間は互いに一致する。留意すべきこととして、伝送時間が一致することは、各メモリサブブロック３１に対応するデータ伝送時間が完全に同じであることを含み、伝送時間が一致することは、異なるメモリサブブロック３１に対応するデータ伝送時間間の誤差が許容範囲内にあり、すなわち、記憶データの精度に影響を与えないことを更に含む。

【0045】

更に、図６に示される実施例では、異なる構成を有する電子機器への適用のために、２つのデータ処理モジュール２０を備える。具体的には、前記データ処理モジュール２０は、前記複数のデータパスインターフェース回路１０にそれぞれ接続され、ここで、前記メモリが単一データ処理モジュール有効モードにある場合、１つの前記データ処理モジュール２０をオンにしてデータを伝送するように制御し、前記メモリが複数データ処理モジュール有効モードにある場合、所定数の前記データ処理モジュール２０をオンにして異なる前記メモリブロック３０にデータを同期的に送信するように制御する。例示的に、メモリが６４ビットシステムのコンピュータに適用される場合、コンピュータの演算速度及びアドレス指定能力が強いため、２つのデータ処理モジュール２０を同時にオンにして、より速いデータ伝送速度を実現し、メモリが３２ビットシステムのコンピュータに適用される場合、１つのデータ処理モジュール２０のみをオンにすることで、記憶データの安定した信頼できる伝送を保証する。本実施例に係るメモリは、外部の電子機器に応じて、対応する数のデータ処理モジュール２０をオンにすることができ、これにより、メモリの応用の柔軟性及び普遍性を向上させる。

【0046】

具体的には、図７は、１つの実施例に係る、２つのデータ処理モジュール２０が両方とも有効である動作モードの概略図であり、図７の実施例では、メモリサブブロックＢ０Ｌ及びメモリサブブロックＢ０Ｈにアクセスすることを例にする。図７を参照すると、図７の右側の第２データ処理モジュール２０Ｈ（Ｈｉｇｈ Ｂｙｔｅ）に接続されたメモリサブブロックＢ０Ｈの場合、データ伝送パス２０２が比較的長いので、記憶データは、データパスインターフェース回路１０を最高速度で通過し、２つのデータ処理モジュール２０の回路間の双方向ドライバ４０を介して遠端の第２データ処理モジュール２０Ｈに到達すべきである。図７の左側の第１データ処理モジュール２０Ｌ（Ｌｏｗ Ｂｙｔｅ）に接続されたメモリサブブロックＢ０Ｌの場合、データ伝送パス２０１が比較的短いので、記憶データは、データパスインターフェース回路１０で一時的に遅延され、読み書き動作の方向に従って対応するドライバに出力される。インターフェース回路の遅延時間は、中央の双方向ドライバ４０及び対応する伝送パスの長さをマッチングさせるために使用される。本実施例では、インターフェース回路の遅延時間を調整することにより、２つのメモリサブブロック３１（メモリサブブロックＢ０Ｌ及びメモリサブブロックＢ０Ｈ）に対応するデータタイミングを一致させることができる。他のメモリブロック３０の遅延時間の調整方式は、メモリサブブロックＢ０Ｌ及びメモリサブブロックＢ０Ｈの調整方式と同様であり、ここでは繰り返して説明しない。

【0047】

図８～図１１は、４つの実施例に係る、単一のデータ処理モジュール２０が有効である動作モードの概略図であり、図８～図１１を参照すると、単一データ処理モジュール２０が有効である動作モードの場合、メモリサブブロックＢ０Ｌ、メモリサブブロックＢ０Ｈ、メモリサブブロックＢ３Ｌ及びメモリサブブロックＢ３Ｈにアクセスすることを例として説明する。

【0048】

図８に示すように、単一データ処理モジュール２０Ｌが有効である動作モードの場合、最も長い伝送パスは、第１データ処理モジュール２０ＬからメモリサブブロックＢ３Ｈまでのデータ伝送パス２０３（黒太字で示す）であり、したがって、他の位置にアクセスするデータ伝送パスは、メモリサブブロックＢ３Ｈにアクセスするデータ伝送パス２０３と一致する必要があり、ここで、データ伝送パス２０３は、タイミング基準パスとも呼ばれ、当該タイミング基準パスは、配線及びデータパスインターフェース回路１０を含む。メモリサブブロックＢ３Ｈにアクセスするとき、データは、双方向ドライバ４０を２回通過し、一方は、２つのデータ処理モジュール２０間の双方向ドライバ４０１を通過することであり、もう一方は、同一のデータ処理モジュール２０Ｈの下の双方向ドライバ４０２を通過することであり、データパスインターフェース回路１０の場合、遅延時間制御がスキップされ、つまり、迅速モードで動作し、データが最高速度で伝送される。

【0049】

図９を参照すると、メモリサブブロックＢ３Ｌにアクセスとき、メモリサブブロックＢ３Ｈと比較すると、データ伝送パスにおいて、１つの双方向ドライバ４０と配線の一部が削減され、当該伝送パスは、図９の２０４（黒太字の実線）で示される通りであり、したがって、メモリサブブロックＢ３Ｌのデータパスインターフェース回路１０の遅延時間回路が動作し、遅延時間は、メモリサブブロックＢ３Ｈのデータ伝送パス上の追加の双方向ドライバ４０及び関連する配線と一致するように設定される。

【0050】

図１０及び図１１を参照すると、メモリサブブロックＢ０Ｌ及びメモリサブブロックＢ０Ｈにアクセスするとき、読み取り動作の場合、データパスインターフェース回路１０の遅延時間回路によって生成される遅延時間は限られているため、先ず、メモリサブブロックＢ０Ｌ及びメモリサブブロックＢ０Ｈの信号命令を遅延してから、メモリサブブロックＢ０Ｌ及びメモリサブブロックＢ０Ｈに送信する必要があり、また、当該遅延時間を、メモリサブブロックＢ３Ｌ及びメモリサブブロックＢ３Ｈのデータ伝送パス上の中央の双方向ドライバ４０を介して導入される遅延時間に一致させることができる。データ処理モジュール２０ＬからメモリサブブロックＢ０Ｈまでの伝送パスは、図１０の２０５（黒太字の実線）で示される通りである。データ処理モジュール２０ＬからメモリサブブロックＢ０Ｌまでの伝送パスは、図１１の２０１（黒太字の実線）で示される通りである。

【0051】

図１２は、別の実施例に係るメモリの概略構造図であり、図１２は、メモリサブブロックＢ０Ｌ及びメモリサブブロックＢ０Ｈのみを示す簡略図である。図１２を参照すると、本実施例では、メモリは更に、第２遅延モジュール５０を備え、第２遅延モジュール５０は、上記のメモリサブブロックＢ０Ｌ及びメモリサブブロックＢ０Ｈへのメモリブロック制御信号遅延を生成し、これによって、伝送パス上の遅延時間に更に一致させることができる。具体的には、第２遅延モジュール５０は、前記メモリブロック３０に接続され、前記信号命令を受信し、前記信号命令に従ってメモリブロック制御信号を生成するように構成され、前記メモリブロック制御信号は、前記記憶データが前記メモリブロック３０に入る時間を制御するように構成される。上記の構造に基づき、メモリブロック制御信号に対して前記第２遅延モジュール５０によって生成される遅延時間は、前記記憶データに対して前記データパスインターフェース回路１０によって生成される遅延時間と一致する。本実施例では、第１遅延モジュール３００と第２遅延モジュール５０は同時に作用するため、複数のメモリサブブロック３１間での記憶データの伝送同期性を更に改善することができる。

【0052】

引き続き図８、図９、図１０、図１１及び図１２を参照すると、タイミング基準パス２０３（図８を参照）の遅延時間はＴ１として記録され、伝送パス２０４（図９を参照）の配線上の遅延時間はＴ２Ａとして記録され、伝送パス２０４（図９を参照）のデータパスインターフェース回路１０上の遅延時間はＴ２Ｂとして記録され、伝送パス２０５（図１０を参照）の配線上の遅延時間はＴ３Ａとして記録され、伝送パス２０５（図１０を参照）のデータパスインターフェース回路１０上の遅延時間はＴ３Ｂとして記録され、伝送パス２０１（図１１を参照）の配線上の遅延時間はＴ４Ａとして記録され、伝送パス２０１（図１１を参照）のデータパスインターフェース回路１０上の遅延時間はＴ４Ｂとして記録され、信号命令が第２遅延モジュール５０を通過してからメモリブロック制御信号が生成されるまでの遅延時間はＴ４Ｃとして記録され、この場合、Ｔ２ＡとＴ２Ｂの合計、Ｔ３ＡとＴ３Ｂの合計、Ｔ４ＡとＴ４ＢとＴ４Ｃの合計は全てＴ１と一致する必要があり、ここでの一致とは、等しいこと、又はほぼ等しいこと、又は誤差が許容範囲内にあることを指す。

【0053】

本願実施例は、ストレージシステムを更に提供し、前記ストレージシステムは、上記のようなメモリと、電子機器と、処理モジュールコントローラとを備え、前記処理モジュールコントローラは、前記メモリ及び前記電子機器にそれぞれ接続され、前記電子機器のシステム情報に従って、前記メモリ内の対応する数の前記データ処理モジュールをオンにするように構成される。本実施例では、上記の構造より、より高い記憶データ伝送同期性を備えたストレージシステムが実現され、ここで、メモリの具体的な設定方式については、上記の説明を参照することができ、ここでは繰り返して説明しない。

【0054】

上記の実施例の各技術的特徴を任意に組み合わせることができ、説明を簡潔にするために、上述の実施例における各技術的特徴の全ての可能な組み合わせについて説明されていないが、これらの技術的特徴の組み合わせに矛盾がない限り、それらは全て、本発明の範囲に含まれるものとする。

【0055】

上記の実施例は、本願実施例のいくつかの実施形態を説明するだけであり、その説明は、比較的具体的且つ詳細であるが、本発明の範囲を限定するものとして解釈されるべきではない。当業者にとって、本願実施例の構想から逸脱することなく、いくつかの変形又は改善を加えることもでき、このような変形又は改善は全て、本願実施例の保護範囲に含まれることに留意されたい。したがって、本願実施例の保護範囲は、特許請求の範囲の保護範囲に従うものとする。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】