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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-10-31
(45)【発行日】2023-11-09
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 25/00 20060101AFI20231101BHJP
H01L 23/12 20060101ALI20231101BHJP
【ＦＩ】
H01L25/00 B
H01L23/12 501V
【請求項の数】
11
(21)【出願番号】P 2020153215
(22)【出願日】2020-09-11
(65)【公開番号】P2022047347
(43)【公開日】2022-03-24
【審査請求日】2022-07-05
(73)【特許権者】
【識別番号】000003078
【氏名又は名称】株式会社東芝
(73)【特許権者】
【識別番号】317011920
【氏名又は名称】東芝デバイス＆ストレージ株式会社
(74)【代理人】
【識別番号】110004026
【氏名又は名称】弁理士法人ｉＸ
(72)【発明者】
【氏名】細川 淳
(72)【発明者】
【氏名】新徳 恭久
(72)【発明者】
【氏名】野稲 泰一
(72)【発明者】
【氏名】片山 義晴
【審査官】豊島 洋介
(56)【参考文献】
【文献】特表２００８－５０７１４７（ＪＰ，Ａ）
【文献】特開平０９－１９９６６６（ＪＰ，Ａ）
【文献】特開平０２－０６２０６９（ＪＰ，Ａ）
【文献】特開２００４－１６５５５８（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ２３／１２－２３／１５
Ｈ０１Ｌ２５／００－２５／０７
Ｈ０１Ｌ２５／１０－２５／１１
Ｈ０１Ｌ２５／１６－２５／１８
(57)【特許請求の範囲】
【請求項1】
第１面に第１端子、第２端子及び第３端子を有し、前記第２端子は前記第１端子と前記第３端子との間に配置されたＩＣチップと、前記ＩＣチップの前記第１面と対向し、前記第１面と対向する第２面に、第１電極と、第２電極と、を有する第１シリコンキャパシタと、
を備え、
前記第１電極は、前記第１端子に第１導電部材により電気的に接続された第１部分と、前記第３端子に第３導電部材により電気的に接続された第２部分と、を有し、
前記第２電極は、前記第１部分と前記第２部分との間に位置し、前記第２端子に第２導電部材により電気的に接続された第３部分を有する半導体装置。
【請求項2】
前記ＩＣチップが上に設けられたダイパッドと、前記第１端子に電気的に接続された第１リードと、
前記第２端子に電気的に接続された第２リードと、
前記ＩＣチップ及び前記第１シリコンキャパシタを封止する封止部材と、
を更に備える請求項１に記載の半導体装置。
【請求項3】
前記第１端子及び前記第１リードに電気的に接続され、前記封止部材に封止されたインダクタを更に備える請求項２に記載の半導体装置。
【請求項4】
前記ＩＣチップは、前記第１端子及び前記第２端子に電気的に接続された第１回路を更に有し、前記第１シリコンキャパシタは、前記第１回路の直上に位置する請求項１～３のいずれか１つに記載の半導体装置。
【請求項5】
第１面に第１端子、第２端子、第４端子及び第５端子を有するＩＣチップと、前記ＩＣチップの前記第１面と対向し、前記第１面と対向する第２面に、第１導電部材により前記第１端子に電気的に接続された第１電極と、第２導電部材により前記第２端子に電気的に接続された第２電極と、を有する第１シリコンキャパシタと、
前記第１面と対向し、前記第１面と対向する第３面に、前記第４端子に第４導電部材により接続された第３電極と、前記第５端子に第５導電部材により接続された第４電極と、を有する第２シリコンキャパシタと、
を備え、
前記第１電極及び前記第３電極は、正極及び負極のうちの一方であり、
前記第２電極及び前記第４電極は、前記正極及び前記負極のうちの他方であり、
前記第１電極から前記第２電極に向かう方向は、前記第３電極から前記第４電極に向かう方向と逆方向である半導体装置。
【請求項6】
前記ＩＣチップは、前記第４端子及び前記第５端子に電気的に接続された第２回路を更に有し、前記第２シリコンキャパシタは、前記第２回路の直上に位置する請求項５に記載の半導体装置。
【請求項7】
ダイパッドと、前記ダイパッド上に設けられ、第１端子及び第２端子を有するＩＣチップと、
前記第１端子に第１配線部材を介して電気的に接続された第１電極と、前記第２端子に第２配線部材を介して電気的に接続された第２電極と、を有する第１シリコンキャパシタと、
前記第１シリコンキャパシタ上に設けられ、前記第１電極に電気的に接続された第３電極と、前記第２電極に電気的に接続された第４電極と、を有する第２シリコンキャパシタと、
前記第１端子に電気的に接続された第１リードと、
前記第２端子に電気的に接続された第２リードと、
前記ＩＣチップ及び前記第１シリコンキャパシタを封止する封止部材と、
を備える半導体装置。
【請求項8】
前記第１シリコンキャパシタは、前記ダイパッド上に設けられている請求項７に記載の半導体装置。
【請求項9】
前記ＩＣチップは、前記第１端子及び前記第２端子に電気的に接続された第１回路を更に有し、上面視において前記第１回路は前記ＩＣチップの中心と前記第１シリコンキャパシタとの間に位置する請求項８に記載の半導体装置。
【請求項10】
前記第１シリコンキャパシタは、前記ＩＣチップ上に設けられている請求項７に記載の半導体装置。
【請求項11】
前記第１シリコンキャパシタは、前記ＩＣチップと前記ダイパッドとの間に設けられている請求項７に記載の半導体装置。【発明の詳細な説明】
【技術分野】
【0001】
実施形態は、半導体装置に関する。
【背景技術】
【0002】
従来から、キャパシタにより半導体装置のノイズを低減する技術が知られている。
【先行技術文献】
【特許文献】
【0003】
【文献】国際公開第２０１８／０３４０６７号
【発明の概要】
【発明が解決しようとする課題】
【0004】
実施形態は、ノイズを低減できる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0005】
実施形態に係る半導体装置は、第１面に第１端子及び第２端子を有するＩＣチップと、
前記ＩＣチップの前記第１面と対向し、前記第１面と対向する第２面に、第１導電部材により前記第１端子に電気的に接続された第１電極と、第２導電部材により前記第２端子に電気的に接続された第２電極と、を有する第１シリコンキャパシタと、を備える。
前記ＩＣチップの前記第１面と対向し、前記第１面と対向する第２面に、第１導電部材により前記第１端子に電気的に接続された第１電極と、第２導電部材により前記第２端子に電気的に接続された第２電極と、を有する第１シリコンキャパシタと、を備える。
【図面の簡単な説明】
【0006】
【図1】第１の実施形態に係る半導体装置を示す上面図である。
【図3】第１の実施形態に係る半導体装置のＩＣチップを示す上面図である。
【図4】第１の実施形態に係る半導体装置の回路図である。
【図5】第１の実施形態に係る半導体装置のＩＣチップ及びシリコンキャパシタを示す上面図である。
【図7】第２の実施形態に係る半導体装置を示す上面図である。
【図8】第２の実施形態に係る半導体装置の回路図である。
【図9】第３の実施形態に係る半導体装置におけるＩＣチップ及びシリコンキャパシタを示す上面図である。
【図11】第４の実施形態に係る半導体装置を示す上面図である。
【図13】第４の実施形態に係る半導体装置のＩＣチップ、第１シリコンキャパシタ、及び第２シリコンキャパシタを示す上面図である。
【図14】第４の実施形態に係る半導体装置の回路図である。
【図15】第４の実施形態に係る半導体装置における第１シリコンキャパシタ及び第２シリコンキャパシタの変形例を示す上面図である。
【図16】第５の実施形態に係る半導体装置を示す断面図である。
【図17】第６の実施形態に係る半導体装置を示す上面図である。
【図19】第７の実施形態に係る半導体装置を示す上面図である。
【図21】第８の実施形態に係る半導体装置を示す上面図である。
【発明を実施するための形態】
【0007】
＜第１の実施形態＞
先ず、第１の実施形態について説明する。
図１は、本実施形態に係る半導体装置を示す上面図である。
図２は、図１のＡ－Ａ’線における断面図である。
本実施形態に係る半導体装置１００は、図１及び図２を参照して概説すると、ダイパッド１１０と、ＩＣチップ１２０と、シリコンキャパシタ１３０と、複数のリード１４０と、封止部材１５０と、を備える。なお、図１では、半導体装置１００の内部構造をわかりやすくするために、封止部材１５０を２点鎖線で示している。
先ず、第１の実施形態について説明する。
図１は、本実施形態に係る半導体装置を示す上面図である。
図２は、図１のＡ－Ａ’線における断面図である。
本実施形態に係る半導体装置１００は、図１及び図２を参照して概説すると、ダイパッド１１０と、ＩＣチップ１２０と、シリコンキャパシタ１３０と、複数のリード１４０と、封止部材１５０と、を備える。なお、図１では、半導体装置１００の内部構造をわかりやすくするために、封止部材１５０を２点鎖線で示している。
【0008】
以下、半導体装置１００の各部について詳述する。以下では、説明をわかりやすくするために、ＸＹＺ直交座標系を用いる。ダイパッド１１０からＩＣチップに向かう方向を「Ｚ方向」とする。Ｚ方向と直交する一の方向を「Ｘ方向」とする。Ｚ方向及びＸ方向と直交する一の方向を「Ｙ方向」とする。また、以下では説明をわかりやすくするために、Ｚ方向を「上方向」をとし、Ｚ方向の逆方向を「下方向」とするが、上方向及び下方向は、重力方向とは無関係である。
【0009】
ダイパッド１１０の形状は、平板状である。ダイパッド１１０は、銅合金又は鉄合金等の金属材料からなる。
【0010】
【0011】
ＩＣチップ１２０は、ダイパッド１１０の上に配置されており、ダイパッド１１０に電気的に接続されている。ＩＣチップ１２０の形状は、概ね略矩形の平板状である。ただし、ＩＣチップの形状は、上記に限定されない。
【0012】
ＩＣチップ１２０は、図４に示すように、本実施形態ではモータＭの駆動を制御するドライバＩＣ、すなわちＭＣＤ（Motor control driver）チップであり、例えば自動車等の車両に搭載される。ただし、ＩＣチップ１２０の種類は、上記に限定されない。
【0013】
ＩＣチップ１２０は、モータＭの駆動を制御する制御回路１２１を含む。制御回路１２１には、ロジック回路１２２及びスイッチ回路１２３等が含まれている。
【0014】
ロジック回路１２２は、第１電源Ｖ１に接続される第１端子１２２ａと、グランドＧＮＤに電気的に接続される第２端子１２２ｂと、を有する。第１端子１２２ａ及び第２端子１２２ｂは、図３に示すように例えばパッド電極であり、ＩＣチップ１２０の上面１２０ａに設けられている。
【0015】
ここで、「第１端子１２２ａ及び第２端子１２２ｂが、ＩＣチップ１２０の上面１２０ａに設けられている」とは、図２に示すように、第１端子１２２ａ及び第２端子１２２ｂの少なくとも一部が、ＩＣチップ１２０の上面１２０ａ側において、ＩＣチップ１２０を構成する他の要素から露出していることを意味する。したがって、第１端子１２２ａ及び第２端子１２２ｂは、上面がＩＣチップ１２０の上面１２０ａと面一となるように配置されていてもよいし、上面１２０ａから突出するように配置されていてもよい。本実施形態では、ＩＣチップ１２０の最上層に保護層１２５が設けられている。そして、第１端子１２２ａ及び第２端子１２２ｂの上面は、保護層１２５の上面と概ね面一であり、保護層１２５の上面とともにＩＣチップ１２０の上面１２０ａを構成している。ただし、第１端子及び第２端子が、保護層よりも上方に突出していてもよいし、ＩＣチップの最上層に保護層が設けられておらず、第１端子及び第２端子がＩＣチップの上面から突出していてもよい。
【0016】
スイッチ回路１２３は、図４に示すように、ロジック回路１２２の出力信号に応じて、モータＭのＯＮとＯＦＦとを切り替える。
【0017】
また、図３に示すように、ＩＣチップ１２０の上面１２０ａには、第１パッド電極１２４ａ、第２パッド電極１２４ｂ、第３パッド電極１２４ｃ、第４パッド電極１２４ｄ、及び第５パッド電極１２４ｅが設けられている。
【0018】
第１パッド電極１２４ａは、図４に示すように、ＩＣチップ１２０内において第１端子１２２ａに電気的に接続されている。第２パッド電極１２４ｂは、ＩＣチップ１２０内において第２端子１２２ｂに電気的に接続されている。第３パッド電極１２４ｃ、第４パッド電極１２４ｄ、及び第５パッド電極１２４ｅは、ＩＣチップ１２０内においてスイッチ回路１２３に電気的に接続されている。
【0019】
なお、ＩＣチップ１２０の上面には、他の電極パッドが更に設けられていているが、他の電極パッドについては詳細な説明及び図示を省略する。また、第１端子、第２端子、第１パッド電極、第２パッド電極、第３パッド電極、第４パッド電極、及び第５パッド電極の位置及び形状は、図１に示す位置及び形状に特に限定されない。
【0020】
図５は、本実施形態に係る半導体層装置のＩＣチップ及びシリコンキャパシタを示す上面図である。
図６は、図２の２点鎖線Ｂで囲んだ領域を拡大して示す断面図である。
シリコンキャパシタ１３０は、ＩＣチップ１２０の上面１２０ａと対向するように配置されている。シリコンキャパシタ１３０は、本実施形態では、ＩＣチップ１２０のロジック回路１２２の直上に配置されている。シリコンキャパシタ１３０の形状は、本実施形態では、概ね略矩形の平板状である。ただし、シリコンキャパシタの形状は、上記に限定されない。
図６は、図２の２点鎖線Ｂで囲んだ領域を拡大して示す断面図である。
シリコンキャパシタ１３０は、ＩＣチップ１２０の上面１２０ａと対向するように配置されている。シリコンキャパシタ１３０は、本実施形態では、ＩＣチップ１２０のロジック回路１２２の直上に配置されている。シリコンキャパシタ１３０の形状は、本実施形態では、概ね略矩形の平板状である。ただし、シリコンキャパシタの形状は、上記に限定されない。
【0021】
シリコンキャパシタ１３０は、図６に示すように、基板１３１と、第１導電層１３２と、誘電層１３３と、第２導電層１３４と、第１内部電極１３５と、第２内部電極１３６と、絶縁層１３７と、保護層１３７ｓと、第１外部電極１３８（第１電極）と、第２外部電極１３９（第２電極）と、を有する。
【0022】
基板１３１は、例えばシリコン等からなる。基板１３１には、下面から上方向に向かって凹んだトレンチ１３１ａが設けられている。
【0023】
第２導電層１３４は、基板１３１の下に設けられている。第２導電層１３４は、例えば不純物をドーピングしたシリコンからなる。第２導電層１３４においてトレンチ１３１ａ内に位置する部分には、下面から上方向に向かって凹んだ複数のトレンチ１３４ａが設けられている。
【0024】
誘電層１３３は、各トレンチ１３４ａの表面及び第２導電層１３４の下面のうち各トレンチ１３４ａの周囲の領域の下に設けられている。誘電層１３３は、例えばシリコン酸化物又はシリコン窒化物等からなる。図６では誘電層が１層である例を説明しているが誘電層は２層以上であってもよい。
【0025】
第１導電層１３２は、各トレンチ１３４ａの内部のうち誘電層１３３の下方の部分を充填するように設けられている。また、第１導電層１３２は、誘電層１３３のうち各トレンチ１３４ａから突出した部分の下に設けられている。第１導電層１３２は、例えば不純物をドーピングしたポリシリコン等からなる。
【0026】
第１内部電極１３５は、第１導電層１３２の直下に配置されており、第１導電層１３２に接続されている。第２内部電極１３６は、例えば銅等の金属材料からなる。
【0027】
第２内部電極１３６は、第２導電層１３４の直下に配置されており、第２導電層１３４に接続されている。第２内部電極１３６は、基板１３１においてトレンチ１３１ａが設けられていない領域の直下に配置されている。第２内部電極１３６は、例えば第１内部電極１３５と同様の材料からなる。
【0028】
絶縁層１３７は、第１導電層１３２、誘電層１３３、第２導電層１３４を覆っている。また、絶縁層１３７は、第１内部電極１３５の一部及び第２内部電極１３６の一部を覆っている。絶縁層１３７は、例えば、シリコン酸化物又はシリコン窒化物等からなる。保護層１３７ｓは、絶縁層１３７の下面を覆っている。
【0029】
絶縁層１３７及び保護層１３７ｓには、第１開口１３７ａ及び第２開口１３７ｂが設けられている。第１開口１３７ａからは、第１内部電極１３５の他の一部が露出している。第２開口１３７ｂからは、第２内部電極１３６の他の一部が露出している。
【0030】
第１外部電極１３８は、本実施形態では正極である。第２外部電極１３９は、本実施形態では負極である。第１外部電極１３８及び第２外部電極１３９は、シリコンキャパシタ１３０の下面１３０ｂに設けられている。
【0031】
ここで、「第１外部電極１３８及び第２外部電極１３９は、シリコンキャパシタ１３０の下面１３０ｂに設けられている」とは、第１外部電極１３８及び第２外部電極１３９の少なくとも一部が、シリコンキャパシタ１３０の下面１３０ｂ側において、シリコンキャパシタ１３０を構成する他の要素から露出していることを意味する。したがって、第１外部電極１３８及び第２外部電極１３９は、下面がシリコンキャパシタ１３０の下面１３０ｂと面一となるように配置されていてもよいし、下面１３０ｂから突出するように配置されていてもよい。
【0032】
本実施形態では、シリコンキャパシタ１３０の最下層に保護層１３７ｓが設けられている。そして、第１外部電極１３８及び第２外部電極１３９の下面は、保護層１３７ｓの下面と概ね面一であり、保護層１３７ｓの下面とともにシリコンキャパシタ１３０の下面１３０ｂを構成している。ただし、第１外部電極及び第２外部電極は、保護層よりも下方に突出していてもよいし、シリコンキャパシタの最下層には保護層が設けられておらず、第１外部電極及び第２外部電極がシリコンキャパシタの下面から突出していてもよい。
【0033】
第１外部電極１３８は、第１内部電極１３５の直下であってロジック回路１２２の第１端子１２２ａの直上に設けられている。第１外部電極１３８は、第１開口１３７ａに配置されている。第１外部電極１３８の上端は、第１開口１３７ａを介して第１内部電極１３５に接続されている。第１外部電極１３８の下端は、第１バンプ１６１（第１導電部材）を介して第１端子１２２ａに接続されている。第１外部電極１３８は、例えば銅等の金属材料からなる。第１バンプ１６１は、例えば半田等からなる。なお、本実施形態では、第１導電部材が第１バンプ１６１である例を説明したが、第１導電部材の形状、位置、及び材料等の具体的な構成は、第１外部電極と第１端子とを電気的に接続できる限り特に限定されない。
【0034】
第２外部電極１３９は、第２内部電極１３６の直下であってロジック回路１２２の第２端子１２２ｂの直上に設けられている。第２外部電極１３９は、第２開口１３７ｂに配置されている。第２外部電極１３９の上端は、第２開口１３７ｂを介して第２内部電極１３６に接続されている。第２外部電極１３９の下端は、第２バンプ１６２（第２導電部材）を介して第２端子１２２ｂに接続されている。第２外部電極１３９は、例えば第１外部電極１３８と同様の材料からなる。第２バンプ１６２は、例えば半田等からなる。なお、本実施形態では、第２導電部材が第２バンプ１６２である例を説明したが、第２導電部材の形状、位置及び材料等の具体的な構成は、第２電極と第２端子とを電気的に接続できる限り特に限定されない。
【0035】
このように、シリコンキャパシタ１３０の第１外部電極１３８は、ノイズの発生源であるロジック回路１２２の第１端子１２２ａに電気的に接続されており、第２外部電極１３９は、ロジック回路１２２の第２端子１２２ｂに電気的に接続されている。ロジック回路１２２が発する高周波ノイズを、シリコンキャパシタ１３０が充放電を繰り返して打ち消すように機能するため、ロジック回路１２２からロジック回路１２２の接続先である第１電源Ｖ１及びグランドＧＮＤに高周波のノイズが伝搬することを抑制できる。なお、シリコンキャパシタは、ロジック回路ではなくＩＣチップ内の他の回路に接続されていてもよい。
【0036】
ノイズの発生源であるロジック回路１２２に対してシリコンキャパシタ１３０が近いほど、シリコンキャパシタ１３０によりノイズを抑制し易い。本実施形態では、ＩＣチップ１２０の上面１２０ａに第１端子１２２ａ及び第２端子１２２ｂが設けられている。そして、シリコンキャパシタ１３０において上面１２０ａと対向する下面１３０ｂに、第１外部電極１３８及び第２外部電極１３９が設けられている。そして、第１外部電極１３８は第１バンプ１６１により第１端子１２２ａに接続されており、第２外部電極１３９は第２バンプ１６２により第２端子１２２ｂに接続されている。このため、シリコンキャパシタ１３０をロジック回路１２２に近づけることができる。
【0037】
また、上述したように、シリコンキャパシタ１３０は、基板１３１、第１導電層１３２、誘電層１３３、及び第２導電層１３４がシリコンを含むようなキャパシタである。このようにシリコンキャパシタ１３０は、ＩＣチップ１２０と同様にシリコンを含むため、ＩＣチップ１２０が変形した場合等にＩＣチップ１２０の変形に追従し易い。また、シリコンキャパシタ１３０は、封止部材１５０との密着性に優れている。そのため、キャパシタとしてシリコンキャパシタ１３０を用いることで、半導体装置１００の信頼性を向上できる。
【0038】
複数のリード１４０は、図１及び図２に示すように、ダイパッド１１０の周囲に設けられている。複数のリード１４０は、相互に離隔している。また、複数のリード１４０は、ダイパッド１１０から離隔している。各リード１４０は、ダイパッド１１０と同様の材料からなる。以下、複数のリード１４０のうちの５つを、それぞれ、「第１リード１４１」、「第２リード１４２」、「第３リード１４３」、「第４リード１４４」、及び「第５リード１４５」ともいう。
【0039】
第１リード１４１は、図１に示すように、ＩＣチップ１２０の第１パッド電極１２４ａに第１ボンディングワイヤー１７１を介して電気的に接続されている。第２リード１４２は、ＩＣチップ１２０の第２パッド電極１２４ｂに第２ボンディングワイヤー１７２を介して電気的に接続されている。
【0040】
第１リード１４１は、図４に示すように、半導体装置１００の使用時に、例えば、第１電源Ｖ１に電気的に接続される。第２リード１４２は、半導体装置１００の使用時に、例えば、グランドＧＮＤに電気的に接続される。そのため、シリコンキャパシタ１３０により、ロジック回路１２２から第１電源Ｖ１又はグランドＧＮＤ等の接続先にノイズが伝搬することを抑制できる。
【0041】
第３リード１４３は、図１に示すように、ＩＣチップ１２０の第３パッド電極１２４ｃに第３ボンディングワイヤー１７３を介して電気的に接続されている。第４リード１４４は、ＩＣチップ１２０の第４パッド電極１２４ｄに第４ボンディングワイヤー１７４を介して電気的に接続されている。第５リード１４５は、ＩＣチップ１２０の第５パッド電極１２４ｅに第５ボンディングワイヤー１７５を介して電気的に接続されている。
【0042】
第３リード１４３は、図４に示すように、半導体装置１００の使用時に、例えば、第２電源Ｖ２に接続される。第４リード１４４は、半導体装置１００の使用時に、例えば、グランドＧＮＤに接続される。第５リード１４５は、半導体装置１００の使用時に、例えば、モータＭに接続される。
【0043】
なお、各リードの形状、位置、及び材料等の具体的な構成は、ＩＣチップと、グランド又は電源等の半導体装置の外部の接続先と、を電気的に接続可能である限り、特に限定されない。また、各リードとＩＣチップとの電気的な接続に用いる配線部材は、ボンディングワイヤーに特に限定されない。また、上述した５つのリード１４０を除いた他のリード１４０もボンディングワイヤーによりＩＣチップ１２０と接続されているが、ここでは詳細な説明及び図示を省略する。
【0044】
封止部材１５０は、図１及び図２に示すように、ＩＣチップ１２０及びシリコンキャパシタ１３０を封止している。また、封止部材１５０は、ダイパッド１１０の一部及び各リード１４０の一部を覆い、ダイパッド１１０の他の一部及び各リード１４０の他の一部を露出している。具体的には、本実施形態では、封止部材１５０は、ダイパッド１１０の上面及び複数のリード１４０の上面を覆っている。また、封止部材１５０は、ダイパッド１１０と複数のリード１４０との隙間、及び、隣り合うリード１４０の隙間に設けられている。封止部材１５０は、特に限定されないが、例えば、熱硬化性樹脂等の樹脂材料からなる。ただし、封止部材の形状及び材料等の具体的な構成は、ＩＣチップ１２０及びシリコンキャパシタ１３０を封止している限り、特に限定されない。
【0045】
次に、本実施形態の効果について説明する。
本実施形態に係る半導体装置１００は、ＩＣチップ１２０と、シリコンキャパシタ１３０と、を備える。ＩＣチップ１２０は、上面１２０ａに第１端子１２２ａ及び第２端子１２２ｂを有する。シリコンキャパシタ１３０は、ＩＣチップ１２０の上面１２０ａと対向している。シリコンキャパシタ１３０は、上面１２０ａと対向する下面１３０ｂに、第１バンプ１６１により第１端子１２２ａに電気的に接続された第１外部電極１３８と、第２バンプ１６２により第２端子１２２ｂに電気的に接続された第２外部電極１３９と、を有する。
本実施形態に係る半導体装置１００は、ＩＣチップ１２０と、シリコンキャパシタ１３０と、を備える。ＩＣチップ１２０は、上面１２０ａに第１端子１２２ａ及び第２端子１２２ｂを有する。シリコンキャパシタ１３０は、ＩＣチップ１２０の上面１２０ａと対向している。シリコンキャパシタ１３０は、上面１２０ａと対向する下面１３０ｂに、第１バンプ１６１により第１端子１２２ａに電気的に接続された第１外部電極１３８と、第２バンプ１６２により第２端子１２２ｂに電気的に接続された第２外部電極１３９と、を有する。
【0046】
このような半導体装置１００においては、シリコンキャパシタ１３０により、ＩＣチップ１２０からＩＣチップの接続先にノイズが伝搬することを抑制できる。特に、シリコンキャパシタ１３０が、ＩＣチップ１２０の上面１２０ａと対向しており、第１バンプ１６１及び第２バンプ１６２を介してＩＣチップ１２０に電気的に接続されている。そのため、シリコンキャパシタ１３０をＩＣチップに近づけることができる。これにより、ＩＣチップ１２０から接続先へ伝搬するノイズを効率的に抑制できる。以上より、ノイズを低減できる半導体装置１００を提供できる。
【0047】
また、本実施形態に係る半導体装置１００においては、キャパシタとしてシリコンキャパシタ１３０を用いている。シリコンキャパシタ１３０は、ＩＣチップ１２０と同様にシリコンを含むため、ＩＣチップ１２０が変形した場合等にＩＣチップ１２０の変形に追従し易い。そのため、半導体装置１００の信頼性を向上させることができる。
【0048】
また、本実施形態に係る半導体装置１００は、ダイパッド１１０と、第１リード１４１と、第２リード１４２と、封止部材１５０と、を更に備える。ダイパッド１１０の上には、ＩＣチップ１２０が設けられている。第１リード１４１は、第１端子１２２ａに電気的に接続されている。第２リード１４２は、第２端子１２２ｂに電気的に接続されている。封止部材１５０は、ＩＣチップ１２０及びシリコンキャパシタ１３０を封止している。このような半導体装置１００においては、半導体装置１００の使用時に、ＩＣチップ１２０から第１リード１４１及び第２リード１４２の接続先にノイズが伝搬することを抑制できる。また、封止部材１５０により、ＩＣチップ１２０とシリコンキャパシタ１３０を封止することで、ＩＣチップ１２０とシリコンキャパシタ１３０との接続を強固にできる。これにより、半導体装置１００の信頼性を向上できる。
【0049】
また、ＩＣチップ１２０は、第１端子１２２ａ及び第２端子１２２ｂに電気的に接続されたロジック回路１２２を更に有する。シリコンキャパシタ１３０は、ロジック回路１２２の直上に位置する。このため、シリコンキャパシタ１３０をノイズの発生源であるロジック回路１２２に近づけることができる。これにより、ＩＣチップ１２０から接続先へのノイズの伝搬を効率的に抑制できる。
【0050】
＜第２の実施形態＞
次に、第２の実施形態について説明する。
図７は、本実施形態に係る半導体装置を示す上面図である。
図８は、本実施形態に係る半導体装置の回路図である。
本実施形態に係る半導体装置２００は、第１インダクタ２８１及び第２インダクタ２８２を更に備える点等で第１の実施形態に係る半導体装置１００と相違する。
なお、以下の説明においては、原則として、第１の実施形態との相違点のみを説明する。以下に説明する事項以外は、第１の実施形態と同様である。
次に、第２の実施形態について説明する。
図７は、本実施形態に係る半導体装置を示す上面図である。
図８は、本実施形態に係る半導体装置の回路図である。
本実施形態に係る半導体装置２００は、第１インダクタ２８１及び第２インダクタ２８２を更に備える点等で第１の実施形態に係る半導体装置１００と相違する。
なお、以下の説明においては、原則として、第１の実施形態との相違点のみを説明する。以下に説明する事項以外は、第１の実施形態と同様である。
【0051】
第１インダクタ２８１及び第２インダクタ２８２は、ダイパッド１１０上に配置されている。第１インダクタ２８１及び第２インダクタ２８２は、封止部材１５０によって封止されている。
【0052】
第１インダクタ２８１は、一対の端子２８１ａ、２８１ｂを有する。端子２８１ａは、ボンディングワイヤー２７６を介して第１パッド電極１２４ａに電気的に接続されている。端子２８１ｂは、ボンディングワイヤー２７７を介して第１リード１４１に電気的に接続されている。図８に示すように、第１パッド電極１２４ａは、ＩＣチップ１２０のロジック回路１２２の第１端子１２２ａに電気的に接続されている。したがって、第１インダクタ２８１は、ロジック回路１２２の第１端子１２２ａ及び第１リード１４１に電気的に接続されている。
【0053】
第２インダクタ２８２は、図７に示すように、一対の端子２８２ａ、２８２ｂを有する。端子２８２ａは、ボンディングワイヤー２７８を介して第２パッド電極１２４ｂに電気的に接続されている。端子２８２ｂは、ボンディングワイヤー２７９を介して第２リード１４２に電気的に接続されている。図８に示すように、第２パッド電極１２４ｂは、ＩＣチップ１２０のロジック回路１２２の第２端子１２２ｂに電気的に接続されている。したがって、第２インダクタ２８２は、ロジック回路１２２の第２端子１２２ｂ及び第２リード１４２に電気的に接続されている。
【0054】
本実施形態では、各インダクタとＩＣチップとの電気的な接続にボンディングワイヤーを用いる例を説明したが、各インダクタとＩＣチップとの電気的な接続に用いる配線部材の形状、位置、材料等の具体的な構成は、各インダクタとＩＣチップとを電気的に接続可能である限り、特に限定されない。同様に、本実施形態では、各インダクタと各リードとの電気的な接続にボンディングワイヤー用いる例を説明したが、各インダクタと各リードとの電気的な接続に用いる配線部材の形状、位置、材料等の具体的な構成は、各インダクタと各リードとを電気的に接続可能である限り、特に限定されない。
【0055】
以上説明したように、本実施形態に係る半導体装置２００は、第１端子１２２ａ及び第１リード１４１に電気的に接続され、封止部材１５０に封止された第１インダクタ２８１を更に備える。そのため、第１インダクタ２８１の自己誘電作用により、ＩＣチップ１２０から第１リード１４１の接続先である第１電源Ｖ１等に高周波ノイズが伝搬することを抑制できる。
【0056】
また、本実施形態に係る半導体装置２００は、第２端子１２２ｂ及び第２リード１４２に電気的に接続され、封止部材１５０に封止された第２インダクタ２８２を更に備える。そのため、第２インダクタ２８２の自己誘電作用により、ＩＣチップ１２０から第２リード１４２の接続先であるグランドＧＮＤ等に高周波ノイズが伝搬することを抑制できる。また、これにより、グランドＧＮＤを共有する他の回路にノイズが伝搬することを抑制できる。
【0057】
なお、本実施形態では、半導体装置に２つのインダクタが設けられている例を説明したが、半導体装置にインダクタを設ける場合、設けるインダクタの数は、上記に限定されない。
【0058】
＜第３の実施形態＞
次に、第３の実施形態について説明する。
図９は、本実施形態に係る半導体装置におけるＩＣチップ及びシリコンキャパシタを示す上面図である。
図１０（ａ）は、図９のＣ－Ｃ’線における断面図であり、図１０（ｂ）は、電流の経路及び磁界の方向を示す断面図である。
本実施形態に係る半導体装置３００は、ＩＣチップ１２０に第３端子３２２ｃが更に設けられている点及びシリコンキャパシタ３３０の構造において第１の実施形態に係る半導体装置１００と相違する。
次に、第３の実施形態について説明する。
図９は、本実施形態に係る半導体装置におけるＩＣチップ及びシリコンキャパシタを示す上面図である。
図１０（ａ）は、図９のＣ－Ｃ’線における断面図であり、図１０（ｂ）は、電流の経路及び磁界の方向を示す断面図である。
本実施形態に係る半導体装置３００は、ＩＣチップ１２０に第３端子３２２ｃが更に設けられている点及びシリコンキャパシタ３３０の構造において第１の実施形態に係る半導体装置１００と相違する。
【0059】
ＩＣチップ１２０の上面１２０ａには、第３端子３２２ｃが更に設けられている。第２端子１２２ｂは、第１端子１２２ａと第３端子３２２ｃとの間に位置する。第３端子３２２ｃは、ＩＣチップ１２０内においてロジック回路１２２に電気的に接続されている。
【0060】
シリコンキャパシタ３３０は、図１０（ａ）に示すように、基板３３１と、第１導電層３３２と、誘電層３３３と、第２導電層３３４と、２つの第１内部電極３３５ａ、３３５ｂと、第２内部電極３３６と、絶縁層３３７と、保護層３３７ｓと、第１外部電極３３８と、第２外部電極３３９と、を有する。
【0061】
基板３３１には、下面から上方向に向かって凹んだ２つのトレンチ３３１ａ、３３１ｂが設けられている。
【0062】
第２導電層３３４は、基板３３１の下に設けられている。第２導電層３３４においてトレンチ３３１ａ内に位置する部分には、下面から上方向に向かって凹んだ複数のトレンチ３３４ａが設けられている。また、第２導電層３３４においてトレンチ３３１ｂ内に位置する部分には、上方向に向かって凹んだ複数のトレンチ３３４ｂが設けられている。
【0063】
誘電層３３３は、第１部分３３３ａと、第２部分３３３ｂと、を有する。第１部分３３３ａは、各トレンチ３３４ａの表面及び第２導電層３３４の下面のうち各トレンチ３３４ａの周囲の領域の下に設けられている。第２部分３３３ｂは、各トレンチ３３４ｂの表面及び第２導電層３３４の下面のうち各トレンチ３３４ｂの周囲の領域の下に設けられている。
【0064】
第１導電層３３２は、第１部分３３２ａと、第２部分３３２ｂと、を有する。第１部分３３２ａは、各トレンチ３３４ａの内部のうち誘電層３３３の下方の部分を充填するように設けられている。また、第１部分３３２ａは、誘電層３３３のうち各トレンチ３３４ａから突出した部分の下に設けられている。また、第２部分３３２ｂは、各トレンチ３３４ｂの内部のうち誘電層３３３の下方の部分を充填するように設けられている。また、第２部分３３２ｂは、誘電層３３３のうち各トレンチ３３４ｂから突出した部分の下に設けられている。
【0065】
第１内部電極３３５ａは、第１導電層３３２の第１部分３３２ａの直下に配置されており、第１部分３３２ａに接続されている。第１内部電極３３５ｂは、第１導電層３３２の第２部分３３２ｂの直下に配置されており、第２部分３３２ｂに接続されている。第２内部電極３３６は、２つの第１内部電極３３５ａ、３３５ｂの間に配置されており、第２導電層３３４に接続されている。
【0066】
絶縁層３３７は、第１導電層３３２、誘電層３３３、第２導電層３３４を覆っている。また、絶縁層３３７は、各第１内部電極３３５ａ、３３５ｂの一部、第２内部電極３３６の一部を覆っている。保護層３３７ｓは、絶縁層３３７の下面を覆っている。
【0067】
絶縁層３３７及び保護層３３７ｓには、第１開口３３７ａ、第２開口３３７ｂ、及び第３開口３３７ｃが設けられている。第１開口３３７ａからは、第１内部電極３３５ａの他の一部が露出している。第２開口３３７ｂからは、第２内部電極３３６の他の一部が露出している。第３開口３３７ｃからは、第１内部電極３３５ｂの他の一部が露出している。
【0068】
第１外部電極３３８は、本実施形態では正極である。第１外部電極３３８は、図９に示すように、第１部分３３８ａと、第２部分３３８ｂと、接続部３３８ｃと、を有する。
【0069】
第１部分３３８ａは、図１０（ａ）に示すように、第１開口３３７ａに配置されている。第１部分３３８ａは、第１内部電極３３５ａの直下であってＩＣチップ１２０のロジック回路１２２の第１端子１２２ａの直上に設けられている。第１部分３３８ａは、第１開口３３７ａを介して第１内部電極３３５ａに接続されている。第１部分３３８ａの下端は、第１バンプ１６１を介して第１端子１２２ａに接続されている。第１部分３３８ａは、図９に示すように、Ｘ方向に延びている。
【0070】
第２部分３３８ｂは、図１０（ａ）に示すように、第３開口３３７ｃに配置されている。第２部分３３８ｂは、第１内部電極３３５ｂの直下であってＩＣチップ１２０のロジック回路１２２の第３端子３２２ｃの直上に設けられている。第２部分３３８ｂは、第３開口３３７ｃを介して第１内部電極３３５ｂに接続されている。第２部分３３８ｂの下端は、第３バンプ３６３を介して第３端子３２２ｃに接続されている。第２部分３３８ｂは、図９に示すように、Ｘ方向に延びている。なお、本実施形態では、第１外部電極３３８の第２部分３３８ｂと第３端子３２２ｃとの電気的な接続に、第３バンプ３６３を用いる例を説明したが、第１外部電極の第２部分と第３端子との電気的な接続に用いる導電部材の形状及び材料等の具体的な構成は、第１外部電極の第２部分と第３端子とを電気的に接続可能である限り、上記に限定されない。
【0071】
接続部３３８ｃは、第１部分３３８ａ及び第２部分３３８ｂに接続されている。接続部３３８ｃは、Ｙ方向に延びている。なお、接続部３３８ｃは設けられていなくてもよい。
【0072】
第２外部電極３３９は、本実施形態では負極である。第２外部電極３３９は、第１部分３３８ａと第２部分３３８ｂとの間に位置する第３部分３３９ａを有する。第３部分３３９ａは、Ｘ方向に延びている。
【0073】
第３部分３３９ａは、図１０（ａ）に示すように、第２開口３３７ｂに配置されている。第３部分３３９ａは、第２内部電極３３６の直下であってＩＣチップ１２０のロジック回路１２２の第２端子１２２ｂの直上に設けられている。第３部分３３９ａは、第２開口３３７ｂを介して第２内部電極３３６に接続されている。第３部分３３９ａの下端は、第２バンプ１６２を介して第２端子１２２ｂに接続されている。第３部分３３９ａは、図９に示すように、Ｘ方向に延びている。
【0074】
このようにシリコンキャパシタ３３０は、第１部分３３８ａと第３部分３３９ａとの組み合わせからなる部分と、第２部分３３８ｂと第３部分３３９ａとの組み合わせからなる部分と、の２組の部分を有する。
【0075】
図１０（ｂ）に矢印Ｉ１で示すように、シリコンキャパシタ３３０内においては、第２外部電極３３９の第３部分３３９ａから第１外部電極３３８の第１部分３３８ａに向かって電流が流れる。そして、矢印Ｉ２で示すように、第１外部電極３３８の第１部分３３８ａからＩＣチップ１２０の第１端子１２２ａに向かって電流が流れる。ＩＣチップ１２０においては、矢印Ｉ３で示すように、第１端子１２２ａから第２端子１２２ｂに向かって電流が流れる。そして、矢印Ｉ４で示すように、第２端子１２２ｂからシリコンキャパシタ３３０の第２外部電極３３９の第３部分３３９ａに向かって電流が流れる。したがって、矢印Ｉ１、Ｉ２、Ｉ３、Ｉ４で示すような電流のループＩＲ１が形成される。
【0076】
同様に、矢印Ｉ５で示すように、シリコンキャパシタ３３０内においては、第２外部電極３３９の第３部分３３９ａから第１外部電極３３８の第２部分３３８ｂに向かって電流が流れる。そして、矢印Ｉ６で示すように、第１外部電極３３８の第２部分３３８ｂからＩＣチップ１２０の第３端子３２２ｃに向かって電流が流れる。ＩＣチップ１２０においては、矢印Ｉ７で示すように、第３端子３２２ｃから第２端子１２２ｂに向かって電流が流れる。そして、矢印Ｉ８で示すように、第２端子１２２ｂからシリコンキャパシタ３３０の第２外部電極３３９の第３部分３３９ｂに向かって電流が流れる。したがって、矢印Ｉ５、Ｉ６、Ｉ７、Ｉ８で示すような電流のループＩＲ２が形成される。
【0077】
以上より、図９に示すように、電流のループＩＲ１の方向は、電流のループＩＲ２の方向と逆方向となる。なお、図９では、シリコンキャパシタ３３０内を流れる電流を実線の矢印で示し、ＩＣチップ１２０内を流れる電流を２点鎖線の矢印で示している。後述する図１３及び図１５についても同様である。そのため、電流のループＩＲ１によって生じる磁界Ｈ１の向きは、電流のループＩＲ２によって生じる磁界Ｈ２の向きと逆向きになる。そのため、２つの磁界Ｈ１、Ｈ２が相殺され易い。
【0078】
以上説明したように、本実施形態に係る半導体装置３００においては、ＩＣチップ１２０の上面１２０ａには、第３端子３２２ｃが設けられており、第２端子１２２ｂは、第１端子１２２ａと第３端子３２２ｃとの間に配置されている。そして、第１外部電極３３８は、第１端子１２２ａに電気的に接続された第１部分３３８ａと、第３端子３２２ｃに電気的に接続された第２部分３３８ｂと、を有し、第２外部電極３３９は、第１部分３３８ａと第２部分３３８ｂとの間に位置し、第２端子１２２ｂに電気的に接続された第３部分３３９ａを有する。そのため、第１外部電極３３８の第１部分３３８ａ、第２外部電極３３９の第３部分３３９ａ、第２端子１２２ｂ、及び第１端子１２２ａを流れる電流のループＩＲ１の方向は、第１外部電極３３８の第２部分３３８ｂ、第２外部電極３３９の第３部分３３９ａ、第２端子１２２ｂ、及び第３端子３２２ｃを流れる電流のループＩＲ２の方向と逆方向になる。したがって、電流のループＩＲ１によって生じる磁界Ｈ１の向きは、電流のループＩＲ２によって生じる磁界Ｈ２の向きと逆向きになる。その結果、２つの磁界Ｈ１、Ｈ２が相殺され易い。その結果、ＩＣチップ１２０から放射される電磁ノイズを低減できる。
【0079】
なお、上記実施形態では、第１外部電極３３８が正極であり、第２外部電極３３９が負極である形態を説明したが、第１外部電極が負極であり、第２外部電極が正極であってもよい。すなわち、負極が２つの部分を有し、その間に正極の少なくとも一部が設けられていてもよい。また、上記実施形態では、シリコンキャパシタ３３０は、第１部分３３８ａと第３部分３３９ａとの組み合わせからなる部分と、第２部分３３８ｂと第３部分３３９ａとの組み合わせからなる部分と、の２組の部分を有する例を説明したが、シリコンキャパシタは、４以上かつ偶数の組を有していてもよい。
【0080】
＜第４の実施形態＞
次に、第４の実施形態について説明する。
図１１は、本実施形態に係る半導体装置を示す上面図である。
図１２は、図１１のＤ－Ｄ’線における断面図である。
図１３は、本実施形態に係る半導体装置のＩＣチップ、第１シリコンキャパシタ、及び第２シリコンキャパシタを示す上面図である。
図１４は、本実施形態に係る半導体装置の回路図である。
本実施形態に係る半導体装置４００は、シリコンキャパシタ１３０に加えて、シリコンキャパシタ４３０を備える点で第１の実施形態に係る半導体装置１００と相違する。以下、シリコンキャパシタ１３０を「第１シリコンキャパシタ１３０」という。また、シリコンキャパシタ４３０を「第２シリコンキャパシタ４３０」という。
次に、第４の実施形態について説明する。
図１１は、本実施形態に係る半導体装置を示す上面図である。
図１２は、図１１のＤ－Ｄ’線における断面図である。
図１３は、本実施形態に係る半導体装置のＩＣチップ、第１シリコンキャパシタ、及び第２シリコンキャパシタを示す上面図である。
図１４は、本実施形態に係る半導体装置の回路図である。
本実施形態に係る半導体装置４００は、シリコンキャパシタ１３０に加えて、シリコンキャパシタ４３０を備える点で第１の実施形態に係る半導体装置１００と相違する。以下、シリコンキャパシタ１３０を「第１シリコンキャパシタ１３０」という。また、シリコンキャパシタ４３０を「第２シリコンキャパシタ４３０」という。
【0081】
ＩＣチップ１２０のスイッチ回路１２３は、図１２及び図１３に示すように、第４端子４２３ａと、第５端子４２３ｂと、を有する。第４端子４２３ａ及び第５端子４２３ｂは、例えばパッド電極であり、ＩＣチップ１２０の上面１２０ａに設けられている。
【0082】
ＩＣチップ１２０の第３パッド電極１２４ｃは、図１４に示すように、ＩＣチップ１２０内において第５端子４２３ｂに電気的に接続されている。第４パッド電極１２４ｄは、ＩＣチップ１２０内において第４端子４２３ａに電気的に接続されている。
【0083】
第２シリコンキャパシタ４３０は、図１３に示すように、ＩＣチップ１２０の上面１２０ａ上であって、スイッチ回路１２３の直上に設けられている。
【0084】
第２シリコンキャパシタ４３０の構造は、第１シリコンキャパシタ１３０の構造と同様であるため、詳細な説明を省略する。以下、第２シリコンキャパシタ４３０において第１シリコンキャパシタ１３０の第１外部電極１３８に対応する部材を、「第３外部電極４３８」という。また、第２シリコンキャパシタ４３０において第１シリコンキャパシタ１３０の第２外部電極１３９に対応する部材を、「第４外部電極４３９」という。本実施形態では、第３外部電極４３８は正極であり、第４外部電極４３９は負極である。第１シリコンキャパシタ１３０と同様に図１２に示すように、第３外部電極４３８及び第４外部電極４３９は、第２シリコンキャパシタ４３０の下面４３０ｂに設けられている。
【0085】
第３外部電極４３８は、第４端子４２３ａの直上に配置されており、第４端子４２３ａに第４バンプ４７１（第４導電部材）を介して電気的に接続されている。第４外部電極４３９は、第５端子４２３ｂの直上に配置されており、第５端子４２３ｂに第５バンプ４７２（第５導電部材）を介して電気的に接続されている。なお、本実施形態では、第４導電部材が第４バンプ４７１である例を説明したが、第４導電部材の形状及び材料等の具体的な構成は、第２シリコンキャパシタの第３外部電極とＩＣチップの第４端子とを電気的に接続可能である限り、特に限定されない。また、本実施形態では、第５導電部材が第５バンプ４７２である例を説明したが、第５導電部材の形状及び材料等の具体的な構成は、第２シリコンキャパシタの第４外部電極とＩＣチップの第５端子とを電気的に接続可能である限り、特に限定されない。
【0086】
図１４に示すように本実施形態では、第３パッド電極１２４ｃに電気的に接続された第３リード１４３は半導体装置１００の使用時にグランドＧＮＤに接続される。また、第４パッド電極１２４ｄに電気的に接続された第４リード１４４は半導体装置１００の使用時に第２電源Ｖ２に接続される。そのため、第２シリコンキャパシタ４３０により、スイッチ回路１２３から第２電源Ｖ２又はグランドＧＮＤ等の接続先に高周波ノイズが伝搬することを抑制できる。
【0087】
また、本実施形態では、図１３に示すように、第１外部電極１３８から第２外部電極１３９に向かう方向は、第３外部電極４３８から第４外部電極４３９に向かう方向と逆方向である。そのため、ロジック回路１２２及び第１シリコンキャパシタ１３０を流れる電流のループＩＲ４１の方向は、スイッチ回路１２３及び第２シリコンキャパシタ４３０を流れる電流のループＩＲ４２の方向と逆方向になる。そのため、電流のループＩＲ４１によって生じる磁界Ｈ４１の向きは、電流のループＩＲ４２によって生じる磁界Ｈ４２の向きと逆向きになり、２つの磁界Ｈ４１、Ｈ４２が相殺され易い。そのため、ＩＣチップ１２０から放射される電磁ノイズを低減できる。
【0088】
以上説明したように、本実施形態に係る半導体装置４００においては、ＩＣチップ１２０は、上面１２０ａに第４端子４２３ａ及び第５端子４２３ｂを更に有する。半導体装置４００は、第２シリコンキャパシタ４３０を更に備える。第２シリコンキャパシタ４３０は、上面１２０ａと対向するように設けられている。第２シリコンキャパシタ４３０は、上面１２０ａと対向する下面４３０ｂに、第４バンプ４７１により第４端子４２３ａに電気的に接続された第３外部電極４３８と、第５バンプ４７２により第５端子４２３ｂに電気的に接続された第４外部電極４３９と、を有する。そのため、第２シリコンキャパシタ４３０により、ＩＣチップ１２０から接続先にノイズが伝搬することを抑制できる。
【0089】
また、ＩＣチップ１２０は、第４端子４２３ａ及び第５端子４２３ｂに電気的に接続されたスイッチ回路１２３を更に有する。第２シリコンキャパシタ４３０は、スイッチ回路１２３の直上に位置する。このため、第２シリコンキャパシタ４３０をノイズの発生源であるスイッチ回路１２３に近づけることができる。これにより、ＩＣチップ１２０から接続先へのノイズの伝搬を効率的に抑制できる。
【0090】
また、第１外部電極１３８及び第３外部電極４３８は、正極であり、第２外部電極１３９及び第４外部電極４３９は、負極である。そして、第１外部電極１３８から第２外部電極１３９に向かう方向は、第３外部電極４３８から第４外部電極４３９に向かう方向と逆方向である。そのため、第１シリコンキャパシタ１３０及びロジック回路１２２を流れる電流のループＩＲ４１の方向は、第２シリコンキャパシタ４３０及びロジック回路１２２を流れる電流のループＩＲ４１の方向と、逆方向になる。したがって、電流のループＩＲ４１によって生じる磁界Ｈ４１の向きは、電流のループＩＲ４２によって生じる磁界Ｈ４２の向きと逆向きである。その結果、２つの磁界Ｈ４１、Ｈ４２が相殺され易い。その結果、ＩＣチップ１２０から放射される電磁ノイズを低減できる。
【0091】
図１５は、本実施形態に係る半導体装置におけるＩＣチップ、第１シリコンキャパシタ、及び第２シリコンキャパシタの変形例を示す上面図である。
ＩＣチップ１２０の上面１２０ａには、第３の実施形態と同様に、ロジック回路１２２に電気的に接続された第３端子３２２ｃを設けてもよい。また、ＩＣチップ１２０の上面１２０ａには、スイッチ回路１２３に電気的に接続された第６端子４２３ｃを更に設けてもよい。第４端子４２３ａは、第５端子４２３ｂと第６端子４２３ｃとの間に位置する。
ＩＣチップ１２０の上面１２０ａには、第３の実施形態と同様に、ロジック回路１２２に電気的に接続された第３端子３２２ｃを設けてもよい。また、ＩＣチップ１２０の上面１２０ａには、スイッチ回路１２３に電気的に接続された第６端子４２３ｃを更に設けてもよい。第４端子４２３ａは、第５端子４２３ｂと第６端子４２３ｃとの間に位置する。
【0092】
そして、ロジック回路１２２上には、第３の実施形態におけるシリコンキャパシタ３３０と同様に構成された第１シリコンキャパシタ３３０を設けてもよい。これにより、第３の実施形態と同様に、互いに逆方向に流れる２つの電流のループＩＲ１、ＩＲ２が生じる。また、２つの電流ループＩＲ１、ＩＲ２により、互いに逆方向の磁界Ｈ１、Ｈ２が生じる。
【0093】
また、スイッチ回路１２３上には、第２シリコンキャパシタ４３０ｓを設けてもよい。第２シリコンキャパシタ４３０ｓは、正極と負極の構造が第１シリコンキャパシタ３３０とは逆になっており、負極に相当する第４外部電極４３９ｓが第１部分４３９ａ及び第２部分４３９ｂを有し、正極に相当する第３外部電極４３８ｓが第１部分４３９ａ及び第２部分４３９ｂの間に配置される第３部分４３８ａを有する。第４外部電極４３９ｓにおいて、第１部分４３９ａと第２部分４３９ｂは、接続部４３９ｃにより接続されている。
【0094】
第３外部電極４３８ｓの第３部分４３８ａは、第４端子４２３ａに電気的に接続されている。第４外部電極４３９ｓの第１部分４３９ａは、第５端子４２３ｂに電気的に接続されている。第４外部電極４３９ｓの第２部分４３９ｂは、第６端子４２３ｃに電気的に接続されている。
【0095】
これにより、第３外部電極４３８ｓの第３部分４３８ａ、第４外部電極４３９ｓの第１部分４３９ａ、第５端子４２３ｂ、及び第４端子４２３ａを流れる電流のループＩＲ４３が生じる。また、第３外部電極４３８ｓの第３部分４３８ａ、第４外部電極４３９ｓの第２部分４３９ｂ、第６端子４２３ｃ、及び第４端子４２３ａを流れる電流のループＩＲ４４が生じる。２つの電流のループＩＲ４３、ＩＲ４４により、互いに逆向きの磁界Ｈ４３、Ｈ４４が生じる。
【0096】
２つの磁界Ｈ１、Ｈ２は互いに逆向きであるため、相殺され易い。また、２つの磁界Ｈ４３、Ｈ４４は互いに逆向きであるため、相殺され易い。更に、２つの磁界Ｈ１、Ｈ４４が互いに逆向きであるため相殺され易い。更に、２つの磁界Ｈ２、Ｈ４３が互いに逆向きであるため相殺され易い。そのため、ＩＣチップ１２０から放射される電磁ノイズを低減できる。
【0097】
＜第５の実施形態＞
次に、第５の実施形態について説明する。
図１６は、本実施形態に係る半導体装置を示す断面図である。
本実施形態に係る半導体装置５００は、ダイパッド１１０とＩＣチップ５２０との間にシリコンキャパシタ５３０が設けられている点等で、第１の実施形態に係る半導体装置１００と相違する。
次に、第５の実施形態について説明する。
図１６は、本実施形態に係る半導体装置を示す断面図である。
本実施形態に係る半導体装置５００は、ダイパッド１１０とＩＣチップ５２０との間にシリコンキャパシタ５３０が設けられている点等で、第１の実施形態に係る半導体装置１００と相違する。
【0098】
ＩＣチップ５２０においては、ロジック回路１２２の第１端子５２２ａ及び第２端子５２２ｂが下面５２０ｂに設けられている。なお、図１６では、ＩＣチップ５２０の最下層には、保護膜５２５が設けられており、第１端子５２２ａ及び第２端子５２２ｂの下面は、保護膜５２５の下面と概ね面一である。ただし、第１端子及び第２端子は、保護膜の下面から下方突出していてもよいし、ＩＣチップが最下層に保護膜を備えず、第１端子及び第２端子がＩＣチップの下面から下方に突出していてもよい。
【0099】
シリコンキャパシタ５３０は、第１外部電極１３８及び第２外部電極１３９が上を向くように配置されている点を除き、第１の実施形態におけるシリコンキャパシタ１３０と同様に構成している。シリコンキャパシタ５３０の第１外部電極１３８は、ＩＣチップの下面５２０ｂに設けられた第１端子５２２ａに第１バンプ１６１により接続されている。シリコンキャパシタ５３０の第２外部電極１３９は、ＩＣチップの下面５２０ｂに設けられた第２端子５２２ｂに第２バンプ１６２により接続されている。
【0100】
以上説明したように、本実施形態に係る半導体装置５００においては、シリコンキャパシタ５３０は、ダイパッド１１０とＩＣチップ５２０との間に配置されている。このような構成においても、シリコンキャパシタ５３０により、半導体装置５００の使用時にＩＣチップ５２０の接続先にノイズが伝搬することを抑制できる。なお、このような場合は、ＩＣチップ５２０は、例えばボンディングワイヤー等の配線部材によりダイパッド１１０に電気的に接続することができる。また、シリコンキャパシタ５３０とダイパッド１１０との間には絶縁部材を設けてもよい。
【0101】
＜第６の実施形態＞
次に、第６の実施形態について説明する。
図１７は、本実施形態に係る半導体装置を示す上面図である。
図１８は、図１７のＥ－Ｅ’線における断面図である。
本実施形態に係る半導体装置６００は、シリコンキャパシタ６３０がダイパッド１１０上に設けられている点等で第１の実施形態に係る半導体装置１００と相違する。
次に、第６の実施形態について説明する。
図１７は、本実施形態に係る半導体装置を示す上面図である。
図１８は、図１７のＥ－Ｅ’線における断面図である。
本実施形態に係る半導体装置６００は、シリコンキャパシタ６３０がダイパッド１１０上に設けられている点等で第１の実施形態に係る半導体装置１００と相違する。
【0102】
図１７に示すように、上面視において、ロジック回路１２２は、ＩＣチップ１２０の中心Ｃ１とシリコンキャパシタ６３０との間に位置する。ここで、ＩＣチップ１２０の中心Ｃ１は、ＩＣチップ１２０の対角線の交点上に位置する。
【0103】
シリコンキャパシタ６３０は、図１７及び図１８に示すように、第１外部電極１３８及び第２外部電極１３９が上を向き、ダイパッド１１０上においてＩＣチップ１２０と隣り合うように配置されている点を除き、第１の実施形態におけるシリコンキャパシタ１３０と同様に構成している。封止部材１５０は、シリコンキャパシタ６３０を封止している。
【0104】
シリコンキャパシタ６３０の第１外部電極１３８は、第１ボンディングワイヤー６７１（第１配線部材）を介して第１端子１２２ａに電気的に接続されている。図１７に示すように、シリコンキャパシタ６３０の第２外部電極１３９は、第２ボンディングワイヤー６７２（第２配線部材）を介して第２端子１２２ｂに電気的に接続されている。なお、本実施形態では、第１配線部材及び第２配線部材がボンディングワイヤーである例を説明したが、第１配線部材及び第２配線部材の形状、位置、及び材料等の具体的な構成は、シリコンキャパシタとＩＣチップとを電気的に接続可能である限り、特に限定されない。
【0105】
以上、本実施形態に係る半導体装置６００は、ダイパッド１１０と、ＩＣチップ１２０と、シリコンキャパシタ６３０と、第１リード１４１と、第２リード１４２と、封止部材１５０と、を備える。ＩＣチップ１２０は、ダイパッド１１０上に設けられ、第１端子１２２ａ及び第２端子１２２ｂを有する。シリコンキャパシタ６３０は、第１端子１２２ａに第１ボンディングワイヤー６７１を介して電気的に接続された第１外部電極６３８と、第２端子１２２ｂに第２ボンディングワイヤー６７２を介して電気的に接続された第２外部電極６３９と、を有する。第１リード１４１は、第１端子１２２ａに電気的に接続されている。第２リード１４２は、第２端子１２２ｂに電気的に接続されている。封止部材１５０は、ＩＣチップ１２０及びシリコンキャパシタ６３０を封止している。
【0106】
このように、シリコンキャパシタ６３０は、ダイパッド１１０上に設けられており、ボンディングワイヤー６７１、６７２によりＩＣチップ１２０に電気的に接続されていてもよい。このような構成においても、シリコンキャパシタ６３０により、半導体装置１００の使用時にＩＣチップ１２０の接続先にノイズが伝搬することを抑制できる。
【0107】
特に、ＩＣチップ１２０及びシリコンキャパシタ６３０がダイパッド１１０上に配置されており、ボンディングワイヤー６７１、６７２によりシリコンキャパシタ６３０がＩＣチップ１２０に接続されている。そのため、ＩＣチップ及びシリコンキャパシタが基板上配置され、ＩＣチップとシリコンキャパシタが基板の配線を介して電気的に接続されている形態と比較して、本実施形態に係る半導体装置６００は、基板上に配線を設ける必要がないため、より容易に製造できる。
【0108】
なお、第１ボンディングワイヤー６７１は、第１端子１２２ａに直接接続するのではなく、第１パッド電極１２４ａに接続してもよい。同様に、第２ボンディングワイヤー６７２を第２端子１２２ｂに直接接続するのではなく、第２パッド電極１２４ｂに接続してもよい。
【0109】
＜第７の実施形態＞
次に、第７の実施形態について説明する。
図１９は、本実施形態に係る半導体装置を示す上面図である。
図２０は、図１９のＦ－Ｆ’線における断面図である。
本実施形態に係る半導体装置７００は、２つのシリコンキャパシタ７３１、７３２を備え、２つのシリコンキャパシタ７３１、７３２がＩＣチップ１２０上に配置されている点で第６の実施形態に係る半導体装置６００と相違する。以下、シリコンキャパシタ７３１を「第１シリコンキャパシタ７３１」といい、シリコンキャパシタ７３２を「第２シリコンキャパシタ７３２」という。
なお、以下の説明においては、原則として、第６の実施形態との相違点のみを説明する。以下に説明する事項以外は、第６の実施形態と同様である。
次に、第７の実施形態について説明する。
図１９は、本実施形態に係る半導体装置を示す上面図である。
図２０は、図１９のＦ－Ｆ’線における断面図である。
本実施形態に係る半導体装置７００は、２つのシリコンキャパシタ７３１、７３２を備え、２つのシリコンキャパシタ７３１、７３２がＩＣチップ１２０上に配置されている点で第６の実施形態に係る半導体装置６００と相違する。以下、シリコンキャパシタ７３１を「第１シリコンキャパシタ７３１」といい、シリコンキャパシタ７３２を「第２シリコンキャパシタ７３２」という。
なお、以下の説明においては、原則として、第６の実施形態との相違点のみを説明する。以下に説明する事項以外は、第６の実施形態と同様である。
【0110】
第１シリコンキャパシタ７３１は、図２０に示すように、ＩＣチップ１２０上に配置されている。第１シリコンキャパシタ７３１の上面には、図１９に示すように、第１外部電極７３１ａ及び第２外部電極７３１ｂが設けられている。第１外部電極７３１ａは、第１ボンディングワイヤー８７１を介してＩＣチップ１２０の第１端子１２２ａに接続されている。第２外部電極７３１ｂは、第２ボンディングワイヤー８７２を介してＩＣチップ１２０の第２端子１２２ｂに接続されている。
【0111】
第２シリコンキャパシタ７３２は、図２０に示すように、第１シリコンキャパシタ７３１上に配置されている。第２シリコンキャパシタ７３２は、第１外部電極１３８に対応する第３外部電極７３２ａ及び第２外部電極１３９に対応する第４外部電極７３２ｂが上向きになるように配置されている点を除き、シリコンキャパシタ１３０と同様に構成している。
【0112】
第３外部電極７３２ａは、ボンディングワイヤー８７３を介して第１外部電極７３１ａに電気的に接続されている。第４外部電極７３２ｂは、ボンディングワイヤー８７４を介して第２外部電極７３１ｂに電気的に接続されている。封止部材１５０は、第１シリコンキャパシタ７３１及び第２シリコンキャパシタ７３２を封止している。
【0113】
以上説明したように、本実施形態に係る半導体装置７００においては、第１シリコンキャパシタ７３１は、ＩＣチップ１２０上に設けられている。このような半導体装置７００においても、第１シリコンキャパシタ７３１により、半導体装置７００の使用時にＩＣチップ１２０の接続先にノイズが伝搬することを抑制できる。
【0114】
また、本実施形態に係る半導体装置７００は、第１シリコンキャパシタ７３１上に設けられ、第１外部電極７３１ａに電気的に接続された第３外部電極７３２ａと、第２外部電極７３１ｂに電気的に接続された第４外部電極７３２ｂと、を有する第２シリコンキャパシタ７３２を更に備える。このように第１シリコンキャパシタ７３１及び第２シリコンキャパシタ７３２を設けることで、キャパシタの総合的な容量を増加させることができる。
【0115】
＜第８の実施形態＞
次に、第８の実施形態について説明する。
図２１は、本実施形態に係る半導体装置を示す上面図である。
図２２は、図２１のＧ－Ｇ’線における断面図である。
本実施形態に係る半導体装置８００は、シリコンキャパシタ８３０が、ダイパッド１１０とＩＣチップ１２０との間に配置されている点で、第６の実施形態に係る半導体装置６００と相違する。
次に、第８の実施形態について説明する。
図２１は、本実施形態に係る半導体装置を示す上面図である。
図２２は、図２１のＧ－Ｇ’線における断面図である。
本実施形態に係る半導体装置８００は、シリコンキャパシタ８３０が、ダイパッド１１０とＩＣチップ１２０との間に配置されている点で、第６の実施形態に係る半導体装置６００と相違する。
【0116】
シリコンキャパシタ８３０は、上面視における面積がＩＣチップ１２０の面積よりも大きい点、及び、第１外部電極８３８及び第２外部電極８３９が上を向くようにダイパッド１１０とＩＣチップ１２０との間に配置されている点を除き、第１の実施形態におけるシリコンキャパシタ１３０と同様に構成している。シリコンキャパシタ８３０の第１外部電極８３８は、第１ボンディングワイヤー８７１を介してＩＣチップ１２０の第１端子１２２ａに電気的に接続されている。シリコンキャパシタ８３０の第２外部電極８３９は、第２ボンディングワイヤー８７２を介してＩＣチップ１２０の第２端子１２２ｂに電気的に接続されている。なお、ＩＣチップ１２０は、例えばボンディングワイヤーによりダイパッド１１０に電気的に接続することができる。
【0117】
以上説明したように、本実施形態に係る半導体装置８００においては、シリコンキャパシタ８３０は、ＩＣチップ１２０とダイパッド１１０との間に設けられている。このような半導体装置８００においても、シリコンキャパシタ８３０により、ＩＣチップ１２０の接続先にノイズが伝搬することを抑制できる。
【0118】
また、このような半導体装置８００においては、上面視におけるシリコンキャパシタ８３０の面積をＩＣチップ１２０の面積よりも大きくできる。そのため、シリコンキャパシタ８３０の容量を増加させることができる。
【0119】
以上、複数の実施形態を説明したが、これらの実施形態において説明した各構成は、適宜組み合わせてもよい。例えば、第６の実施形態に係る半導体装置６００に、第２の実施形態のように、１以上のインダクタを設けてもよい。また、例えば、第６の実施形態に係る半導体装置６００におけるシリコンキャパシタ６３０を、第３の実施形態におけるシリコンキャパシタ３３０のように構成してもよい。
【0120】
以上、本発明の実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。
【符号の説明】
【0121】
１００、２００、３００、４００、５００、６００、７００、８００：半導体装置
１１０ ：ダイパッド
１２０、５２０：ＩＣチップ
１２０ａ ：上面
１２１ ：制御回路
１２２ ：ロジック回路
１２２ａ、５２２ａ：第１端子
１２２ｂ、５２２ｂ：第２端子
１２３ ：スイッチ回路
１２４ａ ：第１パッド電極
１２４ｂ ：第２パッド電極
１２４ｃ ：第３パッド電極
１２４ｄ ：第４パッド電極
１２４ｅ ：第５パッド電極
１２５ ：保護層
１３０、３３０、５３０、６３０、７３１、８３０：シリコンキャパシタ（第１シリコンキャパシタ）
１３０ｂ ：下面
１３１、３３１：基板
１３１ａ、３３１ａ、３３１ｂ：トレンチ
１３２、３３２：第１導電層
１３３、３３３：誘電層
１３４、３３４：第２導電層
１３４ａ、３３４ａ、３３４ｂ：トレンチ
１３５、３３５ａ、３３５ｂ：第１内部電極
１３６、３３６：第２内部電極
１３７、３３７：絶縁層
１３７ａ、３３７ａ：第１開口
１３７ｂ、３３７ｂ：第２開口
１３７ｓ、３３７ｓ：保護層
１３８、３３８、６３８、７３１ａ、８３８：第１外部電極
１３９、３３９、６３９、７３１ｂ、８３９：第２外部電極
１４０ ：リード
１４１ ：第１リード
１４２ ：第２リード
１４３ ：第３リード
１４４ ：第４リード
１４５ ：第５リード
１５０ ：封止部材
１６１ ：第１バンプ
１６２ ：第２バンプ
１７１ ：第１ボンディングワイヤー
１７２ ：第２ボンディングワイヤー
１７３ ：第３ボンディングワイヤー
１７４ ：第４ボンディングワイヤー
１７５ ：第５ボンディングワイヤー
２７６、２７７、２７８、２７９：ボンディングワイヤー
２８１ ：第１インダクタ
２８１ａ、２８１ｂ：端子
２８２ ：第２インダクタ
２８２ａ、２８２ｂ：端子
３２２ｃ ：第３端子
３３２ａ ：第１部分
３３２ｂ ：第２部分
３３３ａ ：第１部分
３３３ｂ ：第２部分
３３７ｃ ：第３開口
３３８ａ ：第１部分
３３８ｂ ：第２部分
３３８ｃ ：接続部
３３９ａ ：第３部分
３６３ ：第３バンプ
４２３ａ ：第４端子
４２３ｂ ：第５端子
４２３ｃ ：第６端子
４３０、４３０ｓ、７３２：第２シリコンキャパシタ
４３０ｂ ：下面
４３８、４３８ｓ、７３２ａ：第３外部電極
４３８ａ ：第３部分
４３９、４３９ｓ、７３２ｂ：第４外部電極
４３９ａ ：第１部分
４３９ｂ ：第２部分
４３９ｃ ：接続部
４７１ ：第４バンプ
４７２ ：第５バンプ
５２０ｂ ：下面
５２５ ：保護膜
６７１、８７１：第１ボンディングワイヤー
６７２、８７２：第２ボンディングワイヤー
８７３、８７４：ボンディングワイヤー
Ｃ１ ：中心
ＧＮＤ ：グランド
Ｈ１、Ｈ２、Ｈ４１、Ｈ４２、Ｈ４３、Ｈ４４：磁界
ＩＲ１、ＩＲ２、ＩＲ４１、ＩＲ４２、ＩＲ４３、ＩＲ４３、ＩＲ４４：電流ループ
Ｍ ：モータ
Ｖ１ ：第１電源
Ｖ２ ：第２電源
１１０ ：ダイパッド
１２０、５２０：ＩＣチップ
１２０ａ ：上面
１２１ ：制御回路
１２２ ：ロジック回路
１２２ａ、５２２ａ：第１端子
１２２ｂ、５２２ｂ：第２端子
１２３ ：スイッチ回路
１２４ａ ：第１パッド電極
１２４ｂ ：第２パッド電極
１２４ｃ ：第３パッド電極
１２４ｄ ：第４パッド電極
１２４ｅ ：第５パッド電極
１２５ ：保護層
１３０、３３０、５３０、６３０、７３１、８３０：シリコンキャパシタ（第１シリコンキャパシタ）
１３０ｂ ：下面
１３１、３３１：基板
１３１ａ、３３１ａ、３３１ｂ：トレンチ
１３２、３３２：第１導電層
１３３、３３３：誘電層
１３４、３３４：第２導電層
１３４ａ、３３４ａ、３３４ｂ：トレンチ
１３５、３３５ａ、３３５ｂ：第１内部電極
１３６、３３６：第２内部電極
１３７、３３７：絶縁層
１３７ａ、３３７ａ：第１開口
１３７ｂ、３３７ｂ：第２開口
１３７ｓ、３３７ｓ：保護層
１３８、３３８、６３８、７３１ａ、８３８：第１外部電極
１３９、３３９、６３９、７３１ｂ、８３９：第２外部電極
１４０ ：リード
１４１ ：第１リード
１４２ ：第２リード
１４３ ：第３リード
１４４ ：第４リード
１４５ ：第５リード
１５０ ：封止部材
１６１ ：第１バンプ
１６２ ：第２バンプ
１７１ ：第１ボンディングワイヤー
１７２ ：第２ボンディングワイヤー
１７３ ：第３ボンディングワイヤー
１７４ ：第４ボンディングワイヤー
１７５ ：第５ボンディングワイヤー
２７６、２７７、２７８、２７９：ボンディングワイヤー
２８１ ：第１インダクタ
２８１ａ、２８１ｂ：端子
２８２ ：第２インダクタ
２８２ａ、２８２ｂ：端子
３２２ｃ ：第３端子
３３２ａ ：第１部分
３３２ｂ ：第２部分
３３３ａ ：第１部分
３３３ｂ ：第２部分
３３７ｃ ：第３開口
３３８ａ ：第１部分
３３８ｂ ：第２部分
３３８ｃ ：接続部
３３９ａ ：第３部分
３６３ ：第３バンプ
４２３ａ ：第４端子
４２３ｂ ：第５端子
４２３ｃ ：第６端子
４３０、４３０ｓ、７３２：第２シリコンキャパシタ
４３０ｂ ：下面
４３８、４３８ｓ、７３２ａ：第３外部電極
４３８ａ ：第３部分
４３９、４３９ｓ、７３２ｂ：第４外部電極
４３９ａ ：第１部分
４３９ｂ ：第２部分
４３９ｃ ：接続部
４７１ ：第４バンプ
４７２ ：第５バンプ
５２０ｂ ：下面
５２５ ：保護膜
６７１、８７１：第１ボンディングワイヤー
６７２、８７２：第２ボンディングワイヤー
８７３、８７４：ボンディングワイヤー
Ｃ１ ：中心
ＧＮＤ ：グランド
Ｈ１、Ｈ２、Ｈ４１、Ｈ４２、Ｈ４３、Ｈ４４：磁界
ＩＲ１、ＩＲ２、ＩＲ４１、ＩＲ４２、ＩＲ４３、ＩＲ４３、ＩＲ４４：電流ループ
Ｍ ：モータ
Ｖ１ ：第１電源
Ｖ２ ：第２電源
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】