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特許7378423揮発性メモリビットセルと不揮発性メモリビットセルとの統合のための方法、システム、およびデバイス
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-11-02
(45)【発行日】2023-11-13
(54)【発明の名称】揮発性メモリビットセルと不揮発性メモリビットセルとの統合のための方法、システム、およびデバイス
(51)【国際特許分類】
G11C 11/00 20060101AFI20231106BHJP
G11C 8/10 20060101ALI20231106BHJP
G11C 7/10 20060101ALI20231106BHJP
G06F 12/06 20060101ALI20231106BHJP
【ＦＩ】
G11C11/00 100
G11C8/10
G11C7/10 300
G06F12/06 515K
【請求項の数】
24
(21)【出願番号】P 2020558970
(86)(22)【出願日】2019-03-22
(65)【公表番号】
(43)【公表日】2021-08-30
(86)【国際出願番号】 GB2019050820
(87)【国際公開番号】W WO2019207282
(87)【国際公開日】2019-10-31
【審査請求日】2022-03-07
(31)【優先権主張番号】15/960,405
(32)【優先日】2018-04-23
(33)【優先権主張国・地域又は機関】US
(73)【特許権者】
【識別番号】500395107
【氏名又は名称】アーム・リミテッド
(74)【代理人】
【識別番号】100108453
【弁理士】
【氏名又は名称】村山 靖彦
(74)【代理人】
【識別番号】100110364
【弁理士】
【氏名又は名称】実広 信哉
(74)【代理人】
【識別番号】100133400
【弁理士】
【氏名又は名称】阿部 達彦
(72)【発明者】
【氏名】ムディット・バルガヴァ
(72)【発明者】
【氏名】シッダールタ・ダス
(72)【発明者】
【氏名】ジョージ・マクニール・ラティモア
(72)【発明者】
【氏名】ブライアン・トレイシー・クライン
【審査官】小林 紀和
(56)【参考文献】
【文献】米国特許出願公開第２０１３／０３０８３８３（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１６／０３２９１００（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１７／０２２０４９１（ＵＳ，Ａ１）
【文献】国際公開第２０１７／０２１７２１（ＷＯ，Ａ１）
【文献】特表２００１－５２６８１９（ＪＰ，Ａ）
【文献】特開平０４－３１３８８７（ＪＰ，Ａ）
【文献】米国特許第０５７３２０１７（ＵＳ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ１１Ｃ １１／００
Ｇ１１Ｃ ８／１０
Ｇ１１Ｃ ７／１０
Ｇ０６Ｆ １２／０６
(57)【特許請求の範囲】
【請求項1】
集積回路デバイスであって、第1の複数の不揮発性メモリビットセルを備える少なくとも第1の不揮発性メモリアレイと、
第1の複数の揮発性メモリビットセルを備える少なくとも第1の揮発性メモリアレイと、
前記第1の不揮発性メモリアレイと前記第1の揮発性メモリアレイとに結合されて、1つまたは複数のアクセス信号のアサーションによって前記第1の複数の不揮発性メモリビットセルのうちの1つまたは複数と前記第1の複数の揮発性メモリビットセルのうちの1つまたは複数とにアクセスするための共有デコーダ回路と、
読取り動作において前記第1の複数の不揮発性メモリビットセルからメモリ状態を転送し、書込み動作において前記第1の複数の不揮発性メモリビットセルにメモリ状態を転送するように構成可能な、少なくとも1つの不揮発性メモリバスと、書込み動作において前記第1の複数の揮発性メモリビットセルにメモリ状態を転送し、読取り動作において前記第1の複数の揮発性メモリビットセルからメモリ状態を転送するように構成可能な、少なくとも1つの揮発性メモリバスとを含む共有バス構造と、
前記共有バス構造と前記集積回路デバイスの1つまたは複数の外部端子との間で入力値および出力値を転送するための、少なくとも1つの外部ポートと
を備え、
前記少なくとも1つの外部ポートと前記少なくとも1つの不揮発性メモリバスもしくは前記少なくとも1つの揮発性メモリバスまたはそれらの組み合わせとの間のメモリ状態転送を可能にし、および／または、前記少なくとも1つの不揮発性メモリバスと前記少なくとも1つの揮発性メモリバスとの間のメモリ状態転送を可能にするために、前記共有バス構造が、前記少なくとも1つの不揮発性メモリバスおよび前記少なくとも1つの揮発性メモリバスに結合される、
集積回路デバイス。
【請求項2】
前記第1の複数の不揮発性メモリビットセルが、導通および／または低インピーダンス状態を含む第1のインピーダンス状態と、絶縁および／または高インピーダンス状態を含む第2のインピーダンス状態とに置かれるように適合可能な、相関電子スイッチ(CES)素子を備える、請求項1に記載の集積回路デバイス。
【請求項3】
前記共有デコーダ回路が、前記第1の複数の揮発性メモリビットセルのうちの前記1つまたは複数および前記第1の複数の不揮発性メモリビットセルのうちの前記1つまたは複数にアクセスするための前記1つまたは複数のアクセス信号を、複数のワードラインのうちの少なくとも1つに印加するように構成される、請求項1または2に記載の集積回路デバイス。
【請求項4】
前記共有デコーダ回路が、前記第1の複数の揮発性メモリビットセルのうちの前記1つまたは複数、および前記第1の複数の不揮発性メモリビットセルのうちの前記1つまたは複数にアクセスするために、前記複数のワードラインに前記1つまたは複数のアクセス信号を印加するようにさらに構成される、請求項3に記載の集積回路デバイス。
【請求項5】
前記共有デコーダ回路が第1のワードラインに前記1つまたは複数のアクセス信号をアサートし、前記第1のワードラインの第1の部分は前記第1の複数の揮発性メモリビットセルのうちの少なくとも1つにアクセスし、前記第1のワードラインの第2の部分は前記第1の複数の不揮発性メモリビットセルのうちの少なくとも1つにアクセスする、請求項1から4のいずれか一項に記載の集積回路デバイス。
【請求項6】
前記第1の複数の揮発性メモリビットセルのうちの前記1つまたは複数にアクセスするために、前記複数のワードラインのうちの1つまたは複数の第1のワードラインが、第1の電圧において第1のアクセス信号を保持し、前記第1の複数の不揮発性メモリビットセルのうちの前記1つまたは複数にアクセスするために、前記複数のワードラインのうちの1つまたは複数の第2のワードラインが、前記第1の電圧とは異なる第2の電圧において第2のアクセス信号を保持する、請求項3に記載の集積回路デバイス。
【請求項7】
前記共有デコーダ回路が、前記第1の複数の揮発性メモリビットセルのうちの前記1つまたは複数の、1つまたは複数のメモリ状態を検出するための読取り動作用に選択されたワードラインに前記1つまたは複数のアクセス信号のうちの第1のアクセス信号を印加し、
前記1つまたは複数の検出されたメモリ状態のうちの少なくとも1つに少なくとも部分的に基づいて、前記第1の複数の不揮発性メモリビットセルのうちの前記1つまたは複数に書き込むための書込み動作用に選択されたワードラインに前記1つまたは複数のアクセス信号のうちの第2のアクセス信号を印加するように、さらに構成される、
請求項3に記載の集積回路デバイス。
【請求項8】
前記共有デコーダ回路が、前記第1の複数の不揮発性メモリビットセルのうちの前記1つまたは複数の、前記1つまたは複数のメモリ状態を検出するための読取り動作用に選択されたワードラインに前記第1のアクセス信号を印加し、
前記1つまたは複数の検出されたメモリ状態のうちの少なくとも1つに少なくとも部分的に基づいて、前記第1の複数の揮発性メモリビットセルのうちの前記1つまたは複数に書き込むための書込み動作用に選択されたワードラインに前記第2のアクセス信号を印加するように、さらに構成される、
請求項7に記載の集積回路デバイス。
【請求項9】
前記共有デコーダ回路が、前記第1の複数の揮発性メモリビットセルのうちの前記1つまたは複数、および前記第1の複数の不揮発性メモリビットセルの前記1つまたは複数にアクセスするために、前記複数のワードラインのうち選択されたワードラインに前記1つまたは複数のアクセス信号のうちの第1のアクセス信号を印加し、
前記第1の複数の揮発性メモリビットセルのうちの前記1つまたは複数および前記第1の複数の不揮発性メモリビットセルのうちの前記1つまたは複数にアクセスするために前記第1のアクセス信号が特定の電圧において保持される間、前記第1の複数の揮発性メモリビットセルのうちの前記1つまたは複数のうちの少なくとも1つの1つまたは複数のメモリ状態を検出するための読取り動作を実行し、前記検出された1つまたは複数のメモリ状態のうちの少なくとも1つに少なくとも部分的に基づいて、前記第1の複数の不揮発性メモリビットセルのうちの前記1つまたは複数のうちの少なくとも1つへの書込み動作を実行するように、さらに構成される、
請求項3に記載の集積回路デバイス。
【請求項10】
前記第1の複数の揮発性メモリビットセルのうちの前記1つまたは複数のうちの前記少なくとも1つの前記1つまたは複数のメモリ状態を検出するための、少なくとも1つのセンス増幅器と、前記第1の複数の不揮発性メモリビットセルのうちの前記1つまたは複数のうちの前記少なくとも1つを前記検出された1つまたは複数のメモリ状態に置くためのプログラミング信号を生成するための、少なくとも1つの書込みドライバ回路と、
前記検出された1つまたは複数のメモリ状態を表す信号および／または状態を前記少なくとも1つのセンス増幅器と前記少なくとも1つの書込みドライバ回路との間で伝送するための、バス回路と
をさらに備える、請求項9に記載の集積回路デバイス。
【請求項11】
前記共有デコーダ回路が、複数のワードラインに前記1つまたは複数のアクセス信号を印加するようにさらに構成され、前記複数のワードラインのうちの少なくとも1つが、前記第1の複数の揮発性メモリビットセルのうちの前記1つまたは複数、および前記第1の複数の不揮発性メモリビットセルのうちの前記1つまたは複数に接続される、請求項3に記載の集積回路デバイス。
【請求項12】
第2の複数の揮発性メモリビットセルを備える少なくとも第2の揮発性メモリアレイをさらに備え、
前記共有デコーダ回路が、前記第1の複数の不揮発性メモリビットセルの少なくとも部分、前記第1の複数の揮発性メモリビットセルの部分、および前記第2の複数の揮発性メモリビットセルの部分に結合された、少なくとも第1のワードライン上で第1のアクセス信号をアサートするように構成され、
前記第1の複数の不揮発性メモリビットセルの前記部分が、前記第1の複数の揮発性メモリビットセルの前記部分と前記第2の複数の揮発性メモリビットセルの前記部分との間で前記第1のワードラインに結合される、
請求項1から11のいずれか一項に記載の集積回路デバイス。
【請求項13】
前記第2の複数の揮発性メモリビットセルにアクセスする間、前記第1の複数の揮発性メモリビットセルを切断するための、前記第1の複数の揮発性メモリビットセルと前記第1の複数の不揮発性メモリビットセルの前記部分との間で前記第1のワードラインに結合された第1のアクセスデバイスと、前記第1の複数の揮発性メモリビットセルにアクセスする間、前記第2の複数の揮発性メモリビットセルを切断するための、前記第2の複数の揮発性メモリビットセルと前記第1の複数の不揮発性メモリビットセルの前記部分との間で前記第1のワードラインによって結合された第2のアクセスデバイスと
をさらに備える、請求項12に記載の集積回路デバイス。
【請求項14】
前記第1の揮発性メモリアレイが、揮発性メモリビットセルの少なくとも第1の列を備え、揮発性メモリビットセルの前記第1の列の中の揮発性メモリビットセルが、1つまたは複数の共通の第1のビットラインを介してアクセス可能であり、前記第1の不揮発性メモリアレイが、不揮発性メモリビットセルの少なくとも第2の列を備え、不揮発性メモリビットセルの前記第2の列の中の不揮発性メモリビットセルが、1つまたは複数の共通の第2のビットラインを介してアクセス可能であり、
揮発性メモリビットセルの前記第1の列の中の1つまたは複数の選択された揮発性メモリビットセルと、不揮発性メモリビットセルの前記第2の列の中の1つまたは複数の選択された不揮発性メモリビットセルとの間で、1つまたは複数の値を表す信号を転送するための回路をさらに備え、揮発性メモリビットセルの前記第1の列と不揮発性メモリビットセルの前記第2の列とが隣接する、
請求項1から13のいずれか一項に記載の集積回路デバイス。
【請求項15】
前記1つまたは複数の選択された揮発性メモリビットセル、および前記1つまたは複数の選択された不揮発性メモリビットセルが、ワードライン信号に応答して選択可能である、請求項14に記載の集積回路デバイス。
【請求項16】
前記1つまたは複数の選択された揮発性メモリビットセルと前記1つまたは複数の選択された不揮発性メモリビットセルとの間で前記1つまたは複数の値を表す前記信号を転送するための前記回路が、前記1つまたは複数の選択された揮発性メモリビットセルのうちの少なくとも1つの中に記憶された値を表す信号を検出するための、前記1つまたは複数の共通の第1のビットラインに接続された読取り回路と、前記1つまたは複数の選択された揮発性メモリビットセルのうちの前記少なくとも1つの中に記憶された値を表す前記検出された信号を前記1つまたは複数の選択された不揮発性メモリビットセルのうちの少なくとも1つの中に記憶するためのプログラミング信号を生成するための、前記1つまたは複数の共通の第2のビットラインに接続された書込みドライバ回路とをさらに備え、
前記1つまたは複数の選択された揮発性メモリビットセルと前記1つまたは複数の選択された不揮発性メモリビットセルとの間で前記1つまたは複数の値を表す前記信号を転送するための前記回路が、前記1つまたは複数の選択された不揮発性メモリビットセルのうちの少なくとも1つの中に記憶された値を表す信号を検出するための、前記1つまたは複数の共通の第2のビットラインに接続された読取り回路と、前記1つまたは複数の選択された不揮発性メモリビットセルのうちの前記少なくとも1つの中に記憶された値を表す前記検出された信号を前記1つまたは複数の選択された揮発性メモリビットセルのうちの少なくとも1つの中に記憶するためのプログラミング信号を生成するための、前記1つまたは複数の共通の第1のビットラインに接続された書込みドライバ回路と
をさらに備える、
請求項14または15に記載の集積回路デバイス。
【請求項17】
集積回路デバイスの中に形成された第1の揮発性メモリアレイの中の1つまたは複数の揮発性メモリビットセル、および前記集積回路デバイスの中に形成された不揮発性メモリアレイの中の1つまたは複数の不揮発性メモリビットセルにアクセスするために、複数のワードラインのうちの少なくとも第1のワードラインに第1のアクセス信号を共有デコーダ回路によって印加するステップと、前記第1の揮発性メモリアレイの中の少なくともいくつかの揮発性メモリビットセルにアクセスするために、前記集積回路デバイスの1つまたは複数の外部端子に1つまたは複数の第1の信号を印加するステップと、
前記不揮発性メモリアレイの中の前記1つまたは複数の不揮発性メモリビットセルのうちの少なくともいくつかにアクセスするために、前記集積回路デバイスの前記1つまたは複数の外部端子に1つまたは複数の第2の信号を印加するステップと
を備え、
前記1つまたは複数の外部端子が、前記第1の揮発性メモリアレイまたは前記不揮発性メモリアレイまたはそれらの組合せにアクセスするための前記集積回路デバイスのポートに結合される、
方法。
【請求項18】
前記第1の揮発性メモリアレイの中の前記1つまたは複数の揮発性メモリビットセル、および前記不揮発性メモリアレイの中の前記1つまたは複数の不揮発性メモリビットセルにアクセスするために、前記第1のワードラインに前記第1のアクセス信号を印加するステップが、前記1つまたは複数の揮発性メモリビットセルにアクセスするために前記第1のワードラインの少なくとも第1の部分に前記第1のアクセス信号を印加することと、前記1つまたは複数の不揮発性メモリビットセルにアクセスするために前記第1のワードラインの少なくとも第2の部分に前記第1のアクセス信号を印加することとをさらに備える、請求項17に記載の方法。
【請求項19】
前記複数のワードラインのうちの少なくとも前記第1のワードラインへの前記第1のアクセス信号の印加に応答して1つまたは複数の揮発性メモリビットセルおよび1つまたは複数の不揮発性メモリビットセルがアクセスされる間、記憶された1つまたは複数の値を表す1つまたは複数の信号を前記1つまたは複数の揮発性メモリビットセルと前記1つまたは複数の不揮発性メモリビットセルとの間で転送するステップをさらに備える、請求項17または18に記載の方法。
【請求項20】
前記不揮発性メモリアレイの中の前記1つまたは複数の不揮発性メモリビットセルが、前記集積回路デバイスの中に形成された第2の揮発性メモリアレイの中の1つまたは複数の揮発性メモリビットセルに結合され、前記方法が、前記第1の揮発性メモリアレイの中の前記1つまたは複数の揮発性メモリビットセルおよび前記不揮発性メモリアレイの中の前記1つまたは複数の不揮発性メモリビットセルにアクセスするために、前記複数のワードラインのうちの少なくとも前記第1のワードラインに前記第1のアクセス信号を印加する間、前記第2の揮発性メモリアレイの中の前記1つまたは複数の揮発性メモリビットセルを前記不揮発性メモリアレイの中の前記1つまたは複数の不揮発性メモリビットセルから切断するステップをさらに備える、
請求項17から19のいずれか一項に記載の方法。
【請求項21】
集積回路デバイスの中に形成された揮発性メモリアレイの中の1つまたは複数の揮発性メモリビットセルにアクセスするために、前記集積回路デバイスの1つまたは複数の外部端子に1つまたは複数の第1の信号を印加するステップと、前記集積回路デバイスの中に形成された不揮発性メモリアレイの中の1つまたは複数の不揮発性メモリビットセルにアクセスするために、前記集積回路デバイスの前記1つまたは複数の外部端子に第2の信号を印加するステップと
を備え、
前記1つまたは複数の揮発性メモリビットセルのうちの少なくとも1つ、および前記1つまたは複数の不揮発性メモリビットセルのうちの少なくとも1つが、前記集積回路デバイスの中に形成された複数のワードラインのうちのワードラインに接続され、
前記複数のワードラインのうちの前記ワードラインにアクセス信号を印加することによって、前記1つまたは複数の不揮発性メモリビットセルと前記1つまたは複数の揮発性メモリビットセルとにアクセスするために、共有デコーダ回路が、前記不揮発性メモリアレイと前記揮発性メモリアレイとに結合されて、
前記1つまたは複数の外部端子が、前記揮発性メモリアレイまたは前記不揮発性メモリアレイまたはそれらの組合せにアクセスするための前記集積回路デバイスのポートに結合される、
方法。
【請求項22】
前記揮発性メモリアレイの第1の複数の列のうちの第1の選択された列の中の選択された揮発性メモリビットセルと、前記不揮発性メモリアレイの第2の複数の列のうちの第2の選択された列の中の選択された不揮発性メモリビットセルとの間で、値を表す1つまたは複数の信号を転送するステップをさらに備え、前記揮発性メモリアレイの前記第1の複数の列のうちの前記第1の選択された列と、前記不揮発性メモリアレイの前記第2の複数の列のうちの前記第2の選択された列とが隣接しており、前記揮発性メモリアレイの前記第1の複数の列の1つまたは複数の揮発性メモリビットセルが、1つまたは複数の共通の第1のビットラインを介してアクセス可能であり、
前記不揮発性メモリアレイの前記第2の複数の列の1つまたは複数の不揮発性メモリビットセルが、1つまたは複数の共通の第2のビットラインを介してアクセス可能であり、
前記第1および第2の複数の列が、前記揮発性メモリアレイの前記第1の複数の列が前記不揮発性メモリアレイの前記第2の複数の列と互い違いになりインターリーブするような、アレイをなして構成される、
請求項21に記載の方法。
【請求項23】
共有バス構造を使用して前記揮発性メモリアレイと前記不揮発性メモリアレイとの間で1つまたは複数の値を表す1つまたは複数の信号を転送するステップをさらに備える、請求項21または22に記載の方法。
【請求項24】
前記共有バス構造と前記1つまたは複数の外部端子との間で1つまたは複数の信号を転送するステップをさらに備え、共有デコーダ回路が、複数のワードライン上で1つまたは複数の第2のアクセス信号をアサートするようにさらに構成され、前記複数のワードラインのうちの少なくとも1つが、前記揮発性メモリビットセルのうちの少なくとも1つおよび前記不揮発性メモリビットセルのうちの少なくとも1つに接続される、
請求項23に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
メモリデバイスを利用するための技法が開示される。
【背景技術】
【0002】
不揮発性メモリとは、デバイスに供給される電力が除去された後にメモリセルまたはメモリ素子がその状態を失わない種類のメモリである。たとえば、2つの方向に磁化され得るフェライトのリングで作られた最も初期のコンピュータメモリは不揮発性であった。半導体技術がより高いレベルの小型化に発展したので、DRAM(ダイナミックランダムアクセスメモリ)およびSRAM(スタティックRAM)などの、より普通に知られている揮発性メモリのためにフェライトデバイスは見限られた。
【0003】
1つのタイプの不揮発性メモリ、すなわち、電気的消去可能プログラマブル読取り専用メモリ(EEPROM:electrically erasable programmable read-only memory)デバイスは、セル面積が大きく、書き込むかまたは消去するためにトランジスタゲート上で高い電圧(たとえば、12.0ボルトから21.0ボルトまで)を必要とし得る。また、消去時間または書込み時間は、通常、数十マイクロ秒程度である。EEPROMを伴う1つの限定的な要因は、せいぜい600,000回をわずかに超えるか、または105～106回程度までの、回数が限定された消去/書込みサイクルである。半導体産業は、フラッシュメモリデバイスと呼ばれるEEPROMの中で「ページ」(たとえば、サブアレイ)が一度に消去され得るような方法でメモリアレイをセクタ化することによって、EEPROMと不揮発性トランジスタとの間のパスゲートスイッチトランジスタの必要をなくしている。フラッシュメモリデバイスでは、ランダムアクセスを維持する(単一ビットを消去する/書き込む)ための能力は、速度およびより高いビット密度と引き換えに犠牲にされた。
【0004】
つい最近では、FeRAM(強誘電体RAM)が、低い電力、比較的速い書込み/読取り速度、および読取り/書込みサイクルに対する100億回を超える耐久性を実現している。同様に、磁気メモリ(MRAM:magnetic memory)は、速い書込み/読取り速度および耐久性を実現しているが、コストが高く高価であり電力消費がより大きい。たとえば、これらの技術のいずれも、フラッシュメモリデバイスの密度に到達していない。したがって、フラッシュは、依然として一般に好まれる不揮発性メモリである。とはいえ、フラッシュメモリ技術が容易には65ナノメートル(nm)よりも小さくスケーリングし得ないことが一般に認識され、したがって、もっと小さいサイズにスケーリングされ得る新たな不揮発性メモリデバイスが活発に捜し求められている。
【0005】
フラッシュメモリデバイスの置換えに対して検討される技術は、(少なくとも部分的には、結晶構造の中の原子の、長期にわたる配列によって決定される)材料の相の変化に関連する抵抗変化を呈するいくつかの材料に基づくメモリを含んでいる。相変化メモリ(PCM:phase change memory/PCRAM)デバイスと呼ばれる1つのタイプの可変抵抗メモリでは、メモリ素子が一時的に融解し、次いで、導電性の結晶状態または非導電性のアモルファス状態のいずれかに冷却されるとき、抵抗の変化が起こる。典型的な材料は様々であり、GeSbTeを含んでよく、ここで、SbおよびTeは、周期表上で同じかまたは類似の特性の他の素子と交換され得る。しかしながら、これらの抵抗ベースのメモリは、導通状態と絶縁状態との間のそれらの遷移が、物理構造現象(たとえば、最大摂氏600度において融解すること)、および多くの適用例において有用なメモリに対して十分には制御され得ない固体状態に戻ることに依存するので、商業的に有用であることが実証されていない。
【0006】
別の可変抵抗メモリカテゴリーは、可変抵抗機能を活性化させるための高い初期「形成」電圧および電流に反応する材料を含む。これらの材料は、たとえば、様々な化学量論のx、y、z、およびεを有するPrxCayMnzOε、CuO、CoO、VOx、NiO、TiO2、Ta2O5などの遷移金属酸化物(TMO:transition metal oxide)、ならびにCr、SrTiO3などのいくつかのペロブスカイトを含んでよい。これらのメモリタイプのうちのいくつかが存在し、抵抗性RAM(ReRAM:resistive RAM)または導電性ブリッジRAM(CBRAM:conductive bridge RAM)分類に分類されて、それらをカルコゲナイドタイプのメモリから区別する。これらのRAMにおける抵抗スイッチングが、電鋳プロセスによる、上部の導電性端子と下部の導電性端子とを接続する狭い導電路すなわちフィラメントの形成に少なくとも部分的に起因することが仮定されているが、そのような導電性のフィラメントの存在は、依然として論争の事案である。ReRAM/CBRAMの動作が強度に温度依存であり得るので、ReRAM/CBRAMにおける抵抗性スイッチングメカニズムも極めて温度依存であり得る。追加として、フィラメントの形成および動きが確率的であるので、これらのシステムは確率的に動作し得る。他のタイプのReRAM/CBRAMも、不安定な性質を呈することがある。さらに、ReRAM/CBRAMにおける抵抗スイッチングは、多くのメモリサイクルを越えて疲労する傾向がある。すなわち、メモリ状態が何度も変化した後、導通状態と絶縁状態との間の抵抗値の差分が著しく変化することがある。市販のメモリデバイスでは、そのような変化は、メモリを規格外れにすることがあり、メモリを使用不可能にさせることがある。
【発明の概要】
【課題を解決するための手段】
【0007】
手短に言えば、1つの特定の実装形態は、集積回路デバイスの中に形成されたデバイスを対象とし、デバイスは、複数の不揮発性メモリビットセルを備える少なくとも第1の不揮発性メモリアレイと、第1の複数の揮発性メモリビットセルを備える少なくとも第1の揮発性メモリアレイと、読取り動作において不揮発性ビットセルからデータを転送し、書込み動作において不揮発性ビットセルにデータを転送するように構成可能な、少なくとも1つの不揮発性メモリデータバスと、書込み動作において揮発性ビットセルにデータを転送し、読取り動作において揮発性ビットセルからデータを転送するように構成可能な、少なくとも1つの揮発性メモリデータバスと、共有データバス構造と、共有データバス構造と集積回路デバイスの外部端子との間で入力値および出力値を転送するための、少なくとも1つの外部データポートとを備え、少なくとも1つの外部データポートと少なくとも1つの不揮発性メモリデータバスもしくは少なくとも1つの揮発性メモリデータバスのいずれかまたはそれらの組合せとの間のデータ転送を可能にし、かつ少なくとも1つの不揮発性メモリデータバスと少なくとも1つの揮発性メモリデータバスとの間のデータ転送を可能にするために、共有データバス構造は、少なくとも1つの不揮発性メモリデータバスおよび少なくとも1つの揮発性メモリデータバスに結合される。
【0008】
別の特定の実装形態は、集積回路デバイスの中に形成された第1の揮発性メモリアレイの中の1つまたは複数の揮発性メモリビットセル、および集積回路デバイスの中に形成された不揮発性メモリアレイの中の1つまたは複数の不揮発性メモリビットセルにアクセスすることを可能にするために、複数のワードラインのうちの少なくとも第1のワードラインに第1のアクセス信号を印加することと、第1の揮発性メモリアレイの中の少なくともいくつかの揮発性メモリビットセルにアクセスするために、集積回路デバイスの外部端子に第1の信号を印加することと、不揮発性メモリアレイの中の不揮発性メモリビットセルのうちの少なくともいくつかにアクセスするために、集積回路デバイスの外部端子に第2の信号を印加することとを備える方法を対象とし、外部端子は、集積回路デバイスのデータポートに結合され、データポートは、第1の揮発性メモリアレイもしくは不揮発性メモリアレイのいずれかまたはそれらの組合せにアクセスするために構成される。
【0009】
別の特定の実装形態は、集積回路デバイスの中に形成された揮発性メモリアレイの中の揮発性メモリビットセルにアクセスするために、集積回路デバイスの外部端子に第1の信号を印加することと、集積回路デバイスの中に形成された不揮発性メモリアレイの中の不揮発性メモリビットセルにアクセスするために、集積回路デバイスの外部端子に第2の信号を印加することとを備える方法を対象とし、揮発性メモリビットセルのうちの少なくとも1つ、および不揮発性メモリビットセルのうちの少なくとも1つは、集積回路デバイスの中に形成された複数のワードラインのうちのワードラインに接続され、外部端子は、集積回路デバイスのデータポートに結合され、データポートは、揮発性メモリアレイもしくは不揮発性メモリアレイのいずれかまたはそれらの組合せにアクセスするために構成される。
【0010】
上述の実装形態が例示的な実装形態にすぎないこと、および特許請求される主題が、必ずしもこれらの例示的な実装形態の任意の特定の態様に限定されるとは限らないことを理解されたい。
【0011】
特許請求される主題は、詳細に指摘され、本明細書の終わりの部分の中で明瞭に特許請求される。しかしながら、動作の編成および/または方法の両方に関するのみならず、それらの目的、特徴、および/または利点とともに、添付図面と一緒に読めば、以下の発明を実施するための形態への参照によってそのことが最もよく理解され得る。
【図面の簡単な説明】
【0012】
【図1】一実施形態によるコンピューティングデバイスの概略図である。
【図2】一実施形態による、揮発性メモリビットセルおよび不揮発性メモリビットセルを備えるメモリシステムの概略図である。
【図3A】一実施形態による、揮発性メモリビットセルおよび不揮発性メモリビットセルを備えるメモリシステムの概略図である。
【図3B】一実施形態による、揮発性メモリビットセルおよび不揮発性メモリビットセルを備えるメモリシステムの概略図である。
【図4】一実施形態による、揮発性メモリビットセルと不揮発性メモリビットセルとの間で状態をコピーするための動作のタイミングを示す図である。
【図5】一実施形態による、共通のワードライン上で一実施形態に従って揮発性メモリビットセルと不揮発性メモリビットセルとを統合するメモリシステムの概略図である。
【図6】一実施形態による、共通のワードライン上で一実施形態に従って揮発性メモリビットセルと不揮発性メモリビットセルとを統合するメモリシステムの概略図である。
【図7A】一実施形態による、揮発性メモリビットセルと不揮発性メモリビットセルとの間で状態をコピーするための動作のタイミングを示す図である。
【図7B】一実施形態による、揮発性メモリビットセルと不揮発性メモリビットセルとの間で状態をコピーするための動作のタイミングを示す図である。
【図8】一実施形態による、揮発性メモリビットセルと不揮発性メモリビットセルとを統合するメモリシステムの概略図である。
【図9】一実施形態による、揮発性メモリビットセルと不揮発性メモリビットセルとを統合するアドレス指定方式を示す概略図である。
【図10】一実施形態による、不揮発性メモリビットセルのより小型のアレイを揮発性メモリビットセルのより大型のアレイと統合する概略図である。
【図11】一実施形態による、揮発性メモリビットセルのより小型のアレイを不揮発性メモリビットセルのより大型のアレイと統合する概略図である。
【図12】一実施形態による、揮発性メモリビットセルと不揮発性メモリビットセルとのインターリービングを示す概略図である。
【図13A】一実施形態による、揮発性メモリ素子および不揮発性メモリ素子を備えるビットセル回路の概略図である。
【図13B】一実施形態による、揮発性メモリ素子および不揮発性メモリ素子を備えるビットセル回路の概略図である。
【図13C】一実施形態による、揮発性メモリ素子および不揮発性メモリ素子を備えるビットセル回路の概略図である。
【図13D】一実施形態による、揮発性メモリ素子および不揮発性メモリ素子を備えるビットセル回路の概略図である。
【図13E】一実施形態による、揮発性メモリ素子および不揮発性メモリ素子を備えるビットセル回路の概略図である。
【図14A】一実施形態による、CESデバイスに対する電流密度対電圧のグラフである。
【図14B】一実施形態による、CESデバイスに対する等価回路の概略図である。
【図15】一実施形態による、揮発性メモリビットセルと不揮発性メモリビットセルとを統合する3次元集積回路構造の概略図である。
【発明を実施するための形態】
【0013】
以下の発明を実施するための形態において、本明細書の一部を形成する添付図面への参照が行われ、同様の数字は、同一、類似、かつ/または相似である同様の部分を、全体にわたって指定することがある。例示の簡単および/または明快などのために、図が必ずしも一定の縮尺で描かれているとは限らないことが諒解されよう。たとえば、いくつかの態様の寸法は、他と比較して誇張されることがある。さらに、他の実施形態が利用され得ることを理解されたい。さらに、特許請求される主題から逸脱することなく構造的なかつ/または他の変更が加えられてよい。「特許請求される主題」への、本明細書全体にわたる参照は、1つまたは複数の請求項によって包含されることが意図される主題、またはその任意の部分を参照し、全面的な請求項セット、請求項セットの特定の組合せ(たとえば、方法クレーム、装置クレームなど)、または特定の請求項を参照することが、必ずしも意図されるとは限らない。たとえば、上に(up)、下に(down)、上部(top)、下部(bottom)などの、方向および/または参照が、図面の説明を容易にするために使用されてよく、特許請求される主題の適用を制限するものではないことにも留意されたい。したがって、以下の発明を実施するための形態は、特許請求される主題および/または均等物を限定するものとして解釈されるべきではない。
【0014】
1つの実装形態(one implementation)、一実装形態(an implementation)、1つの実施形態(one embodiment)、一実施形態(an embodiment)などへの、本明細書全体にわたる参照は、特定の実装形態および/または実施形態に関して説明する特定の特徴、構造、特性などが、特許請求される主題の少なくとも1つの実装形態および/または実施形態の中に含まれることを意味する。したがって、たとえば、本明細書全体にわたる様々な場所における、そのような句の出現は、同じ実装形態および/もしくは実施形態またはいずれか1つの特定の実装形態および/もしくは実施形態を、必ずしも参照することを意図するとは限らない。さらに、説明する特定の特徴、構造、特性などが、1つまたは複数の実装形態および/または実施形態において、様々な方法で組み合わせられることが可能であり、したがって、所期の請求項範囲内にあることを理解されたい。一般に、当然、特許出願の明細書に対してこれまでのように、これらおよび他の発行物は、使用の特定のコンテキストにおいて、変わる可能性を有する。言い換えれば、本開示全体にわたって、説明および/または使用の特定のコンテキストは、引き出されるべき相応の推論に関して助けになる案内を与えるが、同様に「このコンテキストでは」は、さらなる条件を伴わない場合、一般に本開示のコンテキストを指す。
【0015】
一実施形態によれば、コンピューティングデバイスまたはコンピューティングプラットフォームは、コンピューティング動作を実行するために揮発性メモリシステムおよび不揮発性メモリシステムを内蔵することがある。1つの実施形態では、メモリデバイスは、揮発性メモリデバイスに電力が印加される間は特定のメモリ状態を保持し得るが電力が除去される場合は特定のメモリ状態を失うことがある、「揮発性」メモリデバイスを備えてよい。別の実施形態では、メモリデバイスは、メモリデバイスから電力が除去された後でさえ特定のメモリ状態を保持し得る、「不揮発性」メモリを備えてよい。
【0016】
揮発性メモリシステムまたは不揮発性メモリシステムは、「ビットセル」などのメモリ状態として値、シンボル、パラメータ、および/または条件を表すために、メモリ状態を保持し得る。このコンテキストでは、本明細書で言及する「ビットセル」または「ビットセル回路」は、状態として値、シンボル、またはパラメータを表すことができる回路または回路の部分を備える。たとえば、ビットセルは、メモリデバイスのメモリ状態として値、シンボル、またはパラメータを表すことができる1つまたは複数のメモリデバイスを備えてよい。特定の実装形態では、揮発性メモリデバイスは、揮発性メモリビットセルから電力が除去された後、検出可能なメモリ状態を失うことがある、「揮発性メモリ」ビットセルから構成され得る。同様に、不揮発性メモリデバイスは、不揮発性メモリビットセルから電力が除去された後、検出可能なメモリ状態を保持できる、「不揮発性メモリ」ビットセルから構成され得る。
【0017】
一実施形態によれば、コンピューティングデバイスまたはコンピューティングプラットフォームは、不揮発性メモリデバイスと揮発性メモリデバイスの両方を含んでよい。特定の実装形態では、そのようなコンピューティングデバイスまたはコンピューティングプラットフォームは、揮発性メモリデバイスから読み取られた、メモリ状態または記憶された値を、不揮発性メモリにコピーまたは転送し得る。同様に、そのようなコンピューティングプラットフォームまたはコンピューティングデバイスは、不揮発性メモリから読み取られたメモリ状態を、揮発性メモリデバイスにコピーし得る。揮発性メモリデバイスと不揮発性メモリデバイスとの間でメモリ状態をコピーすることまたは記憶された値を転送することは、コンピューティングプラットフォームまたはコンピューティングデバイスの性能に影響を及ぼすレイテンシおよび電力消費を伴うことがある。追加として、揮発性メモリデバイスと不揮発性メモリデバイスとの間でメモリ状態をコピーすることまたは記憶された値を転送することは、物理デバイス間で値を転送するために使用されるメモリバスリソースに影響を及ぼすことがある。本明細書で説明する特定の実装形態は、揮発性メモリデバイスと不揮発性メモリデバイスとの間でメモリ状態をコピーすることに関して電力消費およびレイテンシを低減するための、揮発性メモリビットセルと不揮発性メモリビットセルとの結合を対象とする。
【0018】
図1は、一実施形態によるコンピューティングデバイス100の概略図である。プロセッサ/コントローラ104は、たとえば、メモリ108のアドレス指定可能部分の中に値を記憶すること、またはそこから値を読み取ることを含む、様々なタスクを実行するためのプロセスまたはプロシージャを(たとえば、コンピュータ可読命令の制御下で)実行し得る。特定の実装形態では、プロセッサ/コントローラ104は、既定のインターフェースに従ってバス102を通じてメモリコントローラ106と通信し得る。プロセッサ/コントローラ104は、メモリ108のアドレス指定可能部分に値を書き込むか、またはそこから値を読み取るために、(たとえば、物理メモリアドレスを指定する)コマンドをメモリコントローラ106に提供し得る。
【0019】
メモリアレイ108は、たとえば、本明細書で説明するように揮発性メモリビットセル素子および不揮発性メモリビットセル素子を備えるメモリアレイを含む、1つまたは複数の揮発性メモリデバイスまたは不揮発性メモリデバイスを備えてよい。プロセッサ/コントローラ104、メモリコントローラ106、およびメモリ108は、別々の構成要素として形成されてよく、または図示しない他の構成要素(たとえば、センサー、ユーザインターフェース、I/Oデバイス)とともにシステムオンチップ(SoC:system-on-a-chip)の中に一緒に統合されてもよい。さらに、プロセッサ/コントローラ104、メモリコントローラ106、およびメモリアレイ108は、たとえば、本明細書で説明する相関電子材料(CEM:correlated electron material)プロセス、相補型金属酸化物半導体(CMOS:complementary metal oxide semiconductor)プロセス、または、たとえば、不揮発性メモリビットセルもしくは揮発性メモリビットセルを形成するために使用される他のプロセスを含む、いくつかの異なるプロセス技術のうちのいずれか1つから形成され得る。
【0020】
一実施形態によれば、メモリ108は、揮発性メモリビットセルを備える揮発性メモリデバイス、および不揮発性メモリビットセルを備える不揮発性メモリデバイスを備えてよい。そのような揮発性メモリビットセルは、ほんの数例を挙げると、SRAMビットセル、DRAMビットセルなどの、揮発性メモリビットセルを形成するためのいくつかの回路構造のうちのいずれか1つに従って形成されたビットセルを備えてよい。そのような不揮発性メモリビットセルは、ほんの数例を挙げると、フラッシュメモリビットセル、相関電子メモリビットセル、相変化メモリ(PCM)ビットセル、磁気メモリビットセルなどの、いくつかの不揮発性メモリビットセルのうちのいずれか1つに従って形成されてよい。特定の実装形態において以下で説明するように、メモリ108の中に形成される不揮発性メモリビットセルおよび揮発性メモリビットセルは、いくつかの異なる技法のうちのいずれか1つを使用して、不揮発性メモリビットセルと揮発性メモリビットセルとの間でのメモリ状態のコピーを可能にするように統合され得る。
【0021】
図2は、たとえば、メモリ108内の、揮発性メモリビットセルと不揮発性メモリビットセルとの間またはそれらの中で状態をコピーするかまたは記憶された値を転送するプロセスを示す概略図である。図3Aは、揮発性メモリビットセル302と不揮発性メモリビットセル304との間に結合されたメモリバス(たとえば、ビット長が固定されたメモリバス)を介して、揮発性メモリビットセル302と不揮発性メモリビットセル304との間またはそれらの中で、メモリ状態がコピーされ得るかまたは記憶された値が転送され得る、特定の実装形態の概略図である。揮発性メモリビットセル302および不揮発性メモリビットセル304に加えて、集積回路デバイス300は、共有データバス構造330および外部データポート332を備えてよい。一実施形態によれば、共有データバス構造330は、揮発性メモリビットセル302と不揮発性メモリビットセル304との間またはそれらの中での記憶された値のコピーまたは転送を容易にし得る。共有データバス構造330はまた、外部データポート332と揮発性メモリビットセル302または不揮発性メモリビットセル304のいずれかとの間での記憶されたデータ値の転送を容易にし得る。
【0022】
一実施形態によれば、揮発性メモリビットセル302および不揮発性メモリビットセル304は、単一の集積回路デバイス300の中に形成されてよく、ここで、揮発性メモリビットセル302は、1つまたは複数の揮発性メモリアレイの中に形成されてよく、不揮発性メモリビットセル304は、1つまたは複数の不揮発性メモリビットセルの中に形成されてよい。
【0023】
集積回路デバイス300は、たとえば、信号ピンVM sel(揮発性メモリ選択)、VM addr(揮発性メモリアドレス)、VM R/W(揮発性メモリ読取り/書込み)、VM cntl(揮発性メモリ制御)、およびVM clk(揮発性メモリクロック)などの、複数の外部信号ピンを備えてよい。同様に、集積回路デバイス300は、たとえば、信号ピンNVM sel(不揮発性メモリ選択)、NVM addr(不揮発性メモリアドレス)、NVM R/W(不揮発性メモリ読取り/書込み)、NVM cntl(不揮発性メモリ制御)、およびNVM clk(不揮発性メモリクロック)などの、複数の外部信号ピンを備えてよい。集積回路デバイス300は、外部デバイス(図示せず)と揮発性メモリビットセル302または不揮発性メモリビットセル304のいずれかとの間でデータを転送するように構成可能な単一のデータポートを少なくとも部分的に形成するために、シグナリングピン322および324をさらに備えてよい。加えて、集積回路デバイス300は、特に、共有クロック信号clk、共有アドレス信号addrなどの、共有制御信号を備えてよい。特定の例では、共有クロック信号clkは、揮発性メモリビットセル302もしくは不揮発性メモリビットセルのいずれかまたはその両方に適用される(たとえば、読取り動作および/または書込み動作に対する)メモリサイクルを制御し得る。また、共有アドレス信号addrは、揮発性メモリビットセル302もしくは不揮発性メモリビットセルのいずれかまたはその両方の中に形成されたビットセルにアクセスするために使用され得る。
【0024】
特定の実装形態では、揮発性メモリビットセル302、不揮発性メモリビットセル304、および共有バス構造330を含む集積回路デバイス300は、(たとえば、レジスタとそのようなデジタル信号に対して実行される動作との間またはその中でのデジタル信号のフローの観点から)同期デジタル回路を規定する単一のレジスタ転送レベル(RTL:register transfer level)境界内に、デジタル回路設計に従って形成されてよい。特定の実装形態では、単一のRTL境界内でのデジタル回路設計は、たとえば、回路の高レベル表現に基づくVerilogまたはVHDLなどのハードウェア記述言語(HDL:hardware description language)に従って規定され得る。
【0025】
集積回路300は、書込み動作において、揮発性メモリビットセル302にデータ信号を転送し、読取り動作において、揮発性ビットセル302から取得された、記憶された値を転送するように構成可能な、少なくとも1つの揮発性メモリデータバス326をさらに備える。同様に、集積回路300は、書込み動作において、記憶された値を不揮発性ビットセル304に転送し、読取り動作において、不揮発性ビットセル304から取得されたデータを転送するように構成可能な、少なくとも1つの不揮発性メモリデータバス328をさらに備える。図3Bは、共有データバス構造330および外部データポート332の特定の実装形態を含む、図3Aに示す集積回路デバイス300の特定の実装形態の概略図である。ここで、マルチプレクサ308および310に提供される信号306に対する値は、状態が揮発性メモリセル302から不揮発性メモリセル304にコピーされることになるのか、それとも不揮発性メモリセル304から揮発性メモリビットセル302にコピーされることになるのかを示してよい。
【0026】
このコンテキストでは、本明細書で言及する「読取り動作」とは、1つまたは複数のビットセルのメモリ状態を検出するために回路によって実施される動作を意味する。さらにこのコンテキストでは、本明細書で言及する「書込み動作」とは、1つまたは複数のビットセルを特定のメモリ状態に置くために回路によって実施される動作を意味する。たとえば、書込み動作は、ビットセルを特定のメモリ状態(たとえば、後続の読取り動作において検出可能なメモリ状態)に置くためにビットセルの1つまたは複数の部分に印加され得る、特定の特性(たとえば、電圧および/または電流)を有する「プログラミング信号」の生成を備えてよい。
【0027】
1つの実施形態では、1つまたは複数の揮発性メモリビットセル302のメモリ状態または記憶された値は、1つまたは複数の不揮発性メモリビットセル304にコピーまたは転送され得る。このコンテキストでは、1つまたは複数の第1のメモリビットセルの中に記憶された値を、記憶された値とメモリ状態との間の特定のマッピングに従って記憶するかまたは表すように、1つまたは複数の第2のメモリビットセルを特定のメモリ状態に置くことによって、1つまたは複数の第1のメモリビットセルの中に記憶された値が、1つまたは複数の第2のメモリビットセルに「転送」され得る。図3の特定の実施形態では、1つまたは複数の揮発性メモリビットセル302から1つまたは複数の不揮発性メモリビットセル304への、記憶された値の転送は、1つまたは複数の揮発性メモリビットセル302のメモリ状態を検出するために1つまたは複数の揮発性メモリビットセル302に適用される1つまたは複数の読取り動作と、それに後続し1つまたは複数の不揮発性メモリビットセル304に適用される1つまたは複数の書込み動作とを備えてよい。同様に、1つまたは複数の不揮発性メモリビットセル304から1つまたは複数の揮発性メモリビットセル302への、記憶された値の転送は、1つまたは複数の不揮発性メモリビットセル304のメモリ状態を検出するために1つまたは複数の不揮発性メモリビットセル304に適用される1つまたは複数の読取り動作と、それに後続し1つまたは複数の揮発性メモリビットセル302に適用される1つまたは複数の書込み動作とを備えてよい。
【0028】
図3Bの特定の実装形態に示すように、外部データポート332は、外部信号ピン322および324を備えてよい。1つの実施形態では、揮発性メモリデータバス326は、マルチプレクサ308の第1の状態に従って書込み動作において、外部信号ピン322において受信されたデータを揮発性メモリビットセル302に転送するように構成可能であってよい。また、少なくとも1つの揮発性メモリデータバス326は、マルチプレクサ312の第1の状態に従って、読取り動作において揮発性メモリビットセル302から取り出されたデータを外部信号ピン324に転送するためのシグナリングのために構成可能であってよい。同様に別の実施形態では、少なくとも1つの不揮発性メモリデータバス328は、マルチプレクサ310の第1の状態に従って書込み動作において、外部信号ピン322において受信されたデータを不揮発性メモリビットセル304に転送するように構成可能である。また、少なくとも1つの不揮発性メモリデータバス328は、マルチプレクサ312の第2の状態に従って、読取り動作において不揮発性メモリビットセル304から取り出されたデータを外部信号ピン324に転送するように構成可能であってよい。したがって、マルチプレクサ308、310、および312の状態を設定することによって、集積回路デバイス300は、外部デバイスと揮発性メモリビットセル302または不揮発性メモリビットセル304のいずれかとの間でデータを転送するように、外部信号ピン322および324によって形成される外部データポート332を構成し得る。
【0029】
別の実施形態では、少なくとも1つの揮発性メモリデータバス326および少なくとも1つの不揮発性メモリデータバス328は、外部信号ピン322および324によって形成されるデータポートから独立して、記憶された値を揮発性メモリビットセル302と不揮発性メモリビットセル304との間で転送するように構成され得る。1つの特定の実装形態では、揮発性メモリビットセル302、不揮発性メモリビットセル304、少なくとも1つの揮発性メモリデータバス326、および少なくとも1つの不揮発性メモリデータバス328は、集積回路300の外部信号ピン(たとえば、VM R/W、VM addr、VM sel、NVM R/W、NVM addr、NVM selなど)への(たとえば、電圧レベル、電流レベル、信号タイミングなどによって影響を受ける信号条件を含む)信号条件の組合せの適用によって、外部信号ピン322および324によって形成されるデータポートから独立して、記憶された値を揮発性メモリビットセル302と不揮発性メモリビットセルとの間で転送するように構成され得る。集積回路300の外部信号ピンへのそのような電圧の印加は、たとえば、マルチプレクサ308を、読取り動作において不揮発性メモリビットセル304から転送された記憶された値を少なくとも1つの揮発性メモリデータバス326が受信することを可能にする、第2の状態に置き得る。ここで、読取り動作において不揮発性メモリビットセル304から転送され受信された、記憶された値は、後続の書込み動作において揮発性メモリビットセル302の中に記憶され得る。同様に、集積回路300の外部信号ピンへの電圧の組合せの印加は、マルチプレクサ310を、読取り動作において揮発性メモリビットセル302から転送されたデータを少なくとも1つの揮発性メモリデータバス326が受信することを可能にする、第2の状態に設定し得る。ここで、読取り動作において揮発性メモリビットセル302から転送され受信された、記憶された値は、後続の書込み動作において不揮発性メモリビットセル304の中に記憶され得る。
【0030】
1つの実装形態では、揮発性メモリデータバス326および不揮発性メモリデータバス328は、メモリサイクルにおいて同じ数量のデータ、すなわち取り出される記憶された値を転送するために、同じバス幅(たとえば、バイトまたはワード)を有してよい。たとえば、バス314および316は、同じ個数の導体を備えてよく、各導体は、単一のビットまたはシンボルを表す信号を伝送することができる。代替実装形態では、揮発性メモリデータバス326および不揮発性メモリデータバス328は、異なるバス幅を有してよい。たとえば、揮発性メモリデータバス326は、不揮発性メモリデータバス328のバス幅の整数倍であるバス幅を有してよい。この例では、マルチプレクサ310は、複数のメモリサイクルにわたる書込み動作において不揮発性メモリビットセル304の中に記憶するために、揮発性メモリビットセル302から転送されたデータを単一のメモリサイクルの中に区分し得る。同様に、不揮発性メモリデータバス328が、揮発性メモリデータバス326よりも整数倍大きいバス幅を有する場合、マルチプレクサ308は、複数のメモリサイクルにわたる書込み動作において揮発性メモリビットセル302の中に記憶するために、不揮発性メモリビットセル304から転送されたデータを単一のメモリサイクルの中に区分し得る。
【0031】
図4は、揮発性メモリビットセル(たとえば、揮発性メモリビットセル302)から不揮発性メモリビットセル(たとえば、不揮発性メモリビットセル304)に状態をコピーするための動作のタイミングを示す。図4に示す動作の特定のタイミングがタイミングの一例にすぎないこと、および特許請求される主題から逸脱することなくタイミングの他の変形形態が採用され得ることを理解されたい。たとえば、特定の変形形態は、アクティブローのワードラインおよび/またはpre信号、真のプリチャージ対ポストチャージ(true-precharge versus post-charge)方式などを対象としてよい。一実装形態では、揮発性メモリビットセルおよび不揮発性メモリビットセルは、ビットセル回路構成を1つまたは複数のビットラインに結合するための、ワードライン上の電圧信号の印加に応答して、書込み動作のためにアクセスされ得る。センス増幅器(図示せず)は、ワードライン信号がアクティブに進むまで同等化モードに保持され得る。たとえば、そのようなセンス増幅器は、ビットライン上のいくつかの信号レベルに到達するまでアクティブにならなくてよい。また、ワードラインのアクティブ化の前に書込みドライバ回路(図示せず)が有効にされ得る。
【0032】
第1のクロックサイクルの中で、1つまたは複数の揮発性メモリビットセル(たとえば、1つまたは複数の揮発性メモリビットセル302)に結合されたワードライン上の電圧は、1つまたは複数のVMビットセルに適用される読取り動作を可能にするように引き上げられてよい。信号VM WLアクティブハイは、関連する信号がハイである場合、関連する揮発性メモリビットセルのアクセスが有効にされていることを示してよく、信号NVM WLアクティブハイは、関連する信号がハイである場合、関連する不揮発性メモリビットセルのアクセスが有効にされていることを示してよい。より低い状態における信号VM Preアクティブローは、(たとえば、信号VM WLアクティブハイが引き上げられる前の)揮発性メモリビットセルへの、ビットラインに対するプリチャージングを示してよい。同様に、より低い状態における信号NVM Preアクティブローは、(たとえば、信号NVM WLアクティブハイが引き上げられる前の)不揮発性メモリビットセルへの、ビットラインに対するプリチャージングを示してよい。図示のように、「Pre1」の立上りエッジは、ワードライン上の電圧信号の立上りエッジに先行してよい。読取り動作において検出されるメモリ状態または記憶された値は、次いで、不揮発性メモリビットセル304の中の1つまたは複数のビットセルへの書込み動作において、1つまたは複数のビットセルにコピーまたは転送され得る。図示のようなパイプライン式に、後続のクロックサイクルにおいて類似の読取り動作および書込み動作が行われてよい。したがって、揮発性メモリビットセル(たとえば、揮発性メモリビットセル302)から不揮発性メモリビットセル(たとえば、不揮発性メモリビットセル304)への状態の転送がレイテンシを伴う場合があることがわかる。
【0033】
図3Aおよび図3Bに示す集積回路デバイス300の態様は、以下で説明するような図5、図6、図8、および図12に示す特徴を使用して実施され得る。図5は、揮発性メモリビットセルのアレイ504および不揮発性メモリビットセルのアレイ506を備えるメモリ108などのメモリの概略図である。読取り動作および書込み動作に対して、不揮発性メモリビットセルのアレイ506の中のビットセルにアクセスするためにワードライン508が使用されてよく、揮発性メモリビットセルのアレイ504の中のビットセルにアクセスするためにワードライン520が使用されてよい。このコンテキストでは、「ワードライン」は、読取り動作または書込み動作においてアクセスされるべき特定のビットセルまたはビットセルのグループを選択するための信号を伝送するための導体を備える。特定の例示的な一実装形態では、読取り動作または書込み動作の間、対応するビットラインまたはビットラインのグループに接続されるべき特定のビットセルまたはビットセルのグループを選択または選択解除するために、ワードライン上の信号の電圧が引き上げられるかまたは引き下げられてよい。しかしながら、このことがワードラインの一例にすぎないこと、および特許請求される主題がこの点について限定されないことを理解されたい。
【0034】
揮発性メモリビットセルのアレイ504の中の揮発性メモリビットセルと不揮発性メモリビットセル506との間でのメモリ状態のコピー(または、対応する記憶された値の転送)を可能にするために、特定のワードライン508が、不揮発性メモリビットセルのアレイ506の中の1つまたは複数のビットセルにアクセスするために使用されてよく、対応するワードライン520が、揮発性メモリビットセルのアレイ504の中の1つまたは複数のビットセルにアクセスするために使用されてよい。
【0035】
1つの実施形態では、デコーダ回路510が、とりわけ、揮発性メモリビットセルのアレイ504の中のビットセルにアクセスするためにワードライン520上で電圧信号をアサートしてよく、かつ不揮発性メモリビットセルのアレイ506の中のビットセルにアクセスするためにワードライン508上で電圧信号をアサートしてよいという点で、デコーダ回路510は「共有デコーダ回路」を備えてよい。代替実施形態では、デコーダ回路510が、揮発性メモリビットセルのアレイ504の中のビットセルにアクセスするためにワードライン520上で電圧信号をアサートしてよく、第2の随意のデコーダ512が、不揮発性メモリビットセルのアレイ506の中のビットセルにアクセスするためにワードライン508上で電圧信号をアサートしてよい。一実施形態によれば、ワードライン520のアサーションは、I/O回路構成516に接続されたビットライン(図示せず)に、揮発性メモリ504の中の対応するビットセルを接続し得る。I/O回路構成516は、読取り動作においてビットラインに接続される揮発性メモリビットセルのメモリ状態を検出するためのセンス増幅器回路(図示せず)を備えてよい。I/O回路構成516はまた、書込み動作においてビットラインに接続される揮発性メモリビットセルのメモリ状態に作用すべきプログラミング信号を生成するために、書込みドライバ回路(図示せず)を備えてよい。同様に、I/O回路構成518は、読取り動作においてビットラインに接続される不揮発性メモリビットセルのメモリ状態を検出するためのセンス増幅器回路(図示せず)を備えてよい。I/O回路構成518はまた、書込み動作においてビットラインに接続される不揮発性メモリビットセルのメモリ状態に作用すべきプログラミング信号を生成するために、書込みドライバ回路(図示せず)を備えてよい。このコンテキストでは、「ビットライン」は、ビットセル回路のメモリ状態を変える信号を伝送すべき書込み動作の間に、またはビットセル回路のメモリ状態を表す信号を伝送すべき読取り動作の間に、ビットセル回路の少なくとも一部分に接続可能な、導体を備える。一実施形態によれば、I/O回路構成516と518との間に結合されたバス550は、1つまたは複数の揮発性メモリビットセル504と不揮発性メモリビットセル506との間でのメモリ状態のコピ
ー(または、対応する記憶された値の転送)を容易にし得る。たとえば、バス550は、書込み動作によって作用されることになるターゲットビットセルを識別するアドレス部分、および書込み動作においてターゲットビットセルに書き込まれることになる、読取り動作において取得されるメモリ状態を示す、1つまたは複数の信号を伝送するための(たとえば、あるデータバス幅を有する)データ部分を備えてよい。
ー(または、対応する記憶された値の転送)を容易にし得る。たとえば、バス550は、書込み動作によって作用されることになるターゲットビットセルを識別するアドレス部分、および書込み動作においてターゲットビットセルに書き込まれることになる、読取り動作において取得されるメモリ状態を示す、1つまたは複数の信号を伝送するための(たとえば、あるデータバス幅を有する)データ部分を備えてよい。
【0036】
特定の実装形態では、(たとえば、I/O回路構成516において)揮発性メモリビットセルのアレイ504の中のビットセルにアクセスするためのデータバス幅およびワードアドレス幅は、(たとえば、I/O回路構成518において)不揮発性メモリビットセルのアレイ506の中のビットセルにアクセスするためのデータバス幅およびワードアドレス幅と同じであってよい。しかしながら、対応するワードライン520および508は、揮発性メモリビットセルのアレイ504および不揮発性メモリビットセルのアレイ506の中のビットセルの部分の間に形成されたバッファ514を通じて接続され得る。一実装形態では、上記で説明したような共有デコーダ回路としてデコーダ回路510が動作することを可能にするために、バッファ514は、対応するワードライン520上でデコーダ510によって生成された電圧信号を、不揮発性メモリアレイ506の中のビットセルにアクセスするためのワードライン508に印加されるように再整形し得る。ここで、たとえば、バッファ514を通じてワードライン508に結合されたワードライン520への、デコーダ510によるアクセス信号の印加に応答して、アクセス信号がワードライン508に印加され得る。代替実装形態では、デコーダ510が、揮発性メモリビットセルのアレイ504の中のビットセルにアクセスするためにワードライン520上で信号を生成しながら、随意のデコーダ512が、不揮発性メモリビットセルのアレイ506の中のビットセルにアクセスするためにワードライン508上で信号を生成し得る。バッファ514はまた、揮発性メモリビットセルのアレイ504のビットセルと不揮発性メモリビットセルのアレイ506のビットセルとの間で動作のパイプライン化を実施するために、ラッチ機能を実行し得る。たとえば、揮発性メモリビットセルのアレイ504のビットセルと不揮発性メモリビットセルのアレイ506のビットセルとの間でメモリ状態をコピーするための読取り動作および書込み動作のパイプライン化を可能にするように、バッファ514がワードライン信号に作用し得る。
【0037】
上記で説明したように、1つの実施形態では、揮発性メモリビットセルのアレイ504のビットセルと不揮発性メモリビットセルのアレイ506のビットセルとの間で、メモリ状態がコピーされ得る(または、対応する記憶された値が転送され得る)。特定の実装形態では、特定のワードライン520に結合された揮発性メモリビットセルのアレイ504の中のビットセルの状態は、(バッファ514を通じて特定のワードライン520に結合された)特定のワードライン508に結合された不揮発性メモリビットセルのアレイ506の中のビットセルにコピーされ得るかまたは書き込まれ得る。そのようなトランザクションのタイミングが、一実施形態に従って図7Aに示されてよい。ここで、第1のクロックサイクルの中のクロックパルスの立上りエッジに後続する読取り動作のために、揮発性メモリビットセルのアレイ504の中の選択されたビットセルに印加されるべきワードライン520上で信号R1がアサートされ得る。読取り動作の間、選択されたビットセルにビットラインによって接続されたI/O回路構成516の中の回路構成は、選択されたビットセルのメモリ状態を検出し得る。読取り動作からの、アレイ504の中の選択されたビットセルにおける状態の検出に続いて、次いで、第1のクロックサイクルの中のクロックパルスの立下りエッジにおいて、不揮発性メモリビットセルのアレイ506の中のビットセルに印加されるべきワードライン508上で信号W1がアサートされ得る。ここで、不揮発性メモリビットセルのアレイ506の中のビットセルは、揮発性メモリビットセルのアレイ504の中の選択されたビットセルの検出された状態を、不揮発性メモリビットセルのアレイ506の中のアクセスされるビットセルに書き込むかまたはコピーするための、書込み動作のためにアクセスされ得る。上記で指摘したように、ワードライン508の中のバッファ514は、読取り動作のためにアクセスされるアレイ504の中のワードライン508に結合されたビットセルと、書込み動作のためにアクセスされるアレイ506の中のワードライン508に結合されたビットセルとの間の境界において、ラッチを行ってよい。このことは、アレイ504に結合されたワードライン520上の電圧の立下りエッジを許容してよく、(VMのビットラインを復元する)Pre信号も立ち下がり得る
。他の実装形態では、バッファ514は、関連するワードライン上の電圧を引き上げるかまたは引き下げるためのレベルシフタ回路またはラッチ回路を備えてよい。たとえば、レベルシフタ回路を備えるバッファ514は、(アレイ506の選択された不揮発性メモリビットセルへのアクセスを可能にする)ワードライン508上で第2の異なる電圧を印加することによって、(アレイ504の選択された揮発性メモリビットセルへのアクセスを可能にする)ワードライン520上の第1の電圧に応答し得る。
。他の実装形態では、バッファ514は、関連するワードライン上の電圧を引き上げるかまたは引き下げるためのレベルシフタ回路またはラッチ回路を備えてよい。たとえば、レベルシフタ回路を備えるバッファ514は、(アレイ506の選択された不揮発性メモリビットセルへのアクセスを可能にする)ワードライン508上で第2の異なる電圧を印加することによって、(アレイ504の選択された揮発性メモリビットセルへのアクセスを可能にする)ワードライン520上の第1の電圧に応答し得る。
【0038】
図7Aからわかるように、不揮発性メモリビットセルのアレイ506の中のビットセルのアクセスのためのワードライン信号W1の立上りエッジは、直前のクロックサイクルの中のクロックパルスの立下りエッジにおいて出現し得る。ワードライン電圧信号R1のアサーション中に行われる書込み動作に続いてワードライン信号R1がアサート解除されるかまたはローに戻った後、VM Preアクティブロー信号がローにアサートされ得る。
【0039】
図3Aおよび3Bに関して上記で指摘したように、揮発性メモリバス326および不揮発性メモリバス328は、異なるバス幅を有してよい(たとえば、一方のバス幅が他のバス幅の整数倍である)。同様に、バス550は、不揮発性メモリアレイ506にアクセスするためのバス幅とは異なる、揮発性メモリアレイ504にアクセスするためのバス幅を備えてよい。特定の数値的かつ例示的な実装形態では、不揮発性メモリアレイ506は、バス幅が64ビットでアクセスされてよく、揮発性メモリアレイ504は、バス幅が16ビットでアクセスされてよく、その結果、揮発性メモリアレイ504の4メモリサイクルおよび不揮発性メモリアレイ506の1メモリサイクルにおいて、不揮発性メモリアレイ506と揮発性メモリアレイ504との間で64ビットが転送され得る。このことが1つの特定の数値的な例にすぎないこと、および特許請求される主題から逸脱することなく異なる幅が実施されてよい(たとえば、整数でない幅を伴って、揮発性メモリアレイ504にアクセスするためのバス幅が、不揮発性メモリアレイ506にアクセスするためのバス幅よりも広い)ことを理解されたい。この特定の例では、I/O回路構成516は、不揮発性メモリアレイ506の1つの64ビットワードの間で揮発性メモリアレイ504の4つの16ビットワードの転送を容易にするために、4×1列のマルチプレクサ(図示せず)を備えてよい。同様に、I/O回路構成518の中のポート(図示せず)の中にデータがあってよい。ポートの中のこのデータは、16ビットの幅を有してよく、または64ビットの幅を有してもよい。不揮発性メモリアレイ506の1つのトランザクションおよび揮発性メモリアレイ504の4つのトランザクションにおいて64ビットのそのような転送をサポートするために、ワードライン520上のアクセス信号が4つのトランザクションに対してプリチャージと活性相との間で巡回する間、対応するバッファ514は、ワードライン508上の特定のアクセス信号をアクティブ状態に(たとえば、一定の電圧に)保持またはラッチし得る。
【0040】
不揮発性メモリビットセル506にアクセスするためのバス幅が、揮発性メモリビットセル504にアクセスするためのバス幅の4倍である場合に、揮発性メモリビットセル504と不揮発性メモリビットセル506との間での記憶された値の転送をサポートするために、バッファ514は、選択された不揮発性メモリビットセル506用の復号されたワードライン508上のアクセス信号を保持するためのラッチをさらに備えてよい。たとえば、そのようなアクセス信号は、全面的な不揮発性バス幅を備えるデータが、選択された揮発性メモリビットセル504から読み取られるまで、復号されたワードライン508上で保持され得る。揮発性メモリビットセル504にアクセスするためのバス幅が16ビットであり不揮発性メモリビットセル506にアクセスするためのバス幅が64ビットである上記の例では、同じワードライン520すなわち行において(したがって、デコーダアドレスは変更されなくてよい)、ただし、4ビットの列アドレス幅を横断して、揮発性メモリビットセル504の中に64ビットのデータが記憶され得る。揮発性メモリビットセル504の列アドレスが8から1への符号化方式に従って復号されることになる場合、ワードライン520が選択される間、列マルチプレクサは8つの列のうちの1つを選択し得る。選択されたワードライン520上での、揮発性メモリビットセル504の後続の3回のアクセスにおいて、列アドレスがビット0からビット1に巡回してビット3において終了し得る間、同じ行アドレスがアクセスされてよい。このようにして、揮発性メモリビットセル504のアクセスは、同じ行アドレスを使用しながら4つのアクセスサイクルの中で行われてよい。そのようなアクセスサイクルごとに、バス550を介して16ビットが読み取られてよくまたは書き込まれてよい。行アドレスが同じままであり得る間、(上記で説明したようにラッチを備えてよい)バッファ514は、復号されたワードライン508の値を保持してよく、その結果、選択された不揮発性メモリビットセル506に対して行が選択される。
【0041】
選択された揮発性メモリビットセル504にアクセスするための対応する4つのサイクルに関して、選択された不揮発性メモリビットセル506に書込み動作においてアクセスするための1つの実装形態では、選択された不揮発性メモリビットセル506は、4つの異なるサイクルの中で書込み動作を通じてアクセスされ得る。代替実装形態では、選択された不揮発性メモリビットセル506に適用される書込み動作用のワードライン508を有効にする前に、I/O回路構成516の中の書込みバッファ(図示せず)が全64ビットを蓄積し得る。このワードライン508に対する制御は、特定の実装形態に応じて自己時限式とクロック信号との組合せを備えてよい。したがって、バッファ514の特徴は、揮発性メモリビットセル504にアクセスするためのバス幅と不揮発性メモリビットセル506にアクセスするためのバス幅とが等しくない事例をサポートし得る。
【0042】
図5および図6の特定の実装形態では、揮発性メモリビットセルは、デコーダ回路に隣接するように示され、不揮発性メモリビットセルは、デコーダおよび不揮発性メモリビットセルに隣接する(または、それらが側面に位置する)ように示される。図5および図6の実装形態に対する代替実施形態では、不揮発性メモリビットセルは、デコーダ回路と揮発性メモリビットセルの両方に隣接する(かつ、それらが側面に位置する)ように形成されてよい。ここで、(たとえば、不揮発性メモリビットセルに接続されたワードラインに印加されるアクセス信号を再整形するのではなく)揮発性メモリビットセルに接続されたワードラインに印加されるアクセス信号を再整形するためにも、バッファ回路が使用されてよい。
【0043】
図6は、ワードライン608が、読取り動作および書込み動作に対して揮発性メモリビットセルのアレイ604および不揮発性メモリビットセルのアレイ606の中のビットセルにアクセスするために使用され得る、代替実施形態の概略図である。不揮発性メモリビットセル506および揮発性メモリビットセル504に(たとえば、対応するバッファ514を通じて)アクセスするために単一のワードライン上の電圧がデコーダ510によってアサートされ得る図5の実施形態におけるように、揮発性メモリビットセルのアレイ604および不揮発性メモリビットセルのアレイ606の中のビットセルにアクセスするために、デコーダ610は、単一のワードライン608上で電圧信号をアサートするための「共有デコーダ回路」を備えてよい。また、デコーダ610は、揮発性メモリビットセルのアレイ604および不揮発性メモリビットセルのアレイ606の中のビットセルにアクセスするために、同じワードアドレスバスを採用してよい。I/O回路構成616と618との間に結合されたバス650は、1つまたは複数の揮発性メモリビットセル604と不揮発性メモリビットセル606との間でのメモリ状態のコピー(または、対応する記憶された値の転送)を容易にし得る。たとえば、バス650は、書込み動作によって作用されることになるターゲットビットセルを識別するアドレス部分、および書込み動作においてターゲットビットセルに書き込まれることになる、読取り動作において取得されるメモリ状態を示す、1つまたは複数の信号を伝送するための(たとえば、あるデータバス幅を有する)データ部分を備えてよい。
【0044】
一実装形態では、I/O回路構成616とI/O回路構成618との間でバス650のデータバス幅は同じであってよい。代替として、I/O回路構成616におけるデータバス幅は、I/O回路構成618におけるバス幅の整数倍であってよく、またはI/O回路構成618におけるデータバス幅は、I/O回路構成616におけるバス幅の整数倍であってよい。この説明を簡単にするために、I/O回路構成616およびI/O回路構成618におけるデータバス幅は、同じ(たとえば、同じビット数またはバイト数)であるものと推定される。しかしながら、特許請求される主題から逸脱することなく、I/O回路構成616およびI/O回路構成618におけるデータバス幅が異なってよいことを理解されたい。たとえば、I/O回路構成616が、I/O回路構成618のデータバス幅の整数倍であるデータバス幅を有する場合、I/O回路構成616とI/O回路構成618との間での値の転送は、I/O回路構成616に対する単一のアクセスサイクル、およびI/O回路構成618に対する整数倍のアクセスサイクルを必要とし得る。しかしながら、他の実装形態では、読取りマスクまたは書込みマスクの使用により、必ずしもI/O回路構成618のバス幅の整数倍であるとは限らない、I/O回路構成616のバス幅が可能になり得る。
【0045】
図6の特定の実施形態では、揮発性メモリビットセルのアレイ604の中のビットセル、および不揮発性メモリビットセルのアレイ606の中のビットセルは、単一のワードライン608のアサーションによって同時にアクセスされ得る。言い換えれば、バッファ(たとえば、バッファ514)が、アレイ604の中のビットセルにアクセスするための第1のビットラインとアレイ606の中のビットセルにアクセスするための第2のビットラインとを接続することなく、アレイ604と606の両方の中の対応するビットセルにアクセスするために単一のワードライン608が使用されてよい。揮発性メモリビットセルのアレイ604および不揮発性メモリビットセルのアレイ606の中のビットセルにアクセスするために同一ワードライン復号方式を採用して、図6の実施形態により、アレイ604の中のビットセルとアレイ606の中のビットセルとの間のより密な結合が可能になり得る。特定の実装形態では、図5または図6の実施形態により、(たとえば、アレイ504または604の)不揮発性メモリビットセルと(たとえば、アレイ506または606の)揮発性メモリビットセルとの間でメモリ状態をコピーするためのレイテンシを潜在的に短くすることになる、読取り-修正-書込み実装形態が可能になり得る。
【0046】
いくつかの実装形態では、不揮発性メモリビットセルと揮発性メモリビットセルとの間で、ある数量の複数のメモリ状態または記憶された値(たとえば、バイトまたはワードなどの「パケット」)をコピーまたは転送することは、最低限の2メモリサイクル(たとえば、2メモリクロックサイクル)を必要とし得る。たとえば、メモリ状態を検出するための、第1のメモリの一部分に対する読取り動作は、第1のメモリサイクルを消費することがあり、検出されたメモリ状態を第2のメモリの一部分に書き込むための後続の動作は、第2のメモリサイクルを消費することがある。読み取るべき第1のメモリおよび書き込むべき第2のメモリにアクセスすることは、ビットライン電圧を復元するための追加の時間を必要とし得る。
【0047】
図6に示すように共有ワードライン608を用いると、共有ワードライン608上で電圧信号をアサートして、第1のアレイの中のメモリ状態を検出するための読取り動作を実行し、次いで、検出されたメモリ状態を第2のアレイに書き込むための動作を実行しながら電圧信号を継続的に保持することが可能であり得る。ここで、揮発性メモリビットセルのアレイ604の中のビットセルおよび不揮発性メモリビットセルのアレイ606の中のビットセルにアクセスするために共有ワードライン608がアサートされる間、I/O回路構成616およびI/O回路構成618は、同じメモリサイクル内で読取り動作および書込み動作を実行し得る。揮発性メモリビットセルのアレイ604の中の選択されたビットセルから不揮発性メモリビットセルのアレイ606の中の選択されたビットセルにメモリ状態をコピーする場合、同じメモリクロックサイクルの中で、I/O回路構成616のセンス増幅器は、揮発性メモリビットセルのアレイ604の中の選択されたビットセルのメモリ状態を検出し得、I/O回路構成618の書込みドライバ回路は、検出されたメモリ状態を書き込むために、不揮発性メモリビットセルのアレイ606の選択されたビットセルにプログラミング信号を印加し得る。同様に、不揮発性メモリビットセルのアレイ606の中の選択されたビットセルから揮発性メモリビットセルのアレイ604の中の選択されたビットセルにメモリ状態または記憶された値をコピーまたは転送する場合、同じメモリクロックサイクルの中でバス650上で、I/O回路構成618のセンス増幅器は、不揮発性メモリビットセルのアレイ606の中の選択されたビットセルのメモリ状態を検出し得、I/O回路構成616の書込みドライバ回路は、検出されたメモリ状態に対応する値を書き込むために、揮発性メモリビットセルのアレイ604の選択されたビットセルにプログラミング信号を印加し得る。
【0048】
一実施形態によれば、揮発性メモリビットセルのアレイ604の中のビットセルをI/O回路構成616に接続するとともに不揮発性メモリビットセルのアレイ606の中のビットセルをI/O回路構成618に接続するビットラインの電圧は、読取り動作または書込み動作に続いて復元され得る。上記で指摘したように、一実装形態では、揮発性メモリビットセル604と不揮発性メモリビットセルとの間でメモリ状態をコピーするための読取り動作および書込み動作は、単一のクロックサイクルの中で行われてよい。したがって、この特定の2部アクセスプロシージャ(選択されたビットセルのメモリ状態を検出するための読取り動作、および選択されたビットセルを検出されたメモリ状態に置くための書込み動作)は、単一のメモリアクセスサイクルの中で実行されてよい。したがって、作用されるビットセルとI/O回路構成616および618とを接続するビットライン上の電圧は、読取り動作および書込み動作を実行するための単一のクロックサイクルに後続する単一の期間の中で復元され得る。特定の例を示す図7Bのタイミング図では、第1のメモリのメモリ状態を検出するための読取り動作、およびそれに後続する、検出されたメモリ状態を第2のメモリに書き込むための動作は、(たとえば、アレイ604のビットセルの中のメモリ状態を検出するための読取り動作に対する持続時間、および検出されたメモリ状態をアレイ606の中のビットセルに書き込むための後続の動作に対する持続時間が、ほぼ同じであることを想定すると)アレイ604の中の不揮発性メモリビットセルにアクセスするためのメモリサイクルの1.5倍であるサイクル時間の中で行われてよい。ここで、図7Bは、不揮発性メモリビットセルおよび揮発性メモリビットセルに接続されたワードライン上の電圧信号が、第1のクロックパルスの立上りエッジに続いて引き上げられ、次のクロックパルスの立上りエッジに続いて引き下げられることを示す。ワードライン上の電圧信号が引き上げられている間、読取り動作R1は、揮発性メモリビットセルのメモリ状態を検出し、後続の書込み動作W1は、検出された状態に対応する値を不揮発性メモリビットセルに書き込んでよい。読取り動作R1および書込み動作W1に対するビットライン電圧は、次いで、ワードライン上の電圧信号の引き下げに続いて単一のメモリアク
セスサイクルの中で復元され得る。他の実施形態では、不揮発性メモリアレイの中のビットセルにアクセスするための持続時間は、揮発性メモリアレイの中のビットセルにアクセスするための持続時間よりも長くてよい。したがって、図7Aの特定の実装形態は、より小さい面積に対するより遅いサイクル時間と電力との間のトレードオフを反映し得る。
セスサイクルの中で復元され得る。他の実施形態では、不揮発性メモリアレイの中のビットセルにアクセスするための持続時間は、揮発性メモリアレイの中のビットセルにアクセスするための持続時間よりも長くてよい。したがって、図7Aの特定の実装形態は、より小さい面積に対するより遅いサイクル時間と電力との間のトレードオフを反映し得る。
【0049】
図6の特定の実装形態は、デコーダ610および不揮発性メモリビットセル606が揮発性メモリビットセル604の側面に位置して、揮発性メモリビットセル604がデコーダ610と不揮発性メモリビットセル606との間にあるように構成されることを示す。代替実装形態では、デコーダ610の側面に位置する揮発性メモリビットセル604の2つの物理的に別々の部分と、揮発性メモリビットセル604の物理的に別々の部分の側面に位置する不揮発性メモリビットセル606の2つの物理的に別々の部分との間に、デコーダ610が「バタフライ構成」をなして配置されるように構成されてよい。ここで、デコーダ回路610は、揮発性メモリビットセル604の別々の部分のいずれかの中の選択されたビットセルに接続されたワードラインに、アクセス信号を直接印加し得る。また、揮発性メモリビットセル604の特定の別々の部分に接続されたワードラインに印加されるアクセス信号は、不揮発性メモリビットセル606の特定の部分の中のビットセルにアクセスし得る。
【0050】
別の代替実装形態(やはり図示せず)では、揮発性メモリビットセル604、不揮発性メモリビットセル606、デコーダ610、I/O回路構成616、およびI/O回路構成618は、「4象限」バタフライ構成をなすようにさらに構成されてよい。ここで、上述のバタフライ構成では、揮発性メモリビットセル604の物理的に別々の各部分は、I/O回路構成616の一部分が揮発性メモリビットセル604の物理的に別々の部分のうちの2つの部分の間に形成され得るような、2つの追加の部分にさらに区分または分岐されてよい。同様に、不揮発性メモリビットセル606の物理的に別々の各部分は、I/O回路構成618の一部分が不揮発性メモリビットセル606の物理的に別々の部分のうちの2つの部分の間に形成され得るような、2つの追加の部分にさらに区分または分岐されてよい。
【0051】
また別の代替実装形態(やはり図示せず)では、デコーダ610は、揮発性メモリビットセル604および不揮発性メモリビットセル606が「非対称バタフライ構成」をなしてデコーダ610の側面に位置するように、揮発性メモリビットセル604と不揮発性メモリビットセル606との間にあるように構成されてよい。ここで、デコーダ回路610は、揮発性メモリアクセスビットセル604の中の選択されたビットセル、または選択された不揮発性メモリビットセル606に接続された、ワードラインに信号を直接印加し得る。
【0052】
図8は、一実施形態による、揮発性メモリビットセルと不揮発性メモリビットセルとを統合するメモリシステムの概略図である。ここで、揮発性メモリビットスライス804は、不揮発性メモリビットスライス806の不揮発性メモリビットセルとともにインターリーブされた、1つまたは複数の揮発性メモリビットセルを備えてよい。一実装形態では、図5、図6、図7A、および図7Bに関して上記で説明したように、揮発性メモリビットスライス804の対応する揮発性メモリビットセル、および不揮発性メモリビットスライス806の隣接するかまたは局所的な不揮発性メモリビットセルは、単一の電圧がワードライン上でアサートされることに応答してアクセスされ得る。たとえば、揮発性メモリビットスライス804のもう1つのビットセルの中のメモリ状態または記憶された値は、揮発性メモリビットセルのアレイ804のうちの1つまたは複数のビットセルのメモリ状態を検出するためにI/O回路構成816において実行される読取り動作、および1つまたは複数の検出されたメモリ状態に対応する値を書き込むためにI/O回路構成818によって実行される書込み動作に基づいて、不揮発性メモリビットスライス806の1つまたは複数のビットセルにコピーまたは転送され得る。
【0053】
いくつかの実装形態では、(たとえば、図5および図6に関して上記で説明したように)記憶された値を揮発性メモリビットセルと不揮発性メモリビットセルとの間で転送することは、メモリバス要件を大きくすることまたは圧迫することがある。一方、図8の特定の実装形態により、揮発性メモリビットセルの均等なアレイ(たとえば、揮発性メモリアレイ504または604)と不揮発性メモリビットセルの均等なアレイ(たとえば、不揮発性メモリアレイ506または606)との間に結合されたメモリバスにアクセスすることなく、隣接して形成された揮発性メモリビットセルと不揮発性メモリビットセルとの間での記憶された値の転送が可能になり得る。図8に示すように、記憶された値は、揮発性メモリビットセルのビットスライス804の1つまたは複数のビットセルと不揮発性メモリビットセルのビットスライス806の1つまたは複数のビットセルとの間で転送され得る。
【0054】
1つの実施形態では、I/O回路構成816は、揮発性メモリビットスライス804の選択された揮発性メモリビットセルの中に記憶された値を検出するための、1つまたは複数の共通の第1のビットラインに接続された読取り回路を備えてよく、I/O回路構成818は、検出された値に対応する値を不揮発性メモリビットスライス806の選択された不揮発性メモリビットセルの中に記憶するためのプログラミング信号を生成するための、1つまたは複数の共通の第2のビットラインに接続された書込みドライバ回路を備えてよい。ここで、揮発性メモリビットスライス804の1つまたは複数の揮発性メモリビットセルの中に記憶された値は、簡単な読取り-修正-書込みトランザクションを用いて、また外部バスデバイスにアクセスすることなく、不揮発性メモリビットスライス806の1つまたは複数の不揮発性メモリビットセルに転送され得る。同様に、I/O回路構成818は、不揮発性メモリビットスライス806の選択された不揮発性メモリビットセルの中に記憶された値を検出するための、1つまたは複数の共通の第1のビットラインに接続された読取り回路を備えてよく、I/O回路構成816は、検出された値に対応する値を揮発性メモリビットスライス804の選択された揮発性メモリビットセルの中に記憶するためのプログラミング信号を生成するための、1つまたは複数の共通の第2のビットラインに接続された書込みドライバ回路を備えてよい。ここで、不揮発性メモリビットスライス806の1つまたは複数の不揮発性メモリビットセルの中に記憶された値は、外部バスデバイスにアクセスすることなく簡単な読取り-修正-書込みトランザクションを用いて、揮発性メモリビットスライス804の1つまたは複数の揮発性メモリビットセルに転送され得る。
【0055】
1つの実装形態では、揮発性メモリビットセルのビットスライス804または不揮発性メモリビットセルのビットスライス806は、単一のビットラインに接続されワードラインによって選択可能なビットセルの単一のビット「列スライス」、または単一のワードラインによって選択可能な複数の対応するビットラインに結合された複数のビットを備えてよい。ビットスライス804またはビットスライス806のいずれかが、単一のワードラインによってアクセス可能な複数のビットセルを備える、1つの実施形態では、上記で説明したように、選択されたビットセルと別のビットセルとの間での記憶された値の転送を引き起こすために、(たとえば、ワードラインによってアクセス可能な複数のビットセルの間で選択される)選択されたビットセルのビットラインを読取り回路または書込み回路に接続するために、マルチプレクサ(図示せず)が使用され得る。特定の実装形態では、第1のマルチプレクサは、ビットスライス804からビットスライス806への記憶された値の転送を容易にし得、第2のマルチプレクサは、ビットスライス806からビットスライス804への記憶された値の転送を容易にし得る。たとえば、ビットスライス804に接続されたビットラインの数が、ビットスライス806に接続されたビットラインの数に等しくない場合、必ずしも第1および第2のマルチプレクサの幅が等しい場合があるとは限らない。
【0056】
図9は、一実施形態による、揮発性メモリビットセルと不揮発性メモリビットセルとを統合するアドレス指定方式を示す概略図である。そのようなアドレス指定方式は、たとえば、読取り動作または書込み動作に対してアクセスされるべきビットセルを選択するためのデコーダ回路(たとえば、デコーダ回路510またはデコーダ610)において実施され得る。一実装形態では、物理アドレスAは、値nからoまでにわたってよい。たとえば、揮発性メモリビットセルのアレイ(たとえば、揮発性メモリビットセルのアレイ504または604)の中のアドレス指定可能部分(たとえば、固定長ワード)は、値n～mの範囲の中のアドレスに従ってアクセスされ得る。同様に、不揮発性メモリビットセルのアレイ(たとえば、不揮発性メモリビットセルのアレイ506または606)の中のアドレス指定可能部分は、mを越えoまでの値の範囲の中のアドレスに従ってアクセスされ得る。
【0057】
一実施形態によれば、値nからoまでにわたる物理アドレスAは、符号化されたアドレスまたは復号されたアドレスを表してよい。たとえば、符号化されたアドレスバスがA<0:5>として書き込まれる場合、6つのビット<0>、<1>...<5>は、アドレスを表す64個の信号、たとえば、WL<0:63>に復号または拡張され得る。特定の実装形態では、アドレス空間WL<0:63>は、揮発性メモリ成分および不揮発性メモリ成分に区分され得る。たとえば、WL<0:15>は、不揮発性メモリ成分にアクセスするために専用であってよく、WL<16:63>は、揮発性メモリ成分にアクセスするために専用であってよい。
【0058】
値nからoまでにわたる物理アドレスaが、復号されたアドレスを表す別の実施形態では、バスの重複する部分が、揮発性メモリまたは不揮発性メモリのいずれかにアクセスするために使用されてよい。たとえば、アドレスWL<0:31>がNVMにアクセスしてよく、アドレスWL<16:63>がVMにアクセスしてよい。アドレスWL<16:31>は、アクセスされる間、VMとNVMの両方から読み取る/両方に書き込むために使用され得る。
【0059】
図5および図6の実施形態は、揮発性メモリビットセルおよび不揮発性メモリビットセルのアレイの間でのメモリ状態のコピー(または、記憶された値を転送すること)を容易にするための、揮発性メモリビットセルおよび不揮発性メモリビットセルのアレイの結合を対象とする。一実施形態によれば、図10は、揮発性メモリビットセルのアレイ1004の一部分のみを不揮発性メモリビットセルのアレイ1006と統合する概略図である。この特定の実装形態では、揮発性メモリビットセルのアレイ1004は、キャッシュ「ウェイ」Way0、Way1、Way2、およびWay3に区分される、コンピューティングプラットフォームの中のキャッシュメモリとして形成され得る。図示のように、不揮発性メモリビットセルのアレイ1006は、不揮発性メモリビットセル1006とWay0との間でのメモリ状態のコピーを容易にするために、Way0に結合され得る。図11に示すような代替実装形態では、不揮発性メモリビットセルのアレイ1106の一部分のみが、揮発性メモリビットセルのアレイ1104と結合される。
【0060】
図10および図11の特定の実装形態では、揮発性メモリビットセルまたは不揮発性メモリビットセルにアクセスするためのアドレスは、互いのサブセットであってよい。たとえば、図10に示すように、(たとえば、キャッシュの部分に対する)揮発性メモリ1004にアクセスするためのアドレスは、不揮発性メモリ1006の部分にアクセスするためのアドレスのサブセットであってよい。同様に、図11に示すように、不揮発性メモリ1106にアクセスするためのアドレスは、揮発性メモリ1104の部分にアクセスするためのアドレスのサブセットであってよい。
【0061】
図5および図6に関して上記で説明した実施形態は、不揮発性メモリビットセルおよび揮発性メモリビットセルにアクセスするためにワードライン上で単一のアクセス信号をアサートすることによって(たとえば、揮発性メモリアレイ604の中の選択されたビットセルおよび不揮発性メモリアレイ606の中の選択されたビットセルに接続されたワードライン608上で単一のアクセス信号をアサートすることによって、または対応するワードライン508が、不揮発性メモリアレイ506の選択されたビットセルにアクセスするためにバッファ514を通じてアサートされるように、揮発性メモリアレイ504の選択されたビットセルにアクセスするためにワードライン520上で単一のアクセス信号をアサートすることによって)、不揮発性メモリビットセルと揮発性メモリビットセルとの間でメモリ状態をコピーすることを対象とする。図12は、一実施形態による、揮発性メモリビットセルと不揮発性メモリビットセルとのインターリービングを示す概略図である。詳細には、不揮発性メモリビットセルのアレイ1206は、揮発性メモリビットセルの2つのアレイ1204および1224に結合される。一実施形態によれば、メモリ状態は、不揮発性メモリビットセルのアレイ1206と揮発性メモリビットセルのアレイ1204または揮発性メモリビットセルのアレイ1224のいずれかとの間でコピーされ得る(または、対応する記憶された値が転送され得る)。
【0062】
1つの実装形態では、揮発性メモリビットセルのアレイ1204の中のビットセルは、第1のワードライン1220に電圧信号が印加されることに応答して読取り動作のためにアクセスされてよく、その結果、メモリ状態がI/O回路構成1216によって検出される。不揮発性メモリビットセルのアレイ1206の中のビットセルが、その後、ワードライン1208に第2のワードライン信号が印加されることに応答して書込み動作のためにアクセスされて、I/O回路構成1216によって検出されたメモリ状態をコピーし得る。たとえば、ワードライン1208は、少なくともトライステートバッファ1230、および場合によっては随意のフリップフロップ回路1234を通じて、ワードライン1220に結合され得る。揮発性メモリビットセルのアレイ1224のビットセルの中で検出されたメモリ状態を、トライステートバッファ1232および場合によってはフリップフロップ回路1236によって容易にされた不揮発性メモリビットセルのアレイ1206の中のビットセルにコピーするために、または不揮発性メモリビットセルのアレイ1206のビットセルの中で検出されたメモリ状態を、揮発性メモリビットセルのいずれかのアレイ1204または1224のビットセルにコピーするために、類似のアクションが実行されてよい。
【0063】
一実施形態によれば、トライステートバッファ1230は、不揮発性メモリビットセルのアレイ1206と揮発性メモリビットセルのアレイ1224との間でメモリ状態をコピーする間、揮発性メモリビットセルのアレイ1204を分離し得る。たとえば、不揮発性メモリビットセルのアレイ1206および揮発性メモリビットセルのアレイ1224の中のビットセル間でメモリ状態をコピーするための読取り動作および書込み動作の間、トライステートバッファ1230は、ワードライン1208からワードライン1220を切断してよく、トライステートバッファ1232は、選択されたワードライン1208と1222とを接続してよい。同様に、トライステートバッファ1232は、不揮発性メモリビットセルのアレイ1206と揮発性メモリビットセルのアレイ1204との間でメモリ状態をコピーする間、揮発性メモリビットセルのアレイ1224を分離し得る。たとえば、不揮発性メモリビットセルのアレイ1206および揮発性メモリビットセルのアレイ1204の中のビットセル間でメモリ状態をコピーするための読取り動作および書込み動作の間、トライステートバッファ1230は、ワードライン1208からワードライン1220を切断してよく、トライステートバッファ1232は、選択されたワードライン1208と1222とを接続してよい。
【0064】
上記で指摘したように、図12の実施形態は、不揮発性メモリビットセルのアレイ1206の中のビットセルと揮発性メモリビットセルのアレイ1204または1224の中のビットセルとの間でメモリ状態をコピーするための動作のパイプライン化を可能にするために、随意のフリップフロップ回路1234および1236を含んでよい。たとえば、ビットセルのアレイ1204の中の選択されたビットセルのメモリ状態を検出するための読取り動作の間、ワードライン1220上の立上りエッジ電圧は、選択されたビットセルをI/O回路構成1216に結合し得る。ワードライン1220上の立上りエッジ電圧に応答して、フリップフロップ回路1234は、不揮発性メモリビットセルのアレイ1206の中の対応するビットセルをI/O回路構成1218から分断するために、ワードライン1208上に電圧信号を印加し得る。読取り動作の完了に続いて、フリップフロップ回路1234に印加されるワードライン1220上の電圧の立下りエッジが、書込み動作に対してI/O回路構成1218からの不揮発性メモリビットセルの対応するビットセルアレイ1206を結合するように、ワードライン1208上の電圧を変化させ得る。
【0065】
一実施形態によれば、トライステートバッファ1230および1232は、追加として、(ワードライン1220または1222上で)揮発性メモリにアクセスするために、かつワードライン1208上で不揮発性メモリにアクセスするために、異なるワードライン電圧の印加を可能にするためのレベルシフタを備えてよい。また、1206の不揮発性メモリビットセルは、デコーダ1210またはデコーダ1212のいずれかにおいて発生する信号によってアクセスされ得る。揮発性メモリビットセル1204と不揮発性メモリビットセル1206との間で値を転送する場合、たとえば、ワードライン1208上の電圧は、デコーダ回路1210に応答して不揮発性メモリビットセル1206にアクセスするように作用されてよい。同様に、揮発性メモリビットセル1224と不揮発性メモリビットセル1206との間で値を転送する場合、たとえば、ワードライン1208上の電圧は、デコーダ回路1212に応答して不揮発性メモリビットセル1206にアクセスするように作用されてよい。
【0066】
図13Aは、一実施形態による、揮発性メモリ素子および不揮発性メモリ素子を備えるビットセル回路1300の概略図である。ビットセル回路1300は、2つの不揮発性メモリ素子NV1およびNV2、ならびに部分的にPFET P1およびP2によって形成された2つの揮発性メモリ素子を備える。不揮発性メモリ素子NV1およびNV2は、ほんの数例を挙げると、たとえば、フラッシュメモリデバイス、相関電子メモリデバイス、相変化メモリ(PCM)デバイス、磁気メモリデバイスを含む、いくつかの異なるタイプの不揮発性メモリデバイスのうちのいずれか1つを使用して形成されてよい。電圧源1306は、不揮発性メモリ素子NV1およびNV2ならびにPFET P1およびP2の第1の端子に結合される。マルチプレクサ1302および1304は、ビットセル回路1300が揮発性メモリモードで動作すべきであるのかそれとも不揮発性メモリモードで動作すべきであるのかに応じて、不揮発性メモリ素子NV1およびNV2の第2の端子またはPFET P1およびP2の第2の端子のいずれかをラッチノードTおよびCに選択的に結合し得る。特定の実装形態では、マルチプレクサ1302および1304は、選択信号SELの状態に応答して、不揮発性メモリ素子NV1およびNV2の第2の端子またはPFET P1およびP2の第2の端子のいずれかをラッチノードTおよびCに選択的に結合し得る。一例では、選択信号SELは単一の信号入力を備えてよい。別の例では、選択信号SELはバス上で複数の信号入力を備えてよい。特定の実装形態では、揮発性メモリモードへの適切な遷移を可能にするために、マルチプレクサ1302および1304は、不揮発性メモリ素子NV1およびNV2からのラッチノードTおよびCの切断の前にラッチノードTおよびCがPFET P1およびP2の第2の端子に接続され得るように、ラッチノードTおよびCの接続を不揮発性メモリ素子NV1およびNV2からPFET P1およびP2の第2の端子に遷移させてよい。
【0067】
1つの実装形態では、ビットセル回路1300は、電源投入状態と電源切断状態との間で遷移するデバイスの中で採用され得る。ここで、デバイスが電源投入状態に戻って遷移するとき、将来の時間において特定のメモリ状態が復元され得るように、デバイスが電源切断状態に遷移するときに揮発性メモリ素子の特定のメモリ状態を維持することが望ましい場合がある。たとえば、デバイスが電源切断状態に遷移するとき、不揮発性メモリ素子の現在の状態を不揮発性メモリ素子NV1およびNV2にコピーすることが望ましい場合がある。このことは、たとえば、不揮発性メモリ素子の状態を検出するための読取り動作、ならびにそれに後続する、検出された状態を不揮発性メモリ素子NV1およびNV2に書き込むための動作を備えてよい。
【0068】
別の例では、デバイスが電源切断状態から電源投入状態に遷移するとき、不揮発性メモリ素子NV1およびNV2の現在の状態を不揮発性メモリ素子にコピーまたは転送することが望ましい場合がある。このことは、たとえば、不揮発性メモリ素子NV1およびNV2の状態を検出するための読取り動作、ならびにそれに後続する、検出された状態を揮発性メモリ素子に記憶するための書込み動作を備えてよい。
【0069】
一実施形態によれば、ビットセル回路1300は、電源投入動作(パワーオンリセット)の間、不揮発性メモリ素子NV1およびNV2の中に記憶された値を不揮発性メモリ素子に転送またはコピーし得る。このことは、たとえば、ビットセル回路がビットラインBLおよびBL'から切断されるようにFET N1およびN2がオープンである間(たとえば、信号WLがローである間)に行われてよい。特定の実装形態では、不揮発性メモリ素子NV1およびNV2は、相補的な抵抗状態またはインピーダンス状態として値、パラメータ、条件、またはシンボルを記憶し得る。言い換えれば、不揮発性メモリ素子NV1およびNV2は、NV1を高インピーダンス/抵抗状態にさせ、かつNV2を低インピーダンス/抵抗状態にさせることによって、第1の値、パラメータ、条件、またはシンボルを記憶し得、NV1を低インピーダンス/抵抗状態にさせ、かつNV2を高インピーダンス/抵抗状態にさせることによって、第2の値、パラメータ、条件、またはシンボルを記憶し得る。電圧源1306において電力が印加されると、マルチプレクサ1302は、(ノードTからPFET P1を切断している間)NV1の端子をノードTに接続し得、マルチプレクサ1304は、(ノードCからPFET P2を切断している間)NV2の端子をノードCに接続し得る。マルチプレクサ1302は、次いで、PFET P1をノードTに接続し得、マルチプレクサ1304は、PFET P2をノードCに接続し得る。(たとえば、第1の値、パラメータ、条件、またはシンボルを記憶するために)NV1が高インピーダンス/抵抗状態にありNV2が低インピーダンス/抵抗状態にある場合、ノードCはノードTよりも高い電圧に置かれてよく、PFET P1およびP2ならびにNFET N3およびN4を含むラッチ回路の一部として、PFET P1をオープンさせPFET P2をクローズさせる。反対に、(たとえば、第2の値、パラメータ、条件、またはシンボルを記憶するために)NV1が低インピーダンス/抵抗状態にありNV2が高インピーダンス/抵抗状態にある場合、ノードCはノードTよりも低い電圧に置かれてよく、PFET P1をクローズさせPFET P2をオープンさせる。それぞれ、ノードTおよびCへのPFET P1およびP2の接続に続いて、マルチプレクサ1302は、ノードTおよびマルチプレクサ1304から不揮発性メモリ素子NV1を切断して、ノードCからNV2を切断してよく、ビットセル回路1300が揮発性メモリビットセルとして動作することを可能にする。特定の実装形態では、ビットセル回路が不揮発性モードで動作している間(不揮発性メモリ素子NV1およびNV2が、それぞれ、ノードTおよびCに接続されている間)、ノードTおよびCにおける電圧は、それぞれ、不揮発性メモリ素子NV1およびNV2の中に記憶された値を表してよい。同様に、ビットセル回路が揮発性モードで動作している間(不揮発性メモリ素子NV1およびNV2が、それぞれ、ノードTおよびCから切断されている間)、ノードTおよびCにおける電圧は、揮発性メモリ素子の中に記憶された値を表してよい。さらに、ノードTおよびCにおける電圧は、不揮発性メモリ素子NV1およびNV2と部分的にPFET P1およびP2によって形成された揮発性メモリ素子との間で転送され得る値を表す。
【0070】
図13Bは、マルチプレクサ1302がNFET N5およびPFET P3として実装されマルチプレクサ1304がNFET N6およびPFET P4として実装される、ビットセル回路1310として図示されるビットセル回路1300の特定の実装形態の概略図である。ここで、ビットセル回路1310は、信号パワーオンリセット(POR:power-on-reset)の電圧を引き下げることによる揮発性メモリモードにおける動作と、信号PORの電圧を引き上げることによる不揮発性メモリモードにおける動作との間で切替え可能であり得る。
【0071】
図13Cの代替実装形態では、ビットセル回路1312は、図13Bの特定の実装形態のビットセル回路1310からPFET P3およびP4を除去し得るが、NFET N5およびN6のゲートに信号PORが印加されることに応答して、NFET N5およびN6を保持して不揮発性メモリ素子NV1をノードTに、かつ不揮発性メモリ素子NV2をノードCに選択的に接続している。しかしながら、PFET P1はノードTに接続されたままであり、PFET P2はノードCに接続されたままである。ここで、信号PORの電圧は、電圧源1306における電力の印加に続いて引き上げられてよい。一実施形態では、不揮発性メモリ素子NV1およびNV2からの記憶された値の信頼できる転送を可能にして、揮発性メモリビットセル回路としての動作のためにビットセル回路1312のメモリ状態を初期化するために、信号PORの電圧は、十分速やかに引き上げられてよく、引き上げられた電圧において十分な持続時間にわたって保持されてよい。
【0072】
一実施形態によれば、図13Dの概略図に示すビットセル回路1315に示すように、ビットセル回路1312は、メモリ状態を単一の不揮発性メモリ素子NV1の中に記憶するようにさらに修正されてよい。ここで、PFET P1およびP2ならびにNFET N3およびN4によって保持されるメモリ状態によって表現される値、シンボル、または条件は、(たとえば、電力切断イベントにおいて)不揮発性メモリ素子NV1に転送されて、高インピーダンスもしくは絶縁状態または低インピーダンスもしくは導通状態として表現され得るかまたは表され得る。同様に、(高インピーダンスもしくは絶縁状態または低インピーダンスもしくは導通状態として表現されるかまたは表される)不揮発性メモリ素子NV1によって保持されるメモリ状態によって表現される値、シンボル、または条件は、(たとえば、電源投入イベントにおいて)PFET P1およびP2ならびにNFET N3およびN4によって保持される揮発性メモリ状態に転送され得る。もっと少ない構成要素しか使用せずにビットセル回路揮発性メモリ素子および不揮発性メモリ素子の実装形態を可能にするために、ビットセル回路1315の特定の実装形態はNFET N6およびNV2を含まない。
【0073】
1つの実装形態では、ビットセル回路1315は、PFET P1およびP2ならびにNFET N3およびN4によって形成されたラッチ回路の状態を初期化することによって、NV1によって保持される不揮発性メモリ状態を、不揮発性メモリ素子PFET P1およびP2ならびにNFET N3およびN4によって保持される揮発性メモリ状態に転送し得る。電圧源1306において電力が印加されると、NFET N5は、信号PORに応答してクローズするようにオンにされてよく、(ノードTからPFET P1を切断している間)NV1の端子をノードTに接続する。(たとえば、第1の値、パラメータ、条件、またはシンボルを記憶するための)高インピーダンス/抵抗状態におけるNV1の場合、ノードCはノードTよりも高い電圧に置かれてよく、PFET P1およびP2ならびにNFET N3およびN4を含むラッチ回路の一部として、PFET P1をオープンさせPFET P2をクローズさせる。反対に、(たとえば、第2の値、パラメータ、条件、またはシンボルを記憶するための)低インピーダンス/抵抗状態におけるNV1の場合、ノードCはノードTよりも低い電圧に置かれてよく、PFET P1をクローズさせPFET P2をオープンさせる。それぞれ、ノードTおよびCへのPFET P1およびP2の接続に続いて、信号PORは、NFET N5をオープンするとともに不揮発性メモリ素子NV1を切断するように引き下げられてよく、ビットセル回路1315が揮発性メモリビットセルとして動作することを可能にする。
【0074】
上記で指摘したように、揮発性メモリ状態の中に記憶された値を不揮発性メモリ状態に転送すべき、コンピューティングプラットフォームのいくつかのシナリオが望ましい場合がある。揮発性メモリ状態の中に記憶された値の、不揮発性メモリ状態への転送に続いて、たとえば、コンピューティングプラットフォームが電源切断されてよい。揮発性メモリ状態の中に記憶された値を不揮発性メモリ状態に、次いで、不揮発性メモリ状態から揮発性メモリ状態に戻して転送することにより、(たとえば、ずっと遅い動作であり得る、外部の不揮発性メモリデバイスからメモリ状態をロードする必要なく)コンピューティングプラットフォームが、電源切断イベントの前に発生した状態から急速に再開することが可能になり得る。
【0075】
一実施形態によれば、ビットセル回路1300において揮発性メモリ状態の中に記憶された値は、不揮発性メモリ素子NV1およびNV2における不揮発性メモリ状態の中に記憶するために転送され得る。同様に、ビットセル回路1315において揮発性メモリ状態の中に記憶された値は、不揮発性メモリ素子NV1における不揮発性メモリ状態の中に記憶するために転送され得る。1つの実装形態では、ビットセル回路1300において揮発性メモリ状態の中に記憶された値は、読取り-修正-書込みプロシージャを使用して、不揮発性メモリ素子NV1およびNV2における(または、不揮発性メモリ素子NV1の中だけの)不揮発性メモリ状態の中に記憶するために転送され得る。同様に、ビットセル回路1315において揮発性メモリ状態の中に記憶された値は、同様に読取り-修正-書込みプロシージャを使用して、不揮発性メモリ素子NV1における不揮発性メモリ状態の中に記憶するために転送され得る。
【0076】
ビットセル回路1300の特定の実装形態では、揮発性メモリ状態は、たとえば、ビットセル回路1300をビットラインBLおよびBL'に接続することを含む、読取り動作において検出され得る。たとえば、ビットセル回路1300は、NFET N1およびN2をクローズまたは有効にするようにワードライン信号WLの電圧を引き上げることによって、読取り動作のためにアクセスされ得る。ビットラインBLおよびBL'は、ビットセル回路1300において保持された揮発性メモリ状態を検出できる読取り回路(図示せず)に結合されてよい。ビットセル回路1300の検出された揮発性メモリ状態は、一時的に記憶されてよく、次いで、後続の書込み動作において不揮発性メモリ素子NV1およびNV2に書き込まれてよい。たとえば、後続の書込み動作において、ビットラインBLおよびBL'に結合された書込みドライバ回路(図示せず)が、一時的に記憶された値に基づいてプログラミング信号を印加し得る。たとえば、ビットセル回路1300は、NFET N1およびN2をクローズまたは有効にしてビットラインBLおよびBL'をビットセル回路1300に接続するようにワードライン信号WLの電圧を引き上げることによって、書込み動作のために再びアクセスされ得る。たとえば、NFET N1およびN2がクローズされている間、書込みドライバ回路構成(図示せず)は、以前の読取り動作において検出された値を表すべきメモリ状態に不揮発性メモリ素子NV1およびNV2を置くために、不揮発性メモリ素子NV1およびNV2にプログラミング信号を印加し得る。不揮発性メモリ素子NV1およびNV2がCES素子を備える特定の実装形態では、そのようなプログラミング信号は、不揮発性メモリ素子NV1およびNV2を相補的な高インピーダンス/絶縁状態および低インピーダンス/導通状態に置くために、(たとえば、図14Aおよび図14Bに関して以下で説明するように)好適な電圧および電流密度を不揮発性メモリ素子NV1およびNV2に印加し得る。ビットセル回路1315の中に記憶された揮発性メモリ状態は、同様に不揮発性メモリ素子NV1の中の不揮発性メモリ状態に転送され得る。
【0077】
図13Eに示すような代替実施形態では、PFET P1およびP2ならびにNFET N3およびN4によって保持された揮発性メモリ状態は、ワードラインデバイスN1およびN2の有効化を通じてビットセル回路1320にアクセスすることなく、不揮発性メモリ素子NV1およびNV2に転送され得る。言い換えれば、PFET P1およびP2ならびにNFET N3およびN4による、ビットセル回路1320の中に保持された揮発性メモリ状態は、(たとえば、NFET N1およびN2をクローズするようにワードライン信号WLの電圧を引き上げることによって)ビットラインBLおよびBL'をビットセル回路1320に接続することなく、不揮発性メモリ素子NV1およびNV2に転送され得る。相補的な書込みドライバ回路1326および1328が、次いで、適切なプログラミング信号を不揮発性メモリ素子NV1およびNV2に印加し得る。認められるように、書込みドライバ回路1328の伝送ゲートT2は、ノードTにおける電圧に基づいて制御され得るが、書込みドライバ回路1326の伝送ゲートT1は、ノードCにおける電圧に基づいて制御され得る。不揮発性メモリ素子NV1およびNV2が相関電子スイッチとして形成される特定の実装形態では、たとえば、書込みドライバ回路1326および1328は、特定の不揮発性メモリ素子を低インピーダンスまたは導通状態に置くために、電流Isetにおいて電圧Vsetを備えるプログラミング信号を印加し得る。書込みドライバ1326および1328の一部として1322および1324によって示される特定の素子は、組み合わせられた電圧および電流源を作成するためにT1およびT2と結合されてよく、マルチプレクサ1302および1304を通じて(たとえば、不揮発性メモリ素子を低インピーダンスまたは導通状態に置くための)プログラミング信号Vset/Isetまたは(たとえば、不揮発性メモリ素子を高インピーダンスまたは絶縁状態に置くための)プログラミング信号Vreset/Iresetのいずれかを有効にし得る。これらの素子は、電源1306が除去されビットセル1320に電力が印加されないとき、不揮発性メモリ素子NV1およびNV2が、TおよびCを保持するための適切な状態に書き込まれることを可能にするために、T1およびT2を通じて適切な電圧および電流を供給する電圧源を含んでよい。
【0078】
上記で指摘したように、上記で説明した不揮発性メモリビットセルは、相関電子材料(CEM)を内蔵する相関電子スイッチ(CES:correlated electron switch)素子を含むビットセルを備えてよい。このコンテキストでは、CES素子は、固体状態構造的な相変化(たとえば、上記で説明したような、相変化メモリ(PCM)デバイスにおける結晶性/アモルファス、または抵抗性RAMデバイスにおけるフィラメント形成および導通)ではなく、電子相関から生じる突然の導体/絶縁体遷移を呈することがある。CES素子における突然の導体/絶縁体遷移は、融解/固化またはフィラメント形成とは対照的に量子力学的な現象に反応することがある。CEMメモリデバイスにおける導通状態と絶縁状態との間のそのような量子力学的遷移は、いくつかの態様のうちのいずれか1つにおいて理解され得る。
【0079】
絶縁状態と導通状態との間でのCES素子の量子力学的遷移は、モット(Mott)遷移の観点から理解され得る。モット遷移では、モット遷移条件が発生する場合、材料は絶縁状態から導通状態に切り替わることがある。条件(nC)1/3a=0.26によって基準が規定されてよく、ただし、nCは電子の濃度であり、「a」はボーア(Bohr)半径である。モット基準が満たされるような臨界キャリア濃度が達成される場合、モット遷移が発生することがあり、高い抵抗/静電容量から低い抵抗/静電容量に状態が変化することがある。
【0080】
モット遷移は電子の局在化によって制御され得る。キャリアが局在化されるにつれて、電子の間の強いクーロン相互作用が、絶縁体を作成する材料のバンドを分割する。電子がもはや局在化されていない場合、弱いクーロン相互作用がバンド分割を支配してよく、金属(導電性)のバンドを取り残す。このことは、時々、「混雑したエレベータ」現象として説明される。エレベータがその中に少数の人しか有しない間、人々は容易に動き回ることができ、そのことは導通状態と似ている。一方、エレベータが人々のいくらかの密集に達している間、もはや乗客は動くことができず、そのことは絶縁状態と似ている。しかしながら、例示のために与えられたこの古典的説明が、量子現象のすべての古典的説明のように不十分な例えにすぎないこと、および特許請求される主題がこの点について限定されないことを理解されたい。
【0081】
本開示の態様の特定の実装形態では、抵抗性スイッチング集積回路メモリは、CES素子を含む抵抗性スイッチングメモリセルと、メモリセルに提供される信号に応じて抵抗性スイッチングメモリセルを第1の抵抗状態または第2の抵抗状態に置くための書込み回路であって、第1のインピーダンス状態よりも第2のインピーダンス状態においてCES素子のインピーダンスがより高い、書込み回路と、メモリセルの状態を感知しメモリセルの感知された状態に対応する電気信号を提供するための読取り回路とを備えてよい。特定の実装形態では、CES素子は、CES素子の大部分のボリュームの中でのモット遷移に反応して抵抗状態を切り替え得る。CES素子は、(酸素または他のタイプのリガンドなどの陽イオンに結合し得る)アルミニウム、カドミウム、クロム、コバルト、銅、金、鉄、マンガン、水銀、モリブデン、ニッケル、パラジウム、レニウム、ルテニウム、銀、スズ、チタン、バナジウム、および亜鉛、またはそれらの組合せを備えるグループから選択される材料を備えてよい。
【0082】
特定の実施形態では、CES素子は、「CEMランダムアクセスメモリ(CeRAM)」デバイスとして形成され得る。このコンテキストでは、CeRAMデバイスは、量子力学的モット遷移を利用する導通状態と絶縁状態との間での材料の少なくとも一部分の遷移に少なくとも部分的に基づいて、複数の所定の検出可能なメモリ状態の間またはその中で遷移し得る、材料を備える。このコンテキストでは、「メモリ状態」とは、ほんの数例を挙げると、値、シンボル、パラメータ、または条件を示す、メモリデバイスの検出可能な状態を意味する。1つの特定の実装形態では、以下で説明するように、メモリデバイスのメモリ状態は、読取り動作においてメモリデバイスの端子上で検出される信号に少なくとも部分的に基づいて検出され得る。別の特定の実装形態では、以下で説明するように、メモリデバイスは、書込み動作においてメモリデバイスの端子にわたる1つまたは複数の信号の印加によって、特定の値、シンボル、またはパラメータを表すかまたは記憶すべき、特定のメモリ状態に置かれてよい。
【0083】
特定の実装形態では、CES素子は、導電性端子の間にはさまれた材料を備えてよい。端子の間に特定の電圧および電流を印加することによって、材料は上述の導通メモリ状態と絶縁メモリ状態との間で遷移し得る。以下の特定の例示的な実装形態で説明するように、導電性端子の間にはさまれたCES素子の材料は、電圧Vresetおよび電流Iresetを有する、端子にわたる第1のプログラミング信号の印加によって、絶縁もしくは高インピーダンスメモリ状態に置かれてよく、または電圧Vsetおよび電流Isetを有する、端子にわたる第2のプログラミング信号の印加によって、導通もしくは低インピーダンスメモリ状態に置かれてよい。このコンテキストでは、「導通または低インピーダンス」メモリ状態および「絶縁または高インピーダンス」メモリ状態などの用語が相対語であり、インピーダンスまたはコンダクタンスに対するいかなる特定の数量または値に特有でもないことを理解されたい。たとえば、メモリデバイスが、絶縁または高インピーダンスメモリ状態と呼ばれる第1のメモリ状態にある間、メモリデバイスは、メモリデバイスが、導通または低インピーダンスメモリ状態と呼ばれる第2のメモリ状態にある間よりも、より導電性ではない(すなわち、より絶縁性である)。さらに、特定の実装形態に関して以下で説明するように、CES素子は、2つ以上の異なる区別可能な低インピーダンスまたは導通状態のうちのいずれか1つに置かれてよい。
【0084】
特定の実装形態では、CeRAMメモリセルは、半導体上に形成された金属/CEM/金属(M/CEM/M)スタックを備えてよい。そのようなM/CEM/Mスタックは、たとえば、ダイオード上に形成されてよい。例示的な一実装形態では、そのようなダイオードは、接合ダイオードおよびショットキーダイオードからなるグループから選択されてよい。このコンテキストでは、「金属」が、導体、すなわち、たとえば、ポリシリコンまたはドープ半導体を含む、金属のように振る舞う任意の材料を意味することを理解されたい。
【0085】
図14Aは、一実施形態による、CES素子に対する端子(図示せず)にわたる電流密度対電圧のグラフを示す。(たとえば、書込み動作において)CES素子の端子に印加される電圧に少なくとも部分的に基づいて、CES素子は導通状態または絶縁状態に置かれてよい。たとえば、電圧Vsetおよび電流密度Jsetの印加がCES素子を導通メモリ状態に置いてよく、電圧Vresetおよび電流密度Jresetの印加がCES素子を絶縁メモリ状態に置いてよい。CES素子を絶縁状態または導通状態に置くことに続いて、(たとえば、読取り動作における)電圧Vreadの印加、およびCeRAMデバイスの端子における電流または電流密度の検出によって、CES素子の特定の状態が検出され得る。
【0086】
一実施形態によれば、図14AのCESデバイスは、たとえば、ペロブスカイト、モット絶縁体、荷電交換絶縁体、およびアンダーソン不規則絶縁体(Anderson disorder insulator)などの、任意のTMOを含んでよい。特定の実装形態では、CESデバイスは、ほんの数例を挙げると、ニッケル酸化物、コバルト酸化物、鉄酸化物、イットリウム酸化物、ならびにCrドープ型チタン酸ストロンチウム、チタン酸ランタン、ならびにプリスィディアム(praesydium)マンガン酸カルシウム、およびプリスィディアム亜マンガン酸ランタンを含むマンガン酸塩群などの、ペロブスカイトなどの、スイッチング材料から形成されてよい。詳細には、素子を不完全なd軌道殻およびf軌道殻と混合する酸化物は、CESデバイスにおける使用に対して十分な抵抗性スイッチング特性を呈し得る。一実施形態では、CESデバイスは、電鋳を用いずに加工されてよい。他の実装形態は、特許請求される主題から逸脱することなく、他の遷移金属化合物を採用し得る。たとえば、特許請求される主題から逸脱することなく、{M(chxn)2Br}Br2(ただし、MはPt、Pd、またはNiを備えてよく、chxnは1R,2R-シクロヘキサンジアミンを備える)、および他のそのような金属錯体が使用されてよい。
【0087】
図14AのCESデバイスは、TMO金属酸化物可変抵抗材料である材料を備えてよいが、これらが例にすぎず、特許請求される主題を限定するものではないことを理解されたい。特定の実装形態は、他の可変抵抗材料も採用し得る。ニッケル酸化物、すなわち、NiOが、1つの特定のTMOとして開示される。本明細書で説明するNiO材料は、外在性リガンドを用いてドープされてよく、そのことは可変抵抗特性を安定化させ得る。詳細には、本明細書で開示するNiO可変抵抗材料は、リガンドを含有する炭素を含んでよく、それはNiO(Cx)によって示されてよい。ここで、単に原子価のバランスをとることによって、リガンドを含有する任意の特定の炭素、およびNiOを有するリガンドを含有する炭素の任意の特定の組合せに対して、当業者はxの値を決定し得る。別の特定の例では、外在性リガンドを用いてドープされたNiOは、NiO(Lx)として表現されてよく、ただし、Lxはリガンド素子またはリガンド化合物であり、xは、1単位のNiOに対するリガンドの単位の数を示す。単に原子価のバランスをとることによって、NiOまたは任意の他の遷移金属を有する任意の特定のリガンドおよびリガンドの任意の特定の組合せに対して、当業者はxの値を決定し得る。
【0088】
(たとえば、バンド分割電位を越える)十分なバイアスが印加され、かつ上述のモット条件(注入される電子正孔=スイッチング領域における電子)が満たされる場合、CES素子は、モット遷移を介して導通状態から絶縁状態に急速に切り替わり得る。このことは、図14Aの中のグラフの点1408において起こり得る。この点において、電子はもはや遮蔽されず、局在化されるようにはならない。この相関は、絶縁体を形成するようにバンドを分割する強い電子間相互作用電位をもたらし得る。CES素子が依然として絶縁状態にある間、電子正孔の伝達によって電流が生成され得る。CES素子の端子にわたって十分なバイアスが印加される場合、電子は、金属-絶縁体-金属(MIM)デバイスの電位障壁を越えて、MIMダイオードの中に注入され得る。十分な電子が注入されており、かつCES素子を特定の低インピーダンスまたは導通状態に置くために端子にわたって十分な電位が印加される場合、電子の増加は、電子を遮蔽することおよび電子の局在化を除去することがあり、そのことは、金属を形成するバンド分割電位を崩壊させ得る。
【0089】
一実施形態によれば、CES素子の中の電流は、CES素子を導通または低インピーダンス状態に置くための書込み動作の間に制限される外部電流に少なくとも部分的に基づいて決定された、外部的に適用される「適合」条件によって制御され得る。外部的に適用されるこの適合電流はまた、CES素子を高インピーダンスまたは絶縁状態に置くための後続のリセット動作に対する電流密度の条件を設定し得る。図14Aの特定の実装形態に示すように、CES素子を導通または低インピーダンス状態に置くための、点1416における書込み動作の間に適用される電流密度Jcompは、後続の書込み動作においてCESデバイスを高インピーダンスまたは絶縁状態に置くための適合条件を決定し得る。図示のように、CESデバイスは、その後、点1408における、電圧Vresetにおける電流密度Jreset≧Jcompの印加によって、絶縁または高インピーダンス状態に置かれてよく、ここで、Jcompは外部的に印加される。
【0090】
したがって、適合は、モット遷移に対して正孔によって「捕獲される」ことになる、CES素子の中の電子の数を設定し得る。言い換えれば、CES素子を導通メモリ状態に置くための書込み動作において印加される電流は、後でCES素子を絶縁メモリ状態に遷移させるためにCES素子に注入されるべき正孔の数を決定し得る。
【0091】
上記で指摘したように、リセット条件は、点1408におけるモット遷移に応答して起こり得る。上記で指摘したように、そのようなモット遷移は、電子の濃度nが電子正孔の濃度pに等しい、CES素子における条件において発生し得る。この条件は、次のように式(1)に従ってモデル化され得る。
【0092】
【数1】
【0093】
ただし、
λTFはトーマス-フェルミ遮蔽長(Thomas Fermi screening length)であり、
Cは定数である。
λTFはトーマス-フェルミ遮蔽長(Thomas Fermi screening length)であり、
Cは定数である。
【0094】
一実施形態によれば、図14Aに示すグラフの領域1404の中の電流または電流密度は、CES素子の端子にわたって印加される電圧信号からの正孔の注入に応じて存在し得る。ここで、CES素子の端子にわたって臨界電圧VMIが印加されるとき、正孔の注入は、電流IMIにおいて、導通状態から絶縁状態への遷移に対するモット遷移基準を満たし得る。このことは、次のように式(2)に従ってモデル化され得る。
【0095】
【数2】
【0096】
ただし、Q(VMI)は、注入された電荷(正孔または電子)であり、印加される電圧の関数である。
【0097】
モット遷移を可能にするための電子正孔の注入は、バンド間で、かつ臨界電圧VMIおよび臨界電流IMIに反応して起こり得る。式(1)に従って式(2)において、IMIによって注入される正孔によるモット遷移を引き起こすために、電子濃度nを電荷濃度と同等とみなすことによって、そのような臨界電圧VMIのトーマス-フェルミ遮蔽長λTFに対する依存関係は、次のように式(3)に従ってモデル化され得る。
【0098】
【数3】
【0099】
ただし、
ACeRamはCES素子の断面積であり、
Jreset(VMI)は、CES素子を絶縁状態に置くために臨界電圧VMIにおいてCES素子に印加されるべき、CES素子を通る電流密度である。
ACeRamはCES素子の断面積であり、
Jreset(VMI)は、CES素子を絶縁状態に置くために臨界電圧VMIにおいてCES素子に印加されるべき、CES素子を通る電流密度である。
【0100】
一実施形態によれば、CES素子は、モット遷移基準を満足させるために十分な数の電子の注入によって、(たとえば、絶縁メモリ状態から遷移することによって)導通メモリ状態に置かれてよい。
【0101】
CESを導通メモリ状態に遷移させる際、十分な電子が注入されておりかつCESデバイスの端子にわたる電位が臨界スイッチング電位(たとえば、Vset)を乗り越えると、注入された電子は遮蔽し始め、不均等化反応を逆転させるように、二重格納された電子を非局在化させ、バンドギャップを閉じる。導通メモリ状態への遷移を可能にする、臨界電圧VIMにおいてCESを導通メモリ状態に遷移させるための電流密度Jset(VIM)は、次のように式(4)に従って表現され得る。
【0102】
【数4】
【0103】
ただし、
aBはボーア半径である。
aBはボーア半径である。
【0104】
一実施形態によれば、読取り動作においてCES素子のインピーダンス状態を検出するための「読取りウィンドウ」1402は、CES素子が絶縁状態にある間の図14Aのグラフの部分1406と、読取り電圧VreadにおいてCES素子が導通状態にある間の図14Aのグラフの部分1404との間の差分として提示されてよい。特定の実装形態では、読取りウィンドウ1402は、CES素子を構成する材料のトーマス-フェルミ遮蔽長λTFを決定するために使用され得る。たとえば、電圧Vresetにおいて、電流密度JresetおよびJsetは、次のように式(5)に従って関係し得る。
【0105】
【数5】
【0106】
別の実施形態では、書込み動作においてCES素子を絶縁メモリ状態または導通メモリ状態に置くための「書込みウィンドウ」1410は、(Jresetにおける)Vresetと(Jsetにおける)Vsetとの間の差分として提示されてよい。|Vset|>|Vreset|を確立することにより、導通状態と絶縁状態との間の切替えが可能になる。Vresetは、近似的に、相関から生じるバンド分割電位にあってよく、Vsetは、バンド分割電位のほぼ2倍であってよい。特定の実装形態では、書込みウィンドウ1410のサイズは、CES素子の材料およびドーピングに少なくとも部分的に基づいて決定され得る。
【0107】
CES素子における高い抵抗/静電容量から低い抵抗/静電容量への遷移は、CES素子の特異インピーダンスによって表されてよい。図14Bは、可変インピーダーデバイス(variable impeder device)1424などの、(CES素子などの)例示的な可変インピーダーデバイスの等価回路の概略図を示す。述べたように、可変インピーダーデバイス1424は、可変抵抗と可変静電容量の両方の特性を備えてよい。たとえば、可変インピーダーデバイスに対する等価回路は、一実施形態では、可変抵抗器1426などの可変抵抗器を、可変キャパシタ1428などの可変キャパシタと並列に備えてよい。当然、可変抵抗器1426および可変キャパシタ1428は、個別構成要素を備えるように図14Bに示されるが、可変インピーダーデバイス1424などの可変インピーダーデバイスは、実質的に同種のCEM素子を備えてよく、CEM素子は、可変静電容量および可変抵抗の特性を備える。下のTable 1(表1)は、可変インピーダーデバイス1400などの例示的な可変インピーダーデバイスに対する例示的な真理値表を示す。
【0108】
【表1】
【0109】
図14AのCES素子の特定の実装形態では、CES素子は、2つの異なるインピーダンス状態、すなわち、セット動作に応答して低インピーダンスまたは導通状態、またリセット動作に応答して高インピーダンスまたは絶縁状態のうちのいずれかに置かれてよい。
【0110】
様々な実施形態によれば、(上記で説明した様々な実装形態に従って)揮発性メモリビットセルおよび不揮発性メモリビットセルを形成する構造は、単一の集積回路(IC)の中に、または複数のICにわたって統合され得る。1つの特定の実装形態は、図15に示すような3次元(3D)IC 1500の中で複数のICにわたって、揮発性メモリビットセルおよび不揮発性メモリビットセルを形成する構造を統合する。たとえば、3D IC 1500の中の層1502は、金属相互接続部によって結合されたモノリシックICを備えてよく、ある特定の層1502は、揮発性メモリビットセルのみを備える1つまたは複数のメモリアレイを備えるが、異なる特定の層1502は、不揮発性メモリビットセルのみを備える1つまたは複数のメモリアレイを備える。他の実装形態では、揮発性メモリビットセルおよび不揮発性メモリビットセルを形成する構造は、単一の層1502の中に形成されてよく、上記で説明した実施形態に従って統合されてよい。
【0111】
特定の実施形態に関して実行される書込み動作は、メモリデバイスの端子に「プログラミング信号」を印加することによって、CES素子などのメモリデバイスを複数の所定のメモリ状態のうちの特定のメモリ状態に置く、特定のプロセスとして本明細書で説明される。所定のメモリ状態のうちの特定のメモリ状態は、メモリデバイスに印加されるべき特定の電圧レベル(たとえば、VsetおよびVreset)に対応し得る。同様に、所定のメモリ状態のうちの特定のメモリ状態は、メモリデバイスに印加されるべき特定の電流レベル(たとえば、IsetおよびIreset)に対応し得る。したがって、特定の実施形態では、書込み動作においてCESデバイスを特定のメモリ状態に置くためのプログラミング信号は、特定のメモリ状態に対応する特定の電圧レベルおよび電流レベルを有するように制御され得る。
【0112】
以下の特定の実装形態で説明するように、プログラミング信号がメモリデバイスを所定のメモリ状態に置くための電圧レベルを有する電圧信号は、データ信号に少なくとも部分的に基づいて信号選択回路において選択されてよい。信号選択回路に接続された導電素子が、データ信号に少なくとも部分的に基づいて所定のメモリ状態に対応する電流レベルで、メモリデバイスへの電圧信号を選択的に接続し得るか、またはメモリデバイスからの電圧信号を切断し得る。このコンテキストでは、「導電素子」は、電流が2つのノード間を通ることを許容することが可能な回路素子を備える。特定の実装形態では、導電素子は、特定の条件に少なくとも部分的に基づいて、ノード間を通ることが許容される電流を変化させてよい。以下で説明する特定の実装形態は、ゲート端子に印加される電圧に少なくとも部分的に基づいてソース端子とドレイン端子との間を電流が通ることを許容するための導電素子として、FETを採用する。しかしながら、バイポーラトランジスタ、ダイオード、可変抵抗器などの他のタイプのデバイスが導電素子として使用され得ること、および特許請求される主題がこの点について限定されないことを理解されたい。このコンテキストでは、第1および第2の端子を有する導電素子は、特定の信号に対して極めて小さいかまたは無視できるインピーダンスを有する導電性経路を第1の端子と第2の端子との間に設けることによって、第1の端子と第2の端子とを「接続」し得る。1つの特定の例示的な実装形態では、導電性素子は、導電性素子の第3の端子に提供される信号に少なくとも部分的に基づいて(たとえば、第3の端子に印加される電圧または電流に基づいて)、第1の端子と第2の端子との間のインピーダンスを変えてよい。導電性素子は、第3の端子上への信号の提供に応答して「クローズ」して、それによって第1および第2の端子を接続し得る。同様に、導電性素子は、第3の端子上への異なる信号の提供に応答して「オープン」して、それによって第1および第2の端子を切断し得る。オープン状態における導電性素子は、回路の第1の部分と第2の部分との間の導電性経路を除去するかまたは途絶させることによって、回路の第1の部分を回路の第2の部分から分離し得る。導電素子は、第3の端子に提供される信号に基づいて、第1の端子と第2の端子との間のインピーダンスをオープン状態とクローズ状態との間で変えてよい。
【0113】
本明細書で説明する特定の実施形態は、複数の揮発性メモリビットセルを備える第1のメモリアレイと、複数の不揮発性メモリビットセルを備える第2のメモリアレイと、不揮発性メモリビットセルおよび揮発性メモリビットセルにアクセスするために第1のメモリアレイおよび第2のメモリアレイに結合されたデコーダ回路とを備える、デバイスを対象とし、デコーダ回路は、揮発性メモリビットセルおよび不揮発性メモリビットセルにアクセスするための複数のワードラインに、アクセス信号を印加するように構成される。1つの特定の実装形態では、デコーダ回路は、複数の揮発性メモリビットセルのうちの少なくとも1つ、および複数の不揮発性メモリビットセルのうちの少なくとも1つにアクセスするために、複数のワードラインのうちの少なくとも1つにアクセス信号を印加するようにさらに構成される。たとえば、デコーダ回路は、複数の揮発性メモリビットセルのうちの少なくとも1つにアクセスするために第1の複数のワードラインにアクセス信号を印加することに専用の第1の部分、および複数の揮発性メモリビットセルのうちの少なくとも1つにアクセスするために第2の複数のワードラインにアクセス信号を印加することに専用の第2の部分を備えてよい。別の実装形態では、複数の揮発性メモリビットセルのうちの少なくとも1つにアクセスするために、複数のワードラインのうちの1つまたは複数の第1のワードラインが、(たとえば、第1のワードライン電圧において)第1のアクセス信号を保持するように適合され、複数の不揮発性メモリビットセルのうちの少なくとも1つにアクセスするために、複数のワードラインのうちの1つまたは複数の第2のワードラインが、(たとえば、第2のワードライン電圧において)第1のアクセス信号とは異なる第2のアクセス信号を保持するように適合される。たとえば、1つまたは複数の第1のワードラインのうちの少なくとも1つおよび1つまたは複数の第2のワードラインのうちの少なくとも1つを、異なる電圧レベルにおいて保持するために、1つまたは複数の第1のワードラインのうちの少なくとも1つと1つまたは複数の第2のワードラインのうちの少なくとも1つとの間に結合されたレベルシフタ回路が使用され得る。別の特定の実装形態では、デコーダ回路は、揮発性メモリビットセルのうちの少なくとも1つの状態を検出するための読取り動作用の選択されたワードラインに第1のアクセス信号を印加し、検出された状態のうちの少なくとも1つに基づいて、不揮発性メモリビットセルのうちの少なくとも1つに書き込むための書込み動作用の選択されたワードラインに第2のアクセス信号を印加するように、さらに構成される。別の例では、デコーダ回路は、不揮発性メモリビットセルのうちの少なくとも1つの状態を検出するための読取り動作用の選択されたワードラインに第1のアクセス信号を印加し、検出された状態のうちの少なくとも1つに基づいて、揮発性メモリビットセルのうちの少なくとも1つに書き込むための書込み動作用の選択されたワードラインに第2のアクセス信号を印加するように、さらに構成され得る。また、デバイスは、揮発性メモリビットセルのうちの少なくとも1つの状態を検出するための、少なくとも1つのセンス増幅器と、不揮発性メモリビットセルのうちの少なくとも1つを検出された状態に置くためのプログラミング信号を生成するための、少なくとも1つの書込みドライバ回路と、検出された状態を表す信号を少なくとも1つのセンス増幅器と少なくとも1つの書込みドライバ回路との間で伝送するための、バス回路とをさらに備えてよい。また、第1および第2のアクセス信号は、単一のメモリクロックサイクル内に出現してよい。別の特定の実装形態では、デコーダは、揮発性メモリビットセルのうちの1つまたは複数、および不揮発性メモリビットセルのうちの1つまたは複数にアクセスするために、選択されたワードラインにアクセス信号を印加し、1つまたは複数の揮発性メモリビットセルおよび1つまたは複数の不揮発性メモリビットセルにアクセスするためにアクセス信号が特定の電圧において継続的に保持される間、揮発性メモリビットセルのうちの少なくとも1つの状態を検出するための読取り動作、および検出された状態のうちの少なくとも1つに基づく、不揮発性メモリビットセルのうちの少なくとも1つへの書込み動作を実行するように、さらに構成される。たとえば、デバイスは、揮発性メモリビットセルのうちの少なくとも1つの状態を検出するための、少なくとも1つのセンス増幅器と、不揮発性メモリビットセルのうちの少なくとも1つを検出された状態に置くためのプログラミング信号を生成するための、少なくとも1つの書込みドライバ回路と、検出された状態を表す信号を少なくとも1つのセンス増幅器と少なくとも1つの書込みドライバ回路との間で伝送するための、バス回路とをさらに備えてよい。また、デバイスは、揮発性メモリビットセルのうちの1つまたは複数に結合された1つまたは複数の第1のビットラインと、不揮発性メモリビットセルのうちの1つまたは複数に結合された1つまたは複数の第2のビットラインとをさらに備えてよく、1つまたは複数の第1のビットラインの電圧、および1つまたは複数の第2の電圧は、書込み動作に後続する単一のメモリサイクルの中で復元される。また、読取り動作および書込み動作は、単一のメモリサイクルの中で行われる。別の特定の実装形態では、デコーダ回路は、複数のワードラインにアクセス信号を印加するようにさらに構成され、複数のワードラインのうちの少なくとも1つは、揮発性メモリビットセルのうちの少なくとも1つ、および不揮発性メモリビットセルのうちの少なくとも1つに接続される。別の特定の実装形態では、デコーダ回路は、揮発性メモリビットセルもしくは不揮発性メモリビットセルのいずれかまたはそれらの組合せにアクセスするようにさらに構成され、デコーダは、アドレス空間の第1の部分の中の揮発性メモリビットセルへのアクセスを開始し、アドレス空間の第2の部分の中の不揮発性メモリビットセルへのアクセスを開始するように、さらに構成される。たとえば、第1のアドレス空間の少なくとも部分は、第2のアドレス空間の部分に重複してよい。また、デコーダは、アドレス空間の中のアドレスを取得するために、符号化されたアドレスを復号し、復号されたアドレスに基づいて、揮発性メモリビットセルの部分もしくは不揮発性メモリビットセルの部分またはそれらの組合せにアクセスするように、さらに構成され得る。別の特定の実装形態では、デコーダ回路は、不揮発性メモリビットセルのうちの少なくとも1つの状態を検出するための読取り動作用の選択されたワードラインに第1のアクセス信号を印加し、検出された状態のうちの少なくとも1つに基づいて、揮発性メモリビットセルのうちの少なくとも1つに書き込むための書込み動作用の選択されたワードラインに第2のアクセス信号を印加するように、さらに構成され得る。
【0114】
本明細書で説明する特定の実施形態は、1つまたは複数の揮発性メモリビットセルおよび1つまたは複数の不揮発性メモリビットセルにアクセスすることを可能にするために、複数のワードラインのうちの少なくとも第1のワードラインに第1のアクセス信号を印加することを備える方法を対象とする。1つの特定の実装形態では、第1のワードラインへの第1のアクセス信号の印加は、1つまたは複数の揮発性メモリビットセルのうちの少なくとも1つの揮発性メモリビットセルへのアクセスを可能にし、方法は、1つまたは複数の不揮発性メモリビットセルのうちの少なくとも1つへのアクセスを可能にするために、複数のワードラインのうちの少なくとも第2のワードラインに第2のアクセス信号を印加することをさらに備える。別の特定の実装形態では、第1のワードラインは、1つまたは複数の揮発性メモリビットセルに接続され、第1のワードラインへの第1の信号の印加は、1つまたは複数の不揮発性メモリビットセルに接続された第2のワードラインへの第2の信号の印加を開始する。たとえば、第1のワードラインは、第1のワードラインへの第1の信号の印加に応答して第2の信号を第1のワードラインに印加するためのレベルシフタによって、第2のワードラインに接続されてよい。別の特定の実装形態では、方法は、第1のワードラインへの信号の印加に応答して1つまたは複数の揮発性メモリビットセルおよび1つまたは複数の不揮発性メモリビットセルがアクセスされる間、記憶された値を1つまたは複数の揮発性メモリビットセルと1つまたは複数の不揮発性メモリビットセルとの間で転送することをさらに備えてよい。別の特定の実装形態では、1つまたは複数の揮発性メモリビットセルは、第1の揮発性メモリアレイの中に形成され、不揮発性メモリビットセルは、不揮発性メモリアレイの中に形成され、不揮発性メモリアレイの中の不揮発性メモリビットセルは、第2の揮発性メモリアレイの中の揮発性メモリビットセルに結合され、方法は、第1の揮発性メモリアレイの中の1つまたは複数の揮発性メモリビットセルおよび1つまたは複数の不揮発性メモリビットセルにアクセスするために第1のワードラインに第1のアクセス信号を印加する間、第2の揮発性メモリアレイの中の揮発性メモリビットセルを不揮発性メモリビットセルから切断することをさらに備える。たとえば、第2の揮発性メモリアレイの中の揮発性メモリビットセルを不揮発性メモリビットセルから切断することは、不揮発性メモリビットセルに結合されたワードラインと、第2の揮発性メモリアレイの中の揮発性メモリビットセルとの間に結合された、1つまたは複数のフリップフロップ回路への1つまたは複数の信号の印加をさらに備えてよい。
【0115】
本明細書で説明する特定の実施形態はまた、複数の不揮発性メモリビットセルを備える少なくとも第1の不揮発性メモリアレイと、第1の複数の揮発性メモリビットセルを備える少なくとも第1の揮発性メモリアレイと、第2の複数の揮発性メモリビットセルを備える少なくとも第2の揮発性メモリアレイと、不揮発性メモリビットセルの少なくとも部分、第1の複数の揮発性メモリビットセルの部分、および第2の複数の揮発性メモリビットセルの部分に結合された、少なくとも第1のワードライン上で第1のアクセス信号をアサートするように構成された、デコーダ回路とを備えるデバイスを対象とし、不揮発性メモリビットセルの部分は、第1の複数の揮発性メモリビットセルの部分と揮発性メモリビットセルの第2の部分との間で第1のワードラインに結合される。特定の実装形態では、デバイスは、第2の複数の揮発性メモリビットセルにアクセスする間、第1の複数の揮発性メモリビットセルを切断するための、第1の複数の揮発性メモリビットセルと不揮発性メモリビットセルの部分との間で第1のワードラインに結合された第1のアクセスデバイスと、第1の複数の揮発性メモリビットセルにアクセスする間、第2の複数の揮発性メモリビットセルを切断するための、第2の複数の揮発性メモリビットセルと不揮発性メモリビットセルの部分との間で第1のワードラインによって結合された第2のアクセスデバイスとをさらに備える。たとえば、デコーダ回路は、揮発性メモリビットセルの第2の部分が不揮発性メモリビットセルの部分から切断されている間、揮発性メモリビットセルの第1の部分と不揮発性メモリビットセルの部分との間でデータを転送するように、さらに構成され得る。また、第1のアクセスデバイスは、少なくとも第1のトライステートバッファを備えてよく、第2のアクセスデバイスは、少なくとも第2のトライステートバッファを備える。たとえば、第1のワードラインは、第1の揮発性メモリビットセルの部分に接続されてよく、デバイスは、不揮発性メモリビットセルの部分に接続された第2のワードライン、および第2の揮発性メモリビットセルの部分に接続された第3のワードラインをさらに備え、第1のトライステートバッファは、第1のアクセス信号に応答して第2のワードラインに第2のアクセス信号を印加するための第1のレベルシフタ回路をさらに備え、第1のアクセス信号および第2のアクセス信号は、異なる電圧を有し、第2のトライステートバッファは、第3のワードラインに第4のアクセス信号が印加されることに応答して第2のワードラインに第3のアクセス信号を印加するための第2のレベルシフタ回路をさらに備え、第3のアクセス信号および第4のアクセス信号は、異なる電圧を有する。
【0116】
本明細書で説明する特定の実施形態はまた、アドレス指定可能な複数の不揮発性メモリビットセルを備える少なくとも第1の不揮発性メモリアレイと、アドレス指定可能な複数の揮発性メモリビットセルを備える少なくとも第2の揮発性メモリアレイと、読取り動作において不揮発性ビットセルからデータを転送し、書込み動作において不揮発性ビットセルにデータを転送するように構成可能な、少なくとも1つの不揮発性メモリデータバスと、書込み動作において揮発性ビットセルにデータを転送し、読取り動作において揮発性ビットセルからデータを転送するように構成可能な、少なくとも1つの揮発性メモリデータバスと、少なくとも1つの不揮発性メモリデータバスおよび少なくとも1つの揮発性メモリデータバスに結合され、集積回路デバイスの外部端子上に第1の信号が印加されることに応答して、書込み動作において不揮発性ビットセルもしくは揮発性メモリビットセルのいずれかまたはそれらの組合せにデータ値を転送するように構成可能な、データポートであって、データ値が第1の信号に少なくとも部分的に基づき、不揮発性ビットセルまたは揮発性メモリビットセルのいずれかに対する読取り動作に応答して少なくとも1つの不揮発性メモリデータバス上または少なくとも1つの揮発性メモリデータバス上でデータが転送されることに応答して、集積回路デバイスの外部端子に第2の信号を印加するように構成可能である、データポートとを備える、集積回路デバイスの中に形成されたデバイスを対象とする。特定の実装形態では、第1の不揮発性メモリアレイおよび第1の揮発性メモリアレイは、第1の不揮発性メモリアレイおよび第1の揮発性メモリアレイが、組み合わせられ階層化された単一のメモリレジスタ転送論理(RTL)境界を共有するように、実質的に互いに隣接して形成される。別の特定の実装形態では、少なくとも1つの不揮発性メモリデータバスおよび少なくとも1つの揮発性メモリデータバスは、データポートから独立して不揮発性メモリビットセルと揮発性メモリビットセルとの間でメモリ状態をコピーするように構成可能である。別の特定の実装形態では、少なくとも1つの不揮発性メモリデータバスおよび少なくとも1つの揮発性メモリデータバスは、単一のメモリサイクルの中で不揮発性メモリビットセルと揮発性メモリビットセルとの間でメモリ状態をコピーするように構成可能である。別の特定の実装形態では、少なくとも1つの不揮発性メモリデータバスおよび少なくとも1つの揮発性メモリデータバスは、異なるデータ幅を有し、少なくとも1つの不揮発性メモリデータバスおよび少なくとも1つの揮発性メモリデータバスは、複数のメモリサイクルの中で不揮発性メモリビットセルと揮発性メモリビットセルとの間でメモリ状態をコピーするように構成可能である。
【0117】
本明細書で説明する特定の実施形態はまた、集積回路デバイスの中に形成された揮発性メモリアレイの中の揮発性メモリビットセルにアクセスするために、集積回路デバイスの外部端子に第1の信号を印加することと、集積回路デバイスの中に形成された不揮発性メモリアレイの中の不揮発性メモリビットセルにアクセスするために、集積回路デバイスの外部端子に第2の信号を印加することとを備える方法を対象とし、外部端子は、集積回路デバイスのデータポートに結合され、データポートは、揮発性メモリアレイもしくは不揮発性メモリアレイのいずれかまたはそれらの組合せにアクセスするために構成される。1つの特定の実装形態では、方法は、不揮発性メモリアレイへの揮発性メモリアレイの中に記憶された値の転送を開始するために、外部端子のうちの少なくとも1つに1つまたは複数の信号を印加することをさらに備える。別の特定の実装形態では、方法は、揮発性メモリアレイへの不揮発性メモリアレイの中に記憶された値の転送を開始するために、外部端子のうちの少なくとも1つに1つまたは複数の信号を印加することをさらに備える。
【0118】
本明細書で説明する特定の実施形態はまた、揮発性メモリビットセルの複数の第1の列であって、揮発性メモリビットセルの第1の各列の中の揮発性メモリビットセルが、1つまたは複数の共通の第1のビットラインを介してアクセス可能である、第1の列と、不揮発性メモリビットセルの複数の第2の列であって、不揮発性メモリビットセルの第2の各列の中の不揮発性メモリビットセルが、1つまたは複数の共通の第2のビットラインを介してアクセス可能であり、第1および第2の列が、揮発性メモリビットセルの第1の列が不揮発性メモリビットセルの第2の列と互い違いになりインターリーブするような、アレイをなして構成される、第2の列と、揮発性メモリビットセルの第1の列のうちの選択された列の中の選択された揮発性メモリビットセルと、不揮発性メモリビットセルの第2の列のうちの選択された列の中の選択された不揮発性メモリビットセルとの間で、値を転送するための回路であって、揮発性メモリビットセルの第1の列のうちの選択された列と、不揮発性メモリビットセルの第2の列のうちの選択された列とが隣接する、回路とを備えるデバイスを対象とする。特定の実装形態では、選択された揮発性メモリビットセル、および選択された不揮発性メモリビットセルは、ワードライン信号に応答して選択可能である。別の特定の実装形態では、選択された揮発性メモリビットセルと選択された不揮発性メモリビットセルとの間で値を転送するための回路は、選択された揮発性メモリビットセルの中に記憶された値を検出するための、1つまたは複数の共通の第1のビットラインに接続された読取り回路と、検出された値を選択された不揮発性メモリビットセルの中に記憶するためのプログラミング信号を生成するための、1つまたは複数の共通の第2のビットラインに接続された書込みドライバ回路とをさらに備える。別の特定の実装形態では、記憶された値を選択された揮発性メモリビットセルと選択された不揮発性メモリビットセルとの間で転送するための回路は、選択された不揮発性メモリビットセルの中に記憶された値を検出するための、1つまたは複数の共通の第2のビットラインに接続された読取り回路と、検出された値を選択された揮発性メモリビットセルの中に記憶するためのプログラミング信号を生成するための、1つまたは複数の共通の第1のビットラインに接続された書込みドライバ回路とをさらに備える。別の特定の実装形態では、揮発性メモリビットセルの第1の列のうちの選択された列は、幅の広さが2ビットセル以上であり、デバイスは、不揮発性メモリビットセルの第1の列のうちの選択された列の中のビットセルに接続されたビットラインの中からの、選択された揮発性メモリビットセルに接続されたビットラインを、選択された揮発性メモリビットセルと選択された不揮発性メモリビットセルとの間で値を転送するための回路に接続するように構成可能な、マルチプレクサをさらに備える。別の特定の実装形態では、不揮発性メモリビットセルの第1の列のうちの選択された列は、幅の広さが2ビットセル以上であり、デバイスは、不揮発性メモリビットセルの第1の列のうちの選択された列の中のビットセルに接続されたビットラインの中からの、選択された不揮発性メモリビットセルに接続されたビットラインを、選択された揮発性メモリビットセルと選択された不揮発性メモリビットセルとの間で値を転送するための回路に接続するように構成可能な、マルチプレクサをさらに備える。
【0119】
本明細書で説明する特定の実施形態はまた、揮発性メモリビットセルの第1の列のうちの第1の選択された列の中の選択された揮発性メモリビットセルと、不揮発性メモリビットセルの第2の列のうちの第2の選択された列の中の選択された不揮発性メモリビットセルとの間で、値を転送することを備える方法を対象とし、揮発性メモリビットセルの第1の列のうちの第1の選択された列と、不揮発性メモリビットセルの第2の列のうちの選択された列とが隣接しており、揮発性メモリビットセルの第1の各列の中の揮発性メモリビットセルは、1つまたは複数の共通の第1のビットラインを介してアクセス可能であり、不揮発性メモリビットセルの第2の各列の中の不揮発性メモリビットセルは、1つまたは複数の共通の第2のビットラインを介してアクセス可能であり、第1および第2の列は、揮発性メモリビットセルの第1の列が不揮発性メモリビットセルの第2の列と互い違いになりインターリーブするような、アレイをなして構成される。特定の実装形態では、選択された揮発性メモリビットセルと選択された不揮発性メモリビットセルとの間で値を転送することは、選択された揮発性メモリビットセルおよび選択された不揮発性メモリビットセルに結合されたワードラインに信号を印加することをさらに備える。別の特定の実装形態では、選択された揮発性メモリビットセルと選択された不揮発性メモリビットセルとの間で値を転送することは、読取り動作において1つまたは複数の共通の第1のビットラインに接続された読取り回路において、選択された揮発性メモリビットセルの中に記憶された値を検出することと、検出された値を選択された不揮発性メモリビットセルの中に記憶するためのプログラミング信号を生成することとをさらに備える。別の特定の実装形態では、選択された揮発性メモリビットセルと選択された不揮発性メモリビットセルとの間で値を転送することは、読取り動作において1つまたは複数の共通の第2のビットラインに接続された読取り回路において、選択された不揮発性メモリビットセルの中に記憶された値を検出することと、検出された値を選択された揮発性メモリビットセルの中に記憶するためのプログラミング信号を生成することとをさらに備える。別の特定の実装形態では、揮発性メモリビットセルの第1の列のうちの選択された列は、幅の広さが2ビットセル以上であり、選択された揮発性メモリビットセルと選択された不揮発性メモリビットセルとの間で値を転送することは、揮発性メモリビットセルの第1の列のうちの選択された列の中のビットセルに接続されたビットラインの中からの、選択された揮発性メモリビットセルに接続されたビットラインを、選択された揮発性メモリビットセルと選択された不揮発性メモリビットセルとの間で値を転送するための回路に接続することをさらに備える。別の特定の実装形態では、不揮発性メモリビットセルの第1の列のうちの選択された列は、幅の広さが2ビットセル以上であり、選択された揮発性メモリビットセルと選択された不揮発性メモリビットセルとの間で値を転送することは、不揮発性メモリビットセルの第1の列のうちの選択された列の中のビットセルに接続されたビットラインの中からの、選択された不揮発性メモリビットセルに接続されたビットラインを、選択された揮発性メモリビットセルと選択された不揮発性メモリビットセルとの間で値を転送するための回路に接続することをさらに備える。
【0120】
1つの実装形態、一実装形態、1つの実施形態、一実施形態などへの、本明細書全体にわたる参照は、特定の実装形態および/または実施形態に関して説明した特定の特徴、構造、および/または特性が、特許請求される主題の少なくとも1つの実装形態および/または実施形態の中に含まれることを意味する。したがって、たとえば、本明細書全体にわたる様々な場所における、そのような句の出現は、説明した同じ実装形態またはいずれか1つの特定の実装形態を、必ずしも参照することを意図するとは限らない。さらに、説明した特定の特徴、構造、および/または特性が、1つまたは複数の実装形態において、様々な方法で組み合わせられることが可能であり、したがって、たとえば、所期の請求項範囲内にあることを理解されたい。一般に、当然、これらおよび他の発行物はコンテキストとともに変わる。したがって、説明および/または使用の特定のコンテキストは、引き出されるべき推論に関して助けになる案内を与える。
【0121】
例示的な特徴であるものとして現在検討されるものが図示および説明されているが、特許請求される主題から逸脱することなく、様々な他の修正が加えられてよく、かつ均等物が置き換えられてよいことが、当業者によって理解されよう。追加として、本明細書で説明した中心概念から逸脱することなく、特定の状況を特許請求される主題の教示に適合させるために、多くの修正が加えられてよい。したがって、特許請求される主題は、開示する具体的な例に限定されないが、特許請求されるそのような主題がまた、添付の特許請求の範囲内に入るすべての態様およびそれらの均等物を含んでよいことが意図される。
【符号の説明】
【0122】
100 コンピューティングデバイス
102 バス
104 プロセッサ/コントローラ
106 メモリコントローラ
108 メモリ、メモリアレイ
300 集積回路デバイス
302 揮発性メモリビットセル
304 不揮発性メモリビットセル
306 信号
308、310、312 マルチプレクサ
314、316 バス
322、324 シグナリングピン、外部信号ピン
326 揮発性メモリデータバス
328 不揮発性メモリデータバス
330 共有データバス構造
332 外部データポート
504 揮発性メモリビットセルのアレイ
506 不揮発性メモリビットセルのアレイ
508 ワードライン
510 デコーダ回路
512 随意のデコーダ
514 バッファ
516、518 I/O回路構成
520 ワードライン
550 バス
604 揮発性メモリビットセルのアレイ
606 不揮発性メモリビットセルのアレイ
608 ワードライン
610 デコーダ
616、618 I/O回路構成
650 バス
804 揮発性メモリビットスライス
806 不揮発性メモリビットスライス
816、818 I/O回路構成
1004 揮発性メモリビットセルのアレイ
1006 不揮発性メモリビットセルのアレイ
1104 揮発性メモリビットセルのアレイ
1106 不揮発性メモリビットセルのアレイ
1204 揮発性メモリビットセルのアレイ
1206 不揮発性メモリビットセルのアレイ
1208 ワードライン
1210、1212 デコーダ
1216、1218 I/O回路構成
1220、1222 ワードライン
1224 揮発性メモリビットセルのアレイ
1230、1232 トライステートバッファ
1234、1236 フリップフロップ回路
1300 ビットセル回路
1302、1304 マルチプレクサ
1306 電圧源
1310、1312、1315、1320 ビットセル回路
1326、1328 書込みドライバ回路
1402 読取りウィンドウ
1410 書込みウィンドウ
1424 可変インピーダーデバイス
1426 可変抵抗器
1428 可変キャパシタ
1500 3次元IC
1502 層
102 バス
104 プロセッサ/コントローラ
106 メモリコントローラ
108 メモリ、メモリアレイ
300 集積回路デバイス
302 揮発性メモリビットセル
304 不揮発性メモリビットセル
306 信号
308、310、312 マルチプレクサ
314、316 バス
322、324 シグナリングピン、外部信号ピン
326 揮発性メモリデータバス
328 不揮発性メモリデータバス
330 共有データバス構造
332 外部データポート
504 揮発性メモリビットセルのアレイ
506 不揮発性メモリビットセルのアレイ
508 ワードライン
510 デコーダ回路
512 随意のデコーダ
514 バッファ
516、518 I/O回路構成
520 ワードライン
550 バス
604 揮発性メモリビットセルのアレイ
606 不揮発性メモリビットセルのアレイ
608 ワードライン
610 デコーダ
616、618 I/O回路構成
650 バス
804 揮発性メモリビットスライス
806 不揮発性メモリビットスライス
816、818 I/O回路構成
1004 揮発性メモリビットセルのアレイ
1006 不揮発性メモリビットセルのアレイ
1104 揮発性メモリビットセルのアレイ
1106 不揮発性メモリビットセルのアレイ
1204 揮発性メモリビットセルのアレイ
1206 不揮発性メモリビットセルのアレイ
1208 ワードライン
1210、1212 デコーダ
1216、1218 I/O回路構成
1220、1222 ワードライン
1224 揮発性メモリビットセルのアレイ
1230、1232 トライステートバッファ
1234、1236 フリップフロップ回路
1300 ビットセル回路
1302、1304 マルチプレクサ
1306 電圧源
1310、1312、1315、1320 ビットセル回路
1326、1328 書込みドライバ回路
1402 読取りウィンドウ
1410 書込みウィンドウ
1424 可変インピーダーデバイス
1426 可変抵抗器
1428 可変キャパシタ
1500 3次元IC
1502 層
【図1】
【図2】
【図3A】
【図3B】
【図4】
【図5】
【図6】
【図7A】
【図7B】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13A】
【図13B】
【図13C】
【図13D】
【図13E】
【図14A】
【図14B】
【図15】