特許 7379660 集積回路のための改善されたレベルシフタ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-11-06

(45)【発行日】2023-11-14

(54)【発明の名称】集積回路のための改善されたレベルシフタ

(51)【国際特許分類】

   H03K 19/0175 20060101AFI20231107BHJP

【ＦＩ】

H03K19/0175 210

【請求項の数】 16

(21)【出願番号】P 2022507798

(86)(22)【出願日】2020-01-02

(65)【公表番号】

(43)【公表日】2022-10-14

(86)【国際出願番号】 US2020012031

(87)【国際公開番号】W WO2021029905

(87)【国際公開日】2021-02-18

【審査請求日】2022-03-23

(31)【優先権主張番号】201910733363.9

(32)【優先日】2019-08-09

(33)【優先権主張国・地域又は機関】CN

(31)【優先権主張番号】16/732,047

(32)【優先日】2019-12-31

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】500147506

【氏名又は名称】シリコン ストーリッジ テクノロージー インコーポレイテッド

【氏名又は名称原語表記】ＳＩＬＩＣＯＮ ＳＴＯＲＡＧＥ ＴＥＣＨＮＯＬＯＧＹ， ＩＮＣ．

(74)【代理人】

【識別番号】110000626

【氏名又は名称】弁理士法人英知国際特許商標事務所

(72)【発明者】

【氏名】メイ、ライアン

(72)【発明者】

【氏名】ズー、クレア

(72)【発明者】

【氏名】キアン、シャオゾウ

【審査官】吉村 伊佐雄

(56)【参考文献】

【文献】特表２０１６－５１３９１４（ＪＰ，Ａ）

【文献】国際公開第０１／０５６１５８（ＷＯ，Ａ１）

【文献】米国特許出願公開第２０１４／０２５３２１０（ＵＳ，Ａ１）

【文献】米国特許出願公開第２００２／０１８０５０８（ＵＳ，Ａ１）

【文献】特開２００６－０２５２４１（ＪＰ，Ａ）

【文献】米国特許第１００５０５２４（ＵＳ，Ｂ１）

【文献】米国特許第０６６５０１６８（ＵＳ，Ｂ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０２Ｍ１／００－３／４４

７／４２－７／９８

Ｈ０３Ｋ１７／００－１７／７０

１９／００

１９／０１－１９／０８２

１９／０９４－１９／０９６

(57)【特許請求の範囲】

【請求項1】

第１の電圧領域の入力を受け取り、第２の電圧領域の出力を生成するためのレベルシフタであって、前記第１の電圧領域内の「０」は第１の電圧であり、前記第１の電圧領域の「１」は第２の電圧であり、前記第２の電圧領域の「０」は前記第１の電圧であり、前記第２の電圧領域の「１」は、前記第２の電圧とは異なる第３の電圧であり、前記レベルシフタは、
前記第３の電圧を提供する第１の電源と、
前記第１の電源に結合された第１の端子、ゲート、及び第２の端子を含む、第１のＰＭＯＳトランジスタと、
前記第１の電源に結合された第１の端子、前記第１のＰＭＯＳトランジスタの前記第２の端子に結合されたゲート、及び前記第１のＰＭＯＳトランジスタの前記ゲートと前記出力を提供するための出力ノードとに結合された第２の端子を含む、第２のＰＭＯＳトランジスタと、
前記第１のＰＭＯＳトランジスタの前記第２の端子に結合された第１の端子、第１の信号を受け取るように構成されたゲート、及び前記入力の補数を受け取るように構成された第２の端子を含む、第１のＮＭＯＳトランジスタと、
前記第１のＰＭＯＳトランジスタの前記第２の端子に結合された第１の端子、前記入力を受け取るように構成されたゲート、及び前記第１の電圧に結合された第２の端子を含む、第２のＮＭＯＳトランジスタと、
前記出力ノードに結合された第１の端子、前記入力の前記補数を受け取るように構成されたゲート、及び前記第１の電圧に結合された第２の端子を含む、第３のＮＭＯＳ回路と、
前記出力ノードに結合された第１の端子、第２の信号を受け取るように結合されたゲート、及び前記入力を受け取るように構成された第２の端子を含む、第４のＮＭＯＳ回路と、を備え、
前記第１の信号は、前記入力が前記第２の電圧にあるとき、前記第２の電圧の２倍であり、かつ、前記入力が前記第１の電圧であるとき、前記第２の電圧であり、
前記第２の信号は、前記入力が前記第１の電圧にあるとき、前記第２の電圧の２倍であり、かつ、前記入力が前記第２の電圧であるとき、前記第２の電圧である、レベルシフタ。

【請求項2】

前記第２の電圧を提供する第２の電源を更に備える、請求項１に記載のレベルシフタ。

【請求項3】

前記第１の信号は第１の回路によって生成される、請求項２に記載のレベルシフタであって、該レベルシフタは、
前記第２の電源に結合された第１の端子、ゲート、及び第２の端子を含む、第３のＰＭＯＳトランジスタと、
前記第３のＰＭＯＳトランジスタの前記第２の端子に結合された第１の端子、ゲート、及び第２の端子を含む、第４のＰＭＯＳトランジスタと、
前記第４のＰＭＯＳトランジスタの前記第２の端子に結合された第１の端子、前記入力の前記補数を受け取るように構成されたゲート、及び前記第４のＰＭＯＳトランジスタの前記ゲートに結合された第２の端子を含む、第５のＰＭＯＳトランジスタと、
前記第５のＰＭＯＳトランジスタの前記第２の端子に結合された第１の端子、前記入力の前記補数を受け取るように構成されたゲート、及び前記第１の電圧に結合された第２の端子を含む、第５のＮＭＯＳトランジスタと、
前記第３のＰＭＯＳトランジスタの前記ゲートに結合された第１の端子、及び前記第４のＰＭＯＳトランジスタの前記第２の端子に結合された第２の端子を含む、第１のコンデンサと、を備える、レベルシフタ。

【請求項4】

前記第２の信号は第２の回路によって生成される、請求項３に記載のレベルシフタであって、該レベルシフタは、
前記第２の電源に結合された第１の端子、ゲート、及び第２の端子を含む、第６のＰＭＯＳトランジスタと、
前記第６のＰＭＯＳトランジスタの前記第２の端子に結合された第１の端子、ゲート、及び第２の端子を含む、第７のＰＭＯＳトランジスタと、
前記第７のＰＭＯＳトランジスタの前記第２の端子に結合された第１の端子、前記入力を受け取るように構成されたゲート、及び前記第７のＰＭＯＳトランジスタの前記ゲートに結合された第２の端子を含む、第８のＰＭＯＳトランジスタと、
前記第８のＰＭＯＳトランジスタの前記第２の端子に結合された第１の端子、前記入力を受け取るように構成されたゲート、及び前記第１の電圧に結合された第２の端子を含む、第６のＮＭＯＳトランジスタと、
前記第６のＰＭＯＳトランジスタの前記ゲートに結合された第１の端子、及び前記第７のＰＭＯＳトランジスタの前記第２の端子に結合された第２の端子を含む、コンデンサと、を備える、レベルシフタ。

【請求項5】

前記第１の電圧はグラウンドである、請求項２に記載のレベルシフタ。

【請求項6】

前記第２の電圧は１Ｖである、請求項５に記載のレベルシフタ。

【請求項7】

前記第３の電圧は２．５Ｖである、請求項６に記載のレベルシフタ。

【請求項8】

前記第１の電圧はグラウンドである、請求項３に記載のレベルシフタ。

【請求項9】

前記第２の電圧は１Ｖである、請求項８に記載のレベルシフタ。

【請求項10】

前記第３の電圧は２．５Ｖである、請求項９に記載のレベルシフタ。

【請求項11】

前記第１の電圧はグラウンドである、請求項４に記載のレベルシフタ。

【請求項12】

前記第２の電圧は１Ｖである、請求項１１に記載のレベルシフタ。

【請求項13】

前記第３の電圧は２．５Ｖである、請求項１２に記載のレベルシフタ。

【請求項14】

前記第１の電圧はグラウンドである、請求項１に記載のレベルシフタ。

【請求項15】

前記第２の電圧は１Ｖである、請求項１４に記載のレベルシフタ。

【請求項16】

前記第３の電圧は２．５Ｖである、請求項１５に記載のレベルシフタ。

【発明の詳細な説明】

【技術分野】

【0001】

（優先権の主張）
本出願は、２０１９年８月９日に出願された「Ｉｍｐｒｏｖｅｄ Ｌｅｖｅｌ Ｓｈｉｆｔｅｒ Ｆｏｒ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ」と題する中国特許出願第２０１９１０７３３３６３．９号、及び２０１９年１２月３１日に出願された「Ｉｍｐｒｏｖｅｄ Ｌｅｖｅｌ Ｓｈｉｆｔｅｒ Ｆｏｒ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ」と題する米国特許出願第１６／７３２，０４７号の優先権を主張する。

【0002】

（発明の分野）
高速で動作することができる改善されたレベルシフタが開示される。

【背景技術】

【0003】

レベルシフタは、集積回路における重要な構成要素である。レベルシフタは、第１の電圧領域から第２の電圧領域にデジタル信号を変換する。これは、集積回路の異なる部分が異なる電圧領域で動作するときの本質的な機能である。

【0004】

図１は、先行技術のレベルシフタ１００を示す。この例では、電圧領域１０１の「１」は１Ｖで表され、「０」は０Ｖで表され、電圧領域１０２の「１」は２．５Ｖで表され、「０」は０Ｖで表されている。レベルシフタ１００は、電圧領域１０１の「１」（１Ｖ）を電圧領域１０２の「１」（２．５Ｖ）に変換し、電圧領域１０１の「０」（０Ｖ）を電圧領域１０２の「０」（０Ｖ）に変換する。「１」及び「０」を表すために他の電圧を利用する他の電圧領域は既知であり、当業者は、図１及び本明細書で提供される電圧値が単なる例であることを理解するであろう。

【0005】

ここで、図２～図４を参照してレベルシフタ１００の実施形態について説明する。最初に、図２は、インバータ２０１及び２０２を示し、インバータ２０１は、信号としてＩＮＰＵＴを受け取り、出力としてＡを生成し（ＩＮＰＵＴの補数である）、インバータ２０２は、入力としてＡを受け取り、出力としてＡ－ＢＡＲを生成する（Ａの補数であり、論理的にＩＮＰＵＴと同一である）。ここで、「１」値は、例えば１Ｖであり得る電圧ＶＤＤＬを有する。ＶＤＤＬは、低電圧のコア電源電圧であり得る。

【0006】

図３は、レベルシフタ１００の一例である先行技術のレベルシフタ３００を示す。レベルシフタ３００は、ＮＭＯＳトランジスタ３０１及び３０２、ＰＭＯＳトランジスタ３０３及び３０４、並びにインバータ３０５を含む。図２の信号Ａは、ＮＭＯＳトランジスタ３０１のゲートに提供され、図２の信号Ａ－ＢＡＲは、ＮＭＯＳトランジスタ３０２のゲートに提供される。

【0007】

Ａが高である場合、ＮＭＯＳトランジスタ３０１はオンになり、トランジスタ３０２はオフになる。インバータ３０５への入力は、ＮＭＯＳトランジスタ３０１を介してグラウンドへとプルされ、ＰＭＯＳトランジスタ３０４へのゲートをオンにすることにもなる。ＯＵＴＰＵＴとラベル付けされたインバータ３０５の出力は高になり、ここでは電圧ＶＤＤＨとなり、これは例えば２．５Ｖであり得る。ＶＤＤＨは、高電圧のコア電源電圧であり得る。

【0008】

Ａが低である場合、ＮＭＯＳトランジスタ３０１はオフになり、ＮＭＯＳトランジスタ３０２はオンになる。ＰＭＯＳトランジスタ３０３は、そのゲートがＮＭＯＳトランジスタ３０２を介してグラウンドへとプルされるためオンになり、それによってインバータ３０５への入力は、ＰＭＯＳトランジスタ３０３を介して高にプルされることになる。次いで、ＯＵＴＰＵＴは低になる。

【0009】

先行技術のレベルシフタ３００は、著しい制限を有する。具体的には、レベルシフタ３００は、約０．５ｎｓ未満の切り替え時間で動作することができない。最悪の場合、切り替え時間は、１ｎｓ以上にもなり得る。これは、それぞれのトランジスタの電流駆動能力における固有の変動性に起因する。加えて、図２の低供給電圧ＶＤＤＬが低すぎることからＡ及びＡ－ＢＡＲのピーク電圧が低すぎる場合、レベルシフタ３００は完全に失敗し得る。

【0010】

図４は、レベルシフタ１００の別の例であり、レベルシフタ３００よりも短い切り替え時間を有する先行技術のレベルシフタ４００を示す。レベルシフタ４００は、ＮＭＯＳトランジスタ４０１及び４０２と、ＰＭＯＳトランジスタ４０３、４０４、４０５、及び４０６と、インバータ４０７と、を含む。図２の信号Ａは、ＮＭＯＳトランジスタ４０１のゲート及びＰＭＯＳトランジスタ４０５のゲートに提供され、図２の信号Ａ－ＢＡＲは、ＮＭＯＳトランジスタ４０２のゲート及びＰＭＯＳトランジスタ４０６のゲートに提供される。

【0011】

Ａが高である場合、ＮＭＯＳトランジスタ４０１はオンになり、トランジスタ４０２はオフになり、ＰＭＯＳトランジスタ４０５はオフになり、ＰＭＯＳトランジスタ４０６はオンになる。インバータ４０７への入力は、ＮＭＯＳトランジスタ４０１を介してグラウンドへとプルされ、ＰＭＯＳトランジスタ４０４のゲートをプルダウンすることにもなり、それによってＰＭＯＳトランジスタ４０４はオンになり、次いで、ＰＭＯＳトランジスタ４０３のゲートが、ＰＭＯＳトランジスタ４０４及び４０６を介してＶＤＤＨへと高にプルされることになる。ＯＵＴＰＵＴとラベル付けされたインバータ４０７の出力は高になり、ここでは電圧ＶＤＤＨとなり、これは例えば２．５Ｖであり得る。

【0012】

Ａが低である場合、ＮＭＯＳトランジスタ４０１はオフになり、ＮＭＯＳトランジスタ４０２はオンになり、ＰＭＯＳトランジスタ４０５はオンになり、ＰＭＯＳトランジスタ４０６はオフになる。ＰＭＯＳトランジスタ４０３は、そのゲートがＮＭＯＳトランジスタ４０２を介してグラウンドへとプルされ、それによってインバータ４０７への入力は、ＰＭＯＳトランジスタ４０３及び４０５を介してＶＤＤＨへと高にプルされることになる。次いで、ＯＵＴＰＵＴは低になる。

【0013】

レベルシフタ４００はレベルシフタ３００よりも速い切り替え時間を有するが、レベルシフタ４００は依然として制限される。具体的には、切り替え時間を１ｎｓ未満に減少させることはできない。加えて、図２の低供給電圧ＶＤＤＬが低すぎることからＡ及びＡ－ＢＡＲのピーク電圧が低すぎる場合、レベルシフタ４００は完全に失敗し得る。

【0014】

必要とされるのは、先行技術で使用される同じコア電源電圧、ＶＤＤＬ及びＶＤＤＨを依然として使用しながら、その切り替え時間を１ｎｓ未満まで減少させることができる、改善されたレベルシフト設計である。

【発明の概要】

【0015】

改善されたレベルシフタが開示される。レベルシフタは、先行技術で使用されるコア電源電圧、ＶＤＤＬ及びＶＤＤＨを依然として使用しながら、１ｎｓ未満の切り替え時間を達成することができる。改善されたレベルシフタは、結合段階及びレベル切り替え段階を含む。

【0016】

【0017】

【0018】

【0019】

【0020】

【0021】

【0022】

【図面の簡単な説明】

【0023】

【図1】先行技術のレベルシフタを示す。

【図2】先行技術のインバータのセットを示す。

【図3】先行技術のレベルシフタを示す。

【図4】別の先行技術のレベルシフタを示す。

【図5】レベルシフタを示す。

【図6】図５のレベルシフタの結合段階を示す。

【図7】図５のレベルシフタのレベルシフト回路を示す。

【図8】レベルシフト方法を示す。

【発明を実施するための形態】

【0024】

図５は、結合段階６００及びレベルシフト段階７００を含むレベルシフタ５００を示す。レベルシフタ５００は、入力として「０」を受け取ると（「０」は第１の電圧である）、「０」、すなわち第１の電圧を出力し、入力として第２の電圧である第１の電圧領域（ＶＤＤＬ）の「１」を入力として受け取ると、第１又は第２の電圧とは異なる第３の電圧である第２の電圧領域（ＶＤＤＨ）の「１」を出力する。

【0025】

図６は、いずれも電圧ＶＤＤＬを出力する低電圧電源６１０によって電力供給される第１の回路６２１及び第２の回路６２２を含む、結合段階６００を示す。第１の回路６２１は、ＮＭＯＳトランジスタ６０２と、ＰＭＯＳトランジスタ６０４、６０６、及び６０８と、コンデンサ６１０と、を含む。第２の回路６２２は、ＮＭＯＳトランジスタ６０１と、ＰＭＯＳトランジスタ６０３、６０５、及び６０７と、コンデンサ６０９と、を含む。図２の信号Ａは、ＮＭＯＳトランジスタ６０１のゲート及びＰＭＯＳトランジスタ６０３のゲートに提供され、図２の信号Ａ－ＢＡＲは、ＮＭＯＳトランジスタ６０２のゲート及びＰＭＯＳトランジスタ６０４のゲートに提供される。

【0026】

ここで、第１の回路６２１の動作について説明する。Ａが高である場合、Ａ－ＢＡＲは低であり、ＮＭＯＳトランジスタ６０２はオフであり、ＰＭＯＳトランジスタ６０４はオンであり、ＰＭＯＳトランジスタ６０８はオフである。電圧ＡＡは、ＮＭＯＳトランジスタ６０２がオフであり、ＰＭＯＳトランジスタ６０８もオフであるため、浮遊することになり、かつ、コンデンサ６１０の任意の推定電荷は電源がない状態で消散するため、起動後の初期状態で約０Ｖとなる。

【0027】

Ａが高から低に切り替わると、Ａ－ＢＡＲは低から高に切り替わり、ＮＭＯＳトランジスタ６０２はオンになり、ＰＭＯＳトランジスタ６０４はオフになり、ＰＭＯＳトランジスタ６０８は、信号ＡがＰＭＯＳトランジスタ６０８のゲートに提供されるためオンになる。ＰＭＯＳトランジスタ６０６はまた、そのゲートがＮＭＯＳトランジスタ６０２を介してグラウンドへとプルされるためオンになる。ＰＭＯＳトランジスタ６０６がオンになり、ＰＭＯＳトランジスタ６０８を介してＶＤＤＬを提供する電源に結合されるため、コンデンサ６１０は充電を開始し、ＡＡとラベル付けされたノードは電圧ＶＤＤＬに近づくことになる。上記は、グラウンドに接続されているＮＭＯＳトランジスタ６０２のソースを有するものとして説明されてきたが、これは決して限定することを意味するものではなく、ＶＤＤＨに関連する任意の復帰電圧は、範囲を超えることなく、この文書全体を通してグラウンドの代わりに利用され得る。第１の電圧、すなわち、第２の電圧領域の「０」は、復帰電圧に近づく電圧である。

【0028】

次いで、Ａが低から高に切り替わると、Ａ－ＢＡＲは高から低に切り替わることになる。ＮＭＯＳトランジスタ６０２はオフになり、ＰＭＯＳトランジスタ６０４はオンになり、ＰＭＯＳトランジスタ６０８は、ＡがＰＭＯＳトランジスタ６０８のゲートに提供されるためオフになる。ＰＭＯＳトランジスタ６０６のゲートは、電圧ＡＡ（ＶＤＤＬで開始する）になり、オフになる。Ａは、コンデンサ６１０の上板を低から高（ＶＤＤＬである）に駆動しているため、ＡＡは、コンデンサ６１０によって２^*ＶＤＤＬに駆動されることになる。

【0029】

次いで、Ａが高から低に切り替わると、ＰＭＯＳトランジスタ６０８はオンになり、ＮＭＯＳトランジスタ６０２がオンになって、ＰＭＯＳトランジスタ６０６のゲートをグラウンドへとプルし、ＰＭＯＳトランジスタ６０６をオンにすることで、ノードＡＡを電圧ＶＤＤＬへとプルすることになる。

【0030】

ここで、第２の回路６２２の動作について説明する。Ａが低である場合、Ａ－ＢＡＲは高になり、ＮＭＯＳトランジスタ６０１はオフであり、ＰＭＯＳトランジスタ６０３はオンであり、ＰＭＯＳトランジスタ６０７は、Ａ－ＢＡＲがそのゲートに提供されるためオフである。電圧ＡＡ－ＢＡＲは、ＮＭＯＳトランジスタ６０１及びＰＭＯＳトランジスタ６０７の両方がオフであるため、浮遊することになり、かつ、コンデンサ６１０の任意の推定電荷は電源がない状態で消散するため、起動後の初期状態で約０Ｖとなる。

【0031】

Ａが低から高に切り替わると、Ａ－ＢＡＲは高から低に切り替わり、ＮＭＯＳトランジスタ６０１はオンになり、ＰＭＯＳトランジスタ６０３はオフになり、ＰＭＯＳトランジスタ６０７は、Ａ－ＢＡＲがそのゲートに提供されるためオンになる。ＰＭＯＳトランジスタ６０５はまた、そのゲートがＮＭＯＳトランジスタ６０１を介してグラウンドへとプルされるためオンになる。コンデンサ６０９の底板は、ＰＭＯＳトランジスタ６０７及び６０５を介してＶＤＤＬへとプルされ、ＡＡ－ＢＡＲとラベル付けされたノードは、電圧ＶＤＤＬを取得することになる。

【0032】

Ａが高から低に切り替わると、Ａ－ＢＡＲは低から高に切り替わり、ＮＭＯＳトランジスタ６０１はオフになり、ＰＭＯＳトランジスタ６０３はオンになり、ＰＭＯＳトランジスタ６０７は、Ａ－ＢＡＲがそのゲートに提供されるためオフになる。ＰＭＯＳトランジスタ６０５のゲートは、ＰＭＯＳトランジスタ６０３を介して電圧ＡＡ－ＢＡＲ（ＶＤＤＬで開始する）になり、したがってオフになる。Ａ－ＢＡＲは、コンデンサ６０９の上板を低から高（ＶＤＤＬである）に駆動しているため、ＡＡ－ＢＡＲは、コンデンサ６０９によって２^*ＶＤＤＬに駆動されることになる。

【0033】

次いで、Ａが低から高に切り替わると、Ａ－ＢＡＲは高から低に切り替わり、ＰＭＯＳトランジスタ６０７はオンになり、ＮＭＯＳトランジスタ６０１はオンになって、ＰＭＯＳトランジスタ６０５のゲートをグラウンドへとプルし、ＰＭＯＳトランジスタ６０５をオンにすることで、ノードＡＡ－ＢＡＲを、ＰＭＯＳトランジスタ６０５及び６０７を介して電圧ＶＤＤＬへとプルすることになる。

【0034】

このようにして、ノードＡＡはＶＤＤＬと２^*ＶＤＤＬとの間で発振し、ノードＡＡ－ＢＡＲは２^*ＶＤＤＬとＶＤＤＬとの間で発振することになる。

【0035】

図７は、ＮＭＯＳトランジスタ７０１、７０２、７０３、及び７０４、ＰＭＯＳトランジスタ７０５及び７０６、並びに電圧ＶＤＤＨを出力する高電源７１０を含むレベルシフト段階７００を示す。図２の信号Ａは、ＮＭＯＳトランジスタ７０１のゲート及びＮＭＯＳトランジスタ７０４の１つの端子に提供される。図２の信号Ａ－ＢＡＲは、ＮＭＯＳトランジスタ７０２のゲート及びＮＭＯＳトランジスタ７０３の１つの端子に提供される。図５のノードＡＡは、ＮＭＯＳトランジスタ７０３のゲートに提供され、図５のノードＡＡ－ＢＡＲは、ＮＭＯＳトランジスタ７０４のゲートに提供される。この場合も、ノードＡＡはＶＤＤＬと２^*ＶＤＤＬとの間で発振し、ノードＡＡ－ＢＡＲは２^*ＶＤＤＬとＶＤＤＬとの間で発振することになる。

【0036】

Ａが１（ＶＤＤＬ）から０に切り替わると、Ａ－ＢＡＲは０から１（ＶＤＤＬ）に切り替わり、ＡＡはＶＤＤＬになり、ＡＡ－ＢＡＲは２^*ＶＤＤＬになる。ＮＭＯＳトランジスタ７０１はオフになり、ＮＭＯＳトランジスタ７０２はオンになり、ＮＭＯＳトランジスタ７０３はオフになり（ＡＡ及びＡ－ＢＡＲが両方ともＶＤＤＬになるため）、ＮＭＯＳトランジスタ７０４はオンになる。これにより、ノードＯＵＴＰＵＴは、トランジスタ７０２及び７０４を介してグラウンドへとプルされることになる。

【0037】

Ａが０から１（ＶＤＤＬ）に切り替わると、Ａ－ＢＡＲは１から０に切り替わり、ＡＡは２^*ＶＤＤＬになり、ＡＡ－ＢＡＲはＶＤＤＬになる。ＮＭＯＳトランジスタ７０１はオンになり、ＮＭＯＳトランジスタ７０２はオフになり、ＮＭＯＳトランジスタ７０３はオンになり、ＮＭＯＳトランジスタ７０４はオフになり（Ａ及びＡＡ－ＢＡＲが両方ともＶＤＤＬになるため）、ＮＭＯＳトランジスタ７０４はオフになる。ＰＭＯＳトランジスタ７０６のゲートは、ＮＭＯＳトランジスタ７０１及び７０３を介してグラウンドへとプルされることになり、これにより、ＰＭＯＳトランジスタ７０６はオンになり、ＯＵＴＰＵＴがＶＤＤＨへとプルされることになる。

【0038】

特に、Ａが１から０に切り換わると、ＮＭＯＳトランジスタ７０４のオーバードライブ電圧は２倍の高さであるため、ＮＭＯＳトランジスタ７０２及び７０４は、レベルシフタ３００及び４００よりも速くノードＯＵＴＰＵＴをグラウンドへとプルすることができる。具体的には、プルダウンＮＭＯＳトランジスタ７０４のＶｇｓは２^*ＶＤＤＬであり、ＮＭＯＳトランジスタ３０２のＶｇｓ及びレベルシフタ４００のＮＭＯＳトランジスタ４０２のＶｇｓは、ＶＤＤＬのみである。その結果、レベルシフタ７００のＯＵＴＰＵＴは、レベルシフタ４００よりも速く「０」にプルされ得る。

【0039】

同様に、Ａが０から１に切り替わると、ＮＭＯＳトランジスタ７０３のオーバードライブ電圧は２倍の高さであるため、ＮＭＯＳトランジスタ７０１及び７０３は、レベルシフタ３００及び４００よりも速くＰＭＯＳトランジスタ７０６のゲートをグラウンドへとプルすることができる。その結果、ＯＵＴＰＵＴは、非常に短時間でＶＤＤＨへとプルされる。具体的には、プルダウンＮＭＯＳトランジスタ７０３のＶｇｓは２^*ＶＤＤＬであり、レベルシフタ３００のＮＭＯＳトランジスタ３０１のＶｇｓ及びレベルシフタ４００のＮＭＯＳトランジスタ４０１のＶｇｓはそれぞれＶＤＤＬのみである。その結果、ＰＭＯＳトランジスタ７０６のゲートは迅速に「０」へとプルダウンされ、ＯＵＴＰＵＴは、レベルシフタ３００及び４００よりも速くＶＤＤＨへとプルアップされることになる。

【0040】

すなわち、レベルシフタ５００は、レベルシフタ３００及び４００よりも速く切り替わることができ、これは、レベルシフタ５００に必要な切り替え時間は、レベルシフタ３００及び４００に必要な切り替え時間よりも小さいことを意味する。

【0041】

出願人は、先行技術のレベルシフタ３００及び４００に対してレベルシフタ５００のシフト速度を比較するための実験を行った。ＶＤＤＬ＝０．９４～１．２６Ｖ、ＶＤＤＨ＝１．４～２．７５Ｖ、及び温度＝－４０℃～１６０℃という条件では、Ａが０から１に切り替わるとき、レベルシフタ５００は３．５倍速く、Ａが１から０に切り替わるとき、５．７倍速かった。このように、レベルシフタ５００は、その切り替え時間においてレベルシフタ３００及び４００より少なくとも３．５倍速い。

【0042】

図８は、レベルシフタ５００を使用して実施され得るレベルシフト方法８００を示す。第１のステップは、第１の電圧領域の入力を受け取るステップであり、第１の電圧領域の「０」は第１の電圧（例えば、０Ｖ）であり、第１の電圧領域の「１」は第２の電圧（例えば、１Ｖ）である（ステップ８０１）。第２のステップは、第２の電圧の２倍に等しい切り替え電圧を生成するステップである（ステップ８０２）。第３のステップは、切り替え電圧を使用して第２の電圧領域の出力を生成するステップであって、第２の電圧領域の「０」は、第１の電圧であり、入力が「０」であるときに生成され、第２の電圧領域の「１」は、第３の電圧（例えば、２．５Ｖ）であり、入力が「１」であるときに生成される（ステップ８０３）。

【0043】

本明細書で使用される場合、「の上方に（over）」及び「に（on）」という用語は両方とも、「に直接」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「に間接的に」（中間材料、要素、又は間隙がそれらの間に配設されている）を包括的に含むことに留意されるべきである。同様に、「隣接した」という用語は、「直接隣接した」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「間接的に隣接した」（中間材料、要素、又は間隙がそれらの間に配設されている）を含み、「に取り付けられた」は、「に直接取り付けられた」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「に間接的に取り付けられた」（中間材料、要素、又は間隙がそれらの間に配設されている）を含み、「電気的に結合された」は、「に直接電気的に結合された」（要素を一緒に電気的に接続する中間材料又は要素がそれらの間にない）、及び「に間接的に電気的に結合された」（要素を一緒に電気的に接続する中間材料又は要素がそれらの間にある）を含む。例えば、要素を「基板の上方に」形成することは、その要素を基板に直接、中間材料／要素をそれらの間に伴わずに形成すること、及びその要素を基板に間接的に１つ以上の中間材料／要素をそれらの間に伴って形成することを含み得る。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】