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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-11-07
(45)【発行日】2023-11-15
(54)【発明の名称】Ａ／Ｄ変換回路
(51)【国際特許分類】
H03M 1/46 20060101AFI20231108BHJP
H03M 1/08 20060101ALI20231108BHJP
【ＦＩ】
H03M1/46
H03M1/08 A
【請求項の数】
2
(21)【出願番号】P 2021530353
(86)(22)【出願日】2019-07-05
(86)【国際出願番号】 JP2019026856
(87)【国際公開番号】W WO2021005654
(87)【国際公開日】2021-01-14
【審査請求日】2022-03-31
(73)【特許権者】
【識別番号】000106276
【氏名又は名称】サンケン電気株式会社
(74)【代理人】
【識別番号】100097113
【弁理士】
【氏名又は名称】堀 城之
(74)【代理人】
【識別番号】100162363
【弁理士】
【氏名又は名称】前島 幸彦
(72)【発明者】
【氏名】林 秀樹
【審査官】及川 尚人
(56)【参考文献】
【文献】米国特許出願公開第２０１９／００６８１７９（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１０／０２７１２４５（ＵＳ，Ａ１）
【文献】特開２０１４－０１１７６８（ＪＰ，Ａ）
【文献】特開２００５－２９５３１５（ＪＰ，Ａ）
【文献】特開２００２－３７４１６９（ＪＰ，Ａ）
【文献】特表２００８－５１６５１１（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０３Ｍ １／００－１／８８
(57)【特許請求の範囲】
【請求項1】
入力電位をサンプリング・ホールドした電位とデジタル値と参照電源とに基づき比較電位を生成するデジタル／アナログ変換器を備え、前記比較電位を前記参照電源に基づき生成された基準電位と比較し前記比較電位を前記デジタル値に変換し、変換された前記デジタル値を前記デジタル／アナログ変換器に出力するＡ／Ｄ変換回路であって、前記デジタル／アナログ変換器は、一端に前記比較電位が出力され複数ビットの下位ビットから上位ビットに行くに従って容量値が大きくなるコンデンサ、前記コンデンサの他端に前記入力電位が印加される第１スイッチ、前記コンデンサの他端と前記参照電源との間に第２スイッチと電流量制御素子との直列回路が前記複数ビットに対応して設けられた複数のビット回路と、
前記複数のビット回路の各ビット回路に設けられた前記電流量制御素子に流れる電流量を制御する電流量制御部とを備え、
前記電流量制御部は、前記デジタル値により各ビット回路において上位ビットから順に前記第２スイッチがオンされる場合に、前記コンデンサから前記参照電源に流れ込む電荷に比例するノイズ電流が許容値以上になるいずれかの前記ビット回路内の前記第２スイッチがオンとなる期間に前記いずれかの前記ビット回路内の前記電流量制御素子に電流制御電位を印加することで前記ノイズ電流を許容値未満に制限し、前記電流制御電位として前記ノイズ電流と時間との関係が長方形になるような電位を前記電流量制御素子に印加するＡ／Ｄ変換回路。
【請求項2】
前記電流量制御部は、前記電流制御電位として一定の電流制御電位よりも減少した電流制御電位を前記電流量制御素子に印加した後、前記一定の電流制御電位よりも増加した電流制御電位を前記電流量制御素子に印加する請求項１記載のＡ／Ｄ変換回路。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、逐次比較型のＡ／Ｄ変換回路に関する。
【背景技術】
【0002】
Ａ／Ｄ変換回路として、比較電位の生成に容量を含むデジタルアナログ変換器（以下、ＣＤＡＣと称する）を用いた逐次比較型のＡ／Ｄ変換回路が知られている。ＣＤＡＣは、図１３に示すように、１Ｃ、２Ｃ、４Ｃのように容量値が２ｎＣに重み付けされたコンデンサＣ１－Ｃ４と、スイッチｓｗＡ１－ｓｗＡ４，ｓｗＨ１－ｓｗＨ４，ｓｗＬ１－ｓｗＬ４、参照電源（ＶｒｅｆＨ／ＶｒｅｆＬ）、参照電源の１／２電位を生成する抵抗Ｒ１と抵抗Ｒ２とからなる直列回路とを有する。スイッチｓｗＡ１－ｓｗＡ４，ｓｗＨ１－ｓｗＨ４，ｓｗＬ１－ｓｗＬ４は、図１４に示すように、ＭＯＳ－ＦＥＴＭ１，Ｍ２とインバータＩＮ１とからなるアナログスイッチである。
【0003】
ＣＤＡＣは、例えば、３ビットのビット回路Ｄ２，Ｄ１，Ｄ０を有する。入力電位をＣＤＡＣに入力するためには、図１５に示すスイッチｓｗＡ１－ｓｗＡ４をオンする。入力電位を入力する動作を「サンプリング動作」と呼ぶ。この時、入力電位と比較電位とは、４Ｃ、２Ｃ、１Ｃ、１Ｃで示したコンデンサＣ４－Ｃ１を介して接続される。コンデンサＣ４－Ｃ１には、入力電位と比較電位との差による電荷が蓄積される。
【0004】
コンデンサＣ４－Ｃ１に蓄積された電荷により、スイッチｓｗＡ１－ｓｗＡ４をオフしても、図１６に太い実線で示すノードの電位は保存される。この動作を「ホールド動作」と呼ぶ。
【0005】
次に、図１７に示すように、ビット回路Ｄ２，Ｄ１，Ｄ０のそれぞれに設置したスイッチｓｗＨ１－ｓｗＨ３をオフし、スイッチｓｗＨ４をオンする。また、スイッチｓｗＬ１－ｓｗＬ３をオンし、スイッチｓｗＬ４をオフする。コンデンサＣ１－Ｃ４に参照電源ＶｒｅｆＨ又はＶｒｅｆＬを印加した時の比較電位を観測する。
【0006】
スイッチのオンの組み合わせを試し、比較電位がサンプリング動作時の参照電源の１／２電位と一致するスイッチの組み合わせを検索する。比較器が、例えば、ビット回路Ｄ２のスイッチｓｗＨ、ビット回路Ｄ１，Ｄ０のスイッチｓｗＬをオンした時に、比較電位を参照電源Ｖｒｅｆの１／２電位である基準電位と比較する。比較電位が参照電源Ｖｒｅｆの１／２電位である基準電位となった場合、比較器は、入力電位に対応するデジタル値は１００（２進数）である。即ち、ビット回路Ｄ２が「１」、ビット回路Ｄ１が「０」、ビット回路Ｄ０が「０」を出力する。これがＡ／Ｄ変換回路の変換結果である。
【先行技術文献】
【特許文献】
【0007】
【文献】特開平４－１２９３３２号公報
【発明の概要】
【発明が解決しようとする課題】
【0008】
このようなＡ／Ｄ変換回路の誤差を小さくするためには、ＣＤＡＣの出力電位の誤差を小さくする必要がある。ＣＤＡＣの出力電位の誤差を小さくするためには、参照電源ＶｒｅｆＨ，ＶｒｅｆＬの電位が意図した正しい電位である必要がある。ＣＤＡＣは、動作時に、参照電源にノイズ電流を注入する構造になっている。参照電源にノイズ電流を注入すると、参照電源には 参照電源が持つインピーダンス ×ノイズ電流 ＝ノイズ電圧のずれが生じる。このため、Ａ／Ｄ変換回路に誤差をもたらす。
【0009】
本発明の課題は、ノイズ電圧を小さく抑え、誤差を小さくすることができるＡ／Ｄ変換回路を提供することである。
【課題を解決するための手段】
【0010】
前記課題を解決するために、本発明のＡ／Ｄ変換回路は、入力電位をサンプリング・ホールドした電位とデジタル値と参照電源とに基づき比較電位を生成するデジタル／アナログ変換器を備え、前記比較電位を前記参照電源に基づき生成された基準電位と比較し前記比較電位を前記デジタル値に変換し、変換された前記デジタル値を前記デジタル／アナログ変換器に出力するＡ／Ｄ変換回路である。
【0011】
前記デジタル／アナログ変換器は、一端に前記比較電位が出力され複数ビットの下位ビットから上位ビットに行くに従って容量値が大きくなるコンデンサ、前記コンデンサの他端に前記入力電位が印加される第１スイッチ、前記コンデンサの他端と前記参照電源との間に第２スイッチと電流量制御素子との直列回路が前記複数ビットに対応して設けられた複数のビット回路と、前記複数のビット回路の各ビット回路に設けられた前記電流量制御素子に流れる電流量を制御する電流量制御部とを備え、前記電流量制御部は、前記デジタル値により各ビット回路において上位ビットから順に前記第２スイッチがオンされる場合に、前記コンデンサから前記参照電源に流れ込む電荷に比例するノイズ電流が許容値以上になるいずれかの前記ビット回路内の前記第２スイッチがオンとなる期間に前記いずれかの前記ビット回路内の前記電流量制御素子に電流制御電位を印加することで前記ノイズ電流を許容値未満に制限し、前記電流制御電位として前記ノイズ電流と時間との関係が長方形になるような電位を前記電流量制御素子に印加する。
【発明の効果】
【0012】
本発明によれば、デジタル値により各ビット回路において上位ビットから順に第２スイッチがオンされる場合に、ノイズ電流が許容値以上になるいずれかのビット回路内の第２スイッチがオンとなる期間に、いずれかのビット回路内の電流量制御素子に電流制御電位を印加することでノイズ電流を許容値未満に制限する。
【0013】
これにより、参照電源へのノイズ電流を許容値未満にすることができる。即ち、ノイズ電圧を小さく抑え、誤差を小さくすることができるＡ／Ｄ変換回路を提供することができる。
【図面の簡単な説明】
【0014】
【発明を実施するための形態】
【0015】
以下、実施形態のＡ／Ｄ変換回路を図面を参照しながら説明する。
【0016】
（第１の実施形態）
図１は第１の実施形態のＡ／Ｄ変換回路の全体構成図である。Ａ／Ｄ変換回路は、ＡＤＣ全体制御部１、ＣＤＡＣ１０、コンパレータ２０、逐次型比較データ生成器３０を備えている。
図１は第１の実施形態のＡ／Ｄ変換回路の全体構成図である。Ａ／Ｄ変換回路は、ＡＤＣ全体制御部１、ＣＤＡＣ１０、コンパレータ２０、逐次型比較データ生成器３０を備えている。
【0017】
ＡＤＣ全体制御部１は、ＡＤＣの全体を制御するもので、サンプリング制御信号ＳＣＳをＣＤＡＣ１０のスイッチｓｗＡ１－ｓｗＡ４に出力する。ＣＤＡＣ１０は、入力電位をサンプリングしコンデンサにホールドした電位とデジタル値と参照電源Ｖｒｅｆの電位に基づいて比較電位を生成する。
【0018】
コンパレータ２０は、ＣＤＡＣ１０からの比較電位と参照電源Ｖｒｅｆに基づいて生成された基準電位Ｖｒｅｆ／２を比較し比較電位をデジタル値に変換する。逐次型比較データ生成器３０は、コンパレータ２０で変換されたデジタル値を図示しないレジスタに記憶するとともにレジスタに記憶されたデジタル値をスイッチ信号ｓｗＨ，ｓｗＬとしてＣＤＡＣ１０に出力する。
【0019】
図２は第１の実施の形態のＡ／Ｄ変換回路内のＣＤＡＣの構成を示す図である。Ａ／Ｄ変換回路は、比較電位の生成に容量を含むＣＤＡＣを用いた逐次比較型のＡ／Ｄ変換回路である。
【0020】
ＣＤＡＣは、図１３に示すＣＤＡＣに対して、さらに、コンデンサＣ１－Ｃ４と参照電源ＶｒｅｆＨとの間にスイッチｓｗＨ１－ｓｗＨ４と電流量制御素子ＱＨ１－ＱＨ４とを設け、コンデンサＣ１－Ｃ４と参照電源ＶｒｅｆＬとの間にスイッチｓｗＬ１－ｓｗＬ４と電流量制御素子ＱＬ１－ＱＬ４とを設けていることを特徴とする。
【0021】
コンデンサＣ２－Ｃ４は、一端に比較電位が出力され複数ビットの下位ビットから上位ビットに行くに従って容量値が大きくなる。スイッチｓｗＡ１－ｓｗＡ４は、コンデンサＣ１－Ｃ４の他端に入力電位が印加される。
【0022】
コンデンサＣ４とスイッチｓｗＨ４と電流量制御素子ＱＨ４とスイッチｓｗＬ４と電流量制御素子ＱＬ４とを含むビット回路Ｄ２と、コンデンサＣ３とスイッチｓｗＨ３と電流量制御素子ＱＨ３とスイッチｓｗＬ３と電流量制御素子ＱＬ３とを含むビット回路Ｄ１と、コンデンサＣ２とスイッチｓｗＨ２と電流量制御素子ＱＨ２とスイッチｓｗＬ２と電流量制御素子ＱＬ２とを含むビット回路Ｄ０とが設けられている。
【0023】
電流量制御部１１は、電流量制御素子ＱＨ１－ＱＨ４，ＱＬ１－ＱＬ４に流れる電流量を制御する。電流量制御素子ＱＨ１－ＱＨ４，ＱＬ１－ＱＬ４は、例えば、ＭＯＳＦＥＴからなる。電流量制御素子ＱＨ１－ＱＨ４， ＱＬ１－ＱＬ４は、電流量制御素子Ｑ１－Ｑ４とも称する。
【0024】
スイッチｓｗＨ，ｓｗＬは、逐次型比較データ生成器３０からデジタル値1又は０を入力し、デジタル値1によりオンし、デジタル値０によりオフする。
【0025】
電流量制御部１１は、各ビット回路Ｄ２，Ｄ１，Ｄ０において上位ビットから順にスイッチｓｗＨ４、ｓｗＨ３、ｓｗＨ２、ｓｗＨ１の順（スイッチｓｗＬ４、ｓｗＬ３、ｓｗＬ２、ｓｗＬ１の順）でオンされる場合に、コンデンサＣ４、Ｃ３、Ｃ２、Ｃ１から参照電源ＶｒｅｆＨ（ＶｒｅｆＬ）に流れ込む電荷に比例するノイズ電流が許容値以上になるいずれかのビット回路、例えばビット回路Ｄ２内のスイッチｓｗＨ４（ｓｗＬ４）がオンとなる期間に、電流量制御素子ＱＨ４（ＱＬ４）に電流制御電位を印加することでノイズ電流を許容値未満に制限する。
【0026】
また、電流量制御部１１は、いずれかのビット回路Ｄ２を除くビット回路Ｄ１，Ｄ０内のスイッチｓｗＨ３，ｓｗＨ２（ｓｗＬ３，ｓｗＬ２）がオンとなる期間に、電流量制御素子ＱＨ４（ＱＬ４）をオンさせることで電流量を制限しないようにする。
【0027】
図３に参照電源Ｖｒｅｆと比較電位との間に設けられたコンデンサＣ４－Ｃ２とスイッチｓｗ４－ｓｗ２との直列回路をビット毎に設けたビット回路を示す。図４に上位ビットのビット回路から順にスイッチｓｗ４、ｓｗ３、ｓｗ２をオンした時にコンデンサＣ４、Ｃ３、Ｃ２から参照電源Ｖｒｅｆに流れ込む電荷に比例するノイズ電流の時間的な変化を示す。
【0028】
逐次比較型Ａ／Ｄ変換回路の動作は、まず、ＣＤＡＣを動作させ、比較電位を基準電位と比較し、次のＣＤＡＣのデジタル値を決める処理を繰返し行う。逐次比較型では、デジタル値を上位（値の大きい）のビットから求めて行くので、参照電源のノイズを考える場合に、図３に示すスイッチｓｗ４、ｓｗ３、ｓｗ２を順にオンするモデルで考えれば良い。
【0029】
スイッチｓｗ４、ｓｗ３、ｓｗ２を順にオンすると、コンデンサＣ４、Ｃ３、Ｃ２から４Ｃ、２Ｃ、１Ｃの電荷が参照電源Ｖｒｅｆに流れ込む。ＣＤＡＣのワースト・モデルでは、４Ｃ、２Ｃ、１Ｃの電荷量は４：２：１である。
【0030】
参照電源Ｖｒｅｆに流れ込む電荷量とノイズ電流が比例関係にあるならば、ノイズ電流、ノイズ電圧は、スイッチｓｗ４をオンした時のノイズ電流（ノイズ電圧）は４である時、スイッチｓｗ３をオンした時のノイズ電流（ノイズ電圧）は２であり、スイッチｓｗ２をオンした時のノイズ電流（ノイズ電圧）は１である。従って、ノイズを抑制するには、上位ビットの動作に着目する。
【0031】
図４では、許容電流を超えている場合を示している。時刻ｔ１に、上位ビットのスイッチｓｗ４をオンさせると、ノイズ電流が許容値を超えて流れ、時刻ｔ２でゼロになる。時刻ｔ３で比較電位と基準電位との電位比較を行う。時刻ｔ４に、スイッチｓｗ３をオンさせると、ノイズ電流が許容値以下で流れ、時刻ｔ５でゼロになる。
【0032】
時刻ｔ６で比較電位と基準電位との電位比較を行う。時刻ｔ７に、スイッチｓｗ２をオンさせると、ノイズ電流が許容値以下で流れ、時刻ｔ８でゼロになる。時刻ｔ９で比較電位と基準電位との電位比較を行う。
【0033】
このように、上位ビットのスイッチｓｗ４をオンさせると、ノイズ電流が許容値を超えるため、ノイズ誤差が大きくなる。このため、図５に示すようにスイッチｓｗ４、ｓｗ３、ｓｗ２と参照電源Ｖｒｅｆとの間に電流量制御素子Ｑ４、Ｑ３、Ｑ２を設けている。
【0034】
電流量制御部１１は、図５に示すように、上位ビットから順にスイッチｓｗ４、ｓｗ３、ｓｗ２の順でオンされる場合に、コンデンサＣ４、Ｃ３、Ｃ２から参照電源Ｖｒｅｆに流れ込む電荷に比例するノイズ電流が許容値以上になるビット回路Ｄ２内のスイッチｓｗ４がオンとなる期間（図６に示す時刻ｔ１１－ｔ１３）に、電流量制御素子Ｑ４に電流制御電位を印加することでコンデンサＣ４からのノイズ電流を許容値未満に制限する。
【0035】
これにより、参照電源Ｖｒｅｆへのノイズ電流を許容値未満にすることができる。即ち、ノイズ電圧を小さく抑え、誤差を小さくすることができるＡ／Ｄ変換回路を提供することができる。
【0036】
また、電流の制限を与えたビット回路Ｄ２の制定時間（正しい電位を出力するのに要する時間ｔ１２－ｔ１３）が大きくなるので、当該ビット回路の電位比較時刻を遅らせる処理を行なう。この処理にはＡ／Ｄ変換回路の変換速度を遅くする要素がある。しかし、全てのビットの変換が遅くなるのではなく、電流制限を与えたビット回路の制定時間のみが遅いので、参照電源のノイズの問題の解決が優先されるケースにおいて、従来技術に比べて、この処理には大きな利点がある。
【0037】
なお、電流の制限を当該ビットの切り替え期間で当該ビットの電流のみとした理由について、以下に説明する。ＣＤＡＣの各スイッチをオンさせるときに、一定の電流しか流れないようにしたスイッチｓｗ４、ｓｗ３、ｓｗ２を設置すれば、本発明と同じ効果を持つと思われるかもしれない。
【0038】
仮に、スイッチｓｗ４をオンした時にノイズ電流（ノイズ電圧）が許容値を超え、スイッチｓｗ３、ｓｗ２をオンしたときには問題がないケースを考える。スイッチｓｗ４のオン抵抗が電流を抑制する値に設計したとする。この設計は、本発明と同様に、スイッチｓｗ４をオンしたとき、ビット回路Ｄ２の制定時間を長くするのと引き換えにスイッチｓｗ４によるノイズ電流（ノイズ電圧）を抑制することができるだろう。
【0039】
しかし、この設計には問題がある。図７に示すように、スイッチｓｗ４のオン抵抗Ｒが大きいと、スイッチｓｗ３又はスイッチｓｗ２をオンオフする時にも制定時間が大きくなる。
【0040】
図７において、スイッチｓｗ３をオンして比較電位を下げるケースにおいて、本来、コンデンサＣ４の一端が参照電位であるべきであるが、大きな抵抗Ｒの存在により一時的に参照電位を超えた電位になる。このため、比較電位も一時的に誤った値になる。これは、参照電位からコンデンサＣ４の一端に電荷が注入されることで解消するが、抵抗Ｒが大きいと解消するのに時間がかかる。
【0041】
従って、ノイズ電流（ノイズ電圧）を抑制する目的でスイッチｓｗ４のオン抵抗を大きくすることは、スイッチｓｗ３、スイッチｓｗ２の切り替え時の制定時間を大きくする。
【0042】
このため、第１の実施形態では、電流量制御部１１は、スイッチｓｗ４がオンとなる期間に、電流量制御素子Ｑ４に電流制御電位を印加することでノイズ電流を許容値未満に制限し、スイッチｓｗ３，ｓｗ２がオンとなる期間に、電流量制御素子Ｑ４の電流量を制限しない。
【0043】
これにより、制定時間が大きくなるのは、電流を制限した時に限定される。電流を制限しない時に制定時間に影響を与えないようにすることで、従来技術よりも速い変換時間と小さいノイズとを両立したＡ／Ｄ変換回路を提供することができる。
【0044】
（第２の実施形態）
第１の実施形態のＡ／Ｄ変換回路では、ＣＤＡＣのスイッチをオンしてＣＤＡＣが動作を開始し、動作を完了するまでの期間、図８に示すように、電流量制御素子Ｑ１－Ｑ４に一定の電流制御電位を印加して、電流を抑制した。
第１の実施形態のＡ／Ｄ変換回路では、ＣＤＡＣのスイッチをオンしてＣＤＡＣが動作を開始し、動作を完了するまでの期間、図８に示すように、電流量制御素子Ｑ１－Ｑ４に一定の電流制御電位を印加して、電流を抑制した。
【0045】
この場合、電流量制御素子Ｑ１－Ｑ４は、抵抗のように振る舞い、電流を抑制する。その結果、大きな電流は流れないが、流れ終わる時間、即ち、図９に示すように、ＣＤＡＣの制定時間は長くなる。
【0046】
電流量制御素子Ｑ１－Ｑ４がオンしてから抵抗のように振る舞う場合、電流と時間の関係は、図６に示すように、直角三角形のような形になる。
【0047】
第２の実施の形態で解決したい課題は、ノイズ電流（ノイズ電圧）のピークを抑制することであるので、電流と時間との関係を長方形のような形にして、面積（電荷量）は同じであるが、高さ（電流のピーク）が低いのが望ましい。
【0048】
前記課題を解決するために、第２の実施形態のＡ／Ｄ変換回路は、図１０に示す一定電圧発生回路１１ａ、減電圧発生回路１１ｂ、増電圧発生回路１１ｃ、スイッチ１３を備えている。一定電圧発生回路１１ａ、減電圧発生回路１１ｂ、増電圧発生回路１１ｃは、電流量制御部１１内に設けられる。スイッチ１３は、一定電圧発生回路１１ａ、減電圧発生回路１１ｂ、増電圧発生回路１１ｃを切り替え選択する。
【0049】
【0050】
まず、一定電圧発生回路１１ａは、時刻ｔ１１前に、図１１に示す一定の電流制御電位Ｖａをスイッチ１３を介して電流量制御素子Ｑ４に印加する。次に、時刻ｔ１１に、減電圧発生回路１１ｂは、電流制御電位Ｖａよりも減少した電流制御電位Ｖｂをスイッチ１３を介して電流量制御素子Ｑ４に印加する。
【0051】
次に、時刻ｔ１２に、増電圧発生回路１１ｃは、電流制御電位Ｖａよりも増加した電流制御電位Ｖｃをスイッチ１３を介して電流量制御素子Ｑ４に印加する。
【0052】
このため、電流と時間との関係が長方形のような形になり、面積（電荷量）は同じであるが、高さ（電流のピーク）が低くなる。
【0053】
これにより、図１２に示すように、電流制御電位を一定にして可変制御しない場合の制定時間と、電流制御電位を可変制御する場合の制定時間とが略同じとなる。従って、ＣＤＡＣの制定時間、よって、Ａ／Ｄ変換回路の変換時間を損なうことなく、ノイズ電流（ノイズ電圧）の小さいＡ／Ｄ変換回路を実現することができる。
【産業上の利用可能性】
【0054】
本発明は、ＣＤＡＣに適用可能である。
【符号の説明】
【0055】
１ ＡＤＣ全体制御部
１０ ＣＤＡＣ
１１ 電流量制御部
２０ コンパレータ
３０ 逐次型比較データ生成器
Ｃ１－Ｃ４ コンデンサ
ｓｗＡ０－ｓｗＡ４，ｓｗＨ１－ｓｗＨ４，ｓｗＬ１－ｓｗＬ４ スイッチ
ＱＨ１－ＱＨ４，ＱＬ１－ＱＬ４ 電流量制御素子
ＶｒｅｆＨ，ＶｒｅｆＬ 参照電源
１０ ＣＤＡＣ
１１ 電流量制御部
２０ コンパレータ
３０ 逐次型比較データ生成器
Ｃ１－Ｃ４ コンデンサ
ｓｗＡ０－ｓｗＡ４，ｓｗＨ１－ｓｗＨ４，ｓｗＬ１－ｓｗＬ４ スイッチ
ＱＨ１－ＱＨ４，ＱＬ１－ＱＬ４ 電流量制御素子
ＶｒｅｆＨ，ＶｒｅｆＬ 参照電源
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】