特許7381145IP Force 特許公報全文掲載

ホーム > 特許ランキング > ユニサンティス　エレクトロニクス　シンガポール　プライベート　リミテッド > 特許7381145

技術分野

メモリ素子を有する半導体装置

発明が解決しようとする課題[発明の詳細な説明]から抜粋

ＳＧＴを用いたメモリ装置でキャパシタを無くした、１個のトランジスタ型のＤＲＡＭ（ゲインセル）では、ワード線とフローティング状態のＳＧＴのボディとの容量結合カップリングが大きく、データ読み出し時や書き込み時にワード線の電位を振幅させると、直接ＳＧＴボディへのノイズとして、伝達されてしまう問題点があった。この結果、誤読み出しや記憶データの誤った書き換えの問題を引き起こし、キャパシタを無くした１トランジスタ型のＤＲＡＭ（ゲインセル）の実用化が困難となっていた。そして、問題を解決すると共に、メモリセルと、同一基板上に、メモリセルを駆動するための周辺回路を高密度で、且つ低コストで形成する必要がある。

課題を解決するための手段[発明の詳細な説明]から抜粋

の課題を解決するために、本発明に係るメモリ装置は、 基板に対して、中心軸が垂直方向、又は水平方向にある第１の半導体母体と、 前記第１の半導体母体の両端に繋がる第１の不純物層と、第２の不純物層と、 前記第１の半導体母体の一部を囲こむ、前記第１の不純物層側の第１のゲート絶縁層と、 前記第１のゲート絶縁層と、前記第２の不純物層と、の間の前記第１の半導体母体を囲こむ、前記第２の不・・・　続きを知財ポータルサイト IP Force にログインして見る

この特許の権利範囲[特許請求の範囲]

知財ポータルサイト IP Force にログインして確認する (無料)

この特許公報に記載されている図面[図面の簡単な説明]から抜粋

【図1】 第１ダイナミック フラッシュメモリ装置の構造を示す図である。
【図2】 第１ダイナミック フラッシュメモリ装置の消去動作メカニズムを説明するための図である。
【図3】 第１ダイナミック フラッシュメモリ装置の書込み動作メカニズムを説明するための図である。
【図4A】 第１ダイナミック フラッシュメモリ装置の読出し動作メカニズムを説明するための図である。
【図4B】 第１ダイナミック フラッシュメモリ装置の読出し動作メカニズムを説明するための図である。
【図5】 第２ダイナミック フラッシュ メモリセルの構造を説明するための図である。
【図6】 第３ダイナミック フラッシュ メモリセルの構造を説明するための図である。
【図7】 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの書込み動作を示す図である。
【図8】 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの動作上の問題点を説明するための図である。
【図9】 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの読出し動作を示す図である。

代表図 図1本件の代表的な図

１ 基板 ２０ Ｐ層 ２、２２ａ、２２ｂ、２２ｃ、２２ｄ Ｓｉ柱 ３ａ、３ｂ、２１、２３ａ、２３ｂ、２３ｃ、２３ｄ Ｎ+層 ４ａ 第１のゲート絶縁層 ４ｂ 第２のゲート絶縁層 ５ａ 第１のゲート導体層 ５ｂ 第２のゲート導体層 ５ｃ 第３のゲート導体層 ６ 絶縁層 ７ チャネル領域 ７ａ 第１のチャネル層 ７ｂ 第２のチャネル層 １１ 正孔群 １２ａ、１２ｂ 反転層 １３ ピンチオフ点 ＳＬ ソース線 ＰＬ１ 第１のプレート線 ＰＬ２ 第２のプレート線 ＷＬ ワード線 ＢＬ ビット線 ２７ａ、２７ｂ ＨｆＯ2層 ２８ａ１、２８ａ２、２８ｂ１、２８ｂ２、２８Ａ１、２８Ｂ１，２８Ａ２、３６ａ、３６ｂ ＴｉＮ層 ２６、３３、３７ ＳｉＯ2層 ４０ａ、４０ｂ 配線金属層

全ての図面はログインすると無料で閲覧できます。ログイン・ユーザー登録

［広告欄］

ログインすれば広告は減ります

ログインすれば広告は減ります

Copyright © Science Impact Inc. All Rights Reserved.