▶ ユニサンティス エレクトロニクス シンガポール プライベート リミテッドの特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-11-07
(45)【発行日】2023-11-15
(54)【発明の名称】メモリ素子を有する半導体装置
(51)【国際特許分類】
H10B 12/00 20230101AFI20231108BHJP
H10B 41/30 20230101ALI20231108BHJP
H10B 43/30 20230101ALI20231108BHJP
H10B 99/00 20230101ALI20231108BHJP
【ＦＩ】
H10B12/00 801
H10B41/30
H10B43/30
H10B99/00 451
【請求項の数】
9
(21)【出願番号】P 2022556246
(86)(22)【出願日】2021-04-06
(86)【国際出願番号】 JP2021014601
(87)【国際公開番号】W WO2022215157
(87)【国際公開日】2022-10-13
【審査請求日】2022-09-16
(73)【特許権者】
【識別番号】311014428
【氏名又は名称】ユニサンティス エレクトロニクス シンガポール プライベート リミテッド
【氏名又は名称原語表記】Ｕｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ．
(74)【代理人】
【識別番号】100094569
【弁理士】
【氏名又は名称】田中 伸一郎
(74)【代理人】
【識別番号】100109070
【弁理士】
【氏名又は名称】須田 洋之
(74)【代理人】
【識別番号】100067013
【弁理士】
【氏名又は名称】大塚 文昭
(74)【代理人】
【識別番号】100086771
【弁理士】
【氏名又は名称】西島 孝喜
(74)【代理人】
【識別番号】100109335
【弁理士】
【氏名又は名称】上杉 浩
(72)【発明者】
【氏名】原田 望
(72)【発明者】
【氏名】作井 康司
【審査官】宮本 博司
(56)【参考文献】
【文献】特表２０１０－５１９７７０（ＪＰ，Ａ）
【文献】特開２００３－１８８２７９（ＪＰ，Ａ）
【文献】特開２００８－１４７５１４（ＪＰ，Ａ）
【文献】米国特許出願公開第２０２０／０１３５８６３（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１７／０３３０６２３（ＵＳ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ１０Ｂ １２／００
Ｈ１０Ｂ ４３／３０
Ｈ１０Ｂ ９９／００
Ｈ１０Ｂ ４１／３０
(57)【特許請求の範囲】
【請求項1】
基板に対して、中心軸が垂直方向、又は水平方向にある第１の半導体母体と、前記第１の半導体母体の両端に繋がる第１の不純物層と、第２の不純物層と、
前記第１の半導体母体の一部を囲こむ、前記第１の不純物層側の第１のゲート絶縁層と、
前記第１のゲート絶縁層と、前記第２の不純物層と、の間の前記第１の半導体母体を囲こむ、前記第２の不純物層側の第２のゲート絶縁層と、
前記第１のゲート絶縁層の外周の第１の領域を囲んだ第１のゲート導体層と、
水平断面視において、前記第１のゲート導体層と分離して、前記第１のゲート絶縁層の外周の前記第１の領域と異なる第２の領域を囲んだ第２のゲート導体層と、
前記第２のゲート絶縁層を囲んだ第３のゲート導体層と、
前記第１のゲート導体層と前記第３のゲート導体層の間、及び、前記第２のゲート導体層と前記第３のゲート導体層との間にある第１の絶縁層と、を含み、
前記第１の不純物層と、前記第２の不純物層と、前記第１のゲート導体層と、前記第２のゲート導体層と、前記第３のゲート導体層に印加する電圧を制御して、前記第１の半導体母体内に、前記第１の不純物層と前記第２の不純物層との間に流す電流によるインパクトイオン化現象、またはゲート誘起ドレインリーク電流により発生させた電子群及び正孔群の内、前記電子群を、前記第１の不純物層、または前記第２の不純物層の一方、又は両方から、除去して、
前記正孔群の一部または全てを、前記第１の半導体母体内に残存させる、メモリ書き込み動作と、前記第１の不純物層と、前記第２の不純物層の一方もしくは両方から、前記正孔群のうちの残存正孔群を抜きとる、メモリ消去動作とを行う、
ことを特徴とする半導体素子を有したメモリ装置。
【請求項2】
前記第２のゲート導体層に、前記第１のゲート導体層より低電圧を印加して、前記インパクトイオン化現象、または前記ゲート誘起ドレインリーク電流により発生させた前記正孔群を、前記第２のゲート導体層寄りの前記第１の半導体母体に蓄積させる動作を行う、ことを特徴とする請求項１に記載の半導体素子を有したメモリ装置。
【請求項3】
前記第１の不純物層に繋がる配線は、ソース線であり、前記第２の不純物層に繋がる配線はビット線であり、前記第１のゲート導体層に繋がる配線が、第１の駆動制御線であり、前記第２のゲート導体層に繋がる配線が、第２の駆動制御線であり、前記第３のゲート導体層に繋がる配線がワード線であり、前記ソース線と、前記ビット線と、前記第１の駆動制御線と、前記第２の駆動制御線と、前記ワード線とに印加する電圧により、前記メモリ消去動作と、前記メモリ書き込み動作と、を行う、
ことを特徴とする請求項１に記載の半導体素子を有したメモリ装置。
【請求項4】
前記第１のゲート導体層と前記第１の半導体母体との間のゲート容量と、前記第２のゲート導体層と前記第１の半導体母体との間のゲート容量とを合計した第１のゲート容量は、前記第３のゲート導体層と前記第１の半導体母体との間の第２のゲート容量よりも大きい、ことを特徴とする請求項１に記載の半導体素子を有したメモリ装置。
【請求項5】
それぞれが前記基板に対して垂直方向に形成された請求項１に記載のメモリ装置からなる少なくとも第１乃至第４のメモリ装置を含み、前記第１及び第２のメモリ装置は、平面視において、第１の直線上に並び、前記第３のメモリ装置は、平面視において、前記第１の直線と平行な第２の直線上に並び、且つ前記第１のメモリ装置に隣接し、そして、前記第４のメモリ装置は、前記第２の直線上に、前記第３のメモリ装置と、前記第２のメモリ装置に隣接して並び、前記第１乃至第４のメモリ装置の前記第１の不純物層は前記基板側において電気的に接続されており、
前記第１のメモリ装置の前記第１のゲート導体層と、前記第２のメモリ装置の前記第１のゲート導体層とを接続し、且つ前記第１の直線と平行に延伸する第４のゲート導体層と、
前記第１のメモリ装置の前記第２のゲート導体層と、前記第２のメモリ装置の前記第２のゲート導体層とを接続し、且つ前記第１の直線と平行に延伸する第５のゲート導体層と、
前記第３のメモリ装置の前記第１のゲート導体層と、前記第４のメモリ装置の前記第１のゲート導体層とを接続し、且つ前記第１の直線と平行に延伸する第６のゲート導体層と、
前記第３のメモリ装置の前記第２のゲート導体層と、前記第４のメモリ装置の前記第２のゲート導体層とを接続し、且つ前記第１の直線と平行に延伸する第７のゲート導体層と、
前記第１のメモリ装置の前記第３のゲート導体層と、前記第２のメモリ装置の前記第３のゲート導体層とを接続し、且つ前記第１の直線と平行に延伸する第８のゲート導体層と、
前記第３のメモリ装置の前記第３のゲート導体層と、前記第４のメモリ装置の前記第３のゲート導体層とを接続し、且つ前記第１の直線と平行に延伸する第９のゲート導体層と、
前記第１のメモリ装置の頂部の前記第２の不純物層と、前記第３のメモリ装置の頂部の前記第２の不純物層を接続する第１の導体配線層と、
前記第２のメモリ装置の頂部の前記第２の不純物層と、前記第４のメモリ装置の頂部の前記第２の不純物層を接続する第２の導体配線層と、を有する、
ことを特徴とする半導体素子を有したメモリ装置。
【請求項6】
前記第４のゲート導体層と、前記第６のゲート導体層と、に供給される駆動電圧が前記第１のゲート導体層に供給される駆動電圧に同期し、前記第５のゲート導体層と、前記第７のゲート導体層と、に供給される駆動電圧が前記第２のゲート導体層に供給される駆動電圧に同期している、
ことを特徴とする請求項５に記載の半導体素子を有したメモリ装置。
【請求項7】
前記第５のゲート導体層と、前記第６のゲート導体層と、が繋がり第１０のゲート導体層となり、前記第４のゲート導体層と、前記第７のゲート導体層と、が前記第１のゲート導体層に供給される駆動電圧に同期し、前記第１０のゲート導体層が、前記第２のゲート導体層に供給される駆動電圧に同期している、
ことを特徴とする請求項５に記載の半導体素子を有したメモリ装置
【請求項8】
前記第１のゲート導体層は、前記第１のゲート絶縁層の前記第１の領域を覆った第１の導体層と、前記第１の導体層を覆った第１の配線導体層と、からなり、前記第２のゲート導体層は、前記第１のゲート絶縁層の前記第２の領域を覆った第２の導体層と、前記第２の導体層を覆った第２の配線導体層からなる、
ことを特徴とする請求項１に記載の半導体素子を有したメモリ装置。
【請求項9】
前記第３のゲート導体層は、前記第２のゲート絶縁層を覆った第３の導体層と、前記第３の導体層を覆った第３の配線導体層と、からなることを特徴とする請求項１に記載の半導体素子を有したメモリ装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、メモリ素子を有する半導体装置に関する。
【背景技術】
【0002】
近年、ＬＳＩ（Large Scale Integration)技術開発において、メモリ素子を有する半導体装置の高集積化と高性能化が求められている。
【0003】
通常のプレナー型ＭＯＳトランジスタでは、チャネルが半導体基板の上表面に沿う水平方向に延在する。これに対して、ＳＧＴのチャネルは、半導体基板の上表面に対して垂直な方向に延在する（例えば、特許文献１、非特許文献１を参照）。このため、ＳＧＴはプレナー型ＭＯＳトランジスタと比べ、半導体装置の高密度化が可能である。このＳＧＴを選択トランジスタとして用いて、キャパシタを接続したＤＲＡＭ（Dynamic Random Access Memory、例えば、非特許文献２を参照）、抵抗変化素子を接続したＰＣＭ（Phase Change Memory、例えば、非特許文献３を参照）、ＲＲＡＭ（Resistive Random Access Memory、例えば、非特許文献４を参照)、電流により磁気スピンの向きを変化させて抵抗を変化させるＭＲＡＭ（Magneto-resistive Random Access Memory、例えば、非特許文献５を参照）などの高集積化を行うことができる。また、キャパシタを有しない、１個のＭＯＳトランジスタで構成された、ＤＲＡＭメモリセル（非特許文献６を参照）などがある。本願は、抵抗変化素子やキャパシタを有しない、ＭＯＳトランジスタのみで構成可能な、ダイナミック フラッシュ メモリを有する半導体装置に関する。
【0004】
【0005】
図７にＤＲＡＭメモリセルの書込み動作を示す。図７（ａ）は、“１”書込み状態を示している。ここで、メモリセルは、ＳＯＩ基板１０１に形成され、ソース線ＳＬが接続されるソースN+層１０３（以下、ドナー不純物を高濃度で含む半導体領域を「N+層」と称する）、ビット線ＢＬが接続されるドレインN+層１０４、ワード線ＷＬが接続されるゲート導電層１０５、ＭＯＳトランジスタ１１０ａのフローティングボディ（Floating Body）１０２により構成され、キャパシタを有さず、ＭＯＳトランジスタ１１０ａが１個でＤＲＡＭのメモリセルが構成されている。なお、フローティングボディ１０２直下には、ＳＯＩ基板のＳｉＯ2層１０１が接している。この１個のＭＯＳトランジスタ１１０ａで構成されたメモリセルの“１”書込みを行う際には、ＭＯＳトランジスタ１１０ａを飽和領域で動作させる。すなわち、ソースN+層１０３から延びる電子のチャネル１０７には、ピンチオフ点１０８があり、ビット線が接続しているドレインN+層１０４までには、到達していない。このようにドレインN+層１０４に接続されたビット線ＢＬとゲート導電層１０５に接続されたワード線ＷＬを共に高電圧にして、ゲート電圧をドレイン電圧の約１／２程度で、ＭＯＳトランジスタ１１０ａを動作させると、ドレインN+層１０４近傍のピンチオフ点１０８において、電界強度が最大となる。この結果、ソースN+層１０３からドレインN+層１０４に向かって流れる加速された電子は、Ｓｉの格子に衝突して、その時に失う運動エネルギーによって、電子・正孔対が生成される。発生した大部分の電子（図示せず）は、ドレインN+層１０４に到達する。また、ごく一部のとても熱い電子は、ゲート酸化膜１０９を飛び越えて、ゲート導電層１０５に到達する。そして、同時に発生した正孔１０６は、フローティングボディ１０２を充電する。この場合、発生した正孔は、フローティングボディ１０２がＰ型Ｓｉのため、多数キャリアの増分として、寄与する。フローティングボディ１０２は、生成された正孔１０６で満たされ、フローティングボディ１０２の電圧がソースN+層１０３よりもＶｂ以上に高くなると、さらに生成された正孔は、ソースN+層１０３に放電する。ここで、Ｖｂは、ソースN+層１０３とＰ層のフローティングボディ１０２との間のＰＮ接合のビルトイン電圧であり、約０．７Ｖである。図７（ｂ）には、生成された正孔１０６でフローティングボディ１０２が飽和充電された様子を示している。
【0006】
次に、図７（ｃ）を用いて、メモリセル１１０の“０”書込み動作を説明する。共通な選択ワード線ＷＬに対して、ランダムに“１”書込みのメモリセル１１０ａと“０”書込みのメモリセル１１０ｂが存在する。図７（ｃ）では、“１”書込み状態から“０”書込み状態に書き換わる様子を示している。“０”書込み時には、ビット線ＢＬの電圧を負バイアスにして、ドレインN+層１０４とＰ層のフローティングボディ１０２との間のＰＮ接合を順バイアスにする。この結果、フローティングボディ１０２に予め前サイクルで生成された正孔１０６は、ビット線ＢＬに接続されたドレインN+層１０４に流れる。書込み動作が終了すると、生成された正孔１０６で満たされたメモリセル１１０ａ（図７（ｂ））と、生成された正孔が吐き出されたメモリセル１１０ｂ（図７（ｃ））の２つのメモリセルの状態が得られる。正孔１０６で満たされたメモリセル１１０ａのフローティングボディ１０２の電位は、生成された正孔がいないフローティングボディ１０２よりも高くなる。したがって、メモリセル１１０ａのしきい値電圧は、メモリセル１１０ｂのしきい値電圧よりも低くなる。その様子を図７（ｄ）に示す。
【0007】
次に、この１個のＭＯＳトランジスタで構成されたメモリセルの動作上の問題点を、図８を用いて説明する。図８（ａ）で示したように、フローティングボディ１０２の容量ＣFBは、ワード線の接続されたゲートとフローティングボディ１０２との間の容量ＣWLと、ソース線の接続されたソースN+層１０３とフローティングボディ１０２との間のＰＮ接合の接合容量CSLと、ビット線の接続されたドレインN+層１０３とフローティングボディ１０２との間のＰＮ接合の接合容量CBLとの総和で、
CFB = CWL ＋ CBL ＋ CSL （１）
で表される。したがって、書込み時にワード線電圧ＶWLが振幅すると、メモリセルの記憶ノード（接点）となるフローティングボディ１０２の電圧も、その影響を受ける。その様子を図８（ｂ）に示している。書込み時にワード線電圧ＶWLが０ＶからＶProgWLに上昇すると、フローティングボディ１０２の電圧ＶFBは、ワード線電圧が変化する前の初期状態の電圧ＶFB1からＶFB2へ、ワード線との容量結合によって上昇する。その電圧変化量ΔＶFBは、
ΔＶFB ＝ ＶFB2 － ＶFB1
＝ ＣWL / (ＣWL ＋ ＣBL ＋ ＣSL) × VProgWL （２）
で表される。
ここで、
β＝ ＣWL / (ＣWL ＋ ＣBL ＋ ＣSL) （３）
で表され、βをカップリング率と呼ぶ。このようなメモリセルにおいて、ＣWLの寄与率が大きく、例えば、ＣWL：ＣBL：ＣSL＝８：１：１である。この場合、β＝０．８となる。ワード線が、例えば、書込み時の５Ｖから、書込み終了後に０Ｖになると、ワード線とフローティングボディ１０２との容量結合によって、フローティングボディ１０２が、５Ｖ×β＝４Ｖも振幅ノイズを受ける。このため、書込み時のフローティングボディ“１”電位と“０”電位との電位差マージンを十分に取れない問題点があった。
CFB = CWL ＋ CBL ＋ CSL （１）
で表される。したがって、書込み時にワード線電圧ＶWLが振幅すると、メモリセルの記憶ノード（接点）となるフローティングボディ１０２の電圧も、その影響を受ける。その様子を図８（ｂ）に示している。書込み時にワード線電圧ＶWLが０ＶからＶProgWLに上昇すると、フローティングボディ１０２の電圧ＶFBは、ワード線電圧が変化する前の初期状態の電圧ＶFB1からＶFB2へ、ワード線との容量結合によって上昇する。その電圧変化量ΔＶFBは、
ΔＶFB ＝ ＶFB2 － ＶFB1
＝ ＣWL / (ＣWL ＋ ＣBL ＋ ＣSL) × VProgWL （２）
で表される。
ここで、
β＝ ＣWL / (ＣWL ＋ ＣBL ＋ ＣSL) （３）
で表され、βをカップリング率と呼ぶ。このようなメモリセルにおいて、ＣWLの寄与率が大きく、例えば、ＣWL：ＣBL：ＣSL＝８：１：１である。この場合、β＝０．８となる。ワード線が、例えば、書込み時の５Ｖから、書込み終了後に０Ｖになると、ワード線とフローティングボディ１０２との容量結合によって、フローティングボディ１０２が、５Ｖ×β＝４Ｖも振幅ノイズを受ける。このため、書込み時のフローティングボディ“１”電位と“０”電位との電位差マージンを十分に取れない問題点があった。
【0008】
図９に読出し動作を示す。図９（ａ）は、“１”書込み状態を、図９（ｂ）は、“０”書込み状態を示している。しかし、実際には、“１”書込みでフローティングボディ１０２にＶｂが書き込まれていても、書込み終了でワード線が０Ｖに戻ると、フローティングボディ１０２は、負バイアスに引き下げられる。“０”が書かれる際には、さらに深く負バイアスになってしまうため、書込みの際に“１”と“０”との電位差マージンを十分に大きく出来ない。この動作マージンが小さいことが、本ＤＲＡＭメモリセルの大きい問題であった。そして、このＤＲＡＭメモリセルを駆動するための周辺回路を同一基板上に、如何に形成するかが課題である。
【先行技術文献】
【特許文献】
【0009】
【文献】特開平２－１８８９６６号公報
【文献】特開平３－１７１７６８号公報
【文献】特許第３９５７７７４号公報
【非特許文献】
【0010】
【文献】Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991)
【文献】H. Chung, H. Kim, H. Kim, K. Kim, S. Kim, K. Dong, J. Kim, Y.C. Oh, Y. Hwang, H. Hong, G. Jin, and C. Chung: “4F2 DRAM Cell with Vertical Pillar Transistor(VPT),” 2011 Proceeding of the European Solid-State Device Research Conference, (2011)
【文献】H. S. Philip Wong, S. Raoux, S. Kim, Jiale Liang, J. R. Reifenberg, B. Rajendran, M. Asheghi and K. E. Goodson: “Phase Change Memory,” Proceeding of IEEE, Vol.98, No 12, December, pp.2201-2227 (2010)
【文献】T. Tsunoda, K .Kinoshita, H. Noshiro, Y. Yamazaki, T. Iizuka, Y. Ito, A. Takahashi, A. Okano, Y. Sato, T. Fukano, M. Aoki, and Y. Sugiyama : “Low Power and high Speed Switching of Ti-doped NiO ReRAM under the Unipolar Voltage Source of less than 3V,” IEDM (2007)
【文献】W. Kang, L. Zhang, J. Klein, Y. Zhang, D. Ravelosona, and W. Zhao: “Reconfigurable Codesign of STT-MRAM Under Process Variations in Deeply Scaled Technology,” IEEE Transaction on Electron Devices, pp.1-9 (2015)
【文献】M. G. Ertosum, K. Lim, C. Park, J. Oh, P. Kirsch, and K. C. Saraswat : “Novel Capacitorless Single-Transistor Charge-Trap DRAM (1T CT DRAM) Utilizing Electron,” IEEE Electron Device Letter, Vol. 31, No.5, pp.405-407 (2010)
【文献】J. Wan, L. Rojer, A. Zaslavsky, and S. Critoloveanu: “A Compact Capacitor-Less High-Speed DRAM Using Field Effect-Controlled Charge Regeneration,” Electron Device Letters, Vol. 35, No.2, pp.179-181 (2012)
【文献】T. Ohsawa, K. Fujita, T. Higashi, Y. Iwata, T. Kajiyama, Y. Asao, and K. Sunouchi: “Memory design using a one-transistor gain cell on SOI,” IEEE JSSC, vol.37, No.11, pp1510-1522 (2002).
【文献】T. Shino, N. Kusunoki, T. Higashi, T. Ohsawa, K. Fujita, K. Hatsuda, N. Ikumi, F. Matsuoka, Y. Kajitani, R. Fukuda, Y. Watanabe, Y. Minami, A. Sakamoto, J. Nishimura, H. Nakajima, M. Morikado, K. Inoh, T. Hamamoto, A. Nitayama: “Floating Body RAM Technology and its Scalability to 32nm Node and Beyond,” IEEE IEDM (2006).
【文献】E. Yoshida: “A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory,” IEEE IEDM (2006).
【文献】E. Yoshida, and T. Tanaka: “A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory,” IEEE Transactions on Electron Devices, Vol. 53, No. 4, pp. 692-697,Apr. 2006.
【文献】J. Y. Song, W. Y. Choi, J. H. Park, J. D. Lee, and B-G. Park: “Design Optimization of Gate-All-Around (GAA) MOSFETs,” IEEE Trans. Electron Devices, vol. 5, no. 3, pp.186-191, May 2006.
【文献】N. Loubet, et al.: “Stacked Nanosheet Gate-All-Around Transistor to Enable Scaling Beyond FinFET,” 2017 IEEE Symposium on VLSI Technology Digest of Technical Papers, T17-5, T230-T231, June 2017.
【文献】H. Jiang, N. Xu, B. Chen, L. Zeng1, Y. He, G. Du, X. Liu and X. Zhang: “Experimental investigation of self heating effect (SHE) in multiple-fin SOI FinFETs,” Semicond. Sci. Technol. 29 (2014) 115021 (7pp).
【文献】K.J. Yang, R.N. Gupta, S. Banna, F. Nemati, H.-J. Cho, M. Ershov, M. Tarabbia, D. Hayes, and S.T. Robins, ”Optimization of Nanoscale Thyristors on SOI for High-Performance High-Density Memories”,2006 IEEE International SOI Conference Proceedings, pp.129-130 (2006)
【発明の概要】
【発明が解決しようとする課題】
【0011】
ＳＧＴを用いたメモリ装置でキャパシタを無くした、１個のトランジスタ型のＤＲＡＭ（ゲインセル）では、ワード線とフローティング状態のＳＧＴのボディとの容量結合カップリングが大きく、データ読み出し時や書き込み時にワード線の電位を振幅させると、直接ＳＧＴボディへのノイズとして、伝達されてしまう問題点があった。この結果、誤読み出しや記憶データの誤った書き換えの問題を引き起こし、キャパシタを無くした１トランジスタ型のＤＲＡＭ（ゲインセル）の実用化が困難となっていた。そして、上記問題を解決すると共に、メモリセルと、同一基板上に、メモリセルを駆動するための周辺回路を高密度で、且つ低コストで形成する必要がある。
【課題を解決するための手段】
【0012】
上記の課題を解決するために、本発明に係るメモリ装置は、
基板に対して、中心軸が垂直方向、又は水平方向にある第１の半導体母体と、
前記第１の半導体母体の両端に繋がる第１の不純物層と、第２の不純物層と、
前記第１の半導体母体の一部を囲こむ、前記第１の不純物層側の第１のゲート絶縁層と、
前記第１のゲート絶縁層と、前記第２の不純物層と、の間の前記第１の半導体母体を囲こむ、前記第２の不純物層側の第２のゲート絶縁層と、
前記第１のゲート絶縁層の外周の第１の領域を囲んだ第１のゲート導体層と、
水平断面視において、前記第１のゲート導体層と分離して、前記第１のゲート絶縁層の外周の前記第１の領域と異なる第２の領域を囲んだ第２のゲート導体層と、
前記第２のゲート絶縁層を囲んだ第３のゲート導体層と、
前記第１のゲート導体層と前記第３のゲート導体層の間、及び、前記第２のゲート導体層と前記第３のゲート導体層との間にある第１の絶縁層と、を含み、
前記第１の不純物層と、前記第２の不純物層と、前記第１のゲート導体層と、前記第２のゲート導体層と、前記第３のゲート導体層に印加する電圧を制御して、前記第１の半導体柱内に、前記第１の不純物層と前記第２の不純物層との間に流す電流によるインパクトイオン化現象、またはゲート誘起ドレインリーク電流により発生させた電子群及び正孔群の内、前記電子群を、前記第１の不純物層、または前記第２の不純物層の一方、又は両方から、除去してと、
前記正孔群の一部または全てを、前記第１の半導体母体内に残存させる、メモリ書き込み動作と、前記第１の不純物層と、前記第２の不純物層の一方もしくは両方から、前記正孔群のうちの残存正孔群を抜きとる、メモリ消去動作とを行う、
ことを特徴とする（第１発明）。
基板に対して、中心軸が垂直方向、又は水平方向にある第１の半導体母体と、
前記第１の半導体母体の両端に繋がる第１の不純物層と、第２の不純物層と、
前記第１の半導体母体の一部を囲こむ、前記第１の不純物層側の第１のゲート絶縁層と、
前記第１のゲート絶縁層と、前記第２の不純物層と、の間の前記第１の半導体母体を囲こむ、前記第２の不純物層側の第２のゲート絶縁層と、
前記第１のゲート絶縁層の外周の第１の領域を囲んだ第１のゲート導体層と、
水平断面視において、前記第１のゲート導体層と分離して、前記第１のゲート絶縁層の外周の前記第１の領域と異なる第２の領域を囲んだ第２のゲート導体層と、
前記第２のゲート絶縁層を囲んだ第３のゲート導体層と、
前記第１のゲート導体層と前記第３のゲート導体層の間、及び、前記第２のゲート導体層と前記第３のゲート導体層との間にある第１の絶縁層と、を含み、
前記第１の不純物層と、前記第２の不純物層と、前記第１のゲート導体層と、前記第２のゲート導体層と、前記第３のゲート導体層に印加する電圧を制御して、前記第１の半導体柱内に、前記第１の不純物層と前記第２の不純物層との間に流す電流によるインパクトイオン化現象、またはゲート誘起ドレインリーク電流により発生させた電子群及び正孔群の内、前記電子群を、前記第１の不純物層、または前記第２の不純物層の一方、又は両方から、除去してと、
前記正孔群の一部または全てを、前記第１の半導体母体内に残存させる、メモリ書き込み動作と、前記第１の不純物層と、前記第２の不純物層の一方もしくは両方から、前記正孔群のうちの残存正孔群を抜きとる、メモリ消去動作とを行う、
ことを特徴とする（第１発明）。
【0013】
上記の第１発明において、前記第２のゲート導体層に、前記第１のゲート導体層より低電圧を印加して、前記インパクトイオン化現象、または前記ゲート誘起ドレインリーク電流により発生させた前記正孔群を、前記第２のゲート導体層寄りの前記第１の半導体母体に蓄積させる動作を行うことを特徴とする（第２発明）。
【0014】
上記の第１発明において、前記第１の不純物層に繋がる配線は、ソース線であり、前記第２の不純物層に繋がる配線はビット線であり、前記第１のゲート導体層に繋がる配線が、第１の駆動制御線であり、前記第２のゲート導体層に繋がる配線が、第２の駆動制御線であり、前記第３のゲート導体層に繋がる配線がワード線であり、
前記ソース線と、前記ビット線と、前記第１の駆動制御線と、前記第２の駆動制御線と、前記ワード線とに印加する電圧により、前記メモリ消去動作と、前記メモリ書き込み動作とを行う、ことを特徴とする（第３発明）。
前記ソース線と、前記ビット線と、前記第１の駆動制御線と、前記第２の駆動制御線と、前記ワード線とに印加する電圧により、前記メモリ消去動作と、前記メモリ書き込み動作とを行う、ことを特徴とする（第３発明）。
【0015】
上記の第１発明において、前記第１のゲート導体層と前記第１の半導体母体との間のゲート容量と、前記第２のゲート導体層と前記第１の半導体母体との間のゲート容量とを合計した第１のゲート容量は、前記第３のゲート導体層と前記第１の半導体母体との間の第２のゲート容量よりも大きいことを特徴とする（第４発明）。
【0016】
上記の課題を解決するために、本発明に係るメモリ装置は、
それぞれが前記基板に対して垂直方向に形成された第１発明のメモリ装置からなる少なくとも第１乃至第４のメモリ装置を含み、前記第１及び第２のメモリ装置は、平面視において、第１の直線上に並び、前記第３のメモリ装置は、平面視において、前記第１の直線と平行な第２の直線上に並び、且つ前記第１のメモリ装置に隣接し、そして、前記第４のメモリ装置は、前記第２の直線上に、前記第３のメモリ装置と、前記第２のメモリ装置に隣接して並び、
前記第１乃至第４のメモリ装置の前記第１の不純物層は前記基板側において電気的に接続されており、
前記第１のメモリ装置の前記第１のゲート導体層と、前記第２のメモリ装置の前記第１のゲート導体層とを接続し、且つ前記第１の直線と平行に延伸する第４のゲート導体層と、
前記第１のメモリ装置の前記第２のゲート導体層と、前記第２のメモリ装置の前記第２のゲート導体層とを接続し、且つ前記第１の直線と平行に延伸する第５のゲート導体層と、
前記第３のメモリ装置の前記第１のゲート導体層と、前記第４のメモリ装置の前記第１のゲート導体層とを接続し、且つ前記第１の直線と平行に延伸する第６のゲート導体層と、
前記第３のメモリ装置の前記第２のゲート導体層と、前記第４のメモリ装置の前記第２のゲート導体層とを接続し、且つ前記第１の直線と平行に延伸する第７のゲート導体層と、
前記第１のメモリ装置の前記第３のゲート導体層と、前記第２のメモリ装置の前記第３のゲート導体層とを接続し、且つ前記第１の直線と平行に延伸する第８のゲート導体層と、
前記第３のメモリ装置の前記第３のゲート導体層と、前記第４のメモリ装置の前記第３のゲート導体層とを接続し、且つ前記第１の直線と平行に延伸する第９のゲート導体層と、
前記第１のメモリ装置の頂部の前記第２の不純物層と、前記第３のメモリ装置の頂部の前記第２の不純物層を接続する第１の導体配線層と、
前記第２のメモリ装置の頂部の前記第２の不純物層と、前記第４のメモリ装置の頂部の前記第２の不純物層を接続する第２の導体配線層と、を有する、
ことを特徴とする（第５発明）。
それぞれが前記基板に対して垂直方向に形成された第１発明のメモリ装置からなる少なくとも第１乃至第４のメモリ装置を含み、前記第１及び第２のメモリ装置は、平面視において、第１の直線上に並び、前記第３のメモリ装置は、平面視において、前記第１の直線と平行な第２の直線上に並び、且つ前記第１のメモリ装置に隣接し、そして、前記第４のメモリ装置は、前記第２の直線上に、前記第３のメモリ装置と、前記第２のメモリ装置に隣接して並び、
前記第１乃至第４のメモリ装置の前記第１の不純物層は前記基板側において電気的に接続されており、
前記第１のメモリ装置の前記第１のゲート導体層と、前記第２のメモリ装置の前記第１のゲート導体層とを接続し、且つ前記第１の直線と平行に延伸する第４のゲート導体層と、
前記第１のメモリ装置の前記第２のゲート導体層と、前記第２のメモリ装置の前記第２のゲート導体層とを接続し、且つ前記第１の直線と平行に延伸する第５のゲート導体層と、
前記第３のメモリ装置の前記第１のゲート導体層と、前記第４のメモリ装置の前記第１のゲート導体層とを接続し、且つ前記第１の直線と平行に延伸する第６のゲート導体層と、
前記第３のメモリ装置の前記第２のゲート導体層と、前記第４のメモリ装置の前記第２のゲート導体層とを接続し、且つ前記第１の直線と平行に延伸する第７のゲート導体層と、
前記第１のメモリ装置の前記第３のゲート導体層と、前記第２のメモリ装置の前記第３のゲート導体層とを接続し、且つ前記第１の直線と平行に延伸する第８のゲート導体層と、
前記第３のメモリ装置の前記第３のゲート導体層と、前記第４のメモリ装置の前記第３のゲート導体層とを接続し、且つ前記第１の直線と平行に延伸する第９のゲート導体層と、
前記第１のメモリ装置の頂部の前記第２の不純物層と、前記第３のメモリ装置の頂部の前記第２の不純物層を接続する第１の導体配線層と、
前記第２のメモリ装置の頂部の前記第２の不純物層と、前記第４のメモリ装置の頂部の前記第２の不純物層を接続する第２の導体配線層と、を有する、
ことを特徴とする（第５発明）。
【0017】
上記の第５発明において、前記第４のゲート導体層と、前記第６のゲート導体層と、に供給される駆動電圧が前記第１のゲート導体層に供給される駆動電圧に同期し、
前記第５のゲート導体層と、前記第７のゲート導体層と、に供給される駆動電圧が前記第２のゲート導体層に供給される駆動電圧に同期していることを特徴とする（第６発明）。
前記第５のゲート導体層と、前記第７のゲート導体層と、に供給される駆動電圧が前記第２のゲート導体層に供給される駆動電圧に同期していることを特徴とする（第６発明）。
【0018】
上記の第５発明において、前記第５のゲート導体層と、前記第６のゲート導体層と、が繋がり第１０のゲート導体層となり、前記第４のゲート導体層と、前記第７のゲート導体層と、が前記第１のゲート導体層に供給される駆動電圧に同期し、前記第１０のゲート導体層が、前記第２のゲート導体層に供給される駆動電圧に同期している、ことを特徴とする（第７発明）
【0019】
上記の第１発明において、前記第１のゲート導体層は、前記第１のゲート絶縁層の前記第１の領域を覆った第１の導体層と、前記第１の導体層を覆った第１の配線導体層と、からなり、前記第２のゲート導体層は、前記第１のゲート絶縁層の前記第２の領域を覆った第２の導体層と、前記第２の導体層を覆った第２の配線導体層からなる、ことを特徴とする（第８発明）。
【0020】
上記の第５発明において、前記第３のゲート導体層は、前記第２のゲート絶縁層を覆った第３の導体層と、前記第３の導体層を覆った第３の配線導体層とからなことを特徴とする（第９発明）。
【図面の簡単な説明】
【0021】
【図1】第１実施形態に係るダイナミック フラッシュメモリ装置の構造を示す図である。
【図2】第１実施形態に係るダイナミック フラッシュメモリ装置の消去動作メカニズムを説明するための図である。
【図3】第１実施形態に係るダイナミック フラッシュメモリ装置の書込み動作メカニズムを説明するための図である。
【図4A】第１実施形態に係るダイナミック フラッシュメモリ装置の読出し動作メカニズムを説明するための図である。
【図4B】第１実施形態に係るダイナミック フラッシュメモリ装置の読出し動作メカニズムを説明するための図である。
【図5】第２実施形態に係るダイナミック フラッシュ メモリセルの構造を説明するための図である。
【図6】第３実施形態に係るダイナミック フラッシュ メモリセルの構造を説明するための図である。
【図7】従来例のキャパシタを有しない、ＤＲＡＭメモリセルの書込み動作を示す図である。
【図8】従来例のキャパシタを有しない、ＤＲＡＭメモリセルの動作上の問題点を説明するための図である。
【図9】従来例のキャパシタを有しない、ＤＲＡＭメモリセルの読出し動作を示す図である。
【発明を実施するための形態】
【0022】
以下、本発明に係る、半導体素子を用いたメモリ装置（以後、ダイナミック フラッシュ メモリと呼ぶ）の実施形態の構造、及び動作について、図面を参照しながら説明する。
【0023】
（第１実施形態）
図１～図４を用いて、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの構造と動作メカニズムを説明する。図１を用いて、ダイナミック フラッシュ メモリセルの構造を説明する。そして、図２を用いてデータ消去メカニズムを、図３を用いてデータ書き込みメカニズムを、図４Ａ、図４Ｂを用いてデータ読出しメカニズムを説明する。
図１～図４を用いて、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの構造と動作メカニズムを説明する。図１を用いて、ダイナミック フラッシュ メモリセルの構造を説明する。そして、図２を用いてデータ消去メカニズムを、図３を用いてデータ書き込みメカニズムを、図４Ａ、図４Ｂを用いてデータ読出しメカニズムを説明する。
【0024】
図１に、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの構造を示しており、（ａ）は斜視図、（ｂ）は後述の第１及び第２のゲート導体層５ａ、５ｂの部分の水平断面図である。図１（ａ）に示すように、基板１（特許請求の範囲の「基板」の一例である）上に、Ｐ型又はｉ型（真性型）の導電型を有するシリコン柱２（特許請求の範囲の「第１の半導体柱」の一例である）（以下、シリコン柱を「Ｓｉ柱」と称する。）と、Ｓｉ柱２の底部に繋がるＮ+層３ａ（特許請求の範囲の「第１の不純物層」の一例である）と、Ｓｉ柱２の頂部に繋がるＮ+層３ｂ（特許請求の範囲の「第２の不純物層」の一例である）とが形成されている。Ｎ+層３ａとＮ+層３ｂは、一方がソースとなる場合に、他方がドレインとなる。そして、Ｓｉ柱２のＮ+層３ａとＮ+層３ｂの間がチャネル領域７となる。このＳｉ柱２の下部を囲む第１のゲート絶縁層４ａ（特許請求の範囲の「第１のゲート絶縁層」の一例である）と、Ｓｉ柱２の上部を囲む第２のゲート絶縁層４ｂ（特許請求の範囲の「第２のゲート絶縁層」の一例である）が形成されている。この第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂは、このソース、ドレインとなるＮ+層３ａ、３ｂに、それぞれ接するか、または近接している。この第１のゲート絶縁層４ａを囲んで第１のゲート導体層５ａ（特許請求の範囲の「第１のゲート導体層」の一例である）と、第２のゲート導体層５ｂ（特許請求の範囲の「第２のゲート導体層」の一例である）とがある。図１（ｂ）に示すように、第１のゲート導体層５ａと第２のゲート導体層５ｂとは、第１のゲート絶縁層４ａを囲んで、分離して形成されている。そして、第２のゲート絶縁層４ｂを囲む第３のゲート導体層５ｃ（特許請求の範囲の「第３のゲート導体層」の一例である）がそれぞれ形成されている。そして、第１のゲート導体層５ａと第３のゲート導体層５ｃ、第２のゲート導体層５ｂと第３のゲート導体層５ｃは、絶縁層６（特許請求の範囲の「第１の絶縁層」の一例である）により分離されている。そして、チャネル領域７は、第１のゲート絶縁層４ａで囲まれた第１のチャネル領域７ａと、第２のゲート絶縁層４ｂで囲まれた第２のチャネル領域７ｂと、よりなる。これによりソース、ドレインとなるＮ+層３ａ、３ｂ、チャネル領域７、第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂ、第１のゲート導体層５ａ、第２のゲート導体層５ｂ、第３のゲート導体層５ｃからなるダイナミック フラッシュ メモリセル９が形成される。そして、Ｎ+層３ａはソース線ＳＬ（特許請求の範囲の「ソース線」の一例である）に、Ｎ+層３ｂはビット線ＢＬ（特許請求の範囲の「ビット線」の一例である）に、第１のゲート導体層５ａは第１のプレート線ＰＬ１（特許請求の範囲の「第１の駆動制御線」の一例である）に、第２のゲート導体層５ｂは第２のプレート線ＰＬ２（特許請求の範囲の「第２の駆動制御線」の一例である）に、第３のゲート導体層５ｃはワード線ＷＬ（特許請求の範囲の「ワード線」の一例である）に、それぞれ接続している。
【0025】
なお、ダイナミック フラッシュ メモリセルは、基板１に対して、水平にあってもよい。この場合、図１（ｂ）に示す、第１のゲート導体層５ａと、第２のゲート導体層５ｂとの、それぞれの両端の切れ目を繋げたＡ－Ａ‘線は、基板１に対して平行であってもよいし、垂直であってもよい。また、基板１はＳＯＩ（Silicon On Insulator）、単層または複数層よりなるＳｉまたは他の半導体材料より形成してもよい。また、基板１はＮ層、またはＰ層の単層、又は複数層よりなるウエル層であってもよい。また、図１（ｂ）では第１のゲート導体層５ａと第２のゲート導体層５ｂが第１のゲート絶縁層４ａを囲む円周方向の長さ（外周長）は同じであるか、それぞれの外周長が異なってもよい。
【0026】
図２を用いて、消去動作メカニズムを説明する。Ｎ+層３ａ、３ｂ間のチャネル領域７は、電気的に基板から分離され、フローティングボディとなっている。図２（ａ）に消去動作前に、前のサイクルでインパクトイオン化により生成された正孔群１１がチャネル領域７に蓄えられている状態を示す。ここでは、第２のＰＬ線ＰＬ２の電圧を、第１のＰＬ線ＰＬ１の電圧より低くすることにより、正孔群１１をＰＬ線ＰＬ２に繋がる第２のゲート導体層側のチャネル領域７に蓄える。そして。図２（ｂ）に示すように、消去動作時には、ソース線ＳＬの電圧を、負電圧ＶERAにする。ここで、ＶERAは、例えば、－３Ｖである。その結果、チャネル領域７の初期電位の値に関係なく、ソース線ＳＬが接続されているソースとなるN+層３ａとチャネル領域７のＰＮ接合が順バイアスとなる。その結果、前のサイクルでインパクトイオン化により生成された、チャネル領域７に蓄えられていた、正孔群１１が、ソース部のＮ+層３ａに吸い込まれ、チャネル領域７の電位ＶFBは、ＶFB＝ＶERA＋Ｖｂとなる。ここで、ＶｂはＰＮ接合のビルトイン電圧であり、約０．７Ｖである。したがって、ＶERA＝－３Ｖの場合、チャネル領域７の電位は、－２．３Ｖになる。この値が、消去状態のチャネル領域７の電位状態となる。このため、フローティングボディのチャネル領域７の電位が負の電圧になると、ダイナミック フラッシュ メモリセル９のＮチャネルＭＯＳトランジスタのしきい値電圧は、基板バイアス効果によって、高くなる。これにより、図２（ｃ）に示すように、このワード線ＷＬが接続された第２のゲート導体層５ｂのしきい値電圧は高くなる。このチャネル領域７の消去状態は論理記憶データ“０”となる。なお、上記のビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、プレート線ＰＬ１、ＰＬ２に印加する電圧条件は、消去動作を行うための一例であり、消去動作ができる他の動作条件であってもよい。
【0027】
図３に、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの書込み動作を示す。図３（ａ）に示すように、ソース線ＳＬの接続されたＮ+層３ａに例えば０Ｖを入力し、ビット線ＢＬの接続されたＮ+層３ｂに例えば３Ｖを入力し、プレート線ＰＬ１，ＰＬ２の接続された第１のゲート導体層５ａ、第２のゲート導体層５ｂに、例えば、２Ｖを入力し、ワード線ＷＬの接続された第３のゲート導体層５ｃに、例えば、５Ｖを入力する。その結果、図３（ａ）に示したように、プレート線ＰＬ１の接続された第１のゲート導体層５ａ及びプレート線ＰＬ２の接続された第２のゲート導体層５ｂの内側には、反転層１２ａが形成され、第１のゲート導体層５ａ、第２のゲート導体層５ａを有する第１のＮチャネルＭＯＳトランジスタは飽和領域で動作させる。この結果、プレート線ＰＬ１，ＰＬ２の接続された第１のゲート導体層５ａ、第２のゲート導体層５ｂの内側の反転層１２ａには、ピンチオフ点１３が存在する。一方、ワード線ＷＬの接続された第３のゲート導体層５ｃを有する第２のＮチャネルＭＯＳトランジスタは線形領域で動作させる。この結果、ワード線ＷＬの接続された第３のゲート導体層５ｃの内側には、ピンチオフ点は存在せずに全面に反転層１２ｂが形成される。このワード線ＷＬの接続された第３のゲート導体層５ｃの内側に全面に形成された反転層１２ｂは、第３のゲート導体層５ｃを有する第２のＮチャネルＭＯＳトランジスタの実質的なドレインとして働く。この結果、直列接続された第１のゲート導体層５ａ、第２のゲート導体層５ｂと、を有する第１のＮチャネルＭＯＳトランジスタと、第３のゲート導体層５ｃを有する第２のＮチャネルＭＯＳトランジスタとの間のチャネル領域７の境界領域（第１の境界領域）で電界は最大となり、この領域でインパクトイオン化現象が生じる。この領域は、ワード線ＷＬの接続された第３のゲート導体層５ｃを有する第２のＮチャネルＭＯＳトランジスタから見たソース側の領域であるため、この現象をソース側インパクトイオン化現象と呼ぶ。このソース側インパクトイオン化現象により、ソース線ＳＬの接続されたＮ+層３ａからビット線の接続されたN+層３ｂに向かって電子が流れる。加速された電子が格子Ｓｉ原子に衝突し、その運動エネルギーによって、電子・正孔対が生成される。生成された電子の大半はビット線ＢＬの接続されたＮ+層３ｂに流れる。また、“１”書込みにおいて、ゲート誘起ドレインリーク（ＧＩＤＬ:Gate Induced Drain Leakage）電流を用いて電子・正孔対を発生させ（非特許文献１１を参照）、生成された正孔群でフローティングボディＦＢ内を満たしてもよい。なお、インパクトイオン化現象による電子・正孔対の生成は、Ｎ+層３ａとチャネル領域７の境界、またはＮ+層３ｂとチャネル領域７との境界でも行うことが出来る。
【0028】
そして、図３（ｂ）に示すように、生成された正孔群１１は、チャネル領域７の多数キャリアであり、チャネル領域７を正バイアスに充電する。ソース線ＳＬの接続されたＮ+層３ａは、０Ｖであるため、チャネル領域７はソース線ＳＬの接続されたＮ+層３ａとチャネル領域７との間のＰＮ接合のビルトイン電圧Ｖｂ（約０．７Ｖ）まで充電される。チャネル領域７が正バイアスに充電されると、第１のＮチャネルＭＯＳトランジスタと第２のＮチャネルＭＯＳトランジスタのしきい値電圧は、基板バイアス効果によって、低くなる。これにより、図３（ｃ）で示すように、ワード線ＷＬの接続された第２のチャネル領域７ｂのＮチャネルＭＯＳトランジスタのしきい値電圧は、低くなる。このチャネル領域７の書込み状態を論理記憶データ“１”に割り当てる。
【0029】
なお、書込み動作時に、第１の境界領域に替えて、第１の不純物層と第１のチャネル半導体層との間の第２の境界領域、または、第２の不純物層と第２のチャネル半導体層との間の第３の境界領域で、インパクトイオン化現象、またはＧＩＤＬ電流で、電子・正孔対を発生させ、発生した正孔群１１でチャネル領域７を充電しても良い。なお、上記のビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、プレート線ＰＬ１、ＰＬ２に印加する電圧条件は、書き込み動作を行うための一例であり、書き込み動作ができる他の動作条件であってもよい。
【0030】
図４Ａ、図４Ｂを用いて、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの読出し動作と、これに関係するメモリセル構造を説明する。図４Ａ（ａ）～図４A（ｃ）を用いて、ダイナミック フラッシュ メモリセルの読出し動作を説明する。図４A（ａ）に示すように、チャネル領域７がビルトイン電圧Ｖｂ（約０．７Ｖ）まで充電されると、ＮチャネルＭＯＳトランジスタのしきい値電圧が基板バイアス効果によって、低下する。この状態を論理記憶データ“１”に割り当てる。図４Ａ（ｂ）に示すように、書込みを行う前に選択するメモリブロックは、予め消去状態“０”にある場合は、チャネル領域７がフローティング電圧ＶFBはＶERA＋Ｖｂとなっている。書込み動作によってランダムに書込み状態“１”が記憶される。この結果、ワード線ＷＬに対して、論理“０”と“１”の論理記憶データが作成される。図４Ａ（ｃ）に示すように、このワード線ＷＬに対する２つのしきい値電圧の高低差を利用して、センスアンプで読出しが行われる。
【0031】
図４Ｂ（ｄ）～図４Ｂ（ｇ）を用いて、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの読出し動作時の、３つの第１のゲート導体層５ａ、第２のゲート導体層５ｂ、第３のゲート導体層５ｃのゲート容量の大小関係と、これに関係する動作を説明する。ワード線ＷＬの接続する第３のゲート導体層５ｃのゲート容量は、プレート線ＰＬ１，ＰＬ２の接続する第１のゲート導体層５ａと、第２のゲート導体層５ｂを合わせたゲート容量よりも小さく設計することが望ましい。図４Ｂ（ｄ）に示すように、プレート線ＰＬ１，ＰＬ２の接続する第１のゲート導体層５ａ、第２のゲート導体層５ｂの垂直方向の長さを、ワード線ＷＬの接続する第３のゲート導体層５ｃの垂直方向の長さより長くして、ワード線ＷＬの接続する第３のゲート導体層５ｃのゲート容量を、プレート線ＰＬ１、ＰＬ２の接続する第１のゲート導体層５ａと、第２のゲート導体層５ｂを合わせたゲート容量よりも小さくする。図４Ｂ（ｅ）に図４Ｂ（ｄ）のダイナミック フラッシュ メモリの１セルの等価回路を示す。そして、図４Ｂ（ｆ）にダイナミック フラッシュ メモリの結合容量関係を示す。ここで、ＣWLは第３のゲート導体層５ｃの容量であり、CPLは第１のゲート導体層５ａの容量ＣPL1と第２のゲート導体層５ｂの容量ＣPL2との合わせた容量であり、ＣBLはドレインとなるN+層３ｂと第２のチャネル領域７ｂとの間のＰＮ接合の容量であり、CSLはソースとなるN+層３ａと第１のチャネル領域７ａとの間のＰＮ接合の容量である。図４Ｂ（ｄ）に示すように、ワード線ＷＬの電圧が振幅すると、その動作がチャネル領域７にノイズとして影響を与える。この時のチャネル領域７の電位変動ΔＶFBは、
ΔＶFB ＝ CWL/(CPL＋CWL＋CBL＋CSL) × ＶReadWL （４）
となる。ここで、ＶReadWLはワード線ＷＬの読出し時の振幅電位である。式（４）から明らかなようにチャネル領域７の全体の容量CPL＋CWL＋CBL＋CSLに比べて、CWLの寄与率を小さくすれば、ΔＶFBは小さくなることが分かる。CBL＋CSLはＰＮ接合の容量であり、大きくするためには、例えば、Ｓｉ柱２の直径を大きくする。しかしメモリセルの微細化に対しては望ましくない。これに対して、プレート線ＰＬ１，ＰＬ２に接続する第１のゲート導体層５ａ、第２のゲート導体層５ｂの軸方向の長さを、ワード線ＷＬの接続する第３のゲート導体層５ｃの軸方向の長さより更に長くすることによって、平面視におけるメモリセルの集積度を落すことなしに、ΔＶFBを更に小さくできる。なお、上記のビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、プレート線ＰＬ１，ＰＬ２に印加する電圧条件は、読み出し動作を行うための一例であり、読み出し動作ができる他の動作条件であってもよい。
ΔＶFB ＝ CWL/(CPL＋CWL＋CBL＋CSL) × ＶReadWL （４）
となる。ここで、ＶReadWLはワード線ＷＬの読出し時の振幅電位である。式（４）から明らかなようにチャネル領域７の全体の容量CPL＋CWL＋CBL＋CSLに比べて、CWLの寄与率を小さくすれば、ΔＶFBは小さくなることが分かる。CBL＋CSLはＰＮ接合の容量であり、大きくするためには、例えば、Ｓｉ柱２の直径を大きくする。しかしメモリセルの微細化に対しては望ましくない。これに対して、プレート線ＰＬ１，ＰＬ２に接続する第１のゲート導体層５ａ、第２のゲート導体層５ｂの軸方向の長さを、ワード線ＷＬの接続する第３のゲート導体層５ｃの軸方向の長さより更に長くすることによって、平面視におけるメモリセルの集積度を落すことなしに、ΔＶFBを更に小さくできる。なお、上記のビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、プレート線ＰＬ１，ＰＬ２に印加する電圧条件は、読み出し動作を行うための一例であり、読み出し動作ができる他の動作条件であってもよい。
【0032】
また、図１では、基板１上に垂直方向に立った第１のＳｉ柱２ａの側面全体を囲んだ第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂを設け、第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂの全体を囲んで第１のゲート導体層５ａ、第２のゲート導体層５ｂ、第３のゲート導体層５ｃを有するＳＧＴを例にダイナミック フラッシュ メモリ素子を説明した。本実施形態の説明で示したように、本ダイナミック フラッシュ メモリ素子は、インパクトイオン化現象、またはゲート誘起ドレインリーク電流により発生した正孔群がチャネル領域７に保持される条件を満たす構造であればよい。このためには、チャネル領域７は基板１と分離されたフローティングボディ構造であればよい。これより、例えばＳＧＴの１つであるＧＡＡ（Gate All Around : 例えば非特許文献１２を参照）技術、Nanosheet技術(例えば、非特許文献１３を参照）を用いて、チャネル領域の半導体母体を基板１に対して水平に形成されていても、前述のダイナミック フラッシュ メモリ動作ができる。また、ＳＯＩ（Silicon On Insulator）を用いたデバイス構造であってもよい。このデバイス構造ではチャネル領域の底部がＳＯＩ基板の絶縁層に接しており、且つ他のチャネル領域を囲んでゲート絶縁層、及び素子分離絶縁層で囲まれている。この構造においても、チャネル領域はフローティングボディ構造となる。このように、本実施形態が提供するダイナミック フラッシュ メモリ素子では、チャネル領域がフローティングボディ構造である条件を満足すればよい。また、Ｆｉｎトランジスタ（例えば非特許文献１４を参照）をＳＯＩ基板上に形成した構造であっても、チャネル領域がフローティングボディ構造であれば、本ダイナミック・フラッシュ動作が出来る。
【0033】
本実施形態は、下記の特徴を供する。
（特徴１）
本発明の第１実施形態に係るダイナミック フラッシュ メモリセルは、書込み、読出し動作をする際に、ワード線ＷＬの電圧が上下に振幅する。この際に、プレート線ＰＬ１、ＰＬ２に接続する第１のゲート導体層５ａ、第２のゲート導体層５ｂは、ワード線ＷＬとチャネル領域７との間の容量結合比を低減させる役目を担う。この結果、ワード線ＷＬの電圧が上下に振幅する際の、チャネル領域７の電圧変化の影響を著しく抑えることができる。これにより、論理“０”と“１”を示すワード線ＷＬのＳＧＴトランジスタのしきい値電圧差を大きくすることが出来る。これは、ダイナミック フラッシュ メモリセルの動作マージンの拡大に繋がる。
（特徴１）
本発明の第１実施形態に係るダイナミック フラッシュ メモリセルは、書込み、読出し動作をする際に、ワード線ＷＬの電圧が上下に振幅する。この際に、プレート線ＰＬ１、ＰＬ２に接続する第１のゲート導体層５ａ、第２のゲート導体層５ｂは、ワード線ＷＬとチャネル領域７との間の容量結合比を低減させる役目を担う。この結果、ワード線ＷＬの電圧が上下に振幅する際の、チャネル領域７の電圧変化の影響を著しく抑えることができる。これにより、論理“０”と“１”を示すワード線ＷＬのＳＧＴトランジスタのしきい値電圧差を大きくすることが出来る。これは、ダイナミック フラッシュ メモリセルの動作マージンの拡大に繋がる。
【0034】
（特徴２）
本発明の第１実施形態では、プレート線ＰＬ１に接続する第１のゲート導体層５ａと、プレート線ＰＬ２に接続する第２のゲート導体層５ｂと、が第１のゲート絶縁層４ａを囲んで、分離して形成される。プレート線ＰＬ２に印加する電圧を、プレート線ＰＬ１に印加する電圧より低くすることにより、正孔群は、プレート線ＰＬ２に接続する第２のゲート導体層５ｂ寄りのチャネル領域７ａに蓄積される。これにより、チャネル領域７ａの全体を１つのゲート電極で囲った構造と比べて、多くの正孔群を蓄積することができる。また、読み出し動作において、第２のゲート導体層５ｂに印加する電圧によりチャネル領域７ａのフロティングボディ電圧を制御できる。これによって、読み出し動作において、より安定したバックバイアス効果を維持できる。これらにより、より広い動作マージンを持つダイナミック フラッシュ メモリセルが実現する。
本発明の第１実施形態では、プレート線ＰＬ１に接続する第１のゲート導体層５ａと、プレート線ＰＬ２に接続する第２のゲート導体層５ｂと、が第１のゲート絶縁層４ａを囲んで、分離して形成される。プレート線ＰＬ２に印加する電圧を、プレート線ＰＬ１に印加する電圧より低くすることにより、正孔群は、プレート線ＰＬ２に接続する第２のゲート導体層５ｂ寄りのチャネル領域７ａに蓄積される。これにより、チャネル領域７ａの全体を１つのゲート電極で囲った構造と比べて、多くの正孔群を蓄積することができる。また、読み出し動作において、第２のゲート導体層５ｂに印加する電圧によりチャネル領域７ａのフロティングボディ電圧を制御できる。これによって、読み出し動作において、より安定したバックバイアス効果を維持できる。これらにより、より広い動作マージンを持つダイナミック フラッシュ メモリセルが実現する。
【0035】
（第２実施形態）
図５を用いて、第２実施形態のダイナミック フラッシュ メモリのメモリセルの構造を説明する。図５（ａ）は、ダイナミック フラッシュ メモリの第１のプレート線導体層を横切った平面図である。図５（ｂ）は図５（ａ）のＸ－Ｘ’線に沿った断面図である。図５（ｃ）は図５（ａ）のＹ－Ｙ’線に沿った断面図である。
図５を用いて、第２実施形態のダイナミック フラッシュ メモリのメモリセルの構造を説明する。図５（ａ）は、ダイナミック フラッシュ メモリの第１のプレート線導体層を横切った平面図である。図５（ｂ）は図５（ａ）のＸ－Ｘ’線に沿った断面図である。図５（ｃ）は図５（ａ）のＹ－Ｙ’線に沿った断面図である。
【0036】
Ｐ層２０（以下、アクセプタ不純物を含む半導体領域を「Ｐ層」と称する）と、Ｐ層２０に繋がるＮ+層２１がある。そして、Ｎ+層２１上にＳｉ柱２２ａ、２２ｂ、２２ｃ、２２ｄがある。そして、Ｓｉ柱２２ａ～２２ｄの頂部にＮ+層２３ａ、２３ｂ、２３ｃ、２３ｄ（図示せず）がある。そして、Ｓｉ柱２２ａ～２２ｄの外周部のＮ+層２１上にＳｉＯ2層２６がある。そして、Ｓｉ柱２２ａ～２２ｄの下方側面を囲みＨｆＯ2層２７ａがある。そして、ＨｆＯ2層２７ａ側面を囲み、Ｓｉ柱２２ａ、２２ｂの側面に分離して繋がり、且つＸ－Ｘ’線方向に延伸したＴｉＮ層２８ａ１、２８ａ２と、Ｓｉ柱２２ｃ、２２ｄの側面に分離して繋がり、且つＸ－Ｘ’線方向に延伸したＴｉＮ層２８ｂ１、２８ｂ２とがある。そして、ＴｉＮ層２８ａ１，２８ａ２、２８ｂ１，２８ｂ２を覆ってＳｉＯ2層３３がある。そして、Ｓｉ柱２２ａ～２４ｄの上方側面を囲み、且つＳｉＯ2層３３上にＨｆＯ2層２７ｂがある。そして、全体を覆って、ＳｉＯ2層３７がある。そして、Ｎ+層２３ａ、２３ｃに繋がった配線金属層４０ａと、Ｎ+層２３ｂ、２３ｄに繋がった配線金属層４０ｂと、がある。
【0037】
図５において、Ｎ+層２１はソース線ＳＬに接続している。そして、ＴｉＮ層２８ａ１、２８ｂ１は第１のプレート線ＰＬａ１、ＰＬｂ１に繋がり、ＴｉＮ層２８ａ２、２８ｂ２は第２のプレート線ＰＬａ２、ＰＬｂ２に繋がる。そして、ＴｉＮ層３６ａ、３６ｂは、ワード線ＷＬ１，ＷＬ２に繋がる。そして、Ｎ+層２３ａ、２３ｃは、ビット線ＢＬ１に繋がり、Ｎ+層２３ｂ、２３ｄは、ビット線ＢＬ２に繋がる。これにより、基板２０上に複数のダイナミック フラッシュ メモリセルが形成される。
【0038】
なお、図５では、ＴｉＮ層２８ａ１、２８ｂ１は第１のプレート線ＰＬａ１、ＰＬｂ１に繋がり、ＴｉＮ層２８ａ２、２８ｂ２は第２のプレート線ＰＬａ２、ＰＬｂ２に繋がる例を説明した。これに対して、ＴｉＮ層２８ａ１、２８ｂ１は第２のプレート線ＰＬａ２、ＰＬｂ２に繋がり、ＴｉＮ層２８ａ２、２８ｂ２は第１のプレート線ＰＬａ１、ＰＬｂ１に繋げてもよい。また、ＴｉＮ層２８ａ１、２８ｂ２は第１のプレート線ＰＬａ１、ＰＬｂ１に繋げ、ＴｉＮ層２８ａ２、２８ｂ２は第２のプレート線ＰＬａ２、ＰＬｂ２に繋げても、ＴｉＮ層２８ａ１、２８ａ２、２８ｂ１、２８ｂ２のそれぞれを図１における第１のゲート導体層５ａと、第２のゲート導体層５ｂの役割を行うことができる。
【0039】
また、図５では、ＴｉＮ層２８ａ１、２８ａ２、２８ｂ１，２８ｂ２は、単一のＴｉＮ材料で形成した例を示した。これに対し、ゲート導体層の役割を持つ導体層と、配線導体層の役割を持つ導体層より形成されていてもよい。これらゲート導体層と、配線導体層と、は単層、または複数の材料層より構成されていてもよい。同じくゲート導体層３６ａ、３６ｂも、ゲート導体層の役割を持つ導体層と、配線導体層の役割を持つ導体層より形成されていてもよい。これらゲート導体層と、配線導体層と、は単層、または複数の材料層より構成されていてもよい。
本実施形態は、下記の特徴を供する。
（特徴１）
本実施形態では、Ｓｉ柱２２ａ、２２ｂの外周部を囲み、且つＸ－Ｘ’線方向に繋がり、且つ分離した第１のプレート線ＰＬａ１に繋がったＴｉＮ層２８ａ１と、第２のプレート線ＰＬａ２に繋がったＴｉＮ層２８ａ２と、を設けた。同様に、Ｓｉ柱２２ｃ、２２ｄの外周部を囲み、且つＸ－Ｘ’線方向に繋がり、且つ分離した第１のプレート線ＰＬｂ１に繋がったＴｉＮ層２８ｂ１と、第２のプレート線ＰＬｂ２に繋がったＴｉＮ層２８ｂ２と、を設けた。そして、第２のプレート線ＰＬａ２、ＰＬｂ２に印加する電圧を第１のプレート線ＰＬａ１、ＰＬｂ１に印加する電圧より小さくすることにより、インパクトイオン化により生成した正孔群を、第２のＴｉＮ層２８ａ２、２８ｂ２寄りのＳｉ柱２２ａ～２２ｄに蓄積することが出来る。これにより、蓄積正孔群の量は、Ｓｉ柱２２ａ～２２ｄの外周の全体をプレート線導体層で囲んだダイナミック フラッシュ メモリセルより大きくできる。これにより、ダイナミック フラッシュ メモリセルの動作マージンを拡大できる。
（特徴２）
例えば、ワード線ＷＬ１、プレート線ＰＬａ１にパルス電圧を印加して、ワード線ＷＬ１に繋がったメモリセルの読み出しを行う動作において、プレート線ＰＬａ２への印加電圧を固定させておくことにより、プレート線ＰＬａ２に繋がるＴｉＮ層２８ａ２と、プレート線ＰＬａ１、ＰＬｂ１間の容量カップリングノイズを減らすことが出来る。これにより、ダイナミック フラッシュ メモリセルの動作マージンを拡大できる。
本実施形態は、下記の特徴を供する。
（特徴１）
本実施形態では、Ｓｉ柱２２ａ、２２ｂの外周部を囲み、且つＸ－Ｘ’線方向に繋がり、且つ分離した第１のプレート線ＰＬａ１に繋がったＴｉＮ層２８ａ１と、第２のプレート線ＰＬａ２に繋がったＴｉＮ層２８ａ２と、を設けた。同様に、Ｓｉ柱２２ｃ、２２ｄの外周部を囲み、且つＸ－Ｘ’線方向に繋がり、且つ分離した第１のプレート線ＰＬｂ１に繋がったＴｉＮ層２８ｂ１と、第２のプレート線ＰＬｂ２に繋がったＴｉＮ層２８ｂ２と、を設けた。そして、第２のプレート線ＰＬａ２、ＰＬｂ２に印加する電圧を第１のプレート線ＰＬａ１、ＰＬｂ１に印加する電圧より小さくすることにより、インパクトイオン化により生成した正孔群を、第２のＴｉＮ層２８ａ２、２８ｂ２寄りのＳｉ柱２２ａ～２２ｄに蓄積することが出来る。これにより、蓄積正孔群の量は、Ｓｉ柱２２ａ～２２ｄの外周の全体をプレート線導体層で囲んだダイナミック フラッシュ メモリセルより大きくできる。これにより、ダイナミック フラッシュ メモリセルの動作マージンを拡大できる。
（特徴２）
例えば、ワード線ＷＬ１、プレート線ＰＬａ１にパルス電圧を印加して、ワード線ＷＬ１に繋がったメモリセルの読み出しを行う動作において、プレート線ＰＬａ２への印加電圧を固定させておくことにより、プレート線ＰＬａ２に繋がるＴｉＮ層２８ａ２と、プレート線ＰＬａ１、ＰＬｂ１間の容量カップリングノイズを減らすことが出来る。これにより、ダイナミック フラッシュ メモリセルの動作マージンを拡大できる。
【0040】
（第３実施形態）
図６を用いて、第３実施形態のダイナミック フラッシュ メモリのメモリセルの構造を説明する。図６（ａ）は、ダイナミック フラッシュ メモリの第１のプレート線導体層を横切った平面図である。図６（ｂ）は図６（ａ）のＸ－Ｘ’線に沿った断面図である。図６（ｃ）は図６（ａ）のＹ－Ｙ’線に沿った断面図である。図６において、図５と同一構成部分には同一符号が付してある。
図６を用いて、第３実施形態のダイナミック フラッシュ メモリのメモリセルの構造を説明する。図６（ａ）は、ダイナミック フラッシュ メモリの第１のプレート線導体層を横切った平面図である。図６（ｂ）は図６（ａ）のＸ－Ｘ’線に沿った断面図である。図６（ｃ）は図６（ａ）のＹ－Ｙ’線に沿った断面図である。図６において、図５と同一構成部分には同一符号が付してある。
【0041】
ＨｆＯ2層２７ａ側面を囲み、平面視において、向かい合ったＳｉ柱２２ａ、２２ｂ列と、Ｓｉ柱２２ｃ、２２ｄ列と、の側面に繋がったＴｉＮ層２８Ｂ１がある。そして、ＴｉＮ層２８Ｂ１と分離してＳｉ柱２２ａ、２２ｂの外周部を囲み、且つＸ－Ｘ’線に沿って繋がるＴｉＮ層２８Ａ１がある。そして、ＴｉＮ層２８Ｂ１と分離してＳｉ柱２２ｃ、２２ｄの外周部を囲み、且つＸ－Ｘ’線に沿って繋がるＴｉＮ層２８Ａ２がある。そして、ＴｉＮ層２８Ａ１、２８Ａ２は第１のプレート線ＰＬＡ１、ＰＬＡ２に接続している。そして、ＴｉＮ層２８Ｂ１は第２のプレート線ＰＬＢ１に接続している。その他は、図５を用いて説明した第２実施形態と同じである。
【0042】
本実施形態は、下記の特徴を供する。
（特徴１）
第２実施形態において、ＴｉＮ層２８ａ２と、ＴｉＮ層２８ｂ１と、は分離して形成されていた。これに対して、本実施形態では、ＴｉＮ層２８ａ２と、ＴｉＮ層２８ｂ１と、の分離領域がない構造になっている。これにより、セル面積が第２実施形態のダイナミック フラッシュ メモリセルより小さくでき、ダイナミック フラッシュ メモリセルの高集積化が図れる。
（特徴１）
第２実施形態において、ＴｉＮ層２８ａ２と、ＴｉＮ層２８ｂ１と、は分離して形成されていた。これに対して、本実施形態では、ＴｉＮ層２８ａ２と、ＴｉＮ層２８ｂ１と、の分離領域がない構造になっている。これにより、セル面積が第２実施形態のダイナミック フラッシュ メモリセルより小さくでき、ダイナミック フラッシュ メモリセルの高集積化が図れる。
【0043】
（その他の実施形態）
なお、第１実施形態では、Ｓｉ柱２を形成したが、これ以外の半導体材料よりなる半導体柱であってもよい。このことは、本発明に係るその他の実施形態においても同様である。
なお、第１実施形態では、Ｓｉ柱２を形成したが、これ以外の半導体材料よりなる半導体柱であってもよい。このことは、本発明に係るその他の実施形態においても同様である。
【0044】
また、第１実施形態における、Ｎ+層３ａ、３ｂは、ドナー不純物を含んだＳｉ、または他の半導体材料層より形成されてもよい。また、異なる半導体材料層より形成されてもよい。また、それらの形成方法はエピタキシャル結晶成長法、または、他の方法でＮ+層を形成してもよい。このことは、本発明に係るその他の実施形態においても同様である。
【0045】
また、第２実施形態では、プレート線ＰＬａ１、ＰＬａ２、ＰＬｂ１、ＰＬｂ２に繋がるゲート導体層としてＴｉＮ層２８ａ１、２８ａ２、２８ｂ１、２８ｂ２を用いた。これに対して、ＴｉＮ層２８ａ１、２８ａ２、２８ｂ１、２８ｂ２に替えて、単層または複数の導体材料層を組み合わせて用いてもよい。同じく、ワード線ＷＬ１、ＷＬ２に繋がるゲート導体層としてＴｉＮ層３６ａ、３６ｂを用いた。これに対して、ＴｉＮ層３６ａ、３６ｂに替えて、単層または複数の導体材料層を組み合わせて用いてもよい。また、ゲートＴｉＮ層２８ａ１、２８ａ２、２８ｂ１、２８ｂ２、３６ａ、３６ｂは、その外側が、例えばＷなどの配線金属層に繋がっていてもよい。このことは、本発明に係るその他の実施形態においても同様である。
【0046】
第２実施形態、第３実施形態では、Ｐ層１０上に４個のＳｉ柱２２ａ～２２ｄを形成した例を説明したが、４個以上であってもよい。
【0047】
また、第１実施形態では、Ｓｉ柱２の平面視における形状は、円形状であった。それに対し、Ｓｉ柱２の平面視における形状は、楕円、一方向に長く伸びた形状などであってもよい。そして、平面視形状の異なるＳｉ柱を混在してダイナミック フラッシュ メモリセルを形成することができる。これらのこのことは、本発明に係るその他の実施形態においても同様である。
【0048】
また、図１では、矩形状の垂直断面を有するＳｉ柱２を用いて説明したが、垂直断面が台形状であってもよい。また、ダイナミック フラッシュ メモリセルのＳｉ柱２での、第１のゲート絶縁層４ａで囲まれたＳｉ柱２の断面と、第２のゲート絶縁層４ｂで囲まれたＳｉ柱２の断面と、のそれぞれが矩形状、台形状に異なっていてもよい。このことは、本発明に係るその他の実施形態においても同様である。
【0049】
また、第２実施形態における、Ｓｉ柱２２ａ～２２ｄの底部のＮ+層２１に接続して例えばＷ層などの導体層を用いてもよい。このことは、本発明に係るその他の実施形態においても同様である。
【0050】
また、図１において、プレート線ＰＬ１、ＰＬ２に接続された第１のゲート導体層５ａ、第２のゲート導体層５ｂのゲート容量が、ワード線ＷＬに接続された第３のゲート導体層５ｃのゲート容量よりも大きくなるように、第１のゲート導体層５ａ、第２のゲート導体層５ｂのゲート長を、第３のゲート導体層５ｃのゲート長よりも長くすることにより、更に第１のゲート導体層５ａ、第２のゲート導体層５ｂを合わせたゲート容量を、第３のゲート導体層５ｃのゲート容量よりも、大きく出来る。また、その他にも、第１のゲート導体層５ａ、第２のゲート導体層５ｂのゲート長を、第３のゲート導体層５ｃのゲート長よりも長くする、または長くしない構造においても、例えば、第１のゲート絶縁層４ａのゲート絶縁膜の膜厚を、第２のゲート絶縁層４ｂのゲート絶縁膜の膜厚よりも薄くしても、第１のゲート導体層５ａ、第２のゲート導体層５ｂを合わせたゲート容量を、第３のゲート導体層５ｃのゲート容量よりも、大きく出来る。また、それぞれのゲート絶縁層の材料の誘電率を変えて、第１のゲート絶縁層４ａのゲート絶縁膜の誘電率を、第２のゲート絶縁層４ｂのゲート絶縁膜の誘電率よりも高くしてもよい。また、ゲート導体層５ａ、５ｂ、５ｃの長さ、ゲート絶縁層４ａ、４ｂの膜厚、誘電率のいずれかを組み合わせて、第１のゲート導体層５ａと、第２のゲート導体層５ｂと、を合わせたゲート容量が、第３のゲート導体層５ｃのゲート容量よりも、更に大きくしてもよい。このことは、本発明に係るその他の実施形態においても同様である。
【0051】
なお、第２実施形態では、Ｓｉ柱２２ａ～２２ｄを、平面視において、正方格子状に配置した例を示したが、斜方格子状に配置させてもよい。このことは、本発明に係るその他の実施形態においても同様である。
【0052】
また、図１において、Ｎ+層３ａ、３ｂの一方をＰ+層にして、サイリスタ現象を用いた動作（例えば、非特許文献１５を参照）、またはトンネル現象を用いた動作により、読み出し動作を行ってもよい。このことは、本発明に係るその他の実施形態においても同様である。
【0053】
また、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した各実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。上記実施例及び変形例は任意に組み合わせることができる。さらに、必要に応じて上記実施形態の構成要件の一部を除いても本発明の技術思想の範囲内となる。
【産業上の利用可能性】
【0054】
本発明に係る、メモリ素子を有する半導体装置によれば、高密度で、かつ高性能のダイナミック フラッシュ メモリを有する半導体装置が得られる。
【符号の説明】
【0055】
１ 基板
２０ Ｐ層
２、２２ａ、２２ｂ、２２ｃ、２２ｄ Ｓｉ柱
３ａ、３ｂ、２１、２３ａ、２３ｂ、２３ｃ、２３ｄ Ｎ+層
４ａ 第１のゲート絶縁層
４ｂ 第２のゲート絶縁層
５ａ 第１のゲート導体層
５ｂ 第２のゲート導体層
５ｃ 第３のゲート導体層
６ 絶縁層
７ チャネル領域
７ａ 第１のチャネル層
７ｂ 第２のチャネル層
１１ 正孔群
１２ａ、１２ｂ 反転層
１３ ピンチオフ点
ＳＬ ソース線
ＰＬ１ 第１のプレート線
ＰＬ２ 第２のプレート線
ＷＬ ワード線
ＢＬ ビット線
２７ａ、２７ｂ ＨｆＯ2層
２８ａ１、２８ａ２、２８ｂ１、２８ｂ２、２８Ａ１、２８Ｂ１，２８Ａ２、３６ａ、３６ｂ ＴｉＮ層
２６、３３、３７ ＳｉＯ2層
４０ａ、４０ｂ 配線金属層
２０ Ｐ層
２、２２ａ、２２ｂ、２２ｃ、２２ｄ Ｓｉ柱
３ａ、３ｂ、２１、２３ａ、２３ｂ、２３ｃ、２３ｄ Ｎ+層
４ａ 第１のゲート絶縁層
４ｂ 第２のゲート絶縁層
５ａ 第１のゲート導体層
５ｂ 第２のゲート導体層
５ｃ 第３のゲート導体層
６ 絶縁層
７ チャネル領域
７ａ 第１のチャネル層
７ｂ 第２のチャネル層
１１ 正孔群
１２ａ、１２ｂ 反転層
１３ ピンチオフ点
ＳＬ ソース線
ＰＬ１ 第１のプレート線
ＰＬ２ 第２のプレート線
ＷＬ ワード線
ＢＬ ビット線
２７ａ、２７ｂ ＨｆＯ2層
２８ａ１、２８ａ２、２８ｂ１、２８ｂ２、２８Ａ１、２８Ｂ１，２８Ａ２、３６ａ、３６ｂ ＴｉＮ層
２６、３３、３７ ＳｉＯ2層
４０ａ、４０ｂ 配線金属層
【図1】
【図2】
【図3】
【図4A】
【図4B】
【図5】
【図6】
【図7】
【図8】
【図9】
