(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B1)
(11)【特許番号】
(24)【登録日】2023-11-07
(45)【発行日】2023-11-15
(54)【発明の名称】電圧生成回路及び半導体記憶装置
(51)【国際特許分類】
G11C 5/14 20060101AFI20231108BHJP
H02M 3/155 20060101ALI20231108BHJP
【FI】
G11C5/14 500
H02M3/155 Z
(21)【出願番号】P 2022144966
(22)【出願日】2022-09-13
【審査請求日】2022-09-13
(73)【特許権者】
【識別番号】512167426
【氏名又は名称】華邦電子股▲ふん▼有限公司
【氏名又は名称原語表記】Winbond Electronics Corp.
(74)【代理人】
【識別番号】100108833
【氏名又は名称】早川 裕司
(74)【代理人】
【識別番号】100162156
【氏名又は名称】村雨 圭介
(72)【発明者】
【氏名】佐藤 貴彦
【審査官】後藤 彰
(56)【参考文献】
【文献】特開平10-142582(JP,A)
【文献】特開2002-008374(JP,A)
【文献】特開2011-129900(JP,A)
(58)【調査した分野】(Int.Cl.,DB名)
G11C 5/14
H02M 3/155
(57)【特許請求の範囲】
【請求項1】
入力電圧に基づいて異なる出力電圧を生成する複数の電圧生成部
と、
前記複数の電圧生成部のうち何れか1つの電圧生成部を駆動するように制御する制御部と、を備え、
前記複数の電圧生成部の各々は、前記出力電圧を検出するために直列に接続された複数の抵抗器を有し、
前記複数の抵抗器のうち少なくとも1つの抵抗器は、前記複数の電圧生成部の間で共通に設けられている、
電圧生成回路。
【請求項2】
前記複数の電圧生成部の各々は、所定の基準電圧と、前記出力電圧を前記複数の抵抗器のうち前記少なくとも1つの抵抗器と前記複数の抵抗器のうち他の抵抗器との間で分圧した電圧と、を比較するための比較部を有し、
前記比較部は、前記複数の電圧生成部の間で共通に設けられている、
請求項1に記載の電圧生成回路。
【請求項3】
前記複数の電圧生成部の各々は、前記入力電圧が印加される入力端子と前記出力電圧を出力するための出力端子との間に接続された出力ドライバであって、前記比較部によって制御される出力ドライバを備える、
請求項2に記載の電圧生成回路。
【請求項4】
前記少なくとも1つの抵抗器は、前記複数の抵抗器のうち他の抵抗器と低電圧電源との間に接続されており、
前記複数の抵抗器のうち他の抵抗器は、前記出力ドライバの出力端子と前記少なくとも1つの抵抗器との間に接続されている、
請求項3に記載の電圧生成回路。
【請求項5】
前記比較部の一方の入力端子には前記所定の基準電圧が印加されており、
前記比較部の他方の入力端子は、前記少なくとも1つの抵抗器と前記複数の抵抗器のうち他の抵抗器との間のノードに接続されている、
請求項4に記載の電圧生成回路。
【請求項6】
前記出力ドライバの出力端子と前記複数の抵抗器との間に、所定の第1制御信号によってオンになる第1スイッチ部が設けられている、
請求項4に記載の電圧生成回路。
【請求項7】
前記複数の電圧生成部の各々の前記入力端子と前記出力ドライバの入力端子との間に、所定の第2制御信号によってオンになる第2スイッチ部が設けられている、
請求項4に記載の電圧生成回路。
【請求項8】
前記複数の電圧生成部のうち少なくとも1つの電圧生成部は、前記入力電圧を昇圧して前記出力電圧を生成する昇圧回路を備える、
請求項1に記載の電圧生成回路。
【請求項9】
前記制御部は、前記複数の電圧生成部のうち駆動する電圧生成部を所定のタイミング毎に切り替える、
請求項
1に記載の電圧生成回路。
【請求項10】
前記制御部は、所定のクロック信号のパルス数が所定値に達すると、前記複数の電圧生成部のうち駆動する電圧生成部を切り替える、
請求項
9に記載の電圧生成回路。
【請求項11】
前記制御部は、前記複数の電圧生成部のうち駆動する電圧生成部を所定の順序で切り替える、
請求項
1に記載の電圧生成回路。
【請求項12】
請求項1に記載の電圧生成回路を備える、
半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、電圧生成回路及び半導体記憶装置に関する。
【背景技術】
【0002】
半導体記憶装置(例えば、DRAM(Dynamic Random Access Memory)等)内のメモリ素子や回路等に電源電圧を供給するために、外部から供給された電圧に基づいて内部電圧を生成するレギュレータ回路(電圧生成部)が知られている(例えば、特許文献1)。
【先行技術文献】
【特許文献】
【0003】
【発明の概要】
【発明が解決しようとする課題】
【0004】
ところで、半導体記憶装置内の全てのメモリ素子や回路等は、一種類の電源電圧ではなく、複数の種類の電源電圧で駆動するようになっている。これにより、半導体記憶装置内の全てのメモリ素子や回路等を駆動させるために、それぞれ異なる電源電圧を生成する複数の電圧生成部を半導体記憶装置に設ける必要がある。この場合、異なる電源電圧の数が多くなるほど、半導体記憶装置に設けられる電圧生成部の数が多くなるので、半導体記憶装置において各電圧生成部が占めるレイアウトサイズが増大するとともに、電圧生成部の数の増加に応じて半導体記憶装置の消費電流が増大する虞がある。
【0005】
本発明は上記課題に鑑みてなされたものであり、レイアウトサイズ及び消費電流を低減することの可能な電圧生成回路及び半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【0006】
上記課題を解決するために、本発明は、入力電圧に基づいて異なる出力電圧を生成する複数の電圧生成部を備え、前記複数の電圧生成部の各々は、前記出力電圧を検出するために直列に接続された複数の抵抗器を有し、前記複数の抵抗器のうち少なくとも1つの抵抗器は、前記複数の電圧生成部の間で共通に設けられている、電圧生成回路を提供する(発明1)。
【0007】
かかる発明(発明1)によれば、複数の電圧生成部の各々に含まれる複数の抵抗器のうち少なくとも1つの抵抗器を複数の電圧生成部の間で共有することが可能になるので、例えば、複数の電圧生成部が、何れの抵抗器を共有することなく互いに独立して設けられている場合と比較して、各電圧生成部が占めるレイアウトサイズを低減することが可能になるとともに、半導体記憶装置の消費電流を低減することが可能になる。
【0008】
上記発明(発明1)においては、前記複数の電圧生成部の各々は、所定の基準電圧と、前記出力電圧を前記複数の抵抗器のうち前記少なくとも1つの抵抗器と前記複数の抵抗器のうち他の抵抗器との間で分圧した電圧と、を比較するための比較部を有し、前記比較部は、前記複数の電圧生成部の間で共通に設けられてもよい(発明2)。
【0009】
かかる発明(発明2)によれば、例えば、単一の比較部を複数の電圧生成部の間で共有することが可能になるので、各電圧生成部が占めるレイアウトサイズをさらに低減することが可能になるとともに、半導体記憶装置の消費電流をさらに低減することが可能になる。
【0010】
上記発明(発明2)においては、前記複数の電圧生成部の各々は、前記入力電圧が印加される入力端子と前記出力電圧を出力するための出力端子との間に接続された出力ドライバであって、前記比較部によって制御される出力ドライバを備えてもよい(発明3)。
【0011】
かかる発明(発明3)によれば、複数の電圧生成部の各々の出力ドライバを制御することによって、複数の電圧生成部の各々において互いに異なる出力電圧を生成することが可能になる。
【0012】
上記発明(発明3)においては、前記少なくとも1つの抵抗器は、前記複数の抵抗器のうち他の抵抗器と低電圧電源との間に接続されており、前記複数の抵抗器のうち他の抵抗器は、前記出力ドライバの出力端子と前記少なくとも1つの抵抗器との間に接続されてもよい(発明4)。
【0013】
かかる発明(発明4)によれば、少なくとも1つの抵抗器と他の抵抗器とを用いて出力電圧を検出することが可能になる。
【0014】
上記発明(発明4)においては、前記比較部の一方の入力端子には前記所定の基準電圧が印加されており、前記比較部の他方の入力端子は、前記少なくとも1つの抵抗器と前記複数の抵抗器のうち他の抵抗器との間のノードに接続されてもよい(発明5)。
【0015】
かかる発明(発明5)によれば、比較部は、基準電圧と出力電圧の一部とに基づいて出力ドライバを制御することが可能になる。
【0016】
上記発明(発明4~5)においては、前記出力ドライバの出力端子と前記複数の抵抗器との間に、所定の第1制御信号によってオンになる第1スイッチ部が設けられてもよい(発明6)。
【0017】
かかる発明(発明6)によれば、各電圧生成部の駆動を第1制御信号によって制御することが可能になる。
【0018】
上記発明(発明4~6)においては、前記複数の電圧生成部の各々の入力端子と前記出力ドライバの入力端子との間に、所定の第2制御信号によってオンになる第2スイッチ部が設けられてもよい(発明7)。
【0019】
かかる発明(発明7)によれば、各電圧生成部の駆動を第2制御信号によって制御することが可能になる。
【0020】
上記発明(発明1~7)においては、前記複数の電圧生成部のうち少なくとも1つの電圧生成部は、前記入力電圧を昇圧して前記出力電圧を生成する昇圧回路を備えてもよい(発明8)。
【0021】
かかる発明(発明8)によれば、複数の電圧生成部のうち少なくとも1つの電圧生成部において、入力電圧よりも高い出力電圧を生成することが可能になる。
【0022】
上記発明(発明1~8)においては、前記複数の電圧生成部のうち何れか1つの電圧生成部を駆動するように制御する制御部を備えてもよい(発明9)。
【0023】
かかる発明(発明9)によれば、制御部によって、複数の電圧生成部のうち何れか1つの電圧生成部のみに出力電圧を生成させることが可能になる。
【0024】
上記発明(発明9)においては、前記制御部は、前記複数の電圧生成部のうち駆動する電圧生成部を所定のタイミング毎に切り替えてもよい(発明10)。
【0025】
かかる発明(発明9)によれば、駆動する電圧生成部を所定のタイミング毎に変更することが可能になる。
【0026】
上記発明(発明10)においては、前記制御部は、所定のクロック信号のパルス数が所定値に達すると、前記複数の電圧生成部のうち駆動する電圧生成部を切り替えてもよい(発明11)。
【0027】
かかる発明(発明11)によれば、所定のクロック信号のパルス数が所定値に達する毎に、駆動する電圧生成部を変更することが可能になる。
【0028】
上記発明(発明9~11)においては、前記制御部は、前記複数の電圧生成部のうち駆動する電圧生成部を所定の順序で切り替えてもよい(発明12)。
【0029】
かかる発明(発明12)によれば、所定の順序に従って、駆動する電圧生成部を変更することが可能になる。
【0030】
また、上記課題を解決するために、本発明は、上記発明(発明1~12)の電圧生成回路を備える、半導体記憶装置を提供する(発明13)。
【0031】
かかる発明(発明13)によれば、各電圧生成部が占めるレイアウトサイズを低減することが可能になるとともに、半導体記憶装置の消費電流を低減することが可能になる。
【発明の効果】
【0032】
本発明の電圧生成回路及び半導体記憶装置によれば、レイアウトサイズ及び消費電流を低減することができる。
【図面の簡単な説明】
【0033】
【
図1】本発明の第1実施形態に係る電圧生成回路の構成例を示す図である。
【
図3】電圧生成回路内の信号の時間推移を示すタイムチャートである。
【
図4】本発明の第2実施形態に係る電圧生成回路の構成例を示す図である。
【
図5】電圧生成回路内の信号の時間推移を示すタイムチャートである。
【
図6】変形例に係る電圧生成回路内の信号の時間推移を示すタイムチャートである。
【発明を実施するための形態】
【0034】
以下、本発明の実施形態に係る電圧生成回路及び半導体記憶装置について添付図面を参照して詳細に説明する。ただし、この実施形態は例示であり、本発明はこれに限定されるものではない。
【0035】
また、本明細書等における「第1」、「第2」、「第3」等の表記は、或る構成要素を他の構成要素と区別するために使用されるものであって、当該構成要素の数、順序又は優先度等を限定するためのものではない。例えば、「第1要素」及び「第2要素」との記載が存在する場合、「第1要素」及び「第2要素」という2つの要素のみが採用されることを意味するものではないし、「第1要素」が「第2要素」に先行しなければならないことを意味するものでもない。
【0036】
(第1実施形態)
図1は、本発明の第1実施形態に係る半導体記憶装置の電圧生成回路10の構成例を示すブロック図である。本実施形態に係る電圧生成回路10は、半導体記憶装置(例えば、DRAM等)に設けられており、半導体記憶装置内のメモリ素子や回路等を駆動するための電源電圧を生成するように構成されている。本実施形態において、電圧生成回路10は、第1電圧生成部11と、第2電圧生成部12と、第3電圧生成部13と、制御部14(
図2に示す)と、を備える。なお、ここでは、説明を簡略化するために、半導体記憶装置の他の周知の構成(例えば、メモリセルアレイやコマンドデコーダ等)が示されていない。
【0037】
本実施形態において、第1電圧生成部11、第2電圧生成部12及び第3電圧生成部13の各々は、外部電源電圧VDDを入力電圧とし、当該入力電圧に基づいて、異なる出力電圧V1,V2,V3(例えば、VDD>V1>V2>V3)を生成するように構成されている。具体的に説明すると、本実施形態では、第1電圧生成部11が出力電圧V1を生成し、第2電圧生成部12が出力電圧V2を生成し、第3電圧生成部13が出力電圧V3を生成する。なお、ここでは、外部電源電圧VDDが入力電圧である場合を一例として説明するが、入力電圧は、外部電源電圧VDD以外の他の電圧(例えば、外部電源電圧VDDに基づいて生成された他の電圧等)であってもよい。
【0038】
図1を参照して、第1電圧生成部11、第2電圧生成部12及び第3電圧生成部13の各々の構成について説明する。
【0039】
第1電圧生成部11は、リニアレギュレータであり、Pチャンネル型のMOSFET(Metal-Oxide-Semiconductor Field Effect Transistor)11a,11b,11cと、エラーアンプ11dと、出力電圧V1を検出するために直列に接続された複数(本実施形態では、4つ)の抵抗器R1,R2,R3,R4と、を備える。
【0040】
MOSFET11aは、第1電圧生成部11の入力端子(外部電源電圧VDDが入力電圧として印加される入力端子)とMOSFET11bの入力端子(ここでは、ソース)との間に設けられており、後述する第2制御信号EN1Oによってオンになるように構成されている。なお、MOSFET11aは、本発明の「第2スイッチ部」の一例である。
【0041】
MOSFET11bは、(MOSFET11aを介して)第1電圧生成部11の入力端子と、出力電圧V1を出力するための出力端子との間に接続されており、エラーアンプ11dによって制御されるように構成されている。なお、MOSFET11bは、本発明の「出力ドライバ」の一例である。
【0042】
MOSFET11cは、MOSFET11bの出力端子(ここでは、ドレイン)と複数の抵抗器R1,R2,R3,R4との間に設けられており、後述する第1制御信号EN1Iによってオンになるように構成されている。なお、MOSFET11cは、本発明の「第1スイッチ部」の一例である。
【0043】
エラーアンプ11dは、所定の基準電圧VREFと、出力電圧V1を複数の抵抗器R1,R2,R3,R4のうち少なくとも1つの抵抗器(ここでは、抵抗器R4)と他の抵抗器(ここでは、抵抗器R1,R2,R3)との間で分圧した電圧VDETと、を比較し、比較結果に基づいてMOSFET11bを制御するように構成されている。なお、エラーアンプ11dは、本発明の「比較部」の一例である。
【0044】
複数の抵抗器R1,R2,R3,R4は、(MOSFET11cを介して)MOSFET11bの出力端子(ここでは、ドレイン)と、外部電源電圧VDDよりも低い低電圧電源との間に接続されている。ここで、複数の抵抗器R1,R2,R3,R4のうち少なくとも1つの抵抗器(ここでは、抵抗器R4)は、他の抵抗器(ここでは、抵抗器R1,R2,R3)と低電圧電源との間に接続されており、他の抵抗器(抵抗器R1,R2,R3)は、(MOSFET11cを介して)MOSFET11bの出力端子(ここでは、ドレイン)と少なくとも1つの抵抗器(抵抗器R4)との間に接続されている。
【0045】
次に、第1電圧生成部11の各部11a~11d,R1~R4の詳細な構成について説明する。MOSFET11aのソースは外部電源電圧VDDに接続されており、MOSFET11aのドレインはMOSFET11bのソースに接続されている。また、MOSFET11aのゲートには、第2制御信号EN1Oが印加されている。さらに、MOSFET11bのドレインはMOSFET11cのソースに接続されており、MOSFET11bのゲートはエラーアンプ11dの出力端子に接続されている。さらにまた、MOSFET11cのドレインは抵抗器R1の一端側に接続されており、MOSFET11cのゲートには、第1制御信号EN1Iが印加されている。複数の抵抗器R1~R4は、MOSFET11cのドレインと低電圧電源との間にR1、R2、R3、R4の順に直列に接続されている。また、抵抗器R3と抵抗器R4との間のノードはエラーアンプ11dの一方の入力端子に接続されており、エラーアンプ11dの他方の入力端子には、基準電圧VREFが印加されている。
【0046】
エラーアンプ11dは、一方の入力端子に入力される電圧VDETと基準電圧VREFとを比較し、比較結果を信号PGONとしてMOSFET11bに出力する。ここで、電圧VDET<基準電圧VREFである場合には、エラーアンプ11dは、MOSFET11bのオン抵抗を下げる(つまり、出力電圧V1を上げる)ように信号PGONを生成して、MOSFET11bに出力する。また、電圧VDET>基準電圧VREFである場合には、エラーアンプ11dは、MOSFET11bのオン抵抗を上げる(つまり、出力電圧V1を下げる)ように信号PGONを生成して、MOSFET11bに出力する。
【0047】
第2電圧生成部12は、リニアレギュレータであり、Pチャンネル型のMOSFET12a,12b,12cと、エラーアンプ11dと、出力電圧V2を検出するために直列に接続された複数(本実施形態では、3つ)の抵抗器R2,R3,R4と、を備える。すなわち、第2電圧生成部12は、エラーアンプ11dと、複数の抵抗器R2,R3,R4と、を第1電圧生成部11と共有している。
【0048】
MOSFET12aは、第2電圧生成部12の入力端子(外部電源電圧VDDが入力電圧として印加される入力端子)とMOSFET12bの入力端子(ここでは、ソース)との間に設けられており、第2制御信号EN2Oによってオンになるように構成されている。なお、MOSFET12aは、本発明の「第2スイッチ部」の一例である。
【0049】
MOSFET12bは、(MOSFET12aを介して)第2電圧生成部12の入力端子と、出力電圧V2を出力するための出力端子との間に接続されており、エラーアンプ11dによって制御されるように構成されている。なお、MOSFET12bは、本発明の「出力ドライバ」の一例である。
【0050】
MOSFET12cは、MOSFET12bの出力端子(ここでは、ドレイン)と複数の抵抗器R2,R3,R4との間に設けられており、第1制御信号EN2Iによってオンになるように構成されている。なお、MOSFET12cは、本発明の「第1スイッチ部」の一例である。
【0051】
エラーアンプ11dは、所定の基準電圧VREFと、出力電圧V2を複数の抵抗器R2,R3,R4のうち少なくとも1つの抵抗器(ここでは、抵抗器R4)と他の抵抗器(ここでは、抵抗器R2,R3)との間で分圧した電圧VDETと、を比較し、比較結果に基づいてMOSFET12bを制御するように構成されている。
【0052】
なお、複数の抵抗器R2,R3,R4については、上述した通りである。
【0053】
次に、第2電圧生成部12の各部11d,12a~12c,R2~R4の詳細な構成について説明する。MOSFET12aのソースは外部電源電圧VDDに接続されており、MOSFET12aのドレインはMOSFET12bのソースに接続されている。また、MOSFET12aのゲートには、第2制御信号EN2Oが印加されている。さらに、MOSFET12bのドレインはMOSFET12cのソースに接続されており、MOSFET12bのゲートはエラーアンプ11dの出力端子に接続されている。さらにまた、MOSFET12cのドレインは抵抗器R2の一端側に接続されており、MOSFET12cのゲートには、第1制御信号EN2Iが印加されている。複数の抵抗器R2~R4は、MOSFET12cのドレインと低電圧電源との間にR2、R3、R4の順に直列に接続されている。
【0054】
エラーアンプ11dは、一方の入力端子に入力される電圧VDETと基準電圧VREFとを比較し、比較結果を信号PGONとしてMOSFET12bに出力する。ここで、電圧VDET<基準電圧VREFである場合には、エラーアンプ11dは、MOSFET12bのオン抵抗を下げる(つまり、出力電圧V2を上げる)ように信号PGONを生成して、MOSFET12bに出力する。また、電圧VDET>基準電圧VREFである場合には、エラーアンプ11dは、MOSFET12bのオン抵抗を上げる(つまり、出力電圧V2を下げる)ように信号PGONを生成して、MOSFET12bに出力する。
【0055】
第3電圧生成部13は、リニアレギュレータであり、Pチャンネル型のMOSFET13a,13b,13cと、エラーアンプ11dと、出力電圧V3を検出するために直列に接続された複数(本実施形態では、2つ)の抵抗器R3,R4と、を備える。すなわち、第3電圧生成部13は、エラーアンプ11dと、複数の抵抗器R3,R4と、を第1電圧生成部11及び第2電圧生成部12と共有している。
【0056】
MOSFET13aは、第3電圧生成部13の入力端子(外部電源電圧VDDが入力電圧として印加される入力端子)とMOSFET13bの入力端子(ここでは、ソース)との間に設けられており、第2制御信号EN3Oによってオンになるように構成されている。なお、MOSFET13aは、本発明の「第2スイッチ部」の一例である。
【0057】
MOSFET13bは、(MOSFET13aを介して)第3電圧生成部13の入力端子と、出力電圧V3を出力するための出力端子との間に接続されており、エラーアンプ11dによって制御されるように構成されている。なお、MOSFET13bは、本発明の「出力ドライバ」の一例である。
【0058】
MOSFET13cは、MOSFET13bの出力端子(ここでは、ドレイン)と複数の抵抗器R3,R4との間に設けられており、第1制御信号EN3Iによってオンになるように構成されている。なお、MOSFET13cは、本発明の「第1スイッチ部」の一例である。
【0059】
エラーアンプ11dは、所定の基準電圧VREFと、出力電圧V3を複数の抵抗器R3,R4のうち少なくとも1つの抵抗器(ここでは、抵抗器R4)と他の抵抗器(ここでは、抵抗器R3)との間で分圧した電圧VDETと、を比較し、比較結果に基づいてMOSFET13bを制御するように構成されている。
【0060】
なお、複数の抵抗器R3,R4については、上述した通りである。
【0061】
次に、第3電圧生成部13の各部11d,13a~13c,R3~R4の詳細な構成について説明する。MOSFET13aのソースは外部電源電圧VDDに接続されており、MOSFET13aのドレインはMOSFET13bのソースに接続されている。また、MOSFET13aのゲートには、第2制御信号EN3Oが印加されている。さらに、MOSFET13bのドレインはMOSFET13cのソースに接続されており、MOSFET13bのゲートはエラーアンプ11dの出力端子に接続されている。さらにまた、MOSFET13cのドレインは抵抗器R3の一端側に接続されており、MOSFET13cのゲートには、第1制御信号EN3Iが印加されている。複数の抵抗器R3~R4は、MOSFET13cのドレインと低電圧電源との間にR3、R4の順に直列に接続されている。
【0062】
エラーアンプ11dは、一方の入力端子に入力される電圧VDETと基準電圧VREFとを比較し、比較結果を信号PGONとしてMOSFET13bに出力する。ここで、電圧VDET<基準電圧VREFである場合には、エラーアンプ11dは、MOSFET13bのオン抵抗を下げる(つまり、出力電圧V3を上げる)ように信号PGONを生成して、MOSFET13bに出力する。また、電圧VDET>基準電圧VREFである場合には、エラーアンプ11dは、MOSFET13bのオン抵抗を上げる(つまり、出力電圧V3を下げる)ように信号PGONを生成して、MOSFET13bに出力する。
【0063】
次に、
図2を参照して、制御部14の構成について説明する。制御部14は、オシレータ14aと、カウンタ14bと、デコーダ14cと、を備える。
【0064】
オシレータ14aは、発振信号OSCを所定間隔で生成して、カウンタ14bに出力する。
【0065】
カウンタ14bは、オシレータ14aから出力された発振信号OSCのパルスをカウントし、パルスのカウント値を示す信号CNTVをデコーダ14cに出力する。ここで、パルスのカウント値は、所定値(例えば、5)に達する毎に、初期値(例えば、0)にリセットされてもよい。また、カウンタ14bは、オシレータ14aから出力された発振信号OSCのパルスをカウントし、パルスのカウント値を示す信号CNTSをリフレッシュ制御部15に出力する。
【0066】
デコーダ14cは、信号CNTVによって示されるカウント値に基づいて第1制御信号EN1I,EN2I,EN3I及び第2制御信号ENIO,EN2O,EN3Oの各々を生成し、生成した第1制御信号EN1I,EN2I,EN3I及び第2制御信号ENIO,EN2O,EN3Oを第1電圧生成部11、第2電圧生成部12及び第3電圧生成部13に出力する。
【0067】
リフレッシュ制御部15は、信号CNTSによって示されるカウント値が所定値に達する毎に、半導体記憶装置内のメモリセル(図示省略)のリフレッシュ動作を行うように構成されている。
【0068】
ここで、制御部14は、複数の電圧生成部11,12,13のうち何れか1つの電圧生成部(例えば、電圧生成部11)を駆動するように制御してもよい。これにより、制御部14によって、複数の電圧生成部11,12,13のうち何れか1つの電圧生成部(例えば、第1電圧生成部11)のみに出力電圧(例えば、出力電圧V1)を生成させることが可能になる。
【0069】
例えば、制御部14のデコーダ14cは、ローレベルの第1制御信号EN1Iを第1電圧生成部11のMOSFET11cに出力してMOSFET11cをオンにし、ローレベルの第2制御信号EN1Oを第1電圧生成部11のMOSFET11aに出力してMOSFET11aをオンにすることによって、第1電圧生成部11を駆動させてもよい。なお、この場合、制御部14は、ハイレベルの第1制御信号EN2I,EN3Iを第2電圧生成部12のMOSFET12c及び第3電圧生成部13のMOSFET13cに出力してMOSFET12c,13cをオフにし、ハイレベルの第2制御信号EN2O,EN3Oを第2電圧生成部12のMOSFET12a及び第3電圧生成部13のMOSFET13aに出力してMOSFET12a,13aをオフにすることによって、第2電圧生成部12及び第3電圧生成部13の駆動を停止してもよい。
【0070】
また、制御部14は、複数の電圧生成部11,12,13のうち駆動する電圧生成部を所定のタイミング毎に切り替えてもよい。これにより、駆動する電圧生成部を所定のタイミング毎に変更することが可能になる。
【0071】
さらに、制御部14は、所定のクロック信号のパルス数が所定値に達すると、複数の電圧生成部11,12,13のうち駆動する電圧生成部を切り替えてもよい。これにより、所定のクロック信号のパルス数が所定値に達する毎に、駆動する電圧生成部を変更することが可能になる。
【0072】
例えば、制御部14のデコーダ14cは、信号CNTVによって示されるカウント値が所定値(例えば、2)増加する毎に、駆動する電圧生成部を切り替えてもよい。ここで、デコーダ14cは、例えば、駆動する電圧生成部を第1電圧生成部11から第2電圧生成部12に切り替える場合に、ローレベルからハイレベルに変更された第1制御信号EN1Iを第1電圧生成部11のMOSFET11cに出力してMOSFET11cをオフにし、ローレベルからハイレベルに変更された第2制御信号EN1Oを第1電圧生成部11のMOSFET11aに出力してMOSFET11aをオフにすることによって、第1電圧生成部11の駆動を停止させてもよい。また、制御部14は、ハイレベルからローレベルに変更された第1制御信号EN2Iを第2電圧生成部12のMOSFET12cに出力してMOSFET12cをオンにし、ハイレベルからローレベルに変更された第2制御信号EN2Oを第2電圧生成部12のMOSFET12aに出力してMOSFET12aをオンにすることによって、第2電圧生成部12を駆動させてもよい。なお、制御部14は、例えば、駆動する電圧生成部を第2電圧生成部12から第3電圧生成部13又は第1電圧生成部11に切り替える場合に、第2電圧生成部12のMOSFET12a,12cをオフにし、駆動する電圧生成部のMOSFET(MOSFET13a,13c又はMOSFET11a,11c)をオンにしてもよい。
【0073】
さらにまた、制御部14は、複数の電圧生成部11,12,13のうち駆動する電圧生成部を所定の順序で切り替えてもよい。これにより、所定の順序に従って、駆動する電圧生成部を変更することが可能になる。
【0074】
例えば、制御部14のデコーダ14cは、所定の駆動順(例えば、第1電圧生成部11、第2電圧生成部12、第3電圧生成部13の順に繰り返す)に従って、駆動する電圧生成部を切り替えてもよい。ここで、駆動順に関する情報は、例えば、半導体記憶装置内のモードレジスタ(図示省略)や、デコーダ14c内に設けられた記憶回路等に記憶されてもよい。また、駆動順に関する情報は、任意のタイミングで変更されてもよい。
【0075】
図3は、本実施形態に係る電圧生成回路10の動作の一例を示すタイムチャートである。先ず、時刻t1において、制御部14のデコーダ14cは、信号CNTVによって示されるカウント値(ここでは、0)をカウンタ14bから受信すると、ローレベルの第1制御信号EN1Iを生成し、ハイレベルの第1制御信号EN2I,EN3I及び第2制御信号EN1O,EN2O,EN3Oを生成する。これにより、第1電圧生成部11のMOSFET11cがオンになり、それ以外のMOSFET11a,12a,12c,13a,13cがオフになる。次に、時刻t2において、制御部14のデコーダ14cは、信号CNTVによって示されるカウント値(ここでは、1)をカウンタ14bから受信すると、ローレベルの第1制御信号EN1I及び第2制御信号EN1Oを生成し、ハイレベルの第1制御信号EN2I,EN3I及び第2制御信号EN2O,EN3Oを生成する。これにより、第1電圧生成部11のMOSFET11a,11cがオンになり、第1電圧生成部11が駆動する。この場合、エラーアンプ11dが、基準電圧VREFと電圧VDETとの比較結果(ここでは、VREF>VDET)に基づいてMOSFET11bのオン抵抗を下げるように信号PGONを生成することによって、出力電圧V1が目標電圧まで上昇する。
【0076】
次に、時刻t3において、制御部14のデコーダ14cは、信号CNTVによって示されるカウント値(ここでは、2)をカウンタ14bから受信すると、ローレベルの第1制御信号EN2Iを生成し、ハイレベルの第1制御信号EN1I,EN3I及び第2制御信号EN1O,EN2O,EN3Oを生成する。これにより、第2電圧生成部12のMOSFET12cがオンになり、それ以外のMOSFET11a,11c,12a,13a,13cがオフになる。次に、時刻t4において、制御部14のデコーダ14cは、信号CNTVによって示されるカウント値(ここでは、3)をカウンタ14bから受信すると、ローレベルの第1制御信号EN2I及び第2制御信号EN2Oを生成し、ハイレベルの第1制御信号EN1I,EN3I及び第2制御信号EN1O,EN3Oを生成する。これにより、第2電圧生成部12のMOSFET12a,12cがオンになり、第2電圧生成部12が駆動する。この場合、エラーアンプ11dが、基準電圧VREFと電圧VDETとの比較結果(ここでは、VREF>VDET)に基づいてMOSFET12bのオン抵抗を下げるように信号PGONを生成することによって、出力電圧V2が目標電圧まで上昇する。
【0077】
次いで、時刻t5において、制御部14のデコーダ14cは、信号CNTVによって示されるカウント値(ここでは、4)をカウンタ14bから受信すると、ローレベルの第1制御信号EN3Iを生成し、ハイレベルの第1制御信号EN1I,EN2I及び第2制御信号EN1O,EN2O,EN3Oを生成する。これにより、第3電圧生成部13のMOSFET13cがオンになり、それ以外のMOSFET11a,11c,12a,12c,13aがオフになる。次に、時刻t6において、制御部14のデコーダ14cは、信号CNTVによって示されるカウント値(ここでは、5)をカウンタ14bから受信すると、ローレベルの第1制御信号EN3I及び第2制御信号EN3Oを生成し、ハイレベルの第1制御信号EN1I,EN2I及び第2制御信号EN1O,EN2Oを生成する。これにより、第3電圧生成部13のMOSFET13a,13cがオンになり、第3電圧生成部13が駆動する。この場合、エラーアンプ11dが、基準電圧VREFと電圧VREFとの比較結果(ここでは、VREF>VDET)に基づいてMOSFET13bのオン抵抗を下げるように信号PGONを生成することによって、出力電圧V3が目標電圧まで上昇する。
【0078】
また、時刻t7以降は、時刻t1~t6の動作が繰り返される。
【0079】
このようにして、複数の電圧生成部11,12,13のうち駆動する電圧生成部を、所定のタイミング毎(ここでは、クロック信号のパルス数が所定値に達する毎)に切り替えることが可能になる。
【0080】
ここで、本実施形態に係る電圧生成回路10の消費電流の低減効果の一例について説明する。例えば、基準電圧VREFが0.8V、抵抗器R1の抵抗が200kΩ、抵抗器R2の抵抗が100kΩ、抵抗器R3の抵抗が200kΩ、抵抗器R4の抵抗が800kΩの場合には、各出力電圧V1,V2,V3は、以下のように算出される。
V1=VREF×(R1+R2+R3+R4)/R4=1.3V
V2=VREF×(R2+R3+R4)/R4=1.1V
V3=VREF×(R3+R4)/R4=1.0V
【0081】
また、エラーアンプ11dの消費電流が1μAであって、各出力電圧V1,V2,V3のうち出力電圧V1のみが生成される場合には、電圧生成回路10の消費電流(供給電流を含まない)Iは、以下のように算出することができる。
I=エラーアンプ11dの消費電流+電圧生成部11の抵抗器の消費電流=1μA+1.3V/1300kΩ=2μA
【0082】
一方、例えば、複数の電圧生成部11,12,13の各々が、エラーアンプ11d及び複数の抵抗器R1,R2,R3,R4を共有することなく互いに独立して設けられている場合であって、各電圧生成部11,12,13の各々が出力電圧V1,V2,V3を生成する場合には、各電圧生成部11,12,13の総消費電流I´は、以下のように算出される。
I´=各電圧生成部11,12,13のエラーアンプ11dの消費電流+各電圧生成部11,12,13の抵抗器の消費電流=1μA×3+1.3V/1300kΩ+1.1V/1100kΩ+1.0V/1000kΩ=6μA
【0083】
したがって、本実施形態に係る電圧生成回路10は、複数の電圧生成部11,12,13の各々が、エラーアンプ11d及び何れの抵抗器R1,R2,R3,R4を共有することなく互いに独立して設けられている場合と比較して、消費電流を1/3に低減することが可能になる。
【0084】
なお、各電圧生成部11,12,13の駆動停止期間は、例えば、電圧生成部の負荷電流や容量に応じて設定することが可能である。例えば、負荷電流IOUTが20μAであって、容量COUTが2nFであって、駆動停止中の電圧降下の目標値dVが50mVである場合には、駆動停止期間dT_maxは、以下のように算出される。
dT_max=COUT×dV/IOUT=2nF×50mV/20μA=5μs
これは、駆動停止期間が5μsよりも短い場合に、駆動停止中の電圧降下を50mV未満にすることができることを意味する。
【0085】
また、駆動する電圧生成部の切り替えによるノイズ(スイッチングノイズ)を最小限に抑えるには、各電圧生成部11,12,13のMOSFET11b,12b,13bのオン抵抗が等しくなるように調整することが好ましい。ここで、各電圧生成部11,12,13の負荷電流は、出力電圧の高さに応じて互いに異なっているので、例えば、MOSFET11b,12b,13bのゲート幅が負荷電流に応じて線形に決定される場合には、負荷電流に応じてMOSFET11b,12b,13bのサイズを調整することによって、オン抵抗が等しくなるように設定することができる。例えば、第1電圧生成部11の負荷電流が第2電圧生成部12の負荷電流よりも4倍大きい場合には、第1電圧生成部11のMOSFET11bのゲート幅が第2電圧生成部12のMOSFET12bのゲート幅の4倍になるようにサイズ調整されてもよい。これにより、駆動する電圧生成部の切り替えによるノイズ(スイッチングノイズ)を最小限に抑えることが可能になる。
【0086】
以上説明したように、本実施形態では、複数の抵抗器R1,R2,R3,R4のうち少なくとも1つの抵抗器R3,R4が、複数の電圧生成部11,12,13の間で共通に設けられている。また、本実施形態では、複数の抵抗器R2,R3,R4が、複数の電圧生成部11,12の間で共通に設けられている。これにより、複数の電圧生成部11,12,13の各々に含まれる複数の抵抗器のうち少なくとも1つの抵抗器R3,R4を複数の電圧生成部11,12,13の間で共有することが可能になるので、例えば、複数の電圧生成部11,12,13が、何れの抵抗器を共有することなく互いに独立して設けられている場合と比較して、各電圧生成部11,12,13が占めるレイアウトサイズを低減することが可能になるとともに、半導体記憶装置の消費電流を低減することが可能になる。
【0087】
また、本実施形態では、エラーアンプ11dが、複数の電圧生成部11,12,13の間で共通に設けられている。これにより、例えば、単一のエラーアンプ11dを複数の電圧生成部11,12,13の間で共有することが可能になるので、各電圧生成部11,12,13が占めるレイアウトサイズをさらに低減することが可能になるとともに、半導体記憶装置の消費電流をさらに低減することが可能になる。
【0088】
(第2実施形態)
以下、本発明の第2実施形態について説明する。本実施形態では、電圧生成回路10の複数の電圧生成部11,12,13のうち少なくとも1つの電圧生成部11が、入力電圧(外部電源電圧VDD)を昇圧して出力電圧V1を生成する昇圧回路11eを備える点において第1実施形態と異なっている。以下、第1実施形態と異なる構成について説明する。
【0089】
図4に、本実施形態に係る半導体記憶装置の電圧生成回路10の構成例を示す。本実施形態において、第1電圧生成部11には、MOSFET11aの代わりに昇圧回路11eが設けられている。
【0090】
昇圧回路11eは、制御部14のオシレータ14aから出力された発振信号OSCに応じて入力電圧(外部電源電圧VDD)を昇圧して、出力電圧V1を生成するように構成されている。また、本実施形態において、昇圧回路11eは、基準電圧VREF>電圧VDETの場合であって、第2制御信号EN1Oがローレベルの場合に、入力電圧を昇圧するように構成されている。なお、昇圧回路11eは、周知のチャージポンプ回路を用いて構成されてもよい。
【0091】
図5は、本実施形態に係る電圧生成回路10の動作の一例を示すタイムチャートである。先ず、時刻t11において、制御部14のデコーダ14cは、信号CNTVによって示されるカウント値(ここでは、00)をカウンタ14bから受信すると、ローレベルの第1制御信号EN1Iを生成し、ハイレベルの第1制御信号EN2I,EN3I及び第2制御信号EN1O,EN2O,EN3Oを生成する。これにより、第1電圧生成部11のMOSFET11cがオンになり、それ以外のMOSFET12a,12c,13a,13cがオフになる。次に、時刻t12において、制御部14のデコーダ14cは、信号CNTVによって示されるカウント値(ここでは、02)をカウンタ14bから受信すると、ローレベルの第1制御信号EN1I及び第2制御信号EN1Oを生成し、ハイレベルの第1制御信号EN2I,EN3I及び第2制御信号EN2O,EN3Oを生成する。これにより、第1電圧生成部11の昇圧回路11eが駆動するとともに、MOSFET11cがオンになり、第1電圧生成部11が駆動する。この場合、昇圧回路11eが、時刻t13及び時刻t14における発振信号OSCのトグルに応じて入力電圧(外部電源電圧VDD)を昇圧することによって、出力電圧V1が目標電圧まで上昇する。なお、昇圧回路11eは、時刻t14において基準電圧VREF<電圧VDETになると、昇圧動作を停止する。その後、時刻t15において基準電圧VREF>電圧VDETになると、昇圧回路11eは、発振信号OSCのトグルに応じて昇圧動作を再開する。
【0092】
次に、時刻t16において、制御部14のデコーダ14cは、信号CNTVによって示されるカウント値(ここでは、08)をカウンタ14bから受信すると、ローレベルの第1制御信号EN2Iを生成し、ハイレベルの第1制御信号EN1I,EN2I及び第2制御信号EN1O,EN2O,EN3Oを生成する。なお、時刻t16~時刻t17の動作は、
図3に示す時刻t3~時刻t5の動作と同様である。
【0093】
次いで、時刻t17において、制御部14のデコーダ14cは、信号CNTVによって示されるカウント値(ここでは、0C)をカウンタ14bから受信すると、ローレベルの第1制御信号EN3Iを生成し、ハイレベルの第1制御信号EN1I,EN2I及び第2制御信号EN1O,EN2O,EN3Oを生成する。なお、時刻t17~時刻t18の動作は、
図3に示す時刻t5~時刻t7の動作と同様である。
【0094】
また、時刻t18以降は、時刻t11~t17の動作が繰り返される。
【0095】
上述したように、本実施形態の電圧生成回路10及び半導体記憶装置によれば、複数の電圧生成部11,12,13のうち少なくとも1つの電圧生成部(第1電圧生成部11)において、入力電圧(外部電源電圧VDD)よりも高い出力電圧V1を生成することが可能になる。
【0096】
なお、本実施形態では、第1電圧生成部11が昇圧回路11eを備える場合を一例として説明したが、例えば、第1電圧生成部11の代わりに第2電圧生成部12又は第3電圧生成部13が昇圧回路を備えてもよいし、第1電圧生成部11、第2電圧生成部12及び第3電圧生成部13の全てが昇圧回路を備えてもよい。
【0097】
以上説明した各実施形態は、本発明の理解を容易にするために記載されたものであって、本発明を限定するために記載されたものではない。したがって、上記各実施形態に開示された各要素は、本発明の技術的範囲に属する全ての設計変更や均等物をも含む趣旨である。
【0098】
例えば、上述した第1実施形態では、発振信号OSCのクロック数が所定値(例えば、2)に達する毎に、駆動する電圧生成部を切り替える場合を一例として説明したが、本発明はこの場合に限定されない。例えば、複数の電圧生成部11,12,13のうち何れかの電圧生成部の駆動間隔(電圧生成間隔)を他の電圧生成部よりも長く設定したい場合には、
図6に示すように、第1制御信号EN1I,EN2I,EN3I及び第2制御信号EN1O,EN2O,EN3Oがローレベルに変化するのをマスクすることによって、ハイレベルを維持(つまり、対応する電圧生成部の駆動停止状態を維持)してもよい。これにより、電圧生成部の駆動が停止している状態を容易に長くすることができるので、電圧生成回路10の消費電力を低減することが可能になる。
【0099】
また、上述した各実施形態では、本発明の「出力ドライバ」、「第1スイッチ部」及び「第2スイッチ部」がPチャンネル型のMOSFETで構成されている場合を一例として説明したが、本発明はこの場合に限定されない。例えば、「出力ドライバ」、「第1スイッチ部」及び「第2スイッチ部」は、Nチャンネル型のMOSFETで構成されてもよいし、他のトランジスタやスイッチ素子等で構成されてもよい。
【0100】
さらに、上述した各実施形態では、第1電圧生成部11、第2電圧生成部12及び第3電圧生成部13がリニアレギュレータである場合を一例として説明したが、本発明はこの場合に限定されない。例えば、第1電圧生成部11、第2電圧生成部12及び第3電圧生成部13は、スイッチングレギュレータ等の他のレギュレータであってもよい。
【0101】
また、
図1、
図2及び
図4に示す電圧生成回路10及び各部11~14の構成は一例であり、適宜変更されてもよいし、周知の構成や他の様々な構成が採用されてもよい。
【符号の説明】
【0102】
10…電圧生成回路
11…第1電圧生成部
11a,11b,11c…MOSFET
11d…エラーアンプ
11e…昇圧回路
12…第2電圧生成部
12a,12b,12c…MOSFET
13…第3電圧生成部
13a,13b,13c…MOSFET
14…制御部
EN1I,EN2I,EN3I…第1制御信号
EN1O,EN2O,EN3O…第2制御信号
R1,R2,R3,R4…抵抗器
VDD…外部電源電圧
V1,V2,V3…出力電圧
【要約】
【課題】レイアウトサイズ及び消費電流を低減することの可能な電圧生成回路及び半導体記憶装置を提供する。
【解決手段】電圧生成回路10は、入力電圧VDDに基づいて異なる出力電圧を生成する複数の電圧生成部11,12,13を備え、複数の電圧生成部11,12,13の各々は、出力電圧V1,V2,V3を検出するために直列に接続された複数の抵抗器R1,R2,R3,R4を有し、複数の抵抗器R1,R2,R3,R4のうち少なくとも1つの抵抗器R4は、複数の電圧生成部11,12,13の間で共通に設けられている。
【選択図】
図1