(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-11-08
(45)【発行日】2023-11-16
(54)【発明の名称】記憶回路および撮像装置
(51)【国際特許分類】
H04N 25/77 20230101AFI20231109BHJP
H04N 25/78 20230101ALI20231109BHJP
G06F 12/00 20060101ALI20231109BHJP
G06F 12/06 20060101ALI20231109BHJP
【ＦＩ】
H04N25/77
H04N25/78
G06F12/00 580
G06F12/06 515H
【請求項の数】
10
(21)【出願番号】P 2020549998
(86)(22)【出願日】2019-08-09
(86)【国際出願番号】 JP2019031675
(87)【国際公開番号】W WO2020075380
(87)【国際公開日】2020-04-16
【審査請求日】2022-06-23
(31)【優先権主張番号】P 2018193011
(32)【優先日】2018-10-12
(33)【優先権主張国・地域又は機関】JP
(73)【特許権者】
【識別番号】316005926
【氏名又は名称】ソニーセミコンダクタソリューションズ株式会社
(74)【代理人】
【識別番号】100112955
【弁理士】
【氏名又は名称】丸島 敏一
(72)【発明者】
【氏名】川崎 凌平
【審査官】松永 隆志
(56)【参考文献】
【文献】特開２０１５－１２６０４３（ＪＰ，Ａ）
【文献】特開２０１３－１１０７３０（ＪＰ，Ａ）
【文献】特開２０１２－１６１０９７（ＪＰ，Ａ）
【文献】特開平０６－３１８３９１（ＪＰ，Ａ）
【文献】国際公開第２０１８／０３７９０２（ＷＯ，Ａ１）
【文献】国際公開第２０１７／０１８２１５（ＷＯ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０４Ｎ ２３／００－２５／７９
Ｇ０６Ｆ １２／００
Ｇ０６Ｆ １２／０６
(57)【特許請求の範囲】
【請求項1】
複数の記憶素子と、クロックに同期してカウント値を順次出力するカウンタと、
前記複数の記憶素子の各々に対応して設けられて、前記カウント値が所定の値になったことを検知した際に前記対応する記憶素子からその記憶内容を読み出すよう制御する複数のデコーダと、
前記複数の記憶素子の何れかから読み出された記憶内容を出力する出力部と
を具備し、
前記複数のデコーダは、互いに異なる値を前記所定の値として検知し、
前記複数の記憶素子、前記複数のデコーダおよび前記カウンタは、所定のクラスタを構成し、
前記カウンタは、クラスタ選択信号によって当該クラスタが選択されているときに前記カウント値を順次出力し、
前記出力部は、前記クラスタ選択信号によって当該クラスタが選択されているときに前記読み出された記憶内容を出力する
記憶回路。
【請求項2】
前記クラスタ選択信号は、前記カウンタのリセット端子に入力され、
前記カウンタは、前記クラスタ選択信号が有効状態に遷移した際に、初期値からカウントを開始する
請求項１記載の記憶回路。
【請求項3】
前記出力部は、前記複数の記憶素子のうち互いに異なる記憶素子からの記憶内容を前記カウント値に従って出力する複数の出力回路を備える請求項１記載の記憶回路。
【請求項4】
前記出力部からの出力を前記クロックに同期して次段に転送する複数段のシフトレジスタを備える転送部をさらに具備する請求項１記載の記憶回路。
【請求項5】
前記シフトレジスタは、前記クロックに同期する第１および第２のシフトレジスタを含み、前記複数の記憶素子、前記複数のデコーダおよび前記カウンタは、前記第１および第２のシフトレジスタについてそれぞれ個別に設けられる
請求項４記載の記憶回路。
【請求項6】
前記シフトレジスタは、前記クロックに同期する第１および第２のシフトレジスタを含み、前記複数の記憶素子および前記複数のデコーダは、前記第１および第２のシフトレジスタについてそれぞれ個別に設けられ、
前記カウンタは、前記第１および第２のシフトレジスタの間で共有される
請求項４記載の記憶回路。
【請求項7】
前記シフトレジスタは、前記クロックに同期する第１および第２のシフトレジスタを含み、前記複数の記憶素子は、前記第１および第２のシフトレジスタについてそれぞれ個別に設けられ、
前記カウンタおよび前記複数のデコーダは、前記第１および第２のシフトレジスタの間で共有される
請求項４記載の記憶回路。
【請求項8】
前記出力部からの出力を前記クロックに同期して次段に転送する複数段のシフトレジスタを備える転送部をさらに具備し、前記複数段のシフトレジスタの各々には、１つの前記クラスタの出力が供給される
請求項１記載の記憶回路。
【請求項9】
前記出力部からの出力を前記クロックに同期して次段に転送する複数段のシフトレジスタを備える転送部をさらに具備し、前記複数段のシフトレジスタの各々には、複数の前記クラスタが接続され、前記クラスタ選択信号によって選択されたクラスタからの出力が供給される
請求項１記載の記憶回路。
【請求項10】
２次元状に配置された複数の画素と、前記複数の画素の値を記憶する複数の記憶素子と、
クロックに同期してカウント値を順次出力するカウンタと、
前記複数の記憶素子の各々に対応して設けられて、前記カウント値が所定の値になったことを検知した際に前記対応する記憶素子からその記憶内容を読み出すよう制御する複数のデコーダと、
前記複数の記憶素子の何れかから読み出された記憶内容を出力する出力部と
を具備し、
前記複数のデコーダは、互いに異なる値を前記所定の値として検知し、
前記複数の記憶素子、前記複数のデコーダおよび前記カウンタは、所定のクラスタを構成し、
前記カウンタは、クラスタ選択信号によって当該クラスタが選択されているときに前記カウント値を順次出力し、
前記出力部は、前記クラスタ選択信号によって当該クラスタが選択されているときに前記読み出された記憶内容を出力する
撮像装置。
【発明の詳細な説明】
【技術分野】
【0001】
本技術は、記憶回路に関する。詳しくは、画素データを記憶する記憶回路およびその記憶回路を備える撮像装置に関する。
【背景技術】
【0002】
従来の撮像装置においては、画素アレイから読み出された画素データを一旦データ記憶部に記憶させ、その後、画素領域内のワードアドレスに従って画素データを読み出して、後段の処理のために転送を行う。例えば、読出しタイミングを制御する制御信号に従って読出しを行う撮像装置が提案されている（例えば、特許文献１参照。）。
【先行技術文献】
【特許文献】
【0003】
【文献】国際公開第２０１８／０３７９０２号
【発明の概要】
【発明が解決しようとする課題】
【0004】
上述の従来技術では、記憶素子を選択する制御信号の制御線がグローバルに配置されており、制御線の遷移回数を抑制するために、画素領域の単位毎の同じアドレスの画素データが順に読み出される。そのため、画素の並びを維持した状態で画素データをセンサ外へ出力するためには、フレーム全体の画素データをフレームメモリに保持させて並び替えを行う必要が生じてしまう。
【0005】
本技術はこのような状況に鑑みて生み出されたものであり、画素データを記憶する記憶回路において、所定の順序で画素データを読み出すことを目的とする。
【課題を解決するための手段】
【0006】
本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、複数の記憶素子と、クロックに同期してカウント値を順次出力するカウンタと、上記複数の記憶素子の各々に対応して設けられて、上記カウント値が所定の値になったことを検知した際に上記対応する記憶素子からその記憶内容を読み出すよう制御する複数のデコーダと、上記複数の記憶素子の何れかから読み出された記憶内容を出力する出力部とを具備する記憶回路および撮像装置である。これにより、カウント値が所定の値になったことをデコーダによって検知して、対応する記憶素子からその記憶内容を読み出すという作用をもたらす。
【0007】
また、この第１の側面において、上記複数のデコーダは、互いに異なる値を上記所定の値として検知するようにしてもよい。これにより、記憶素子の何れかが排他的に記憶内容を読み出すという作用をもたらす。
【0008】
また、この第１の側面において、上記出力部は、上記複数の記憶素子のうち互いに異なる記憶素子からの記憶内容を上記カウント値に従って出力する複数の出力回路を備えるようにしてもよい。これにより、記憶素子およびデコーダの組同士を分割して柔軟に配置するという作用をもたらす。
【0009】
また、この第１の側面において、上記出力部からの出力を上記クロックに同期して次段に転送する複数段のシフトレジスタを備える転送部をさらに具備するようにしてもよい。これにより、記憶素子から読み出された記憶内容を順次出力して転送するという作用をもたらす。
【0010】
また、この第１の側面において、上記シフトレジスタは、上記クロックに同期する第１および第２のシフトレジスタを含み、上記複数の記憶素子、上記複数のデコーダおよび上記カウンタは、上記第１および第２のシフトレジスタについてそれぞれ個別に設けられるようにしてもよい。また、上記複数の記憶素子および上記複数のデコーダは、上記第１および第２のシフトレジスタについてそれぞれ個別に設けられ、上記カウンタは、上記第１および第２のシフトレジスタの間で共有されるようにしてもよい。また、上記複数の記憶素子は、上記第１および第２のシフトレジスタについてそれぞれ個別に設けられ、上記カウンタおよび上記複数のデコーダは、上記第１および第２のシフトレジスタの間で共有されるようにしてもよい。
【0011】
また、この第１の側面において、上記複数の記憶素子、上記複数のデコーダおよび上記カウンタは、所定のクラスタを構成し、上記カウンタは、クラスタ選択信号によって当該クラスタが選択されているときに上記カウント値を順次出力し、上記出力部は、上記クラスタ選択信号によって当該クラスタが選択されているときに上記読み出された記憶内容を出力するようにしてもよい。すなわち、クラスタを単位として記憶素子からの読出しを制御するという作用をもたらす。この場合において、上記出力部からの出力を上記クロックに同期して次段に転送する複数段のシフトレジスタを備える転送部をさらに具備し、上記複数段のシフトレジスタの各々には、１つの上記クラスタの出力が供給されるようにしてもよい。また、上記複数段のシフトレジスタの各々には、複数の上記クラスタが接続され、上記クラスタ選択信号によって選択されたクラスタからの出力が供給されるようにしてもよい。
【図面の簡単な説明】
【0012】
【図1】本技術の実施の形態における撮像装置８０の一構成例を示すブロック図である。
【図2】本技術の実施の形態における撮像装置８０のチップ構造の一例を示す図である。
【図3】本技術の実施の形態におけるクラスタの一例を示す図である。
【図4】本技術の実施の形態における回路チップ２０のフロアプランの一例を示す図である。
【図5】本技術の実施の形態におけるリピータ３０の一例を示す図である。
【図6】本技術の実施の形態におけるＡＤ変換回路２００の構成例を示す図である。
【図7】本技術の実施の形態におけるＡＤ変換回路２００の回路構成例を示す図である。
【図8】本技術の実施の形態におけるＡＤ変換回路２００の動作タイミングの例を示す図である。
【図9】本技術の実施の形態におけるクラスタの回路構成例を示す図である。
【図10】本技術の実施の形態におけるクラスタの読出しに関する回路構成例を示す図である。
【図11】本技術の第１の実施の形態のクラスタにおける読出しに関するブロック構成例を示す図である。
【図12】本技術の実施の形態のクラスタにおける読出しに関する動作タイミングの例を示す図である。
【図13】本技術の実施の形態におけるリピータ３０の幅が１画素列である場合の読出しアクセスイメージの例を示す図である。
【図14】本技術の実施の形態におけるリピータ３０の幅が２画素列である場合の読出しアクセスイメージの例を示す図である。
【図15】本技術の実施の形態におけるリピータ３０の幅が４画素列である場合の読出しアクセスイメージの例を示す図である。
【図16】デコーダを利用しない場合に想定されるクラスタ構成を示す図である。
【図17】制御配線イメージの比較例を示す図である。
【図18】本技術の第２の実施の形態のクラスタにおける読出しに関するブロック構成例を示す図である。
【図19】本技術の第３の実施の形態のクラスタにおける読出しに関するブロック構成例を示す図である。
【図20】本技術の第４の実施の形態のクラスタにおける読出しに関するブロック構成例を示す図である。
【図21】本技術の第５の実施の形態のクラスタにおける読出しに関するブロック構成例を示す図である。
【図22】内視鏡手術システムの概略的な構成の一例を示す図である。
【図23】カメラヘッド及びＣＣＵの機能構成の一例を示すブロック図である。
【図24】車両制御システムの概略的な構成の一例を示すブロック図である。
【図25】車外情報検出部及び撮像部の設置位置の一例を示す説明図である。
【発明を実施するための形態】
【0013】
以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
１．第１の実施の形態（クロックカウンタのカウント値をデコードするデコーダを、記憶素子の各々に対応して設けた例）
２．第２の実施の形態（複数の出力バッファを設けた例）
３．第３の実施の形態（隣接リピータのクラスタ間でクロックカウンタを共有する例）
４．第４の実施の形態（隣接リピータのクラスタ間でクロックカウンタおよびデコーダを共有する例）
５．第５の実施の形態（１つのクラスタに複数のクロックカウンタを設けた例）
６．内視鏡手術システムへの適用例
７．移動体への適用例
１．第１の実施の形態（クロックカウンタのカウント値をデコードするデコーダを、記憶素子の各々に対応して設けた例）
２．第２の実施の形態（複数の出力バッファを設けた例）
３．第３の実施の形態（隣接リピータのクラスタ間でクロックカウンタを共有する例）
４．第４の実施の形態（隣接リピータのクラスタ間でクロックカウンタおよびデコーダを共有する例）
５．第５の実施の形態（１つのクラスタに複数のクロックカウンタを設けた例）
６．内視鏡手術システムへの適用例
７．移動体への適用例
【0014】
【0015】
この撮像装置８０は、被写体を撮像するための装置であり、固体撮像素子８２およびＤＳＰ（Digital Signal Processing）回路８３、表示部８４、操作部８５、記憶部８７および電源部８８を備える。これらは、バス８９によって相互に接続される。撮像装置８０としては、例えば、デジタルスチルカメラなどのデジタルカメラの他、撮像機能を持つスマートフォンやパーソナルコンピュータ、車載カメラ等が想定される。
【0016】
固体撮像素子８２は、光電変換により画素データを生成するものである。固体撮像素子８２の全面には光学系８１が設けられ、被写体からの光を集光して固体撮像素子８２に導く。固体撮像素子８２は、生成した画素データを後段のＤＳＰ回路８３に供給する。
【0017】
ＤＳＰ回路８３は、固体撮像素子８２からの画素データに対して所定の信号処理を実行するものである。表示部８４は、画素データを表示するものである。表示部８４としては、例えば、液晶パネルや有機ＥＬ（Electro Luminescence）パネルが想定される。操作部８５は、ユーザの操作に従って操作信号を生成するものである。記憶部８７は、画素データなどの様々なデータを記憶するものである。電源部８８は、固体撮像素子８２、ＤＳＰ回路８３や表示部８４などに電源を供給するものである。
【0018】
［チップ構造］
図２は、本技術の実施の形態における撮像装置８０のチップ構造の一例を示す図である。
図２は、本技術の実施の形態における撮像装置８０のチップ構造の一例を示す図である。
【0019】
ここでは、撮像装置８０のチップ構造として、同図におけるａに示すように、画素チップ１０および回路チップ２０の階層構造を想定する。
【0020】
画素チップ１０は、同図におけるｂに示すように、主として、２次元状に配置された複数の画素からなる画素領域１１を備えるチップである。画素領域１１の周辺には、画素を駆動するための水平駆動回路や垂直駆動回路などが適宜設けられる。
【0021】
回路チップ２０は、同図におけるｃに示すように、主として、２次元状に配置された複数のＡＤ（Analog-to-Digital）変換回路からなるＡＤ変換回路領域２１を備えるチップである。ＡＤ変換回路領域２１の周辺には、ＡＤ変換回路を駆動するための駆動回路やロジック回路などが適宜設けられる。
【0022】
これら画素チップ１０および回路チップ２０は、ビアなどの接続部を介して電気的に接続される。なお、ビアの他、Ｃｕ－Ｃｕ接合やバンプ、ＴＣＩ（ThruChip Interface）などの誘導結合通信技術により接続することもできる。
【0023】
［クラスタ］
図３は、本技術の実施の形態におけるクラスタの一例を示す図である。
図３は、本技術の実施の形態におけるクラスタの一例を示す図である。
【0024】
上述のように、撮像装置８０は、画素チップ１０および回路チップ２０の階層構造を備える。ここで、画素チップ１０の２次元状に配置された画素領域１１において所定数の画素列を垂直方向に切り出したものを想定し、それらに対応するＡＤ変換回路領域２１の回路群をリピータ３０とする。この例では、幅４画素の画素列に対応する回路群をリピータ３０として示している。
【0025】
そして、リピータ３０を所定の行毎に区切ったものをクラスタ３１とする。この例では、幅４画素の８行分の画素１２に対応する回路群をクラスタ３１として示している。すなわち、ＡＤ変換回路領域２１の回路群は、複数のクラスタ３１を２次元状に配置したものとして構成される。
【0026】
また、クラスタ３１は、１つの画素に対して階調数分の回路が設けられる。すなわち、階調を表すために必要なビット数に対応する回路を備える。また、一部の画素の故障に備え、冗長に回路を設けてもよい。
【0027】
［フロアプラン］
図４は、本技術の実施の形態における回路チップ２０のフロアプランの一例を示す図である。
図４は、本技術の実施の形態における回路チップ２０のフロアプランの一例を示す図である。
【0028】
上述のように回路チップ２０の中央部には、ＡＤ変換回路領域２１が設けられる。このＡＤ変換回路領域２１は、複数のクラスタ３１を２次元状に配置したものとして構成される。クラスタ３１は、ＡＤ変換回路２００と、記憶回路３００と、時刻コード転送部４００とを備える。これらの詳細については後述する。
【0029】
ＡＤ変換回路領域２１の周辺には、垂直駆動回路２０７、ＰＬＬ（Phase Locked Loop）２０８、ＤＡＣ（Digital-to-Analog Converter）２０９、時刻コード発生回路５１０、および、画素データ処理回路５２０などが適宜配置される。
【0030】
垂直駆動回路２０７は、ＡＤ変換回路領域２１の各回路の垂直方向の駆動を行う回路である。ＰＬＬ２０８は、クロック信号を生成するための位相同期回路である。ＤＡＣ２０９は、アナログの画素信号をデジタルの信号にＡＤ変換する際に使用されるランプ信号ＲＭＰを生成する回路である。ランプ信号ＲＭＰは、時間経過に応じてレベル（電圧）が単調減少するスロープ信号であり、参照信号（基準電圧信号）とも呼ばれる。
【0031】
時刻コード発生回路５１０は、各画素１２が、アナログの画素信号をデジタルの信号にＡＤ変換する際に使用される時刻コードを生成し、対応する時刻コード転送部４００に供給するものである。同図では記載を省略しているが、時刻コード発生回路５１０は、時刻コード転送部４００に対応して１つずつ設けられる。ただし、複数の時刻コード転送部４００によって１つの時刻コード発生回路５１０を共有するように構成してもよい。
【0032】
画素データ処理回路５２０は、デジタルの画素データに対して、黒レベルを補正する黒レベル補正処理や、相関２重サンプリング（ＣＤＳ：Correlated Double Sampling）処理などの所定のデジタル信号処理を必要に応じて行うものである。
【0033】
［リピータ］
図５は、本技術の実施の形態におけるリピータ３０の一例を示す図である。
図５は、本技術の実施の形態におけるリピータ３０の一例を示す図である。
【0034】
上述のように、リピータ３０は、所定数の画素列に対応するＡＤ変換回路領域２１の回路群であり、列方向に並ぶ複数のクラスタ３１から構成される。リピータ３０は、列方向に並ぶ複数のＡＤ変換回路２００と、ＡＤ変換回路２００の各々に対応する複数の記憶回路３００と、時刻コード転送部４００とを備える。また、時刻コード転送部４００は、書込み転送回路４１０と、読出し転送回路４２０とを備える。
【0035】
ＡＤ変換回路２００は、画素１２からのアナログの画素信号をデジタルの画素データにＡＤ変換する回路である。
【0036】
記憶回路３００は、書込み転送回路４１０から供給された時刻コード、および、ＡＤ変換されたデジタルの画素データを記憶する回路である。
【0037】
書込み転送回路４１０は、時刻コード発生回路５１０からの時刻コードをシフトレジスタにより転送して、各クラスタ３１の記憶回路３００に供給するものである。
【0038】
読出し転送回路４２０は、各クラスタ３１の記憶回路３００から出力されたデジタルの画素データをシフトレジスタにより転送して、画素データ処理回路５２０に出力するものである。なお、読出し転送回路４２０は、特許請求の範囲に記載の転送部の一例である。
【0039】
［ＡＤ変換回路］
図６は、本技術の実施の形態におけるＡＤ変換回路２００の構成例を示す図である。
図６は、本技術の実施の形態におけるＡＤ変換回路２００の構成例を示す図である。
【0040】
ＡＤ変換回路２００は、画素回路１００からのアナログの画素信号ＳＩＧとＤＡＣ２０９からのランプ信号ＲＭＰとを比較して、その比較結果ＶＣＯを出力する比較回路２９９を備える。比較回路２９９は、比較器２１９と、遅延素子２３９と、演算素子２５９とを備える。
【0041】
比較器２１９は、アナログの画素信号ＳＩＧとランプ信号ＲＭＰとを比較する回路である。遅延素子２３９は、比較器２１９の出力を遅延させて比較器２１９および演算素子２５９に供給する回路である。演算素子２５９は、比較器２１９の出力と遅延素子２３９の出力とに基づいて演算を行う回路である。これらを実現する具体的回路構成については後述する。
【0042】
記憶回路３００は、書込みラッチ回路３１０と、読出しのための記憶素子３２０とを備える。書込みラッチ回路３１０は、比較回路２９９による比較結果ＶＣＯが反転したタイミングにおいて、書込み転送回路４１０から供給された時刻コードを画素データとして保持するラッチ回路である。記憶素子３２０は、書込みラッチ回路３１０に保持された画素データを記憶して、読出し制御に従って読出し転送回路４２０に出力するものである。
【0043】
図７は、本技術の実施の形態におけるＡＤ変換回路２００の回路構成例を示す図である。
【0044】
ＡＤ変換回路２００は、差動入力回路２１０と、電圧変換回路２２０と、遅延素子２３９等とを備える。差動入力回路２１０には、画素回路１００からのアナログの画素信号ＳＩＧと、ＤＡＣ２０９からのランプ信号ＲＭＰとが入力される。
【0045】
画素回路１００は、光電変換によりアナログ信号を生成するものである。この画素回路１００は、例えば、リセットトランジスタ１１５、浮遊拡散層１１４、転送トランジスタ１１３、フォトダイオード１１１および排出トランジスタ１１２を備える。リセットトランジスタ１１５、転送トランジスタ１１３、フォトダイオード１１１および排出トランジスタ１１２として、例えば、Ｎ型のＭＯＳ（Metal-Oxide-Semiconductor）トランジスタが用いられる。
【0046】
フォトダイオード１１１は、光電変換により電荷を生成するものである。排出トランジスタ１１２は、ドライバからの駆動信号ＯＦＧにより排出が指示されるとフォトダイオード１１１から電荷を排出するものである。
【0047】
転送トランジスタ１１３は、ドライバからの転送信号ＴＸにより転送が指示されると、露光終了時にフォトダイオード１１１から浮遊拡散層１１４へ電荷を転送するものである。
【0048】
浮遊拡散層１１４は、転送された電荷を蓄積して蓄積した電荷量に応じた電圧のアナログ画素信号ＳＩＧを生成するものである。
【0049】
リセットトランジスタ１１５は、ドライバからのリセット信号ＡＺにより初期化が指示されると、浮遊拡散層１１４を初期化するものである。
【0050】
差動入力回路２１０は、差動トランジスタ２１１および２１２と、電流源トランジスタ２１３と、Ｐ型トランジスタ２１５および２１４とを備える。
【0051】
差動トランジスタ２１１および２１２は、アナログ画素信号ＳＩＧとランプ信号ＲＭＰとの差分を、定電流を用いて増幅し、差動増幅信号ＤＩＦとして出力するものである。これらの差動トランジスタ２１１および２１２として、例えば、Ｎ型のＭＯＳトランジスタが用いられる。差動トランジスタ２１１および２１２のそれぞれのソースは、コモンノードを介して回路チップ２０内の回路に共通に接続される。また、差動トランジスタ２１１のゲートは、浮遊拡散層２２３に接続され、差動トランジスタ２１２のゲートは、ＤＡＣ２０９に接続される。
【0052】
Ｐ型トランジスタ２１４および２１５は、電源電圧ＨＶの端子に並列に接続される。また、Ｐ型トランジスタ２１５のゲートは、自身のドレインとＰ型トランジスタ２１４のゲートとに接続される。また、Ｐ型トランジスタ２１５のドレインは、差動トランジスタ２１２のドレインに接続され、Ｐ型トランジスタ２１４のドレインは、差動トランジスタ２１１のドレインに接続される。また、Ｐ型トランジスタ２１６のゲートは、Ｐ型トランジスタ２１４のドレインに接続され、ドレインは電圧変換回路２２０に接続される。Ｐ型トランジスタ２１４、２１５および２１６からなる回路は、上述の接続構成により、カレントミラー回路として機能する。このカレントミラー回路から、電圧変換回路２２０に差動増幅信号ＤＩＦが出力される。
【0053】
電流源トランジスタ２１３のゲートには、所定のバイアス電圧Ｖｂｉａｓが印加され、ソースは接地される。この電流源トランジスタ２１３は、バイアス電圧Ｖｂｉａｓに応じた定電流を供給する電流源として機能する。
【0054】
電圧変換回路２２０は、差動入力回路２１０からの差動増幅信号ＤＩＦの電圧を変換するものである。この電圧変換回路２２０は、Ｎ型トランジスタ２２１を備える。Ｎ型トランジスタ２２１として、例えば、ＭＯＳトランジスタが用いられる。このＮ型トランジスタ２２１は、差動入力回路２１０と後段の正帰還回路との間に挿入され、そのゲートには、電源電圧ＨＶより低い電源電圧ＬＶが印加される。
【0055】
正帰還回路は、ＮＯＲゲート２３４の前段のノードの反転遷移を加速させるための正帰還信号ＰＦＢを出力するものである。この正帰還回路は、Ｐ型トランジスタ２３１および２３２と、Ｎ型トランジスタ２３３と、ＮＯＲゲート２３４とを備える。Ｐ型トランジスタ２３１、Ｐ型トランジスタ２３２およびＮ型トランジスタ２３３として、例えば、ＭＯＳトランジスタが用いられる。
【0056】
Ｐ型トランジスタ２３１、Ｐ型トランジスタ２３２およびＮ型トランジスタ２３３は、電源電圧ＬＶの端子と接地端子との間において直列に接続される。Ｐ型トランジスタ２３１のゲートには、ドライバからの駆動信号ＩＮＩ２が入力され、Ｎ型トランジスタ２３３には、ドライバからの駆動信号ＩＮＩ１が入力される。
【0057】
ＮＯＲゲート２３４の２つの入力端子の一方は、Ｐ型トランジスタ２３２およびＮ型トランジスタ２３３の接続端子に接続され、他方には、ドライバからの駆動信号ＦＯＲＣＥＶＣＯが入力される。この駆動信号ＦＯＲＣＥＶＣＯは、アナログの画素信号ＳＩＧとランプ信号ＲＭＰとの比較の結果、反転が生じなかった場合に、強制的に反転させるための信号である。ＮＯＲゲート２３４の出力は、遅延素子２３９を介してインバータ２４１に出力される。
【0058】
インバータ２４１は、遅延素子２３９の出力を反転して比較結果ＸＶＣＯとしてインバータ２４２および記憶回路３００に出力するものである。インバータ２４２は、比較結果ＸＶＣＯを反転して比較結果ＶＣＯとして記憶回路３００に出力するものである。
【0059】
なお、この例においては、画素回路１００と差動トランジスタ２１１および２１２とが画素チップ１０に配置され、それ以外の回路が回路チップ２０に配置されることを想定している。
【0060】
図８は、本技術の実施の形態におけるＡＤ変換回路２００の動作タイミングの例を示す図である。
【0061】
ここでは、１水平期間分の書込みラッチ回路３１０への書込みタイミングの例を示している。駆動信号ＩＮＩ１およびＩＮＩ２が入力されると、書込み転送回路４１０のクロックＭＣＫＷに従って、Ｐ相のデータが書込みラッチ回路３１０に書き込まれる。このＰ相のデータは、ＣＤＳ処理におけるリセットレベルのデータとなる。Ｐ相の期間が終了すると、駆動信号ＦＯＲＣＥＶＣＯが入力されて、水平方向の画素全体の比較結果が一旦反転する。
【0062】
その後、駆動信号ＩＮＩ１およびＩＮＩ２が入力されると、書込み転送回路４１０のクロックＭＣＫＷに従って、Ｄ相のデータが書込みラッチ回路３１０に書き込まれる。このＤ相のデータは、ＣＤＳ処理における信号レベルのデータとなる。Ｄ相の期間が終了すると、駆動信号ＦＯＲＣＥＶＣＯが入力されて、水平方向の画素全体の比較結果が一旦反転し、次の水平期間の書込みに備える。
【0063】
［クラスタの回路構成］
図９は、本技術の実施の形態におけるクラスタの回路構成例を示す図である。
図９は、本技術の実施の形態におけるクラスタの回路構成例を示す図である。
【0064】
書込み転送回路４１０は、複数のレジスタ４１１からなるシフトレジスタを有しており、クロックＭＣＫＷに従って、時刻コード発生回路５１０からの時刻コードを後段のレジスタ４１１に順次転送する。レジスタ４１１の各々には、バッファ４１２を介して、複数の書込みラッチ回路３１０が接続されており、レジスタ４１１に保持される時刻コードが順次供給されていく。
【0065】
複数の書込みラッチ回路３１０には、ＡＤ変換回路２００から比較結果ＶＣＯ＜ｎ－１：０＞およびＸＶＣＯ＜ｎ－１：０＞が供給される。書込みラッチ回路３１０は、その比較結果が反転したタイミングで、レジスタ４１１から供給されている時刻コードを保持する。複数の書込みラッチ回路３１０に保持された時刻コードは、それぞれ対応する複数の記憶素子３２０に供給されて、画素データとして記憶される。
【0066】
複数の記憶素子３２０は、それぞれ対応する複数のデコーダ３３０からの制御信号ＲＥＮ＜ｍ－１：０＞に従って記憶内容を読み出す。記憶素子３２０から読み出された画素データは、読出し転送回路４２０に出力される。
【0067】
読出し転送回路４２０は、複数のレジスタ４２１からなるシフトレジスタを有しており、クロックＭＣＫＲに従って、保持される画素データを後段のレジスタ４２１に順次転送する。
【0068】
この実施の形態においては、クロックカウンタ４２２を備えており、クロックカウンタ４２２はレジスタ４２１と同じクロックＭＣＫＲに同期してカウント値Ｑ＜ｎ－１：０＞を順次出力する。このクロックカウンタ４２２のカウント値は、複数のデコーダ３３０に供給される。複数のデコーダ３３０の各々は、クロックカウンタ４２２のカウント値をデコードして、カウント値が所定の値になったことを検知した際に対応する記憶素子３２０からその記憶内容を読み出すように制御する。
【0069】
なお、この例では詳細な回路構成については省略したが、他の回路構成として、例えば、ノイズ除去回路や時刻コードの変換回路などを備えるようにしてもよい。
【0070】
図１０は、本技術の第１の実施の形態におけるクラスタの読出しに関する回路構成例を示す図である。この回路構成例は、上述のクラスタの回路構成例のうち、読出しに関する回路部分をまとめたものである。なお、クロックＭＣＫＲを、以下ではクロックＭＣＫとして表す。
【0071】
図１１は、本技術の第１の実施の形態のクラスタにおける読出しに関するブロック構成例を示す図である。
【0072】
読出し転送回路４２０の１つのレジスタ４２１に接続される複数の記憶素子３２０は、１つのクラスタ３１を構成する。複数の記憶素子３２０の各々に対応して複数のデコーダ３３０が設けられる。複数のデコーダ３３０には、クロックＭＣＫに同期してカウント値を順次出力するクロックカウンタ４２２が接続される。なお、クロックカウンタ４２２は、特許請求の範囲に記載のカウンタの一例である。
【0073】
複数のデコーダ３３０の各々は、クロックカウンタ４２２のカウント値をデコードして、カウント値が所定の値になったことを検知した際に対応する記憶素子３２０からその記憶内容を読み出すよう制御する。複数のデコーダ３３０は、互いに異なる値を所定の値として検知する。これにより、複数の記憶素子３２０の何れかが排他的に、読出し転送回路４２０に画素データを出力することになる。
【0074】
クラスタ＃ｉには、クラスタ選択信号ＣＬＳＳＥＬ＜ｉ＞が供給される。このクラスタ選択信号ＣＬＳＳＥＬ＜ｉ＞は、クラスタ＃ｉが選択されているときのみ有効になる。このクラスタ選択信号ＣＬＳＳＥＬ＜ｉ＞は、出力バッファ４２３の制御端子に入力され、クラスタ＃ｉが選択されているときのみ、クラスタ＃ｉ内の複数の記憶素子３２０からの画素データを読出し転送回路４２０に出力するように構成される。なお、出力バッファ４２３は、特許請求の範囲に記載の出力部の一例である。
【0075】
また、このクラスタ選択信号ＣＬＳＳＥＬ＜ｉ＞は、クロックカウンタ４２２のリセット端子に入力され、クラスタ＃ｉが選択されているときのみ、カウントを行うように構成される。すなわち、クラスタ選択信号ＣＬＳＳＥＬ＜ｉ＞が有効状態に遷移した際に、初期値からカウントを開始する。
【0076】
図１２は、本技術の実施の形態のクラスタにおける読出しに関する動作タイミングの例を示す図である。
【0077】
クラスタ選択信号ＣＬＳＳＥＬ＜ｉ＞は、順番に有効になり、これにより選択されたクラスタにおける読出しが行われる。選択されたクラスタでは、クロックカウンタ４２２のカウントが開始され、クロックＭＣＫに同期してカウント値Ｑ＜ｎ－１：０＞が順次出力される。
【0078】
複数のデコーダ３３０の各々は、クロックカウンタ４２２のカウント値Ｑ＜ｎ－１：０＞をデコードして、制御信号ＲＥＮ＜ｍ－１：０＞を生成する。複数の記憶素子３２０は、それぞれ対応する複数のデコーダ３３０からの制御信号ＲＥＮ＜ｍ－１：０＞に従って記憶内容を読み出す。記憶素子３２０から読み出された画素データは、読出し転送回路４２０に出力される。
【0079】
［読出しアクセスイメージ］
図１３は、本技術の実施の形態におけるリピータ３０の幅が１画素列である場合の読出しアクセスイメージの例を示す図である。図１４は、本技術の実施の形態におけるリピータ３０の幅が２画素列である場合の読出しアクセスイメージの例を示す図である。図１５は、本技術の実施の形態におけるリピータ３０の幅が４画素列である場合の読出しアクセスイメージの例を示す図である。
図１３は、本技術の実施の形態におけるリピータ３０の幅が１画素列である場合の読出しアクセスイメージの例を示す図である。図１４は、本技術の実施の形態におけるリピータ３０の幅が２画素列である場合の読出しアクセスイメージの例を示す図である。図１５は、本技術の実施の形態におけるリピータ３０の幅が４画素列である場合の読出しアクセスイメージの例を示す図である。
【0080】
同図におけるａに示すように、デコーダを利用しない場合の読出しアクセスでは、クラスタ内の同じアドレスの画素データが順に読み出される。したがって、画素の並びを維持した状態で画素データを出力するためには、フレーム全体の画素データをフレームメモリに保持させて並び替えを行う必要が生じてしまう。
【0081】
これに対し、この実施の形態では、同図におけるｂに示すように、デコーダ３３０の設定によって所望の順序により各クラスタにおける読出しを行うことができる。これにより、画素の並びを維持した状態で画素データを出力する際にも、ラインメモリを持つのみで順次出力が可能となる。
【0082】
［制御配線イメージ］
図１６は、デコーダを利用しない場合に想定されるクラスタ構成を示す図である。
図１６は、デコーダを利用しない場合に想定されるクラスタ構成を示す図である。
【0083】
デコーダを利用しない場合においては、記憶素子の各ワードを選択するワード選択信号ＷＯＲＤ＜ｍ－１：０＞がグローバルに分配される。これにより、ワード選択信号ＷＯＲＤ＜ｍ－１：０＞により選択された記憶素子から記憶内容が出力される。そして、記憶素子から出力された記憶内容は、制御信号ＲＥＮに指示されたタイミングで、バッファを介して後段のレジスタに供給される。
【0084】
図１７は、制御配線イメージの比較例を示す図である。
【0085】
デコーダを利用しない場合においては、同図におけるａに示すように、記憶素子の各ワードを選択するワード選択信号ＷＯＲＤ＜ｍ－１：０＞をグローバルに分配して、記憶素子の各々がワード選択信号ＷＯＲＤ＜ｍ－１：０＞に従って読出し動作を行う。
【0086】
これに対して、この実施の形態においては、同図におけるｂに示すように、クラスタ毎に１本のクラスタ選択信号ＣＬＳＳＥＬ＜ｉ＞を配線するだけでよく、記憶素子３２０を選択するための信号はクロックカウンタ４２２からデコーダ３３０への短い配線で済む。
【0087】
すなわち、デコーダを利用しない場合においては、記憶素子に対してワード選択信号ＷＯＲＤ＜ｍ－１：０＞をグローバルに分配する必要があり、チップ面積が律速されるおそれがある。また、記憶素子からの読出し順序は物理的な配置により固定されてしまうため、出力する順序を変更するためにはフレームバッファに一旦保持してから出力する必要が生じる。
【0088】
このように、本技術の第１の実施の形態によれば、各クラスタ３１において複数の記憶素子３２０の各々に対応する複数のデコーダ３３０を設けて、クロックカウンタ４２２からのカウント値をデコードすることにより、所望の順序により読出しを行うことができる。また、記憶素子３２０に対してグローバルに選択信号を分配する必要がないため、チップ面積を効率良く利用することができる。
【0089】
＜２．第２の実施の形態＞
図１８は、本技術の第２の実施の形態のクラスタにおける読出しに関するブロック構成例を示す図である。
図１８は、本技術の第２の実施の形態のクラスタにおける読出しに関するブロック構成例を示す図である。
【0090】
上述の第１の実施の形態では、記憶素子３２０からの出力を１つの出力バッファ４２３を介して次段のレジスタ４２１に供給していたが、出力バッファの数は複数にしてもよい。この第２の実施の形態では、２つの出力バッファ４２３および４２４を用いた例を示すが、３つ以上の出力バッファを用いてもよい。なお、出力バッファ４２３および４２４は、特許請求の範囲に記載の複数の出力回路の一例である。
【0091】
この第２の実施の形態では、クラスタ内の記憶素子３２０およびデコーダ３３０の対を２つに分割して、それぞれ異なる出力バッファ４２３および４２４を介して次段のレジスタ４２１に供給する。このように分割することにより、記憶素子３２０およびデコーダ３３０を独立に配置することができる。
【0092】
出力バッファ４２３および４２４には、クロックカウンタ４２２からカウント値の一部のビット（例えば最上位ビット）が入力される。これにより、出力バッファ４２３および４２４は、互いに排他的に出力を行うことができ、次段のレジスタ４２１への信号線上での衝突を回避することができる。
【0093】
このように、本技術の第２の実施の形態によれば、複数の出力バッファ４２３および４２４を用いることにより、クラスタ内において記憶素子３２０およびデコーダ３３０の組同士を分割して柔軟に配置することができる。
【0094】
＜３．第３の実施の形態＞
図１９は、本技術の第３の実施の形態のクラスタにおける読出しに関するブロック構成例を示す図である。
図１９は、本技術の第３の実施の形態のクラスタにおける読出しに関するブロック構成例を示す図である。
【0095】
この第３の実施の形態では、隣接するリピータのクラスタ間でクロックカウンタ４２２を共有する構成を備える。すなわち、上述の第１の実施の形態では、異なるレジスタ４２１に接続する複数の記憶素子３２０については独立してクロックカウンタ４２２が設けられていたが、この第３の実施の形態では、隣接するリピータのクラスタ間で１つのクロックカウンタ４２２を共有する。
【0096】
行方向に隣接するクラスタ間ではクラスタ選択信号ＣＬＳＳＥＬは同じものが参照される。したがって、クロックカウンタ４２２を共有するクラスタ同士は同じタイミングで動作する。ただし、異なるクラスタの記憶素子３２０は異なるレジスタ４２１に接続するため、次段のレジスタ４２１への信号線上での衝突は生じない。
【0097】
このように、本技術の第３の実施の形態によれば、隣接するリピータのクラスタ間でクロックカウンタ４２２を共有することにより、チップ上のハードウェア資源を節減することができる。
【0098】
＜４．第４の実施の形態＞
図２０は、本技術の第４の実施の形態のクラスタにおける読出しに関するブロック構成例を示す図である。
図２０は、本技術の第４の実施の形態のクラスタにおける読出しに関するブロック構成例を示す図である。
【0099】
この第４の実施の形態では、隣接するリピータのクラスタ間でクロックカウンタ４２２およびデコーダ３３０を共有する構成を備える。すなわち、上述の第３の実施の形態では、隣接するリピータのクラスタ間でクロックカウンタ４２２を共有していたが、この第４の実施の形態では、隣接するリピータのクラスタ間でさらに複数のデコーダ３３０を共有する。
【0100】
行方向に隣接するクラスタのクラスタ間ではクラスタ選択信号ＣＬＳＳＥＬは同じものが参照されるが、次段のレジスタ４２１への信号線上での衝突は生じない点は、上述の第３の実施の形態と同様である。
【0101】
このように、本技術の第４の実施の形態によれば、隣接するリピータのクラスタ間でクロックカウンタ４２２および複数のデコーダ３３０を共有することにより、チップ上のハードウェア資源を節減することができる。
【0102】
＜５．第５の実施の形態＞
図２１は、本技術の第５の実施の形態のクラスタにおける読出しに関するブロック構成例を示す図である。
図２１は、本技術の第５の実施の形態のクラスタにおける読出しに関するブロック構成例を示す図である。
【0103】
上述の実施の形態では、１つのクラスタについては１つのクロックカウンタ４２２を設けていたが、この第５の実施の形態では、１つのクラスタについて複数のクロックカウンタ４２２を設ける構成を備える。これにより、１つのクロックカウンタ４２２に接続するデコーダ３３０の数を減らすことができるため、クロック値を供給する信号線のビット幅を削減することができる。また、異なるクロックカウンタ４２２に接続する記憶素子３２０およびデコーダ３３０は独立に配置することができる。
【0104】
この第５の実施の形態では、クロックカウンタ４２２毎に別々のクラスタ選択信号ＣＬＳＳＥＬ０またはＣＬＳＳＥＬ１を配線する必要がある。この点において、異なるクロックカウンタ４２２に接続する記憶素子３２０およびデコーダ３３０は、異なるクラスタとして定義してもよい。
【0105】
このように、本技術の第５の実施の形態によれば、１つのクラスタについて複数のクロックカウンタ４２２を設けることにより、各々のクロックカウンタ４２２のビット幅を削減することができる。また、クラスタ内において記憶素子３２０およびデコーダ３３０の組同士を分割して柔軟に配置することができる。
【0106】
＜６．内視鏡手術システムへの適用例＞
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、内視鏡手術システムに適用されてもよい。
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、内視鏡手術システムに適用されてもよい。
【0107】
図２２は、本開示に係る技術（本技術）が適用され得る内視鏡手術システムの概略的な構成の一例を示す図である。
【0108】
図２２では、術者（医師）１１１３１が、内視鏡手術システム１１０００を用いて、患者ベッド１１１３３上の患者１１１３２に手術を行っている様子が図示されている。図示するように、内視鏡手術システム１１０００は、内視鏡１１１００と、気腹チューブ１１１１１やエネルギー処置具１１１１２等の、その他の術具１１１１０と、内視鏡１１１００を支持する支持アーム装置１１１２０と、内視鏡下手術のための各種の装置が搭載されたカート１１２００と、から構成される。
【0109】
内視鏡１１１００は、先端から所定の長さの領域が患者１１１３２の体腔内に挿入される鏡筒１１１０１と、鏡筒１１１０１の基端に接続されるカメラヘッド１１１０２と、から構成される。図示する例では、硬性の鏡筒１１１０１を有するいわゆる硬性鏡として構成される内視鏡１１１００を図示しているが、内視鏡１１１００は、軟性の鏡筒を有するいわゆる軟性鏡として構成されてもよい。
【0110】
鏡筒１１１０１の先端には、対物レンズが嵌め込まれた開口部が設けられている。内視鏡１１１００には光源装置１１２０３が接続されており、当該光源装置１１２０３によって生成された光が、鏡筒１１１０１の内部に延設されるライトガイドによって当該鏡筒の先端まで導光され、対物レンズを介して患者１１１３２の体腔内の観察対象に向かって照射される。なお、内視鏡１１１００は、直視鏡であってもよいし、斜視鏡又は側視鏡であってもよい。
【0111】
カメラヘッド１１１０２の内部には光学系及び撮像素子が設けられており、観察対象からの反射光（観察光）は当該光学系によって当該撮像素子に集光される。当該撮像素子によって観察光が光電変換され、観察光に対応する電気信号、すなわち観察像に対応する画像信号が生成される。当該画像信号は、ＲＡＷデータとしてカメラコントロールユニット（ＣＣＵ: Camera Control Unit）１１２０１に送信される。
【0112】
ＣＣＵ１１２０１は、ＣＰＵ（Central Processing Unit）やＧＰＵ（Graphics Processing Unit）等によって構成され、内視鏡１１１００及び表示装置１１２０２の動作を統括的に制御する。さらに、ＣＣＵ１１２０１は、カメラヘッド１１１０２から画像信号を受け取り、その画像信号に対して、例えば現像処理（デモザイク処理）等の、当該画像信号に基づく画像を表示するための各種の画像処理を施す。
【0113】
表示装置１１２０２は、ＣＣＵ１１２０１からの制御により、当該ＣＣＵ１１２０１によって画像処理が施された画像信号に基づく画像を表示する。
【0114】
光源装置１１２０３は、例えばＬＥＤ（light emitting diode）等の光源から構成され、術部等を撮影する際の照射光を内視鏡１１１００に供給する。
【0115】
入力装置１１２０４は、内視鏡手術システム１１０００に対する入力インタフェースである。ユーザは、入力装置１１２０４を介して、内視鏡手術システム１１０００に対して各種の情報の入力や指示入力を行うことができる。例えば、ユーザは、内視鏡１１１００による撮像条件（照射光の種類、倍率及び焦点距離等）を変更する旨の指示等を入力する。
【0116】
処置具制御装置１１２０５は、組織の焼灼、切開又は血管の封止等のためのエネルギー処置具１１１１２の駆動を制御する。気腹装置１１２０６は、内視鏡１１１００による視野の確保及び術者の作業空間の確保の目的で、患者１１１３２の体腔を膨らめるために、気腹チューブ１１１１１を介して当該体腔内にガスを送り込む。レコーダ１１２０７は、手術に関する各種の情報を記録可能な装置である。プリンタ１１２０８は、手術に関する各種の情報を、テキスト、画像又はグラフ等各種の形式で印刷可能な装置である。
【0117】
なお、内視鏡１１１００に術部を撮影する際の照射光を供給する光源装置１１２０３は、例えばＬＥＤ、レーザ光源又はこれらの組み合わせによって構成される白色光源から構成することができる。ＲＧＢレーザ光源の組み合わせにより白色光源が構成される場合には、各色（各波長）の出力強度及び出力タイミングを高精度に制御することができるため、光源装置１１２０３において撮像画像のホワイトバランスの調整を行うことができる。また、この場合には、ＲＧＢレーザ光源それぞれからのレーザ光を時分割で観察対象に照射し、その照射タイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御することにより、ＲＧＢそれぞれに対応した画像を時分割で撮像することも可能である。当該方法によれば、当該撮像素子にカラーフィルタを設けなくても、カラー画像を得ることができる。
【0118】
また、光源装置１１２０３は、出力する光の強度を所定の時間ごとに変更するようにその駆動が制御されてもよい。その光の強度の変更のタイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御して時分割で画像を取得し、その画像を合成することにより、いわゆる黒つぶれ及び白とびのない高ダイナミックレンジの画像を生成することができる。
【0119】
また、光源装置１１２０３は、特殊光観察に対応した所定の波長帯域の光を供給可能に構成されてもよい。特殊光観察では、例えば、体組織における光の吸収の波長依存性を利用して、通常の観察時における照射光（すなわち、白色光）に比べて狭帯域の光を照射することにより、粘膜表層の血管等の所定の組織を高コントラストで撮影する、いわゆる狭帯域光観察（Narrow Band Imaging）が行われる。あるいは、特殊光観察では、励起光を照射することにより発生する蛍光により画像を得る蛍光観察が行われてもよい。蛍光観察では、体組織に励起光を照射し当該体組織からの蛍光を観察すること（自家蛍光観察）、又はインドシアニングリーン（ICG）等の試薬を体組織に局注するとともに当該体組織にその試薬の蛍光波長に対応した励起光を照射し蛍光像を得ること等を行うことができる。光源装置１１２０３は、このような特殊光観察に対応した狭帯域光及び／又は励起光を供給可能に構成され得る。
【0120】
【0121】
カメラヘッド１１１０２は、レンズユニット１１４０１と、撮像部１１４０２と、駆動部１１４０３と、通信部１１４０４と、カメラヘッド制御部１１４０５と、を有する。ＣＣＵ１１２０１は、通信部１１４１１と、画像処理部１１４１２と、制御部１１４１３と、を有する。カメラヘッド１１１０２とＣＣＵ１１２０１とは、伝送ケーブル１１４００によって互いに通信可能に接続されている。
【0122】
レンズユニット１１４０１は、鏡筒１１１０１との接続部に設けられる光学系である。鏡筒１１１０１の先端から取り込まれた観察光は、カメラヘッド１１１０２まで導光され、当該レンズユニット１１４０１に入射する。レンズユニット１１４０１は、ズームレンズ及びフォーカスレンズを含む複数のレンズが組み合わされて構成される。
【0123】
撮像部１１４０２を構成する撮像素子は、１つ（いわゆる単板式）であってもよいし、複数（いわゆる多板式）であってもよい。撮像部１１４０２が多板式で構成される場合には、例えば各撮像素子によってＲＧＢそれぞれに対応する画像信号が生成され、それらが合成されることによりカラー画像が得られてもよい。あるいは、撮像部１１４０２は、３Ｄ（dimensional）表示に対応する右目用及び左目用の画像信号をそれぞれ取得するための１対の撮像素子を有するように構成されてもよい。３Ｄ表示が行われることにより、術者１１１３１は術部における生体組織の奥行きをより正確に把握することが可能になる。なお、撮像部１１４０２が多板式で構成される場合には、各撮像素子に対応して、レンズユニット１１４０１も複数系統設けられ得る。
【0124】
また、撮像部１１４０２は、必ずしもカメラヘッド１１１０２に設けられなくてもよい。例えば、撮像部１１４０２は、鏡筒１１１０１の内部に、対物レンズの直後に設けられてもよい。
【0125】
駆動部１１４０３は、アクチュエータによって構成され、カメラヘッド制御部１１４０５からの制御により、レンズユニット１１４０１のズームレンズ及びフォーカスレンズを光軸に沿って所定の距離だけ移動させる。これにより、撮像部１１４０２による撮像画像の倍率及び焦点が適宜調整され得る。
【0126】
通信部１１４０４は、ＣＣＵ１１２０１との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４０４は、撮像部１１４０２から得た画像信号をＲＡＷデータとして伝送ケーブル１１４００を介してＣＣＵ１１２０１に送信する。
【0127】
また、通信部１１４０４は、ＣＣＵ１１２０１から、カメラヘッド１１１０２の駆動を制御するための制御信号を受信し、カメラヘッド制御部１１４０５に供給する。当該制御信号には、例えば、撮像画像のフレームレートを指定する旨の情報、撮像時の露出値を指定する旨の情報、並びに／又は撮像画像の倍率及び焦点を指定する旨の情報等、撮像条件に関する情報が含まれる。
【0128】
なお、上記のフレームレートや露出値、倍率、焦点等の撮像条件は、ユーザによって適宜指定されてもよいし、取得された画像信号に基づいてＣＣＵ１１２０１の制御部１１４１３によって自動的に設定されてもよい。後者の場合には、いわゆるＡＥ（Auto Exposure）機能、ＡＦ（Auto Focus）機能及びＡＷＢ（Auto White Balance）機能が内視鏡１１１００に搭載されていることになる。
【0129】
カメラヘッド制御部１１４０５は、通信部１１４０４を介して受信したＣＣＵ１１２０１からの制御信号に基づいて、カメラヘッド１１１０２の駆動を制御する。
【0130】
通信部１１４１１は、カメラヘッド１１１０２との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４１１は、カメラヘッド１１１０２から、伝送ケーブル１１４００を介して送信される画像信号を受信する。
【0131】
また、通信部１１４１１は、カメラヘッド１１１０２に対して、カメラヘッド１１１０２の駆動を制御するための制御信号を送信する。画像信号や制御信号は、電気通信や光通信等によって送信することができる。
【0132】
画像処理部１１４１２は、カメラヘッド１１１０２から送信されたＲＡＷデータである画像信号に対して各種の画像処理を施す。
【0133】
制御部１１４１３は、内視鏡１１１００による術部等の撮像、及び、術部等の撮像により得られる撮像画像の表示に関する各種の制御を行う。例えば、制御部１１４１３は、カメラヘッド１１１０２の駆動を制御するための制御信号を生成する。
【0134】
また、制御部１１４１３は、画像処理部１１４１２によって画像処理が施された画像信号に基づいて、術部等が映った撮像画像を表示装置１１２０２に表示させる。この際、制御部１１４１３は、各種の画像認識技術を用いて撮像画像内における各種の物体を認識してもよい。例えば、制御部１１４１３は、撮像画像に含まれる物体のエッジの形状や色等を検出することにより、鉗子等の術具、特定の生体部位、出血、エネルギー処置具１１１１２の使用時のミスト等を認識することができる。制御部１１４１３は、表示装置１１２０２に撮像画像を表示させる際に、その認識結果を用いて、各種の手術支援情報を当該術部の画像に重畳表示させてもよい。手術支援情報が重畳表示され、術者１１１３１に提示されることにより、術者１１１３１の負担を軽減することや、術者１１１３１が確実に手術を進めることが可能になる。
【0135】
カメラヘッド１１１０２及びＣＣＵ１１２０１を接続する伝送ケーブル１１４００は、電気信号の通信に対応した電気信号ケーブル、光通信に対応した光ファイバ、又はこれらの複合ケーブルである。
【0136】
ここで、図示する例では、伝送ケーブル１１４００を用いて有線で通信が行われていたが、カメラヘッド１１１０２とＣＣＵ１１２０１との間の通信は無線で行われてもよい。
【0137】
以上、本開示に係る技術が適用され得る内視鏡手術システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１１４０２に適用され得る。具体的には、撮像部１１４０２における読出しを所望の順序により行うことが可能になる。
【0138】
なお、ここでは、一例として内視鏡手術システムについて説明したが、本開示に係る技術は、その他、例えば、顕微鏡手術システム等に適用されてもよい。
【0139】
＜７．移動体への適用例＞
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
【0140】
図２４は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
【0141】
車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図２４に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（Interface）１２０５３が図示されている。
【0142】
駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
【0143】
ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
【0144】
車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
【0145】
撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
【0146】
車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
【0147】
マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Advanced Driver Assistance System）の機能実現を目的とした協調制御を行うことができる。
【0148】
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
【0149】
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０３０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
【0150】
音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図２４の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
【0151】
図２５は、撮像部１２０３１の設置位置の例を示す図である。
【0152】
図２５では、撮像部１２０３１として、撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５を有する。
【0153】
撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２、１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
【0154】
なお、図２５には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
【0155】
撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
【0156】
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０km/h以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
【0157】
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
【0158】
撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
【0159】
以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２０３１に適用され得る。具体的には、撮像部１２０３１における読出しを所望の順序により行うことが可能になる。
【0160】
なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
【0161】
なお、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。
【0162】
なお、本技術は以下のような構成もとることができる。
（１）複数の記憶素子と、
クロックに同期してカウント値を順次出力するカウンタと、
前記複数の記憶素子の各々に対応して設けられて、前記カウント値が所定の値になったことを検知した際に前記対応する記憶素子からその記憶内容を読み出すよう制御する複数のデコーダと、
前記複数の記憶素子の何れかから読み出された記憶内容を出力する出力部と
を具備する記憶回路。
（２）前記複数のデコーダは、互いに異なる値を前記所定の値として検知する
前記（１）に記載の記憶回路。
（３）前記出力部は、前記複数の記憶素子のうち互いに異なる記憶素子からの記憶内容を前記カウント値に従って出力する複数の出力回路を備える
前記（１）または（２）に記載の記憶回路。
（４）前記出力部からの出力を前記クロックに同期して次段に転送する複数段のシフトレジスタを備える転送部をさらに具備する前記（１）から（３）のいずれかに記載の記憶回路。
（５）前記シフトレジスタは、前記クロックに同期する第１および第２のシフトレジスタを含み、
前記複数の記憶素子、前記複数のデコーダおよび前記カウンタは、前記第１および第２のシフトレジスタについてそれぞれ個別に設けられる
前記（４）に記載の記憶回路。
（６）前記シフトレジスタは、前記クロックに同期する第１および第２のシフトレジスタを含み、
前記複数の記憶素子および前記複数のデコーダは、前記第１および第２のシフトレジスタについてそれぞれ個別に設けられ、
前記カウンタは、前記第１および第２のシフトレジスタの間で共有される
前記（４）に記載の記憶回路。
（７）前記シフトレジスタは、前記クロックに同期する第１および第２のシフトレジスタを含み、
前記複数の記憶素子は、前記第１および第２のシフトレジスタについてそれぞれ個別に設けられ、
前記カウンタおよび前記複数のデコーダは、前記第１および第２のシフトレジスタの間で共有される
前記（４）に記載の記憶回路。
（８）前記複数の記憶素子、前記複数のデコーダおよび前記カウンタは、所定のクラスタを構成し、
前記カウンタは、クラスタ選択信号によって当該クラスタが選択されているときに前記カウント値を順次出力し、
前記出力部は、前記クラスタ選択信号によって当該クラスタが選択されているときに前記読み出された記憶内容を出力する
前記（１）から（７）のいずれかに記載の記憶回路。
（９）前記出力部からの出力を前記クロックに同期して次段に転送する複数段のシフトレジスタを備える転送部をさらに具備し、
前記複数段のシフトレジスタの各々には、１つの前記クラスタの出力が供給される
前記（８）に記載の記憶回路。
（１０）前記出力部からの出力を前記クロックに同期して次段に転送する複数段のシフトレジスタを備える転送部をさらに具備し、
前記複数段のシフトレジスタの各々には、複数の前記クラスタが接続され、前記クラスタ選択信号によって選択されたクラスタからの出力が供給される
前記（８）に記載の記憶回路。
（１１）２次元状に配置された複数の画素と、
前記複数の画素の値を記憶する複数の記憶素子と、
クロックに同期してカウント値を順次出力するカウンタと、
前記複数の記憶素子の各々に対応して設けられて、前記カウント値が所定の値になったことを検知した際に前記対応する記憶素子からその記憶内容を読み出すよう制御する複数のデコーダと、
前記複数の記憶素子の何れかから読み出された記憶内容を出力する出力部と
を具備する撮像装置。
（１）複数の記憶素子と、
クロックに同期してカウント値を順次出力するカウンタと、
前記複数の記憶素子の各々に対応して設けられて、前記カウント値が所定の値になったことを検知した際に前記対応する記憶素子からその記憶内容を読み出すよう制御する複数のデコーダと、
前記複数の記憶素子の何れかから読み出された記憶内容を出力する出力部と
を具備する記憶回路。
（２）前記複数のデコーダは、互いに異なる値を前記所定の値として検知する
前記（１）に記載の記憶回路。
（３）前記出力部は、前記複数の記憶素子のうち互いに異なる記憶素子からの記憶内容を前記カウント値に従って出力する複数の出力回路を備える
前記（１）または（２）に記載の記憶回路。
（４）前記出力部からの出力を前記クロックに同期して次段に転送する複数段のシフトレジスタを備える転送部をさらに具備する前記（１）から（３）のいずれかに記載の記憶回路。
（５）前記シフトレジスタは、前記クロックに同期する第１および第２のシフトレジスタを含み、
前記複数の記憶素子、前記複数のデコーダおよび前記カウンタは、前記第１および第２のシフトレジスタについてそれぞれ個別に設けられる
前記（４）に記載の記憶回路。
（６）前記シフトレジスタは、前記クロックに同期する第１および第２のシフトレジスタを含み、
前記複数の記憶素子および前記複数のデコーダは、前記第１および第２のシフトレジスタについてそれぞれ個別に設けられ、
前記カウンタは、前記第１および第２のシフトレジスタの間で共有される
前記（４）に記載の記憶回路。
（７）前記シフトレジスタは、前記クロックに同期する第１および第２のシフトレジスタを含み、
前記複数の記憶素子は、前記第１および第２のシフトレジスタについてそれぞれ個別に設けられ、
前記カウンタおよび前記複数のデコーダは、前記第１および第２のシフトレジスタの間で共有される
前記（４）に記載の記憶回路。
（８）前記複数の記憶素子、前記複数のデコーダおよび前記カウンタは、所定のクラスタを構成し、
前記カウンタは、クラスタ選択信号によって当該クラスタが選択されているときに前記カウント値を順次出力し、
前記出力部は、前記クラスタ選択信号によって当該クラスタが選択されているときに前記読み出された記憶内容を出力する
前記（１）から（７）のいずれかに記載の記憶回路。
（９）前記出力部からの出力を前記クロックに同期して次段に転送する複数段のシフトレジスタを備える転送部をさらに具備し、
前記複数段のシフトレジスタの各々には、１つの前記クラスタの出力が供給される
前記（８）に記載の記憶回路。
（１０）前記出力部からの出力を前記クロックに同期して次段に転送する複数段のシフトレジスタを備える転送部をさらに具備し、
前記複数段のシフトレジスタの各々には、複数の前記クラスタが接続され、前記クラスタ選択信号によって選択されたクラスタからの出力が供給される
前記（８）に記載の記憶回路。
（１１）２次元状に配置された複数の画素と、
前記複数の画素の値を記憶する複数の記憶素子と、
クロックに同期してカウント値を順次出力するカウンタと、
前記複数の記憶素子の各々に対応して設けられて、前記カウント値が所定の値になったことを検知した際に前記対応する記憶素子からその記憶内容を読み出すよう制御する複数のデコーダと、
前記複数の記憶素子の何れかから読み出された記憶内容を出力する出力部と
を具備する撮像装置。
【符号の説明】
【0163】
１０ 画素チップ
１１ 画素領域
１２ 画素
２０ 回路チップ
２１ ＡＤ（Analog-to-Digital）変換回路領域
３０ リピータ
３１ クラスタ
１００ 画素回路
２００ ＡＤ変換回路
２０７ 垂直駆動回路
２０８ ＰＬＬ（Phase Locked Loop）
２０９ ＤＡＣ（Digital-to-Analog Converter）
２１０ 差動入力回路
２２０ 電圧変換回路
２３０ 正帰還回路
２５０ デジタル信号生成部
３００ 記憶回路
３１０ 書込みラッチ回路
３２０ 記憶素子
３３０ デコーダ
４００ 時刻コード転送部
４１０ 書込み転送回路
４１１ レジスタ
４１２ バッファ
４２０ 読出し転送回路
４２１ レジスタ
４２２ クロックカウンタ
４２３、４２４ 出力バッファ
５１０ 時刻コード発生回路
５２０ 画素データ処理回路
１１４０２、１２０３１ 撮像部
１１ 画素領域
１２ 画素
２０ 回路チップ
２１ ＡＤ（Analog-to-Digital）変換回路領域
３０ リピータ
３１ クラスタ
１００ 画素回路
２００ ＡＤ変換回路
２０７ 垂直駆動回路
２０８ ＰＬＬ（Phase Locked Loop）
２０９ ＤＡＣ（Digital-to-Analog Converter）
２１０ 差動入力回路
２２０ 電圧変換回路
２３０ 正帰還回路
２５０ デジタル信号生成部
３００ 記憶回路
３１０ 書込みラッチ回路
３２０ 記憶素子
３３０ デコーダ
４００ 時刻コード転送部
４１０ 書込み転送回路
４１１ レジスタ
４１２ バッファ
４２０ 読出し転送回路
４２１ レジスタ
４２２ クロックカウンタ
４２３、４２４ 出力バッファ
５１０ 時刻コード発生回路
５２０ 画素データ処理回路
１１４０２、１２０３１ 撮像部
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】