(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-11-09
(45)【発行日】2023-11-17
(54)【発明の名称】トレンチ型ＭＯＳＦＥＴ
(51)【国際特許分類】
H01L 29/12 20060101AFI20231110BHJP
H01L 29/78 20060101ALI20231110BHJP
H01L 21/336 20060101ALI20231110BHJP
H01L 29/06 20060101ALI20231110BHJP
H01L 21/28 20060101ALI20231110BHJP
H01L 29/423 20060101ALI20231110BHJP
H01L 29/49 20060101ALI20231110BHJP
【ＦＩ】
H01L29/78 652T
H01L29/78 653C
H01L29/78 652K
H01L29/78 658F
H01L29/78 652P
H01L29/78 652N
H01L29/06 301F
H01L29/06 301V
H01L29/06 301M
H01L29/78 652C
H01L29/78 652E
H01L29/78 654C
H01L21/28 301B
H01L29/58 G
【請求項の数】
7
(21)【出願番号】P 2019234980
(22)【出願日】2019-12-25
(65)【公開番号】P2021103746
(43)【公開日】2021-07-15
【審査請求日】2022-12-15
【国等の委託研究の成果に係る記載事項】（出願人による申告）平成３０年度、防衛装備庁 安全保障技術研究推進制度、産業技術力強化法第１７条の適用を受ける特許出願
(73)【特許権者】
【識別番号】515277942
【氏名又は名称】株式会社ノベルクリスタルテクノロジー
(74)【代理人】
【識別番号】110002583
【氏名又は名称】弁理士法人平田国際特許事務所
(72)【発明者】
【氏名】佐々木 公平
【審査官】石塚 健太郎
(56)【参考文献】
【文献】特開２０１９－６７９１５（ＪＰ，Ａ）
【文献】特開２０１８－５６４６３（ＪＰ，Ａ）
【文献】国際公開第２０１９／２３９６３２（ＷＯ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２９／１２
Ｈ０１Ｌ ２９／７８
Ｈ０１Ｌ ２１／３３６
Ｈ０１Ｌ ２９／０６
Ｈ０１Ｌ ２１／２８
Ｈ０１Ｌ ２９／４２３
(57)【特許請求の範囲】
【請求項1】
Ｇａ２Ｏ３系単結晶からなり、一方の面に開口する複数のトレンチを有するｎ型半導体層と、前記複数のトレンチの各々の内面に接して設けられたゲート絶縁膜と、
前記ゲート絶縁膜に覆われた状態で前記複数のトレンチの各々に埋め込まれたゲート電極と、
前記ｎ型半導体層の隣接する前記トレンチの間のメサ形状部に接続されたソース電極と、
前記ｎ型半導体層の前記ソース電極と反対側に直接又は間接的に接続されたドレイン電極と、
を備え、
前記トレンチの幅方向の断面における前記トレンチの底部の縁の曲線の頂点における曲率半径を前記トレンチの幅で除した値が、０．０１２５以上、０．２５以下の範囲内にある、
トレンチ型ＭＯＳＦＥＴ。
【請求項2】
前記ｎ型半導体層における隣接する２つの前記ゲート電極の間の領域におけるドナー濃度であるチャネル濃度が１×１０１５ｃｍ-３以下である場合、前記メサ形状部の幅であるメサ幅が０．５μｍ以下であり、前記チャネル濃度が１×１０１５ｃｍ-３より大きく１×１０１６ｃｍ-３以下である場合、前記メサ幅が０．４μｍ以下であり、
前記チャネル濃度が１×１０１６ｃｍ-３より大きく２×１０１６ｃｍ-３以下である場合、前記メサ幅が０．３μｍ以下であり、
前記チャネル濃度が２×１０１６ｃｍ-３より大きく６×１０１６ｃｍ-３以下である場合、前記メサ幅が０．２μｍ以下である、
請求項１に記載のトレンチ型ＭＯＳＦＥＴ。
【請求項3】
前記ゲート電極の仕事関数が５．０ｅＶ以上である、請求項１又は２に記載のトレンチ型ＭＯＳＦＥＴ。
【請求項4】
前記ゲート電極のゲート長が１μｍ以上である、請求項１～３のいずれか１項に記載のトレンチ型ＭＯＳＦＥＴ。
【請求項5】
前記ｎ型半導体層が、前記ｎ型半導体層と前記ソース電極とをオーミック接続させるためのコンタクト層を前記ソース電極との界面近傍に有し、前記ゲート電極と前記コンタクト層との距離が０．１μｍ以上である、
請求項１～４のいずれか１項に記載のトレンチ型ＭＯＳＦＥＴ。
【請求項6】
前記ゲート絶縁膜における前記トレンチの底部の中心に接する部分の厚さが、０．２μｍ以上、０．５μｍ以下の範囲内、又は０．１μｍ以上、０．２μｍ未満の範囲内にある、請求項１～５のいずれか１項に記載のトレンチ型ＭＯＳＦＥＴ。
【請求項7】
前記ｎ型半導体層が、上部の縁に窪みが設けられたメサ形状を有し、前記窪みの内面に前記ゲート電極が露出した、
請求項１～６のいずれか１項に記載のトレンチ型ＭＯＳＦＥＴ。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、トレンチ型ＭＯＳＦＥＴに関する。
【背景技術】
【0002】
従来、ゲート電極が半導体層に埋め込まれたトレンチ型のＧａ２Ｏ３系ＭＯＳＦＥＴが知られている（例えば、特許文献１参照）。トレンチ型のＭＯＳＦＥＴは、そのトレンチゲート構造により高い耐圧特性を有する。
【先行技術文献】
【特許文献】
【0003】
【文献】特開２０１６－１５５０３号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
トレンチ型ＭＯＳＦＥＴにおいては、トレンチ構造を構成する各部材の形状やサイズによって耐圧特性が変わるが、優れた耐圧特性を得るための具体的な構造については知られていない。
【0005】
本発明の目的は、高耐圧かつ低損失を高い水準で実現することのできるトレンチゲート構造を有するトレンチ型ＭＯＳＦＥＴを提供することにある。
【課題を解決するための手段】
【0006】
本発明の一態様は、上記目的を達成するために、下記［１］～［７］のトレンチ型ＭＯＳＦＥＴを提供する。
【0007】
［１］Ｇａ２Ｏ３系単結晶からなり、一方の面に開口する複数のトレンチを有するｎ型半導体層と、前記複数のトレンチの各々の内面に接して設けられたゲート絶縁膜と、前記ゲート絶縁膜に覆われた状態で前記複数のトレンチの各々に埋め込まれたゲート電極と、前記ｎ型半導体層の隣接する前記トレンチの間のメサ形状部に接続されたソース電極と、前記ｎ型半導体層の前記ソース電極と反対側に直接又は間接的に接続されたドレイン電極と、を備え、前記トレンチの幅方向の断面における前記トレンチの底部の縁の曲線の頂点における曲率半径を前記トレンチの幅で除した値が、０．０１２５以上、０．２５以下の範囲内にある、トレンチ型ＭＯＳＦＥＴ。
［２］前記ｎ型半導体層における隣接する２つの前記ゲート電極の間の領域におけるドナー濃度であるチャネル濃度が１×１０１５ｃｍ-３以下である場合、前記メサ形状部の幅であるメサ幅が０．５μｍ以下であり、前記チャネル濃度が１×１０１５ｃｍ-３より大きく１×１０１６ｃｍ-３以下である場合、前記メサ幅が０．４μｍ以下であり、前記チャネル濃度が１×１０１６ｃｍ-３より大きく２×１０１６ｃｍ-３以下である場合、前記メサ幅が０．３μｍ以下であり、前記チャネル濃度が２×１０１６ｃｍ-３より大きく６×１０１６ｃｍ-３以下である場合、前記メサ幅が０．２μｍ以下である、上記［１］に記載のトレンチ型ＭＯＳＦＥＴ。
［３］前記ゲート電極の仕事関数が５．０ｅＶ以上である、上記［１］又は［２］に記載のトレンチ型ＭＯＳＦＥＴ。
［４］前記ゲート電極のゲート長が１μｍ以上である、上記［１］～［３］のいずれか１項に記載のトレンチ型ＭＯＳＦＥＴ。
［５］前記ｎ型半導体層が、前記ｎ型半導体層と前記ソース電極とをオーミック接続させるためのコンタクト層を前記ソース電極との界面近傍に有し、前記ゲート電極と前記コンタクト層との距離が０．１μｍ以上である、上記［１］～［４］のいずれか１項に記載のトレンチ型ＭＯＳＦＥＴ。
［６］前記ゲート絶縁膜における前記トレンチの底部の中心に接する部分の厚さが、０．２μｍ以上、０．５μｍ以下の範囲内、又は０．１μｍ以上、０．２μｍ未満の範囲内にある、上記［１］～［５］のいずれか１項に記載のトレンチ型ＭＯＳＦＥＴ。
［７］前記ｎ型半導体層が、上部の縁に窪みが設けられたメサ形状を有し、前記窪みの内面に前記ゲート電極が露出した、上記［１］～［６］のいずれか１項に記載のトレンチ型ＭＯＳＦＥＴ。
［２］前記ｎ型半導体層における隣接する２つの前記ゲート電極の間の領域におけるドナー濃度であるチャネル濃度が１×１０１５ｃｍ-３以下である場合、前記メサ形状部の幅であるメサ幅が０．５μｍ以下であり、前記チャネル濃度が１×１０１５ｃｍ-３より大きく１×１０１６ｃｍ-３以下である場合、前記メサ幅が０．４μｍ以下であり、前記チャネル濃度が１×１０１６ｃｍ-３より大きく２×１０１６ｃｍ-３以下である場合、前記メサ幅が０．３μｍ以下であり、前記チャネル濃度が２×１０１６ｃｍ-３より大きく６×１０１６ｃｍ-３以下である場合、前記メサ幅が０．２μｍ以下である、上記［１］に記載のトレンチ型ＭＯＳＦＥＴ。
［３］前記ゲート電極の仕事関数が５．０ｅＶ以上である、上記［１］又は［２］に記載のトレンチ型ＭＯＳＦＥＴ。
［４］前記ゲート電極のゲート長が１μｍ以上である、上記［１］～［３］のいずれか１項に記載のトレンチ型ＭＯＳＦＥＴ。
［５］前記ｎ型半導体層が、前記ｎ型半導体層と前記ソース電極とをオーミック接続させるためのコンタクト層を前記ソース電極との界面近傍に有し、前記ゲート電極と前記コンタクト層との距離が０．１μｍ以上である、上記［１］～［４］のいずれか１項に記載のトレンチ型ＭＯＳＦＥＴ。
［６］前記ゲート絶縁膜における前記トレンチの底部の中心に接する部分の厚さが、０．２μｍ以上、０．５μｍ以下の範囲内、又は０．１μｍ以上、０．２μｍ未満の範囲内にある、上記［１］～［５］のいずれか１項に記載のトレンチ型ＭＯＳＦＥＴ。
［７］前記ｎ型半導体層が、上部の縁に窪みが設けられたメサ形状を有し、前記窪みの内面に前記ゲート電極が露出した、上記［１］～［６］のいずれか１項に記載のトレンチ型ＭＯＳＦＥＴ。
【発明の効果】
【0008】
本発明によれば、高耐圧かつ低損失を高い水準で実現することのできるトレンチゲート構造を有するトレンチ型ＭＯＳＦＥＴを提供することができる。
【図面の簡単な説明】
【0009】
【発明を実施するための形態】
【0010】
〔実施の形態〕
（トレンチ型ＭＯＳＦＥＴの構成）
図１は、第１の実施の形態に係るトレンチ型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）１の垂直断面図である。トレンチ型ＭＯＳＦＥＴ１は、トレンチゲート構造を有する縦型の電界効果トランジスタである。なお、本実施の形態のトレンチ型ＭＯＳＦＥＴ１は、後述するゲート絶縁膜１３が酸化物以外の材料からなる構成も含むものとする。
（トレンチ型ＭＯＳＦＥＴの構成）
図１は、第１の実施の形態に係るトレンチ型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）１の垂直断面図である。トレンチ型ＭＯＳＦＥＴ１は、トレンチゲート構造を有する縦型の電界効果トランジスタである。なお、本実施の形態のトレンチ型ＭＯＳＦＥＴ１は、後述するゲート絶縁膜１３が酸化物以外の材料からなる構成も含むものとする。
【0011】
トレンチ型ＭＯＳＦＥＴ１は、ｎ型半導体基板１０と、ｎ型半導体基板１０に積層される層であって、そのｎ型半導体基板１０と反対側の面１８に開口する複数のトレンチ１６を有するｎ型半導体層１１と、複数のトレンチ１６の各々の内面に接して設けられたゲート絶縁膜１３と、ゲート絶縁膜１３に覆われた状態で複数のトレンチ１６の各々に埋め込まれたゲート電極１２と、ｎ型半導体層１１の隣接するトレンチ１６の間のメサ形状部１７に接続されたソース電極１４と、ｎ型半導体基板１０のｎ型半導体層１１と反対側の面上に形成されたドレイン電極１５と、を備える。
【0012】
トレンチ型ＭＯＳＦＥＴ１は、ノーマリーオフ型でもノーマリーオン型でもよいが、パワーデバイスとして用いられる場合には、安全性の観点から、通常、ノーマリーオフ型に製造される。ゲート回路の断線等によりゲートが制御不能になった時にソース電極１４とドレイン電極１５が導通することを防ぐためである。
【0013】
ノーマリーオフ型のトレンチ型ＭＯＳＦＥＴ１においては、ゲート電極１２とソース電極１４との間に閾値電圧以上の電圧を印加することにより、メサ形状部１７にチャネルが形成され、ドレイン電極１５からソース電極１４に電流が流れる。
【0014】
ｎ型半導体基板１０は、ドナーとしてのＳｉ、Ｓｎ等のIV族元素を含むｎ型のＧａ２Ｏ３系単結晶からなる。ｎ型半導体基板１０のドナー濃度は、例えば、１．０×１０１８ｃｍ－３以上かつ１．０×１０２０ｃｍ－３以下である。ｎ型半導体基板１０の厚さは、例えば、１０μｍ以上かつ６００μｍ以下である。
【0015】
ここで、Ｇａ２Ｏ３系単結晶とは、Ｇａ２Ｏ３単結晶、又は、Ａｌ、Ｉｎ等の元素が添加されたＧａ２Ｏ３単結晶をいう。例えば、Ａｌ及びＩｎが添加されたＧａ２Ｏ３単結晶である（ＧａｘＡｌｙＩｎ（１－ｘ－ｙ））２Ｏ３（０＜ｘ≦１、０≦ｙ＜１、０＜ｘ＋ｙ≦１）単結晶であってもよい。Ａｌを添加した場合にはバンドギャップが広がり、Ｉｎを添加した場合にはバンドギャップが狭くなる。なお、上記のＧａ２Ｏ３単結晶は、例えば、β型の結晶構造を有する。
【0016】
ｎ型半導体基板１０の面方位は、特に限定されないが、ｎ型半導体層１１を構成するＧａ２Ｏ３系単結晶の成長速度が大きくなる（００１）面であることが好ましい。または、表面が平坦なＧａ２Ｏ３系単結晶膜を成長できる（０１１）面であることが好ましい。
【0017】
ｎ型半導体層１１は、ドナーとしてのＳｉ、Ｓｎ等のIV族元素を含むｎ型のＧａ２Ｏ３系単結晶からなる。
【0018】
ｎ型半導体層１１は、ゲート電極１２が埋め込まれ、ゲート電圧を印加した際にチャネルが形成されるチャネル層１１ｂと、チャネル層１１ｂの下の耐圧を保持するための耐圧層１１ａと、ソース電極１４との界面近傍にイオン注入もしくはエピタキシャル成長等により形成された、ソース電極１４をｎ型半導体層１１にオーミック接続させるためのコンタクト層１１ｃとを有する。
【0019】
ここで、ｎ型半導体層１１における、トレンチ１６の底の高さよりも下側（ｎ型半導体基板１０側）の領域が耐圧層１１ａであり、その厚さをＴｐとする。また、ｎ型半導体層１１における、トレンチ１６の底の高さよりも上側（ソース電極１４側）の領域がチャネル層１１ｂであり、チャネル層１１ｂの上端近傍にコンタクト層１１ｃが設けられている。
【0020】
耐圧層１１ａの厚さＴｐは、トレンチ型ＭＯＳＦＥＴ１の耐圧特性を決定するパラメータの１つであり、Ｇａ２Ｏ３の絶縁破壊電界強度をバンドギャップからの推定値である８ＭＶ／ｃｍ一定と仮定すると、例えば、家電や車載などに用いられる耐圧６００Ｖの性能を得るためには少なくとも１～２μｍ程度以上必要であり、産業機器などに用いられる耐圧１２００Ｖを得るためには３μｍ程度以上、新幹線など大型の輸送設備に用いられる耐圧３３００Ｖを得るためには８～９μｍ程度以上、発送電などの大電力用途での耐圧６６００Ｖを得るためには１６～１７μｍ程度以上、中圧遮断機での耐圧１．２万Ｖを得るためには３０μｍ程度以上、高圧遮断機での耐圧１０万Ｖを得るためには２５０μｍ程度以上必要である。
【0021】
なお、Ｇａ２Ｏ３の最大絶縁破壊電界強度は現時点で実測できておらず、仮に実測されている中での最大値である４ＭＶ／ｃｍ程度だった場合、上記の膜厚は２倍必要となる。例えば、耐圧１０万Ｖを得るためには５００μｍ程度必要になる。６００Ｖより低い小型家電用の耐圧を得る場合には、厚さＴｐは１μｍより薄くてもよいが、製造安定性の点から、最低でも１μｍ程度はあることが好ましい。そのため、厚さＴｐは１μｍ以上かつ５００μｍ以下であることが好ましい。
【0022】
耐圧層１１ａのドナー濃度は、トレンチ型ＭＯＳＦＥＴ１の耐圧特性を決定するパラメータの１つであり、Ｇａ２Ｏ３の絶縁破壊電界強度を８ＭＶ／ｃｍ一定と仮定すると、耐圧６００Ｖを得るためには１．８×１０１７ｃｍ－３程度以下、耐圧１２００Ｖを得るためには９×１０１６ｃｍ－３程度以下、耐圧３３００Ｖを得るためには３×１０１６ｃｍ－３程度以下、耐圧１万Ｖを得るためには１×１０１６ｃｍ－３程度以下が好ましい。６００Ｖより低い耐圧を得る場合や１万Ｖより高い耐圧を得るためには、それぞれ適切な濃度に設定すればよい。また、Ｇａ２Ｏ３の最大絶縁破壊電界強度が４ＭＶ／ｃｍ程度であった場合、上記の濃度はそれぞれ５分の１程度以下となる。
【0023】
チャネル層１１ｂのチャネル濃度（隣接する２つのゲート電極１２の間の領域におけるドナー濃度）とメサ形状部１７の幅であるメサ幅Ｗｍは、トレンチ型ＭＯＳＦＥＴ１がノーマリーオフ型かノーマリーオン型かを決定するパラメータの１つであり、ノーマリーオフ型を形成する場合はチャネル濃度を低くメサ幅Ｗｍを狭く、ノーマリーオン型を形成する場合はチャネル濃度を高くメサ幅Ｗｍを広くすればよい。
【0024】
トレンチ型ＭＯＳＦＥＴ１がノーマリーオフ型である場合は、オフリーク電流を抑えるため、例えば、チャネル層１１ｂのチャネル濃度が１×１０１５ｃｍ-３以下である場合にはメサ幅Ｗｍは０．５μｍ以下、チャネル層１１ｂのチャネル濃度が１×１０１５ｃｍ-３より大きく１×１０１６ｃｍ-３以下である場合にはメサ幅Ｗｍは０．４μｍ以下、チャネル層１１ｂのチャネル濃度が１×１０１６ｃｍ-３より大きく２×１０１６ｃｍ-３以下である場合にはメサ幅Ｗｍは０．３μｍ以下、チャネル層１１ｂのチャネル濃度が２×１０１６ｃｍ-３より大きく６×１０１６ｃｍ-３以下である場合にはメサ幅Ｗｍは０．２μｍ以下であることが好ましい。
【0025】
また、メサ形状の領域の幅Ｗｍが小さいほどチャネル濃度を高くできるため、チャネル層１１ｂのオン抵抗を低減できる。一方で、幅Ｗｍが狭いほど製造難易度が上がり、それに起因して製造歩留まりが低下するという問題がある。
【0026】
このため、例えば、一般的なステッパーを用いたパターニングによりトレンチ１６を形成する場合は、メサ形状の領域の幅Ｗｍは０．５μｍ以上かつ２μｍ以下であることが好ましく、より解像度の高いＥＢ（electron beam）描画によるパターニングによりトレンチ１６を形成する場合は、メサ形状の領域の幅Ｗｍは０．１μｍ以上かつ２μｍ以下であることが好ましい。
【0027】
トレンチ１６の幅Ｗｔについても、露光装置の解像度に依存するため、使用する露光装置の種類に応じて、メサ形状の領域の幅Ｗｍと同様の数値範囲で設定されることが好ましい。
【0028】
コンタクト層１１ｃの厚さは、例えば、１０ｎｍ以上かつ５μｍ以下である。コンタクト層１１ｃのドナー濃度は、チャネル層１１ｂのチャネル濃度よりも高く、例えば、１×１０１８ｃｍ－３以上かつ１×１０２１ｃｍ－３以下である。
【0029】
ゲート電極１２は、導体、すなわちＮｉ等の金属や、高濃度のドナーを含む半導体からなる。オフリーク電流を抑えるため、例えば、ゲート電極１２の仕事関数は５．０ｅＶ以上であることが好ましく、ゲート電極１２のゲート長（ｎ型半導体層１１の厚さ方向の長さ）Ｌｇは１μｍ以上であることが好ましく、ゲート電極１２とコンタクト層１１ｃとの距離Ｌｃは０．１μｍ以上であることが好ましい。
【0030】
ゲート絶縁膜１３は、例えば、ゲート電極１２の側面及び底面を覆い、ゲート電極１２をｎ型半導体層１１から絶縁する部分１３ａと、ゲート電極１２の上面を覆い、ゲート電極１２をソース電極１４から絶縁する部分１３ｂを有する。ゲート絶縁膜１３の部分１３ａと部分１３ｂは、例えば、それぞれＨｆＯ２、ＳｉＯ２からなる。ゲート絶縁膜１３の部分１３ａは単一の膜であり、例えば、１つの工程において、１つの材料から一体的に形成される。ゲート絶縁膜１３の部分１３ｂの厚さは、例えば、５０ｎｍ以上かつ２０００ｎｍ以下である。
【0031】
ｎ型半導体層１１は、例えば、ＨＶＰＥ法等により形成されたエピタキシャル成長膜からなる。ＨＶＰＥ法によりｎ型半導体層１１を形成する場合、Ｇａ２Ｏ３系単結晶の原料やドーパント原料に塩化物ガスが用いられるため、ｎ型半導体層１１はＧａ２Ｏ３系単結晶の原料やドーパント原料に由来するＣｌを含む。
【0032】
ＨＶＰＥ法を用いる場合、結晶成長速度が速いため、成膜時間の短縮やコストの低減を図ることができる。この点、ｎ型半導体層１１を厚く形成する場合に特に有利である。また、ＨＶＰＥ法を用いる場合、結晶品質がよいｎ型半導体層１１を形成できるため、製造歩留まりを向上させることができる。また、高純度なｎ型半導体層１１を形成できるため、ドナー濃度を高精度に制御することができる。
【0033】
なお、コンタクト層１１ｃは、エピタキシャル成長により形成されたチャネル層１１ｂの上部に、イオン注入法を用いてドナーを注入することにより形成してもよいが、ドナー不純物を添加しながらのＧａ２Ｏ３系単結晶の結晶成長により形成することにより、製造コストを抑えることができる。
【0034】
ソース電極１４は、ｎ型半導体層１１の上面１８上に形成され、メサ形状部１７に接続される。ドレイン電極１５は、図１に示されるように、ｎ型半導体基板１０のｎ型半導体層１１と反対側の面に接続されるが、トレンチ型ＭＯＳＦＥＴ１がｎ型半導体基板１０を含まない場合には、ｎ型半導体層１１のソース電極１４と反対側の面に接続されてもよい。すなわち、ドレイン電極１５は、ｎ型半導体層１１のソース電極１４と反対側に直接又は間接的に接続される。
【0035】
ソース電極１４、ドレイン電極１５は、ｎ型半導体層１１のコンタクト層１１ｃ、ｎ型半導体基板１０にそれぞれオーミック接続される。ソース電極１４及びドレイン電極１５は、例えば、Ｔｉ／Ａｕ積層構造を有する。
【0036】
図２は、トレンチ型ＭＯＳＦＥＴ１のトレンチ１６の底部近傍を拡大した、図１の部分拡大図である。図２においては、等電位線（点線）により、ｎ型半導体層１１中の電界分布の一例が模式的に示されている。また、図２の電界分布の“Ｅｍａｘ”で示される領域は、電界強度が最大値Ｅｍａｘをとる領域である。
【0037】
ｎ型半導体層１１中の最大電界強度Ｅｍａｘの大きさは、図２に示されるトレンチ１６の幅方向（幅Ｗｔの方向）の断面における、トレンチ１６の底部の縁（幅方向の端部）１６０の曲線の頂点における曲率半径Ｒ１に依存する。
【0038】
図２に示される円Ｃ１は、トレンチ１６の幅方向の断面における、トレンチ１６の底部の縁１６０の曲線の頂点近傍を円弧と近似したときのその円弧を含む円であり、円Ｃ１の半径が曲率半径Ｒ１に相当する。また、図２に示される円Ｃ２は、トレンチ１６の幅方向の断面における、ゲート電極１２の底部の縁１２０の曲線の頂点近傍を円弧と近似したときのその円弧を含む円であり、円Ｃ２の半径に相当するゲート電極１２の底部の縁１２０の曲線の頂点における曲率半径をＲ２とする。
【0039】
ｎ型半導体層１１中の最大電界強度Ｅｍａｘの大きさを低く抑えるためには、この曲率半径Ｒ１をトレンチ１６の幅Ｗｔで規格化した値、すなわちトレンチ１６の幅Ｗｔで除した値が、０．０１２５以上、０．２５以下の範囲内にあることが好ましい。
【0040】
ここで、曲率半径Ｒ１をトレンチ１６の幅Ｗｔで規格化するのは、曲率半径Ｒ１が同じでもトレンチ１６の幅Ｗｔによって最大電界強度Ｅｍａｘの大きさが変わる場合があるためである。例えば、曲率半径Ｒ１に対するトレンチ１６の幅Ｗｔが小さい場合は、トレンチ１６の底部の両側の縁１６０の近傍の電界が合成され、最大電界強度Ｅｍａｘが大きくなる。
【0041】
ゲート絶縁膜１３（部分１３ａ）におけるトレンチ１６の底部の中心に接する部分の厚さＴ１は、ｎ型半導体層１１（主に耐圧層１１ａ）中の電界強度を低く抑えるため、例えば、０．２μｍ以上、０．５μｍ以下の範囲内にあることが好ましい。また、ゲート絶縁膜１３の形成容易性の観点からは、厚さＴ１は０．１μｍ以上、０．２μｍ未満の範囲内にあることが好ましい。
【0042】
ゲート絶縁膜１３（部分１３ａ）におけるトレンチ１６の側部に接する部分の厚さＴ２は、ゲートリーク電流を抑えるため、例えば、０．０２μｍ以上であることが好ましい。
【0043】
ゲート絶縁膜１３は、例えば、原子層堆積法（ＡＬＤ）により形成される。ＡＬＤなどを用いた一般的な工程によりゲート絶縁膜１３の部分１３ａを形成すると、その厚さは均一になる。例えば、ゲート絶縁膜１３（部分１３ａ）におけるトレンチ１６の底部の縁１６０の湾曲部の頂点に接する部分の厚さＴ３と厚さＴ１を異ならせる場合は、例えば、スパッタリングなどの異方性の強い成膜法とＡＬＤを組み合わせる２段階成膜や、成膜後のエッチング加工を用いることができる。
【0044】
図３は、第１の実施の形態に係るトレンチ型ＭＯＳＦＥＴ１の変形例の垂直断面の部分拡大図である。図３に示される変形例においては、ｎ型半導体層１１が上部の縁に窪み１１０を有し、その全体がメサ形状となっている。このメサ形状においては、図３に示されるように、ｎ型半導体層１１の上部の縁が、そこに含まれるゲート電極１２とそれを覆うゲート絶縁膜１３の一部とともに、窪み１１０によって削り取られており、窪み１１０の内面にゲート電極１２が露出している。なお、図示しないが、通常、表面保護のために、ゲート電極１２が露出している窪み１１０の内面上に絶縁膜が形成される。
【0045】
ｎ型半導体層１１がメサ形状を有する場合、窪み１１０の底部の内側の縁１１１の近傍に電界が集中し、この電界の大きさは、窪み１１０のトレンチ１６の底からの深さであるメサ深さＤｍに依存する。このため、ソース電極１４とドレイン電極１５との間に印加する電圧の大きさなどに応じてメサ深さＤｍを適切な大きさに設定することにより、ｎ型半導体層１１（主に耐圧層１１ａ）中の電界強度を低く抑えることができる。
【0046】
（実施の形態の効果）
上記実施の形態に係るトレンチ型ＭＯＳＦＥＴ１によれば、トレンチ１６の形状により優れた耐圧特性を得られるため、ｎ型半導体層１１の抵抗を増加させることなく所望の耐圧を得ることができる。このため、高耐圧と低損失を高い水準で両立させることができる。
上記実施の形態に係るトレンチ型ＭＯＳＦＥＴ１によれば、トレンチ１６の形状により優れた耐圧特性を得られるため、ｎ型半導体層１１の抵抗を増加させることなく所望の耐圧を得ることができる。このため、高耐圧と低損失を高い水準で両立させることができる。
【実施例1】
【0047】
上記実施の形態に係るトレンチ型ＭＯＳＦＥＴ１について、トレンチ１６の幅方向の断面におけるトレンチ１６の底部の縁１６０の曲線の頂点における曲率半径Ｒ１とｎ型半導体層１１中の電界強度の最大値Ｅｍａｘとの関係をシミュレーションにより調べた。
【0048】
このシミュレーションにおいては、ｎ型半導体層１１の材料（母結晶）をＧａ２Ｏ３単結晶、ゲート絶縁膜１３の材料をＨｆＯ２、ゲート絶縁膜１３におけるトレンチ１６の底部に接する部分の厚さＴ１を０．０５μｍ、メサ形状部１７の幅Ｗｍを０．４μｍ、耐圧層１１ａの厚さＴｐ（ｎ型半導体層１１における、トレンチ１６の底からｎ型半導体基板１０との界面までの距離）を３８μｍ、耐圧層１１ａのドナー濃度を８×１０１５ｃｍ－３、チャネル層１１ｂのドナー濃度を１×１０１６ｃｍ－３と設定し、ソース電極１４及びゲート電極を接地（０Ｖを印加）し、ドレイン電極１５に１０ｋＶの電圧を印加した。
【0049】
次の表１に、トレンチ１６の幅方向の断面における、トレンチ１６の底部の縁１６０の曲線の頂点における曲率半径Ｒ１と、ゲート電極１２の底部の縁１２０の曲線の頂点における曲率半径Ｒ２を変化させたときのｎ型半導体層１１中の電界強度の最大値Ｅｍａｘ（ＭＶ／ｃｍ）の値を示す。
【0050】
【表1】
【0051】
次の表２は、表１の曲率半径Ｒ１と曲率半径Ｒ２をそれぞれトレンチ１６の幅Ｗｔで規格化した曲率半径Ｒｎ１と曲率半径Ｒｎ２で置き換えた表である。なお、幅Ｗｔでの規格化により、ゲート絶縁膜１３の厚さＴ１は０．１２５となる。
【0052】
【表2】
【0053】
表２によれば、曲率半径Ｒ１をトレンチ１６の幅Ｗｔで規格化した曲率半径Ｒｎ１が０．０１２５以上、０．２５以下の範囲内にあるときに、ｎ型半導体層１１中の電界強度の最大値Ｅｍａｘが８ＭＶ／ｃｍ以下に抑えられている。８ＭＶ／ｃｍは、上述のように、バンドギャップの大きさから推定されるＧａ２Ｏ３の絶縁破壊電界強度である。
【0054】
この結果から、ｎ型半導体層１１中の電界の最大値Ｅｍａｘの大きさを低く抑えるためには、この曲率半径Ｒ１をトレンチ１６の幅Ｗｔで規格化した値、すなわちトレンチ１６の幅Ｗｔで除した値が、０．０１２５以上、０．２５以下の範囲内にあることが好ましいといえる。
【0055】
なお、一般に、導体中の電荷は互いに反発するため導体の角部に集中し、その角部の曲率半径が小さいほど電界が集中しやすい。このため、従来は、トレンチ型ＭＯＳＦＥＴにおけるゲート電極の底部の縁の曲率半径が大きいほど電界の集中が抑えられると考えられていた。しかしながら、本発明者による鋭意研究の結果、表１に示されるように、ゲート電極１２の底部の縁の曲線の頂点における曲率半径と等しい曲率半径Ｒ２が電界強度に及ぼす影響はそれほど大きくなく、従来は電界強度との関係が薄いと考えられていたトレンチ１６の底部の縁１６０の曲線の頂点における曲率半径Ｒ１が電界強度に及ぼす影響が大きいという、従来の考えからは予測し難い結果が得られた。
【0056】
次の表３に、表１の範囲で曲率半径Ｒ１と曲率半径Ｒ２を変化させたときの、ゲート絶縁膜１３（部分１３ａ）におけるトレンチ１６の底部の縁１６０の湾曲部の頂点に接する部分の厚さＴ３の値を示す。
【0057】
【表3】
【0058】
次の表４は、表３の曲率半径Ｒ１と曲率半径Ｒ２をそれぞれトレンチ１６の幅Ｗｔで規格化した曲率半径Ｒｎ１と曲率半径Ｒｎ２で置き換えた表である。
【0059】
【表4】
【0060】
なお、本実施例のシミュレーションにおいては、ｎ型半導体層１１の材料（母結晶）をＧａ２Ｏ３単結晶に設定したが、他のＧａ２Ｏ３系単結晶に設定した場合でも同様の結果が得られる。同様に、ゲート絶縁膜１３の材料をＨｆＯ２に設定したが、ＳｉＯ２に設定した場合でも同様の結果が得られる。
【実施例2】
【0061】
上記実施の形態に係るトレンチ型ＭＯＳＦＥＴ１について、トレンチ型ＭＯＳＦＥＴ１がノーマリーオフ型である場合の、チャネル層１１ｂのチャネル濃度（隣接する２つのゲート電極１２の間の領域におけるドナー濃度）とメサ幅Ｗｍがオフリーク電流（オフ状態で生じるリーク電流）の大きさに及ぼす影響をシミュレーションにより調べた。
【0062】
このシミュレーションにおいては、ｎ型半導体層１１の材料（母結晶）をＧａ２Ｏ３単結晶、ゲート絶縁膜１３の材料をＨｆＯ２、ゲート絶縁膜１３におけるトレンチ１６の底部に接する部分の厚さＴ１を０．０５μｍ、耐圧層１１ａの厚さＴｐ（ｎ型半導体層１１における、トレンチ１６の底からｎ型半導体基板１０との界面までの距離）を５０μｍと設定し、ソース電極１４及びゲート電極を接地（０Ｖを印加）し、ドレイン電極１５に１０ｋＶの電圧を印加した。
【0063】
図４（ａ）～（ｃ）、図５（ａ）～（ｃ）は、チャネル層１１ｂのチャネル濃度とメサ幅Ｗｍを変化させたときの、ソース電極１４とドレイン電極１５との間に印加される電圧と、オフリーク電流との関係を示すグラフである。図４（ａ）～（ｃ）、図５（ａ）～（ｃ）の各々においては、チャネルの開閉の指標となるオフリーク電流の大きさである１×１０-４Ａ／ｃｍ２が点線で示されている。
【0064】
図４（ａ）、（ｂ）、（ｃ）は、それぞれチャネル層１１ｂのチャネル濃度が１×１０１５ｃｍ-３、５×１０１５ｃｍ-３、１×１０１６ｃｍ-３であるときの特性を示す。図５（ａ）、（ｂ）、（ｃ）は、それぞれチャネル層１１ｂのチャネル濃度が２×１０１６ｃｍ-３、４×１０１６ｃｍ-３、６×１０１６ｃｍ-３であるときの特性を示す。
【0065】
図４（ａ）によれば、チャネル層１１ｂのチャネル濃度が１×１０１５ｃｍ-３である場合、メサ幅Ｗｍが０．５μｍ以下であれば、ソース電極１４とドレイン電極１５との間に１０ｋＶの電圧を印加しても、オフリーク電流の大きさが１×１０-４Ａ／ｃｍ２に達せず、チャネルが閉じているといえる。
【0066】
図４（ｂ）によれば、チャネル層１１ｂのチャネル濃度が５×１０１５ｃｍ-３である場合、メサ幅Ｗｍが０．４μｍ以下であれば、ソース電極１４とドレイン電極１５との間に１０ｋＶの電圧を印加しても、オフリーク電流の大きさが１×１０-４Ａ／ｃｍ２に達せず、チャネルが閉じているといえる。
【0067】
図４（ｃ）によれば、チャネル層１１ｂのチャネル濃度が１×１０１６ｃｍ-３である場合、メサ幅Ｗｍが０．４μｍ以下であれば、ソース電極１４とドレイン電極１５との間に１０ｋＶの電圧を印加しても、オフリーク電流の大きさが１×１０-４Ａ／ｃｍ２に達せず、チャネルが閉じているといえる。
【0068】
図５（ａ）によれば、チャネル層１１ｂのチャネル濃度が２×１０１６ｃｍ-３である場合、メサ幅Ｗｍが０．３μｍ以下であれば、ソース電極１４とドレイン電極１５との間に１０ｋＶの電圧を印加しても、オフリーク電流の大きさが１×１０-４Ａ／ｃｍ２に達せず、チャネルが閉じているといえる。
【0069】
図５（ｂ）によれば、チャネル層１１ｂのチャネル濃度が４×１０１６ｃｍ-３である場合、メサ幅Ｗｍが０．２μｍ以下であれば、ソース電極１４とドレイン電極１５との間に１０ｋＶの電圧を印加しても、オフリーク電流の大きさが１×１０-４Ａ／ｃｍ２に達せず、チャネルが閉じているといえる。
【0070】
図５（ｃ）によれば、チャネル層１１ｂのチャネル濃度が６×１０１６ｃｍ-３である場合、メサ幅Ｗｍが０．２μｍ以下であれば、ソース電極１４とドレイン電極１５との間に１０ｋＶの電圧を印加しても、オフリーク電流の大きさが１×１０-４Ａ／ｃｍ２に達せず、チャネルが閉じているといえる。
【0071】
これらの結果から、トレンチ型ＭＯＳＦＥＴ１がノーマリーオフ型である場合は、オフリーク電流を抑えるため、チャネル層１１ｂのチャネル濃度が１×１０１５ｃｍ-３以下である場合にはメサ幅Ｗｍは０．５μｍ以下、チャネル層１１ｂのチャネル濃度が１×１０１５ｃｍ-３より大きく１×１０１６ｃｍ-３以下である場合にはメサ幅Ｗｍは０．４μｍ以下、チャネル層１１ｂのチャネル濃度が１×１０１６ｃｍ-３より大きく２×１０１６ｃｍ-３以下である場合にはメサ幅Ｗｍは０．３μｍ以下、チャネル層１１ｂのチャネル濃度が２×１０１６ｃｍ-３より大きく６×１０１６ｃｍ-３以下である場合にはメサ幅Ｗｍは０．２μｍ以下であることが好ましいといえる。
【0072】
なお、本実施例のシミュレーションにおいては、ｎ型半導体層１１の材料（母結晶）をＧａ２Ｏ３単結晶に設定したが、他のＧａ２Ｏ３系単結晶に設定した場合でも同様の結果が得られる。同様に、ゲート絶縁膜１３の材料をＨｆＯ２に設定したが、ＳｉＯ２に設定した場合でも同様の結果が得られる。
【実施例3】
【0073】
上記実施の形態に係るトレンチ型ＭＯＳＦＥＴ１について、トレンチ型ＭＯＳＦＥＴ１がノーマリーオフ型である場合の、ゲート電極１２の仕事関数がオフリーク電流の大きさに及ぼす影響をシミュレーションにより調べた。
【0074】
このシミュレーションにおいては、ｎ型半導体層１１の材料（母結晶）をＧａ２Ｏ３単結晶、ゲート絶縁膜１３の材料をＨｆＯ２、ゲート絶縁膜１３におけるトレンチ１６の底部に接する部分の厚さＴ１を０．０５μｍ、メサ形状部１７の幅Ｗmを０．４μｍ、耐圧層１１ａの厚さＴｐ（ｎ型半導体層１１における、トレンチ１６の底からｎ型半導体基板１０との界面までの距離）を３２．５μｍ、耐圧層１１ａのドナー濃度を１×１０１６ｃｍ－３、チャネル層１１ｂのドナー濃度を１×１０１６ｃｍ－３と設定し、ソース電極１４及びゲート電極を接地（０Ｖを印加）し、ドレイン電極１５に１０ｋＶの電圧を印加した。
【0075】
図６は、ゲート電極１２の仕事関数Ｗを変化させたときの、ソース電極１４とドレイン電極１５との間に印加される電圧と、オフリーク電流との関係を示すグラフである。図６においては、チャネルの開閉の指標となるオフリーク電流の大きさである１×１０-４Ａ／ｃｍ２が点線で示されている。
【0076】
図６によれば、ゲート電極１２の仕事関数Ｗが５．０ｅＶ以上であれば、ソース電極１４とドレイン電極１５との間に１０ｋＶの電圧を印加しても、オフリーク電流の大きさが１×１０-４Ａ／ｃｍ２に達せず、チャネルが閉じているといえる。
【0077】
この結果から、トレンチ型ＭＯＳＦＥＴ１がノーマリーオフ型である場合は、オフリーク電流を抑えるため、ゲート電極１２の仕事関数は５．０ｅＶ以上であることが好ましいといえる。
【0078】
なお、本実施例のシミュレーションにおいては、ｎ型半導体層１１の材料（母結晶）をＧａ２Ｏ３単結晶に設定したが、他のＧａ２Ｏ３系単結晶に設定した場合でも同様の結果が得られる。同様に、ゲート絶縁膜１３の材料をＨｆＯ２に設定したが、ＳｉＯ２に設定した場合でも同様の結果が得られる。
【実施例4】
【0079】
上記実施の形態に係るトレンチ型ＭＯＳＦＥＴ１について、トレンチ型ＭＯＳＦＥＴ１がノーマリーオフ型である場合の、ゲート電極１２のゲート長Ｌｇがオフリーク電流の大きさに及ぼす影響をシミュレーションにより調べた。
【0080】
このシミュレーションにおいては、ｎ型半導体層１１の材料（母結晶）をＧａ２Ｏ３単結晶、ゲート絶縁膜１３の材料をＨｆＯ２、ゲート絶縁膜１３におけるトレンチ１６の底部に接する部分の厚さＴ１を０．０５μｍ、メサ形状部１７の幅Ｗmを０．４μｍ、耐圧層１１ａの厚さＴｐ（ｎ型半導体層１１における、トレンチ１６の底からｎ型半導体基板１０との界面までの距離）を３２．５μｍ、耐圧層１１ａのドナー濃度を１．２×１０１６ｃｍ－３、チャネル層１１ｂのドナー濃度を１×１０１６ｃｍ－３と設定し、ソース電極１４及びゲート電極を接地（０Ｖを印加）し、ドレイン電極１５に１０ｋＶの電圧を印加した。
【0081】
図７は、ゲート電極１２のゲート長Ｌｇを変化させたときの、ソース電極１４とドレイン電極１５との間に印加される電圧と、オフリーク電流との関係を示すグラフである。図７においては、チャネルの開閉の指標となるオフリーク電流の大きさである１×１０-４Ａ／ｃｍ２が点線で示されている。
【0082】
図７によれば、ゲート電極１２のゲート長Ｌｇが１μｍ以上であれば、ソース電極１４とドレイン電極１５との間に１０ｋＶの電圧を印加しても、オフリーク電流の大きさが１×１０-４Ａ／ｃｍ２に達せず、チャネルが閉じているといえる。
【0083】
この結果から、トレンチ型ＭＯＳＦＥＴ１がノーマリーオフ型である場合は、オフリーク電流を抑えるため、ゲート電極１２のゲート長Ｌｇは１μｍ以上であることが好ましいといえる。
【0084】
なお、本実施例のシミュレーションにおいては、ｎ型半導体層１１の材料（母結晶）をＧａ２Ｏ３単結晶に設定したが、他のＧａ２Ｏ３系単結晶に設定した場合でも同様の結果が得られる。同様に、ゲート絶縁膜１３の材料をＨｆＯ２に設定したが、ＳｉＯ２に設定した場合でも同様の結果が得られる。
【実施例5】
【0085】
上記実施の形態に係るトレンチ型ＭＯＳＦＥＴ１について、トレンチ型ＭＯＳＦＥＴ１がノーマリーオフ型である場合の、ゲート電極１２とコンタクト層１１ｃとの距離Ｌｃがオフリーク電流の大きさに及ぼす影響をシミュレーションにより調べた。
【0086】
このシミュレーションにおいては、ｎ型半導体層１１の材料（母結晶）をＧａ２Ｏ３単結晶、ゲート絶縁膜１３の材料をＨｆＯ２、ゲート絶縁膜１３におけるトレンチ１６の底部に接する部分の厚さＴ１を０．０５μｍ、メサ形状部１７の幅Ｗmを０．４μｍ、耐圧層１１ａの厚さＴｐ（ｎ型半導体層１１における、トレンチ１６の底からｎ型半導体基板１０との界面までの距離）を３２．５μｍ、耐圧層１１ａのドナー濃度を１．２×１０１６ｃｍ－３、チャネル層１１ｂのドナー濃度を１×１０１６ｃｍ－３と設定し、ソース電極１４及びゲート電極を接地（０Ｖを印加）し、ドレイン電極１５に１０ｋＶの電圧を印加した。
【0087】
図８は、ゲート電極１２とコンタクト層１１ｃとの距離Ｌｃを変化させたときの、ソース電極１４とドレイン電極１５との間に印加される電圧と、オフリーク電流との関係を示すグラフである。図８においては、チャネルの開閉の指標となるオフリーク電流の大きさである１×１０-４Ａ／ｃｍ２が点線で示されている。
【0088】
図８によれば、ゲート電極１２とコンタクト層１１ｃとの距離Ｌｃが０．１μｍ以上であれば、ソース電極１４とドレイン電極１５との間に１０ｋＶの電圧を印加しても、オフリーク電流の大きさが１×１０-４Ａ／ｃｍ２に達せず、チャネルが閉じているといえる。
【0089】
この結果から、トレンチ型ＭＯＳＦＥＴ１がノーマリーオフ型である場合は、オフリーク電流を抑えるため、ゲート電極１２とコンタクト層１１ｃとの距離Ｌｃは０．１μｍ以上であることが好ましいといえる。
【0090】
なお、本実施例のシミュレーションにおいては、ｎ型半導体層１１の材料（母結晶）をＧａ２Ｏ３単結晶に設定したが、他のＧａ２Ｏ３系単結晶に設定した場合でも同様の結果が得られる。同様に、ゲート絶縁膜１３の材料をＨｆＯ２に設定したが、ＳｉＯ２に設定した場合でも同様の結果が得られる。
【実施例6】
【0091】
上記実施の形態に係るトレンチ型ＭＯＳＦＥＴ１について、ゲート絶縁膜１３（部分１３ａ）におけるトレンチ１６の底部の中心に接する部分の厚さＴ１とｎ型半導体層１１中の最大電界強度Ｅｍａｘとの関係をシミュレーションにより調べた。
【0092】
このシミュレーションにおいては、ｎ型半導体層１１の材料（母結晶）をＧａ２Ｏ３単結晶、ゲート絶縁膜１３の材料をＨｆＯ２、メサ形状部１７の幅Ｗmを０．４μｍ、耐圧層１１ａの厚さＴｐ（ｎ型半導体層１１における、トレンチ１６の底からｎ型半導体基板１０との界面までの距離）を４５μｍ、耐圧層１１ａのドナー濃度を８×１０１５ｃｍ－３、チャネル層１１ｂのドナー濃度を１×１０１６ｃｍ－３と設定し、ソース電極１４及びゲート電極を接地（０Ｖを印加）し、ドレイン電極１５に１０ｋＶの電圧を印加した。
【0093】
【0094】
【表5】
【0095】
図９によれば、厚さＴ１を増加させていくと、およそ０．５μｍまで最大電界強度Ｅｍａｘが急激に減少する。このため、ｎ型半導体層１１中の電界強度を低く抑えるために、厚さＴ１は０．２μｍ以上、０．５μｍ以下の範囲内にあることが好ましい。
【0096】
一方で、厚さＴ１が大きいほどトレンチ１６内へのゲート絶縁膜１３（部分１３ａ）の形成が困難になる。このため、ゲート絶縁膜１３の形成容易性の観点からは、厚さＴ１は０．１μｍ以上、０．２μｍ未満の範囲内にあることが好ましい。
【0097】
なお、本実施例のシミュレーションにおいては、ｎ型半導体層１１の材料（母結晶）をＧａ２Ｏ３単結晶に設定したが、他のＧａ２Ｏ３系単結晶に設定した場合でも同様の結果が得られる。同様に、ゲート絶縁膜１３の材料をＨｆＯ２に設定したが、ＳｉＯ２に設定した場合でも同様の結果が得られる。
【実施例7】
【0098】
上記実施の形態に係るトレンチ型ＭＯＳＦＥＴ１について、ｎ型半導体層１１が図３に示されるメサ形状を有する場合の、メサ深さＤｍとｎ型半導体層１１中の最大電界強度Ｅｍａｘとの関係をシミュレーションにより調べた。
【0099】
このシミュレーションにおいては、ｎ型半導体層１１の材料（母結晶）をＧａ２Ｏ３単結晶、ゲート絶縁膜１３の材料をＨｆＯ２、ゲート絶縁膜１３におけるトレンチ１６の底部に接する部分の厚さＴ１を０．１５μｍ、メサ形状部１７の幅Ｗｍを０．４μｍ、窪み１１０の幅方向の断面（図３に示される断面）における、窪み１１０の底部の内側の縁１１１の曲線の頂点における曲率半径を０.２μｍと設定し、ソース電極１４及びゲート電極を接地（０Ｖを印加）し、ドレイン電極１５に０．６～１０ｋＶの電圧を印加した。
【0100】
まず、ドレイン電極１５に１０ｋＶの電圧を印加した場合のシミュレーション結果を示す。耐圧層１１ａの厚さＴｐ（ｎ型半導体層１１における、トレンチ１６の底からｎ型半導体基板１０との界面までの距離）は３３．４μｍ、耐圧層１１ａのドナー濃度は８×１０１５ｃｍ－３、チャネル層１１ｂのドナー濃度を１×１０１６ｃｍ－３と設定した。
【0101】
【0102】
【表6】
【0103】
図１０（ａ）によれば、メサ深さＤｍの増加に伴ってｎ型半導体層１１中の最大電界強度Ｅｍａｘが減少し、およそ１０μｍ以上でバンドギャップの大きさから推定されるＧａ２Ｏ３の絶縁破壊電界強度である８ｅＶを下回る。
【0104】
次に、ドレイン電極１５に３．３ｋＶの電圧を印加した場合のシミュレーション結果を示す。耐圧層１１ａの厚さＴｐ（ｎ型半導体層１１における、トレンチ１６の底からｎ型半導体基板１０との界面までの距離）は１０．４μｍ、耐圧層１１ａのドナー濃度は３×１０１６ｃｍ－３、チャネル層１１ｂのドナー濃度を１×１０１６ｃｍ－３と設定した。
【0105】
図１０（ｂ）は、ドレイン電極１５に３．３ｋＶの電圧を印加した場合のメサ深さＤｍと、ｎ型半導体層１１中の最大電界強度Ｅｍａｘとの関係を示すグラフである。次の表７に、図１０（ｂ）のプロット点の数値を示す。
【0106】
【表7】
【0107】
図１０（ｂ）によれば、メサ深さＤｍの増加に伴ってｎ型半導体層１１中の最大電界強度Ｅｍａｘが減少し、およそ０．８μｍ以上でバンドギャップの大きさから推定されるＧａ２Ｏ３の絶縁破壊電界強度である８ｅＶを下回る。
【0108】
次に、ドレイン電極１５に１．２ｋＶの電圧を印加した場合のシミュレーション結果を示す。耐圧層１１ａの厚さＴｐ（ｎ型半導体層１１における、トレンチ１６の底からｎ型半導体基板１０との界面までの距離）は３.５μｍ、耐圧層１１ａのドナー濃度は９×１０１６ｃｍ－３、チャネル層１１ｂのドナー濃度を１×１０１６ｃｍ－３と設定した。
【0109】
図１１（ａ）は、ドレイン電極１５に１．２ｋＶの電圧を印加した場合のメサ深さＤｍと、ｎ型半導体層１１中の最大電界強度Ｅｍａｘとの関係を示すグラフである。次の表８に、図１１（ａ）のプロット点の数値を示す。
【0110】
【表8】
【0111】
図１１（ａ）によれば、メサ深さＤｍの増加に伴ってｎ型半導体層１１中の最大電界強度Ｅｍａｘが減少し、およそ０．４μｍ以上でバンドギャップの大きさから推定されるＧａ２Ｏ３の絶縁破壊電界強度である８ｅＶを下回る。
【0112】
次に、ドレイン電極１５に０．６ｋＶの電圧を印加した場合のシミュレーション結果を示す。耐圧層１１ａの厚さＴｐ（ｎ型半導体層１１における、トレンチ１６の底からｎ型半導体基板１０との界面までの距離）は２.９μｍ、耐圧層１１ａのドナー濃度は１.８×１０１７ｃｍ－３、チャネル層１１ｂのドナー濃度を１×１０１６ｃｍ－３と設定した。
【0113】
図１１（ｂ）は、ドレイン電極１５に０．６ｋＶの電圧を印加した場合のメサ深さＤｍと、ｎ型半導体層１１中の最大電界強度Ｅｍａｘとの関係を示すグラフである。次の表９に、図１１（ｂ）のプロット点の数値を示す。
【0114】
【表9】
【0115】
図１１（ｂ）によれば、メサ深さＤｍの増加に伴ってｎ型半導体層１１中の最大電界強度Ｅｍａｘが減少し、およそ０．６μｍ以上でバンドギャップの大きさから推定されるＧａ２Ｏ３の絶縁破壊電界強度である８ｅＶを下回る。
【0116】
上記の結果から、ドレイン電極１５への印加電圧が０．６～１０ｋＶである場合に、適切なメサ深さＤｍを有するメサ形状を設けることにより、ｎ型半導体層１１中の電界強度を低く抑えられることが確認された。
【0117】
なお、本実施例のシミュレーションにおいては、ｎ型半導体層１１の材料（母結晶）をＧａ２Ｏ３単結晶に設定したが、他のＧａ２Ｏ３系単結晶に設定した場合でも同様の結果が得られる。同様に、ゲート絶縁膜１３の材料をＨｆＯ２に設定したが、ＳｉＯ２に設定した場合でも同様の結果が得られる。
【実施例8】
【0118】
上記実施の形態に係るトレンチ型ＭＯＳＦＥＴ１について、所望の耐圧を得るための耐圧層１１ａのドナー濃度と厚さＴｐとの関係をシミュレーションにより調べた。
【0119】
このシミュレーションにおいては、トレンチ型ＭＯＳＦＥＴ１ｎ型半導体層１１の材料（母結晶）をＧａ２Ｏ３単結晶、ゲート絶縁膜１３の材料をＨｆＯ２、ゲート絶縁膜１３におけるトレンチ１６の底部に接する部分の厚さＴ１を０．１５μｍ、トレンチ１６の幅方向の断面における、トレンチ１６の底部の縁１６０の曲線の頂点における曲率半径Ｒ１を０.０６μｍ、ゲート電極１２の底部の縁１２０の曲線の頂点における曲率半径Ｒ２を０.２μｍ、ゲート電極１２のゲート長Ｌｇを０.９μｍ、メサ形状部１７の幅Ｗｍを０．４μｍ、チャネル層１１ｂのドナー濃度を１×１０１６ｃｍ－３と設定し、ソース電極１４及びゲート電極を接地（０Ｖを印加）し、ドレイン電極１５に所望の電圧を印加した。
【0120】
次の表１０に、Ｇａ２Ｏ３の絶縁破壊電界強度が８ＭＶ／ｃｍであると想定した場合の所望の耐圧を得るための耐圧層１１ａのドナー濃度と厚さＴｐの好適な数値を示す。
【0121】
【表10】
【0122】
次の表１１に、Ｇａ２Ｏ３の絶縁破壊電界強度が７ＭＶ／ｃｍであると想定した場合の所望の耐圧を得るための耐圧層１１ａのドナー濃度と厚さＴｐの好適な数値を示す。
【0123】
【表11】
【0124】
次の表１２に、Ｇａ２Ｏ３の絶縁破壊電界強度が６ＭＶ／ｃｍであると想定した場合の所望の耐圧を得るための耐圧層１１ａのドナー濃度と厚さＴｐの好適な数値を示す。
【0125】
【表12】
【0126】
次の表１３に、Ｇａ２Ｏ３の絶縁破壊電界強度が５ＭＶ／ｃｍであると想定した場合の所望の耐圧を得るための耐圧層１１ａのドナー濃度と厚さＴｐの好適な数値を示す。
【0127】
【表13】
【0128】
次の表１４に、Ｇａ２Ｏ３の絶縁破壊電界強度が４ＭＶ／ｃｍであると想定した場合の所望の耐圧を得るための耐圧層１１ａのドナー濃度と厚さＴｐの好適な数値を示す。
【0129】
【表14】
【0130】
なお、本実施例のシミュレーションにおいては、ｎ型半導体層１１の材料（母結晶）をＧａ２Ｏ３単結晶に設定したが、他のＧａ２Ｏ３系単結晶に設定した場合でも同様の結果が得られる。同様に、ゲート絶縁膜１３の材料をＨｆＯ２に設定したが、ＳｉＯ２に設定した場合でも同様の結果が得られる。
【0131】
以上、本発明の実施の形態及び実施例を説明したが、本発明は、上記実施の形態及び実施例に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。例えば、本発明のトレンチ型ＭＯＳＦＥＴのトレンチ構造は、トレンチＭＯＳ型ＳＢＤ（Schottky Barrier Diode）にも適用できる。
【0132】
また、上記に記載した実施の形態及び実施例は特許請求の範囲に係る発明を限定するものではない。また、実施の形態及び実施例の中で説明した特徴の組合せの全てが発明の課題を解決するための手段に必須であるとは限らない点に留意すべきである。
【符号の説明】
【0133】
１…トレンチ型ＭＯＳＦＥＴ、 １０…ｎ型半導体基板、 １１…ｎ型半導体層、 １２…デート電極、 １３…ゲート絶縁膜、 １４…ソース電極、 １５…ドレイン電極、 １６…トレンチ、 １７…メサ形状部
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】