特許 7382559 トレンチ型ＭＥＳＦＥＴ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-11-09

(45)【発行日】2023-11-17

(54)【発明の名称】トレンチ型ＭＥＳＦＥＴ

(51)【国際特許分類】

   H01L 21/337 20060101AFI20231110BHJP

   H01L 21/338 20060101ALI20231110BHJP

   H01L 29/808 20060101ALI20231110BHJP

   H01L 29/812 20060101ALI20231110BHJP

   H01L 21/28 20060101ALI20231110BHJP

   H01L 29/423 20060101ALI20231110BHJP

   H01L 29/861 20060101ALI20231110BHJP

   H01L 29/868 20060101ALI20231110BHJP

   H01L 29/06 20060101ALI20231110BHJP

   H01L 29/24 20060101ALI20231110BHJP

   H01L 29/47 20060101ALI20231110BHJP

   H01L 29/872 20060101ALI20231110BHJP

【ＦＩ】

H01L29/80 V

H01L21/28 301B

H01L29/58 Z

H01L29/91 F

H01L29/91 H

H01L29/91 E

H01L29/91 D

H01L29/06 301R

H01L29/06 301V

H01L29/24

H01L29/80 B

H01L21/28 301R

H01L29/48 M

【請求項の数】 5

(21)【出願番号】P 2019234981

(22)【出願日】2019-12-25

(65)【公開番号】P2021103747

(43)【公開日】2021-07-15

【審査請求日】2022-12-15

【国等の委託研究の成果に係る記載事項】（出願人による申告）平成３０年度、防衛装備庁 安全保障技術研究推進制度、産業技術力強化法第１７条の適用を受ける特許出願

(73)【特許権者】

【識別番号】515277942

【氏名又は名称】株式会社ノベルクリスタルテクノロジー

(74)【代理人】

【識別番号】110002583

【氏名又は名称】弁理士法人平田国際特許事務所

(72)【発明者】

【氏名】佐々木 公平

【審査官】石塚 健太郎

(56)【参考文献】

【文献】特開２０１９－６７９１５（ＪＰ，Ａ）

【文献】国際公開第２０１８／１８１２００（ＷＯ，Ａ１）

【文献】特開２０００－１１４５４６（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２９／８０８

Ｈ０１Ｌ ２９／８１２

Ｈ０１Ｌ ２１／３３７

Ｈ０１Ｌ ２１／３３８

Ｈ０１Ｌ ２１／２８

Ｈ０１Ｌ ２９／４２３

Ｈ０１Ｌ ２９／８６１

Ｈ０１Ｌ ２９／０６

Ｈ０１Ｌ ２９／２４

Ｈ０１Ｌ ２９／４７

(57)【特許請求の範囲】

【請求項1】

Ｇａ_２Ｏ_３系単結晶からなり、一方の面に開口する複数のトレンチを有するｎ型半導体層と、
前記複数のトレンチの各々の底部に埋め込まれた第１の絶縁体と、
前記複数のトレンチの各々の前記第１の絶縁体上に埋め込まれ、その側面において前記ｎ型半導体層と接触するゲート電極と、
前記ｎ型半導体層の隣接する前記トレンチの間のメサ形状部に接続されたソース電極と、
前記複数のトレンチの各々の前記ゲート電極上に埋め込まれ、前記ゲート電極と前記ソース電極を絶縁する第２の絶縁体と、
前記ｎ型半導体層の前記ソース電極と反対側に直接又は間接的に接続されたドレイン電極と、
を備えた、
トレンチ型ＭＥＳＦＥＴ。

【請求項2】

前記ゲート電極がＮｉＯからなる、
請求項１に記載のトレンチ型ＭＥＳＦＥＴ。

【請求項3】

前記トレンチの幅方向の断面における前記ゲート電極の底部の縁の曲線の頂点における曲率半径が、０．１μｍ以上である、
請求項１又は２に記載のトレンチ型ＭＥＳＦＥＴ。

【請求項4】

前記ｎ型半導体層における、前記トレンチの底と前記ｎ型半導体層の底面との間の領域のドナー濃度が、７×１０^１６ｃｍ^－３以下である、
請求項１～３のいずれか１項に記載のトレンチ型ＭＥＳＦＥＴ。

【請求項5】

前記第１の絶縁体の厚さが、５０ｎｍ以上、３００ｎｍ以下の範囲内にある、
請求項１～４のいずれか１項に記載のトレンチ型ＭＥＳＦＥＴ。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、トレンチ型ＭＥＳＦＥＴに関する。

【背景技術】

【0002】

従来、ゲート電極が半導体層に埋め込まれたトレンチ型のＧａ_２Ｏ_３系ＭＯＳＦＥＴが知られている（例えば、特許文献１参照）。トレンチ型のＭＯＳＦＥＴは、そのトレンチゲート構造により高い耐圧特性を有する。

【0003】

一般に、ＭＯＳＦＥＴにおいて、半導体層の抵抗と耐圧特性は相関関係にある。半導体層の抵抗を増加させれば、耐圧特性を向上させることができるが、一方で、導通損失が大きくなる。トレンチ型ＭＯＳＦＥＴは、そのトレンチゲート構造により、半導体層の抵抗を増加させることなく耐圧特性を向上させることができるため、プレーナー型のＭＯＳＦＥＴと比較して、高耐圧と低損失を両立させやすい。

【先行技術文献】

【特許文献】

【0004】

【文献】特開２０１６－１５５０３号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

しかしながら、特許文献１に開示されているようなトレンチ型ＭＯＳＦＥＴは、あまり高い周波数で動作することはできず、携帯電話の基地局設備や無線給電設備への適用などの、高周波での動作が求められる用途に用いることができない。

【0006】

本発明の目的は、高耐圧であり、かつ高周波駆動が可能なトレンチ型ＭＥＳＦＥＴを提供することにある。

【課題を解決するための手段】

【0007】

本発明の一態様は、上記目的を達成するために、下記［１］～［５］のトレンチ型ＭＥＳＦＥＴを提供する。

【0008】

［１］Ｇａ_２Ｏ_３系単結晶からなり、一方の面に開口する複数のトレンチを有するｎ型半導体層と、前記複数のトレンチの各々の底部に埋め込まれた第１の絶縁体と、前記複数のトレンチの各々の前記第１の絶縁体上に埋め込まれ、その側面において前記ｎ型半導体層と接触するゲート電極と、前記ｎ型半導体層の隣接する前記トレンチの間のメサ形状部に接続されたソース電極と、前記複数のトレンチの各々の前記ゲート電極上に埋め込まれ、前記ゲート電極と前記ソース電極を絶縁する第２の絶縁体と、前記ｎ型半導体層の前記ソース電極と反対側に直接又は間接的に接続されたドレイン電極と、を備えた、トレンチ型ＭＥＳＦＥＴ。
［２］前記ゲート電極がＮｉＯからなる、上記［１］に記載のトレンチ型ＭＥＳＦＥＴ。
［３］前記トレンチの幅方向の断面における前記ゲート電極の底部の縁の曲線の頂点における曲率半径が、０．１μｍ以上である、上記［１］又は［２］に記載のトレンチ型ＭＥＳＦＥＴ。
［４］前記ｎ型半導体層における、前記トレンチの底と前記ｎ型半導体層の底面との間の領域のドナー濃度が、７×１０^１６ｃｍ^－３以下である、上記［１］～［３］のいずれか１項に記載のトレンチ型ＭＥＳＦＥＴ。
［５］前記第１の絶縁体の厚さが、５０ｎｍ以上、３００ｎｍ以下の範囲内にある、上記［１］～［４］のいずれか１項に記載のトレンチ型ＭＥＳＦＥＴ。

【発明の効果】

【0009】

本発明によれば、高耐圧であり、かつ高周波駆動が可能なトレンチ型ＭＥＳＦＥＴを提供することができる。

【図面の簡単な説明】

【0010】

【図1】図１は、第１の実施の形態に係るトレンチ型ＭＥＳＦＥＴの垂直断面図である。

【図2】図２は、トレンチ型ＭＥＳＦＥＴのトレンチの底部近傍を拡大した、図１の部分拡大図である。

【図3】図３は、ゲート電極の材料をＰｔとして、１．２ｋＶのドレイン電圧を印加した場合の、実施例１に係るトレンチ型ＭＥＳＦＥＴにおけるゲート電圧とゲートリーク電流との関係及びゲート電圧とドレイン電流との関係を示すグラフである。

【図4】図４は、実施例１に係るｐｎ接合ダイオードの垂直断面図である

【図5】図５は、実施例１に係るｐｎ接合ダイオードの印加電圧と電流密度の関係を示すグラフである。

【図6】図６は、ゲート電極１３の材料をＮｉＯとして、１．２ｋＶのドレイン電圧を印加した場合の、実施例１に係るトレンチ型ＭＥＳＦＥＴにおけるゲート電圧とゲートリーク電流との関係及びゲート電圧とドレイン電流との関係を示すグラフである。

【図7】図７は、ゲート電極１３の材料をＮｉＯとして、０～１．６Ｖのゲート電圧を印加した場合の、実施例１に係るトレンチ型ＭＥＳＦＥＴにおけるドレイン電圧とドレイン電流との関係を示すグラフである。

【図8】図８は、実施例２に係るトレンチ型ＭＥＳＦＥＴにおける、ゲート電極の曲率半径とチャネル層及び絶縁体中の点における電界強度との関係を示すグラフである。

【図9】図９は、実施例３に係るトレンチ型ＭＥＳＦＥＴにおける、耐圧層のドナー濃度と耐圧層及び絶縁体中の点における電界強度との関係を示すグラフである。

【図10】図１０は、実施例４に係るトレンチ型ＭＥＳＦＥＴにおける、絶縁体の厚さと耐圧層及び絶縁体中の点における電界強度との関係を示すグラフである。

【発明を実施するための形態】

【0011】

〔実施の形態〕
（トレンチ型ＭＥＳＦＥＴの構成）
図１は、第１の実施の形態に係るトレンチ型ＭＥＳＦＥＴ（Metal Semiconductor Field Effect Transistor）１の垂直断面図である。トレンチ型ＭＥＳＦＥＴ１は、トレンチゲート構造を有する縦型の電界効果トランジスタである。

【0012】

トレンチ型ＭＥＳＦＥＴ１は、ｎ型半導体基板１０と、ｎ型半導体基板１０に積層される層であって、そのｎ型半導体基板１０と反対側の面１９に開口する複数のトレンチ１２を有するｎ型半導体層１１と、複数のトレンチ１２の各々の底部に埋め込まれた第１の絶縁体１４と、複数のトレンチ１２の各々の第１の絶縁体１４上に埋め込まれ、その側面においてｎ型半導体層１１と接触するゲート電極１３と、ｎ型半導体層１１の隣接するトレンチ１２の間のメサ形状部１８に接続されたソース電極１６と、ｎ型半導体基板１０のｎ型半導体層１１と反対側の面上に形成されたドレイン電極１７と、を備える。

【0013】

ｎ型半導体層１１のメサ形状部１８には、ｎ型半導体層１１とゲート電極１３との界面に形成されるショットキー障壁により、空乏層が形成される。トレンチ型ＭＥＳＦＥＴ１では、ゲート電圧（ゲート電極１３に印加される電圧であり、ソース電極１６が接地されている場合はソース電極とゲート電極１３との間に印加される電圧）によって空乏層の厚さを制御し、それによってメサ形状部１８中のチャネルを開閉させることができる。

【0014】

トレンチ型ＭＥＳＦＥＴ１は、ノーマリーオフ型でもノーマリーオン型でもよいが、パワーデバイスとして用いられる場合には、安全性の観点から、通常、ノーマリーオフ型に製造される。ゲート回路の断線等によりゲートが制御不能になった時にソース電極１６とドレイン電極１７が導通することを防ぐためである。

【0015】

ノーマリーオフ型のトレンチ型ＭＥＳＦＥＴ１においては、ゲート電圧を印加しない状態ではメサ形状部１８中のチャネルは空乏層によって閉じている。そして、閾値電圧以上のゲート電圧を印加することにより、空乏層が薄くなってチャネルが開き、ドレイン電極１７からソース電極１６に電流が流れる。

【0016】

ｎ型半導体基板１０は、ドナーとしてのＳｉ、Ｓｎ等のIV族元素を含むｎ型のＧａ_２Ｏ_３系単結晶からなる。ｎ型半導体基板１０のドナー濃度は、例えば、１．０×１０^１８ｃｍ^－３以上かつ１．０×１０^２０ｃｍ^－３以下である。ｎ型半導体基板１０の厚さは、例えば、１０μｍ以上かつ６００μｍ以下である。

【0017】

ここで、Ｇａ_２Ｏ_３系単結晶とは、Ｇａ_２Ｏ_３単結晶、又は、Ａｌ、Ｉｎ等の元素が添加されたＧａ_２Ｏ_３単結晶をいう。例えば、Ａｌ及びＩｎが添加されたＧａ_２Ｏ_３単結晶である（Ｇａ_ｘＡｌ_ｙＩｎ_{（１－ｘ－ｙ）}）_２Ｏ_３（０＜ｘ≦１、０≦ｙ＜１、０＜ｘ＋ｙ≦１）単結晶であってもよい。Ａｌを添加した場合にはバンドギャップが広がり、Ｉｎを添加した場合にはバンドギャップが狭くなる。なお、上記のＧａ_２Ｏ_３単結晶は、例えば、β型の結晶構造を有する。

【0018】

ｎ型半導体基板１０の面方位は、特に限定されないが、ｎ型半導体層１１を構成するＧａ_２Ｏ_３系単結晶の成長速度が大きくなる（００１）面であることが好ましい。または、表面が平坦なＧａ_２Ｏ_３系単結晶膜を成長できる（０１１）面であることが好ましい。

【0019】

ｎ型半導体層１１は、ドナーとしてのＳｉ、Ｓｎ等のIV族元素を含むｎ型のＧａ_２Ｏ_３系単結晶からなる。ｎ型半導体層１１の厚さＴは、例えば、１μｍ以上かつ５００μｍ以下である。

【0020】

ｎ型半導体層１１は、ゲート電極１３が埋め込まれ、ゲート電圧を印加した際にチャネルが形成されるチャネル層１１ｂと、チャネル層１１ｂの下の耐圧を保持するための耐圧層１１ａと、ソース電極１６との界面近傍にイオン注入やエピタキシャル成長などにより形成された、ソース電極１６をｎ型半導体層１１にオーミック接続させるためのコンタクト層１１ｃとを有する。

【0021】

ここで、ｎ型半導体層１１におけるトレンチ１２の底の高さよりも下側（ドレイン電極１７側）の領域、すなわち、トレンチ１２の底とｎ型半導体層１１の底面２０（ドレイン電極１７側の面）との間の領域が耐圧層１１ａであり、その厚さをＴ_ｐとする。また、ｎ型半導体層１１における、トレンチ１２の底の高さよりも上側（ソース電極１６側）の領域がチャネル層１１ｂであり、チャネル層１１ｂの上端近傍にコンタクト層１１ｃが設けられている。

【0022】

耐圧層１１ａのドナー濃度は、トレンチ型ＭＥＳＦＥＴ１の耐圧特性を決定するパラメータの１つであり、Ｇａ_２Ｏ_３の絶縁破壊電界強度を８ＭＶ／ｃｍ一定と仮定すると、耐圧６００Ｖを得るためには３×１０^１７ｃｍ^－３程度以下、耐圧１２００Ｖを得るためには１．５×１０^１７ｃｍ^－３程度以下、耐圧３３００Ｖを得るためには５．４×１０^１６ｃｍ^－３程度以下、耐圧６６００Ｖを得るためには２．７×１０^１６ｃｍ^－３程度以下、耐圧１．２万Ｖを得るためには１．５×１０^１６ｃｍ^－３程度以下、耐圧１０万Ｖを得るためには２×１０^１５ｃｍ^－３程度以下が好ましい。６００Ｖより低い耐圧を得る場合や６６００Ｖより高い耐圧を得るためには、それぞれ適切な濃度に設定すればよい。また、Ｇａ_２Ｏ_３の最大絶縁破壊電界強度が４ＭＶ／ｃｍ程度であった場合、上記の濃度はそれぞれ半分の値以下となる。

【0023】

耐圧層１１ａの厚さＴ_ｐは、トレンチ型ＭＥＳＦＥＴ１の耐圧特性を決定するパラメータの１つであり、Ｇａ_２Ｏ_３の絶縁破壊電界強度をバンドギャップからの推定値である８ＭＶ／ｃｍ一定と仮定すると、例えば、家電や車載などに用いられる耐圧６００Ｖの性能を得るためには少なくとも１～２μｍ程度以上必要であり、産業機器などに用いられる耐圧１２００Ｖを得るためには３μｍ程度以上、新幹線など大型の輸送設備に用いられる耐圧３３００Ｖを得るためには８～９μｍ程度以上、発送電などの大電力用途での耐圧６６００Ｖを得るためには１６～１７μｍ程度以上、中圧遮断機での耐圧１．２万Ｖを得るためには３０μｍ程度以上、高圧遮断機での耐圧１０万Ｖを得るためには２５０μｍ程度以上必要である。

【0024】

なお、Ｇａ_２Ｏ_３の最大絶縁破壊電界強度は現時点で実測できておらず、仮に実測されている中での最大値である４ＭＶ／ｃｍ程度だった場合、上記の膜厚は２倍必要となる。例えば、耐圧１０万Ｖを得るためには５００μｍ程度必要になる。６００Ｖより低い小型家電用の耐圧を得る場合には、厚さＴ_ｐは１μｍより短くてもよいが、製造安定性の点から、最低でも１μｍ程度はあることが好ましい。そのため、厚さＴ_ｐは１μｍ以上かつ５００μｍ以下であることが好ましい。

【0025】

チャネル層１１ｂのチャネル濃度（隣接する２つのゲート電極１３の間の領域におけるドナー濃度）とメサ形状部１８の幅であるメサ幅Ｗ_ｍは、トレンチ型ＭＥＳＦＥＴ１がノーマリーオフ型かノーマリーオン型かを決定するパラメータの１つであり、ノーマリーオフ型を形成する場合はチャネル濃度を低くメサ幅Ｗ_ｍを狭く、ノーマリーオン型を形成する場合はチャネル濃度を高くメサ幅Ｗ_ｍを広くすればよい。

【0026】

トレンチ型ＭＥＳＦＥＴ１がノーマリーオフ型である場合は、オフリーク電流を抑えるため、例えば、ゲート電極１３の仕事関数が４.５ｅＶで、チャネル層１１ｂのチャネル濃度が５×１０^１５ｃｍ-^３から１×１０^１６ｃｍ-^３である場合にはメサ幅Ｗ_ｍは０．４μｍ以下、ゲート電極１３の仕事関数が５.０ｅＶで、チャネル層１１ｂのチャネル濃度が５×１０^１５ｃｍ-^３以下の場合にはメサ幅Ｗ_ｍは０．６μｍ以下、ゲート電極１３の仕事関数が５.０ｅＶで、チャネル層１１ｂのチャネル濃度が５×１０^１５ｃｍ-^３より大きく、１×１０^１６ｃｍ-^３以下の場合にはメサ幅Ｗ_ｍは０．４μｍ以下、ゲート電極１３の仕事関数が５.５から６.５ｅＶで、チャネル層１１ｂのチャネル濃度が５×１０^１５ｃｍ-^３から１×１０^１６ｃｍ-^３である場合にはメサ幅Ｗ_ｍは０．６μｍ以下であることが好ましい。

【0027】

また、メサ形状の領域の幅Ｗ_ｍが小さいほどチャネル濃度を高くできるため、チャネル層１１ｂのオン抵抗を低減できる。一方で、幅Ｗ_ｍが狭いほど製造難易度が上がり、それに起因して製造歩留まりが低下するという問題がある。

【0028】

このため、例えば、一般的なステッパーを用いたパターニングによりトレンチ１２を形成する場合は、メサ形状の領域の幅Ｗ_ｍは０．５μｍ以上かつ２μｍ以下であることが好ましく、より解像度の高いＥＢ（electron beam）描画によるパターニングによりトレンチ１２を形成する場合は、メサ形状の領域の幅Ｗ_ｍは０．１μｍ以上かつ２μｍ以下であることが好ましい。

【0029】

トレンチ１２の幅Ｗ_ｔについても、露光装置の解像度に依存するため、使用する露光装置の種類に応じて、メサ形状の領域の幅Ｗ_ｍと同様の数値範囲で設定されることが好ましい。

【0030】

コンタクト層１１ｃの厚さは、例えば、１０ｎｍ以上かつ５μｍ以下である。コンタクト層１１ｃのドナー濃度は、チャネル層１１ｂのチャネル濃度よりも高く、例えば、１×１０^１８ｃｍ^－３以上かつ１×１０^２１ｃｍ^－３以下である。

【0031】

ゲート電極１３は、ゲートリークが生じない範囲のゲート電圧を印加して、メサ形状部１８中のチャネルを開閉させることができる材料からなる。例えば、ＮｉＯをゲート電極１３の材料として用いた場合、ノーマリーオフ型のトレンチ型ＭＥＳＦＥＴ１において、ゲートリークが生じない範囲のゲート電圧を印加して、広い範囲の電流をドレイン電極１７からソース電極１６に流すことができる。

【0032】

絶縁体１４は、トレンチ１２の底部に埋め込まれ、ゲート電極１３と耐圧層１１ａとの間に位置する。絶縁体１５は、トレンチ１２のゲート電極１３上に埋め込まれ、ゲート電極１３とソース電極１６との間に位置する。絶縁体１４と絶縁体１５は、例えば、ＨｆＯ_２又はＳｉＯ_２からなる。

【0033】

ｎ型半導体層１１は、例えば、ＨＶＰＥ法等により形成されたエピタキシャル成長膜からなる。ＨＶＰＥ法によりｎ型半導体層１１を形成する場合、Ｇａ_２Ｏ_３系単結晶の原料やドーパント原料に塩化物ガスが用いられるため、ｎ型半導体層１１はＧａ_２Ｏ_３系単結晶の原料やドーパント原料に由来するＣｌを含む。

【0034】

ＨＶＰＥ法を用いる場合、結晶成長速度が速いため、成膜時間の短縮やコストの低減を図ることができる。この点、ｎ型半導体層１１を厚く形成する場合に特に有利である。また、ＨＶＰＥ法を用いる場合、結晶品質がよいｎ型半導体層１１を形成できるため、製造歩留まりを向上させることができる。また、高純度なｎ型半導体層１１を形成できるため、ドナー濃度を高精度に制御することができる。

【0035】

なお、コンタクト層１１ｃは、エピタキシャル成長により形成されたチャネル層１１ｂの上部に、イオン注入法を用いてドナーを注入することにより形成してもよいが、ドナー不純物を添加しながらのＧａ_２Ｏ_３系単結晶の結晶成長により形成することにより、製造コストを抑えることができる。

【0036】

ソース電極１６は、ｎ型半導体層１１の上面１９上に形成され、メサ形状部１８に接続される。ドレイン電極１７は、図１に示されるように、ｎ型半導体基板１０のｎ型半導体層１１と反対側の面に接続されるが、トレンチ型ＭＥＳＦＥＴ１がｎ型半導体基板１０を含まない場合には、ｎ型半導体層１１のソース電極１６と反対側の面に接続されてもよい。すなわち、ドレイン電極１７は、ｎ型半導体層１１のソース電極１６と反対側に直接又は間接的に接続される。

【0037】

ソース電極１６、ドレイン電極１７は、ｎ型半導体層１１のコンタクト層１１ｃ、ｎ型半導体基板１０にそれぞれオーミック接続される。ソース電極１６及びドレイン電極１７は、例えば、Ｔｉ／Ａｕ積層構造を有する。

【0038】

図２は、トレンチ型ＭＥＳＦＥＴ１のトレンチ１２の底部近傍を拡大した、図１の部分拡大図である。

【0039】

ゲート電極１３の底部の縁（幅Ｗ_ｔ方向の端部）１３０の近傍のチャネル層１１ｂ中の点Ｐ_１における電界強度、及び絶縁体１４の上部の縁（幅Ｗ_ｔ方向の端部）上の点Ｐ_２における電界強度は、図２に示されるトレンチ１２の幅方向（幅Ｗ_ｔの方向）の断面における、ゲート電極１３の底部の縁１３０の曲線の頂点における曲率半径Ｒに依存する。

【0040】

図２に示される円Ｃは、トレンチ１２の幅方向の断面における、ゲート電極１３の底部の縁１３０の曲線の頂点近傍を円弧と近似したときのその円弧を含む円であり、円Ｃの半径が曲率半径Ｒに相当する。

【0041】

ゲート電極１３の端部であるチャネル層１１ｂ中の点Ｐ_１及び絶縁体１４中の点Ｐ_２における電界強度を低く抑えることにより、チャネル層１１ｂとゲート電極１３との界面に形成されるショットキー障壁を越えるゲートリークを抑制することができる。

【0042】

例えば、ノーマリーオフ型のトレンチ型ＭＥＳＦＥＴ１において、ソース電極１６とドレイン電極１７の間に１２００Ｖの電圧を印加したときのゲートリークを防ぐためには、この曲率半径Ｒの値が、０．１μｍ以上であることが好ましい。

【0043】

また、トレンチ１２の底部の幅Ｗ_ｔ方向の中心の近傍の耐圧層１１ａ中の点Ｐ_３における電界強度、及びトレンチ１２の底部の幅Ｗ_ｔ方向の中心の近傍の絶縁体１４中の点Ｐ_４における電界強度は、耐圧層１１ａのドナー濃度、及び絶縁体１４の厚さＴ_ｉに依存する。

【0044】

ｎ型半導体層１１と絶縁体１４における特に電界強度の高い点である耐圧層１１ａ中の点Ｐ_３及び絶縁体１４中の点Ｐ_４における電界強度を低く抑えることにより、ｎ型半導体層１１と絶縁体１４における絶縁破壊を抑制することができる。

【0045】

例えば、ノーマリーオフ型のトレンチ型ＭＥＳＦＥＴ１においてソース電極１６とドレイン電極１７の間に１２００Ｖの電圧を印加したときのｎ型半導体層１１と絶縁体１４における絶縁破壊を防ぐためには、耐圧層１１ａのドナー濃度が、７×１０^１６ｃｍ^－３以下であることが好ましく、また、絶縁体１４の厚さＴ_ｉが、５０ｎｍ以上、３００ｎｍ以下の範囲内にあることが好ましい。

【0046】

絶縁体１４と絶縁体１５は、例えば、原子層堆積法（ＡＬＤ）により形成される。絶縁体１４の形成条件などにより絶縁体１４の上部の縁の形状を制御し、それによってゲート電極１３の曲率半径Ｒを制御することができる。

【0047】

（実施の形態の効果）
上記実施の形態に係るトレンチ型ＭＥＳＦＥＴ１によれば、トレンチ構造により高耐圧を実現し、ＭＥＳＦＥＴ構造により高周波駆動を実現することができる。

【実施例1】

【0048】

上記実施の形態に係るトレンチ型ＭＥＳＦＥＴ１の電流－電圧特性をシミュレーションにより調べた。このシミュレーションにおいては、ｎ型半導体層１１の電子親和力を材料がＧａ_２Ｏ_３であることを想定して３．７ｅＶに設定し、ソース電極１６の電位を０Ｖに設定した。

【0049】

図３は、ゲート電極１３の仕事関数を材料がＰｔであることを想定して５．０ｅＶと設定して、２０Ｖのドレイン電圧を印加した場合の、トレンチ型ＭＥＳＦＥＴ１におけるゲート電圧とゲートリーク電流との関係及びゲート電圧とドレイン電流との関係を示すグラフである。

【0050】

図３によれば、ゲート電圧が１Ｖを超えた辺りからゲートリークが発生する。そして、ゲートリークが生じない０～１Ｖのゲート電圧を印加することにより、およそ０～０．８×１０^－６Ａのドレイン電流が流れる。また、閾値電圧（ドレイン電流が流れ始めるゲート電圧）は０．７Ｖ程度である。

【0051】

本発明者は、ゲート電極１３の材料としてより適した材料を見つけるべく研究を行った結果、ＮｉＯがゲート電極１３の材料として適していることを見出した。

【0052】

図４は、上記研究において用いた、ｐ型のＮｉＯ膜をｐ層とするｐｎ接合ダイオード５０の垂直断面図である。ｐｎ接合ダイオード５０は、ｎ型Ｇａ_２Ｏ_３基板５１と、ｎ型Ｇａ_２Ｏ_３基板５１上に形成されたｎ型Ｇａ_２Ｏ_３膜５２と、ｎ型Ｇａ_２Ｏ_３膜５２上に形成されたｐ型ＮｉＯ膜５３と、ｐ型ＮｉＯ膜５３上に形成されたアノード電極５４と、ｎ型Ｇａ_２Ｏ_３基板５１のｎ型Ｇａ_２Ｏ_３膜５２と反対側の面上に形成されたカソード電極５５と、を備える。

【0053】

ｎ型Ｇａ_２Ｏ_３膜５２とｐ型ＮｉＯ膜５３とは、ｐｎ接合を形成し、ｐｎ接合ダイオード５０は、このｐｎ接合の整流性を利用している。

【0054】

ｐｎ接合ダイオード５０においては、アノード電極５４とカソード電極５５との間に順方向の電圧（アノード電極５４側が正電位）を印加することにより、ｎ型Ｇａ_２Ｏ_３膜５２から見たｐ型ＮｉＯ膜５３とｎ型Ｇａ_２Ｏ_３膜５２との界面のポテンシャル障壁が低下し、アノード電極５４からカソード電極５５へ電流が流れる。

【0055】

ｎ型Ｇａ_２Ｏ_３基板５１は、Ｓｎをドナー不純物として含むｎ型のＧａ_２Ｏ_３単結晶からなる。ｎ型Ｇａ_２Ｏ_３基板５１のドナー濃度は、およそ１．０×１０^１８ｃｍ^－３である。ｎ型Ｇａ_２Ｏ_３基板５１の厚さは、およそ６００μｍである。

【0056】

ｎ型Ｇａ_２Ｏ_３膜５２は、Ｓｉをドナー不純物として含むｎ型のＧａ_２Ｏ_３単結晶からなる。ｎ型Ｇａ_２Ｏ_３膜５２のドナー濃度は、６×１０^１６ｃｍ^－３である。ｎ型Ｇａ_２Ｏ_３膜５２の厚さは、およそ３μｍである。

【0057】

ｐ型ＮｉＯ膜５３は、ｐ型のＮｉＯからなる。

【0058】

アノード電極５４は、直径３００μｍの円形のＮｉ膜からなり、ｐ型ＮｉＯ膜５３とオーミック接合を形成する。

【0059】

カソード電極５５は、Ｔｉ／Ａｕ膜からなり、ｎ型Ｇａ_２Ｏ_３基板５１とオーミック接合を形成する。

【0060】

図５は、ｐｎ接合ダイオード５０の印加電圧と電流密度の関係を示すグラフである。図５に示されるｐｎ接合ダイオード５０の特性から、トレンチ型ＭＥＳＦＥＴ１のゲート電極１３の材料としてＮｉＯを用いた場合、２ｅＶ程度のショットキーバリアが形成されることが推測され、そこからＮｉＯの仕事関数を５．７ｅＶと推測した。

【0061】

図６は、ゲート電極１３の材料をＮｉＯとして、２０Ｖのドレイン電圧を印加した場合の、トレンチ型ＭＥＳＦＥＴ１におけるゲート電圧とゲートリーク電流との関係及びゲート電圧とドレイン電流との関係を示すグラフである。

【0062】

図６によれば、およそ１．９Ｖまでのゲート電圧を印加してもゲートリークが発生しない。そして、ゲートリークが生じない０～１．９Ｖのゲート電圧を印加することにより、およそ０～７×１０^－６Ａのドレイン電流が流れる。また、閾値電圧は０．９Ｖ程度である。

【0063】

ゲートリークの発生を抑えつつゲート電極１３に印加できるゲート電圧の上限値と、ゲートリークの発生を抑えつつ流すことができるドレイン電流の範囲から、ＰｔよりもＮｉＯの方がゲート電極１３の材料として好ましいことが確認された。

【0064】

図７は、ゲート電極１３の仕事関数を材料がＮｉＯであることを想定して５．７ｅＶと設定して、０～１．６Ｖのゲート電圧を印加した場合の、トレンチ型ＭＥＳＦＥＴ１におけるドレイン電圧とドレイン電流との関係を示すグラフである。図７によれば、きれいな電流－電圧特性が得られている。

【0065】

なお、本実施例のシミュレーションにおいては、ｎ型半導体層１１の材料（母結晶）をＧａ_２Ｏ_３単結晶に設定したが、他のＧａ_２Ｏ_３系単結晶に設定した場合でも同様の結果が得られる。

【実施例2】

【0066】

上記実施の形態に係るトレンチ型ＭＥＳＦＥＴ１について、トレンチ１２の幅方向の断面における、ゲート電極１３の底部の縁１３０の曲線の頂点における曲率半径Ｒとチャネル層１１ｂ中の点Ｐ_１及び絶縁体１４中の点Ｐ_２（図２参照）における電界強度との関係をシミュレーションにより調べた。

【0067】

このシミュレーションにおいては、ｎ型半導体層１１の電子親和力を３．７ｅＶ、耐圧層１１ａの厚さＴ_ｐを４．３μｍ、メサ形状部１８の幅Ｗ_ｍを０．４μｍ、チャネル層１１ｂのチャネル濃度を１×１０^1６ｃｍ－^３、耐圧層１１ａのドナー濃度を９×１０^１６ｃｍ^－３、絶縁体１４の誘電率を２２、絶縁体１４の厚さＴ_ｉを０．２μｍ、ゲート電極１３の仕事関数を５．０ｅＶ、ソース電極１６及びゲート電極１３の電位を０Ｖ、ドレイン電極１７の電位を１２００Ｖと設定した。なお、ｎ型半導体層１１の３．７ｅＶの電子親和力は、材料がＧａ_２Ｏ_３であることを想定したものであり、ゲート電極１３の５．０ｅＶの仕事関数は、材料がＰｔであることを想定したものであり、絶縁体１４の２２の誘電率は、材料がＨｆＯ_２であることを想定したものである。

【0068】

図８は、曲率半径Ｒとチャネル層１１ｂ中の点Ｐ_１及び絶縁体１４中の点Ｐ_２における電界強度との関係を示すグラフである。次の表１に、図８のプロット点の数値を示す。

【0069】

【表1】

【0070】

チャネル層１１ｂとゲート電極１３との界面に形成されるショットキー障壁を越えるゲートリークを抑えるためには、チャネル層１１ｂ中の点Ｐ_１における電界強度が２．５ＭＶ／ｃｍ（図８中の点線）以下であることが好ましく、絶縁体１４中の点Ｐ_２における電界強度が５ＭＶ／ｃｍ（図８中の一点鎖線）以下であることが好ましい。

【0071】

図８によれば、これらの条件を満たす曲率半径Ｒの範囲はおよそ０．１μｍ以上である。このため、ノーマリーオフ型のトレンチ型ＭＥＳＦＥＴ１において、ソース電極１６とドレイン電極１７の間に１２００Ｖの電圧を印加したときのゲートリークを防ぐためには、ゲート電極１３の曲率半径Ｒが０．１μｍ以上であることが好ましいといえる。

【0072】

なお、本実施例のシミュレーションにおいては、ｎ型半導体層１１の材料（母結晶）をＧａ_２Ｏ_３単結晶に設定したが、他のＧａ_２Ｏ_３系単結晶に設定した場合でも同様の結果が得られる。また、絶縁体１４の材料をＨｆＯ_２に設定したが、ＳｉＯ_２に設定した場合でも同様の結果が得られる。

【実施例3】

【0073】

上記実施の形態に係るトレンチ型ＭＥＳＦＥＴ１について、耐圧層１１ａのドナー濃度と耐圧層１１ａ中の点Ｐ_３及び絶縁体１４中の点Ｐ_４における電界強度との関係をシミュレーションにより調べた。

【0074】

このシミュレーションにおいては、ｎ型半導体層１１の電子親和力を３．７ｅＶ、耐圧層１１ａの厚さＴ_ｐを７μｍ、メサ形状部１８の幅Ｗ_ｍを０．４μｍ、チャネル層１１ｂのチャネル濃度を１×１０^1６ｃｍ-^３、絶縁体１４の誘電率を２２、絶縁体１４の厚さＴ_ｉを０．２μｍ、ゲート電極１３の仕事関数を５．０ｅＶ、ゲート電極１３の曲率半径Ｒを０．２μｍ、ソース電極１６及びゲート電極１３の電位を０Ｖ、ドレイン電極１７の電位を１２００Ｖと設定した。なお、ｎ型半導体層１１の３．７ｅＶの電子親和力は、材料がＧａ_２Ｏ_３であることを想定したものであり、ゲート電極１３の５．０ｅＶの仕事関数は、材料がＰｔであることを想定したものであり、絶縁体１４の２２の誘電率は、材料がＨｆＯ_２であることを想定したものである。

【0075】

図９は、耐圧層１１ａのドナー濃度と耐圧層１１ａ中の点Ｐ_３及び絶縁体１４中の点Ｐ_４における電界強度との関係を示すグラフである。次の表２に、図９のプロット点の数値を示す。

【0076】

【表2】

【0077】

ｎ型半導体層１１と絶縁体１４における絶縁破壊を抑制するためには、耐圧層１１ａ中の点Ｐ_３における電界強度が８ＭＶ／ｃｍ（図９中の点線）以下であることが好ましく、絶縁体１４中の点Ｐ_４における電界強度が５ＭＶ／ｃｍ（図９中の一点鎖線）以下であることが好ましい。

【0078】

図９によれば、これらの条件を満たす耐圧層１１ａのドナー濃度の範囲はおよそ７×１０^１６ｃｍ^－３以下である。このため、ノーマリーオフ型のトレンチ型ＭＥＳＦＥＴ１においてソース電極１６とドレイン電極１７の間に１２００Ｖの電圧を印加したときのｎ型半導体層１１と絶縁体１４における絶縁破壊を防ぐためには、耐圧層１１ａのドナー濃度が７×１０^１６ｃｍ^－３以下であることが好ましいといえる。

【0079】

なお、本実施例のシミュレーションにおいては、ｎ型半導体層１１の材料（母結晶）をＧａ_２Ｏ_３単結晶に設定したが、他のＧａ_２Ｏ_３系単結晶に設定した場合でも同様の結果が得られる。また、絶縁体１４の材料をＨｆＯ_２に設定したが、ＳｉＯ_２に設定した場合でも同様の結果が得られる。

【実施例4】

【0080】

上記実施の形態に係るトレンチ型ＭＥＳＦＥＴ１について、絶縁体１４の厚さＴ_ｉと耐圧層１１ａ中の点Ｐ_３及び絶縁体１４中の点Ｐ_４における電界強度との関係をシミュレーションにより調べた。

【0081】

このシミュレーションにおいては、ｎ型半導体層１１の電子親和力を３．７ｅＶ、耐圧層１１ａの厚さＴ_ｐを４．４μｍ、メサ形状部１８の幅Ｗ_ｍを０．４μｍ、チャネル層１１ｂのチャネル濃度を１×１０^1６ｃｍ-^３、絶縁体１４の誘電率を２２、ゲート電極１３の仕事関数を５．０ｅＶ、ゲート電極１３の曲率半径Ｒを０．２μｍ、ソース電極１６及びゲート電極１３の電位を０Ｖ、ドレイン電極１７の電位を１２００Ｖと設定した。なお、ｎ型半導体層１１の３．７ｅＶの電子親和力は、材料がＧａ_２Ｏ_３であることを想定したものであり、ゲート電極１３の５．０ｅＶの仕事関数は、材料がＰｔであることを想定したものであり、絶縁体１４の２２の誘電率は、材料がＨｆＯ_２であることを想定したものである。

【0082】

図１０は、絶縁体１４の厚さＴ_ｉと耐圧層１１ａ中の点Ｐ_３及び絶縁体１４中の点Ｐ_４における電界強度との関係を示すグラフである。次の表３に、図１０のプロット点の数値を示す。

【0083】

【表3】

【0084】

上述のように、ｎ型半導体層１１と絶縁体１４における絶縁破壊を抑制するためには、耐圧層１１ａ中の点Ｐ_３における電界強度が８ＭＶ／ｃｍ（図１０中の点線）以下であることが好ましく、絶縁体１４中の点Ｐ_４における電界強度が５ＭＶ／ｃｍ（図１０中の一点鎖線）以下であることが好ましい。

【0085】

図１０によれば、これらの条件を満たす絶縁体１４の厚さＴ_ｉの範囲はおよそ５０ｎｍ以上、３００ｎｍ以下である。このため、ノーマリーオフ型のトレンチ型ＭＥＳＦＥＴ１においてソース電極１６とドレイン電極１７の間に１２００Ｖの電圧を印加したときのｎ型半導体層１１と絶縁体１４における絶縁破壊を防ぐためには、絶縁体１４の厚さＴ_ｉが５０ｎｍ以上、３００ｎｍ以下の範囲内にあることが好ましいといえる。

【0086】

なお、本実施例のシミュレーションにおいては、ｎ型半導体層１１の材料（母結晶）をＧａ_２Ｏ_３単結晶に設定したが、他のＧａ_２Ｏ_３系単結晶に設定した場合でも同様の結果が得られる。また、絶縁体１４の材料をＨｆＯ_２に設定したが、ＳｉＯ_２に設定した場合でも同様の結果が得られる。

【0087】

以上、本発明の実施の形態及び実施例を説明したが、本発明は、上記実施の形態及び実施例に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。

【0088】

また、上記に記載した実施の形態及び実施例は特許請求の範囲に係る発明を限定するものではない。また、実施の形態及び実施例の中で説明した特徴の組合せの全てが発明の課題を解決するための手段に必須であるとは限らない点に留意すべきである。

【符号の説明】

【0089】

１…トレンチ型ＭＥＳＦＥＴ、 １０…ｎ型半導体基板、 １１…ｎ型半導体層、 １１ａ…耐圧層、 １２…トレンチ、 １３…ゲート電極、 １４…絶縁体、 １６…ソース電極、 １７…ドレイン電極、 １８…メサ形状部、 １３０…縁、 Ｒ…曲率半径、 Ｔ_ｉ…厚さ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】