特許 7383086 ゲート駆動部およびこれを含む表示パネル

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-11-09

(45)【発行日】2023-11-17

(54)【発明の名称】ゲート駆動部およびこれを含む表示パネル

(51)【国際特許分類】

   G09G 3/3266 20160101AFI20231110BHJP

   G09F 9/30 20060101ALI20231110BHJP

   G09G 3/20 20060101ALI20231110BHJP

【ＦＩ】

G09G3/3266

G09F9/30 338

G09G3/20 611Z

G09G3/20 622C

G09G3/20 622D

G09G3/20 622E

【請求項の数】 19

(21)【出願番号】P 2022110538

(22)【出願日】2022-07-08

(65)【公開番号】P2023010690

(43)【公開日】2023-01-20

【審査請求日】2022-07-12

(31)【優先権主張番号】10-2021-0090005

(32)【優先日】2021-07-08

(33)【優先権主張国・地域又は機関】KR

(31)【優先権主張番号】10-2021-0171605

(32)【優先日】2021-12-03

(33)【優先権主張国・地域又は機関】KR

(73)【特許権者】

【識別番号】501426046

【氏名又は名称】エルジー ディスプレイ カンパニー リミテッド

(74)【代理人】

【識別番号】110002077

【氏名又は名称】園田・小林弁理士法人

(72)【発明者】

【氏名】ノ， ソク

(72)【発明者】

【氏名】ソン， キミン

【審査官】塚本 丈二

(56)【参考文献】

【文献】米国特許出願公開第２０１９／００７３９６０（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１９／００９６３０８（ＵＳ，Ａ１）

【文献】特表２０１７－５３４９１３（ＪＰ，Ａ）

【文献】米国特許出願公開第２０２１／０１５０９７０（ＵＳ，Ａ１）

【文献】国際公開第２０２０／１９１５１１（ＷＯ，Ａ１）

【文献】特開２０２０－０２１０８３（ＪＰ，Ａ）

【文献】中国特許出願公開第１１２３６５８５１（ＣＮ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０９Ｇ ３／２０－３／３８

Ｇ０９Ｆ ９／３０

Ｇ１１Ｃ １９／２８

(57)【特許請求の範囲】

【請求項1】

前段信号伝達部からキャリー信号が印加されるキャリーラインを経由してカスケード接続された複数の信号伝達部を含み、
第ｎ（ｎは正の整数）信号伝達部は、
出力電圧をプルアップさせる第１制御ノードの電圧と、出力電圧をプルダウンさせる第２制御ノードの電圧とにより第１ゲート信号を第１出力ノードに出力する第１出力部；および
前記第１ゲート信号の電位が反転した電位の第２ゲート信号を第２出力ノードに出力する第２出力部を含み、
前記第２出力部は、
第ｎ－ｉ（ｉはｎより小さい正の整数）信号伝達部の第２制御ノードの電圧により高電位電圧を前記第２出力ノードに出力する第１プルアップトランジスタ；および
第ｎ＋ｊ（ｊは自然数）信号伝達部の第１制御ノードの電圧により第１低電位電圧を前記第２出力ノードに出力する第１プルダウントランジスタを含む、ゲート駆動部。

【請求項2】

前記第１出力部は、
前記第ｎ信号伝達部の第１制御ノードの電圧により高電位電圧を前記第１出力ノードに出力する第２プルアップトランジスタ；および
前記第ｎ信号伝達部の第２制御ノードの電圧により第１低電位電圧を前記第１出力ノードに出力する第２プルダウントランジスタを含む、請求項１に記載のゲート駆動部。

【請求項3】

前記第１プルダウントランジスタのゲートに連結された第１ノードと前記第ｎ＋ｊ信号伝達部の第１制御ノードの間に連結される第１スイッチ素子；および
前記第１ノードと第２低電位電圧の間に連結され、前記第ｎ－ｉ信号伝達部の第２制御ノードにゲートが連結される第２スイッチ素子をさらに含む、請求項１に記載のゲート駆動部。

【請求項4】

前記第ｎ－ｉ信号伝達部の第２制御ノードにハイ電圧が印加される時、前記第１プルアップトランジスタはターン－オンされ、
前記第２スイッチ素子がターン－オンされて前記第１プルダウントランジスタがターン－オフされる、請求項３に記載のゲート駆動部。

【請求項5】

前記第ｎ－ｉ信号伝達部の第２制御ノードにロー電圧が印加される時、前記第１プルアップトランジスタはターン－オフされ、
前記第２スイッチ素子がターン－オフされて前記第１プルダウントランジスタがターン－オンされる、請求項３に記載のゲート駆動部。

【請求項6】

第ｎ＋ｊ信号伝達部の第１制御ノードにハイ電圧が印加される時、前記第１スイッチ素子がターン－オンされ、前記第２スイッチ素子がターン－オフされて前記第１プルダウントランジスタがターン－オンされる、請求項５に記載のゲート駆動部。

【請求項7】

前記第２ゲート信号のハイ電圧のパルスが印加される区間は、前記第１ゲート信号のロー電圧のパルスが印加される区間より１Ｈ以上長く形成される、請求項３に記載のゲート駆動部。

【請求項8】

前記第２ゲート信号のハイ電圧のパルスが印加される区間は、前記第１ゲート信号のロー電圧のパルスが印加される区間の立ち上がりエッジと立ち下がりエッジのうち少なくとも一つのエッジを基準として１Ｈ以上長く形成される、請求項７に記載のゲート駆動部。

【請求項9】

前記第ｎ信号伝達部は、
前記前段信号伝達部からキャリー信号の入力を受けて前記第１制御ノードを充電させる第１回路部；
前記第１制御ノードの電圧により前記第２制御ノードを放電させるインバータ回路を含む第２回路部；および
前記第１制御ノードの電圧と前記第２制御ノードの電圧とによりキャリー信号を第３出力ノードに出力する第３回路部をさらに含む、請求項１に記載のゲート駆動部。

【請求項10】

データ電圧を出力するデータ駆動部；
前段信号伝達部からキャリー信号が印加されるキャリーラインを経由してカスケード接続された複数の信号伝達部を含むゲート駆動部であって、
第ｎ（ｎは正の整数）信号伝達部は、
出力電圧をプルアップさせる第１制御ノードの電圧と出力電圧をプルダウンさせる第２制御ノードの電圧とにより第１ゲート信号を第１出力ノードに出力する第１出力部と、前記第１ゲート信号の電位が反転した電位の第２ゲート信号を第２出力ノードに出力する第２出力部とを含む、ゲート駆動部；および
前記データ電圧と前記第１ゲート信号と前記第２ゲート信号の入力を受けて入力映像を再現する複数のピクセル回路を含み、
前記第２出力部は、
第ｎ－ｉ（ｉはｎより小さい正の整数）信号伝達部の第２制御ノードの電圧により高電位電圧を前記第２出力ノードに出力する第１プルアップトランジスタ；および
第ｎ＋ｊ（ｊは自然数）信号伝達部の第１制御ノードの電圧により第１低電位電圧を前記第２出力ノードに出力する第１プルダウントランジスタを含む、表示パネル。

【請求項11】

前記第１出力部は、
前記第ｎ信号伝達部の第１制御ノードの電圧により高電位電圧を前記第１出力ノードに出力する第２プルアップトランジスタ；および
前記第ｎ信号伝達部の第２制御ノードの電圧により第１低電位電圧を前記第１出力ノードに出力する第２プルダウントランジスタを含む、請求項１０に記載の表示パネル。

【請求項12】

前記第１プルダウントランジスタのゲートに連結された第１ノードと前記第ｎ＋ｊ信号伝達部の第１制御ノードの間に連結される第１スイッチ素子；および
前記第１ノードと第２低電位電圧の間に連結され、前記第ｎ－ｉ信号伝達部の第２制御ノードにゲートが連結される第２スイッチ素子をさらに含む、請求項１０に記載の表示パネル。

【請求項13】

前記第ｎ－ｉ信号伝達部の第２制御ノードにハイ電圧が印加される時、前記第１プルアップトランジスタはターン－オンされ、
前記第２スイッチ素子がターン－オンされて前記第１プルダウントランジスタがターン－オフされる、請求項１２に記載の表示パネル。

【請求項14】

前記第ｎ－ｉ信号伝達部の第２制御ノードにロー電圧が印加される時、前記第１プルアップトランジスタはターン－オフされ、
前記第２スイッチ素子がターン－オフされて前記第１プルダウントランジスタがターン－オンされる、請求項１２に記載の表示パネル。

【請求項15】

第ｎ＋ｊ信号伝達部の第１制御ノードにハイ電圧が印加される時、前記第１スイッチ素子がターン－オンされ、前記第２スイッチ素子がターン－オフされて前記第１プルダウントランジスタがターン－オンされる、請求項１４に記載の表示パネル。

【請求項16】

前記第２ゲート信号のハイ電圧のパルスが印加される区間は、前記第１ゲート信号のロー電圧のパルスが印加される区間より１Ｈ以上長く形成される、請求項１０に記載の表示パネル。

【請求項17】

前記第２ゲート信号のハイ電圧のパルスが印加される区間は、前記第１ゲート信号のロー電圧のパルスが印加される区間の立ち上がりエッジと立ち下がりエッジのうち少なくとも一つのエッジを基準として１Ｈ以上長く形成される、請求項１６に記載の表示パネル。

【請求項18】

前記第ｎ信号伝達部は、
前記前段信号伝達部からキャリー信号の入力を受けて前記第１制御ノードを充電させる第１回路部；
前記第１制御ノードの電圧により前記第２制御ノードを放電させるインバータ回路を含む第２回路部；および
前記第１制御ノードの電圧と前記第２制御ノードの電圧とによりキャリー信号を第３出力ノードに出力する第３回路部をさらに含む、請求項１０に記載の表示パネル。

【請求項19】

前記データ駆動部、前記ゲート駆動部、前記ピクセル回路を含むパネル内のすべてのトランジスタは、ｎチャネルタイプの酸化物半導体を含んだ酸化物薄膜トランジスタ（Ｏｘｉｄｅ ＴＦＴ）で具現される、請求項１０に記載の表示パネル。

【発明の詳細な説明】

【技術分野】

【0001】

本発明はゲート駆動部およびこれを含む表示パネルに関する。

【背景技術】

【0002】

表示装置は液晶表示装置（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ：ＬＣＤ）、電界発光表示装置（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ Ｄｉｓｐｌａｙ）、電界放出表示装置（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ：ＦＥＤ）、プラズマディスプレイパネル（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ：ＰＤＰ）等がある。

【0003】

電界発光表示装置は発光層の材料によって無機発光表示装置と有機発光表示装置に分かれる。アクティブマトリックスタイプ（ａｃｔｉｖｅ ｍａｔｒｉｘ ｔｙｐｅ）の有機発光表示装置は自ら発光する自発光素子例えば、有機発光ダイオード（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ：以下、「ＯＬＥＤ」という。）を利用して入力映像を再現する。有機発光表示装置は応答速度が速く、発光効率、輝度および視野角が大きい長所がある。

【0004】

表示装置のうち一部例えば、液晶表示装置や有機発光表示装置には複数のピクセルを含む表示パネル、表示パネルを駆動する駆動信号を出力する駆動部および表示パネルまたは駆動部に供給する電源を生成する電源供給部などが含まれる。駆動部には表示パネルにスキャン信号、発光制御信号などのゲート信号を供給するゲート駆動部および表示パネルにデータ信号を供給するデータ駆動部などが含まれる。

【0005】

このような表示装置は表示パネルに形成された複数のサブピクセルに駆動信号例えば、ゲート信号およびデータ信号などが供給されると、選択されたサブピクセルが光を透過させるか光を直接発光することになることによって映像を表示することができる。

【0006】

この時、表示装置ではゲート信号の逆位相であるがパルス幅（ｐｕｌｓｅ ｗｉｄｔｈ）が異なるゲート信号が必要な時もある。しかし、必要とする信号が多くなるほど表示パネルのベゼルが増加することになる。したがって、ナローベゼルを具現しながらも位相とパルス幅のうち少なくとも一つが異なる多様なゲート信号を出力できる方案が必要である。

【発明の概要】

【発明が解決しようとする課題】

【0007】

本発明は前述した必要性および／または問題点を解決することを目的とする。

【0008】

本発明はナローベゼルを具現しつつ、位相とパルス幅のうち少なくとも一つが異なる多様なゲート信号を出力できるゲート駆動部およびこれを含む表示パネルを提供する。

【0009】

本発明の課題は以上で言及した課題に制限されず、言及されていないさらに他の課題は以下の記載から当業者に明確に理解され得るであろう。

【課題を解決するための手段】

【0010】

本発明のゲート駆動部は前段信号伝達部からキャリー信号が印加されるキャリーラインを経由してカスケード接続された複数の信号伝達部を含み、第ｎ（ｎは正の整数）信号伝達部は出力電圧をプルアップさせる第１制御ノードの電圧と、出力電圧をプルダウンさせる第２制御ノードの電圧とにより第１ゲート信号を第１出力ノードに出力する第１出力部；および前記第１ゲート信号の電位が反転した電位の第２ゲート信号を第２出力ノードに出力する第２出力部を含み、前記第２出力部は第ｎ－ｉ（ｉはｎより小さい正の整数）信号伝達部の第２制御ノードの電圧により高電位電圧を前記第２出力ノードに出力する第１プルアップトランジスタ；および第ｎ＋ｊ（ｊは自然数）信号伝達部の第１制御ノードの電圧により第１低電位電圧を前記第２出力ノードに出力する第１プルダウントランジスタを含むことができる。

【発明の効果】

【0011】

本発明は、ゲート駆動部にシフトレジスタを追加することなくピクセル回路の駆動に要求される逆位相のゲート信号を出力することが可能であり得る。

【0012】

本発明は単一シフトレジスタを利用して正位相ゲート信号を出力するとともに、パルス幅の調整が容易な逆位相のゲート信号を出力することが可能であり得る。

【0013】

本発明は単一シフトレジスタを通じて位相とパルス幅のうち少なくとも一つ以上が異なる多様なゲート信号を出力することによって、ゲート駆動部に逆位相ゲート信号を出力するための別途のシフトレジスタを追加する必要がないため、ゲート駆動部のシフトレジスタが配置される表示パネルのナローベゼルを具現することができる。

【0014】

本発明の効果は以上で言及した効果に制限されず、言及されていないさらに他の効果は特許請求の範囲の記載から当業者に明確に理解され得るであろう。

【図面の簡単な説明】

【0015】

【図1】本発明の第１実施例に係るゲート駆動部を示す図面である。

【図2】図１に図示された回路部を示す回路図である。

【図3】図１に図示されたゲート駆動部の入力／出力信号と制御ノードの電圧を示す波形図である。

【図4】本発明の実施例に係るゲート駆動部を概略的に示した図面である。

【図5】本発明の第２実施例に係るゲート駆動部を示している図面である。

【図6】図５に図示されたゲート駆動部の入力／出力信号と制御ノードの電圧を示す波形図である。

【図7】本発明の第３実施例に係るゲート駆動部を示している図面である。

【図8】図７に図示されたゲート駆動部の入力／出力信号と制御ノードの電圧を示す波形図である。

【図9】本発明の第４実施例に係るゲート駆動部を示している図面である。

【図10】図９に図示されたゲート駆動部の入力／出力信号と制御ノードの電圧を示す波形図である。

【図11】本発明の実施例に係る表示装置を示すブロック図である。

【図12】図１１に図示された表示パネルの断面構造を示している図面である。

【図13】図１１に図示された表示パネルに適用されたピクセル回路を示している図面である。

【図14】図１３に図示されたゲート駆動部の入力／出力信号と制御ノードの電圧を示す波形図である。

【発明を実施するための形態】

【0016】

本発明の利点および特徴、そしてそれらを達成する方法は添付される図面と共に詳細に後述されている実施例を参照すると明確になるであろう。しかし、本発明は以下で開示される実施例に限定されるものではなく、互いに異なる多様な形態で具現され得、ただし、本実施例は本発明の開示を完全なものとし、本発明が属する技術分野で通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものであり、本発明は請求項の範疇によって定義されるのみである。

【0017】

本発明の実施例を説明するための図面に開示された形状、大きさ、比率、角度、個数等は例示的なものであるので、本発明は図示された事項に限定されるものではない。明細書全体に亘って同一の参照符号は同一の構成要素を指し示す。また、本発明の説明において、関連した公知の技術に対する具体的な説明が本発明の要旨を不要に曖昧にさせ得る恐れがあると判断される場合、その詳細な説明は省略する。

【0018】

本明細書上で言及された「含む」、「有する」、「からなる」等が使われる場合、「～のみ」が使われない以上他の部分が追加され得る。構成要素を単数で表現した場合、特に明示的な記載事項がない限り複数を含む場合を含む。

【0019】

構成要素の解釈において、別途の明示的な記載がなくても誤差範囲を含むものと解釈する。

【0020】

位置関係に対する説明の場合、例えば、「～上に」、「～上部に」、「～下部に」、「～そばに」等で二つの部分の位置関係が説明される場合、「すぐに」または「直接」が使われない以上二つの部分間に一つ以上の他の部分が位置してもよい。

【0021】

実施例の説明において、第１、第２等が多様な構成要素を叙述するために使われるが、これらの構成要素はこれらの用語によって制限されない。これらの用語は単に一つの構成要素を他の構成要素と区別するために使うものである。したがって、以下で言及される第１構成要素は本発明の技術的思想内で第２構成要素であってもよい。

【0022】

明細書全体に亘って同一の参照符号は同一の構成要素を指し示す。

【0023】

多様な実施例の特徴が部分的にまたは全体的に互いに結合または組み合わせ可能であり、技術的に多様な連動および駆動が可能であり、各実施例が互いに対して独立的に実施可能でもよく、連関関係で共に実施可能であってもよい。

【0024】

以下、添付された図面を参照して本発明の多様な実施例を詳細に説明する。

【0025】

図１は本発明の第１実施例に係るゲート駆動部を示す図面であり、図２は図１に図示された回路部を示す回路図であり、図３は図１に図示されたゲート駆動部の入力／出力信号と制御ノードの電圧を示す波形図である。

【0026】

図１～図３を参照すると、本発明の実施例に係るゲート駆動部１２０は出力電圧をプルアップさせる第１制御ノード（以下、「Ｑノード」という。）、出力電圧をプルダウンさせる第２制御ノード（以下、「Ｑｂノード」という。）、回路部１２０－１、第１出力部１２０－２、第２出力部１２０－３を含むことができる。

【0027】

回路部１２０－１はＱノード（Ｑ）とＱｂノード（Ｑｂ）を充放電させることができ、Ｑノード（Ｑ）とＱｂノード（Ｑｂ）の電位によりキャリー信号Ｃ（ｎ）を出力することができる。回路部１２０－１は第１回路部１２０－１ａ、第２回路部１２０－１ｂ、第３回路部１２０－１ｃを含むことができる。

【0028】

第１回路部１２０－１ａはＱノード（Ｑ）とＱｂノード（Ｑｂ）の充放電を制御する役割をする。第１回路部１２０－１ａはシフトクロックＧＣＬＫ１がゲートオン電圧ＶＥＨ以上のハイ電圧ＶＧＨ２であるとき、前段の信号処理部である第ｎ－１信号処理部ＳＴ（ｎ－１）からの第ｎ－１キャリー信号Ｃ（ｎ－１）の電圧をＱノード（Ｑ（ｎ））に供給してＱノード（Ｑ（ｎ））を充電する。このような第１回路部１２０－１ａは第１～第３トランジスタＴ１、Ｔ２、Ｔ３を含む。

【0029】

第１トランジスタＴ１はシフトクロックＧＣＬＫ１がゲートオン電圧ＶＥＨ以上のハイ電圧ＶＧＨ２であるとき、ターン－オンされてキャリー信号Ｃ（ｎ－１）の電圧をＱｈノード（Ｑｈ）に供給する。第１トランジスタＴ１はシフトクロックＧＣＬＫ１が印加されるゲート、第Ｎ－１キャリー信号ラインＣ（ｎ－１）に連結された第１電極、およびＱｈノード（Ｑｈ）に連結された第２電極を含む。

【0030】

シフトクロックＧＣＬＫ１のハイ電圧ＶＧＨ２は第２高電位電圧ＶＧＨ１より低い電圧で設定され得る。キャリー信号Ｃ（ｎ－１）および第１ゲート信号Ｇ＿ＯＵＴ（ｎ）のハイ電圧ＶＧＨ１は第２高電位電圧ＶＧＨ１と同一の電圧である。シフトクロックＧＣＬＫ１のハイ電圧ＶＧＨ２が第２高電位電圧ＶＧＨ１より低く設定されると、Ｑノード（Ｑ（ｎ））の充電時に第１トランジスタＴ１のしきい電圧Ｖｔｈが負極性にシフト（－Ｖｔｈ）される時に、Ｑノード（Ｑ（ｎ））がフローティング（ｆｌｏａｔｉｎｇ）されてＱノード（Ｑ（ｎ））の電圧ブースティング（ｂｏｏｓｔｉｎｇ）がさらによくなされ得る。

【0031】

第２トランジスタＴ２はシフトクロックＧＣＬＫ１がゲートオン電圧ＶＥＨ以上の電圧ＶＧＨ２であるとき、ターン－オンされてＱｈノード（Ｑｈ）の電圧をＱノード（Ｑ（ｎ））に供給してＱノードを充電させる。第２トランジスタＴ２はシフトクロックＧＣＬＫ１が印加されるゲート、Ｑｈノード（Ｑｈ）に連結された第１電極、およびＱノード（Ｑ（ｎ））に連結された第２電極を含む。

【0032】

第１および第２トランジスタＴ１、Ｔ２は直列で連結される。第１および第２トランジスタＴ１、Ｔ２は第Ｎ－１キャリー信号ラインＣ（ｎ－１）とＱｈノード（Ｑｈ）の間に直列で連結される。

【0033】

第３トランジスタＴ３はＱノード（Ｑ（ｎ））が充電される時にターン－オンされて第２高電位電圧ラインＧＶＤＤ１を通じて第２高電位電圧をＱｈノード（Ｑｈ）に供給する。第２高電位電圧ＧＶＤＤ１は第２高電位電圧ラインを通じてＱｈノード（Ｑｈ）に供給される。第３トランジスタＴ３はＱノード（Ｑ（ｎ））に連結されたゲート、第２高電位電圧ラインＧＶＤＤ１に連結された第１電極、およびＱｈノード（Ｑｈ）に連結された第２電極を含む。

【0034】

第２回路部１２０－１ｂはＱノード（Ｑ（ｎ））の電圧を反転させてＱｂノード（Ｑｂ（ｎ））に印加するインバータ回路（Ｉｎｖｅｒｔｅｒ ｃｉｒｃｕｉｔ）を含む。第２回路部１２０－１ｂのインバータ回路はＱｂノード充電部と、Ｑｂノード放電部を含む。

【0035】

Ｑｂノード充電部は複数のトランジスタＴ４Ａ、Ｔ４Ｂを含む。Ｑｂノード放電部は複数のトランジスタＴ５Ａ、Ｔ５Ｂを含むものの、複数のトランジスタＴ５Ａ、Ｔ５Ｂが並列で連結される。

【0036】

Ｑｂノード充電部は第ｎ－１信号伝達部ＳＴ（ｎ－１）からの第ｎ－１ Ｑｂノード（Ｑ（ｎ－１））の電圧により第２高電位電圧ラインＧＶＤＤ１とＱｂノード（Ｑｂ（ｎ））の間の電流パスをスイッチングする。

【0037】

第４ａトランジスタＴ４Ａは第１ノード８０の電圧がゲートオン電圧ＶＥＨ以上のハイ電圧であるとき、ターン－オンされて第２高電位電圧ラインＧＶＤＤ１をＱｂノード（Ｑｂ（ｎ））に連結することによってＱｂノード（Ｑｂ（ｎ））をゲートオン電圧ＶＥＨ以上のハイ電圧で充電させる。第４ａトランジスタＴ４Ａは第１ノード８０に連結されたゲート、第２高電位電圧ラインＧＶＤＤ１に連結された第１電極、およびＱｂノード（Ｑｂ（ｎ））に連結された第２電極を含む。第１キャパシタＣ１は第４ａトランジスタＴ４Ａのゲートと第２電極間に連結される。第１キャパシタＣ１により第４ａトランジスタＴ４Ａがターン－オンされる時に第１ノード８０の電圧がブーストされ得る。

【0038】

第４ｂトランジスタＴ４Ｂは第ｎ－１信号伝達部ＳＴ（ｎ－１）の第ｎ－１ Ｑｂノード（Ｑ（ｎ－１））の電圧がゲートオン電圧ＶＥＨ以上のハイ電圧であるとき、ターン－オンされて第２高電位電圧ＧＶＤＤ１を第１ノード８０に供給して第１ノード８０をゲートオン電圧ＶＥＨ以上に充電させる。第４ｂトランジスタＴ４Ｂは第ｎ－１信号伝達部（ＳＴ（ｎ－１）の第ｎ－１ Ｑｂノード（Ｑｂ（Ｎ－１））に連結されたゲート、第２高電位電圧ラインＧＶＤＤ１に連結された第１電極、および第１ノード８０に連結された第２電極を含む。

【0039】

Ｑｂノード放電部はＱｈノード（Ｑｈ）の電圧がゲートハイ電圧ＶＥＨ以上のハイ電圧であるとき、ターン－オンされてＱｂノード（Ｑｂ（ｎ））を放電させる。

【0040】

第５ａトランジスタＴ５ＡはＱｈノード（Ｑｈ）の電圧がゲートオン電圧ＶＥＨ以上のハイ電圧であるとき、ターン－オンされてＱｂノード（Ｑｂ（ｎ））を第３低電位電圧ラインＧＶＳＳ２に連結してＱｂノード（Ｑｂ（ｎ））の電圧を第３低電位電圧まで放電させる。第５ａトランジスタＴ５ＡはＱｈノード（Ｑｈ）に連結されたゲート、Ｑｂノード（Ｑｂ（ｎ））に連結された第１電極、および第２低電位電圧ラインＧＶＳＳ１に連結された第２電極を含む。

【0041】

第５ｂトランジスタＴ５ＢはＱｈノード（Ｑｈ）の電圧がゲートオン電圧ＶＥＨ以上のハイ電圧であるとき、ターン－オンされて第１ノード８０を第２低電位電圧ラインＧＶＳＳ１に連結させる。第５ａトランジスタＴ５ＡはＱｈノード（Ｑｈ）に連結されたゲート、第１ノード８０に連結された第１電極、および第２低電位電圧ラインＧＶＳＳ１に連結された第２電極を含む。

【0042】

第３回路部１２０－１ｃはＱノード（Ｑ）とＱｂノード（Ｑｂ）の電位に対応してキャリー信号Ｃ（ｎ）を出力することができる。第３回路部１２０－１ｃはキャリー信号Ｃ（ｎ）を出力する第３バッファートランジスタＴ６ｃｒ、Ｔ７ｃｒを含むことができる。第３バッファートランジスタＴ６ｃｒ、Ｔ７ｃｒは第２高電位電圧ラインＧＶＤＤ１を通じて印加された第２高電位電圧と第３低電位電圧ラインＧＶＳＳ２を通じて印加された第３低電位電圧に基づいてキャリー信号Ｃ（ｎ）を出力することができる。

【0043】

第１出力部１２０－２はＱノード（Ｑ）とＱｂノード（Ｑｂ）の電位に対応して第１ゲート信号Ｇ＿ＯＵＴ（ｎ）を出力することができる。第１出力部１２０－２は第１ゲート信号Ｇ＿ＯＵＴ（ｎ）を出力する第１バッファートランジスタＴ６、Ｔ７を含むことができる。

【0044】

第１バッファートランジスタＴ６、Ｔ７はＱノード（Ｑ）の電位に基づいてターン－オンする第１プルアップトランジスタＴ６とＱＢノード（ＱＢ）の電位に基づいてターン－オンする第１プルダウントランジスタＴ７に区分され得る。第１プルアップトランジスタＴ６はＱノード（Ｑ）にゲート電極が連結され、高電位電圧ラインＧＶＤＤ０に第１電極が連結され、第１出力端Ｇ＿ＯＵＴ（ｎ）に第２電極が連結される。第１プルダウントランジスタＴ７はＱＢノード（ＱＢ）にゲート電極が連結され、第１出力端Ｇ＿ＯＵＴ（ｎ）に第１電極が連結され、第１低電位電圧ラインＧＶＳＳ０に第２電極が連結され得る。第１バッファートランジスタＴ６、Ｔ７は高電位電圧ラインＧＶＤＤ０を通じて印加された高電位電圧と第１低電位電圧ラインＧＶＳＳ０を通じて印加された第１低電位電圧に基づいて第１ゲート信号Ｇ＿ＯＵＴ（ｎ）を出力することができる。

【0045】

第２出力部１２０－３は第１ゲート信号の電位が反転した電位の第２ゲート信号Ｇ＿ＯＵＴＢ（ｎ）を出力することができる。第２出力部１２０－３は第２ゲート信号Ｇ＿ＯＵＴＢ（ｎ）を出力する第２バッファートランジスタＴ６ｂ、Ｔ７ｂを含むことができる。

【0046】

第２バッファートランジスタＴ６ｂ、Ｔ７ｂは以前のＱＢノード（ＱＢ（ｎ－ｉ））の電位に基づいてターン－オンする第２プルアップトランジスタＴ６ｂと次のＱノード（Ｑ（ｎ＋ｊ））の電位に基づいてターン－オンする第２プルダウントランジスタＴ７ｂに区分され得る。第２プルアップトランジスタＴ６ｂは以前のＱＢノード（ＱＢ（ｎ－ｉ））にゲート電極が連結され、高電位電圧ラインＧＶＤＤ０に第１電極が連結され、第２出力端Ｇ＿ＯＵＴＢ（ｎ）に第２電極が連結される。第２プルダウントランジスタＴ７ｂは次のＱノード（Ｑ（ｎ＋ｊ））にゲート電極が連結され、第２出力端Ｇ＿ＯＵＴＢ（ｎ）に第１電極が連結され、第１低電位電圧ラインＧＶＳＳ０に第２電極が連結され得る。

【0047】

この時、第２プルダウントランジスタＴ７ｂと次のＱノード（Ｑ（ｎ＋ｊ））の間に第２ゲート信号のパルス幅を調節するためのスイッチ素子Ｔ８、Ｔ９を含むことができる。スイッチ素子Ｔ８、Ｔ９はクロック信号に基づいてターン－オンする第１スイッチ素子Ｔ８と以前のＱＢノード（ＱＢ（ｎ－ｉ））の電位に基づいてターン－オンする第２スイッチ素子Ｔ９に区分され得る。第１スイッチ素子Ｔ８はクロック信号が印加されるゲート電極、次のＱノード（Ｑ（ｎ＋ｊ））に連結された第１電極、第３制御ノードＱＡに連結された第２電極を含む。第２スイッチ素子Ｔ９は以前のＱＢノード（ＱＢ（ｎ－ｉ））に連結されるゲート電極、第３制御ノードＱＡに連結された第１電極、第２低電位電圧ラインＧＶＳＳ１に連結された第２電極を含む。

【0048】

図４は、本発明の実施例に係るゲート駆動部を概略的に示した図面である。

【0049】

図４を参照すると、実施例に係るゲート駆動部はキャリー信号が伝送されるキャリーラインを経由してカスケード接続された複数の信号処理部ＳＴ（ｎ－２）、ＳＴ（ｎ－１）、ＳＴ（ｎ）、ＳＴ（ｎ＋１）、ＳＴ（ｎ＋２）を含む。

【0050】

信号処理部ＳＴ（ｎ－２）、ＳＴ（ｎ－１）、ＳＴ（ｎ）、ＳＴ（ｎ＋１）、ＳＴ（ｎ＋２）それぞれは、スタートパルスまたは前段の信号処理部から出力されるキャリー信号Ｃ（ｎ－２）、Ｃ（ｎ－１）、Ｃ（ｎ）、Ｃ（ｎ＋１）、Ｃ（ｎ＋２）の入力を受け、シフトクロックＧＣＬＫの入力を受ける。第１信号処理部ＳＴ（１）はスタートパルスＶｓｔにより駆動され始め、それ以外の信号処理部ＳＴ（ｎ－２）、ＳＴ（ｎ－１）、ＳＴ（ｎ）、ＳＴ（ｎ＋１）、ＳＴ（ｎ＋２）は前段の信号処理部からのキャリー信号Ｃ（ｎ－２）、Ｃ（ｎ－１）、Ｃ（ｎ）、Ｃ（ｎ＋１）、Ｃ（ｎ＋２）の入力を受けて駆動され始める。シフトクロックＧＣＬＫはＮ（Ｎは２以上の正の整数）相（ｐｈａｓｅ）クロックであり得る。例えば、シフトクロックＧＣＬＫは４相クロックＧＣＬＫ１、ＧＣＬＫ２、ＧＣＬＫ３、ＧＣＬＫ４であり得る。４相シフトクロックＧＣＬＫ１、ＧＣＬＫ２、ＧＣＬＫ３、ＧＣＬＫ４の位相は互いに反対である。信号処理部ＳＴ（ｎ－２）、ＳＴ（ｎ－１）、ＳＴ（ｎ）、ＳＴ（ｎ＋１）、ＳＴ（ｎ＋２）はシフトクロックのタイミングに合わせてスタートパルスまたは前段の信号処理部からのキャリー信号Ｃ（ｎ－２）、Ｃ（ｎ－１）、Ｃ（ｎ）、Ｃ（ｎ＋１）、Ｃ（ｎ＋２）をシフトさせて正位相の第１ゲート信号Ｇ＿ｏｕｔ（ｎ－２）、Ｇ＿ｏｕｔ（ｎ－１）、Ｇ＿ｏｕｔ（ｎ）、Ｇ＿ｏｕｔ（ｎ＋１）、Ｇ＿ｏｕｔ（ｎ＋２）と逆位相の第２ゲート信号・、Ｇ＿ｏｕｔｂ（ｎ－２）、Ｇ＿ｏｕｔｂ（ｎ－１）、Ｇ＿ｏｕｔｂ（ｎ）、Ｇ＿ｏｕｔｂ（ｎ＋１）、Ｇ＿ｏｕｔｂ（ｎ＋２）を順次出力することができる。

【0051】

この時、信号処理部それぞれは、正位相の第１ゲート信号Ｇ＿ｏｕｔ（ｎ－２）、Ｇ＿ｏｕｔ（ｎ－１）、Ｇ＿ｏｕｔ（ｎ）、Ｇ＿ｏｕｔ（ｎ＋１）、Ｇ＿ｏｕｔ（ｎ＋２）は第１バッファーＢＵＦ１により出力され得、逆位相の第２ゲート信号Ｇ＿ｏｕｔｂ（ｎ－２）、Ｇ＿ｏｕｔｂ（ｎ－１）、Ｇ＿ｏｕｔｂ（ｎ）、Ｇ＿ｏｕｔｂ（ｎ＋１）、Ｇ＿ｏｕｔｂ（ｎ＋２）は第２バッファーＢＵＦ２により出力され得る。

【0052】

図５は本発明の第２実施例に係るゲート駆動部を示している図面であり、図６は図５に図示されたゲート駆動部の入力／出力信号と制御ノードの電圧を示す波形図である。

【0053】

図５および図６を参照すると、本発明の第２実施例に係るゲート駆動部は複数の信号伝達部を含み、各信号伝達部は回路部１２０－１、第１出力部１２０－２、第２出力部１２０－３を含むことができる。

【0054】

回路部１２０－１はＱノード（Ｑ）とＱｂノード（Ｑｂ）を充放電させることができ、Ｑノード（Ｑ）とＱｂノード（Ｑｂ）の電位によりキャリー信号Ｃ（ｎ）を出力することができる。

【0055】

第１出力部１２０－２は第ｎ（ｎは正の整数）信号伝達部ＳＴ（ｎ）のＱノード（Ｑ）とＱｂノード（Ｑｂ）の電位に対応して第１ゲート信号Ｇ１＿ＯＵＴ（ｎ）を出力することができる。第１出力部１２０－２は第１ゲート信号Ｇ１＿ＯＵＴ（ｎ）を出力する第１バッファートランジスタＴ６、Ｔ７を含むことができる。

【0056】

第１バッファートランジスタＴ６、Ｔ７はＱノード（Ｑ）の電位に基づいてターン－オンする第１プルアップトランジスタＴ６とＱＢノード（ＱＢ）の電位に基づいてターン－オンする第１プルダウントランジスタＴ７に区分され得る。第１プルアップトランジスタＴ６はＱノード（Ｑ）にゲート電極が連結され、高電位電圧ラインＧＶＤＤ０に第１電極が連結され、第１出力端Ｇ＿ＯＵＴ（ｎ）に第２電極が連結される。第１プルダウントランジスタＴ７はＱＢノード（ＱＢ）にゲート電極が連結され、第１出力端Ｇ＿ＯＵＴ（ｎ）に第１電極が連結され、第１低電位電圧ラインＧＶＳＳ０に第２電極が連結され得る。第１バッファートランジスタＴ６、Ｔ７は高電位電圧ラインＧＶＤＤ０を通じて印加された高電位電圧と第１低電位電圧ラインＧＶＳＳ０を通じて印加された第１低電位電圧に基づいて第１ゲート信号Ｇ＿ＯＵＴ（ｎ）を出力することができる。

【0057】

第２出力部１２０－３は第ｎ－１信号伝達部ＳＴ（ｎ－１）のＱＢノード（ＱＢ（ｎ－１））と第ｎ＋１信号伝達部ＳＴ（ｎ＋１）のＱノード（Ｑ（ｎ＋１））の電位に対応して第１ゲート信号の電位が反転した電位の第２ゲート信号Ｇ＿ＯＵＴＢ（ｎ）を出力することができる。第２出力部１２０－４ｂは第２ゲート信号Ｇ＿ＯＵＴＢ（ｎ）を出力する第２バッファートランジスタＴ６ｂ、Ｔ７ｂを含むことができる。

【0058】

第２バッファートランジスタＴ６ｂ、Ｔ７ｂは以前のＱＢノード（ＱＢ（ｎ－１））の電位に基づいてターン－オンする第２プルアップトランジスタＴ６ｂと次のＱノード（Ｑ（ｎ＋１））の電位に基づいてターン－オンする第２プルダウントランジスタＴ７ｂに区分され得る。第２プルアップトランジスタＴ６ｂは以前のＱＢノード（ＱＢ（ｎ－１））にゲート電極が連結され、高電位電圧ラインＧＶＤＤ０に第１電極が連結され、第２出力端Ｇ＿ＯＵＴＢ（ｎ）に第２電極が連結される。第２プルダウントランジスタＴ７ｂは次のＱノード（Ｑ（ｎ＋１））にゲート電極が連結され、第２出力端Ｇ＿ＯＵＴＢ（ｎ）に第１電極が連結され、第１低電位電圧ラインＧＶＳＳ０に第２電極が連結され得る。

【0059】

この時、第２プルダウントランジスタＴ７ｂと次のＱノード（Ｑ（ｎ＋１））の間に第２ゲート信号のパルス幅を調節するためのスイッチ素子Ｔ８、Ｔ９を含むことができる。スイッチ素子Ｔ８、Ｔ９はクロック信号に基づいてターン－オンする第１スイッチ素子Ｔ８と以前のＱＢノード（ＱＢ（ｎ－１））の電位に基づいてターン－オンする第２スイッチ素子Ｔ９に区分され得る。第１スイッチ素子Ｔ８はクロック信号が印加されるゲート電極、次のＱノード（Ｑ（ｎ＋１））に連結された第１電極、第３制御ノードＱＡに連結された第２電極を含む。第２スイッチ素子Ｔ９は以前のＱＢノード（ＱＢ（ｎ－１））に連結されるゲート電極、第３制御ノードＱＡに連結された第１電極、第２低電位電圧ラインＧＶＳＳ１に連結された第２電極を含む。

【0060】

この時、第２ゲート信号のハイ電圧のパルス幅は第１ゲート信号のパルス幅より大きく形成されるものの、図６のように第１ゲート信号のロー電圧のパルスが印加される区間より２Ｈ長く形成され得る。ここで第２ゲート信号のハイ電圧のパルスが印加される区間は第１ゲート信号のロー電圧のパルスが印加される区間の立ち下がりエッジを基準として１Ｈ長く形成され、立ち上がりエッジを基準として１Ｈ長く形成されている。

【0061】

図７は本発明の第３実施例に係るゲート駆動部を示している図面であり、図８は図７に図示されたゲート駆動部の入力／出力信号と制御ノードの電圧を示す波形図である。

【0062】

図７および図８を参照すると、本発明の第３実施例に係るゲート駆動部は複数の信号伝達部を含み、各信号伝達部は回路部１２０－１、第１出力部１２０－２、第２出力部１２０－３を含むことができる。

【0063】

回路部１２０－１はＱノード（Ｑ）とＱｂノード（Ｑｂ）を充放電させることができ、Ｑノード（Ｑ）とＱｂノード（Ｑｂ）の電位によりキャリー信号Ｃ（ｎ）を出力することができる。

【0064】

第１出力部１２０－２は第ｎ信号伝達部のＱノード（Ｑ）とＱｂノード（Ｑｂ）の電位に対応して第１ゲート信号Ｇ１＿ＯＵＴ（ｎ）を出力することができる。第１出力部１２０－２は第１ゲート信号Ｇ１＿ＯＵＴ（ｎ）を出力する第１バッファートランジスタＴ６、Ｔ７を含むことができる。

【0065】

第１バッファートランジスタＴ６、Ｔ７はＱノード（Ｑ）の電位に基づいてターン－オンする第１プルアップトランジスタＴ６とＱＢノード（ＱＢ）の電位に基づいてターン－オンする第１プルダウントランジスタＴ７に区分され得る。第１プルアップトランジスタＴ６はＱノード（Ｑ）にゲート電極が連結され、高電位電圧ラインＧＶＤＤ０に第１電極が連結され、第１出力端Ｇ＿ＯＵＴ（ｎ）に第２電極が連結される。第１プルダウントランジスタＴ７はＱＢノード（ＱＢ）にゲート電極が連結され、第１出力端Ｇ＿ＯＵＴ（ｎ）に第１電極が連結され、第１低電位電圧ラインＧＶＳＳ０に第２電極が連結され得る。第１バッファートランジスタＴ６、Ｔ７は高電位電圧ラインＧＶＤＤ０を通じて印加された高電位電圧と第１低電位電圧ラインＧＶＳＳ０を通じて印加された第１低電位電圧に基づいて第１ゲート信号Ｇ＿ＯＵＴ（ｎ）を出力することができる。

【0066】

第２出力部１２０－３は第ｎ－２信号伝達部のＱＢノード（ＱＢ（ｎ－２））と第ｎ＋１信号伝達部のＱノード（Ｑ（ｎ＋１））の電位に対応して第１ゲート信号の電位が反転した電位の第２ゲート信号Ｇ＿ＯＵＴＢ（ｎ）を出力することができる。第２出力部１２０－３は第２ゲート信号Ｇ＿ＯＵＴＢ（ｎ）を出力する第２バッファートランジスタＴ６ｂ、Ｔ７ｂを含むことができる。

【0067】

第２バッファートランジスタＴ６ｂ、Ｔ７ｂは以前のＱＢノード（ＱＢ（ｎ－２））の電位に基づいてターン－オンする第２プルアップトランジスタＴ６ｂと次のＱノード（Ｑ（ｎ＋１））の電位に基づいてターン－オンする第２プルダウントランジスタＴ７ｂに区分され得る。第２プルアップトランジスタＴ６ｂは以前のＱＢノード（ＱＢ（ｎ－２））にゲート電極が連結され、高電位電圧ラインＧＶＤＤ０に第１電極が連結され、第２出力端Ｇ＿ＯＵＴＢ（ｎ）に第２電極が連結される。第２プルダウントランジスタＴ７ｂは次のＱノード（Ｑ（ｎ＋１））にゲート電極が連結され、第２出力端Ｇ＿ＯＵＴＢ（ｎ）に第１電極が連結され、第１低電位電圧ラインＧＶＳＳ０に第２電極が連結され得る。

【0068】

この時、第２プルダウントランジスタＴ７ｂと次のＱノード（Ｑ（ｎ＋１））の間に第２ゲート信号のパルス幅を調節するためのスイッチ素子Ｔ８、Ｔ９を含むことができる。スイッチ素子Ｔ８、Ｔ９はクロック信号に基づいてターン－オンする第１スイッチ素子Ｔ８と以前のＱＢノード（ＱＢ（ｎ－２））の電位に基づいてターン－オンする第２スイッチ素子Ｔ９に区分され得る。第１スイッチ素子Ｔ８はクロック信号が印加されるゲート電極、次のＱノード（Ｑ（ｎ＋１））に連結された第１電極、第３制御ノードＱＡに連結された第２電極を含む。第２スイッチ素子Ｔ９は以前のＱＢノード（ＱＢ（ｎ－１））に連結されるゲート電極、第３制御ノードＱＡに連結された第１電極、第２低電位電圧ラインＧＶＳＳ１に連結された第２電極を含む。

【0069】

この時、第２ゲート信号のハイ電圧のパルス幅は第１ゲート信号のパルス幅より大きく形成されるものの、図８のように第１ゲート信号のロー電圧のパルスが印加される区間より３Ｈ長く形成され得る。ここで第２ゲート信号のハイ電圧のパルスが印加される区間は第１ゲート信号のロー電圧のパルスが印加される区間の立ち下がりエッジを基準として２Ｈ長く形成され、立ち上がりエッジを基準として１Ｈ長く形成されている。

【0070】

図９は本発明の第４実施例に係るゲート駆動部を示している図面であり、図１０は図９に図示されたゲート駆動部の入力／出力信号と制御ノードの電圧を示す波形図である。

【0071】

図９および図１０を参照すると、本発明の第４実施例に係るゲート駆動部は複数の信号伝達部を含み、各信号伝達部は回路部１２０－１、第１出力部１２０－２、第２出力部１２０－３を含むことができる。

【0072】

回路部１２０－１はＱノード（Ｑ）とＱｂノード（Ｑｂ）を充放電させることができ、Ｑノード（Ｑ）とＱｂノード（Ｑｂ）の電位によりキャリー信号Ｃ（ｎ）を出力することができる。

【0073】

第１出力部１２０－２は第ｎ信号伝達部のＱノード（Ｑ）とＱｂノード（Ｑｂ）の電位に対応して第１ゲート信号Ｇ１＿ＯＵＴ（ｎ）を出力することができる。第１出力部１２０－２は第１ゲート信号Ｇ１＿ＯＵＴ（ｎ）を出力する第１バッファートランジスタＴ６、Ｔ７を含むことができる。

【0074】

第１バッファートランジスタＴ６、Ｔ７はＱノード（Ｑ）の電位に基づいてターン－オンする第１プルアップトランジスタＴ６とＱＢノード（ＱＢ）の電位に基づいてターン－オンする第１プルダウントランジスタＴ７に区分され得る。第１プルアップトランジスタＴ６はＱノード（Ｑ）にゲート電極が連結され、高電位電圧ラインＧＶＤＤ０に第１電極が連結され、第１出力端Ｇ＿ＯＵＴ（ｎ）に第２電極が連結される。第１プルダウントランジスタＴ７はＱＢノード（ＱＢ）にゲート電極が連結され、第１出力端Ｇ＿ＯＵＴ（ｎ）に第１電極が連結され、第１低電位電圧ラインＧＶＳＳ０に第２電極が連結され得る。第１バッファートランジスタＴ６、Ｔ７は高電位電圧ラインＧＶＤＤ０を通じて印加された高電位電圧と第１低電位電圧ラインＧＶＳＳ０を通じて印加された第１低電位電圧に基づいて第１ゲート信号Ｇ＿ＯＵＴ（ｎ）を出力することができる。

【0075】

第２出力部１２０－３は第ｎ信号伝達部のＱＢノード（ＱＢ（ｎ））と第ｎ＋１信号伝達部のＱノード（Ｑ（ｎ＋１））の電位に対応して第１ゲート信号の電位が反転した電位の第２ゲート信号Ｇ＿ＯＵＴＢ（ｎ）を出力することができる。第２出力部１２０－３は第２ゲート信号Ｇ＿ＯＵＴＢ（ｎ）を出力する第２バッファートランジスタＴ６ｂ、Ｔ７ｂを含むことができる。

【0076】

第２バッファートランジスタＴ６ｂ、Ｔ７ｂはＱＢノード（ＱＢ（ｎ））の電位に基づいてターン－オンする第２プルアップトランジスタＴ６ｂと次のＱノード（Ｑ（ｎ＋１））の電位に基づいてターン－オンする第２プルダウントランジスタＴ７ｂに区分され得る。第２プルアップトランジスタＴ６ｂはＱＢノード（ＱＢ（ｎ））にゲート電極が連結され、高電位電圧ラインＧＶＤＤ０に第１電極が連結され、第２出力端Ｇ＿ＯＵＴＢ（ｎ）に第２電極が連結される。第２プルダウントランジスタＴ７ｂは次のＱノード（Ｑ（ｎ＋１））にゲート電極が連結され、第２出力端Ｇ＿ＯＵＴＢ（ｎ）に第１電極が連結され、第１低電位電圧ラインＧＶＳＳ０に第２電極が連結され得る。

【0077】

この時、第２ゲート信号のハイ電圧のパルス幅は第１ゲート信号のパルス幅より大きく形成されるものの、図１０のように第１ゲート信号のロー電圧のパルスが印加される区間より１Ｈ長く形成され得る。ここで第２ゲート信号のハイ電圧のパルスが印加される区間は第１ゲート信号のロー電圧のパルスが印加される区間の立ち上がりエッジを基準として１Ｈ長く形成されている。

【0078】

実施例では第１ゲート信号の電位が反転した電位の第２ゲート信号を出力することができる。第２ゲート信号は第ｎ－ｉ（ｉはｎより小さい正の整数）信号伝達部の第２ノードと第ｎ＋ｊ（ｊは正の整数）信号伝達部の第１ノードの電圧により形成され得る。この時、第２ゲート信号のハイ電圧のパルスが印加される区間は第１ゲート信号のロー電圧のパルスが印加される区間より１Ｈ以上長く形成され得る。また、第２ゲート信号のハイ電圧のパルスが印加される区間は第１ゲート信号のロー電圧のパルスが印加される区間の立ち上がりエッジ（ｒｉｓｉｎｇ ｅｄｇｅ）と立ち下がりエッジ（ｆａｌｌｉｎｇ ｅｄｇｅ）のうち少なくとも一つのエッジを基準として１Ｈ以上長く形成され得る。

【0079】

図１１は本発明の実施例に係る表示装置を示すブロック図であり、図１２は図１１に図示された表示パネルの断面構造を示している図面であり、図１３は図１１に図示された表示パネルに適用されたピクセル回路を示している図面であり、図１４は図１３に図示されたゲート駆動部の入力／出力信号と制御ノードの電圧を示す波形図である。

【0080】

図１１を参照すると、本発明の実施例に係る表示装置は表示パネル１００、表示パネル１００のピクセルにピクセルデータを書き込む（ｗｒｉｔｅ）ための表示パネル駆動回路、およびピクセルと表示パネル駆動回路の駆動に必要な電源を発生する電源部１４０を含む。

【0081】

表示パネル１００は入力映像を表示するピクセルアレイＡＡを含む。ピクセルアレイＡＡは複数のデータライン１０２、データライン１０２と交差する複数のゲートライン１０３、およびマトリックスの形態で配置されるピクセルを含む。

【0082】

ピクセルアレイＡＡは複数のピクセルラインＬ１～Ｌｎを含む。ピクセルラインＬ１～Ｌｎそれぞれは、表示パネル１００のピクセルアレイＡＡでライン方向（Ｘ）に沿って配置された１ラインのピクセルを含む。１ピクセルラインに配置されたピクセルはゲートライン１０３を共有する。データライン方向に沿ってカラム方向（Ｙ）に配置されたサブピクセルは同一のデータライン１０２を共有する。１水平期間（１Ｈ）は１フレーム期間をピクセルラインＬ１～Ｌｎの総個数で割った時間である。

【0083】

表示パネル１００上にタッチセンサが配置され得る。タッチ入力は別途のタッチセンサを利用してセンシングされるかピクセルを通じてセンシングされ得る。タッチセンサはオン－セル（Ｏｎ－ｃｅｌｌ ｔｙｐｅ）またはアドオンタイプ（Ａｄｄ ｏｎ ｔｙｐｅ）で表示パネルの画面上に配置されるか、ピクセルアレイＡＡに内蔵されるイン－セル（Ｉｎ－ｃｅｌｌ ｔｙｐｅ）タッチセンサで具現され得る。

【0084】

表示パネル１００はフレキシブル表示パネルで具現され得る。フレキシブル表示パネルはプラスチックＯＬＥＤパネルで製作され得る。プラスチックＯＬＥＤパネルのバックプレート（Ｂａｃｋ ｐｌａｔｅ）上に有機薄膜フィルムが配置され、有機薄膜フィルム上にピクセルアレイＡＡが形成され得る。

【0085】

プラスチックＯＬＥＤのバックプレートはＰＥＴ（Ｐｏｌｙｅｔｈｙｌｅｎｅ ｔｅｒｅｐｈｔｈａｌａｔｅ）基板であり得る。バックプレート上に有機薄膜フィルムが形成される。有機薄膜フィルム上にピクセルアレイＡＡとタッチセンサアレイが形成され得る。バックプレートはピクセルアレイＡＡが湿度に露出しないように透湿を遮断する。有機薄膜フィルムは薄いＰＩ（Ｐｏｌｙｉｍｉｄｅ）フィルム基板であり得る。有機薄膜フィルム上に図示していない絶縁物質で多層のバッファー膜が形成され得る。有機薄膜フィルム上にピクセルアレイＡＡとタッチセンサアレイに印加される電源や信号を供給するための配線が形成され得る。

【0086】

ピクセルそれぞれはカラーを具現するために赤色サブピクセル（以下、「Ｒサブピクセル」という。）、緑色サブピクセル（以下、「Ｇサブピクセル」という。）、青色サブピクセル（以下、「Ｂサブピクセル」という。）に分かれ得る。ピクセルそれぞれは白色サブピクセルをさらに含むことができる。サブピクセル１０１それぞれはピクセル回路を含む。ピクセル回路はデータライン１０２とゲートライン１０３に連結される。

【0087】

以下、ピクセルはサブピクセルと同一の意味で解釈され得る。

【0088】

表示パネル１００は断面構造から見る時、図１２に図示された通り、基板１０上に積層された回路層１２、発光素子層１４、および封止層（ｅｎｃａｐｓｕｌａｔｉｏｎ ｌａｙｅｒ）１６を含むことができる。

【0089】

回路層１２はデータライン、ゲートライン、電源ラインなどの配線に連結されたピクセル回路、ゲートラインに連結されたゲート駆動部ＧＩＰ、デマルチプレクサアレイ１１２、図面で省略されたオートプローブ検査のための回路などを含むことができる。回路層１２の配線と回路素子は複数の絶縁層と、絶縁層を挟んで分離された二以上の金属層、そして半導体物質を含んだアクティブ層を含むことができる。回路層１２に形成されたすべてのトランジスタはｎチャネルタイプの酸化物半導体を含んだ酸化物薄膜トランジスタ（Ｏｘｉｄｅ ＴＦＴ）で具現され得る。

【0090】

発光素子層１４はピクセル回路によって駆動される発光素子ＥＬを含むことができる。発光素子ＥＬは赤色（Ｒ）発光素子、緑色（Ｇ）発光素子、および青色（Ｂ）発光素子を含むことができる。発光素子層１４は白色発光素子とカラーフィルタを含むことができる。発光素子層１４の発光素子ＥＬは有機膜および保護膜を含んだ保護層によって覆われ得る。

【0091】

封止層１６を回路層１２と発光素子層１４を密封するように前記発光素子層１４を覆う。封止層１６は有機膜と無機膜が交互に積層されたマルチ絶縁膜構造であってもよい。無機膜は水分や酸素の浸透を遮断する。有機膜は無機膜の表面を平坦化する。有機膜と無機膜が多様な層で積層されると、単一層に比べて水分や酸素の移動経路が長くなって発光素子層１４に影響を与える水分と酸素の浸透が効果的に遮断され得る。

【0092】

封止層１６上に形成されたタッチセンサ層が配置され得る。タッチセンサ層は、タッチ入力の前後に容量（ｃａｐａｃｉｔａｎｃｅ）の変化に基づいてタッチ入力をセンシングする静電容量方式のタッチセンサを含むことができる。タッチセンサ層はタッチセンサの容量を形成する金属配線パターンと絶縁膜を含むことができる。金属配線パターンの間にタッチセンサの容量が形成され得る。タッチセンサ層上に偏光板が配置され得る。偏光板はタッチセンサ層と回路層１２の金属によって反射した外部光の偏光を変換して視認性と明暗比を向上させることができる。偏光板は線偏光板と位相遅延フィルムが接合された偏光板または円偏光板で具現され得る。偏光板上にカバーガラス（Ｃｏｖｅｒ ｇｌａｓｓ）が接着され得る。

【0093】

表示パネル１００は封止層１６上に積層されたタッチセンサ層と、カラーフィルタ層をさらに含むことができる。カラーフィルタ層は赤色、緑色、および青色カラーフィルタと、ブラックマトリックスパターンを含むことができる。カラーフィルタ層は回路層とタッチセンサ層から反射した光の波長の一部を吸収して偏光板に取って代わる役割をし、色純度を高め得る。この実施例は偏光板に比べて光透過率が高いカラーフィルタ層２０を表示パネルに適用して表示パネルＰＮＬの光透過率を向上させ、表示パネルＰＮＬの厚さと柔軟性を改善することができる。カラーフィルタ層上にカバーガラスが接着され得る。

【0094】

電源部１４０は直流－直流変換器（ＤＣ－ＤＣ Ｃｏｎｖｅｒｔｅｒ）を利用して、表示パネル１００のピクセルアレイＡＡと表示パネル駆動回路の駆動に必要な直流（ＤＣ）電源を発生する。直流－直流変換器はチャージポンプ（Ｃｈａｒｇｅ ｐｕｍｐ）、レギュレータ（Ｒｅｇｕｌａｔｏｒ）、バック変換器（Ｂｕｃｋ Ｃｏｎｖｅｒｔｅｒ）、ブースト変換器（Ｂｏｏｓｔ Ｃｏｎｖｅｒｔｅｒ）等を含むことができる。電源部１４０は図示していないホストシステムからの直流入力電圧を調整してガンマ基準電圧ＶＧＭＡ、ゲートオン電圧ＶＧＨ、ＶＥＨ、ゲートオフ電圧ＶＧＬ、ＶＥＬ、ピクセル駆動電圧ＥＶＤＤ、ピクセル低電位電源電圧ＥＶＳＳ等の直流電圧を発生し得る。ガンマ基準電圧ＶＧＭＡはデータ駆動部１１０に供給される。ゲートオン電圧ＶＧＨ、ＶＥＨとゲートオフ電圧ＶＧＬ、ＶＥＬはゲート駆動部１２０に供給される。ピクセル駆動電圧ＥＶＤＤとピクセル低電位電源電圧ＥＶＳＳはピクセルに共通に供給される。

【0095】

表示パネル駆動回路はタイミングコントローラ（Ｔｉｍｉｎｇ ｃｏｎｔｒｏｌｌｅｒ、ＴＣＯＮ）１３０の制御下で表示パネル１００のピクセルに入力映像のピクセルデータ（デジタルデータ）を書き込む。

【0096】

表示パネル駆動回路はデータ駆動部１１０とゲート駆動部１２０を具備する。

【0097】

データ駆動部１１０とデータライン１０２の間にデマルチプレクサ（Ｄｅｍｕｌｔｉｐｌｅｘｅｒ、ＤＥＭＵＸ）１１２が配置され得る。デマルチプレクサ１１２はデータ駆動部１１０の一チャネルを複数のデータライン１０２に順次連結して、データ駆動部１１０の一チャネルから出力されるデータ電圧をデータライン１０２に時分割分配することによってデータ駆動部１１０のチャネルの個数を減らすことができる。デマルチプレクサアレイ１１２は省略され得る。この場合、データ駆動部１１０の出力バッファーＡＭＰはデータライン１０２に直接連結される。

【0098】

表示パネル駆動回路はタッチセンサを駆動するためのタッチセンサ駆動部をさらに具備することができる。タッチセンサ駆動部は図１で省略されている。モバイル機器でタイミングコントローラ１３０、電源部１４０、データ駆動部１１０等は一つのドライブＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）に集積され得る。

【0099】

データ駆動部１１０はＤＡＣ（Ｄｉｇｉｔａｌ ｔｏ Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ）を利用して、毎フレーム期間ごとにタイミングコントローラ１３０から受信される入力映像のピクセルデータをガンマー補償電圧に変換してデータ電圧Ｖｄａｔａを発生する。ガンマ基準電圧ＶＧＭＡは分圧回路を通じて階調別に分圧される。ガンマ基準電圧ＶＧＭＡから分圧されたガンマー補償電圧はデータ駆動部１１０のＤＡＣに提供される。データ電圧Ｖｄａｔａはデータ駆動部１１０のチャネルそれぞれから出力バッファーＡＭＰを通じて出力される。

【0100】

データ駆動部１１０で一つのチャネルに含まれた出力バッファーＡＭＰは、デマルチプレクサアレイ１１２を通じて隣り合ったデータライン１０２に連結され得る。デマルチプレクサアレイ１１２は表示パネル１００の基板上に直接形成されるか、データ駆動部１１０とともに一つのドライブＩＣに集積され得る。

【0101】

ゲート駆動部１２０はピクセルアレイＡＡのＴＦＴアレイとともに表示パネル１００上のベゼル領域（Ｂｅｚｅｌ、ＢＺ）上に直接形成されるＧＩＰ（Ｇａｔｅ ｉｎ ｐａｎｅｌ）回路で具現され得る。ゲート駆動部１２０はタイミングコントローラ１３０の制御下でゲート信号をゲートライン１０３に順次出力する。ゲート駆動部１２０はシフトレジスタ（Ｓｈｉｆｔ ｒｅｇｉｓｔｅｒ）を利用してゲート信号をシフトさせることによって、その信号をゲートライン１０３に順次供給することができる。

【0102】

ゲート信号はデータ電圧に同期されてデータが書き込まれるラインのピクセルを選択するためのスキャン信号と、データ電圧が充電されたピクセルの発光時間を定義するＥＭ信号を含むことができる。

【0103】

ゲート駆動部１２０はスキャン駆動部１２１、ＥＭ駆動部１２２、初期化駆動部１２３を含むことができる。

【0104】

スキャン駆動部１２１はタイミングコントローラ１３０からのスタートパルス（ｓｔａｒｔ ｐｕｌｓｅ）とシフトクロック（Ｓｈｉｆｔ ｃｌｏｃｋ）に応答してスキャン信号ＳＣＡＮを出力し、シフトクロックタイミングに合わせてスキャン信号ＳＣＡＮをシフトする。ＥＭ駆動部１２２はタイミングコントローラ１３０からのスタートパルスとシフトクロックに応答してＥＭ信号ＥＭを出力し、シフトクロックによりＥＭ信号ＥＭを順次シフトする。初期化駆動部１２３はタイミングコントローラ１３０からのスタートパルス（ｓｔａｒｔ ｐｕｌｓｅ）とシフトクロック（Ｓｈｉｆｔ ｃｌｏｃｋ）に応答して初期化信号ＩＮＩＴを出力し、シフトクロックタイミングに合わせて初期化信号ＩＮＩＴをシフトする。したがって、スキャン信号ＳＣＡＮ、ＥＭ信号ＥＭ、初期化信号ＩＮＩＴはピクセルラインＬ１～Ｌｎのゲートライン１０３に順次供給される。ベゼル（ｂｅｚｅｌ）がないモデルの場合に、ゲート駆動部１２０を構成するトランジスタのうち少なくとも一部とクロック配線がピクセルアレイＡＡ内に分散配置され得る。

【0105】

タイミングコントローラ１３０は図示していないホストシステムから入力映像のデジタルビデオデータ（ＤＡＴＡ）と、それと同期されるタイミング信号を受信する。タイミング信号は垂直同期信号Ｖｓｙｎｃ、水平同期信号Ｈｓｙｎｃ、メインクロックＣＬＫおよびデータイネーブル信号（Ｄａｔａ Ｅｎａｂｌｅ、ＤＥ）等を含む。データイネーブル信号ＤＥをカウントする方法で垂直期間と水平期間が分かるため、垂直同期信号Ｖｓｙｎｃと水平同期信号Ｈｓｙｎｃは省略され得る。データイネーブル信号ＤＥは１水平期間（１Ｈ）の周期を有する。

【0106】

ホストシステムはＴＶ（Ｔｅｌｅｖｉｓｉｏｎ）システム、セットトップボックス、ナビゲーションシステム、パーソナルコンピュータ（ＰＣ）、ホームシアターシステム、車両用システム、モバイル機器のシステムのうちいずれか一つであり得る。

【0107】

タイミングコントローラ１３０は入力フレーム周波数をｉ倍逓倍して、入力フレーム周波数Хｉ（ｉは０より大きい正の整数）Ｈｚのフレーム周波数で表示パネル駆動回路の動作タイミングを制御することができる。入力フレーム周波数はＮＴＳＣ（Ｎａｔｉｏｎａｌ Ｔｅｌｅｖｉｓｉｏｎ Ｓｔａｎｄａｒｄｓ Ｃｏｍｍｉｔｔｅｅ）方式で６０Ｈｚであり、ＰＡＬ（Ｐｈａｓｅ－Ａｌｔｅｒｎａｔｉｎｇ Ｌｉｎｅ）方式で５０Ｈｚである。

【0108】

タイミングコントローラ１３０はホストシステムから受信されたタイミング信号（Ｖｓｙｎｃ、Ｈｓｙｎｃ、ＤＥ）に基づいて、データ駆動部１１０の動作タイミングを制御するためのデータタイミング制御信号、デマルチプレクサアレイ１１２の動作タイミングを制御するためのＭＵＸ信号（ＭＵＸ１、ＭＵＸ２）、ゲート駆動部１２０の動作タイミングを制御するためのゲートタイミング制御信号を発生する。

【0109】

タイミングコントローラ１３０から出力されたゲートタイミング制御信号の電圧レベルは、図示していないレベルシフタ（Ｌｅｖｅｌ ｓｈｉｆｔｅｒ）を通じてゲートオン電圧ＶＧＨ、ＶＥＨとゲートオフ電圧ＶＧＬ、ＶＥＬに変換されてゲート駆動部１２０に供給され得る。すなわち、レベルシフタはゲートタイミング制御信号のローレベル電圧（ｌｏｗ ｌｅｖｅｌ ｖｏｌｔａｇｅ）をゲートロー電圧ＶＧＬ、ＶＥＬに変換し、ゲートタイミング制御信号のハイレバル電圧（ｈｉｇｈ ｌｅｖｅｌ ｖｏｌｔａｇｅ）をゲートハイ電圧ＶＧＨ、ＶＥＨに変換する。ゲートタイミング制御信号はスタートパルスとシフトクロックを含む。

【0110】

図１３および図１４を参照すると、本発明の実施例に係るピクセル回路は発光素子ＥＬ、発光素子ＥＬに電流を供給する駆動素子ＤＴ、駆動素子ＤＴに連結された電流パスをスイッチングする複数のスイッチ素子Ｍ０１、Ｍ０２、Ｍ０３、Ｍ０４、Ｍ０５、駆動素子ＤＴのゲート－ソース間電圧を貯蔵する第１キャパシタＣｓｔ、および第２キャパシタＣ２を含む。駆動素子ＤＴとスイッチ素子Ｍ０１、Ｍ０２、Ｍ０３、Ｍ０４、Ｍ０５はＮチャネルＯｘｉｄｅ ＴＦＴで具現され得る。

【0111】

発光素子ＥＬはデータ電圧Ｖｄａｔａにより変わる駆動素子ＤＴのゲート－ソース間電圧Ｖｇｓにより駆動素子ＤＴのチャネルを通じて印加される電流によって発光される。発光素子ＥＬはアノードとカソード間に形成された有機化合物層を含んだＯＬＥＤで具現され得る。有機化合物層は正孔注入層ＨＩＬ、正孔輸送層ＨＴＬ、発光層ＥＭＬ、電子輸送層ＥＴＬおよび電子注入層ＥＩＬ等を含むことができがこれに限定されない。発光素子ＥＬのアノードは第３ノードｎ３を通じて駆動素子ＤＴに連結され、発光素子ＥＬのカソードは低電位電源電圧ＥＶＳＳが印加される第２電源ライン４２に連結される。

【0112】

発光素子ＥＬとして利用されるＯＬＥＤは複数の発光層が積層されたタンデム（Ｔａｎｄｅｍ）構造であり得る。タンデム構造のＯＬＥＤはピクセルの輝度と寿命を向上させることができる。

【0113】

駆動素子ＤＴはゲート－ソース間電圧Ｖｇｓにより発光素子ＥＬに電流を供給して発光素子ＥＬを駆動する。駆動素子ＤＴは第１ノードｎ１に連結されたゲート、第１電源ラインに連結された第１電極（またはドレイン）、および第２ノードｎ２に連結された第２電極（またはソース）を含む。

【0114】

第１スイッチ素子Ｍ０１はＥＭ信号ＥＭのゲートオン電圧によりターン－オンされて駆動素子ＤＴの第２電極を発光素子ＥＬのアノード電極に連結する。第１スイッチ素子Ｍ０１はＥＭ信号が印加されるゲートラインに連結されたゲート、第２ノードｎ２に連結された第１電極、第３ノードｎ３に連結された第２電極を含む。

【0115】

第２スイッチ素子Ｍ０２はスキャン信号ＳＣＡＮのゲートオン電圧によりターン－オンされて第１ノードｎ１にデータ電圧ラインを連結してデータ電圧を印加する。第２スイッチ素子Ｍ０２はスキャン信号ＳＣＡＮが印加されるゲートラインに連結されたゲート、データ電圧が印加されるデータ電圧ラインに連結された第１電極、第１ノードｎ１に連結された第２電極を含む。

【0116】

第３スイッチ素子Ｍ０３はセンシング信号ＳＥＮＳＥのゲートオン電圧によりターン－オンされて第２ノードｎ２を基準電圧ラインに連結する。第３スイッチ素子Ｍ０３はセンシング信号が印加されるゲートラインに連結されたゲート、第２ノードｎ２に連結された第１電極、基準電圧Ｖｒｅｆが印加される基準電圧ラインに連結された第２電極を含む。

【0117】

第４スイッチ素子Ｍ０４は第１初期化信号ＩＮＩＴ１に応答して初期化電圧を印加する。この時、初期化電圧は初期化電圧ラインを通じて第１ノードに印加される。第４スイッチ素子Ｍ０４は第１初期化信号ＩＮＩＴ１が印加されるゲート、初期化電圧ラインに連結された第１電極、第１ノードｎ１に連結された第２電極を含む。

【0118】

第５スイッチ素子Ｍ０５は第２初期化信号ＩＮＩＴ２に応答してアノード電圧を印加する。この時、アノード電圧はアノード電圧ラインを通じて第３ノードに印加される。第５スイッチ素子Ｍ０５は第２初期化信号ＩＮＩＴ２が印加されるゲート、第３ノードｎ３に連結された第１電極、アノード電圧ラインに連結された第２電極を含む。

【0119】

第１キャパシタＣｓｔは第１ノードｎ１と第３ノードｎ３の間に連結される。第１キャパシタＣｓｔは駆動素子ＤＴのゲート－ソース間電圧Ｖｇｓを充電する。

【0120】

第２キャパシタＣ２は高電位電圧ラインと第２ノードの間に連結される。

【0121】

実施例に係るピクセル回路には、第１ゲート信号と第１ゲート信号の電位が反転した電位の第２ゲート信号が印加され得る。例えば、第１ゲート信号としてＥＭ信号ＥＭが形成されて第１スイッチ素子Ｍ０１のゲートに印加され、第２ゲート信号として第２初期化信号ＩＮＩＴ２が形成されて第５スイッチ素子Ｍ０５のゲートに印加されている。

【0122】

以上、添付された図面を参照して本発明の実施例をさらに詳細に説明したが、本発明は必ずしもこのような実施例に限定されるものではなく、本発明の技術思想を逸脱しない範囲内で多様に変形実施され得る。したがって、本発明に開示された実施例は本発明の技術思想を限定するためのものではなく説明するためのものであり、このような実施例によって本発明の技術思想の範囲が限定されるものではない。したがって、以上で記述した実施例はすべての面で例示的なものであり、限定的ではないものと理解されるべきである。本発明の保護範囲は特許請求の範囲によって解釈されるべきであり、それと同等な範囲内にあるすべての技術思想は本発明の権利範囲に含まれるものと解釈されるべきである。

【符号の説明】

【0123】

１００：表示パネル
１１０：データ駆動部
１２０：ゲート駆動部
１２０－１：回路部
１２０－２：第１出力部
１２０－３：第２出力部
１３０：タイミングコントローラ
１４０：電源部

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】