特許 7383164 センスアンプ、メモリ及び制御方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-11-09

(45)【発行日】2023-11-17

(54)【発明の名称】センスアンプ、メモリ及び制御方法

(51)【国際特許分類】

   G11C 7/06 20060101AFI20231110BHJP

   G11C 7/08 20060101ALI20231110BHJP

【ＦＩ】

G11C7/06 120

G11C7/08

【請求項の数】 12

(21)【出願番号】P 2022544414

(86)(22)【出願日】2021-07-21

(65)【公表番号】

(43)【公表日】2023-06-06

(86)【国際出願番号】 CN2021107522

(87)【国際公開番号】W WO2022198856

(87)【国際公開日】2022-09-29

【審査請求日】2022-07-21

(31)【優先権主張番号】202110313695.9

(32)【優先日】2021-03-24

(33)【優先権主張国・地域又は機関】CN

(73)【特許権者】

【識別番号】522246670

【氏名又は名称】チャンシン メモリー テクノロジーズ インコーポレイテッド

【氏名又は名称原語表記】ＣＨＡＮＧＸＩＮ ＭＥＭＯＲＹ ＴＥＣＨＮＯＬＯＧＩＥＳ，ＩＮＣ．

(74)【代理人】

【識別番号】110002952

【氏名又は名称】弁理士法人鷲田国際特許事務所

(72)【発明者】

【氏名】スー シン－チェン

【審査官】後藤 彰

(56)【参考文献】

【文献】米国特許出願公開第２０１６／００１２８６８（ＵＳ，Ａ１）

【文献】特開２００２－０２５２６８（ＪＰ，Ａ）

【文献】特開平０８－０６３９７８（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１７／００１８２９５（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ１１Ｃ ７／０６

Ｇ１１Ｃ ７／０８

(57)【特許請求の範囲】

【請求項1】

センスアンプであって、
前記センスアンプが増幅段階にあるとき、ビットラインとリファレンスビットラインとの間の電圧差を増幅するための増幅モジュールと、
前記増幅モジュールに接続されており、前記ビットラインと前記リファレンスビットラインとの間の定格補償電圧範囲に従って駆動パラメータを決定して、前記駆動パラメータに従って前記増幅モジュールに電源を供給し、オフセットキャンセル段階で前記ビットラインと前記リファレンスビットラインとの間の補償電圧を定格補償電圧まで調整するように前記増幅モジュールを制御するための制御可能な電源モジュールであって、前記定格補償電圧が前記定格補償電圧範囲内にある制御可能な電源モジュールと、を含み、
前記制御可能な電源モジュールは、
前記増幅モジュールの第１端に接続されており、前記増幅モジュールに電源を供給するための第１の制御可能な電源ユニットと、
前記増幅モジュールの第２端に接続されており、前記増幅モジュールに電源を供給するための第２の制御可能な電源ユニットと、
前記第１の制御可能な電源ユニットと前記第２の制御可能な電源ユニットとに接続されており、前記定格補償電圧範囲に従って前記駆動パラメータを決定して、前記駆動パラメータに従って前記増幅モジュールに電源を供給するように前記第１の制御可能な電源ユニットと前記第２の制御可能な電源ユニットとを制御するための制御ユニットと、を含み、
前記増幅モジュールには、
少なくとも１つのクロスカップリング増幅回路が含まれ、前記クロスカップリング増幅回路には、第１端、第２端、第３端及び第４端が設けられており、その第１端が前記第１の制御可能な電源ユニットの出力端に接続され、その第２端が前記第２の制御可能な電源ユニットの出力端に接続され、その第３端が前記ビットラインに接続され、その第４端が前記リファレンスビットラインに接続される、
センスアンプ。

【請求項2】

前記第１の制御可能な電源ユニットには、
Ｎ個の第１の制御可能な電流源が含まれ、各第１の制御可能な電流源には、制御端、第１端及び第２端が設けられており、その第１端が第１の給電端に接続され、その第２端が前記増幅モジュールの第１端に接続され、その制御端が前記制御ユニットに接続され、Ｎが正の整数である請求項１に記載のセンスアンプ。

【請求項3】

前記第２の制御可能な電源ユニットには、
Ｎ個の第２の制御可能な電流源が含まれ、各第２の制御可能な電流源には、制御端、第１端及び第２端が設けられており、その第１端が第２の給電端に接続され、その第２端が前記増幅モジュールの第２端に接続され、その制御端が前記制御ユニットに接続される、請求項２に記載のセンスアンプ。

【請求項4】

前記制御ユニットは、
前記定格補償電圧範囲に従って第１の駆動電流範囲と第２の駆動電流範囲とを決定するために使用され、
前記Ｎ個の第１の制御可能な電流源から少なくとも１つの第１の目標電流源を選択して、前記Ｎ個の第２の制御可能な電流源から少なくとも１つの第２の目標電流源を選択するために使用され、ここで、前記少なくとも１つの第１の目標電流源により提供される合計電流が前記第１の駆動電流範囲内にあり、前記少なくとも１つの第２の目標電流源により提供される合計電流が前記第２の駆動電流範囲内にあり、
前記第１の目標電流源の動作を制御するための第１の制御信号を生成して、前記第２の目標電流源の動作を制御するための第２の制御信号を生成することにより、前記第１の制御可能な電源ユニットが前記オフセットキャンセル段階で前記ビットラインと前記リファレンスビットラインとの電圧を調整するように前記増幅モジュールを制御し、前記第２の制御可能な電源ユニットが前記オフセットキャンセル段階で前記ビットラインと前記リファレンスビットラインとの電圧を調整するように前記増幅モジュールを制御するために使用される、請求項３に記載のセンスアンプ。

【請求項5】

第ｉ個の第１の制御可能な電流源の駆動電流が

【数1】

であり、第ｊ個の第２の制御可能な電流源の駆動電流が

【数2】

であり、

【数3】

が単位電流を表す、請求項３又は４に記載のセンスアンプ。

【請求項6】

前記第１の制御可能な電流源がＰ型トランジスタであり、前記第２の制御可能な電流源がＮ型トランジスタである、請求項３又は４に記載のセンスアンプ。

【請求項7】

前記クロスカップリング増幅回路は、第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、第４のトランジスタ、第１のスイッチ、第２のスイッチ、第３のスイッチ、及び第４のスイッチを含み、
前記第１のトランジスタの第１端が前記クロスカップリング増幅回路の第１端になり、前記第２のトランジスタの第２端が前記クロスカップリング増幅回路の第２端になり、前記第１のトランジスタの第２端が前記クロスカップリング増幅回路の第３端になり、前記第３のトランジスタの第２端が前記クロスカップリング増幅回路の第４端になっており、
前記第１のトランジスタの第２端が第２のトランジスタの第１端に接続され、前記第３のトランジスタの第２端が前記第４のトランジスタの第１端に接続され、前記第１のトランジスタの第１端が前記第３のトランジスタの第１端に接続され、前記第２のトランジスタの第２端が前記第４のトランジスタの第２端に接続され、
前記第１のトランジスタの制御端が前記第３のトランジスタの第２端に接続され、前記第２のトランジスタの制御端が前記第１のスイッチを介して前記第３のトランジスタの第２端に接続され、前記第２のトランジスタの制御端が前記第３のスイッチを介して前記第２のトランジスタの第１端に接続され、
前記第３のトランジスタの制御端が前記第１のトランジスタの第２端に接続され、前記第４のトランジスタの制御端が前記第２のスイッチを介して前記第１のトランジスタの第２端に接続され、前記第４のトランジスタの制御端が前記第４のスイッチを介して前記第４のトランジスタの第１端に接続される、請求項１に記載のセンスアンプ。

【請求項8】

前記第１のトランジスタ及び第３のトランジスタはＰ型トランジスタであり、前記第２のトランジスタ及び前記第４のトランジスタはＮ型トランジスタである、請求項７に記載のセンスアンプ。

【請求項9】

請求項１～８のいずれか１項に記載のセンスアンプと記憶ユニットとを含むメモリであって、
複数の前記記憶ユニットが第１の記憶アレイを構成し、複数の前記記憶ユニットが第２の記憶アレイを構成し、前記センスアンプが前記第１の記憶アレイと前記第２の記憶アレイとの間に位置し、前記センスアンプの第３端が前記第１の記憶アレイのビットラインに接続され、前記センスアンプの第４端が前記第２の記憶アレイのリファレンスビットラインに接続される、メモリ。

【請求項10】

センスアンプの制御方法であって、前記センスアンプは、増幅モジュールと制御可能な電源モジュールとを含み、前記方法は、
ビットラインとリファレンスビットラインとの間の定格補償電圧範囲を取得するステップと、
前記定格補償電圧範囲に従って駆動パラメータを決定するステップと、
前記駆動パラメータに従って増幅モジュールを制御するための制御信号を生成し、オフセットキャンセル段階で前記ビットラインと前記リファレンスビットラインとの間の補償電圧を定格補償電圧まで調整するように前記増幅モジュールを制御するステップであって、前記定格補償電圧が前記定格補償電圧範囲内にあるステップと、を含み、
前記制御可能な電源モジュールは、第１の制御可能な電源ユニットと第２の制御可能な電源ユニットとを含み、
前記増幅モジュールには、
少なくとも１つのクロスカップリング増幅回路が含まれ、前記クロスカップリング増幅回路には、第１端、第２端、第３端及び第４端が設けられており、その第１端が前記第１の制御可能な電源ユニットの出力端に接続され、その第２端が前記第２の制御可能な電源ユニットの出力端に接続され、その第３端が前記ビットラインに接続され、その第４端が前記リファレンスビットラインに接続される、
センスアンプの制御方法。

【請求項11】

前記定格補償電圧範囲に従って駆動パラメータを決定するステップは、
定格補償電圧範囲に従って第１の駆動電流範囲と第２の駆動電流範囲とを決定するステップを含む、請求項１０に記載の方法。

【請求項12】

前記第１の制御可能な電源ユニットには、Ｎ個の第１の制御可能な電流源が含まれ、前記第２の制御可能な電源ユニットには、Ｎ個の第２の制御可能な電流源が含まれ、前記駆動パラメータに従って増幅モジュールを制御するための制御信号を生成するステップは、
前記Ｎ個の第１の制御可能な電流源から少なくとも１つの第１の目標電流源を選択して、前記Ｎ個の第２の制御可能な電流源から少なくとも１つの第２の目標電流源を選択するステップであって、前記少なくとも１つの第１の目標電流源により提供される合計電流が前記第１の駆動電流範囲内にあり、前記少なくとも１つの第２の目標電流源により提供される合計電流が前記第２の駆動電流範囲内にあるステップと、
前記第１の目標電流源の動作を制御するための第１の制御信号を生成して、前記第２の目標電流源の動作を制御するための第２の制御信号を生成するステップと、を含む、請求項１１に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本願は、センスアンプ、メモリ及び制御方法に関するが、それらに限定されない。

【背景技術】

【0002】

携帯電話や、タブレットパソコン、パソコンなどの電子機器の普及につれて、半導体メモリ技術は飛躍的な発展を遂げた。

【0003】

センスアンプ（Ｓｅｎｓｅ Ａｍｐｌｉｆｉｅｒ，ＳＡと略称）は、半導体メモリの１つの重要な構成部分であり、その主な機能がビットライン上の小信号を増幅して、読み取り又は書き込み操作を実行することである。半導体メモリ線幅がやや小さくなると、半導体メモリ記憶セルの静電容量値は減少し、半導体メモリ内の回路のノイズはセンスアンプの検出分解能を大きく影響するため、半導体メモリ内には、オフセットキャンセルセンスアンプ(Ｏｆｆｓｅｔ Ｃａｎｃｅｌｌａｔｉｏｎ Ｓｅｎｓｅ Ａｍｐｌｉｆｉｅｒ，ＯＣＳＡと略称)が採用されている。

【0004】

しかしながら、ＯＣＳＡが導入された結果、外部読み取り回路が、ビットライン及びリファレンスビットラインに示されるデータを誤って読み取りやすい傾向がある。

【発明の概要】

【0005】

本願の実施例は、センスアンプを提供し、
センスアンプが増幅段階にあるとき、ビットラインとリファレンスビットラインとの間の電圧差を増幅するための増幅モジュールと、
増幅モジュールに接続されており、ビットラインとリファレンスビットラインとの間の定格補償電圧範囲に従って駆動パラメータを決定して、駆動パラメータに従って増幅モジュールに電源を供給し、オフセットキャンセル段階でビットラインとリファレンスビットラインとの間の補償電圧を定格補償電圧まで調整するように増幅モジュールを制御するための制御可能な電源モジュールであって、定格補償電圧が定格補償電圧範囲内にある制御可能な電源モジュールと、を含む。

【0006】

本願の実施例は、また、上記した本願の実施例に係るセンスアンプと記憶ユニットとを含むメモリを提供し、
複数の記憶ユニットが第１の記憶アレイを構成し、複数の記憶ユニットが第２の記憶アレイを構成し、センスアンプが第１の記憶アレイと第２の記憶アレイとの間に位置し、センスアンプの第３端が第１の記憶アレイのビットラインに接続され、センスアンプの第４端が第２の記憶アレイのリファレンスビットラインに接続される。

【0007】

本願の実施例は、さらに、センスアンプの制御方法を提供し、センスアンプは、増幅モジュールと制御可能な電源モジュールとを含み、前記方法は、
ビットラインとリファレンスビットラインとの間の定格補償電圧範囲を取得するステップと、
定格補償電圧範囲に従って駆動パラメータを決定するステップと、
駆動パラメータに従って増幅モジュールを制御するための制御信号を生成し、オフセットキャンセル段階でビットラインとリファレンスビットラインとの間の補償電圧を定格補償電圧まで調整するように増幅モジュールを制御するステップであって、定格補償電圧が定格補償電圧範囲内にあるステップと、を含む。

【図面の簡単な説明】

【0008】

【図1】本願の１つの実施例により提供されるメモリの回路構造概略図である。

【図2】本願の他の実施例により提供されるセンスアンプの回路構造概略図である。

【図3a】本願により提供されるビットライン電圧とリファレンスビットライン電圧との調整幅の比較概略図である。

【図3b】本願により提供されるビットライン電圧とリファレンスビットライン電圧との調整幅の比較概略図である。

【図3c】本願により提供されるビットライン電圧とリファレンスビットライン電圧との調整幅の比較概略図である。

【図4】本願の他の実施例により提供されるセンスアンプの回路構造概略図である。

【図5】本願の他の実施例により提供されるセンスアンプの回路構造概略図である。

【図6】本願の他の実施例により提供されるデータ読み取りのシーケンス図である。

【図7】本願の他の実施例により提供されるセンスアンプのオフセットキャンセル段階での等価回路図である。

【図8】本願の他の実施例により提供されるセンスアンプの制御方法のフローチャートである。

【発明を実施するための形態】

【0009】

本願の目的、技術案及び利点をより明瞭にするために、以下、本願に係る図面を参照しながら、本願における技術案を明瞭で、且つ完全に説明し、当然ながら、記載される実施例は本願の実施例の一部にすぎず、すべての実施例ではない。当業者が本願における実施例に基づいて創造的な労働なしに取得されたその他のすべての実施例は、いずれも本願の保護範囲に属する。

【0010】

図１に示すように、本願の１つの実施例は、メモリ１００を提供し、メモリ１００は、センスアンプ１０と複数の記憶ユニット２１とを含む。複数の記憶ユニット２１が第１の記憶アレイ２０を構成し、複数の記憶ユニット２１が第２の記憶アレイ３０を構成する。第１の記憶アレイ２０にある各記憶ユニット２１が第１の記憶アレイ２０のビットラインＢＬに接続され、第２の記憶アレイ３０にある各記憶ユニット２１が第２の記憶アレイ３０のビットラインＢＬに接続される。

【0011】

センスアンプ１０は、第１の記憶アレイ２０と第２の記憶アレイ３０との間に位置し、センスアンプ１０の第１端が第１の給電端に接続され、センスアンプ１０の第２端が第２の給電端に接続され、センスアンプ１０の第３端が第１の記憶アレイ２０のビットラインに接続され、センスアンプ１０の第４端が第２の記憶アレイ３０のビットラインに接続される。

【0012】

各記憶ユニット２１は、１ビットのデータを記憶するために使用され、第１の記憶アレイ２０のビットラインは、第１の記憶アレイ２０にある各記憶ユニット２１内に記憶されたデータにアクセスするために使用され、第２の記憶アレイ３０のビットラインは、第２の記憶アレイ３０にある各記憶ユニット２１内に記憶されたデータにアクセスするために使用される。センスアンプ１０は、各記憶ユニット２１に記憶されたデータを増幅して、第１の記憶アレイ２０のビットラインと第２の記憶アレイ３０のビットラインとに示す。センスアンプ１０は、また、データ読み取り操作を１回完了した後、記憶ユニット２１を読み取り操作前の状態に復元するために使用される。

【0013】

各記憶ユニット２１は、ストレージコンデンサＣとアクセストランジスタＴとを含み、ストレージコンデンサＣの第１端が固定電源、例えば、

【数1】

に接続され、ストレージコンデンサＣの第２端がアクセストランジスタＴの第１端に接続され、アクセストランジスタＴの第２端がビットラインに接続され、アクセストランジスタＴの制御端がワードラインに接続される。

【0014】

論理的１及び０は、ストレージコンデンサＣに記憶された電荷の多寡又はストレージコンデンサＣの両端の電圧差の大小で示される。アクセストランジスタＴは、ストレージコンデンサＣに記憶された情報の読み取り又は書き換えを許可又は禁止するかどうかを制御するために使用される。

【0015】

説明の便宜上、第１の記憶アレイ２０内にある１つの記憶ユニット２１におけるデータを読み取るとき、第１の記憶アレイ２０のビットラインは、ビットラインＢＬと呼ばれ、第２の記憶アレイ３０のビットラインは、リファレンスビットラインＢＬＢと呼ばれる。第２の記憶アレイ３０内にある１つの記憶ユニット２１におけるデータを読み取るとき、第２の記憶アレイ３０のビットラインは、ビットラインＢＬと呼ばれ、第１の記憶アレイ２０のビットラインＢＬは、リファレンスビットラインＢＬＢと呼ばれる。

【0016】

メモリ線幅が小さくなると、メモリ記憶セルの静電容量値も減少され、メモリ内の回路のノイズは、センスアンプの検出分解能を大きく影響するため、半導体メモリ内には、オフセットキャンセルセンスアンプが採用されている。

【0017】

オフセットキャンセルセンスアンプでは、増幅モジュールは、２つのＮ型トランジスタと２つのＰ型トランジスタとを含んでいる。２つのＰ型トランジスタは、クロスカップリング接続を保持している。アイドル段階及びオフセットキャンセル段階では、２つのＮトランジスタは、ダイオードを用いて接続されるが、その他の動作段階では、２つのＮ型トランジスタは、他の接続手段を用いて接続される。

【0018】

以下、第１の記憶アレイ２０にある１つの記憶ユニット２１からデータ「１」を読み取るプロセスについて説明する。データ読み取りプロセスとして、アイドル段階、オフセットキャンセル段階、プリチャージ段階、アクセス段階、増幅段階及び復元段階を含む。

【0019】

アイドル段階では、増幅モジュール内には、シングルクロスカップリング回路が形成されており、つまり、２つのＰ型トランジスタがクロスカップリングインバータを構成し、２つのＮ型トランジスタがいずれもダイオードを用いて接続され、充電電源を介してビットラインＢＬとリファレンスビットラインＢＬＢとに対して充電を行う。

【0020】

オフセットキャンセル段階では、増幅モジュール内には、シングルクロスカップリング回路が引き続き形成され、ダイオードを用いて接続された２つのトランジスタは、製造上の差異が存在するため、ビットラインＢＬとリファレンスビットラインＢＬＢとには、補償電圧が発生し、そして、当該補償電圧（オフセット電圧とも呼ばれる）は、ダイオードで接続されたトランジスタペア内のトランジスタ製造上の差異を相殺することができる。

【0021】

プリチャージ段階では、増幅モジュール内には、シングルクロスカップリング回路が構成され、つまり、そのうちの一方の２つのトランジスタがクロスカップリングインバータを構成し、他方の２つのトランジスタの制御端がフローティングのままであり、電源によりＮ型トランジスタとＰ型トランジスタとの接続点の電圧を調整し、接続点での補償電圧が保持される。

【0022】

アクセス段階では、増幅モジュール内には、ダブルクロスカップリング回路が構成され、つまり、２つのＰ型トランジスタがクロスカップリングインバータを構成し、２つのＮ型トランジスタもクロスカップリングインバータを構成し、それにより、Ｎ型トランジスタとＰ型トランジスタとの接続点でビットラインとリファレンスビットラインとの電圧が基準電圧まで調整され、ビットラインＢＬとリファレンスビットラインＢＬＢとには補償電圧が保持される。アクセスされる記憶ユニット２１に対応するワードライン内の信号を制御することにより、アクセスされる記憶ユニット２１内のアクセストランジスタＴが導通され、ストレージコンデンサＣがビットラインＢＬの電圧を上げて、その結果、ビットラインＢＬの電圧が基準電圧よりも高くなる。

【0023】

増幅段階では、ビットラインＢＬの電圧が基準電圧よりも高いため、センスアンプ１０はビットラインＢＬの電圧を上げて調整し、また、センスアンプはリファレンスビットラインＢＬＢの電圧を下げて調整し、ビットラインＢＬとファレンスビットラインＢＬＢとには補償電圧が保持されているため、増幅段階ではトランジスタペア内のトランジスタ製造上の差異を相殺することができ、これによりビットラインＢＬとリファレンスビットラインＢＬＢとの間の電圧差で、アクセスされる記憶ユニット２１におけるデータが「１」であることを反映することができる。

【0024】

復元段階では、センスアンプ１０は、ビットラインＢＬとリファレンスビットラインＢＬＢとの電圧を論理データ「１」に安定させ、さらに、ビットラインＢＬはストレージコンデンサＣを充電し、ストレージコンデンサＣの電荷は、一定時間充電した後、読み取り操作前の状態に復元する。列選択ライン内の信号を制御することにより、外部読み取り回路は、ビットラインＢＬとリファレンスビットラインＢＬＢとから、アクセスされる記憶ユニット２１内に記憶されたデータを読み取ることができる。

【0025】

しかしながら、オフセットキャンセル段階、プリチャージ段階及び増幅段階を経ると、外部読み取り回路は、ビットラインＢＬとリファレンスビットラインＢＬＢとに示されるデータを誤って読み取りやすい。

【0026】

本願は、上記問題を解決するために、センスアンプ、メモリ及び制御方法を提供する。本願の技術的構想は以下の通りである。センスアンプがオフセットキャンセル段階にあるとき、制御可能な電源モジュールから増幅モジュールへの給電パラメータが制御され、増幅モジュールにより、オフセットキャンセル段階にあるときのビットラインＢＬとリファレンスビットラインＢＬＢとの補償電圧の数値が制御され、それにより、補償電圧が定格電圧範囲内にあり、復元段階では外部読み取り回路はビットラインＢＬとリファレンスビットラインＢＬＢでのデータを正確に読み取ることができるよう確保される。

【0027】

図２に示すように、本願は、センスアンプ１０を提供し、当該センスアンプ１０は、増幅モジュール１０１と制御可能な電源モジュール１０２とを含み、増幅モジュール１０１と制御可能な電源モジュール１０２とが接続される。

【0028】

増幅モジュール１０１は、センスアンプ１０が増幅段階にあるとき、ビットラインＢＬとリファレンスビットラインＢＬＢとの間の電圧差を増幅するために使用される。制御可能な電源モジュール１０２は、ビットラインＢＬとリファレンスビットラインＢＬＢとの間の定格補償電圧範囲に従って駆動パラメータを決定して、駆動パラメータに従って増幅モジュール１０１に電源を供給するために使用される。

【0029】

増幅モジュール１０１は、制御可能な電源モジュール１０２の制御下で、オフセットキャンセル段階でビットラインＢＬとリファレンスビットラインＢＬＢとの間の補償電圧（オフセット電圧とも呼ばれる）を定格補償電圧まで調整する。ここで、定格補償電圧が定格補償電圧範囲内にある。ここで、補償電圧とは、オフセットキャンセル段階では、ビットライン電圧とリファレンスビットライン電圧との間の電圧差のことである。例えば、ビットラインＢＬ上の電圧からリファレンスビットラインＢＬＢ上の電圧を引いたものが補償電圧に等しいか、または、リファレンスビットラインＢＬＢ上の電圧からビットラインＢＬ上の電圧を引いたものが補償電圧に等しい。

【0030】

記憶ユニット内のデータを読み取るプロセスでは、ビットラインＢＬとリファレンスビットラインＢＬＢでの補償電圧の大きさがデータ読み取りの正確さに影響を与える。ビットラインＢＬとリファレンスビットラインＢＬＢでの補償電圧が大きすぎる場合、補償電圧が干渉要素となり、ビットラインＢＬとリファレンスビットラインＢＬＢとには、記憶ユニットにおける論理データが正確に示されることができなくなるが、補償電圧が小さすぎる場合、素子製造上の差異によるオフセットを補償することができず、素子製造上の差異が依然としてビットラインＢＬとリファレンスビットラインＢＬＢでの電圧オフセットを引き起こし、その結果、ビットラインＢＬとリファレンスビットラインＢＬＢとには、記憶ユニットにおける論理データが正確に示されることができなくなる。

【0031】

制御可能な電源モジュール１０２は、その駆動能力によってオフセットキャンセル段階でのビットラインＢＬとリファレンスビットラインＢＬＢでの補償電圧の数値が影響される。図３ａ及び図３ｂに示すように、センスアンプの第１端

【数2】

と第２端

【数3】

との電圧調整能力が強すぎる場合、ビットラインＢＬとリファレンスビットラインＢＬＢでの補償電圧Ｖｏｓの数値が大きくなりすぎるため、外部読み取り回路は、ビットラインＢＬとリファレンスビットラインＢＬＢでのデータを読み取るとき、常に論理データ「１」又は論理「０」を読み取る。

【0032】

図３ｃに示すように、本実施例では、センスアンプ設計段階では、シミュレーションによって定格補償電圧範囲を取得することができ、センスアンプ製造段階では、テストによって定格補償電圧範囲を取得することができる。ビットラインＢＬとリファレンスビットラインＢＬＢとの間の定格補償電圧範囲に従って駆動パラメータを決定して、駆動パラメータに従って増幅モジュール１０１に電源を供給し、増幅モジュール１０１は、制御可能な電源モジュール１０２の制御下で、オフセットキャンセル段階でビットラインＢＬとリファレンスビットラインＢＬＢとの間の補償電圧Ｖｏｓを定格補償電圧まで調整する。

【0033】

ここで、定格補償電圧が定格補償電圧範囲内にあり、プリチャージ段階、アクセス段階及び増幅段階を経ると、素子製造上の差異によるビットラインＢＬとリファレンスビットラインＢＬＢでの電圧オフセットは、定格補償電圧によって消去又は部分的に相殺され、かつ、補償電圧も干渉要素として導入されることがなくなり、ビットラインＢＬとリファレンスビットラインＢＬＢとには、記憶ユニットにおける論理データが正確に示されることができる。

【0034】

上記技術案において、制御可能な電源モジュールは、定格補償電圧範囲に従って駆動パラメータを決定して、駆動パラメータに従って増幅モジュールに給電し、オフセットキャンセル段階でビットラインＢＬとリファレンスビットラインＢＬＢとの間の補償電圧を定格補償電圧まで調整するように増幅モジュールを制御することができ、素子製造上の差異によるビットラインＢＬとリファレンスビットラインＢＬＢでの電圧オフセットは、定格補償電圧によって消去又は部分的に相殺され、かつ、補償電圧も干渉要素として導入されることがなくなり、ビットラインＢＬとリファレンスビットラインＢＬＢとには、記憶ユニットにおける論理データが正確に示されることができ、外部読み取り回路は、ビットラインＢＬとリファレンスビットラインＢＬＢでのデータを正確に読み取ることができる。

【0035】

図４に示すように、本願は、センスアンプを提供し、当該センスアンプ１０は、増幅モジュール１０１と制御可能な電源モジュール１０２とを含み、増幅モジュール１０１と制御可能な電源モジュール１０２とが接続される。

【0036】

ここで、制御可能な電源モジュール１０２は、第１の制御可能な電源ユニット１０２１、第２の制御可能な電源ユニット１０２２及び制御ユニット１０２５を含み、増幅モジュール１０１には、第１端、第２端、第３端及び第４端が設けられている。

【0037】

第１の制御可能な電源ユニット１０２１の出力端が増幅モジュール１０１の第１端に接続され、第２の制御可能な電源ユニット１０２２の出力端が増幅モジュール１０１の第２端に接続され、制御ユニット１０２５が第１の制御可能な電源ユニット１０２１の制御端に接続され、制御ユニット１０２５はまた、第２の制御可能な電源ユニット１０２２の制御端に接続される。

【0038】

第１の制御可能な電源ユニット１０２１及び第２の制御可能な電源ユニット１０２２は、いずれも増幅モジュール１０１に電源を供給するために使用され、制御ユニット１０２５は、ビットラインＢＬとリファレンスビットラインＢＬＢとの間の定格補償電圧範囲に従って駆動パラメータを決定して、駆動パラメータに従って増幅モジュール１０１に電源を供給するように第１の制御可能な電流源１０２３と第２の制御可能な電流源１０２４とを制御する。

【0039】

増幅モジュールは、第１の制御可能な電源ユニット１０２１と第２の制御可能な電源ユニット１０２２との制御下で、オフセットキャンセル段階でビットラインＢＬとリファレンスビットラインＢＬＢとの間の補償電圧を定格補償電圧まで調整する。ここで、定格補償電圧が定格補償電圧範囲内にある。

【0040】

ビットラインＢＬとリファレンスビットラインＢＬＢとの間の定格補償電圧範囲に従って駆動パラメータを決定して、駆動パラメータに従って増幅モジュールに電源を供給することにより、増幅モジュールは、制御可能な電源モジュールの制御下で、オフセットキャンセル段階でビットラインＢＬとリファレンスビットラインＢＬＢとの間の補償電圧を定格補償電圧まで調整する。

【0041】

ここで、定格補償電圧が定格補償電圧範囲内にあり、オフセットキャンセル段階、プリチャージ段階、アクセス段階及び増幅段階を経ると、素子製造上の差異によるビットラインＢＬとリファレンスビットラインＢＬＢでの電圧オフセットは、定格補償電圧によって消去又は部分的に相殺され、かつ、補償電圧も干渉要素として導入されることがなくなり、ビットラインＢＬとリファレンスビットラインＢＬＢとには、記憶ユニットにおける論理データが正確に示されることができる。

【0042】

他の実施例では、第１の制御可能な電源ユニット１０２１は、Ｎ個の第１の制御可能な電流源１０２３を含む。各第１の制御可能な電流源１０２３には、制御端、第１端及び第２端が設けられている。各第１の制御可能な電流源１０２３の第２端が第１の制御可能な電源ユニット１０２１の出力端になり、各第１の制御可能な電流源１０２３の制御端が第１の制御可能な電源ユニット１０２１の制御端になっている。第１の制御可能な電流源１０２３の第１端が第１の給電端に接続され、第１の制御可能な電流源１０２３の第２端が増幅モジュール１０１の第１端に接続される。第１の制御可能な電流源１０２３の制御端が制御ユニット１０２５に接続され、Ｎが正の整数である。

【0043】

第２の制御可能な電源ユニット１０２２は、Ｎ個の第２の制御可能な電流源１０２４を含み、第２の制御可能な電流源１０２４には、制御端、第１端及び第２端が設けられている。各第２の制御可能な電流源１０２４の第２端が第２の制御可能な電源ユニット１０２２の出力端になり、各第２の制御可能な電流源１０２４の制御端が第２の制御可能な電源ユニット１０２２の制御端になっている。第２の制御可能な電流源１０２４の第１端が第２の給電端に接続され、第２の制御可能な電流源１０２４の第２端が増幅モジュール１０１の第２端に接続される。第２の制御可能な電流源１０２４の制御端が制御ユニット１０２５に接続される。

【0044】

制御ユニットは、定格補償電圧範囲に従って第１の駆動電流範囲と第２の駆動電流範囲とを決定し、Ｎ個の第１の制御可能な電流源から少なくとも１つの第１の目標電流源を選択し、Ｎ個の第２の制御可能な電流源から少なくとも１つの第２の目標電流源を選択するために使用される。ここで、少なくとも１つの第１の目標電流源により提供される合計電流が第１の駆動電流範囲内にあり、少なくとも１つの第２の目標電流源により提供される合計電流が第２の駆動電流範囲内にある。制御ユニットは、さらに、第１の目標電流源の動作を制御するための第１の制御信号を生成し、第２の目標電流源の動作を制御するための第２の制御信号を生成することにより、第１の制御可能な電源ユニットは、オフセットキャンセル段階でビットラインＢＬとリファレンスビットラインＢＬＢとの電圧を調整するように増幅モジュールを制御し、第２の制御可能な電源ユニットは、オフセットキャンセル段階でビットラインＢＬとリファレンスビットラインＢＬＢとの電圧を調整するように増幅モジュールを制御し、それによって、オフセットキャンセル段階でビットラインＢＬとリファレンスビットラインＢＬＢとの間の補償電圧は定格補償電圧まで調整される。

【0045】

他の実施例では、第ｉ個の第１の制御可能な電流源１０２３により提供される駆動電流が

【数4】

で、第ｊ個の第２の制御可能な電流源１０２４により提供される駆動電流が

【数5】

で、

【数6】

が単位電流を表す。Ｎ個の第１の制御可能な電流源１０２３及びＮ個の第２の制御可能な電流源１０２４の両方とも、

【数7】

個のレベルの駆動電流を供給することができ、単位電流の範囲値を調整することにより、増幅モジュール１０１がビットライン電圧とリファレンスビットライン電圧とを調整するレートは精確に調整されることができ、さらに、ビットライン電圧とリファレンスビットライン電圧との調整範囲値は制御され、オフセットキャンセル段階では、ビットラインＢＬとリファレンスビットラインＢＬＢとの間の補償電圧が定格補償電圧範囲内にあるように精確に制御される。

【0046】

上記実施例では、第１の制御可能な電流源と第２の制御可能な電流源との動作状態を制御することにより、第１の制御可能な電源ユニットと第２の制御可能な電源ユニットとの駆動パラメータを制御し、増幅モジュールがビットラインＢＬとリファレンスビットライン電圧とを調整するレートを制御し、さらに、ビットライン電圧とリファレンスビットライン電圧との調整範囲を制御し、その結果、オフセットキャンセル段階でビットラインＢＬとリファレンスビットラインＢＬＢとの間の補償電圧を定格補償電圧まで調整するように増幅モジュールを制御し、素子製造上の差異によるビットラインＢＬとリファレンスビットラインＢＬＢとの電圧オフセットは、定格補償電圧によって消去又は部分的に相殺され、かつ、補償電圧も干渉要素として導入されることがなくなり、ビットラインＢＬとリファレンスビットラインＢＬＢとには、記憶ユニットにおける論理データが正確に示されることができ、外部読み取り回路は、ビットラインＢＬとリファレンスビットラインＢＬＢでのデータを正確に読み取ることができる。

【0047】

図５に示すように、本願の実施例は、センスアンプ１０を提供し、センスアンプ１０は、増幅モジュール１０１と制御可能な電源モジュール１０２とを含み、増幅モジュール１０１と制御可能な電源モジュール１０２とが接続される。

【0048】

増幅モジュール１０１は、少なくとも１つのクロスカップリング増幅回路を含み、各クロスカップリング増幅回路には、第１端、第２端、第３端及び第４端が設けられており、クロスカップリング増幅回路の第１端が第１の制御可能な電源ユニット１０２１の出力端に接続され、クロスカップリング増幅回路の第２端が第２の制御可能な電源ユニット１０２２の出力端に接続され、クロスカップリング増幅回路の第３端がビットラインＢＬに接続され、クロスカップリング増幅回路の第４端がリファレンスビットラインＢＬＢに接続される。

【0049】

ここで、クロスカップリング増幅回路は、オフセットキャンセル機能付きのシングルクロスカップリング増幅回路であり、クロスカップリング回路は、具体的に、第１のトランジスタＴ１、第２のトランジスタＴ２、第３のトランジスタＴ３、第４のトランジスタＴ４、第１のスイッチＫ１、第２のスイッチＫ２、第３のスイッチＫ３、及び第４のスイッチＫ４を含む。

【0050】

第１のトランジスタＴ１の第１端がクロスカップリング増幅回路の第１端になり、第２のトランジスタＴ２の第２端がクロスカップリング増幅回路の第２端になり、第１のトランジスタＴ１の第２端がクロスカップリング増幅回路の第３端になり、第３のトランジスタＴ３の第２端がクロスカップリング増幅回路の第４端になっている。

【0051】

第１のトランジスタＴ１の第２端が第２のトランジスタＴ２の第１端に接続され、第３のトランジスタＴ３の第２端が第４のトランジスタＴ４の第１端に接続され、第１のトランジスタＴ１の第１端が第３のトランジスタＴ３の第１端に接続され、第２のトランジスタＴ２の第２端が第４のトランジスタＴ４の第２端に接続される。

【0052】

第１のトランジスタＴ１の制御端が第３のトランジスタＴ３の第２端に接続され、第２のトランジスタＴ２の制御端が第１のスイッチＫ１を介して第３のトランジスタＴ３の第２端に接続され、第２のトランジスタＴ２の制御端が第３のスイッチＫ３を介して第２のトランジスタＴ２の第１端に接続される。

【0053】

第３のトランジスタＴ３の制御端が第１のトランジスタＴ１の第２端に接続され、第４のトランジスタＴ４の制御端が第２のスイッチＫ２を介して第１のトランジスタＴ１の第２端に接続され、第４のトランジスタＴ４の制御端が第４のスイッチＫ４を介して第４のトランジスタＴ４の第１端に接続される。

【0054】

ここで、第１のトランジスタＴ１と第３のトランジスタＴ３はＰ型トランジスタであり、第２のトランジスタＴ２と第４のトランジスタＴ４はＮ型トランジスタである。

【0055】

制御可能な電源モジュール１０２は、第１の制御可能な電源ユニット１０２１と第２の制御可能な電源ユニット１０２２とを含み、第１の制御可能な電源ユニット１０２１は、Ｎ個の第１の制御可能な電流源１０２３を含み、第２の制御可能な電源ユニット１０２２は、Ｎ個の第２の制御可能な電流源１０２４を含む。ここで、第１の制御可能な電流源１０２３がＰ型トランジスタであり、第２の制御可能な電流源１０２４がＮ型トランジスタである。

【0056】

以下、第１の記憶アレイ２０のうちの１つの記憶ユニット２１からデータ「１」を読み取る過程について説明する。説明の便宜上、第１のトランジスタＴ１の第２端と第２のトランジスタＴ２の第１端との間の接続線は、第１の記憶アレイ２０の内ビットラインｎＢＬと呼ばれ、第３のトランジスタＴ３の第２端と第４のトランジスタＴ４の第１端との間の接続線は、第１の記憶アレイ２０の内リファレンスビットラインｎＢＬＢと呼ばれる。

【0057】

図６に示すように、データ読み取りには、アイドル段階、オフセットキャンセル段階、プリチャージ段階、アクセス段階、増幅段階及び復元段階が含まれる。

【0058】

アイドル段階では、第１のスイッチＫ１から第４のスイッチＫ４が導通される。第２のトランジスタＴ２の制御端が第３のトランジスタＴ３の第２端に接続され、第２のトランジスタＴ２の制御端がその第１端に接続され、第４のトランジスタＴ４の制御端が第１のトランジスタＴ１の第２端に接続され、第４のトランジスタＴ４の制御端がその第１端に接続される。充電スイッチＣＫ１とＣＫ２とは導通され、充電電源を介して内ビットラインｎＢＬと内リファレンスビットラインｎＢＬＢとを充電する。このとき、１つの実施例では、ビットラインＢＬ、リファレンスビットラインＢＬＢ、内ビットラインｎＢＬ、及び内リファレンスビットラインｎＢＬＢは、いずれも

【数8】

まで充電される。

【0059】

オフセットキャンセル段階では、第１のスイッチＫ１と第２のスイッチＫ２とが切断され、第３のスイッチＫ３と第４のスイッチＫ４とが切断されるままである。図７に示すように、第２のトランジスタＴ２の第１端が制御端に接続され、第４のトランジスタＴ４の第１端が制御端に接続され、２つのＮ型トランジスタは、いずれもダイオードを用いて接続されており、２つのＰ型トランジスタがクロスカップリングインバータを構成する。ダイオードを用いて接続された２つのトランジスタは、製造上の差異が存在するため、ビットラインＢＬとリファレンスビットラインＢＬＢとには、補償電圧が発生し、そして、当該補償電圧は、Ｎ型トランジスタペア内のトランジスタ製造上の差異を相殺することができる。Ｎ１１、Ｎ１２及びＮ１３のうちの少なくとも１つのＮ型トランジスタは図に示す波形に従って制御され、Ｎ２１、Ｎ２２及びＮ２３のうちの少なくとも１つのＮ型トランジスタは図に示す波形に従って制御され、第１の制御可能な電源ユニット１０２１と第２の制御可能な電源ユニット１０２２との駆動パラメータは制御されることができ、それによって、クロスカップリング増幅回路がオフセットキャンセル段階でビットラインＢＬとリファレンスビットライン電圧との調整範囲値は制御され、さらに、ビットラインＢＬとリファレンスビットラインＢＬＢとの間の補償電圧は定格補償電圧まで調整される。

【0060】

プリチャージ段階では、第１のスイッチＫ１から第４のスイッチＫ４がいずれも切断される。つまり、一方の２つのＮ型トランジスタがクロスカップリングインバータを構成し、他方の２つのトランジスタの制御端がフローティングのままであり、第１の記憶アレイ２０の内ビットラインｎＢＬの電圧と内リファレンスビットラインｎＢＬＢの電圧とは、いずれも基準電圧まで上げて調整され、基準電圧がストレージコンデンサＣに接続されている固定電源の電圧である。１つの実施例では、固定電源の電圧が

【数9】

である。

【0061】

アクセス段階では、第１のスイッチＫ１と第２のスイッチＫ２とが導通され、第３のスイッチＫ３と第４のスイッチＫ４とが依然として切断されるままである。増幅モジュール内には、ダブルクロスカップリング回路が構成されており、つまり、一方の２つのトランジスタがクロスカップリングインバータを構成し、他方の２つのトランジスタもクロスカップリングインバータを構成する。内ビットラインｎＢＬにより、ビットライン電圧が調整され、内リファレンスビットラインｎＢＬＢにより、リファレンスビットライン電圧が調整され、ビットラインＢＬとリファレンスビットラインＢＬＢとには、補償電圧が保持されたままである。例えば、オフセットキャンセル段階では、ビットラインＢＬでの電圧がリファレンスビットラインＢＬＢの電圧よりも高く、その差の値が補償電圧Ｖｏｓである。アクセス段階では、ビットラインＢＬでの電圧が依然としてリファレンスビットラインＢＬＢの電圧よりも高く、その差の値も補償電圧Ｖｏｓであり、Ｔ２とＴ４とのしきい値電圧間のオフセットがＶｏｓである場合、または、Ｔ１とＴ３とのしきい値電圧間のオフセットがＶｏｓである場合、または、Ｔ２、Ｔ１、Ｔ４、及びＴ３によって生成されるしきい値電圧のオフセットがＶｏｓである場合、当該アクセス段階では、Ｖｏｓのセンスアンプに対する影響がなくなるか、少なくとも弱められる。

【0062】

アクセスされる記憶ユニット２１に対応するワードライン内の信号を制御することにより、アクセスされる記憶ユニット２１内のアクセストランジスタＴが導通され、ストレージコンデンサＣがビットラインＢＬの電圧を増加させ、その結果、ビットラインの電圧が基準電圧よりも高くなる。

【0063】

増幅段階では、第１のスイッチＫ１と第２のスイッチＫ２とが導通されるままであり、第３のスイッチＫ３と第４のスイッチＫ４とが切断されるままである。Ｎ１１、Ｎ１２及びＮ１３のうちの少なくとも１つのＰ型トランジスタは図に示す波形に従って制御され、Ｎ２１、Ｎ２２及びＮ２３のうちの少なくとも１つのＮ型トランジスタは図に示す波形に従って制御され、第１の制御可能な電源ユニット１０２１と第２の制御可能な電源ユニット１０２２との駆動パラメータが制御されることができ、クロスカップリング増幅回路が増幅段階でビットラインＢＬとリファレンスビットライン電圧との調整範囲値は制御される。ビットラインＢＬの電圧が基準電圧よりも高くなるため、センスアンプ１０はビットラインＢＬの電圧を上げて調整し、また、センスアンプはリファレンスビットラインＢＬＢの電圧を下げて調整する。ビットラインＢＬとリファレンスビットラインＢＬＢとには、補償電圧が保持されているため、増幅段階では、センスアンプ内のＮ型トランジスタの製造上の差異が相殺され、その結果、ビットラインＢＬとリファレンスビットラインＢＬＢとの間の電圧差で、アクセスされる記憶ユニット２１におけるデータが「１」であることを反映することができる。

【0064】

復元段階では、センスアンプ１０は、ビットラインＢＬとリファレンスビットラインＢＬＢとの電圧を論理データ「１」に安定させ、さらに、ビットラインＢＬはさらにストレージコンデンサＣを充電し、ストレージコンデンサＣの電荷は、一定時間充電した後、読み取り操作前の状態に復元される。さらに列選択ライン内の信号を制御することにより、外部読み取り回路は、ビットラインＢＬとリファレンスビットラインＢＬＢとから、アクセスされる記憶ユニット２１内に記憶されたデータを読み取ることができる。

【0065】

他の実施例では、第１の制御可能な電源ユニット１０２１には、第ｉ個のＰ型トランジスタにより提供可能な駆動電流が

【数10】

であり、第２の制御可能な電源ユニット１０２２には、第ｊ個のＮ型トランジスタにより提供可能な駆動電流が

【数11】

であり、

【数12】

が単位電流を表す。第１の制御可能な電源ユニット１０２１と第２の制御可能な電源ユニット１０２２とは、

【数13】

個のレベルの駆動電流を供給することができ、

【数14】

個のレベルの補償電圧を取得できる。

【0066】

以下、具体例を参照しながら、制御可能な電源モジュール１０２により提供可能な駆動電流のレベルについて説明する。第１の制御可能な電源ユニット１０２１は、３つのＰ型トランジスタを含み、第１個のＰ型トランジスタにより提供可能な駆動電流が

【数15】

であり、第２個のＰ型トランジスタにより提供可能な駆動電流が

【数16】

であり、第３個のＰ型トランジスタにより提供可能な駆動電流が

【数17】

である。第２の制御可能な電源ユニット１０２２は、３つのＮ型トランジスタを含み、第１個のＮ型トランジスタにより提供可能な駆動電流が

【数18】

であり、第２個のＮ型トランジスタにより提供可能な駆動電流が

【数19】

であり、第３個のＮ型トランジスタにより提供可能な駆動電流が

【数20】

である。

【0067】

制御可能な電源モジュール１０２は、７個のレベルの駆動電流を供給することができ、各レベルでのＮ型トランジスタとＰ型トランジスタとの制御信号は、以下の表１及び表２に示される。ここで、「１」が高レベル制御信号を表し、「０」が低レベル制御信号を表す。

【0068】

【表1】

【0069】

【表2】

【0070】

上記技術案において、Ｐ型トランジスタの導通状態とＮ型トランジスタの導通状態を制御することにより、制御可能な電源モジュールから増幅モジュールに提供された駆動電流のレベルを制御することにより、増幅モジュールがオフセットキャンセル段階でビットライン電圧とリファレンスビットライン電圧との調整範囲値は制御され、オフセットキャンセル段階でビットラインＢＬとリファレンスビットラインＢＬＢとの間の補償電圧を定格補償電圧まで調整するように増幅モジュールを制御し、その結果、素子製造上の差異によるビットラインＢＬとリファレンスビットラインＢＬＢとの電圧オフセットは、定格補償電圧によって消去又は部分的に相殺され、かつ、補償電圧も干渉要素として導入されることがなくなり、ビットラインＢＬとリファレンスビットラインＢＬＢとには、記憶ユニットにおける論理データが正確に示されることができ、外部読み取り回路は、ビットラインＢＬとリファレンスビットラインＢＬＢでのデータを正確に読み取ることができる。

【0071】

図８に示すように、本願は、センスアンプの制御方法を提供し、センスアンプの構造については上記実施例で詳細に説明したため、ここで繰り返して説明しない。当該制御方法は、具体的に、以下のステップを含む。

【0072】

Ｓ１００１において、ビットラインとリファレンスビットラインとの間の定格補償電圧範囲を取得する。

【0073】

ここで、センスアンプ設計段階では、シミュレーションによって定格補償電圧範囲を取得することができ、センスアンプ製造段階では、テストによって定格補償電圧範囲を取得することができ、ビットラインとリファレンスビットラインとの間の補償電圧が当該定格補償電圧範囲内にあると、ビットラインとリファレンスビットラインでのデータを正確に読み取ることができる。つまり、素子製造上の差異によるビットラインとリファレンスビットラインでの電圧オフセットは、定格補償電圧によって消去又は部分的に相殺され、かつ、補償電圧も干渉要素として導入されることがなくなり、ビットラインとリファレンスビットラインとには、記憶ユニットにおける論理データが正確に示されることができ、外部読み取り回路はビットラインとリファレンスビットラインでのデータを正確に読み取ることができる。

【0074】

Ｓ１００２において、定格補償電圧範囲に従って駆動パラメータを決定する。

【0075】

ここで、センスアンプをテストして、ビットラインとリファレンスビットラインとの間の補償電圧と、制御可能な電源モジュールの駆動パラメータと、の間のマッピング関係を取得し、その後、マッピング関係及び定格補償電圧範囲に従って制御可能な電源モジュールの駆動パラメータを決定する。

【0076】

Ｓ１００３において、駆動パラメータに従って増幅モジュールを制御するための制御信号を生成する。

【0077】

ここで、制御可能な電源モジュールの駆動パラメータを取得した後、駆動パラメータに従って制御信号を生成し、駆動パラメータに従って増幅モジュールに給電するように制御可能な電源モジュールを制御し、それによって、オフセットキャンセル段階でビットラインとリファレンスビットラインとの間の補償電圧を定格補償電圧まで調整するように増幅モジュールを制御する。ここで、定格補償電圧が定格補償電圧範囲内にある。

【0078】

上記技術案において、制御可能な電源モジュールは定格補償電圧範囲に従って駆動パラメータを決定して、駆動パラメータに従って増幅モジュールに給電し、オフセットキャンセル段階でビットラインとリファレンスビットラインとの間の補償電圧を定格補償電圧まで調整するように増幅モジュールを制御することができ、素子製造上の差異によるビットラインとリファレンスビットラインとの電圧オフセットは、定格補償電圧によって消去又は部分的に相殺され、かつ、補償電圧も干渉要素として導入されることがなくなり、ビットラインとリファレンスビットラインとには、記憶ユニットにおける論理データが正確に示されることができ、外部読み取り回路は、ビットラインとリファレンスビットラインでのデータを正確に読み取ることができる。

【0079】

本願は、他のセンスアンプの制御方法も提供し、センスアンプの構造については上記実施例で詳細に説明したため、ここで繰り返して説明しない。当該制御方法は、具体的に、以下のステップを含む。

【0080】

Ｓ２００１において、ビットラインとリファレンスビットラインとの間の定格補償電圧範囲を取得する。

【0081】

ここで、当該ステップは、上記実施例で詳細に説明したため、ここで繰り返して説明しない。

【0082】

Ｓ２００２において、定格補償電圧範囲に従って第１の駆動電流範囲と第２の駆動電流範囲とを決定する。

【0083】

ここで、センスアンプをテストして、ビットラインとリファレンスビットラインとの間の補償電圧と、第１の制御可能な電源ユニットと第２の制御可能な電源ユニットとの駆動電流と、の間のマッピング関係を取得し、その後、マッピング関係及び定格補償電圧範囲に従って第１の制御可能な電源モジュールの第１の駆動電流範囲と第２の制御可能な電源モジュールの第２の駆動電流範囲とを決定する。

【0084】

Ｓ２００３において、駆動パラメータに従って増幅モジュールを制御するための制御信号を生成する。

【0085】

ここで、第１の駆動電流範囲を決定した後、Ｎ個の第１の制御可能な電流源から少なくとも１つの第１の目標電流源を選択し、少なくとも１つの第１の目標電流源により提供される合計電流が第１の駆動電流範囲内にあるように確保する。また、第２の駆動電流範囲を決定した後、Ｎ個の第２の制御可能な電流源から少なくとも１つの第２の目標電流源を選択し、少なくとも１つの第２の目標電流源により提供される合計電流が第２の駆動電流範囲内にあるように確保する。そして、第１の目標電流源の動作を制御するための第１の制御信号を生成し、第２の目標電流源の動作を制御するための第２の制御信号を生成し、第１の制御可能な電源ユニット及び第２の制御可能な電源ユニットにより、オフセットキャンセル段階でビットラインとリファレンスビットラインとの間の補償電圧を定格補償電圧まで調整するように増幅モジュールを制御する。ここで、定格補償電圧が定格補償電圧範囲内にある。

【0086】

上記実施例では、第１の制御可能な電流源と第２の制御可能な電流源との動作状態を制御して、制御可能な電源モジュールから増幅モジュールに提供された駆動電流のレベルを制御することにより、増幅モジュールがオフセットキャンセル段階でビットライン電圧とリファレンスビットライン電圧との調整範囲値は制御され、オフセットキャンセル段階でビットラインとリファレンスビットラインとの間の補償電圧を定格補償電圧まで調整するように増幅モジュールを制御することができ、その結果、素子製造上の差異によるビットラインとリファレンスビットラインでの電圧オフセットは、定格補償電圧によって消去又は部分的に消去され、かつ、補償電圧も干渉要素として導入されることがなくなり、ビットラインとリファレンスビットラインとには、記憶ユニットにおける論理データが正確に示されることができ、外部読み取り回路は、ビットラインとリファレンスビットラインでのデータを正確に読み取ることができる。

【0087】

最後に説明すべきものとして、以上の各実施例は、本願の技術案を説明するためのものだけであり、これを制限するものではなく、前述の各実施例を参照しながら本願を詳細に説明したが、当業者であれば、依然として前述の各実施例に記載の技術案を修正するか、又はそのうちの一部又はすべての技術的特徴に対して等価置換を行うことができ、これらの修正又は置換は、対応する技術案の本質を本願の各実施例の技術案の主旨から逸脱させないと理解すべきである。

【0088】

本願は２０２１年０３月２４日に中国特許局に提出した、出願番号が２０２１１０３１３６９５．９で、発明の名称が「センスアンプ、メモリ及び制御方法」という中国特許出願の優先権を主張し、その全ての内容は援用によって本願に組み合わせられる。

【図1】

【図2】

【図3a】

【図3b】

【図3c】

【図4】

【図5】

【図6】

【図7】

【図8】