特許 7383216 シフトレジスタ回路および表示装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-11-10

(45)【発行日】2023-11-20

(54)【発明の名称】シフトレジスタ回路および表示装置

(51)【国際特許分類】

   G11C 19/28 20060101AFI20231113BHJP

   G09G 3/36 20060101ALI20231113BHJP

   G09G 3/20 20060101ALI20231113BHJP

   G02F 1/133 20060101ALI20231113BHJP

   H03K 19/096 20060101ALI20231113BHJP

【ＦＩ】

G11C19/28 230

G09G3/36

G09G3/20 622E

G09G3/20 622C

G09G3/20 611J

G09G3/20 670E

G02F1/133 550

H03K19/096 230

【請求項の数】 4

(21)【出願番号】P 2019028404

(22)【出願日】2019-02-20

(65)【公開番号】P2020135910

(43)【公開日】2020-08-31

【審査請求日】2022-01-19

(73)【特許権者】

【識別番号】000003193

【氏名又は名称】ＴＯＰＰＡＮホールディングス株式会社

(74)【代理人】

【識別番号】110003708

【氏名又は名称】弁理士法人鈴榮特許綜合事務所

(74)【代理人】

【識別番号】100108855

【弁理士】

【氏名又は名称】蔵田 昌俊

(74)【代理人】

【識別番号】100103034

【弁理士】

【氏名又は名称】野河 信久

(74)【代理人】

【識別番号】100153051

【弁理士】

【氏名又は名称】河野 直樹

(74)【代理人】

【識別番号】100179062

【弁理士】

【氏名又は名称】井上 正

(74)【代理人】

【識別番号】100199565

【弁理士】

【氏名又は名称】飯野 茂

(74)【代理人】

【識別番号】100162570

【弁理士】

【氏名又は名称】金子 早苗

(72)【発明者】

【氏名】小倉 潤

【審査官】小林 紀和

(56)【参考文献】

【文献】特開２００６－０２４３５０（ＪＰ，Ａ）

【文献】国際公開第２００９／０３４７５０（ＷＯ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ１１Ｃ １９／２８

Ｇ０９Ｇ ３／３６

Ｇ０９Ｇ ３／２０

Ｇ０２Ｆ １／１３３

Ｈ０３Ｋ １９／０９６

(57)【特許請求の範囲】

【請求項1】

ハイレベルとローレベルとを周期的に繰り返すクロックに基づいて出力信号を第１出力端子および第２出力端子から出力する回路であって、
前記クロックが入力されるクロック入力端子と、
ソースが前記第１出力端子と電気的に接続し、ドレインが前記クロック入力端子と電気的に接続した出力用ＴＦＴと、
ゲートが前記出力用ＴＦＴのゲートと電気的に接続し、ソースが前記第２出力端子と接続し、ドレインが前記出力用ＴＦＴのドレインと電気的に接続した転送用ＴＦＴと、
前記出力用ＴＦＴのゲートと前記転送用ＴＦＴのゲートとに電気的に接続した第１ノードと、
前記転送用ＴＦＴのゲートとソースとの間に接続されたブートストラップコンデンサと、
前記第１ノードの電圧をハイ電圧に切り替える信号が入力される第１入力端子と、
前記第１ノードの電圧をロー電圧に切り替える信号を入力される第２入力端子と、
前記クロック入力端子と電気的に接続した第２ノードと、
ゲートが前記第２ノードと電気的に接続し、ソースが前記第１ノードと電気的に接続した第１ＴＦＴと、
ゲートが前記第１ノードと電気的に接続し、ドレインが前記第１ＴＦＴのドレインと電気的に接続し、ソースが前記第２ノードと電気的に接続した第２ＴＦＴと、を備え、
前記第１ＴＦＴのドレインと前記第２ＴＦＴのドレインにはロー電圧が印加される、シフトレジスタ回路。

【請求項2】

前記クロックと同時にハイレベルとならないように、ハイレベルとローレベルとを周期的に繰り返す第２クロックが入力される第２クロック入力端子と、
ゲートが前記第２クロック入力端子と電気的に接続し、ソースが前記第１出力端子と電気的に接続した第１プルダウンＴＦＴと、
ゲートが前記第２クロック入力端子と電気的に接続し、ソースが前記第２出力端子と電気的に接続した第２プルダウンＴＦＴと、
ゲートが前記第２ノードと電気的に接続し、ソースが前記第１出力端子と電気的に接続した第３プルダウンＴＦＴと、
ゲートが前記第２ノードと電気的に接続し、ソースが前記第２出力端子と電気的に接続した第４プルダウンＴＦＴと、を備え、
前記第１乃至第４プルダウンＴＦＴのドレインにはロー電圧が印加される、請求項１記載のシフトレジスタ回路。

【請求項3】

前記出力用ＴＦＴと前記転送用ＴＦＴとはアモルファスシリコン又は酸化物半導体を有する、請求項１記載のシフトレジスタ回路。

【請求項4】

マトリクス状に配置された複数の表示画素を含む表示部と、
複数の前記表示画素が配列する行に沿って配置されたゲート線と、
複数の前記表示画素が配列する列に沿って配置されたソース線と、
前記ゲート線を駆動するゲート駆動回路と、を備え、
前記ゲート駆動回路は、請求項１乃至請求項３のいずれか１項記載のシフトレジスタ回路を多段接続した回路を備える、表示装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、シフトレジスタ回路およびシフトレジスタ回路を備えた表示装置に関する。

【背景技術】

【0002】

近年、液晶表示パネルや有機ＥＬ表示パネルなどを備えた表示装置が様々な電子機器に搭載され、表示画面の高精細化、および、表示画面を囲む領域をより小さくして画面の占める面積を増大する狭額縁化が進められている。

【0003】

表示装置の表示画面を囲む領域には、例えば、基板上薄膜トランジスタ（ＴＦＴ：Thine Film Transistor）と基板上に設けられた配線とにより形成された種々の回路が配置されている。表示画面の高精細化に伴い表示画面の周囲に引き回される配線の数が多くなり、狭額縁化の要求により限られた領域により多くの配線や回路を配置するために、回路を構成する素子の数や素子の大きさを抑制することが望まれていた。

【先行技術文献】

【特許文献】

【0004】

【文献】国際公開第２０１７／０６９０２１号公報

【文献】特表２００８－５０８６５４号公報

【文献】特開２０１８－０８８３０１号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

例えば、複数のゲート線を駆動するゲート線駆動回路は、表示画面の周囲に配置され、ＴＦＴとシフトレジスタ回路を備えている。ゲート線駆動回路に含まれるシフトレジスタ回路は、複数のゲート線を駆動する出力用ＴＦＴのゲートを、ブートストラップにより昇圧して動作する。ブートストラップには出力用ＴＦＴのゲート‐ソース間に明示的にコンデンサを備える場合と、ゲート‐ソース間に生じる寄生容量を利用する場合とが提案されている。

【0006】

また、出力用ＴＦＴと転送用ＴＦＴ（次段のシフトレジスタへの入力及び前段のシフトレジスタへのリセットを行うＴＦＴ）とを別に設け、出力と転送との負荷を分散させて、出力用ＴＦＴに対する負荷を低減させる構成の回路も用いられている。

【0007】

例えば特許文献１では、転送用ＴＦＴの出力と出力用ＴＦＴの出力とを分けた構成を採用し、かつ、出力用ＴＦＴのゲート‐ソース間にブートストラップコンデンサを配置したシフトレジスタ回路の構成が提案されている。

【0008】

しかしながら、転送用ＴＦＴを設けた構成であっても、ブートストラップコンデンサを出力用ＴＦＴのゲート‐ソース間に配置すると、出力用ＴＦＴがゲート配線上の負荷容量を充電しながら自らのゲート電位をブートストラップによって充電する必要があるため、出力用ＴＦＴの負荷が大きい状態が解消されない。

【0009】

さらに、表示装置の高精細化が進むと、１本のゲート線と交差するソース線の数が従来よりも多くなり、ゲート線と複数のソース線との間に生じる容量はソース線の電位変動の影響を受けて大きく変動する可能性がある。出力用ＴＦＴのゲート‐ソース間に設けられたブートストラップコンデンサの電圧が、ゲート線とソース線との間に生じる容量に伴って変動すると、シフトレジスタ回路の動作が不安定になり、表示される画像の画質が低下する可能性があった。

【0010】

本発明は、上記事情を鑑みてなされたものであって、回路規模が大きくなることを抑制するとともに安定して動作するシフトレジスタ回路および表示装置を提供することを目的とする。

【課題を解決するための手段】

【0011】

第１態様によるシフトレジスタ回路は、ハイレベルとローレベルとを周期的に繰り返すクロックに基づいて出力信号を第１出力端子および第２出力端子から出力する回路であって、前記クロックが入力されるクロック入力端子と、ソースが前記第１出力端子と電気的に接続し、ドレインが前記クロック入力端子と電気的に接続した出力用ＴＦＴと、ゲートが前記出力用ＴＦＴのゲートと電気的に接続し、ソースが前記第２出力端子と接続し、ドレインが前記出力用ＴＦＴのドレインと電気的に接続した転送用ＴＦＴと、前記出力用ＴＦＴのゲートと前記転送用ＴＦＴのゲートとに電気的に接続した第１ノードと、前記転送用ＴＦＴのゲートとソースとの間に接続されたブートストラップコンデンサと、前記第１ノードの電圧をハイ電圧に切り替える信号が入力される第１入力端子と、前記第１ノードの電圧をロー電圧に切り替える信号を入力される第２入力端子と、前記クロック入力端子と電気的に接続した第２ノードと、ゲートが前記第２ノードと電気的に接続し、ソースが前記第１ノードと電気的に接続した第１ＴＦＴと、ゲートが前記第１ノードと電気的に接続し、ドレインが前記第１ＴＦＴのドレインと電気的に接続し、ソースが前記第２ノードと電気的に接続した第２ＴＦＴと、を備え、前記第１ＴＦＴのドレインと前記第２ＴＦＴのドレインにはロー電圧が印加される。

【0013】

また、上記第１態様によるシフトレジスタ回路は、前記クロックと同時にハイレベルとならないように、ハイレベルとローレベルとを周期的に繰り返す第２クロックが入力される第２クロック入力端子と、ゲートが前記第２クロック入力端子と電気的に接続し、ソースが前記第１出力端子と電気的に接続した第１プルダウンＴＦＴと、ゲートが前記第２クロック入力端子と電気的に接続し、ソースが前記第２出力端子と電気的に接続した第２プルダウンＴＦＴと、ゲートが前記第２ノードと電気的に接続し、ソースが前記第１出力端子と電気的に接続した第３プルダウンＴＦＴと、ゲートが前記第２ノードと電気的に接続し、ソースが前記第２出力端子と電気的に接続した第４プルダウンＴＦＴと、を備え、前記第１乃至第４プルダウンＴＦＴのドレインにはロー電圧が印加される。
また、上記第１態様によるシフトレジスタ回路は、前記出力用ＴＦＴと前記転送用ＴＦＴとはアモルファスシリコン又は酸化物半導体（ＩＧＺＯ）を有する。

【0014】

第２態様による表示装置は、マトリクス状に配置された複数の表示画素を含む表示部と、複数の前記表示画素が配列する行に沿って配置されたゲート線と、複数の前記表示画素が配列する列に沿って配置されたソース線と、前記ゲート線を駆動するゲート駆動回路と、を備え、前記ゲート駆動回路は、上記第１態様のいずれかのシフトレジスタ回路を多段接続した回路を備える。

【発明の効果】

【0015】

本発明によれば、回路規模が大きくなることを抑制するとともに安定して動作するシフトレジスタ回路および表示装置を提供することができる。

【図面の簡単な説明】

【0016】

【図1】図１は、第１実施形態の表示装置の一構成例を概略的に示す図である。

【図2】図２は、図１に示すシフトレジスタ回路の一構成例を概略的に示した図である。

【図3】図３は、図２に示す単位シフトレジスタ回路の一構成例を概略的に示す図である。

【図4】図４は、図３に示す単位シフトレジスタ回路の動作の一例を説明するための図である。

【図5】図５は、モデル化した単位シフトレジスタ回路の一例を示す図である。

【図6】図６は、ブートストラップコンデンサの配置と転送用ＴＦＴと出力用ＴＦＴとのゲートノードの電圧応答との関係の一例を示す図である。

【図7】図７は、第１比較例の単位シフトレジスタ回路を概略的に示す図である。

【図8】図８は、第２比較例の単位シフトレジスタ回路を概略的に示す図である。

【図9】図９は、第３比較例の単位シフトレジスタ回路を概略的に示す図である。

【図10】図１０は、実施形態のシフトレジスタ回路および表示装置の効果を説明するための図である。

【図11】図１１は、第２実施形態のシフトレジスタ回路が備える単位シフトレジスタ回路の一構成例を概略的に示す図である。

【図12】図１２は、８相クロックで駆動されるゲートドライバ回路の一構成例を概略的に示す図である。

【図13】図１３は、図１２に示すゲートドライバ回路の駆動タイミングの一例を示す図である。

【発明を実施するための形態】

【0017】

以下、実施形態について図面を参照して説明する。ただし、図面は模式的または概念的なものであり、各図面の寸法および比率等は必ずしも現実のものと同一とは限らないことに留意すべきである。また、図面の相互間で同じ部分を表す場合においても、互いの寸法の関係や比率が異なって表される場合もある。特に、以下に示す幾つかの実施形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置等によって、本発明の技術思想が特定されるものではない。なお、以下の説明において、同一の機能及び構成を有する要素については同一符号を付し、重複説明は必要な場合にのみ行う。

【0018】

（第１実施形態）
図１は、第１実施形態の表示装置の一構成例を概略的に示す図である。
本実施形態の表示装置は、表示パネル１００と、表示パネル１００の動作を制御する制御回路２００と、を備えている。制御回路２００は、外部から入力された画像データに基づいて、表示パネル１００の動作を制御する回路である。表示パネル１００は、例えば、アレイ基板（図示せず）と、アレイ基板と対向して配置された対向基板（図示せず）と、アレイ基板と対向基板との間に保持された液晶層ＬＱとを備えた液晶表示パネルである。

【0019】

アレイ基板は、例えばマトリクス状に配置された複数の画素ＰＸに対応して形成された画素電極ＰＥと、複数の画素電極ＰＥが配列する行に沿って配置された複数のゲート線Ｇ１、Ｇ２、…ＧＮと、複数の画素電極ＰＥが配列する列に沿って配置された複数のソース線Ｓ１、Ｓ２、…ＳＭと、ゲート線Ｇ１、Ｇ２、…ＧＮとソース線Ｓ１、Ｓ２、…ＳＭとが交差する位置それぞれの近傍に配置された画素スイッチＳＰと、複数のゲート線Ｇ１、Ｇ２、…ＧＮを駆動するゲート線駆動回路ＧＤと、複数のソース線Ｓ１、Ｓ２、…ＳＭを駆動するソース線駆動回路ＳＤと、を備えている。ゲート線駆動回路ＧＤは、シフトレジスタ回路１０を備えている。シフトレジスタ回路１０は、ゲート線Ｇ１、Ｇ２、…、ＧＮの駆動信号を生成する。

【0020】

対向基板は、複数の画素電極ＰＥと対向した共通電極ＣＥを備えている。なお、共通電極ＣＥは、例えば絶縁層を介して複数の画素電極ＰＥと対向するようにアレイ基板上に配置されていてもよい。

【0021】

画素スイッチＳＰは例えば薄膜トランジスタであって、複数の画素ＰＸのそれぞれにおいて、画素スイッチＳＰのゲートは対応するゲート線Ｇと電気的に接続し（若しくはゲート線Ｇと一体に形成され）、画素スイッチＳＰのソースは対応するソース線Ｓと電気的に接続し（若しくはソース線Ｓと一体に形成され）、画素スイッチＳＰのドレインは対応する画素電極ＰＥと電気的に接続し（若しくは画素電極ＰＥと一体に形成され）ている。

【0022】

ゲート線駆動回路ＧＤによりゲート線Ｇ１、Ｇ２、…ＧＮが順次駆動されると、対応する画素スイッチＳＰのゲートにハイレベルの電圧が印加されて画素スイッチＳＰのソース‐ドレイン間が導通し、画素スイッチＳＰを介して対応するソース線Ｓ１、Ｓ２、…ＳＭから画素電極ＰＥへ所定の電圧が印加される。

【0023】

図２は、図１に示すシフトレジスタ回路の一構成例を概略的に示した図である。
シフトレジスタ回路１０は、複数の単位シフトレジスタ回路ＳＲ１、ＳＲ２、…ＳＲｎ（ｎ＝Ｎ）を備えている。単位シフトレジスタ回路ＳＲ１、ＳＲ２、…ＳＲｎは多段接続され、ゲート線Ｇ１、Ｇ２、…Ｇｎのそれぞれに単位シフトレジスタ回路ＳＲ１、ＳＲ２、…ＳＲｎの１つが接続している。

【0024】

単位シフトレジスタ回路ＳＲ１、ＳＲ２、…ＳＲｎは、クロックＣｌｋＡが入力される第１クロック入力端子と、クロックＣｌｋＢが入力される第２クロック入力端子と、スタート信号Ｖが入力される第１入力端子と、リセット信号ＲＳＴが入力される第２入力端子と、ゲート線Ｇ１、Ｇ２、…Ｇｎと接続された第１出力端子と、次段の単位シフトレジスタ回路と接続された第２出力端子と、前段の段位シフトレジスタ回路と接続された第３出力端子と、を備えている。

【0025】

クロックＣｌｋＡ、ＣｌｋＢは、複数の単位シフトレジスタ回路ＳＲ１、ＳＲ２、…ＳＲｎに共通の信号であり、ハイレベルとローレベルとを周期的に繰り返す信号である。
例えばシフトレジスタ回路ＳＲｋには、前段のシフトレジスタ回路ＳＲ（ｋ－１）から出力された信号（Ｖ_ＯＵＴ）がスタート信号Ｖとして入力され、後段のシフトレジスタ回路ＳＲ（ｋ＋１）から出力された信号（Ｖ_ＯＵＴ）がリセット信号ＲＳＴとして入力される。

【0026】

図３は、図２に示す単位シフトレジスタ回路の一構成例を概略的に示す図である。
複数の単位シフトレジスタ回路ＳＲ１、ＳＲ２、…ＳＲｎの構成は同様であるため、ここでは単位シフトレジスタ回路ＳＲｎについて説明し、他の単位シフトレジスタ回路の構成については説明を省略する。

【0027】

単位シフトレジスタ回路ＳＲｎは、高電位側ＴＦＴＭ２と、低電位側ＴＦＴＭ５と、転送用ＴＦＴＭ３ｂと、出力用ＴＦＴＭ３と、プルダウンＴＦＴＭ４、Ｍ４ｂと、ブートストラップコンデンサＣｂｔと、ノード（第１ノード）Ａｎと、擬インバータ回路と、を備えている。擬インバータ回路は、第１ＴＦＴＭ６と、第２ＴＦＴＭ７と、コンデンサＣＡと、ノード（第２ノード）Ｂｎと、を備えている。

【0028】

本実施形態において、単位シフトレジスタ回路ＳＲｎに含まれる複数のＴＦＴは、結晶質シリコンを含み、例えばアモルファスシリコン又は酸化物半導体（ＩＧＺＯ）により形成された半導体層を備えていてもよく、ポリシリコンにより形成された半導体層を備えていてもよい。

【0029】

高電位側ＴＦＴＭ２は、ゲートがスタート信号Ｖの入力端子（Ｖ_ｉｎ）と電気的に接続されている。高電位側ＴＦＴＭ２のドレインには、ハイ電圧ＶＧＨが印加され、ソースは出力用ＴＦＴＭ３のゲートおよび転送用ＴＦＴＭ３ｂのゲートと電気的に接続している。

【0030】

低電位側ＴＦＴＭ５は、ゲートがリセット信号ＲＳＴの入力端子（ＲＳＴ_ｉｎ）と電気的に接続されている、低電位側ＴＦＴＭ５のドレインには、ロー電圧ＶＧＬ（＝Ｖｓｓ）が印加され、ソースは出力用ＴＦＴＭ３のゲートおよび転送用ＴＦＴＭ３ｂのゲートと電気的に接続している。

【0031】

転送用ＴＦＴＭ３ｂのゲートは、出力用ＴＦＴＭ３のゲートと電気的に接続しているとともに、高電位側ＴＦＴＭ２のソース、低電位側ＴＦＴＭ５のソース、および擬インバータ回路と電気的に接続している。転送用ＴＦＴＭ３ｂのドレインは、出力用ＴＦＴＭ３のドレインおよびクロックＣｌｋＡの入力端子（第１クロック入力端子）と電気的に接続している。転送用ＴＦＴＭ３ｂのソースは、次段の単位シフトレジスタ回路へのスタート信号Ｖの出力端子（第２出力端子）および前段の単位シフトレジスタ回路への出力端子（第３出力端子）と電気的に接続している。転送用ＴＦＴＭ３ｂのゲート‐ソース間には、ブートストラップコンデンサＣｂｔが電気的に接続されている。

【0032】

出力用ＴＦＴＭ３のゲートは、転送用ＴＦＴＭ３ｂのゲートと電気的に接続しているとともに、高電位側ＴＦＴＭ２のソース、低電位側ＴＦＴＭ５のソース、および擬インバータ回路と電気的に接続している。出力用ＴＦＴＭ３のドレインは、転送用ＴＦＴＭ３ｂのドレインおよびクロックＣｌｋＡの入力端子（第１クロック入力端子）と電気的に接続している。出力用ＴＦＴＭ３のソースは、ゲート線Ｇ１、Ｇ２、…Ｇｎの駆動信号を出力する出力端子（第１出力端子）と電気的に接続している。

【0033】

プルダウンＴＦＴＭ４ｂのゲートは、クロックＣｌｋＢの入力端子（第２クロック入力端子）と電気的に接続している。プルダウンＴＦＴＭ４ｂのドレインには、ロー電圧Ｖｓｓ（＝ＶＧＬ）が印加されている。プルダウンＴＦＴＭ４ｂのソースは、次段の単位シフトレジスタ回路へのスタート信号Ｖの出力端子（第２出力端子）と電気的に接続している。

【0034】

プルダウンＴＦＴＭ４のゲートは、クロックＣｌｋＢの入力端子（第２クロック入力端子）と電気的に接続している。プルダウンＴＦＴＭ４ｂのドレインには、ロー電圧Ｖｓｓ（＝ＶＧＬ）が印加されている。プルダウンＴＦＴＭ４ｂのソースは、ゲート線Ｇ１、Ｇ２、…Ｇｎの駆動信号を出力する出力端子（第１出力端子）と電気的に接続している。

【0035】

プルダウンＴＦＴＭ４、Ｍ４ｂは、クロックＣｌｋＢがハイレベルのときに、ソース－ドレイン間が導通し、ゲート線Ｇ１、Ｇ２、…Ｇｎおよび次段の単位シフトレジスタ回路への出力電圧がローベル（＝Ｖｓｓ）に保持される。

【0036】

第１ＴＦＴＭ６のゲートは、第２ＴＦＴＭ７のソースと電気的に接続しているとともに、コンデンサＣＡを介してクロックＣｌｋＡの入力端子（第１クロック入力端子）と電気的に接続している。第１ＴＦＴＭ６のドレインには、ロー電圧Ｖｓｓ（＝ＶＧＬ）が印加されている。第１ＴＦＴＭ６のソースは、出力用ＴＦＴＭ３のゲートおよび転送用ＴＦＴＭ３ｂのゲートと電気的に接続している。第１ＴＦＴＭ６は、ノードＢｎの電位がハイレベル（ＶＧＨ）になっているときに、ノードＡｎの電位をロー電圧ＶＧＬ（＝Ｖｓｓ）電位に向けて変化させる。

【0037】

第２ＴＦＴＭ７のゲートは、出力用ＴＦＴＭ３のゲートおよび転送用ＴＦＴＭ３ｂのゲートと電気的に接続している。第２ＴＦＴＭ７のドレインには、ロー電圧Ｖｓｓ（＝ＶＧＬ）が印加されている。第２ＴＦＴＭ７のソースは、第１ＴＦＴＭ６のゲートと電気的に接続しているとともに、コンデンサＣＡを介してクロックＣｌｋＡの入力端子（第１クロック入力端子）と電気的に接続している。第２ＴＦＴＭ７は、ノードＡｎの電位がハイレベル（ＶＧＨ）になっているときに、ノードＢｎの電位をロー電圧ＶＧＬ（＝Ｖｓｓ）に向けて変化させる。

【0038】

コンデンサＣＡは、ダイオード接続ＴＦＴの代わりに配置されており、ダイオード接続ＴＦＴの劣化により出力が不安定となることを回避することができる。なお、上記のようにコンデンサＣＡはダイオード接続ＴＦＴに代えて用いられるものであって大容量である必要はなく、コンデンサＣＡを採用したとしてもシフトレジスタ回路の回路規模が大きくなることを抑制することができるものである。

【0039】

上記第１ＴＦＴＭ６、第２ＴＦＴＭ７、および、コンデンサＣＡは、出力用ＴＦＴＭ３のゲートおよび転送用ＴＦＴＭ３ｂのゲートの電圧を安定させるための回路である。

【0040】

図４は、図３に示す単位シフトレジスタ回路の動作の一例を説明するための図である。
ここでは、入力信号であるクロックＣｌｋＡ、ＣｌｋＢ、スタート信号Ｖ、および、リセット信号ＲＳＴと、ノードＡｎの電圧Ｖａ、ノードＢｎの電圧Ｖｂ、および、出力電圧Ｖ_ＯＵＴと、の一例を示している。

【0041】

ノードＡｎは、出力用ＴＦＴＭ３のゲートおよび転送用ＴＦＴＭ３ｂのゲートと電気的に接続したノードであり、単位シフトレジスタ回路ＳＲｎの出力を制御する電圧が印加されるノードである。

【0042】

ノードＢｎは、第１ＴＦＴＭ６のゲートおよび第２ＴＦＴＭ７のソースと電気的に接続したノードであって、ノードＡｎの電圧を安定化させるために設けられたノードである。

【0043】

クロックＣｌｋＡとクロックＣｌｋＢとは同時にハイレベルとなることがなく、ハイレベルとローレベルとが周期的に切り替わる信号である。

【0044】

クロックＣＬＫＡがローレベルであり、スタート信号Ｖがハイレベルとなると、ノードＡｎにハイ電圧ＶＧＨが印加される。この状態でクロックＣＬＢがハイレベルとなり、出力電圧Ｖ_ＯＵＴはロー電圧ＶＧＬに維持される。このとき第２ＴＦＴＭ７のソース－ドレイン間が導通し、ノードＢｎはロー電圧ＶＧＬ（＝Ｖｓｓ）が印加される。

【0045】

続いて、スタート信号Ｖがローレベルとなり、高電位側ＴＦＴＭ２のソース－ドレイン間が非導通状態となる。その後、クロックＣｌｋＡがハイレベルとなると、転送用ＴＦＴＭ３ｂのドレインおよび出力用ＴＦＴＭ３のドレインにハイレベルの電圧が印加され、これに伴いブートストラップコンデンサＣｂｔの電圧が上昇する。ブートストラップコンデンサＣｂｔの一端は、転送用ＴＦＴＭ３ｂのゲートおよび出力用ＴＦＴＭ３のゲートと電気的に接続しているため、ブートストラップコンデンサＣｂｔの電圧上昇に伴い、ノードＡｎの電圧が上昇する。このことにより、転送用ＴＦＴＭ３ｂおよび出力用ＴＦＴＭ３のソース－ドレイン間が導通し、出力電圧Ｖ_ＯＵＴおよびゲート駆動信号Ｇ_ＯＵＴがハイレベルとなる。

【0046】

クロックＣｌｋＡがローレベルとなると、ブートストラップコンデンサＣｂｔの電圧が降下し、伴ってノードＡｎの電圧も降下することにより、転送用ＴＦＴＭ３ｂおよび出力用ＴＦＴＭ３のソース－ドレイン間が非導通状態となる。

【0047】

クロックＣｌｋＡがローレベルになると、出力電圧Ｖ_ＯＵＴおよびゲート駆動信号Ｇ_ＯＵＴは、クロックＣｌｋＡのローレベルの電位（ＶＧＬ）になる。続いて、クロックＣｌｋＢとリセット信号ＲＳＴとがハイレベルとなると、低電位側ＴＦＴＭ５のソース－ドレイン間が導通してノードＡｎにロー電圧ＶＧＬ（＝Ｖｓｓ）が印加される。

【0048】

（効果）
次に本実施形態のシフトレジスタ回路および表示装置の効果の一例について説明する。
図５は、モデル化した単位シフトレジスタ回路の一例を示す図である。
図５において、Ｒ１は転送用ＴＦＴＭ３ｂのオン抵抗であり、Ｒ２は出力用ＴＦＴＭ３のオン抵抗であり、Ｃ１は転送用ＴＦＴＭ３ｂのゲート‐ソース間の容量（ブートストラップコンデンサＣｂｔの容量）であり、Ｃ２は出力用ＴＦＴＭ３のゲート‐ソース間の容量（ブートストラップコンデンサＣｂｏの容量）であり、Ｃ３は転送用ＴＦＴＭ３ｂ側の出力端の容量負荷であり、Ｃ４はゲート出力端の容量負荷である。すなわち、Ｃ３は、高電位側ＴＦＴＭ２と低電位側ＴＦＴＭ５とのゲート容量に接続配線容量を加えた容量であり、Ｃ４はゲート配線容量（＝Ｃ_ｏｕｔ）に相当する。

【0049】

上記モデル回路にて、転送用ＴＦＴＭ３ｂと出力用ＴＦＴＭ３とのゲートノードＡｎの電圧をＶａとし、このノード電圧Ｖａの過渡応答が、ブートストラップコンデンサＣｂｔとブートストラップコンデンサＣｂｏの容量の大きさによりどのように変化するか検討した。

【0050】

ここでは、出力用ＴＦＴのゲート‐ソース間にブートストラップコンデンサＣｂｏを接続した第１比較例（Ｃ１＜＜Ｃ２）と、出力用ＴＦＴのゲート‐ソース間にブートストラップコンデンサＣｂｏを接続し、かつ、転送用ＴＦＴのゲート‐ソース間にブートストラップコンデンサＣｂｔを接続した第２比較例（Ｃ１＝Ｃ２）と、転送用ＴＦＴのゲート‐ソース間にブートストラップコンデンサＣｂｔを接続した第３比較例（Ｃ１＞＞Ｃ２）と、について、ノード電圧Ｖａの過渡応答の変化を比較する。

【0051】

図７は、第１比較例の単位シフトレジスタ回路を概略的に示す図である。
図８は、第２比較例の単位シフトレジスタ回路を概略的に示す図である。
図９は、第３比較例の単位シフトレジスタ回路を概略的に示す図である。なお、図３に示す単位シフトレジスタ回路は、第３比較例の構成に対応するものである。

【0052】

図５に示すモデル回路において、ノード電圧Ｖａは下記式にて表すことができる。

【数1】

上記数式にて、Ｖｇｌは転送用ＴＦＴＭ３ｂと出力用ＴＦＴＭ３のゲートのロー電圧であり、Ｖｇｈは転送用ＴＦＴＭ３ｂと出力用ＴＦＴＭ３のゲートのハイ電圧であり、Ｖｇｈｌはゲートのハイ電圧とロー電圧との差であり、τ１、τ２は時定数である。

【0053】

上記数式によれば、ノード電圧Ｖａの過渡応答特性を決める時定数はτ１とτ２との２つであるが、この差は出力負荷の差に依存している。すなわち、出力負荷がゲート配線容量に相当する出力用ＴＦＴＭ３のゲート‐ソース間にブートストラップコンデンサＣｂｏを接続したとき（第１比較例および第２比較例）、ノード電圧Ｖａの過渡応答特性は出力用ＴＦＴＭ３の充電能力に依存する。

【0054】

一方で、第３比較例のように転送用ＴＦＴＭ３ｂ側のみにブートストラップコンデンサＣｂｔを設けると、転送用ＴＦＴＭ３ｂの出力負荷は出力用ＴＦＴＭ３の出力負荷と比較して小さく、ノード電圧Ｖａの充電も早く行われる。

【0055】

図６は、ブートストラップコンデンサの配置と転送用ＴＦＴと出力用ＴＦＴとのゲートノードの電圧応答との関係の一例を示す図である。
この例では、例えばＲ１を１５０ｋΩとし、Ｒ２を２５ｋΩとし、Ｃ３を０．５ｐＦとし、Ｃ４を８０ｐＦとし、Ｖｇｈを１６Ｖとし、Ｖｇｌを－１２Ｖとし、Ｃ１＋Ｃ２を２．８ｐＦに固定してそれぞれの大小関係を変化させたときに、ノード電圧Ｖａの初期値を１６Ｖ（＝Ｖｇｈ）とし、ノード電圧Ｖａが２Ｖｇｈ－Ｖｇｌ＝４４Ｖまで昇圧していく過程を示している。

【0056】

図６に示した例によれば、Ｃ１を大きくするほどノード電圧Ｖａの応答が早くなり、Ｃ２を大きくするほどノード電圧Ｖａの応答は遅くなる傾向がみられた。
上記のことから、第１比較例および第２比較例のように出力用ＴＦＴＭ３にブートストラップコンデンサＣｂｏを接続したときよりも、第３比較例のように転送用ＴＦＴＭ３ｂのみにブートストラップコンデンサＣｂｔを接続したときの方が、ノード電圧Ｖａの応答速度が速くなり、より高速に応答するシフトレジスタ回路を実現することが可能となる。

【0057】

さらに、出力用ＴＦＴＭ３のソースの電位は、ゲート線Ｇ１、Ｇ２、…Ｇｎを介してソース線の電位変動の影響を受けるため、出力用ＴＦＴＭ３のゲート‐ソース間に接続されたブートストラップコンデンサＣｂｏもソース線の電位変動の影響を受けることとなる。

【0058】

図１０は、実施形態のシフトレジスタ回路および表示装置の効果を説明するための図である。
例えばゲート線Ｇ１、Ｇ２、…Ｇｎは複数の画素ＰＸに渡って配置され、複数のソース線Ｓ１、Ｓ２、…Ｓｍと交差している。そのため、ゲート線Ｇ１、Ｇ２、…Ｇｎの電位は、ソース線と交差する位置にて生じる配線間容量Ｃ_ｌｉｎｅとカップリングしている。上記回路モデルでは、Ｃ４は静的なコンデンサ（＝Ｃ_ｏｕｔ）として説明したが、実際にはこのコンデンサＣ４の電位は配線間容量Ｃ_ｌｉｎｅの影響を受けて変動している。

【0059】

上記のことから、出力用ＴＦＴＭ３にブートストラップコンデンサを接続すると、Ｑ＝ＣＶの関係から、ゲート配線容量（＝Ｃ_ｏｕｔ）に充電された電荷がブートストラップコンデンサにもＣｂｏに比例して充電されてしまうため、単位シフトレジスタ回路ＳＲｎのノード電圧Ｖａに対する配線間容量Ｃ_ｌｉｎｅの変動による影響も大きくなってしまう。

【0060】

これに対して、転送用ＴＦＴＭ３ｂにブートストラップコンデンサＣｂｔを接続した場合には、出力端の負荷容量が小さいため、出力端の負荷容量によるシフトレジススタ回路への影響も小さくすることができる。

【0061】

上記のように、本実施形態のシフトレジスタ回路によれば、回路を構成する素子数を増やすことなく安定した動作を行うことを実現することができる。すなわち、本実施形態によれば、回路規模が大きくなることを抑制するとともに安定して動作するシフトレジスタ回路および表示装置を提供することができる。

【0062】

また、本実施形態のシフトレジスタ回路では、転送回路と出力回路とが分離されているため、ゲート出力端子からのノイズや負荷によりゲートドライバＧＤの機能が影響を受けることを抑制できる。

【0063】

（第２実施形態）
次に、第２実施形態のシフトレジスタ回路および表示装置について図面を参照して詳細に説明する。なお、以下の説明において、上述の第１実施形態と同様の構成には同一の符号を付して説明を省略する。

【0064】

図１１は、第２実施形態のシフトレジスタ回路が備える単位シフトレジスタ回路の一構成例を概略的に示す図である。

【0065】

本実施形態のシフトレジスタ回路は、プルダウンＴＦＴＭ８、Ｍ８ｂをさらに備える点と、ノードＢｎの構成とが上述の第１実施形態と異なっている。

【0066】

プルダウンＴＦＴＭ８のゲートは、ノードＢｎおよびコンデンサＣＡを介してクロックＣｌｋＡの入力端子と電気的に接続している。プルダウンＴＦＴＭ８のドレインには、ロー電圧Ｖｓｓ（＝ＶＧＬ）が印加されている。プルダウンＴＦＴＭ８のソースは、ゲート駆動信号の出力端子と電気的に接続している。

【0067】

プルダウンＴＦＴＭ８ｂのゲートは、ノードＢｎおよびコンデンサＣＡを介してクロックＣｌｋＡの入力端子と電気的に接続している。プルダウンＴＦＴＭ８ｂのドレインには、ロー電圧Ｖｓｓ（＝ＶＧＬ）が印加されている。プルダウンＴＦＴＭ８ｂのソースは、次段の単位シフトレジスタ回路への出力信号の出力端子と電気的に接続している。

【0068】

上記プルダウンＴＦＴＭ８、Ｍ８ｂを設けることにより、ノードＢｎの電圧がハイレベルであるときに、単位シフトレジスタ回路ＳＲｎの出力端子の電圧をロー電圧Ｖｓｓとなり、選択期間以外の全ての期間において出力端子の電圧がロー電圧Ｖｓｓとすることができる。これにより、シフトレジスタ回路の動作をより安定させることができる。

【0069】

本実施形態のシフトレジスタ回路は、上記構成以外は上述の第１実施形態と同様であり、上述の第１実施形態と同様の効果を得ることができる。

【0070】

なお、図１１に示す単位シフトレジスタ回路ＳＲｎを構成する回路素子の数は第１実施形態よりも多くなるが、プルダウンＴＦＴＭ８、Ｍ８ｂは例えば所定の温度環境で動作する際に出力端子にリーク電流が流れることによりシフトレジスタ回路の出力が不安定となることを回避することができればよく、大型の素子を用いる必要がないものである。したがって、本実施形態のシフトレジスタ回路により回路規模が大きくなることはない者である。

【0071】

また、本実施形態の表示装置において、複数（３つ以上）のクロックを用いて動作するようにゲートドライバＧＤの構成を採用してもよい。
図１２は、８相クロックで駆動されるゲートドライバ回路の一構成例を概略的に示す図である。
図１３は、図１２に示すゲートドライバ回路の駆動タイミングの一例を示す図である。

【0072】

この場合、ゲートドライバＧＤは、４ｘ－３番目のゲート線Ｇ（４ｘ－３）を駆動する第１シフトレジスタ回路と、４ｘ－２番目のゲート線Ｇ（４ｘ－２）を駆動する第２シフトレジスタ回路と、４ｘ－１番目のゲート線Ｇ（４ｘ－１）を駆動する第３シフトレジスタ回路と、４ｘ番目のゲート線Ｇ（４ｘ）を駆動する第４シフトレジスタ回路と、を備えている。

【0073】

第１シフトレジスタ回路には、クロックＣｌｋ１がクロックＣｌｋＡとして入力され、とクロックＣｌｋＸ１がクロックＣｌｋＢとして入力される。
第２シフトレジスタ回路には、クロックＣｌｋ２がクロックＣｌｋＡとして入力され、とクロックＣｌｋＸ２がクロックＣｌｋＢとして入力される。

【0074】

第３シフトレジスタ回路には、クロックＣｌｋ３がクロックＣｌｋＡとして入力され、とクロックＣｌｋＸ３がクロックＣｌｋＢとして入力される。
第４シフトレジスタ回路には、クロックＣｌｋ_４がクロックＣｌｋＡとして入力され、とクロックＣｌｋＸ４がクロックＣｌｋＢとして入力される。

【0075】

例えば、ゲート線Ｇ１～Ｇ１２８０を駆動するとき、それぞれのシフトレジスタ回路は３２０本のゲート線を順次駆動することとなる。
上記のゲートドライバＧＤの構成であっても、上述の第１実施形態および第２実施形態と同様の効果を得ることができる。

【0076】

また、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。

【符号の説明】

【0077】

１０…シフトレジスタ回路、ＳＲ１…単位シフトレジスタ回路、１００…表示パネル、２００…制御回路、Ｇ１～ＧＮ…ゲート線、Ｓ１～ＳＭ…ソース線、Ｍ２…高電位側ＴＦＴ、Ｍ３…出力用ＴＦＴ、Ｍ３ｂ…転送用ＴＦＴ、Ｍ４…プルダウンＴＦＴ（第１プルダウンＴＦＴ）、Ｍ４ｂ…プルダウンＴＦＴ（第２プルダウンＴＦＴ）、Ｍ５…低電位側ＴＦＴ、Ｍ８…プルダウンＴＦＴ（第３プルダウンＴＦＴ）、Ｍ８ｂ…プルダウンＴＦＴ（第４プルダウンＴＦＴ）、Ｃｂｔ…ブートストラップコンデンサ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】