特許 7383343 静電保護回路及び半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-11-10

(45)【発行日】2023-11-20

(54)【発明の名称】静電保護回路及び半導体装置

(51)【国際特許分類】

   H01L 21/822 20060101AFI20231113BHJP

   H01L 27/04 20060101ALI20231113BHJP

【ＦＩ】

H01L27/04 H

【請求項の数】 4

(21)【出願番号】P 2019233133

(22)【出願日】2019-12-24

(65)【公開番号】P2021101456

(43)【公開日】2021-07-08

【審査請求日】2022-07-05

(73)【特許権者】

【識別番号】715010864

【氏名又は名称】エイブリック株式会社

(72)【発明者】

【氏名】冨岡 勉

【審査官】金田 孝之

(56)【参考文献】

【文献】特開平０８－２２７９７６（ＪＰ，Ａ）

【文献】特開２０１５－０９５５４１（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１７／００２５４０３（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１４／００３９５２０（ＵＳ，Ａ１）

【文献】特開２００８－０３４５２４（ＪＰ，Ａ）

【文献】特開２０１６－０５２１９７（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２１／８２２

Ｈ０１Ｌ ２７／０４

(57)【特許請求の範囲】

【請求項1】

半導体装置の信号端子の静電保護回路であって、
アノードが前記信号端子に接続された第一ダイオードと、
カソードが前記第一ダイオードのカソードに接続され、アノードがＧＮＤ端子に接続された第二ダイオードと、
前記第一ダイオードと並列に接続されたディプリーション型のＭＯＳトランジスタと、
を備え、
前記ディプリーション型のＭＯＳトランジスタは、
ドレインが内部回路に接続され、ゲートとソースとバルクが前記第一ダイオードのカソードに接続されたｐＭＯＳトランジスタである、
ことを特徴とする静電保護回路。

【請求項2】

前記ｐＭＯＳトランジスタのソースと前記第一ダイオードのカソードの間に抵抗が接続された
ことを特徴とする請求項１に記載の静電保護回路。

【請求項3】

半導体装置の信号端子の静電保護回路であって、
アノードが前記信号端子に接続された第一ダイオードと、
カソードが前記第一ダイオードのカソードに接続され、アノードがＧＮＤ端子に接続された第二ダイオードと、
前記第一ダイオードと並列に接続されたディプリーション型のＭＯＳトランジスタと、
を備え、
前記ディプリーション型のＭＯＳトランジスタは、
ゲートとソースとバルクが内部回路に接続され、ドレインが前記第一ダイオードのカソードに接続されたｎＭＯＳトランジスタである、
ことを特徴とし、
前記ｎＭＯＳトランジスタのソースと前記内部回路の間に抵抗が接続された
ことを特徴とする静電保護回路。

【請求項4】

前記信号端子と前記内部回路の間に請求項１から３のいずれか１項に記載の静電保護回路を備えた
ことを特徴とする半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置の静電保護回路に関する。

【背景技術】

【0002】

従来の半導体装置の静電保護回路は、エミッタ端子が信号端子に接続され、コレクタ端子がＧＮＤ端子に接続されたＰＮＰトランジスタからなる。このように構成した静電保護回路を備えた半導体装置は、信号端子がＧＮＤ端子の電位以下に低下した場合でも、動作上の問題は起らない。（例えば、特許文献１参照）

【先行技術文献】

【特許文献】

【0003】

【文献】特開２０００－２２３４９９号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

図６に示すように、静電保護回路６０の静電保護用のＰＮＰトランジスタ（実線で示す）は、ＣＭＯＳプロセスで製造する場合、ベースをＮｗｅｌｌで構成するのが一般的である。このように構成されたＰＮＰトランジスタは、Ｐ型領域６１がアノードでＮｗｅｌｌがカソードのダイオードＤ１と、Ｐ型領域６２がアノードでＮｗｅｌｌがカソードのダイオードＤ２の直列接続と見なせる。また、ダイオードＤ１のアノード、Ｎｗｅｌｌ、Ｐｓｕｂは寄生ＰＮＰトランジスタ（破線で示す）のエミッタ、ベース、コレクタと見なせる。

【0005】

しかしながら、高温になるとダイオードＤ２のリーク電流がダイオードＤ１を介して流れる。寄生ＰＮＰトランジスタは、その電流増幅率でリーク電流を増幅したコレクタ電流を流す。従って、従来の静電保護回路は、高温になると寄生ＰＮＰトランジスタのコレクタ電流が信号端子からＧＮＤ端子に流れるため、信号端子の入力電流が増大してしまうという課題がある。

【0006】

本発明は上記課題に鑑みてなされ、高温おいて信号端子の入力電流の増加する量が少ない静電保護回路及び半導体装置を提供することを目的とする。

【課題を解決するための手段】

【0007】

本発明の静電保護回路は、アノードが信号端子に接続された第一ダイオードと、カソードが第一ダイオードのカソードに接続されアノードがＧＮＤ端子に接続された第二ダイオードと、第一ダイオードと並列に接続されたディプリーション型のＭＯＳトランジスタと、を備えたことを特徴とする。
また、本発明の半導体装置は、信号端子と内部回路の間に上記の静電保護回路を備えたことを特徴とする。

【発明の効果】

【0008】

本発明の静電保護回路によれば、第一ダイオードと並列にディプリーション型のＭＯＳトランジスタを設けたので、高温おいて信号端子の入力電流の増加する量が少ない静電保護回路及び半導体装置を提供することが可能である。

【図面の簡単な説明】

【0009】

【図1】第一の実施形態の静電保護回路を備えた半導体装置を示す回路図である。

【図2】第一の実施形態の静電保護回路の他の例を示す回路図である。

【図3】第二の実施形態の静電保護回路を備えた半導体装置を示す回路図である。

【図4】第二の実施形態の静電保護回路の他の例を示す回路図である。

【図5】第一の実施形態の静電保護回路の他の例を示す回路図である。

【図6】従来の静電保護回路を示す半導体装置の断面図である。

【発明を実施するための形態】

【0010】

以下、本発明の実施形態について図面を参照して説明する。本発明の半導体装置は、信号を入出力する信号端子と、信号端子に接続された内部回路と、信号端子と内部回路の間に設けられた静電保護回路を有している。半導体装置の内部回路については、詳細な説明は省略する。

【0011】

＜第一の実施形態＞
図１は、第一の実施形態の静電保護回路を備えた半導体装置を示す回路図である。

【0012】

半導体装置１００は、静電保護回路１０と内部回路４０を備えている。静電保護回路１０は、ダイオード１１、１２と、ディプリーション型のｐチャネル型ＭＯＳトランジスタ（以降ｐＭＯＳトランジスタ）１３と、抵抗１４を備えている。抵抗１４は、内部回路４０のトランジスタのゲート保護抵抗である。

【0013】

ダイオード１１は、アノードが信号端子に接続され、カソードがダイオード１２のカソードに接続されている。ダイオード１２のアノードは、ＧＮＤ端子に接続されている。ｐＭＯＳトランジスタ１３は、ドレインが内部回路４０に接続され、ゲートとソースとバルクがダイオード１１のカソードに接続されている。抵抗１４は、ダイオード１１のアノードとｐＭＯＳトランジスタ１３のドレインの間に接続されている。

【0014】

次に、第一の実施形態の静電保護回路１０の動作について説明する。なお、静電保護回路１０において、ダイオード１１のアノードとカソード及びＰｓｕｂとで寄生ＰＮＰトランジスタが構成されることは従来技術と同様である。

【0015】

＜信号端子の電圧がＧＮＤ端子の電圧より高い定常状態＞
ｐＭＯＳトランジスタ１３は、ゲートがソースと接続されているが、ディプリーション型のためドレイン－ソース間にチャネルが存在する。ダイオード１２の流すリーク電流よりもｐＭＯＳトランジスタ１３の電流供給能力が十分大きければ、ｐＭＯＳトランジスタ１３のオン抵抗による電圧降下は０Ｖに近くなる。このため、ダイオード１２のリーク電流のほとんどがｐＭＯＳトランジスタ１３を流れ、ダイオード１１には電流が流れない。従って、寄生ＰＮＰトランジスタに電流が流れないため、信号端子に流れる電流を小さく抑えることができる。

【0016】

＜信号端子の電圧がＧＮＤ端子の電圧より低い逆接続状態＞
ｐＭＯＳトランジスタ１３は、オーバードライブ電圧が｜ＶＴＰＤ｜（しきい値電圧）の定電流源として動作する。ＧＮＤ端子からダイオード１２とｐＭＯＳトランジスタ１３を介して信号端子に逆流電流が流れるが、ｐＭＯＳトランジスタ１３によって許容可能な電流に抑制することが可能である。従って、ダイオード１１と並列にｐＭＯＳトランジスタ１３を接続しても、逆接続状態においても半導体装置の動作に問題が生じることはない。

【0017】

以上説明したように、本実施形態の静電保護回路１０は、ダイオード１１と並列にｐＭＯＳトランジスタ１３を備えたことによって、高温において寄生トランジスタに電流が流れることが無いので、信号端子の入力電流の増加する量を少なくすることが出来る。

【0018】

尚、ｐＭＯＳトランジスタ１３は、図２に示すように接続したディプリーション型のｎチャネル型ＭＯＳトランジスタ２３に置き換えても同様の効果を得ることが可能である。

【0019】

＜第二の実施形態＞
図３は、第二の実施形態の静電保護回路を備えた半導体装置を示す回路図である。

【0020】

図３の静電保護回路２０は、図１の静電保護回路１０に対して抵抗１５を備えている。なお、図１に示す静電保護回路１０と同一の構成要素には同一の符号を付し、重複する説明は適宜省略する。

【0021】

＜信号端子の電圧がＧＮＤ端子の電圧より高い定常状態＞
ｐＭＯＳトランジスタ１３のソースとダイオード１２のカソードに間に抵抗１５が接続されている。抵抗１５の抵抗値を十分小さくすれば、図１の静電保護回路１０と同様の動作が可能である。

【0022】

＜信号端子の電圧がＧＮＤ端子の電圧より低い逆接続状態＞
逆接続状態では、ｐＭＯＳトランジスタ１３に流れる電流がおおよそ｜ＶＴＰＤ｜／Ｒで決定される。ここで、Ｒは抵抗１５の抵抗値である。即ち、この電流を逆流電流として許容可能な電流値に設定すれば良い。従って、第一の実施形態の静電保護回路１０よりもｐＭＯＳトランジスタ１３のサイズを小さくすることが出来る。

【0023】

以上説明したように、本実施形態の静電保護回路２０は、ダイオード１１と並列にｐＭＯＳトランジスタ１３と抵抗１５を備えたことによって、高温において寄生トランジスタに電流が流れることが無いので、信号端子の入力電流の増加する量を少なくすることが出来る。

【0024】

尚、ｐＭＯＳトランジスタ１３と抵抗１５は、図４に示すように接続したディプリーション型のｎチャネル型ＭＯＳトランジスタ２３と抵抗２５に置き換えても同様の効果を得ることが可能である。

【0025】

以上、本発明の実施形態について説明したが、本発明は上記実施形態に限定されず、本発明の趣旨を逸脱しない範囲において種々の変更が可能である。

【0026】

例えば、ダイオード１１とダイオード１２は、ＭＯＳトランジスタの静電保護素子に置き換えても良い。一例として、図５に図１の静電保護回路１０のダイオードをエンハンスメント型のｎチャネル型ＭＯＳトランジスタ３１、３２に置き換えた静電保護回路３０を示す。

【0027】

また例えば、抵抗１４はｐＭＯＳトランジスタ１３のドレイン（ｎＭＯＳトランジスタ２３のソース）と内部回路４０の間に接続しても良い。その場合は、保護のためにｐＭＯＳトランジスタ１３のドレイン（ｎＭＯＳトランジスタ２３のソース）とバルクの経路と直列に、例えばｐＭＯＳトランジスタ１３のゲートとソースとバルクの接続点とダイオード１１のカソードの間に抵抗を設けても良い。

【符号の説明】

【0028】

１０、２０、３０ 静電保護回路
１１、１２ ダイオード
１３ ディプリーション型のｐチャネル型ＭＯＳトランジスタ
２３ ディプリーション型のｎチャネル型ＭＯＳトランジスタ
３１、３２ エンハンスメント型のｎチャネル型ＭＯＳトランジスタ
４０ 内部回路
１００ 半導体装置

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】