(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-11-13
(45)【発行日】2023-11-21
(54)【発明の名称】絶縁ゲート型半導体装置
(51)【国際特許分類】
H01L 29/78 20060101AFI20231114BHJP
H01L 29/739 20060101ALI20231114BHJP
H01L 29/872 20060101ALI20231114BHJP
H01L 21/336 20060101ALI20231114BHJP
【ＦＩ】
H01L29/78 652D
H01L29/78 653A
H01L29/78 652B
H01L29/78 652S
H01L29/78 652F
H01L29/78 655G
H01L29/78 652K
H01L29/78 657D
H01L29/86 301F
H01L29/86 301D
H01L29/78 652M
H01L29/78 658A
H01L29/78 652J
【請求項の数】
17
(21)【出願番号】P 2022079018
(22)【出願日】2022-05-12
(62)【分割の表示】P 2017237033の分割
【原出願日】2017-12-11
(65)【公開番号】P2022105208
(43)【公開日】2022-07-12
【審査請求日】2022-05-12
(73)【特許権者】
【識別番号】000005234
【氏名又は名称】富士電機株式会社
(74)【代理人】
【識別番号】100105854
【弁理士】
【氏名又は名称】廣瀬 一
(74)【代理人】
【識別番号】100103850
【弁理士】
【氏名又は名称】田中 秀▲てつ▼
(72)【発明者】
【氏名】奥村 啓樹
【審査官】恩田 和彦
(56)【参考文献】
【文献】特開２０１５－２２６０６０（ＪＰ，Ａ）
【文献】国際公開第２０１６／１５７６０６（ＷＯ，Ａ１）
【文献】特開２０１６－１２２８５８（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１７／００７７２５１（ＵＳ，Ａ１）
【文献】特許第６１０５０３２（ＪＰ，Ｂ２）
【文献】特開２０１６－１６３０４７（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２９／７８
Ｈ０１Ｌ ２９／７３９
Ｈ０１Ｌ ２９／８７２
Ｈ０１Ｌ ２１／３３６
(57)【特許請求の範囲】
【請求項1】
第１側壁面を有する第１トレンチと、前記第１側壁面と対向した第２側壁面を有する第２トレンチと、
前記第１側壁面に接した第１導電型の主電極領域と、
該主電極領域の下面と前記第１側壁面に接した第２導電型のベース領域と、
前記第２トレンチの底面に接した第２導電型のゲート保護領域と、
前記ゲート保護領域の底面に接する第２導電型の底面領域と、
を備え、
前記ゲート保護領域および前記底面領域は、前記ベース領域よりも高不純物密度であり、
前記ゲート保護領域と前記底面領域との不純物密度は、同一である絶縁ゲート型半導体装置。
【請求項2】
第１側壁面を有する第１トレンチと、
前記第１側壁面と対向した第２側壁面を有する第２トレンチと、
前記第１側壁面に接した第１導電型の主電極領域と、
該主電極領域の下面と前記第１側壁面に接した第２導電型のベース領域と、
前記第２トレンチの底面に接した第２導電型のゲート保護領域と、
前記ゲート保護領域の底面に接する第２導電型の底面領域と、
前記第１側壁面と前記ベース領域の底面とに接し、前記主電極領域より低不純物密度である第１導電型のドリフト層と、
を備え、
前記ドリフト層は、前記第２トレンチの底面に接し、
前記第１トレンチおよび前記第２トレンチはストライプ状をなし、互いに平行に延伸し、
前記第１トレンチおよび前記第２トレンチの並列方向において、前記底面領域の前記第２側壁面側の端部は、前記ゲート保護領域の前記第２側壁面側の端部よりも前記第１側壁面側に位置している絶縁ゲート型半導体装置。
【請求項3】
第１側壁面を有する第１トレンチと、
前記第１側壁面と対向した第２側壁面を有する第２トレンチと、
前記第１側壁面に接した第１導電型の主電極領域と、
該主電極領域の下面と前記第１側壁面に接した第２導電型のベース領域と、
前記第２トレンチの底面に接した第２導電型のゲート保護領域と、
前記ゲート保護領域の底面に接する第２導電型の底面領域と、
前記第１側壁面と前記ベース領域の底面とに接し、前記主電極領域より低不純物密度である第１導電型のドリフト層と、
を備え、
前記ドリフト層は、前記第２トレンチの底面に接し、
前記第１トレンチおよび前記第２トレンチはストライプ状をなし、互いに平行に延伸し、
前記第１トレンチおよび前記第２トレンチの延伸方向と垂直な断面において、前記ゲート保護領域および前記底面領域の前記第１トレンチおよび前記第２トレンチの並列方向における前記第２側壁面側の端部と、前記ドリフト層との境界が段状に形成されている絶縁ゲート型半導体装置。
【請求項4】
第１側壁面を有する第１トレンチと、
前記第１側壁面と対向した第２側壁面を有する第２トレンチと、
前記第１側壁面に接した第１導電型の主電極領域と、
該主電極領域の下面と前記第１側壁面に接した第２導電型のベース領域と、
前記第２トレンチの底面に接した第２導電型のゲート保護領域と、
前記ゲート保護領域の底面に接する第２導電型の底面領域と、
前記第１側壁面と前記ベース領域の底面とに接し、前記主電極領域より低不純物密度である第１導電型のドリフト層と、
を備え、
前記ドリフト層は、前記第２トレンチの底面に接し、
前記第１トレンチおよび前記第２トレンチはストライプ状をなし、互いに平行に延伸し、
前記第１トレンチおよび前記第２トレンチの並列方向において、前記ゲート保護領域の並列方向の前記第２側壁面側の端部は、垂直方向に対し傾斜している絶縁ゲート型半導体装置。
【請求項5】
第１側壁面を有する第１トレンチと、
前記第１側壁面と対向した第２側壁面を有する第２トレンチと、
前記第１側壁面に接した第１導電型の主電極領域と、
該主電極領域の下面と前記第１側壁面に接した第２導電型のベース領域と、
前記第２トレンチの底面に接した第２導電型のゲート保護領域と、
前記ゲート保護領域の底面に接する第２導電型の底面領域と、
前記第１側壁面と前記ベース領域の底面とに接し、前記主電極領域より低不純物密度である第１導電型のドリフト層と、
を備え、
前記ドリフト層は、前記第２トレンチの底面に接し、
前記第１トレンチおよび前記第２トレンチはストライプ状をなし、互いに平行に延伸し、
前記第１トレンチおよび前記第２トレンチの並列方向において、前記主電極領域の前記第２側壁面側の端部は、前記ベース領域の前記第２側壁面側の端部よりも前記第２側壁面側に位置している絶縁ゲート型半導体装置。
【請求項6】
第１側壁面を有する第１トレンチと、
前記第１側壁面と対向した第２側壁面を有する第２トレンチと、
前記第１側壁面に接した第１導電型の主電極領域と、
該主電極領域の下面と前記第１側壁面に接した第２導電型のベース領域と、
前記第２トレンチの底面に接した第２導電型のゲート保護領域と、
前記ゲート保護領域の底面に接する第２導電型の底面領域と、
を備え、
前記ゲート保護領域は、前記第２側壁面にも接し、
前記底面領域は、前記第２トレンチから離間して前記ゲート保護領域に接するベースコンタクト領域である絶縁ゲート型半導体装置。
【請求項7】
前記ゲート保護領域の底面は、前記底面領域の底面よりも浅い請求項１から６のいずれか１項に記載の絶縁ゲート型半導体装置。
【請求項8】
前記ゲート保護領域は、前記第２側壁面にも接している請求項１から５のいずれか１項に記載の絶縁ゲート型半導体装置。
【請求項9】
前記ゲート保護領域および前記底面領域は、前記ベース領域よりも高不純物密度である請求項２から６のいずれか１項に記載の絶縁ゲート型半導体装置。
【請求項10】
前記ゲート保護領域は、前記底面領域よりも高不純物密度である請求項９に記載の絶縁ゲート型半導体装置。
【請求項11】
前記ゲート保護領域と前記底面領域との不純物密度は、同一である請求項９に記載の絶縁ゲート型半導体装置。
【請求項12】
前記第１トレンチの底面および前記第２トレンチの底面は、少なくとも一部が曲面である請求項１から１１のいずれか１項に記載の絶縁ゲート型半導体装置。
【請求項13】
前記第１側壁面と前記ベース領域の底面とに接し、前記主電極領域より低不純物密度である第１導電型のドリフト層を備え、前記ドリフト層は、前記第２トレンチの底面に接している
請求項１又は６に記載の絶縁ゲート型半導体装置。
【請求項14】
前記第１トレンチおよび前記第２トレンチはストライプ状をなし、互いに平行に延伸している請求項１３に記載の絶縁ゲート型半導体装置。
【請求項15】
前記底面領域は、前記第２トレンチの下方において、前記ゲート保護領域の底面に接している請求項１４に記載の絶縁ゲート型半導体装置。
【請求項16】
前記第１側壁面は、チップ構造の基準面に対し第１の傾斜角をなし前記第２側壁面は、前記基準面に対し前記第１の傾斜角とは異なる第２の傾斜角をなす
請求項１から１５のいずれか１項に記載の絶縁ゲート型半導体装置。
【請求項17】
前記第１側壁面は、ａ面である請求項１から１６のいずれか１項に記載の絶縁ゲート型半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、トレンチ内に絶縁ゲート型電極構造を有する絶縁ゲート型半導体装置及びその製造方法に関する。
【背景技術】
【0002】
トレンチゲート型のＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）は、プレーナゲート型に対してセルピッチの縮小によるオン抵抗の低減が期待できる。炭化珪素（ＳｉＣ）等のワイドバンドギャップ半導体を材料とするトレンチゲート型のＭＯＳＦＥＴでは、トレンチの側壁面にａ面（１１－２０）を使用した構造が提案されている（特許文献１～３参照）。特許文献１～３では、トレンチの一方の側壁面側にｎ型のソース領域及びｐ型のベース領域を設け、その側壁面側を電流経路として使用する。
【0003】
ワイドバンドギャップ半導体を材料とするトレンチゲート型のＭＯＳＦＥＴ等の絶縁ゲート型半導体装置においては、その構造や製法について更なる改善が求められている。
【先行技術文献】
【特許文献】
【0004】
【文献】米国特許出願公開第２０１７／００７７２５１号明細書
【文献】特許第６１０５０３２号明細書
【文献】特開２０１６－１６３０４７号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
上記課題に鑑み、本発明は、絶縁ゲート型半導体装置の更なる改善を図ることができる絶縁ゲート型半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【0006】
本発明の一態様は、チップ構造の基準面に対し第１の傾斜角をなす第１側壁面と、その第１側壁面に対向し基準面に対し第１の傾斜角とは異なる第２の傾斜角をなす第２側壁面で両側壁を定義した複数のトレンチをチップ構造に配列した絶縁ゲート型半導体装置であって、（ａ）複数のトレンチに含まれる第１のトレンチに絶縁ゲート型電極構造を設けた第１の単位セルであって、第１のトレンチの第１側壁面に接した第１導電型の主電極領域、その主電極領域の下面と第１側壁面に接した第２導電型のベース領域、そのベース領域の下面と第１側壁面に接した主電極領域より低不純物密度で第１導電型のドリフト層、第１のトレンチの第２側壁面及び底面に接し、ベース領域よりも高不純物密度で第２導電型のゲート保護領域を有する第１の単位セルと、（ｂ）複数のトレンチに含まれる第２のトレンチに絶縁ゲート型電極構造を設けた第２の単位セルであって、ドリフト層の上部に埋め込まれ、第２のトレンチの第１側壁面及び第２側壁面に接した第２導電型で、ベース領域よりも高不純物密度の動作抑制領域を有する第２の単位セルとを備え、第２の単位セルが、複数のトレンチの配列の一端に位置する第２のトレンチを含むように配置される絶縁ゲート型半導体装置であることを要旨とする。
【0007】
本発明の他の態様は、（ａ）チップ構造の基準面に対し第１の傾斜角をなす第１側壁面と、その第１側壁面に対向し基準面に対し第１の傾斜角とは異なる第２の傾斜角をなす第２側壁面で両側壁を定義したトレンチの内側に配置された絶縁ゲート型電極構造と、（ｂ）トレンチの第１側壁面に接した第１導電型の主電極領域と、（ｃ）主電極領域の下面と第１側壁面に接した第２導電型のベース領域と、（ｄ）ベース領域の下面と第１側壁面に接した主電極領域より低不純物密度で第１導電型のドリフト層と、（ｅ）トレンチの第２側壁面及び底面に接し、ベース領域よりも高不純物密度で第２導電型のゲート保護領域と、（ｆ）主電極領域と接した主電極を有する単位セルを複数備え、隣接する単位セルの間に位置するドリフト層と主電極により構成されるショットキーバリアダイオードを内蔵する絶縁ゲート型半導体装置であることを要旨とする。
【0008】
本発明の他の態様は、（ａ）チップ構造の基準面に対し第１の傾斜角をなす第１側壁面と、その第１側壁面に対向し基準面に対し第１の傾斜角とは異なる第２の傾斜角をなす第２側壁面で両側壁を定義したトレンチの内側に配置された絶縁ゲート型電極構造と、（ｂ）トレンチの第１側壁面に接した高不純物密度で第１導電型の主電極領域と、（ｃ）主電極領域の下面と第１側壁面に接した第２導電型のベース領域と、（ｄ）ベース領域の下面と第１側壁面に接した主電極領域より低不純物密度で第１導電型のドリフト層と、（ｅ）トレンチの第２側壁面及び底面に接し、ベース領域よりも高不純物密度で第２導電型のゲート保護領域と、（ｆ）トレンチから離間してゲート保護領域に接し、ベース領域よりも高不純物密度で第２導電型のベースコンタクト領域とを備える絶縁ゲート型半導体装置であることを要旨とする。
【0009】
本発明の他の態様は、（ａ）第１導電型のドリフト層と、（ｂ）ドリフト層上に設けられた第２導電型のベース領域と、（ｃ）ベース領域の上部に設けられ、ドリフト層よりも高不純物密度で第１導電型の主電極領域と、（ｄ）主電極領域及びベース領域に一方の側壁面が接するように、ストライプ状のトレンチの内側に設けられた絶縁ゲート型電極構造と、（ｅ）トレンチの底面及び他方の側壁面に接するようにドリフト層上にストライプ状に設けられ、ベース領域よりも高不純物密度で第２導電型のゲート保護領域とを備えるストライプ状の単位セルが複数配列され、隣接する単位セルのトレンチ間に共通のベース領域を挟む構造と、隣接する単位セルのトレンチ間に共通のゲート保護領域を挟む構造とを交互に繰り返し、ゲート保護領域がトレンチの長手方向に沿って間欠的に配列されている絶縁ゲート型半導体装置であることを要旨とする。
【0010】
本発明の他の態様は、（ａ）第１導電型のドリフト層上に第２導電型のベース領域を形成する工程と、（ｂ）ベース領域の上部に、ドリフト層よりも高不純物密度で第１導電型の主電極領域を形成する工程と、（ｃ）主電極領域が形成されたチップ構造の基準面に対し第１の傾斜角をなす第１側壁面と、その第１側壁面に対向し基準面に対し第１の傾斜角とは異なる第２の傾斜角をなす第２側壁面で両側壁を定義したトレンチをドリフト層に到達するまで形成し、主電極領域及びベース領域を第１側壁面に露出させる工程と、（ｄ）トレンチの底面及び第１側壁面に斜めにイオン注入することにより、トレンチの底面及び第１側壁面に接した第２導電型のゲート保護領域を形成する工程と、（ｅ）トレンチの内側に絶縁ゲート型電極構造を形成する工程とを含む絶縁ゲート型半導体装置の製造方法であることを要旨とする。
【発明の効果】
【0011】
本発明によれば、絶縁ゲート型半導体装置の更なる改善を図ることができる絶縁ゲート型半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【0012】
【図1】第１実施形態に係る絶縁ゲート型半導体装置の一例を示す平面図である。
【図4】トレンチの側壁面の面方位を説明するための概略図である。
【図5】トレンチの側壁面の面方位を説明するための概略図である。
【図6】トレンチの側壁面の面方位とゲート電圧及び移動度の関係を表すグラフである。
【図7】第１実施形態に係る絶縁ゲート型半導体装置の他の一例を示す要部断面図である。
【図8】第１実施形態に係る絶縁ゲート型半導体装置の他の一例を示す要部断面図である。
【図9】第１実施形態に係る絶縁ゲート型半導体装置の他の一例を示す要部断面図である。
【図10】第２実施形態に係る絶縁ゲート型半導体装置の一例を示す要部断面図である。
【図11】第２実施形態に係る絶縁ゲート型半導体装置の他の一例を示す要部断面図である。
【図12】第２実施形態に係る絶縁ゲート型半導体装置の他の一例を示す要部断面図である。
【図13】第２実施形態に係る絶縁ゲート型半導体装置の他の一例を示す要部断面図である。
【図14】第３実施形態に係る絶縁ゲート型半導体装置の一例を示す要部断面図である。
【図15】第３実施形態に係る絶縁ゲート型半導体装置の製造方法の一例を説明するための工程断面図である。
【図24】第３実施形態に係る絶縁ゲート型半導体装置の他の一例を示す要部断面図である。
【図25】第３実施形態に係る絶縁ゲート型半導体装置の他の一例を示す要部断面図である。
【図26】第３実施形態に係る絶縁ゲート型半導体装置の他の一例を示す要部断面図である。
【図27】第４実施形態に係る絶縁ゲート型半導体装置の一例を示す要部断面図である。
【発明を実施するための形態】
【0013】
以下、図面を参照して、本発明の第１～第４実施形態を説明する。図面の記載において、同一又は類似の部分には同一又は類似の符号を付し、重複する説明を省略する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は実際のものとは異なる場合がある。また、図面相互間においても寸法の関係や比率が異なる部分が含まれ得る。また、以下に示す実施形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。
【0014】
本明細書において、「第１主電極領域」とは、電界効果トランジスタ（ＦＥＴ）や静電誘導トランジスタ（ＳＩＴ）においてソース領域又はドレイン領域のいずれか一方となる半導体領域を意味する。絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）においてはエミッタ領域又はコレクタ領域のいずれか一方となる半導体領域を意味する。又、静電誘導サイリスタ（ＳＩサイリスタ）やゲートターンオフサイリスタ（ＧＴＯ）においてはアノード領域又はカソード領域のいずれか一方となる半導体領域を意味する。「第２主電極領域」とは、ＦＥＴやＳＩＴにおいては上記第１主電極領域とはならないソース領域又はドレイン領域のいずれか一方となる半導体領域を意味する。ＩＧＢＴにおいては上記第１主電極領域とはならないエミッタ領域又はコレクタ領域のいずれか一方となる領域を意味する。ＳＩサイリスタやＧＴＯにおいては上記第１主電極領域とはならないアノード領域又はカソード領域のいずれか一方となる領域を意味する。このように、「第１主電極領域」がソース領域であれば、「第２主電極領域」はドレイン領域を意味する。「第１主電極領域」がエミッタ領域であれば、「第２主電極領域」はコレクタ領域を意味する。「第１主電極領域」がアノード領域であれば、「第２主電極領域」はカソード領域を意味する。バイアス関係を交換すれば、ＦＥＴ等では、「第１主電極領域」の機能と「第２主電極領域」の機能を交換可能である。更に、本明細書において単に「主電極領域」と記載する場合は、第１主電極領域又は第２主電極領域のいずれか一方を包括的に意味する。
【0015】
また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本発明の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。また以下の説明では、第１導電型がｎ型、第２導電型がｐ型の場合について例示的に説明する。しかし、導電型を逆の関係に選択して、第１導電型をｐ型、第２導電型をｎ型としても構わない。また「ｎ」や「ｐ」に付す「＋」や「－」は、「＋」及び「－」が付記されていない半導体領域に比して、それぞれ相対的に不純物密度が高い又は低い半導体領域であることを意味する。ただし同じ「ｎ」と「ｎ」とが付された半導体領域であっても、それぞれの半導体領域の不純物密度が厳密に同じであることを意味するものではない。更に、以下の説明で「第１導電型」及び「第２導電型」の限定を加えた部材や領域は、特に明示の限定がなくても半導体材料からなる部材や領域を意味していることは、技術的にも論理的にも自明である。また、本明細書では、ミラー指数の表記において、「－」はその直後の指数につくバーを意味しており、指数の前に「－」を付けることで負の指数を表している。
【0016】
第１実施形態に係る絶縁ゲート型半導体装置（ＭＩＳＦＥＴ）は、図１に示すように、同一形状の複数のトレンチ１０ａ～１０ｃ，…，１０ｄ～１０ｆをそれぞれ有する複数の単位セルＣ１～Ｃ３，…，Ｃ４～Ｃ６の配列を含むチップ構造を有する。なお、第１実施形態に係る絶縁ゲート型半導体装置において、トレンチの本数及び単位セルの個数は特に限定されない。第１実施形態に係る絶縁ゲート型半導体装置は、この単位セルを更に複数配列してマルチチャネル構造をなすことにより大電流を流す電力用半導体装置（パワーデバイス）とすることが可能である。
【0017】
図１ではトレンチ１０ａ～１０ｃ，…，１０ｄ～１０ｆの平面パターンを破線で模式的に示している。トレンチ１０ａ～１０ｃ，…，１０ｄ～１０ｆはストライプ状をなし、互いに平行に延伸する。トレンチ１０ａ～１０ｃ，…，１０ｄ～１０ｆの長手方向に直交する方向（トレンチ１０ａ～１０ｃ，…，１０ｄ～１０ｆの並列方向）において、単位セルＣ１～Ｃ３は配列構造の左側の周辺部に位置し、単位セルＣ１が配列構造の一端に位置する。また、単位セルＣ４～Ｃ６は配列構造の右側の周辺部に位置し、単位セルＣ６が配列構造の他端に位置する。
【0018】
図１に示した左側の周辺部の単位セルＣ１～Ｃ３をＡ－Ａ方向から見た垂直方向の断面図が図２に対応する。第１実施形態に係る絶縁ゲート型半導体装置は、図２に示すように、第１導電型（ｎ型）のドリフト層１と、ドリフト層１上に配置された第２導電型（ｐ型）のベース領域３ａ，３ｂを備える。ドリフト層１及びベース領域３ａ，３ｂは、ＳｉＣからなるエピタキシャル成長層でそれぞれ構成されている。
【0019】
ベース領域３ａ，３ｂの上部には、ドリフト層１よりも高不純物密度のｎ＋型の第１主電極領域（ソース領域）４ａ～４ｄが選択的に設けられている。ソース領域４ａ，４ｃはベース領域３ａ，３ｂにそれぞれ接する。なお、ソース領域４ｂ，４ｄは電流経路として使用しないため、設けなくても構わない。ドリフト層１上には、ベース領域３ａ，３ｂよりも高不純物密度のｐ＋型のゲート保護領域２ａ，２ｂが選択的に設けられている。ゲート保護領域２ａ，２ｂの上面は、ソース領域４ａ～４ｄの上面と同一の水平レベルに位置する。ゲート保護領域２ａは、ソース領域４ｂ，４ｃ及びベース領域３ｂに接する。
【0020】
ソース領域４ａ～４ｄの上面からドリフト層１に達するようにトレンチ１０ａ～１０ｃが設けられている。図２では、トレンチ１０ａ～１０ｃの両方の側壁面が垂直方向に平行である場合を例示するが、これに限定されない。例えば、トレンチ１０ａ～１０ｃの両方の側壁面が下方に向かうにつれて先細りするように傾斜していてもよい。また、トレンチ１０ａ～１０ｃの底面が平面の場合を例示するが、曲面であってもよく、底面の角部が曲率を有していてもよい。
【0021】
トレンチ１０ｂの一方の側壁面（後述する第１側壁面）はソース領域４ａ及びベース領域３ａに接し、他方の側壁面（後述する第２側壁面）はソース領域４ｂ及びゲート保護領域２ｂに接する。トレンチ１０ｄの一方の側壁面はソース領域４ｃ及びベース領域３ｂに接し、他方の側壁面はソース領域４ｄ及びゲート保護領域２ｂに接する。トレンチ１０ｂ，１０ｄの底面は、ドリフト層１及びゲート保護領域２ａ，２ｂにそれぞれ接する場合を例示するが、トレンチ１０ｂ，１０ｄの底面のすべてがゲート保護領域２ａ，２ｂでそれぞれ被覆されていてもよい。一方、トレンチ１０ａの両側壁面及び底面は、ｐ＋型の動作抑制領域２ｘで被覆されている。動作抑制領域２ｘは、ソース領域４ａ及びベース領域３ａに接する。動作抑制領域２ｘは、ゲート保護領域２ａ，２ｂと同じ深さで設けられている。
【0022】
トレンチ１０ａ～１０ｃの底面及び側壁面にはゲート絶縁膜５ａ～５ｃが設けられている。ゲート絶縁膜５ａ～５ｃとしては、シリコン酸化膜（ＳｉＯ２膜）の他、シリコン酸窒化（ＳｉＯＮ）膜、ストロンチウム酸化物（ＳｒＯ）膜、シリコン窒化物（Ｓｉ３Ｎ４）膜、アルミニウム酸化物（Ａｌ２Ｏ３）膜、マグネシウム酸化物（ＭｇＯ）膜、イットリウム酸化物（Ｙ２Ｏ３）膜、ハフニウム酸化物（ＨｆＯ２）膜、ジルコニウム酸化物（ＺｒＯ２）膜、タンタル酸化物（Ｔａ２Ｏ５）膜、ビスマス酸化物（Ｂｉ２Ｏ３）膜のいずれか１つの単層膜或いはこれらの複数を積層した複合膜等が採用可能である。
【0023】
トレンチ１０ａ～１０ｃの内側にはゲート絶縁膜５ａ～５ｃを介してゲート電極６ａ～６ｃが埋め込まれ、絶縁ゲート型電極構造（５ａ，６ａ），（５ｂ，６ｂ），（５ｃ，６ｃ）を構成している。ゲート電極６ａ～６ｃの材料としては、例えば燐（Ｐ）等の不純物を高不純物密度に添加したポリシリコン層（ドープドポリシリコン層）が使用可能である。
【0024】
ゲート電極６ａ～６ｃ上には層間絶縁膜７を介して第１主電極（ソース電極）８が配置されている。層間絶縁膜７としては、「ＮＳＧ」と称される燐（Ｐ）や硼素（Ｂ）を含まないノンドープのシリコン酸化膜（ＳｉＯ２膜）が採用可能である。しかし、層間絶縁膜７としては、燐を添加したシリコン酸化膜（ＰＳＧ）、硼素を添加したシリコン酸化膜（ＢＳＧ）、硼素及び燐を添加したシリコン酸化膜（ＢＰＳＧ）、シリコン窒化膜（Ｓｉ３Ｎ４）等でもよい。ソース電極８は、ソース領域４ａ，４ｃ及びゲート保護領域２ａ，２ｂに電気的に接続されている。ソース電極８は、紙面の奥に位置するゲート表面電極（図示省略）と分離して配置されている。
【0025】
例えば、ソース電極８はアルミニウム（Ａｌ）膜で構成できる。ゲート表面電極は、ソース電極８と同様の材料が使用可能である。図示を省略するが、ソース電極８の下には、下地金属となるソースコンタクト層及びバリアメタル層が配置されていてもよい。例えば、ソースコンタクト層がニッケルシリサイド（ＮｉＳｉｘ）膜、バリアメタル層が窒化チタン（ＴｉＮ）膜で構成できる。
【0026】
ドリフト層１の下面には、ドリフト層１に接するようにｎ＋型の第２主電極領域（ドレイン領域）９が配置されている。ドレイン領域９はＳｉＣからなる半導体基板（ＳｉＣ基板）で構成されている。ドレイン領域９の下面には、第２主電極（ドレイン電極）１１が配置されている。ドレイン電極１１としては、例えば金（Ａｕ）からなる単層膜や、Ａｌ、ニッケル（Ｎｉ）、Ａｕの順で積層された金属膜が使用可能であり、更にその最下層にモリブデン（Ｍｏ）、タングステン（Ｗ）等の金属膜やニッケル（Ｎｉ）とチタン（Ｔｉ）を堆積させてＳｉＣと反応させた合金層を積層してもよい。
【0027】
一方、図１に示した右側の周辺部に位置する単位セルＣ４～Ｃ６をＢ－Ｂ方向から見た垂直方向の断面図が図３に対応する。図３に示すように、ｎ型のドリフト層１上にはｐ型のベース領域３ｃ～３ｅが配置されている。ベース領域３ｃ～３ｅの上部には、ｎ＋型のソース領域４ｅ～４ｊが選択的に設けられている。ソース領域４ｅ，４ｇ，４ｈはベース領域３ｃ～３ｅにそれぞれ接する。なお、ソース領域４ｆ，４ｈ，４ｊは電流経路として使用しないため、設けなくても構わない。ドリフト層１上にはｐ＋型のゲート保護領域２ｃ～２ｅが選択的に設けられている。ゲート保護領域２ｃ～２ｅの上面は、ソース領域４ｅ～４ｊの上面と同一の水平レベルに位置する。ゲート保護領域２ｃは、ソース領域４ｇ及びベース領域３ｄに接する。ゲート保護領域２ｄは、ソース領域４ｉ及びベース領域３ｅに接する。
【0028】
ソース領域４ｅ～４ｊの上面からドリフト層１に達するようにトレンチ１０ｄ～１０ｆが設けられている。トレンチ１０ｄの一方の側壁面はソース領域４ｅ及びベース領域３ｃに接し、他方の側壁面はソース領域４ｆ及びゲート保護領域２ｃに接する。トレンチ１０ｅの一方の側壁面はソース領域４ｇ及びベース領域３ｄに接し、他方の側壁面はソース領域４ｈ及びゲート保護領域２ｄに接する。トレンチ１０ｆの一方の側壁面はソース領域４ｉ及びベース領域３ｅに接し、他方の側壁面はソース領域４ｊ及びゲート保護領域２ｅに接する。トレンチ１０ｄ～１０ｆの底面は、ドリフト層１及びゲート保護領域２ｃ～２ｅにそれぞれ接する場合を例示するが、トレンチ１０ｄ～１０ｆの底面のすべてがゲート保護領域２ｃ～２ｅでそれぞれ被覆されていてもよい。
【0029】
トレンチ１０ｄ～１０ｆの内側にはゲート絶縁膜５ｄ～５ｆを介してゲート電極６ｄ～６ｆが埋め込まれ、絶縁ゲート型電極構造（５ｄ，６ｄ），（５ｅ，６ｅ），（５ｆ，６ｆ）を構成している。ゲート電極６ｄ～６ｆ上には層間絶縁膜７を介してソース電極８が配置されている。ソース電極８は、ソース領域４ｅ，４ｇ，４ｈ及びゲート保護領域２ｃ～２ｅに電気的に接続されている。ドリフト層１の下面には、ドリフト層１に接するようにｎ＋型のドレイン領域９が配置されている。ドレイン領域９の下面にはドレイン電極１１が配置されている。
【0030】
ここで、図４～図６を参照して、図１～図３に示したトレンチ１０ａ～１０ｃ，…，１０ｄ～１０ｆの側壁面に使用する面方位について説明する。図１～図３に示したトレンチ１０ａ～１０ｃ，…，１０ｄ～１０ｆが形成されるチップ構造は、図４に示すように、例えば、＜０００１＞（ｃ軸）方向に対して＜１１－２０＞方向に４°～８°程度のオフ角θ１を有する。オフ角θ１は、（０００１）面（Ｓｉ面）又は（０００－１）面（Ｃ面）であるｃ軸と垂直な面（基底面）と、チップ構造の基準面とがなす角度である。チップ構造の側面に複数の実線で示す直線Ｌ１はＳｉ面を模式的に示している。このチップ構造に、トレンチＴ１と、トレンチＴ１と直交するトレンチＴ２を設けることを考える。トレンチＴ１の側壁面Ｓ１，Ｓ２は、（０００１）面に垂直な（１－１００）面であるｍ面を使用する。トレンチＴ１の側壁面Ｓ１，Ｓ２は実際にはテーパ状に形成されるため、トレンチＴ１の側壁面Ｓ１，Ｓ２はいずれも、Ｓｉ面側に９°程度傾斜したｍ面となる。
【0031】
図５はチップ構造にトレンチＴ２を設けた場合を示す。図５に示すように、トレンチＴ２の対向する側壁面Ｓ３，Ｓ４はいずれも（１１－２０）面であるａ面を使用している。図５において、ａ面に平行な破線Ｌ２，Ｌ３を模式的に示す。この場合、半導体ウェハがオフ角θ１を有するため、トレンチＴ２の一方の側壁面Ｓ３のａ面に対する傾斜角θ２と、他方の側壁面Ｓ４のａ面に対する傾斜角θ３が異なる。例えばオフ角θ１が４°の場合、トレンチＴ２の側壁面Ｓ３は、ａ面に対するＳｉ面側の傾斜角θ２が５°となり、トレンチＴ２の側壁面Ｓ４は、ａ面に対するＳｉ面側の傾斜角θ４が１３°となる。図６は、Ｓｉ面側に９°傾斜したｍ面、Ｓｉ面側に５°傾斜したａ面、Ｓｉ面側に１３°傾斜したａ面についてのゲート電圧及び電子の移動度の関係を示す。図６から、Ｓｉ面側に５°傾斜したａ面、Ｓｉ面側に９°傾斜したｍ面、Ｓｉ面側に１３°傾斜したａ面の順で電子の移動度が高い。
【0032】
第１実施形態に係る絶縁ゲート型半導体装置では、図１～図３に示したトレンチ１０ｂ～１０ｃ，…，１０ｄ～１０ｆの、ソース領域４ａ，４ｃ，４ｅ，４ｇ，４ｉ及びベース領域３ａ～３ｅに接する側の側壁面として、相対的にＳｉ面側に傾斜角θ２が小さく、電子の移動度が高いａ面を使用し、電流経路として活用する。このａ面を、チップ構造の基準面（ａ面）に対し第１の傾斜角θ２をなす「第１側壁面」と定義する。
【0033】
一方、図１～図３に示したトレンチ１０ｂ～１０ｃ，…，１０ｄ～１０ｆの、ソース領域４ｂ，４ｄ，４ｆ，４ｈ，４ｊ及びゲート保護領域２ａ～２ｅに接する側の側壁面として、相対的にＳｉ面側に傾斜角θ３が大きく、電子の移動度が低いａ面を使用する。このａ面を、第１側壁面に対向し、基準面（ａ面）に対し第１の傾斜角θ２とは異なる第２の傾斜角θ３をなし、電子の移動度が第１側壁面よりも低い「第２側壁面」と定義する。このように、トレンチ１０ｂ～１０ｃ，…，１０ｄ～１０ｆの両側壁が、「第１側壁面」及び「第２側壁面」で定義される。
【0034】
第１実施形態に係る絶縁ゲート型半導体装置の動作時は、ドレイン電極１１に正電圧を印加し、ゲート電極６ａ～６ｆに閾値以上の正電圧を印加する。これにより、単位セルＣ１～Ｃ３，…Ｃ４～６の配列構造の一端に位置する単位セルＣ１を除く単位セルＣ２～Ｃ６においては、ベース領域３ａ～３ｅのゲート電極６ｂ～６ｆ側に反転層（チャネル）が形成されてオン状態となる。オン状態では、ドレイン電極１１からドレイン領域９、ドリフト層１、ベース領域３ａ～３ｅの反転層及びソース領域４ａ，４ｃ，４ｅ，４ｇ，４ｉを経由してソース電極８へ電流が流れる。一方、ゲート電極６ａ～６ｆに印加される電圧が閾値未満の場合、ベース領域３ａ～３ｅに反転層が形成されないため、オフ状態となり、ドレイン電極１１からソース電極８へ電流が流れない。一方、単位セルＣ１～Ｃ３，…Ｃ４～６の配列構造の一端に位置する単位セルＣ１においては、トレンチ１０ａの両側壁面及び底面が動作抑制領域２ｘで被覆されている。このため、第１実施形態に係る絶縁ゲート型半導体装置の動作時には単位セルＣ１の動作は抑制される。
【0035】
単位セルＣ１～Ｃ３，…Ｃ４～６の配列構造の端部に位置する単位セルＣ１では、トレンチ１０ａのパターンが比較的崩れ易い。これに対して、第１実施形態に係る絶縁ゲート型半導体装置によれば、単位セルＣ１～Ｃ３，…Ｃ４～６の配列構造の端部に位置する単位セルＣ１において、トレンチ１０ａの底部及び両側壁面をｐ＋型の動作抑制領域２ｘで被覆する。これにより、トレンチ１０ａのパターンが崩れた場合でも、単位セルＣ１の動作が抑制されるため、信頼性を向上させることができる。
【0036】
また、図７に示すように、単位セルＣ１～Ｃ３，…Ｃ４～６の配列構造の他端に位置する単位セルＣ６においても、トレンチ１０ｆの底部及び両側壁面をｐ＋型の動作抑制領域２ｙで被覆してもよい。動作抑制領域２ｙは、単位セルＣ６に隣接する単位セルＣ５のトレンチ１０ｅの底部及び側壁面に接する。動作抑制領域２ｙは、単位セルＣ５のゲート保護領域と共通の半導体領域であり、単位セルＣ５のゲート保護領域としても機能する。図７に示した構造によれば、単位セルＣ１～Ｃ３，…Ｃ４～６の配列構造の両端に位置する単位セルＣ１，Ｃ６のトレンチ１０ａ，１０ｆのパターンが崩れた場合でも単位セルＣ１，Ｃ６の動作が抑制されるため、信頼性を向上させることができる。
【0037】
また、図８に示すように、単位セルＣ１～Ｃ３，…Ｃ４～６の配列構造の端部に位置する２つの単位セルＣ１，Ｃ２において、トレンチ１０ａ，１０ｂの底部及び両側壁面をｐ＋型の動作抑制領域２ｘで被覆してもよい。これにより、単位セルＣ１～Ｃ３，…Ｃ４～６の配列構造の端部に位置する２つの単位セルＣ１，Ｃ２のトレンチ１０ａ，１０ｂのパターンが崩れた場合でも単位セルＣ１，Ｃ２の動作が抑制されるため、信頼性を向上させることができる。
【0038】
更に、図９に示すように、単位セルＣ１～Ｃ３，…Ｃ４～６の配列構造の他端に位置する２つの単位セルＣ５，Ｃ６においても、トレンチ１０ｅ，１０ｆの底部及び両側壁面をｐ＋型の動作抑制領域２ｙで被覆してもよい。動作抑制領域２ｙは、単位セルＣ５に隣接する単位セルＣ４のトレンチ１０ｄの底部及び側壁面に接する。動作抑制領域２ｙは、単位セルＣ４のゲート保護領域と共通の半導体領域であり、単位セルＣ４のゲート保護領域としても機能する。図８及び図９に示した構造によれば、単位セルＣ１～Ｃ３，…Ｃ４～６の配列構造の両端に位置する単位セルＣ１，Ｃ２及び単位セルＣ５，Ｃ６において、トレンチ１０ａ，１０ｂ及びトレンチ１０ｅ，１０ｆのパターンが崩れた場合でも単位セルＣ１，Ｃ２及び単位セルＣ５，Ｃ６の動作が抑制されるため、信頼性を向上させることができる。
【0039】
なお、図１に示した単位セルＣ１～Ｃ３，…Ｃ４～６の配列構造の一端の１つの単位セルＣ０のトレンチ１０ａがｐ＋型の動作抑制領域２ｘで被覆された構造と、図９に示した単位セルＣ１～Ｃ３，…Ｃ４～６の配列構造の他端の２つの単位セルＣ５，Ｃ６のトレンチ１０ｅ，１０ｆがｐ＋型の動作抑制領域２ｙで被覆された構造とを組み合わせてもよい。更に、図８に示した単位セルＣ１～Ｃ３，…Ｃ４～６の配列構造の一端の２つの単位セルＣ０のトレンチ１０ａ，１０ｂがｐ＋型の動作抑制領域２ｘで被覆された構造と、図７に示した単位セルＣ１～Ｃ３，…Ｃ４～６の配列構造の他端の１つの単位セルＣ６のトレンチ１０ｆがｐ＋型の動作抑制領域２ｙで被覆された構造とを組み合わせてもよい。
【0040】
（第２実施形態）
第２実施形態に係る絶縁ゲート型半導体装置は、図１０に示すように、第１導電型（ｎ型）のドリフト層１と、ドリフト層１上に選択的に設けられ、第２導電型（ｐ＋型）のベース領域３ａ，３ｂを備える。ベース領域３ａ，３ｂの上部には、ドリフト層１よりも高不純物密度で第１導電型の主電極領域（ソース領域）４ａ～４ｄが設けられている。なお、４ｂ，４ｄは電流経路として使用しないため、設けられていなくてもよい。
第２実施形態に係る絶縁ゲート型半導体装置は、図１０に示すように、第１導電型（ｎ型）のドリフト層１と、ドリフト層１上に選択的に設けられ、第２導電型（ｐ＋型）のベース領域３ａ，３ｂを備える。ベース領域３ａ，３ｂの上部には、ドリフト層１よりも高不純物密度で第１導電型の主電極領域（ソース領域）４ａ～４ｄが設けられている。なお、４ｂ，４ｄは電流経路として使用しないため、設けられていなくてもよい。
【0041】
ソース領域４ａ～４ｄを貫通するようにトレンチ１０ａ，１０ｂが設けられている。トレンチ１０ａの一方の側壁面はソース領域４ａ及びベース領域３ａに接し、他方の側壁面はソース領域４ｂに接する。トレンチ１０ｂの一方の側壁面はソース領域４ｃ及びベース領域３ｂに接し、他方の側壁面はソース領域４ｄに接する。
【0042】
第２実施形態に係る絶縁ゲート型半導体装置では、トレンチ１０ａ，１０ｂのソース領域４ａ，４ｃ及びベース領域３ａ，３ｂ側の側壁面として、相対的に電子の移動度の高いａ面を使用する。一方、トレンチ１０ａ，１０ｂのソース領域４ｂ，４ｄ側の側壁面として、相対的に電子の移動度の低いａ面を使用する。即ち、トレンチ１０ａ，１０ｂのソース領域４ａ，４ｃ及びベース領域３ａ，３ｂ側の側壁面が第１側壁面となり、トレンチ１０ａ，１０ｂのソース領域４ｂ，４ｄ側の側壁面が第２側壁面となる。
【0043】
トレンチ１０ａ，１０ｂの内側には、ゲート絶縁膜５ａ，５ｂ及びゲート電極６ａ，６ｂからなる絶縁ゲート型電極構造（５ａ，６ａ），（５ｂ，６ｂ）が設けられている。ドリフト層１上には、ベース領域３ａ，３ｂよりも高不純物密度で第２導電型（ｐ＋型）のゲート保護領域２ａ～２ｃが選択的に設けられている。ゲート保護領域２ａは、ソース領域４ａ及びベース領域３ａに接する。ゲート保護領域２ｂは、トレンチ１０ａの底面及び側壁面に接し、且つソース領域４ｂに接する。ゲート保護領域２ｃは、トレンチ１０ｂの底面及び側壁面に接し、且つソース領域４ｄに接する。
【0044】
ゲート電極６ａ，６ｂ上には層間絶縁膜７を介して第１主電極（ソース電極）８が配置されている。ソース電極８はソース領域４ａ，４ｃ及びゲート保護領域２ａ～２ｃに接する。ドリフト層１の下面には、ドリフト層１に接するようにｎ＋型の第２主電極領域（ドレイン領域）９が配置されている。ドレイン領域９の下面には、第２主電極（ドレイン電極）１１が配置されている。
【0045】
第２実施形態に係る絶縁ゲート型半導体装置は、トレンチ１０ａ，１０ｂをそれぞれ含む単位セルの間に、ドリフト層１とソース電極８により構成されるショットキーバリアダイオードＤ１（図１０に回路記号で模式的に図示）を内蔵する。ショットキーバリアダイオードＤ１は還流ダイオード（ＦＷＤ）として機能する。図１０に示した構造においては、ソース領域４ａ～４ｄの上面と同一の水平レベルに位置するドリフト層１の上面とソース電極８により、ショットキーバリアダイオードＤ１のショットキー接合が形成されている。第２実施形態に係る絶縁ゲート型半導体装置の他の構成及び基本的な動作は、第１実施形態に係る絶縁ゲート型半導体装置と同様であるので、重複した説明を省略する。
【0046】
第２実施形態に係る絶縁ゲート型半導体装置によれば、ショットキーバリアダイオードＤ１を内蔵することで、外付けのＦＷＤが不要となり、部品点数を削減することができる。
【0047】
また、図１１に示す第２実施形態に係る絶縁ゲート型半導体装置の変形例は、ショットキーバリアダイオードＤ２の構成が、図１０に示した第２実施形態に係る絶縁ゲート型半導体装置と異なる。ドリフト層１上にはｐ＋型のゲート保護領域２ａ～２ｃ及びｐ＋型のベースコンタクト領域２ｆが選択的に設けられている。ソース電極８は、ゲート保護領域２ｂ及びベースコンタクト領域２ｆに挟まれるように、トレンチ１０ａ，１０ｂの底面と同一の深さまで埋め込まれた凸部８ａを有する。ソース電極８の凸部８ａの底面とドリフト層１によりショットキー接合が形成され、ショットキーバリアダイオードＤ２が構成される。
【0048】
また、図１２に示す第２実施形態に係る絶縁ゲート型半導体装置の変形例は、ショットキーバリアダイオードＤ３の構成が、図１０に示した第２実施形態に係る絶縁ゲート型半導体装置と異なる。ドリフト層１上にはｐ＋型のゲート保護領域２ａ～２ｃが選択的に設けられている。ソース電極８は、ゲート保護領域２ｂ及びベース領域３ｂに挟まれるように、トレンチ１０ａ，１０ｂの底面と同一の深さまで埋め込まれた凸部８ａを有する。ソース電極８の凸部８ａの側面とドリフト層１によりショットキー接合が形成され、ショットキーバリアダイオードＤ３が構成される。図１２に示した第２実施形態に係る絶縁ゲート型半導体装置の変形例によれば、ソース電極８の凸部８ａの側面とドリフト層１によりショットキー接合を形成する。したがって、ショットキーバリアダイオードＤ３の面積を維持しつつ、ゲート保護領域２ｂの幅Ｗ１を縮小でき、チップサイズを縮小可能である。
【0049】
また、図１３に示す第２実施形態に係る絶縁ゲート型半導体装置の変形例は、ショットキーバリアダイオードＤ３の構成が、図１０に示した第２実施形態に係る絶縁ゲート型半導体装置と異なる。ドリフト層１上にはｐ＋型のゲート保護領域２ａ～２ｃ及びｐ＋型のベースコンタクト領域２ｆが選択的に設けられている。ソース電極８は、ドリフト層１及びベースコンタクト領域２ｆに挟まれるように、ドリフト層１にトレンチ１０ａ，１０ｂの底面と同一の深さまで埋め込まれた凸部８ａを有する。凸部８ａの底面はドリフト層１及びベースコンタクト領域２ｆに接する。ソース電極８の下面から、ソース電極８の凸部８ａの側面及び底面までの領域と、ドリフト層１とにより階段状にショットキー接合が形成されている。図１３に示した第２実施形態に係る絶縁ゲート型半導体装置の変形例によれば、ショットキーバリアダイオードＤ４の面積を広くとることができ、順方向電圧を低減可能となる。
【0050】
（第３実施形態）
第３実施形態に係る絶縁ゲート型半導体装置は、図１４に示すように、第１導電型（ｎ型）のドリフト層１と、ドリフト層１上に選択的に設けられ、第２導電型（ｐ型）のベース領域３ａ，３ｂを備える。ベース領域３ａ，３ｂの上部には、ドリフト層１よりも高不純物密度で第１導電型（ｎ＋型）の主電極領域（ソース領域）４ａ～４ｃが設けられている。なお、ソース領域４ｂは電流経路として使用しないため、設けられていなくてもよい。ソース領域４ａ～４ｃの上面から、ソース領域４ａ，４ｂを貫通してドリフト層１に達するトレンチ１０が設けられている。トレンチ１０の一方の側壁面はソース領域４ａ及びベース領域３ａに接し、他方の側壁面はソース領域４ｂに接する。
第３実施形態に係る絶縁ゲート型半導体装置は、図１４に示すように、第１導電型（ｎ型）のドリフト層１と、ドリフト層１上に選択的に設けられ、第２導電型（ｐ型）のベース領域３ａ，３ｂを備える。ベース領域３ａ，３ｂの上部には、ドリフト層１よりも高不純物密度で第１導電型（ｎ＋型）の主電極領域（ソース領域）４ａ～４ｃが設けられている。なお、ソース領域４ｂは電流経路として使用しないため、設けられていなくてもよい。ソース領域４ａ～４ｃの上面から、ソース領域４ａ，４ｂを貫通してドリフト層１に達するトレンチ１０が設けられている。トレンチ１０の一方の側壁面はソース領域４ａ及びベース領域３ａに接し、他方の側壁面はソース領域４ｂに接する。
【0051】
第３実施形態に係る絶縁ゲート型半導体装置では、トレンチ１０のソース領域４ａ及びベース領域３ａ側の側壁面として、相対的に電子の移動度の高いａ面を使用する。即ち、トレンチ１０のソース領域４ａ及びベース領域３ａ側の側壁面が第１側壁面となり、トレンチ１０のソース領域４ｂ側の側壁面が第２側壁面となる。
【0052】
トレンチ１０の内側には絶縁ゲート型電極構造（５，６）が設けられている。ゲート電極６上には層間絶縁膜７を介して第１主電極（ソース電極）８が配置されている。ソース電極８はソース領域４ａ，４ｃに接する。ドリフト層１の下面には、ドリフト層１に接するようにｎ＋型の第２主電極領域（ドレイン領域）９が配置されている。ドレイン領域９の下面には、第２主電極（ドレイン電極）１１が配置されている。
【0053】
ドリフト層１上には、ベース領域３ａ，３ｂよりも高不純物密度で第２導電型（ｐ＋型）のゲート保護領域２が選択的に設けられている。ゲート保護領域２は、第３実施形態に係る絶縁ゲート型半導体装置の製造時に、トレンチ１０の側壁面及び底面にｐ型不純物を斜めにイオン注入することにより自己整合的に形成された領域である。ゲート保護領域２は、Ｌ字型の断面パターンを有し、トレンチ１０の底面及び側壁面に接する。
【0054】
ドリフト層１上には、ベース領域３ａ，３ｂよりも高不純物密度で第２導電型（ｐ＋型）のベースコンタクト領域２ｈ，２ｉが選択的に設けられている。ベースコンタクト領域２ｈは、ソース領域４ａ及びベース領域３ａに接している。ベースコンタクト領域２ｉは、ソース領域４ｂ，４ｃ、ベース領域３ｂ及びゲート保護領域２に接している。例えば、ゲート保護領域２の不純物密度は、ベースコンタクト領域２ｈ，２ｉの不純物密度よりも高くてもよく、ベースコンタクト領域２ｈ，２ｉの不純物密度と同一であってもよい。第３実施形態に係る絶縁ゲート型半導体装置の他の構成及び基本的な動作は、第１実施形態に係る絶縁ゲート型半導体装置と同様であるので、重複した説明を省略する。
【0055】
第３実施形態に係る絶縁ゲート型半導体装置によれば、トレンチ１０の底面及び側壁面に接するようにゲート保護領域２を設けることにより、トレンチ１０の底部の電界集中を抑制でき、トレンチ１０の底部のゲート絶縁膜５を保護することができる。
【0056】
次に、図１５～図２３を参照しながら、第３実施形態に係る絶縁ゲート型半導体装置の製造方法を、トレンチゲート型ＭＩＳＦＥＴの場合を一例として説明する。なお、以下に述べるトレンチゲート型ＭＩＳＦＥＴの製造方法は一例であり、特許請求の範囲に記載した趣旨の範囲であれば、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。
【0057】
まず、窒素（Ｎ）等のｎ型不純物が添加されたｎ＋型の半導体基板（ＳｉＣ基板）を用意する。例えばＳｉＣ基板は４Ｈ－ＳｉＣ基板であり、４°のオフ角を有する。このｎ＋型ＳｉＣ基板をドレイン領域９として、図１５に示すように、ドレイン領域９の上面に、ｎ型のドリフト層１及びｐ型のベース領域３を順次エピタキシャル成長させる。
【0058】
次に、ベース領域３の上面にフォトレジスト膜を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をイオン注入用マスクとして用いて、Ｎ等のｎ型不純物イオンを多段イオン注入する。イオン注入用マスクを除去した後、フォトリソグラフィ技術を用いて、ベース領域３上に新たにフォトレジスト膜を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をイオン注入用マスクとして用いて、Ａｌ等のｐ型不純物イオンを多段イオン注入する。イオン注入用マスクを除去した後、熱処理を行うことにより注入されたｎ型不純物イオン及びｐ型不純物イオンを活性化させる。この結果、図１６に示すように、ベース領域３ａ，３ｂの上面に露出するように、ドリフト層１の上部にｐ＋型のベースコンタクト領域２ｈ，２ｉが選択的に形成される。また、ベース領域３ａ，３ｂの上部にｎ＋型のソース領域４，４ｃが選択的に形成される。
【0059】
次に、ソース領域４，４ｃ及びベースコンタクト領域２ｈ，２ｉの上面にフォトレジスト膜３１を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜３１をパターニングする。パターニングされたフォトレジスト膜３１をエッチング用マスクとして用いて、反応性イオンエッチング（ＲＩＥ）等のドライエッチング等により、ソース領域４、ベース領域３ａ、ベースコンタクト領域２ｉ及びドリフト層１の一部を選択的に除去する。この結果、図１７に示すように、トレンチ１０がドリフト層１の上部に達するように選択的に形成される。トレンチ１０の一方の側壁面は第１側壁面であり、ソース領域４ａ及びベース領域３ａを露出する。トレンチ１０の他方の側壁面は第２側壁面であり、ベースコンタクト領域２ｉを露出する。トレンチ１０の底面は、ドリフト層１及びベースコンタクト領域２ｉを露出する。
【0060】
次に、図１８に示すように、フォトレジスト膜３１をイオン注入用マスクとして用いて、トレンチ１０のベースコンタクト領域２ｉ側の側壁面及び底面にｐ型不純物を斜めにイオン注入する。イオン注入用マスクとしてのフォトレジスト膜３１を除去した後、熱処理を行うことにより注入されたｐ型不純物イオンを活性化させる。この結果、図１９に示すように、トレンチ１０の側壁面及び底面に露出するようにＬ字型の断面パターンを有するゲート保護領域２が自己整合的に形成される。
【0061】
次に、図２０に示すように、熱酸化法又は化学気相成長（ＣＶＤ）法等により、トレンチ１０の底面及び側壁面とソース領域４ａ～４ｃ及びベースコンタクト領域２ｈ，２ｉの上面に、ＳｉＯ２膜等のゲート絶縁膜５を形成する。次に、ＣＶＤ法等により、トレンチ１０を埋めるように、燐（Ｐ）等の不純物を高不純物密度で添加したポリシリコン層（ドープドポリシリコン層）を堆積する。その後、エッチバック又は化学的機械研磨（ＣＭＰ）等により、ソース領域４ａ～４ｃ及びベースコンタクト領域２ｈ，２ｉの上面のポリシリコン層及びゲート絶縁膜５を除去する。この結果、図２１に示すように、ポリシリコン層からなるゲート電極６がトレンチ１０に埋め込まれ、絶縁ゲート型電極構造（５，６）が形成される。
【0062】
次に、ＣＶＤ法等により、絶縁ゲート型電極構造（５，６）の上面に層間絶縁膜７を堆積する。そして、フォトリソグラフィ技術及びドライエッチングにより、図２２に示すように、層間絶縁膜７の一部を選択的に除去する。この結果、層間絶縁膜７にソースコンタクトホールが開孔される。図示を省略しているが、ソースコンタクトホールとは異なる箇所において、ゲート電極６に接続されたゲート表面電極の一部が露出するように、ゲートコンタクトホールも層間絶縁膜７に開孔される。
【0063】
次に、スパッタリング法等によりＡｌ膜等の金属層を堆積する。フォトリソグラフィ技術とＲＩＥ等を用いてＡｌ膜等の金属層をパターニングして、図２３に示すように、ソース電極８及びゲート表面電極（図示省略）のパターンを形成する。この結果、ソース電極８とゲート表面電極のパターンは分離される。次に、図１４に示すように、スパッタリング法又は蒸着法等により、ドレイン領域９の下面の全面にＡｕ等からなるドレイン電極１１を形成する。このようにして、本発明の実施形態に係る絶縁ゲート型半導体装置が完成する。
【0064】
第３実施形態に係る絶縁ゲート型半導体装置の製造方法によれば、トレンチ１０を形成後、ｐ型不純物を斜めにイオン注入することにより、トレンチ１０の底面及び側壁面に接するゲート保護領域２を自己整合的に形成することができる。したがって、図１４に示した絶縁ゲート型半導体装置を容易に実現可能となる。
【0065】
また、図２４に示す第３実施形態に係る絶縁ゲート型半導体装置の変形例は、ゲート保護領域２のトレンチ１０の底面に接する端部の側面が、垂直方向に対して傾斜している点が、図１４に示した第３実施形態に係る絶縁ゲート型半導体装置と異なる。ゲート保護領域２のトレンチ１０の底面に接する端部は、トレンチ１０の上端の位置Ｐ１と、ゲート保護領域２のトレンチ１０の底面に接する端部の位置Ｐ２を結ぶ直線に平行に傾斜する。
【0066】
図２４に示した第３実施形態に係る絶縁ゲート型半導体装置の変形例の製造方法としては、例えば、ベースコンタクト領域２ｉから離間して、ドリフト層１を側壁面及び底面に露出するようにトレンチ１０を形成する。その後、ゲート保護領域２の端部が形成される領域がベースコンタクト領域２ｉと重複しないように、トレンチ１０の側壁面及び底面に斜めにイオン注入する。これにより、トレンチ１０の底面に接する端部の側面が傾斜したゲート保護領域２を自己整合的に形成可能である。
【0067】
また、図２５に示す第３実施形態に係る絶縁ゲート型半導体装置の変形例は、ゲート保護領域２の底面が、ベースコンタクト領域２ｉの底面よりも浅い点が、図１４に示した絶縁ゲート型半導体装置と異なる。図２５に示した第３実施形態に係る絶縁ゲート型半導体装置の変形例の製造方法としては、例えば、ベースコンタクト領域２ｉから離間して、ドリフト層１を側壁面及び底面に露出するようにトレンチ１０を形成する。その後、トレンチ１０の側壁面及び底面に斜めにイオン注入することにより、ベースコンタクト領域２ｉの底面よりも浅い位置にゲート保護領域２を自己整合的に形成可能である。
【0068】
また、図２６は、第３実施形態に係る絶縁ゲート型半導体装置の変形例を示す。図２６に示す絶縁ゲート型半導体装置は、ベースコンタクト領域２ｈ，２ｉ及びベース領域３ａの下面にｎ＋型の電流拡散層（ＣＳＬ）１２ａ，１２ｂを設けた点が、図１４に示した絶縁ゲート型半導体装置と異なる。電流拡散層１２ａ，１２ｂを設けることで、オン抵抗を低減することができる。電流拡散層１２ａ，１２ｂは、ドリフト層１に窒素（Ｎ）等のｎ型不純物をイオン注入することで形成可能である。なお、ベースコンタクト領域２ｈ，２ｉの下面のみに電流拡散層を設けてもよい。
【0069】
（第４実施形態）
第４実施形態に係る絶縁ゲート型半導体装置は、図２７に示すように、４本のストライプ状のトレンチ１０ａ～１０ｄをそれぞれ有する複数のストライプ状の単位セルＣ１～Ｃ４の配列構造を有する。第４実施形態に係る絶縁ゲート型半導体装置は、第１導電型（ｎ型）のドリフト層１と、ドリフト層１上に配置された第２導電型（ｐ型）のベース領域３ａ，３ｂを備える。ベース領域３ａ，３ｂの上部には、ドリフト層１よりも高不純物密度で第１導電型（ｎ＋型）の主電極領域（ソース領域）４１，４３が設けられている。
第４実施形態に係る絶縁ゲート型半導体装置は、図２７に示すように、４本のストライプ状のトレンチ１０ａ～１０ｄをそれぞれ有する複数のストライプ状の単位セルＣ１～Ｃ４の配列構造を有する。第４実施形態に係る絶縁ゲート型半導体装置は、第１導電型（ｎ型）のドリフト層１と、ドリフト層１上に配置された第２導電型（ｐ型）のベース領域３ａ，３ｂを備える。ベース領域３ａ，３ｂの上部には、ドリフト層１よりも高不純物密度で第１導電型（ｎ＋型）の主電極領域（ソース領域）４１，４３が設けられている。
【0070】
ソース領域４１，４３の上面からドリフト層１に達するようにトレンチ１０ａ～１０ｄが設けられている。トレンチ１０ａ，１０ｂは、ソース領域４１及びベース領域３ａを挟んで、ソース領域４１及びベース領域３ａの両端にそれぞれ接する。トレンチ１０ｃ，１０ｄは、ソース領域４３及びベース領域３ｂを挟んで、ソース領域４３及びベース領域３ｂの両端にそれぞれ接する。
【0071】
トレンチ１０ａ～１０ｄの内側には、ゲート絶縁膜５ａ～５ｄ及びゲート電極６ａ～６ｄからなる絶縁ゲート型電極構造（５ａ，６ａ），（５ｂ，６ｂ），（５ｃ，６ｃ），（５ｄ，６ｄ）が設けられている。ゲート電極６ａ～６ｄ上には層間絶縁膜７を介して第１主電極（ソース電極）８が配置されている。ドリフト層１の下面には、ドリフト層１に接するようにｎ＋型の第２主電極領域（ドレイン領域）９が配置されている。ドレイン領域９の下面には、第２主電極（ドレイン電極）１１が配置されている。
【0072】
ドリフト層１上には、ベース領域３ａ，３ｂよりも高不純物密度で第２導電型（ｐ＋型）のゲート保護領域２１，２２ａ，２３が選択的に設けられている。ゲート保護領域２１は、トレンチ１０ａの底面及び側壁面に接する。ゲート保護領域２２ａは、トレンチ１０ｂの底面及び側壁面に接すると共に、トレンチ１０ｃの底面及び側壁面に接する。ゲート保護領域２３は、トレンチ１０ｄの底面及び側壁面に接する。
【0073】
第４実施形態に係る絶縁ゲート型半導体装置では、トレンチ１０ａ～１０ｄの両側壁面としてａ面を使用する。例えば、トレンチ１０ａのゲート保護領域２１側の側壁面、トレンチ１０ｂのソース領域４１及びベース領域３ａ側の側壁面、トレンチ１０ｃのゲート保護領域２２ａ側の側壁面、トレンチ１０ｄのソース領域４２及びベース領域３ｂ側の側壁面として、相対的に電子の移動度の高いａ面を使用し、第１側壁面とする。一方、トレンチ１０ａのソース領域４１及びベース領域３ａ側の側壁面、トレンチ１０ｂのゲート保護領域２２ａ側の側壁面、トレンチ１０ｃのソース領域４２及びベース領域３ｂ側の側壁面、トレンチ１０ｄのゲート保護領域２３側の側壁面として、相対的に電子の移動度の低いａ面を使用し、第２側壁面とする。或いは、トレンチ１０ａ～１０ｄの両側壁面として第１側壁面及び第２側壁面を上記と逆にしてもよい。
【0074】
なお、第４実施形態に係る絶縁ゲート型半導体装置では、トレンチ１０ａ～１０ｄの両側壁面として（１－１００）面であるｍ面を使用してもよい。ｍ面を使用する場合には、トレンチ１０ａ～１０ｄの両側壁面の基準面（ｍ面）に対する傾斜角が同一となるため、トレンチ１０ａ～１０ｄの両側壁面の電子の移動度は同一となる。
【0075】
第４実施形態に係る絶縁ゲート型半導体装置は、隣接する単位セルＣ１，Ｃ２のトレンチ１０ａ，１０ｂ間、及び隣接する単位セルＣ３，Ｃ４のトレンチ１０ｃ，１０ｄ間に共通のベース領域３ａ及びソース領域４１，４３を挟む構造と、隣接する単位セルＣ２，Ｃ３のトレンチ１０ｂ，１０ｃ間に共通のゲート保護領域２２ａを挟む構造とを交互に繰り返す。第４実施形態に係る絶縁ゲート型半導体装置の他の構成は、第１実施形態に係る絶縁ゲート型半導体装置と同様であるので、重複した説明を省略する。
【0076】
第４実施形態に係る絶縁ゲート型半導体装置の動作時は、ドレイン電極１１に正電圧を印加し、ゲート電極６ａ～６ｄに閾値以上の正電圧を印加する。これにより、ベース領域３ａ，３ｂの両側面側に反転層（チャネル）が形成されてオン状態となる。オン状態では、ドレイン電極１１からドレイン領域９、ドリフト層１、ベース領域３ａ，３ｂの両側面側の反転層及びソース領域４１，４３を経由してソース電極８へ電流が流れる。一方、ゲート電極６ａ～６ｄに印加される電圧が閾値未満の場合、ベース領域３ａ，３ｂの両側面側に反転層が形成されないため、オフ状態となり、ドレイン電極１１からソース電極８へ電流が流れない。
【0077】
図２７のソース領域４１，４３を水平に切るＡ－Ａ方向から見た平面レイアウトを図２８に示す。図２８のＢ－Ｂ方向から見た断面図が図２７に対応する。図２８に示すように、ソース領域４１，４３及びゲート電極６ａ～６ｄの平面パターンはそれぞれストライプ状をなし、互いに平行に延伸する。また、ゲート保護領域２２ａ，２２ｂは、ソース領域４１，４３及びゲート電極６ａ～６ｄの長手方向に沿って所定の間隔で間欠的に設けられている。ゲート保護領域２２ａ，２２ｂの間には、ソース領域４２ａ，４２ｂが設けられている。ゲート保護領域２２ａ，２２ｂの間隔Ｗ３は、図２７に示したゲート保護領域２１，２２ａで挟まれた接合電界効果トランジスタ（ＪＦＥＴ）領域の間隔（ＪＦＴ幅）Ｗ２以下（同じ又は狭い）であることが好ましい。図２８のＣ－Ｃ方向から見た断面図が図２９に対応する。図２９に示すように、ソース領域４２ａの下面にはベース領域３ｃが設けられている。
【0078】
ここで、比較例に係る絶縁ゲート型半導体装置を説明する。比較例に係る絶縁ゲート型半導体装置では、図３０に示すように、ゲート保護領域２２が、トレンチ１０ａ～１０ｄの長手方向に沿って延伸する平面パターンをなす。これに対して、第４実施形態に係る絶縁ゲート型半導体装置によれば、ゲート保護領域２２ａ，２２ｂを間欠的に設けることで、ゲート保護領域２２ａ，２２ｂの間をソース領域４２ａ，４２ｂとして使用できる。したがって、チャネルを増大させることができ、オン抵抗を低減することができる。
【0079】
なお、図２９に示した構造において、ソース領域４２ａの下面のベース領域３ｃを設けずに、ソース領域４２ａの平面パターンの領域で、ソース領域４２ａとソース電極８によりショットキーバリアダイオードを構成してもよい。即ち、ゲート保護領域２２ａ，２２ｂの間のそれぞれの領域にショットキーバリアダイオードを設けることができる。
【0080】
また、図３１に示すように、トレンチ１０ａ，１０ｂ（図２７参照。）に挟まれたゲート保護領域２１ａ，２１ｂが、トレンチ１０ａ，１０ｂの長手方向に沿って間欠的に設けられていてもよい。ゲート保護領域２１ａ，２１ｂは、ソース領域４１ａ，４１ｂと交互に設けられている。更に、トレンチ１０ｃ，１０ｄ（図２７参照。）に挟まれたゲート保護領域２３ａ，２３ｂが、トレンチ１０ｃ，１０ｄの長手方向に沿って間欠的に設けられていてもよい。ゲート保護領域２３ａ，２３ｂは、ソース領域４３ａ，４３ｂと交互に設けられている。
【0081】
また、図３１に示すように、ゲート保護領域２１ａ，２１ｂの配列、ゲート保護領域２２ａ，２２ｂの配列、ゲート保護領域２３ａ，２３ｂの配列が、トレンチ１０ａ～１０ｄ（図２７参照。）の長手方向に直交する方向（トレンチ１０ａ～１０ｄの並列方向）において同じ位置に設けられていてもよい。トレンチ１０ａ～１０ｄの並列方向において、ゲート保護領域２１ａ，２２ａ，２３ａ及びゲート保護領域２１ａ，２２ａ，２３ａが同じ位置に配置されている。また、トレンチ１０ａ～１０ｄの並列方向において、ソース領域４１ａ，４２ａ，４３ａ及びソース領域４１ｂ，４２ｂ，４３ｂが同じ位置に配置されている。
【0082】
また、図３２に示すように、ゲート保護領域２１ａ，２１ｂの配列、ゲート保護領域２２ａ，２２ｂの配列、ゲート保護領域２３ａ，２３ｂの配列が、トレンチ１０ａ～１０ｄの並列方向においてずれて配置されていてもよい。トレンチ１０ａ～１０ｄの並列方向において、ゲート保護領域２１ａ，２２ａ，２３ａ及びゲート保護領域２１ｂ，２２ｂ，２３ｂがずれて配置されている。また、トレンチ１０ａ～１０ｄの並列方向において、ソース領域４１ａ，４２ａ，４３ａ及びソース領域４１ｂ，４２ｂ，４３ｂがずれて配置されている。
【0083】
（その他の実施形態）
上記のように、本発明は第１～第４実施形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
上記のように、本発明は第１～第４実施形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
【0084】
本発明の第１～第４実施形態においては、トレンチ内に絶縁ゲート型電極構造を有するＭＩＳＦＥＴを例示したが、これに限定されず、トレンチ内に絶縁ゲート型電極構造を有するＩＧＢＴ等の種々の絶縁ゲート型電極構造を有する絶縁ゲート型半導体装置に適用可能である。トレンチゲート型ＩＧＢＴとしては、図２及び図３に示したＭＩＳＦＥＴのｎ＋型のソース領域４ａ～４ｊをエミッタ領域とし、ｎ＋型のドレイン領域９の代わりにドリフト層１の下面側にｐ＋型のコレクタ領域を設けた構造とすればよい。
【0085】
また、本発明の実施形態においては、ＳｉＣを用いた絶縁ゲート型半導体装置を例示したが、窒化ガリウム（ＧａＮ）、窒化アルミニウム（ＧａＮ）、窒化インジウム（ＩｎＮ）等の六方晶系を有する、Ｓｉよりも禁制帯幅の広い半導体（ワイドバンドギャップ半導体）を用いた絶縁ゲート型半導体装置に適用することも可能である。
【符号の説明】
【0086】
１…ドリフト層
２，２ａ，２ｂ，２ｃ，２ｄ，２ｅ，２１，２１ａ，２１ｂ，２２ａ，２２ｂ，２３，２３ａ，２３ｂ…ゲート保護領域
２ｇ，２ｈ，２ｉ…ベースコンタクト領域
２ｘ，２ｙ…動作抑制領域
３，３ａ，３ｂ，３ｃ，３ｄ，３ｅ…ベース領域
４，４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆ，４ｇ，４ｈ，４ｉ，４ｊ，４１，４１ａ，４１ｂ，４２ａ，４２ｂ，４３，４３ａ，４３ｂ…ソース領域
５，５ａ，５ｂ，５ｃ，５ｄ，５ｅ，５ｆ…ゲート絶縁膜
６，６ａ，６ｂ，６ｃ，６ｄ，６ｅ，６ｆ…ゲート電極
７…層間絶縁膜
８…ソース電極
８ａ…凸部
９…ドレイン領域
１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅ，１０ｆ…トレンチ
１１…ドレイン電極
１２ａ，１２ｂ…電流拡散層
３１…フォトレジスト膜
２，２ａ，２ｂ，２ｃ，２ｄ，２ｅ，２１，２１ａ，２１ｂ，２２ａ，２２ｂ，２３，２３ａ，２３ｂ…ゲート保護領域
２ｇ，２ｈ，２ｉ…ベースコンタクト領域
２ｘ，２ｙ…動作抑制領域
３，３ａ，３ｂ，３ｃ，３ｄ，３ｅ…ベース領域
４，４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆ，４ｇ，４ｈ，４ｉ，４ｊ，４１，４１ａ，４１ｂ，４２ａ，４２ｂ，４３，４３ａ，４３ｂ…ソース領域
５，５ａ，５ｂ，５ｃ，５ｄ，５ｅ，５ｆ…ゲート絶縁膜
６，６ａ，６ｂ，６ｃ，６ｄ，６ｅ，６ｆ…ゲート電極
７…層間絶縁膜
８…ソース電極
８ａ…凸部
９…ドレイン領域
１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅ，１０ｆ…トレンチ
１１…ドレイン電極
１２ａ，１２ｂ…電流拡散層
３１…フォトレジスト膜
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】