特許 7384525 情報処理回路、通信システム、および情報処理方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-11-13

(45)【発行日】2023-11-21

(54)【発明の名称】情報処理回路、通信システム、および情報処理方法

(51)【国際特許分類】

   G06F 17/10 20060101AFI20231114BHJP

【ＦＩ】

G06F17/10 Z

【請求項の数】 5

(21)【出願番号】P 2022042706

(22)【出願日】2022-03-17

(65)【公開番号】P2023136807

(43)【公開日】2023-09-29

【審査請求日】2022-03-17

(73)【特許権者】

【識別番号】000227205

【氏名又は名称】ＮＥＣプラットフォームズ株式会社

(74)【代理人】

【識別番号】100106909

【弁理士】

【氏名又は名称】棚井 澄雄

(74)【代理人】

【識別番号】100134544

【弁理士】

【氏名又は名称】森 隆一郎

(74)【代理人】

【識別番号】100149548

【弁理士】

【氏名又は名称】松沼 泰史

(74)【代理人】

【識別番号】100162868

【弁理士】

【氏名又は名称】伊藤 英輔

(72)【発明者】

【氏名】齋藤 俊一

【審査官】田中 幸雄

(56)【参考文献】

【文献】特開２０２０－１２３１２５（ＪＰ，Ａ）

【文献】特開２００８－４０１１（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０６Ｆ １７／１０

(57)【特許請求の範囲】

【請求項1】

底を２、冪指数をｃｏｍｐｒｅｓｓ処理前のビット幅Ｍからｅｘｐｏｎｅｎｔ値を減算した値とする値である第１乗算値、分割されたデータからなる１つのデータである跨ぎデータの位置を示す値であり、フレームデータ長とｅｘｐｏｎｅｎｔ値とによって規則性が定まる値である第２乗算値、および、底を２、冪指数をｅｘｐｏｎｅｎｔ値とする値である第３乗算値のセットを、入力データごとに記憶するＲＯＭテーブルと、
前記ＲＯＭテーブルに対して、前記第１乗算値、前記第２乗算値、および前記第３乗算値の読み出しおよび書き込みの処理を行う制御回路と、
Ｎ番目の入力パターンに１つのデータが分割された第１部分データが含まれ、Ｎ＋１番目の入力パターンに前記１つのデータが分割された第２部分データが含まれている場合、前記Ｎ番目の入力パターンと前記第１乗算値とを乗算した第１乗算結果と、前記Ｎ＋１番目の入力パターンと前記第２乗算値とを乗算した第２乗算結果とを加算する加算器と、
前記加算器による加算結果と前記第３乗算値とを乗算する第１乗算器と、
を備える情報処理回路。

【請求項2】

前記Ｎ番目の入力パターンと前記第１乗算値とを乗算する第２乗算器、
を備える請求項１に記載の情報処理回路。

【請求項3】

前記Ｎ＋１番目の入力パターンと前記第２乗算値とを乗算する第３乗算器、
を備える請求項１または請求項２に記載の情報処理回路。

【請求項4】

請求項１から請求項３の何れか一項に記載の情報処理回路を有する受信装置と、
前記Ｎ番目の入力パターンおよび前記Ｎ＋１番目の入力パターンを含むデータを前記受信装置に送信する送信装置と、
を備える通信システム。

【請求項5】

ＲＯＭテーブルに対して、底を２、冪指数をｃｏｍｐｒｅｓｓ処理前のビット幅Ｍからｅｘｐｏｎｅｎｔ値を減算した値とする値である第１乗算値、分割されたデータからなる１つのデータである跨ぎデータの位置を示す値であり、フレームデータ長とｅｘｐｏｎｅｎｔ値とによって規則性が定まる値である第２乗算値、および、底を２、冪指数をｅｘｐｏｎｅｎｔ値とする値である第３乗算値の読み出しおよび書き込みの処理を行うことと、
Ｎ番目の入力パターンに１つのデータが分割された第１部分データが含まれ、Ｎ＋１番目の入力パターンに前記１つのデータが分割された第２部分データが含まれている場合、前記Ｎ番目の入力パターンと前記第１乗算値とを乗算した第１乗算結果と、前記Ｎ＋１番目の入力パターンと前記第２乗算値とを乗算した第２乗算結果とを加算することと、
加算結果と前記第３乗算値とを乗算することと、
を含む情報処理方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、情報処理回路、通信システム、および情報処理方法に関する。

【背景技術】

【0002】

近年、通信システムにおいて送受信されるデータが増大している。特許文献１には、関連する技術として、ＦＰＧＡに実装できるデータを復元する復元操作に関する技術が開示されている。

【先行技術文献】

【特許文献】

【0003】

【文献】特表２０１３－５０８８６７号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

ところで、通信システムにおいて送受信されるデータは、データをフレームに適用したパケットデータとするカプセル化が行われ、そのデータについてｃｏｍｐｒｅｓｓ（圧縮）処理が行われる場合がある。このようなデータについて、Ｂｌｏｃｋ ｆｌｏａｔｉｎｇ ｐｏｉｎｔのデカプセル処理とＢｌｏｃｋ ｕｎｃｏｍｐｒｅｓｓｅｄ処理を行うことによりデータを解凍、復元する回路は、入力されたｃｏｍｐｒｅｓｓデータをフレームからデカプセル処理を行い、Ｉｎ－Ｐｈａｓｅ ｓａｍｐｌｅ、Ｑｕａｄｒａｔｕｒｅ Ｐｈａｓｅ ｓａｍｐｌｅを抽出し、その両ｓａｍｐｌｅに対して、Ｂｌｏｃｋ ｕｎｃｏｍｐｒｅｓｓｅｄ処理を行うものである。その結果、一般的に、可変のｅｘｐｏｎｅｎｔ（指数）をサポートする場合、各ｅｘｐｏｎｅｎｔ値に対応した回路が必要になり、回路規模が大きくなってしまう。

【0005】

そこで、通信システムにおいて、可変のｅｘｐｏｎｅｎｔ（指数）をサポートし、回路規模を抑制することのできる技術が求められている。

【0006】

本開示の各態様は、上記の課題を解決することのできる情報処理回路、通信システム、情報処理方法、およびプログラムを提供することを目的の１つとしている。

【課題を解決するための手段】

【0007】

上記目的を達成するために、本開示の一態様によれば、情報処理回路は、底を２、冪指数をｃｏｍｐｒｅｓｓ処理前のビット幅Ｍからｅｘｐｏｎｅｎｔ値を減算した値とする値である第１乗算値、分割されたデータからなる１つのデータである跨ぎデータの位置を示す値であり、フレームデータ長とｅｘｐｏｎｅｎｔ値とによって規則性が定まる値である第２乗算値、および、底を２、冪指数をｅｘｐｏｎｅｎｔ値とする値である第３乗算値のセットを、入力データごとに記憶するＲＯＭテーブルと、前記ＲＯＭテーブルに対して、前記第１乗算値、前記第２乗算値、および前記第３乗算値の読み出しおよび書き込みの処理を行う制御回路と、Ｎ番目の入力パターンに１つのデータが分割された第１部分データが含まれ、Ｎ＋１番目の入力パターンに前記１つのデータが分割された第２部分データが含まれている場合、前記Ｎ番目の入力パターンと前記第１乗算値とを乗算した第１乗算結果と、前記Ｎ＋１番目の入力パターンと前記第２乗算値とを乗算した第２乗算結果とを加算する加算器と、前記加算器による加算結果と前記第３乗算値とを乗算する第１乗算器と、を備える。

【0008】

上記目的を達成するために、本開示の別の態様によれば、通信システムは、上記の情報処理回路を有する受信装置と、前記Ｎ番目の入力パターンおよび前記Ｎ＋１番目の入力パターンを含むデータを前記受信装置に送信する送信装置と、を備える。

【0009】

上記目的を達成するために、本開示の別の態様によれば、情報処理方法は、ＲＯＭテーブルに対して、底を２、冪指数をｃｏｍｐｒｅｓｓ処理前のビット幅Ｍからｅｘｐｏｎｅｎｔ値を減算した値とする値である第１乗算値、分割されたデータからなる１つのデータである跨ぎデータの位置を示す値であり、フレームデータ長とｅｘｐｏｎｅｎｔ値とによって規則性が定まる値である第２乗算値、および、底を２、冪指数をｅｘｐｏｎｅｎｔ値とする値である第３乗算値の読み出しおよび書き込みの処理を行うことと、Ｎ番目の入力パターンに１つのデータが分割された第１部分データが含まれ、Ｎ＋１番目の入力パターンに前記１つのデータが分割された第２部分データが含まれている場合、前記Ｎ番目の入力パターンと前記第１乗算値とを乗算した第１乗算結果と、前記Ｎ＋１番目の入力パターンと前記第２乗算値とを乗算した第２乗算結果とを加算することと、加算結果と前記第３乗算値とを乗算することと、を含む。

【発明の効果】

【0011】

本開示の各態様によれば、通信システムにおいて、可変のｅｘｐｏｎｅｎｔ（指数）をサポートし、回路規模を抑制することができる。

【図面の簡単な説明】

【0012】

【図1】本開示の一実施形態による通信システムの構成の一例を示す図である。

【図2】本開示の一実施形態による情報処理回路が行うデカプセル処理およびｕｎｃｏｍｐｒｅｓｓｅｄ処理の概要を説明するための図である。

【図3】本開示の一実施形態による乗算ブロックの実装の一例を示す図である。

【図4】本開示の一実施形態による情報処理回路の処理フローの一例を示す図である。

【図5】本開示の一実施形態による情報処理回路が行うデカプセル処理およびｕｎｃｏｍｐｒｅｓｓｅｄ処理の具体例の１つを説明するための図である。

【図6】本開示の実施形態による情報処理回路の最小構成を示す図である。

【図7】本開示の実施形態による最小構成の情報処理回路の処理フローの一例を示す図である。

【図8】少なくとも１つの実施形態に係るコンピュータの構成を示す概略ブロック図である。

【発明を実施するための形態】

【0013】

以下、図面を参照しながら実施形態について詳しく説明する。
＜実施形態＞
図１は、本開示の一実施形態による通信システム１の構成の一例を示す図である。通信システム１は、図１に示すように、送信装置１０、および受信装置２０を備える。

【0014】

送信装置１０は、図１に示すように、信号処理部１０１、および送信部１０２を備える。信号処理部１０１は、Ｂｌｏｃｋ ｆｌｏａｔｉｎｇ ｐｏｉｎｔでデータをｃｏｍｐｒｅｓｓ（圧縮）するｃｏｍｐｒｅｓｓ処理を行う。送信部１０２は、ｃｏｍｐｒｅｓｓされたＢｌｏｃｋ ｆｌｏａｔｉｎｇ ｐｏｉｎｔデータを含み、ヘッダやフッタの情報を加えてフレームを生成するフレーミング処理を行う。そして、送信部１０２は、生成したフレームを受信装置２０に送信する。

【0015】

受信装置２０は、図１に示すように、情報処理回路２０１、および信号処理部２０２を備える。情報処理回路２０１は、送信装置１０が送信するフレームに対して、デカプセル処理およびＢｌｏｃｋ ｕｎｃｏｍｐｒｅｓｓｅｄ処理を行う。デカプセル処理とは、フレームに含まれるヘッダやフッタの情報を取り外し、ｃｏｍｐｒｅｓｓされたデータを取り出す処理である。また、Ｂｌｏｃｋ ｕｎｃｏｍｐｒｅｓｓｅｄ処理とは、ｃｏｍｐｒｅｓｓされたデータを解凍する、すなわち、ｃｏｍｐｒｅｓｓされたデータを送信装置１０がｃｏｍｐｒｅｓｓする前のデータに戻す（いわゆる、解凍、復元する）処理である。

【0016】

情報処理回路２０１は、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）などの再構成可能な回路により実現される。情報処理回路２０１は、図１に示すように、乗算ブロック２０１ａ、乗算値ＲＯＭテーブル２０１ｂ、およびＲＯＭテーブル制御回路２０１ｃを備える。

【0017】

例えば、情報処理回路２０１において、ハードウェア記述言語により乗算ブロック２０１ａ、乗算値ＲＯＭテーブル２０１ｂ、およびＲＯＭテーブル制御回路２０１ｃを記述したデータを用いることにより、乗算ブロック２０１ａ、乗算値ＲＯＭテーブル２０１ｂ、およびＲＯＭテーブル制御回路２０１ｃが構成される。具体的には、例えば、情報処理回路２０１がＦＰＧＡにより実現される場合、ハードウェア記述言語で乗算ブロック２０１ａ、乗算値ＲＯＭテーブル２０１ｂ、およびＲＯＭテーブル制御回路２０１ｃを記述したコンフィギュレーションデータを用意する。そして、ＦＰＧＡの専用アプリケーションプログラムであるコンフィギュレーションプログラムを実行することにより、コンフィギュレーションデータに応じた回路（すなわち、この場合、乗算ブロック２０１ａ、乗算値ＲＯＭテーブル２０１ｂ、およびＲＯＭテーブル制御回路２０１ｃ）がＦＰＧＡ内に構成される。例えば、乗算ブロック２０１ａは、ＦＰＧＡ内のＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）により構成される。また、乗算値ＲＯＭテーブル２０１ｂは、ＦＰＧＡ内のＢｌｏｃｋ ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）により構成される。なお、ハードウェア記述言語の例としては、ＶＨＤＬ（ＶＨＳＩＣ Ｈａｒｄｗａｒｅ Ｄｅｓｃｒｉｐｔｉｏｎ Ｌａｎｇｕａｇｅ）、Ｖｅｒｉｌｏｇ ＨＤＬ（Ｈａｒｄｗａｒｅ Ｄｅｓｃｒｉｐｔｉｏｎ Ｌａｎｇｕａｇｅ）などが挙げられる。

【0018】

信号処理部２０２は、情報処理回路２０１によりｕｎｃｏｍｐｒｅｓｓ処理が行われた後のデータについて、受信装置２０で必要な種々の信号処理を行う。

【0019】

次に、本開示の一実施形態による通信システム１が行う処理について説明する。ここでは、図２～図５を参照して、通信システム１において情報処理回路２０１が行うデカプセル処理およびＢｌｏｃｋ ｕｎｃｏｍｐｒｅｓｓｅｄ処理について説明する。

【0020】

図２は、本開示の一実施形態による情報処理回路２０１が行うデカプセル処理およびｕｎｃｏｍｐｒｅｓｓｅｄ処理の概要を説明するための図である。図２における（ａ）の部分は、ｅｘｐｏｎｅｎｔが３である場合のＢｌｏｃｋ ｆｌｏａｔｉｎｇ ｐｏｉｎｔでｃｏｍｐｒｅｓｓ処理されたデータからなるフレームの例を示している。この例では、３２ｂｉｔのフレームに１２ｂｉｔ単位のデータがマッピングされている。このフレームでは、３と３ａ、６と６ａのように１つのデータが分割される場合がある。以下、このように分割されたデータからなる１つのデータを跨ぎデータという。情報処理回路２０１は、このフレームに対してデカプセル処理およびＢｌｏｃｋ ｕｎｃｏｍｐｒｅｓｓｅｄ処理を行うことにより、図２における（ｂ）の部分のように１～８のデータを抽出する。

【0021】

ここで、乗算ブロック２０１ａの実装について説明する。図３は、本開示の一実施形態による乗算ブロック２０１ａの実装の一例を示す図である。図３に示すように、乗算ブロック２０１ａは、乗算器２０１ａ１（第１乗算器の一例）、２０１ａ２（第３乗算器の一例）、２０１ａ３（第２乗算器の一例）、加算器２０１ａ４を備える。乗算ブロック２０１ａは、乗算器２０１ａ１、２０１ａ２、２０１ａ３、加算器２０１ａ４を用いて、Ｂｌｏｃｋ ｆｌｏａｔｉｎｇ ｐｏｉｎｔのデカプセル処理とＢｌｏｃｋ ｕｎｃｏｍｐｒｅｓｓｅｄ処理が実現される。乗算器２０１ａ１は、Ｎ番目の入力パターンと乗算値Ａとを乗算する。図２に示す例では、縦１列３２ｂｉｔ（ｂｉｔ３１－０）のデータ列が左から順番に入力データとして入力され、１番目のデータ、２番目のデータ…Ｎ－１番目のデータ、Ｎ番目のデータ、Ｎ＋１番目のデータと表現される。最新データをＮとした場合、次に処理するデータはＮ＋１として表される。乗算器２０１ａ２は、Ｎ＋１番目のデータと乗算値Ｃとを乗算することにより跨ぎデータ処理を行う。加算器２０１ａ４は、乗算器２０１ａ１の乗算結果と跨ぎデータ処理の結果とを加算することにより、デカプセル処理を行う。乗算器２０１ａ３は、デカプセル処理の結果と乗算値Ｂとを乗算することにより、Ｂｌｏｃｋ ｕｎｃｏｍｐｒｅｓｓｅｄ処理を行う。

【0022】

図４は、本開示の一実施形態による情報処理回路２０１の処理フローの一例を示す図である。図５は、本開示の一実施形態による情報処理回路２０１が行うデカプセル処理およびｕｎｃｏｍｐｒｅｓｓｅｄ処理の具体例の１つを説明するための図である。図５における、１のデータを抽出するために、乗算器２０１ａ１は、入力データと乗算値Ａである４０９６（バス幅１６ｂｉｔ、すなわち２の１２乗）とを乗算し、１のデータを１２ｂｉｔシフトさせる（ステップＳ１）。シフトの結果、１のデータは、４７ｂｉｔ目から３２ｂｉｔ目に移動する形となる。例えば、ｃｏｍｐｒｅｓｓ前のｂｉｔ幅をＭとした場合、“Ｍ－ｅｘｐｏｎｅｎｔ値”という関係になる。つまり、ｂｉｔ幅が１５、ｅｘｐｏｎｅｎｔが３となり、１５－３＝１２となる。乗算値Ａは、４０９６（バス幅１６ｂｉｔ、すなわち２の１２乗）となり、乗算器２０１ａ１は、入力データと乗算値Ａを乗算する。乗算器２０１ａ１は、入力データと乗算値Ａとを乗算すると、１のデータが結果的に４７ｂｉｔ目から３２ｂｉｔ目にシフトした状態になる。

【0023】

乗算器２０１ａ１は、１のデータが跨ぎデータであるか否かを判定する。なお、跨ぎデータの位置は事前に乗算値Ｃとして、乗算値ＲＯＭテーブルに登録しておけばよい。ここで示す例の場合、３回に１度跨ぎデータが生じる。そのため、乗算値Ｃは、０、０、４となる。なお、ｘ０を行う（すなわち、０倍する）ことにより、補正値は無いものとなる。乗算値Ｃは、フレームデータ長（ここで示す例の場合、ｂｉｔ３１から０までの３２ｂｉｔ）とｅｘｐｏｎｅｎｔ値とによって規則性が定まる。そのため、処理開始前に準備することが可能となる。図５に示す例において、乗算器２０１ａ１は、１のデータは跨ぎデータではないと判定する（ステップＳ２）。なお、乗算値Ａを変更することにより、様々なｅｘｐｏｎｅｎｔへ対応することができる。１のデータは跨ぎデータではないと乗算器２０１ａ１が判定した場合、乗算器２０１ａ２は、乗算値Ｃを０とし、乗算する。また、１のデータは跨ぎデータではないと乗算器２０１ａ１が判定した場合、加算器２０１ａ４は、加算値を０とする。

【0024】

また、乗算器２０１ａ１は、入力データと乗算値Ａ４０９６（バス幅１６ｂｉｔ）とを乗算し、２のデータを１２ｂｉｔシフトさせる（ステップＳ３）。乗算器２０１ａ１は、２のデータが跨ぎデータであるか否かを判定する。図５に示す例において、乗算器２０１ａ１は、２のデータは跨ぎデータではないと判定する（ステップＳ４）。２のデータは跨ぎデータではないと乗算器２０１ａ１が判定した場合、乗算器２０１ａ２は、乗算値Ｃを０とし、乗算する。また、２のデータは跨ぎデータではないと乗算器２０１ａ１が判定した場合、加算器２０１ａ４は、加算値を０とする。

【0025】

また、乗算器２０１ａ１は、入力データと乗算値Ａ４０９６（バス幅１６ｂｉｔ）とを乗算し、３のデータを乗算値Ａの分（この例では１２ｂｉｔ）だけシフトさせる（ステップＳ５）。乗算器２０１ａ１は、３のデータが跨ぎデータであるか否かを判定する。図５に示す例において、乗算器２０１ａ１は、３のデータは跨ぎデータであると判定する（ステップＳ６）。３のデータは跨ぎデータであると乗算器２０１ａ１が判定した場合、加算器２０１ａ４は、３のデータと３ａのデータとを加算することにより、デカプセル処理を行う（ステップＳ７）。乗算器２０１ａ３は、乗算値Ｂをｅｘｐｏｎｅｎｔ値を用いて２＾ｅｘｐｏｎｅｎｔ（この例では、ｅｘｐｏｎｅｎｔは３）を演算することにより８（バス幅１６ｂｉｔ）とし、３のデータと３ａのデータとの加算結果を乗算値Ｂの分（この例では３ｂｉｔ）だけシフトさせることにより、Ｂｌｏｃｋ ｕｎｃｏｍｐｒｅｓｓｅｄ処理を行う（ステップＳ８）。

【0026】

１サイクル目の１のデータ、２のデータ、３のデータについてＢｌｏｃｋ ｕｎｃｏｍｐｒｅｓｓｅｄ処理が完了した場合、入力データのＮ番目がＮ＋１番目に、入力データのＮ＋１番目がＮ＋２番目にそれぞれ更新され、乗算器２０１ａ１、２０１ａ２、２０１ａ３、および加算器２０１ａ４は、上述と同様の処理を繰り返し行う。なお、１のデータ、２のデータ、３のデータ、・・・、８のデータまで処理が完了し、次のデータを９のデータとすると、１のデータと９のデータが同じＢｉｔ配列パターンとなる。ここでは、この周期性をサイクルという。入力データの更新タイミングと各乗算値Ａ、Ｂ、Ｃは、ＲＯＭテーブル制御回路２０１ｃにより管理および制御が行われる。例えば、ＲＯＭテーブル制御回路２０１ｃは、入力データと乗算値Ａ、Ｂ、Ｃとの関係を管理する。なお、この場合、入力データ１列に対して、ＡＢＣ、ＡＢＣ、ＡＢＣと３セット分の乗算値が必要となる。この規則性は、ｅｘｐｏｎｅｎｔとフレーム幅（３２ｂｉｔ）とによって変化する。また、例えば、ＲＯＭテーブル制御回路２０１ｃは、制御として、入力データを１回ロードする度にＡＢＣ、ＡＢＣ、ＡＢＣと乗算値を３回Ｒｅａｄする。具体的には、ＲＯＭテーブル制御回路２０１ｃは、入力データを３回に１度更新する（入力データの取り込みを行う）と、乗算ＲＯＭテーブルから乗算値をＲｅａｄする。乗算値ＲＯＭテーブル２０１ｂの値は、デカプセル処理およびｕｎｃｏｍｐｒｅｓｓｅｄ処理よりも前に（すなわち、入力データを受け入れる前に）、書き込みＲＯＭテーブルとして利用するほかに、書き換えて使用することも可能である。書き込みＲＯＭテーブルを書き換えて使用した場合、さらに汎用性のある回路となる。ｅｘｐｏｎｅｎｔ値が変わると、それ専用のシフト量や跨ぎパターンの発生周期が変わる。そのため、各ｅｘｐｏｎｅｎｔに対応した回路が必要となる。上述の方式では、その回路における可変となる部分をパラメータ化し乗算値テーブルに持つことにより、図３に示す構成の回路を共通に使用することができ、乗算値だけを変更することにより実現することができる。例えば、ｅｘｐｏｎｅｎｔが５の場合、乗算値Ａが１０２４となり、乗算値Ｂが３２、乗算値Ｃが０、０、０、２５６、０、０、０、６４、０、０、０、１６、０、０、０４という周期のパターンとなる。

【0027】

（利点）
上述のように、通信システム１の情報処理回路２０１において、ＲＯＭテーブル制御回路２０１ｃは、乗算値Ａ（第１乗算値の一例）、乗算値Ｃ（第２乗算値の一例）、および乗算値Ｂ（第３乗算値の一例）の管理および制御を行う。加算器２０１ａ４は、Ｎ番目の入力パターンに１つのデータが分割された第１部分データが含まれ、Ｎ＋１番目の入力パターンに前記１つのデータが分割された第２部分データが含まれている場合、前記Ｎ番目の入力パターンと前記第１乗算値とを乗算した第１乗算結果と、前記Ｎ＋１番目の入力パターンと前記第２乗算値とを乗算した第２乗算結果とを加算する。乗算器２０１ａ３は、前記加算器２０１ａ４による加算結果と前記第３乗算値とを乗算する。この情報処理回路２０１により、ｅｘｐｏｎｅｎｔごとに回路を設ける必要がなくなる。その結果、通信システムにおいて、可変のｅｘｐｏｎｅｎｔをサポートし、回路規模を抑制することができる。

【0028】

図６は、本開示の実施形態による情報処理回路２０１の最小構成を示す図である。情報処理回路２０１は、図６に示すように、ＲＯＭテーブル制御回路２０１ｃ（制御回路の一例）、加算器２０１ａ４、および乗算器２０１ａ３（第１乗算器の一例）を備える。ＲＯＭテーブル制御回路２０１ｃは、乗算値Ａ（第１乗算値の一例）、乗算値Ｃ（第２乗算値の一例）、および乗算値Ｂ（第３乗算値の一例）の管理および制御を行う。加算器２０１ａ４は、Ｎ番目の入力パターンに１つのデータが分割された第１部分データが含まれ、Ｎ＋１番目の入力パターンに前記１つのデータが分割された第２部分データが含まれている場合、前記Ｎ番目の入力パターンと前記第１乗算値とを乗算した第１乗算結果と、前記Ｎ＋１番目の入力パターンと前記第２乗算値とを乗算した第２乗算結果とを加算する。乗算器２０１ａ３は、前記加算器２０１ａ４による加算結果と前記第３乗算値とを乗算する。

【0029】

図７は、本開示の実施形態による最小構成の情報処理回路２０１の処理フローの一例を示す図である。次に、本開示の実施形態による最小構成の情報処理回路２０１の処理について図７を参照して説明する。

【0030】

ＲＯＭテーブル制御回路２０１ｃ、乗算値Ａ、乗算値Ｃ、および乗算値Ｂの管理および制御を行う（ステップＳ１０１）。加算器２０１ａ４は、Ｎ番目の入力パターンに１つのデータが分割された第１部分データが含まれ、Ｎ＋１番目の入力パターンに前記１つのデータが分割された第２部分データが含まれている場合、前記Ｎ番目の入力パターンと前記第１乗算値とを乗算した第１乗算結果と、前記Ｎ＋１番目の入力パターンと前記第２乗算値とを乗算した第２乗算結果とを加算する（ステップＳ１０２）。乗算器２０１ａ３は、前記加算器２０１ａ４による加算結果と前記第３乗算値とを乗算する（ステップＳ１０３）。

【0031】

以上、本開示の実施形態による最小構成の情報処理回路２０１について説明した。この情報処理回路２０１により、通信システムにおいて、可変のｅｘｐｏｎｅｎｔをサポートし、回路規模を抑制することができる。

【0032】

なお、本開示の実施形態における処理は、適切な処理が行われる範囲において、処理の順番が入れ替わってもよい。

【0033】

本開示の実施形態について説明したが、上述の通信システム１、送信装置１０、受信装置２０、情報処理回路２０１、その他の制御装置は内部に、コンピュータシステムを有していてもよい。そして、上述した処理の過程は、プログラムの形式でコンピュータ読み取り可能な記録媒体に記憶されており、このプログラムをコンピュータが読み出して実行することによって、上記処理が行われる。コンピュータの具体例を以下に示す。

【0034】

図８は、少なくとも１つの実施形態に係るコンピュータの構成を示す概略ブロック図である。コンピュータ５は、図８に示すように、ＣＰＵ６、メインメモリ７、ストレージ８、インターフェース９を備える。
例えば、上述の通信システム１、送信装置１０、受信装置２０、情報処理回路２０１、その他の制御装置のそれぞれは、コンピュータ５に実装される。そして、上述した各処理部の動作は、プログラムの形式でストレージ８に記憶されている。ＣＰＵ６は、プログラムをストレージ８から読み出してメインメモリ７に展開し、当該プログラムに従って上記処理を実行する。また、ＣＰＵ６は、プログラムに従って、上述した各記憶部に対応する記憶領域をメインメモリ７に確保する。

【0035】

ストレージ８の例としては、ＨＤＤ（Ｈａｒｄ Ｄｉｓｋ Ｄｒｉｖｅ）、ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）、磁気ディスク、光磁気ディスク、ＣＤ－ＲＯＭ（Ｃｏｍｐａｃｔ Ｄｉｓｃ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＤＶＤ－ＲＯＭ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、半導体メモリ等が挙げられる。ストレージ８は、コンピュータ５のバスに直接接続された内部メディアであってもよいし、インターフェース９または通信回線を介してコンピュータ５に接続される外部メディアであってもよい。また、このプログラムが通信回線によってコンピュータ５に配信される場合、配信を受けたコンピュータ５が当該プログラムをメインメモリ７に展開し、上記処理を実行してもよい。少なくとも１つの実施形態において、ストレージ８は、一時的でない有形の記憶媒体である。

【0036】

また、上記プログラムは、前述した機能の一部を実現してもよい。さらに、上記プログラムは、前述した機能をコンピュータシステムにすでに記録されているプログラムとの組み合わせで実現できるファイル、いわゆる差分ファイル（差分プログラム）であってもよい。

【0037】

本開示のいくつかの実施形態を説明したが、これらの実施形態は、例であり、開示の範囲を限定しない。これらの実施形態は、開示の要旨を逸脱しない範囲で、種々の追加、省略、置き換え、変更を行ってよい。

【符号の説明】

【0038】

１・・・通信システム
５・・・コンピュータ
６・・・ＣＰＵ
７・・・メインメモリ
８・・・ストレージ
９・・・インターフェース
１０・・・送信装置
２０・・・受信装置
１０１、２０２・・・信号処理部
１０２・・・送信部
２０１・・・情報処理回路
２０１ａ・・・乗算ブロック
２０１ａ１、２０１ａ２、２０１ａ３・・・乗算器
２０１ａ４・・・加算器
２０１ｂ・・・乗算値ＲＯＭテーブル
２０１ｃ・・・ＲＯＭテーブル制御回路

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】