特許 7384778 アナログデジタル変換器及び電子装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-11-13

(45)【発行日】2023-11-21

(54)【発明の名称】アナログデジタル変換器及び電子装置

(51)【国際特許分類】

   H03M 1/12 20060101AFI20231114BHJP

   H03M 1/56 20060101ALI20231114BHJP

【ＦＩ】

H03M1/12 C

H03M1/56

【請求項の数】 20

(21)【出願番号】P 2020202955

(22)【出願日】2020-12-07

(65)【公開番号】P2022090516

(43)【公開日】2022-06-17

【審査請求日】2023-02-16

(73)【特許権者】

【識別番号】000003078

【氏名又は名称】株式会社東芝

(74)【代理人】

【識別番号】100091487

【弁理士】

【氏名又は名称】中村 行孝

(74)【代理人】

【識別番号】100105153

【弁理士】

【氏名又は名称】朝倉 悟

(74)【代理人】

【識別番号】100107582

【弁理士】

【氏名又は名称】関根 毅

(74)【代理人】

【識別番号】100118876

【弁理士】

【氏名又は名称】鈴木 順生

(74)【代理人】

【識別番号】100103263

【弁理士】

【氏名又は名称】川崎 康

(72)【発明者】

【氏名】杉本 俊貴

(72)【発明者】

【氏名】吉岡 健太郎

(72)【発明者】

【氏名】崔 明秀

(72)【発明者】

【氏名】富山 陽介

【審査官】竹内 亨

(56)【参考文献】

【文献】国際公開第２０１７／０２９９８４（ＷＯ，Ａ１）

【文献】国際公開第２０１８／１６３８９５（ＷＯ，Ａ１）

【文献】米国特許出願公開第２０１３／０００２４６７（ＵＳ，Ａ１）

【文献】国際公開第２０１９／０２５１５２（ＷＯ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０３Ｍ １／００－１／８８

(57)【特許請求の範囲】

【請求項1】

入力信号をサンプルホールドした信号が、第１基準信号よりも信号レベルの高い第２基準信号に応じた信号の信号レベル以下か否かに基づいて第１デジタル信号を生成する第１デジタル信号生成器と、
前記サンプルホールドした信号の信号レベルから前記第１基準信号以下の信号レベルまで、時間とともに信号レベルが変化する第１スロープ信号を生成する第１スロープ生成器と、
前記サンプルホールドした信号の信号レベルから前記第２基準信号以下の信号レベルまで、時間とともに信号レベルが変化する第２スロープ信号を生成する第２スロープ生成器と、
前記第１スロープ信号が前記第１基準信号に一致する時刻、又は前記第２スロープ信号が前記第２基準信号に一致する時刻に基づいて、第２デジタル信号を生成する第２デジタル信号生成器と、を備える、アナログデジタル変換器。

【請求項2】

前記第１デジタル信号に基づいて、前記第１スロープ生成器又は前記第２スロープ生成器が選択されて、前記第１スロープ信号又は前記第２スロープ信号が生成される、請求項１に記載のアナログデジタル変換器。

【請求項3】

前記第１デジタル信号及び前記第２デジタル信号を合成して、前記入力信号に応じたデジタル信号を生成する合成器を備える、請求項１又は２に記載のアナログデジタル変換器。

【請求項4】

前記合成器は、前記第１デジタル信号を上位側ビットとし、前記第２デジタル信号を下位側ビットとする前記デジタル信号を生成する、請求項３に記載のアナログデジタル変換器。

【請求項5】

前記第１スロープ信号と前記第１基準信号とが一致するか否かを検出する第１比較器と、
前記第２スロープ信号と前記第２基準信号とが一致するか否かを検出する第２比較器と、を備え、
前記第２デジタル信号生成器は、前記第１スロープ信号の信号レベルが変化し始める時刻から、前記第１比較器で前記第１スロープ信号と前記第１基準信号との一致が検出される時刻までの時間差、又は前記第２スロープ信号の信号レベルが変化し始める時刻から、前記第２比較器で前記第２スロープ信号と前記第２基準信号との一致が検出される時刻までの時間差に基づいて、前記第２デジタル信号を生成する、請求項１乃至４のいずれか一項に記載のアナログデジタル変換器。

【請求項6】

前記第１デジタル信号生成器は、前記第２比較器の出力に基づいて、前記第１デジタル信号を生成する、請求項５に記載のアナログデジタル変換器。

【請求項7】

前記第１基準信号及び前記第２基準信号を生成する基準信号生成器を備える、請求項１乃至６のいずれか一項に記載のアナログデジタル変換器。

【請求項8】

制御信号に基づいて、前記第１スロープ信号及び前記第２スロープ信号の単位時間あたりの信号レベルの変化を表す勾配を制御するスロープ制御器を備える、請求項１乃至７のいずれか一項に記載のアナログデジタル変換器。

【請求項9】

前記スロープ制御器は、前記第１スロープ信号及び前記第２スロープ信号の勾配を等しくする、請求項８に記載のアナログデジタル変換器。

【請求項10】

複数の入力信号を第１ビット精度で複数のデジタル信号に変換する第１モードと、前記第１モードよりも少ない数の入力信号を前記第１ビット精度よりも高い第２ビット精度でデジタル信号に変換する第２モードとを択一的に選択可能であり、
前記第２モードの選択時には、前記第１デジタル信号生成器、前記第１スロープ生成器、前記第２スロープ生成器、及び前記第２デジタル信号生成器を用いて、前記複数の入力信号よりも少ない数の入力信号に応じた前記デジタル信号を生成する、請求項１乃至９のいずれか一項に記載のアナログデジタル変換器。

【請求項11】

前記第１スロープ生成器は、前記第１モードの選択時には、第１入力信号をサンプルホールドした信号の信号レベルから所定の基準信号以下の信号レベルまで、時間とともに信号レベルが変換する前記第１スロープ信号を生成し、
前記第２スロープ生成器は、前記第１モードの選択時には、第２入力信号をサンプルホールドした信号の信号レベルから前記所定の基準信号以下の信号レベルまで、時間とともに信号レベルが変換する前記第２スロープ信号を生成し、
前記第２デジタル信号生成器は、前記第１スロープ信号が前記所定の基準信号に一致する時刻に基づいて前記第１入力信号に応じたデジタル信号を生成するとともに、前記第２スロープ信号が前記所定の基準信号に一致する時刻に基づいて、前記第２入力信号に応じたデジタル信号を生成する、請求項１０に記載のアナログデジタル変換器。

【請求項12】

前記第２モードの選択時に、前記デジタル信号のビット精度に応じたそれぞれ異なる信号レベルのｎ個（ｎは２以上の整数）の基準信号を生成する基準信号生成器を備え、
前記ｎ個の基準信号は、前記第１基準信号及び前記第２基準信号を含む、請求項１０又は１１に記載のアナログデジタル変換器。

【請求項13】

前記ｎ個の基準信号は、等しい電圧幅ごとに相違するｎ個の電圧信号である、請求項１２に記載のアナログデジタル変換器。

【請求項14】

前記ｎ個の基準信号は、フルスケール電圧を等分割した複数の電圧信号である、請求項１２に記載のアナログデジタル変換器。

【請求項15】

制御信号と前記ｎ個の基準信号とに基づいて、前記第１スロープ信号及び前記第２スロープ信号を含むｎ個のスロープ信号の勾配を制御するスロープ制御器を備える、請求項１２乃至１４のいずれか一項に記載のアナログデジタル変換器。

【請求項16】

前記スロープ制御器は、前記ｎ個のスロープ信号の勾配を等しくする、請求項１５に記載のアナログデジタル変換器。

【請求項17】

前記第１スロープ信号及び前記第２スロープ信号の一部の信号レベルは重複する、請求項１乃至１６のいずれか一項に記載のデジタル変換器。

【請求項18】

対象物の複数箇所で反射された複数の光信号を受光して、複数の受信信号を生成する受光部と、
前記複数の受信信号に基づいて複数のデジタル信号を生成するアナログデジタル変換器と、
前記複数のデジタル信号に基づいて、前記対象物までの距離を計測する距離計測部と、を備え、
前記アナログデジタル変換器は、
前記受信信号をサンプルホールドした信号が、第１基準信号よりも信号レベルの高い第２基準信号に応じた信号の信号レベル以下か否かに基づいて第１デジタル信号を生成する第１デジタル信号生成器と、
前記サンプルホールドした信号の信号レベルから前記第１基準信号以下の信号レベルまで、時間とともに信号レベルが変化する第１スロープ信号を生成する第１スロープ生成器と、
前記サンプルホールドした信号の信号レベルから前記第２基準信号以下の信号レベルまで、時間とともに信号レベルが変化する第２スロープ信号を生成する第２スロープ生成器と、
前記第１スロープ信号が前記第１基準信号に一致する時刻、又は前記第２スロープ信号が前記第２基準信号に一致する時刻に基づいて、第２デジタル信号を生成する第２デジタル信号生成器と、を備える、電子装置。

【請求項19】

前記複数の受信信号を第１ビット精度で複数の前記デジタル信号に変換する第１モードと、前記第１モードよりも少ない数の受信信号を前記第１ビット精度よりも高い第２ビット精度で前記デジタル信号に変換する第２モードとを択一的に選択可能であり、
前記第２モードの選択時には、前記第１デジタル信号生成器、前記第１スロープ生成器、前記第２スロープ生成器、及び前記第２デジタル信号生成器を用いて、前記複数の受信信号よりも少ない数の受信信号に応じた前記デジタル信号を生成する、請求項１８に記載の電子装置。

【請求項20】

前記第２モードの選択時に、前記デジタル信号のビット精度に応じたそれぞれ異なる信号レベルのｎ個（ｎは２以上の整数）の基準信号を生成する基準信号生成器を備え、
前記ｎ個の基準信号は、前記第１基準信号及び前記第２基準信号を含む、請求項１９に記載の電子装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の一実施形態は、アナログデジタル変換器及び電子装置に関する。

【背景技術】

【0002】

シングルスロープ型アナログデジタル変換器は、入力信号から生成されたスロープ信号と基準信号とが一致するタイミングに応じてデジタル信号を生成する。しかしながら、複数チャネルのアナログデジタル変換器では、スロープ信号の勾配のばらつきや、スロープ信号と基準信号を比較する比較器のオフセット電圧などにより、チャネルごとのデジタル信号に誤差が生じ、アナログデジタル変換精度が低下するおそれがある。

【0003】

複数チャネルのデジタル信号を平均化することで、Ｓ／Ｎ比を改善することができる。例えば、Ｍチャネルの場合、信号電力はＭ倍になり、Ｓ／Ｎ比は√Ｍ倍になる。このように、チャネル数がＭ倍に増えても、Ｓ／Ｎ比は√Ｍ倍までしか改善できない。
その他、２つのアナログデジタル変換器を用いて、差動出力を検出する手法もある。しかしながら、同相雑音を除去して、歪みを低減する効果があるものの、量子化雑音を低減することはできない。

【先行技術文献】

【非特許文献】

【0004】

【文献】Pushing the State of the Art with Multichannel A/D ConvertersRob Reeder, N. N. Analog Dialogue. Vol.39 2005

【文献】R. van Veldhoven, M. Lammers, L. Van Der Dussen and K. Mabtoul, "9.8 A Low-Cost 4-Channel Reconfigurable Audio Interface for Car Entertainment Systems," 2020 IEEE International Solid- State Circuits Conference - (ISSCC), San Francisco, CA, USA, 2020, pp. 168-170

【発明の概要】

【発明が解決しようとする課題】

【0005】

本発明の一実施形態では、回路構成を複雑化することなく、高精度のアナログデジタル変換を行うことが可能なアナログデジタル変換器及び電子装置を提供するものである。

【課題を解決するための手段】

【0006】

上記の課題を解決するために、本発明の一実施形態によれば、入力信号をサンプルホールドした信号が、第１基準信号よりも信号レベルの高い第２基準信号に応じた信号の信号レベル以下か否かに基づいて第１デジタル信号を生成する第１デジタル信号生成器と、
前記サンプルホールドした信号の信号レベルから前記第１基準信号以下の信号レベルまで、時間とともに信号レベルが変化する第１スロープ信号を生成する第１スロープ生成器と、
前記サンプルホールドした信号の信号レベルから前記第２基準信号以下の信号レベルまで、時間とともに信号レベルが変化する第２スロープ信号を生成する第２スロープ生成器と、
前記第１スロープ信号が前記第１基準信号に一致する時刻、又は前記第２スロープ信号が前記第２基準信号に一致する時刻に基づいて、第２デジタル信号を生成する第２デジタル信号生成器と、を備える、アナログデジタル変換器が提供される。

【図面の簡単な説明】

【0007】

【図1】ＡＤＣの概略構成を示すブロック図。

【図2】第２モードの選択時のＡＤＣの内部構成を示すブロック図。

【図3】図２のＡＤＣの信号波形図。

【図4A】１６チャネルのＡＤＣを第１モードで動作させる場合のブロック図。

【図4B】１６チャネルのＡＤＣを第２モードで動作させる場合のブロック図。

【図5】第２の実施形態による第１比較器と第２比較器の比較電圧範囲を示す電圧波形図。

【図6】第３の実施形態によるＡＤＣの概略構成を示すブロック図。

【図7】スロープ制御器にて第１スロープ信号と第２スロープ信号の勾配を変化させる例を示電圧波形図。

【図8】第４の実施形態によるＡＤＣの概略構成を示すブロック図。

【図9】第４の実施形態の第１変形例によるＡＤＣのブロック図。

【図10】第４の実施形態の第２変形例によるＡＤＣのブロック図。

【図11】第５の実施形態によるＡＤＣのブロック図。

【図12A】第１例によるＳ／Ｈネットワークのブロック図。

【図12B】第２例によるＳ／Ｈネットワークのブロック図。

【図12C】第３例によるＳ／Ｈネットワークのブロック図。

【図13A】第１例によるチャネル選択機能付きＴＤＣのブロック図。

【図13B】第２例によるチャネル選択機能付きＴＤＣのブロック図。

【図14】電子装置の概略構成を示すブロック図。

【発明を実施するための形態】

【0008】

以下、図面を参照して、アナログデジタル変換器及び電子装置の実施形態について説明する。以下では、アナログデジタル変換器及び電子装置の主要な構成部分を中心に説明するが、アナログデジタル変換器及び電子装置には、図示又は説明されていない構成部分や機能が存在しうる。以下の説明は、図示又は説明されていない構成部分や機能を除外するものではない。

【0009】

（第１の実施形態）
図１は２チャネルの入力信号を並行してアナログデジタル変換（以下、ＡＤ変換と呼ぶ）可能なアナログデジタル変換器（以下、ＡＤＣと呼ぶ）１の概略構成を示すブロック図である。図１のＡＤＣ１は、サンプルホールドネットワーク（以下、Ｓ／Ｈネットワーク）２と、２チャネル分のスロープ生成器３及び比較器４と、チャネル選択機能付き時間デジタル変換器（以下、ＴＤＣと呼ぶ場合がある）５とを備えている。

【0010】

図１に示すＡＤＣ１は、２チャネルの入力信号を並行してＡＤ変換して、２チャネルのデジタル信号を生成することができる。

【0011】

Ｓ／Ｈネットワーク２は、各チャネルの入力信号を、クロック信号に同期させてサンプルホールドする。Ｓ／Ｈネットワーク２の内部構成は、後述するように複数通りが考えられるが、Ｓ／Ｈネットワーク２は、各チャネルの入力信号をサンプルホールドした信号を出力する。

【0012】

各スロープ生成器３は、対応するサンプルホールド信号に応じたスロープ信号を生成する。各比較器４は、対応するスロープ信号と基準信号が一致するタイミングを示す信号を出力する。

【0013】

ＴＤＣ５は、チャネルごとに、対応する比較器４の出力信号に基づいて、対応する入力信号に応じたデジタル信号を生成する。

【0014】

図１のＡＤＣ１は、２チャネルの構成を示しているが、チャネル数は２チャネルには限定されない。図１のＡＤＣ１は、複数チャネルの入力信号に基づいて複数のデジタル信号を生成することができる他、１チャネル分の入力信号を複数のスロープ生成器３及び比較器４を用いてＡＤ変換することにより、ＡＤ変換の精度を向上することができる。このように、図１のＡＤＣ１は、複数の入力信号に応じた第１ビット精度の複数のデジタル信号を生成する第１モードと、第１モードよりも少ない数（例えば一つ）の入力信号に応じた第１ビット精度よりも高い第２ビット精度のデジタル信号を生成する第２モードとを択一的に選択可能である。

【0015】

第１モードの選択時には、チャネルごとに異なる複数の入力信号をＡＤ変換して、チャネル数分のデジタル信号を生成する。第２モードの選択時には、第１モードよりも少ない数の入力信号をＡＤ変換するために複数チャネル分のＳ／Ｈネットワーク２、スロープ生成器３、比較器４及びＴＤＣ５が用いられる。よって、ＡＤ変換されるデジタル信号の数が少なくなるが、その分、デジタル信号のビット数が増えて高精度になる。

【0016】

図２は第２モードの選択時のＡＤＣ１の内部構成を示すブロック図である。図２のＡＤＣ１は、２チャネル分の構成を用いて１チャネルの入力信号のＡＤ変換を行う場合の構成を示している。第２モードの選択時には、図２のＳ／Ｈネットワーク２に１チャネル分の入力信号が入力される。

【0017】

図２のＡＤＣ１は、Ｓ／Ｈネットワーク２と、第１デジタル信号生成器６と、第１スロープ生成器３ａと、第２スロープ生成器３ｂと、第１比較器４ａと、第２比較器４ｂと、第２デジタル信号生成器７とを有する。第１デジタル信号生成器６と第２デジタル信号生成器７の処理は、図１のＴＤＣ５により行われる。

【0018】

第１デジタル信号生成器６は、入力信号をサンプルホールドした信号が、第１基準信号よりも信号レベルの高い第２基準信号に応じた信号の信号レベル以下か否かに基づいて第１デジタル信号を生成する。第２基準信号に応じた信号とは、第２基準信号であってもよいし、後述するようにオフセット等を考慮に入れた場合は、第２基準信号とは信号レベルが少しずれた信号であってもよい。第１デジタル信号生成器６は、例えば第２比較器４ｂの出力信号に基づいて、サンプルホールドした信号が第２基準信号以下か否かを判断する。

【0019】

第１基準信号は、例えばフルスケール電圧ＦＳの最低レベルの電圧（例えば０Ｖ）である。フルスケール電圧ＦＳとは、第１スロープ生成器３ａと第２スロープ生成器３ｂが出力しうる最大電圧と最小電圧を指す。第２基準信号は、例えばフルスケール電圧ＦＳの半分の電圧ＦＳ／２である。第１デジタル信号生成器６で生成される第１デジタル信号は、例えば、図２のＡＤＣ１で生成されるデジタル信号の上位側ビット（具体的な一例ではＭＳＢ）である。

【0020】

第１スロープ生成器３ａは、サンプルホールドした信号の信号レベルから第１基準信号以下の信号レベルまで、時間とともに信号レベルが変化する第１スロープ信号を生成する。第１スロープ信号は、例えば、サンプルホールドした信号が第２基準信号の信号レベル以下のときに生成される。

【0021】

第２スロープ生成器３ｂは、サンプルホールドした信号の信号レベルから第２基準信号以下の信号レベルまで、時間とともに信号レベルが変化する第２スロープ信号を生成する。第２スロープ信号は、例えば、サンプルホールドした信号が第２基準信号の信号レベルより大きいときに生成される。

【0022】

第１スロープ生成器３ａと第２スロープ生成器３ｂは、並行して第１スロープ信号と第２スロープ信号をそれぞれ生成する。あるいは、第１スロープ生成器３ａと第２スロープ生成器３ｂの一方のみが動作を行ってもよい。この場合、第１スロープ生成器３ａが第１スロープ信号を生成するか、又は第２スロープ生成器３ｂが第２スロープ信号を生成するかは、第１デジタル信号生成器６が生成する第１デジタル信号により決定される。

【0023】

第１比較器４ａは、第１スロープ信号と第１基準信号とを比較する。すなわち、第１比較器４ａは、第１スロープ信号と第１基準信号とが一致するタイミングを検出する。第２比較器４ｂは、第２スロープ信号と第２基準信号とを比較する。すなわち、第２比較器４ｂは、第２スロープ信号と第２基準信号とが一致するタイミングを検出する。第１デジタル信号生成器６は、例えば第２比較器４ｂの出力により、サンプルホールドした信号が第２基準信号以下か否かを判断でき、第２比較器４ｂの出力に基づいて第１デジタル信号を生成する。

【0024】

第２デジタル信号生成器７は、第１スロープ信号が第１基準信号に一致する時刻、又は第２スロープ信号が第２基準信号に一致する時刻に基づいて、第２デジタル信号を生成する。すなわち、第２デジタル信号生成器７は、第１スロープ信号及び第２スロープ信号の両方又は片方が下がり始めた時刻から、第１基準信号又は第２基準信号に一致する時刻までの時間差に応じた第２デジタル信号を生成する。

【0025】

より具体的には、第２デジタル信号生成器７は、第１スロープ信号の信号レベルが変化し始める時刻から、第１比較器４ａで第１スロープ信号と第１基準信号との一致が検出される時刻までの時間差、又は第２スロープ信号の信号レベルが変化し始める時刻から、第２比較器４ｂで第２スロープ信号と第２基準信号との一致が検出される時刻までの時間差に基づいて、第２デジタル信号を生成する。

【0026】

ＴＤＣ５は、第１デジタル信号生成器６で生成された第１デジタル信号と、第２デジタル信号生成器７で生成された第２デジタル信号とで、入力信号に応じたデジタル信号ＡＤＣＯＵＴを生成する。デジタル信号の上位側ビット（例えばＭＳＢ）が第１デジタル信号であり、下位側ビットが第２デジタル信号である。このように、ＴＤＣ５は、第１デジタル信号と第２デジタル信号を合成して、入力信号に応じたデジタル信号ＡＤＣＯＵＴを生成する合成器として機能する。

【0027】

図３は図２のＡＤＣ１の信号波形図である。図３には、クロック信号ＣＬＫ＿ＳＨと、第１スロープ信号ＳＬ１と、第１基準信号Ｖref1と、第２スロープ信号ＳＬ２と、第２基準信号Ｖref2の信号波形が示されている。図３の例では、第１基準信号Ｖref1は０Ｖに設定され、第２基準信号Ｖref2はフルスケール電圧ＦＳの半分ＦＳ／２に設定されている。

【0028】

図３の時刻ｔ１でクロック信号ＣＬＫ＿ＳＨがローからハイに遷移すると、Ｓ／Ｈネットワーク２は、入力信号をサンプルホールドする。サンプルホールドされた信号は、第２比較器４ｂにより第２基準信号Ｖref2以下か否かが検出される。第１デジタル信号生成器６は、第２比較器４ｂの出力に基づいて、第１デジタル信号を生成する。第１デジタル信号は、入力信号の上位側ビット（例えばＭＳＢ）であり、サンプルホールド信号が第２基準信号Ｖref2以下か否かで論理が変化するビット信号である。第１デジタル信号生成器６による処理は、コースＡＤ変換処理である。

【0029】

第１スロープ生成器３ａと第２スロープ生成器３ｂは並行して動作して、第スロープ信号ＳＬ１と第２スロープ信号ＳＬ２を生成する。あるいは、第１デジタル信号に基づいて、第１スロープ生成器３ａと第２スロープ生成器３ｂの一方が動作して、第１スロープ信号ＳＬ１又は第２スロープ信号ＳＬ２を生成してもよい。

【0030】

図３の例では、サンプルホールドされた信号は、第２基準信号Ｖref2の電圧レベル以下であるため、第１スロープ生成器３ａが選択されて、クロック信号ＣＬＫ＿ＳＨがハイからローに遷移する時刻ｔ２以降、電圧レベルが徐々に低下する第１スロープ信号ＳＬ１を生成する。第１比較器４ａは、時刻ｔ３で第１スロープ信号ＳＬ１と第１基準信号Ｖref1が一致したことを検出し、第１比較器４ａの出力信号の論理を変化させる。これにより、第２デジタル信号生成器７は時刻ｔ２～ｔ３の時間差に応じた第１デジタル信号を生成する。第２デジタル信号生成器７によるＡＤ変換処理は、ファインＡＤ変換処理である。

【0031】

このように、図２のＡＤＣ１は、時刻ｔ１～ｔ２の間に第１デジタル信号生成器６にてコースＡＤ変換処理を行って、第１スロープ生成器３ａ又は第２スロープ生成器３ｂを選択し、時刻ｔ２～ｔ３の間に第２デジタル信号生成器７にてファインＡＤ変換処理を行う。図２のＡＤＣ１は、時刻ｔ１～ｔ２でのコースＡＤ変換処理により得られた第１デジタル信号と、時刻ｔ２～ｔ３でのファインＡＤ変換処理により得られた第２デジタル信号とを合成して、入力信号に応じたデジタル信号を生成する。

【0032】

時刻ｔ４で、クロック信号ＣＬＫ＿ＳＨが再びローからハイに遷移すると、Ｓ／Ｈネットワーク２は、入力信号を再びサンプルホールドする。図３の例では、サンプルホールドされた信号は第２基準信号Ｖref2の信号レベルより小さい。よって、第１デジタル信号生成器６によるコースＡＤ変換処理の結果は時刻ｔ１～ｔ２のときと同じであり、第１スロープ生成器３ａが選択される。

【0033】

第１スロープ生成器３ａは、クロック信号ＣＬＫ＿ＳＨがハイからローに遷移する時刻ｔ５以降、電圧レベルが徐々に低下する第１スロープ信号ＳＬ１を生成する。第１スロープ信号ＳＬ１の勾配は、時刻ｔ２～ｔ３のときと同じである。ただし、時刻ｔ５での信号レベルが時刻ｔ２での信号レベルより小さいため、時刻ｔ２～ｔ３の時間差よりも短い時刻ｔ５～ｔ６の時間差で、第１比較器４ａは、第１スロープ信号ＳＬ１と第１基準信号Ｖref1が一致したことを検出し、第１比較器４ａの出力信号の論理を変化させる。これにより、第２デジタル信号生成器７は、ファインＡＤ変換処理により、時刻ｔ５～ｔ６の時間差に応じた第２デジタル信号を生成する。図２のＡＤＣ１は、時刻ｔ４～ｔ５でのコースＡＤ変換処理により得られた第１デジタル信号と、時刻ｔ５～ｔ６でのファインＡＤ変換処理により得られた第２デジタル信号に基づいて、入力信号に応じたデジタル信号を生成する。

【0034】

時刻ｔ６で、クロック信号ＣＬＫ＿ＳＨが再びローからハイに遷移すると、Ｓ／Ｈネットワーク２は、入力信号を再びサンプルホールドする。図３の例では、サンプルホールドされた信号は第２基準信号Ｖref2の信号レベルより大きい。よって、第１デジタル信号生成器６によるコースＡＤ変換処理の結果は、時刻ｔ１～ｔ２及びｔ４～ｔ５とは逆になり、第２スロープ生成器３ｂが選択される。

【0035】

第２スロープ生成器３ｂは、クロック信号ＣＬＫ＿ＳＨがハイからローに遷移する時刻ｔ８以降、電圧レベルが徐々に低下する第２スロープ信号ＳＬ２を生成する。第２スロープ信号ＳＬ２の勾配は、例えば第１スロープ信号ＳＬ１と例えば同じに設定される。時刻ｔ９で、第２比較器４ｂは、第２スロープ信号ＳＬ２と第２基準信号Ｖref2が一致したことを検出し、第２比較器４ｂの出力信号の論理を変化させる。これにより、第２デジタル信号生成器７は、ファインＡＤ変換処理により、時刻ｔ８～ｔ９の時間差に応じた第２デジタル信号を生成する。図２のＡＤＣ１は、時刻ｔ７～ｔ８でのコースＡＤ変換処理により得られた第１デジタル信号と、時刻ｔ８～ｔ９でのファインＡＤ変換処理により得られた第２デジタル信号を合成して、入力信号に応じたデジタル信号を生成する。

【0036】

このように、図１のＡＤＣ１は、第１モードを選択するか、第２モードを選択するかによって、ＡＤ変換処理の精度を変えることができる。

【0037】

図４Ａ及び図４Ｂは１６チャネルのＡＤＣ１のブロック図である。図４Ａは１６チャネルのＡＤＣ１を第１モードで動作させる場合のブロック図、図４Ｂは１６チャネルのＡＤＣ１を第２モードで動作させる場合のブロック図である。図４Ａ及び図４ＢのＡＤＣ１は、チャネルごとにＳＳＡＤＣ（Single Slope ADC）８を有する。各ＳＳＡＤＣ８は、図１と同様に、Ｓ／Ｈネットワーク２、スロープ生成器３、比較器４及びＴＤＣ５を有する。

【0038】

第１モードでは、図４Ａに示すように、１６チャネル分の入力信号をサンプルホールドした信号に基づいて、それぞれ別個にスロープ信号を生成し、１６チャネル分のスロープ信号を基準信号とそれぞれ比較した結果に基づいて、１６チャネル分のデジタル信号を生成する。第２モードでは、図４Ｂに示すように、２チャネル分のＳＳＡＤＣ８ごとに、１チャネルの入力信号を高精度にＡＤ変換してデジタル信号を生成する。よって、８チャネル分のデジタル信号が生成される。すなわち、第２モードでは、８入力８出力の高精度のデジタル信号を生成する。

【0039】

このように、第１の実施形態では、入力信号をサンプルホールドした信号が第２基準信号Ｖref2以下か否かにより、コースＡＤ変換処理を行って第１デジタル信号を生成する。そして、第１デジタル信号に基づいて、第１スロープ生成器３ａ又は第２スロープ生成器３ｂを選択する。

【0040】

例えば、サンプルホールドした信号が第２基準信号Ｖref2以下であれば、第１スロープ生成器３ａが選択されて、第１スロープ信号ＳＬ１と第１基準信号Ｖref1とが一致するタイミングに応じて第２デジタル信号を生成する。また、サンプルホールドしした信号が第２基準信号Ｖref2より大きければ、第２スロープ生成器３ｂが選択されて、第２スロープ信号ＳＬ２と第２基準信号Ｖref2とが一致するタイミングに応じて第２デジタル信号を生成するファインＡＤ変換処理を行う。

【0041】

本実施形態によるＡＤＣ１では、コースＡＤ変換処理とファインＡＤ変換処理の結果を合成して、入力信号に応じたデジタル信号を生成するため、回路構成を複雑化することなく、高精度のデジタル信号を生成できる。

【0042】

本実施形態では、複数チャネルの入力信号をＡＤ変換するＡＤＣ１を用いて、複数のチャネルの入力信号を並行してＡＤ変換して複数のデジタル信号を生成する第１モードと、第１モードよりも少ない数の入力信号を高精度にＡＤ変換する第２モードとを択一的に選択することができる。これにより、必要に応じて動作モードを切り替えることで、多チャネルのＡＤ変換処理と、高精度のＡＤ変換処理とを択一的に選択して実施することができる。

【0043】

（第２の実施形態）
第２の実施形態によるＡＤＣ１は、比較器４等のオフセット電圧による影響を回避できることを特徴とする。第２の実施形態によるＡＤＣ１は、ブロック構成は図１及び図２と同様である。

【0044】

図１及び図２のＡＤＣ１は、チャネルごとに比較器４を備えているが、比較器４は製造ばらつき等により、固有のオフセット電圧を有する。このため、比較器４の比較結果は、オフセット電圧による誤差を含んでいる。また、スロープ生成器３が生成するスロープ信号の勾配も、ばらつきが生じうる。

【0045】

そこで、第２の実施形態によるＡＤＣ１では、例えば図２の構成において、第１スロープ信号ＳＬ１の電圧範囲と第２スロープ信号ＳＬ２の電圧範囲を一部重複させた状態で、第１比較器４ａ及び第２比較器４ｂにて比較処理を行う。これにより、第１比較器４ａ及び第２比較器４ｂのオフセット電圧等の影響を受けにくくしている。

【0046】

図５は第２の実施形態による第１比較器４ａと第２比較器４ｂが比較する電圧範囲を示す電圧波形図である。第１スロープ生成器３ａは、フルスケール電圧ＦＳの半分の電圧ＦＳ／２以下のサンプルホールドされた信号の信号レベルから第１基準信号Ｖref1の信号レベル（０Ｖ）以下まで徐々に信号レベルが低下する第１スロープ信号ＳＬ１を生成する。第１の実施形態では、第２基準電圧をＦＳ／２に設定していたが、本実施形態では、第２基準信号Ｖref2を電圧ＦＳ／２よりも若干低い電圧レベルに設定する。第２スロープ生成器３ｂは、フルスケール電圧ＦＳ以下のサンプルホールドされた信号の信号レベルから第２基準信号Ｖref2の信号レベル以下まで徐々に信号レベルが低下する第２スロープ信号ＳＬ２を生成する。

【0047】

これにより、第１スロープ信号ＳＬ１と第２スロープ信号ＳＬ２が共通の電圧範囲（オーバーラップ電圧）を含むことになる。共通の電圧範囲内の入力信号については、第２デジタル信号生成器７は、第１比較器４ａの出力と第２比較器４ｂの出力に基づいてオフセットキャンセル演算を行うことができ、オフセット等の影響を回避した第２デジタル信号を生成できる。

【0048】

このように、第２の実施形態では、第１比較器４ａや第２比較器４ｂのオフセット電圧等を考慮に入れて、第２基準信号Ｖref2の信号レベルをフルスケール電圧ＦＳの半分よりも下げることにより、第１スロープ信号ＳＬ１と第２スロープ信号ＳＬ２の一部の信号レベルを重複させるため、オフセット電圧等をキャンセルさせたデジタル信号ＡＤＣＯＵＴを生成できる。

【0049】

なお、第２の実施形態によるＡＤＣ１のＡＤ変換処理の精度は第１の実施形態よりも劣るが、第１比較器４ａと第２比較器４ｂのオフセット電圧等の影響を回避でき、雑音耐性も向上できる。

【0050】

（第３の実施形態）
第３の実施形態は、図２の第１スロープ信号ＳＬ１と第２スロープ信号ＳＬ２の勾配を任意に調整できるようにしたものである。

【0051】

図６は第３の実施形態によるＡＤＣ１の概略構成を示すブロック図である。図６のＡＤＣ１は上述した第２モードでの構成を示している。図６のＡＤＣ１は、図２の構成に加えてスロープ制御器１１と基準信号生成器１２の少なくとも一方を備えている。

【0052】

スロープ制御器１１は、制御信号に基づいて、第１スロープ信号ＳＬ１及び第２スロープ信号ＳＬ２の単位時間あたりの信号レベルの変化を表す勾配を制御する。スロープ制御器１１を設けることで、第１スロープ信号ＳＬ１と第２スロープ信号ＳＬ２の勾配を任意に制御できる。スロープ制御器１１に入力される制御信号は、例えば、ＡＤＣ１を制御する不図示の制御回路から出力される。

【0053】

図７はスロープ制御器１１にて第１スロープ信号ＳＬ１と第２スロープ信号ＳＬ２の勾配を変化させる例を示電圧波形図である。図７の横軸はＳ／Ｈネットワーク２への入力電圧を示し、縦軸は時間である。図７には、第１スロープ信号ＳＬ１の波形ｗ１，ｗ２と、第２スロープ信号ＳＬ２の波形ｗ３，ｗ４が図示されている。細実線の波形ｗ１，ｗ３は、第１スロープ信号ＳＬ１と第２スロープ信号ＳＬ２がオーバーラップしない例を示し、太実線の波形ｗ２，ｗ４は、第１スロープ信号ＳＬ１と第２スロープ信号ＳＬ２の一部がオーバーラップする例を示している。図７の矩形範囲がオーバーラップ区間である。第１比較器４ａや第２比較器４ｂのオフセットのばらつきが大きい場合には、スロープ制御器１１は、波形ｗ２，ｗ４のように、第１スロープ信号ＳＬ１と第２スロープ信号ＳＬ２の勾配を制御して、第１スロープ信号ＳＬ１と第２スロープをオーバーラップさせる。オーバーラップ区間については、第１比較器４ａと第２比較器４ｂの両方の比較結果に基づいてＡＤ変換処理を行うため、オフセットキャンセル演算を行うことができ、オフセットの影響を回避した第２デジタル信号を生成できる。

【0054】

図６のＡＤＣ１は、基準信号生成器１２を備えていてもよい。図６の基準信号生成器１２は、第１基準信号Ｖref1と第２基準信号Ｖref2を生成する。第１比較器４ａは、第１スロープ信号ＳＬ１と第１基準信号Ｖref1とが一致する時刻を検出し、第２比較器４ｂは、第２スロープ信号ＳＬ２と第２基準信号Ｖref2とが一致する時刻を検出する。よって、基準信号生成器１２が第１基準信号Ｖref1と第２基準信号Ｖref2の信号レベルを制御することで、ＡＤ変換精度を切り替えることができる。

【0055】

ＡＤＣ１のチャネル数が増えて、それに伴って、チャネル数に応じた精度でＡＤ変換処理を行う場合、チャネル数に応じて、スロープ制御器１１にて各スロープ信号の勾配を制御し、かつ基準信号生成器１２で各基準信号の信号レベルを調整することで、再構成可能ＡＤＣ１が得られる。

【0056】

このように、第３の実施形態によるＡＤＣ１は、スロープ制御器１１と基準信号生成器１２の少なくとも一方を備えるため、第１スロープ信号ＳＬ１と第２スロープ信号ＳＬ２の勾配を制御したり、第１基準信号Ｖref1及び第２基準信号Ｖref2の信号レベルを制御でき、第１比較器４ａや第２比較器４ｂのオフセット電圧等の影響を受けにくくなるとともに、チャネル数の増減にも適応可能な再構成可能な汎用性のあるＡＤＣ１を実現できる。

【0057】

（第４の実施形態）
第４の実施形態では、ＡＤ変換精度を最大にする２チャネルのＡＤＣ１の構成を説明する。

【0058】

図８は第４の実施形態によるＡＤＣ１の概略構成を示すブロック図である。図８のＡＤＣ１は上述した第２モードでの構成を示している。図８のＡＤＣ１は、２チャネルの構成を示しており、Ｓ／Ｈネットワーク２の具体的な構成として、２つのＳ／Ｈ部１３を有する。また、図８のＡＤＣ１は、図６と同様に、スロープ制御器１１と基準信号生成器１２の少なくとも一方を備えている。さらに、図８のＡＤＣ１は、チャネル選択機能付きＴＤＣ５の具体的な構成として、第１ＴＤＣ５ａと、第２ＴＤＣ５ｂと、出力選択ロジック部１４とを有する。第１ＴＤＣ５ａと第２ＴＤＣ５ｂは、図１の第２デジタル信号生成器７に対応する。また、出力選択ロジック部１４は、第１デジタル信号生成器６を含んでいる。

【0059】

２チャネルのＡＤＣ１で最もＡＤ変換精度を上げられるのは、第１基準信号Ｖref1をフルスケール電圧ＦＳの最低電圧（例えば０Ｖ）に設定し、第２基準信号Ｖref2をフルスケール電圧ＦＳの半分の電圧ＦＳ／２に設定した状態で、第１スロープ信号ＳＬ１と第２スロープ信号ＳＬ２がともに、クロック信号ＣＬＫ＿ＳＨの立ち下がりから次のクロック信号ＣＬＫ＿ＳＨの立ち下がりまでの１周期をかけて、ＦＳ／２の電圧幅で電圧レベルが変化する場合である。この場合の信号波形図は、図３と同様になる。以下では、図３に基づいて図８のＡＤＣ１の動作を説明する。

【0060】

Ｓ／Ｈ部１３は、クロック信号ＣＬＫ＿ＳＨがローからハイに遷移したタイミングで、入力信号をサンプルホールドする。第２比較器４ｂは、サンプルホールドした信号と第２基準信号Ｖref2であるＦＳ／２を比較する。出力選択ロジック部１４内の第１デジタル信号生成器６は、第２比較器４ｂの出力に基づいて、サンプルホールドした信号が第２基準電圧以上か否かで、デジタル信号の上位側ビット（例えばＭＳＢ）である第１デジタル信号を設定する。これは、１ビットの量子化であり、コースＡＤ変換処理である。このように、サンプルホールドした信号の信号レベルにより、デジタル信号の上位側ビットである第１デジタル信号を設定できるとともに、第１スロープ生成器３ａ又は第２スロープ生成器３ｂが選択される。

【0061】

その後、クロック信号ＣＬＫ＿ＳＨが立ち下がると、第１スロープ生成器３ａ又は第２スロープ生成器３ｂは、第１スロープ信号ＳＬ１又は第２スロープ信号ＳＬ２を生成する。図２の例では、サンプルホールドした信号の信号レベルが第２基準信号Ｖref2以下であるため、第１スロープ生成器３ａが選択されて、第１スロープ信号ＳＬ１を生成する。第１比較器４ａは、第１スロープ信号ＳＬ１が第１基準信号Ｖref1に一致するタイミングを検出する。第１ＴＤＣ５ａは、第１スロープ信号ＳＬ１の信号レベルが低下し始めた時刻ｔ２から、第１スロープ信号ＳＬ１が第１基準信号Ｖref1に一致する時刻ｔ３までの時間差を量子化し、第２デジタル信号を生成する。

【0062】

時刻ｔ１～ｔ６の間は、サンプルホールドした信号の信号レベルが第２基準信号Ｖref2以下であるため、第１スロープ生成器３ａ、第１比較器４ａ及び第１ＴＤＣ５ａにて、第２デジタル信号が生成される。時刻ｔ６～ｔ９の間は、サンプルホールドした信号の信号レベルが第２基準信号Ｖref2より大きいため、第２スロープ生成器３ｂ、第２比較器４ｂ及び第２ＴＤＣ５ｂにて、第２デジタル信号が生成される。第１ＴＤＣ５ａと第２ＴＤＣ５ｂによるＡＤ変換処理は、ファインＡＤ変換処理である。

【0063】

上述したように、第１比較器４ａと第２比較器４ｂの出力により、サンプルホールドした信号が第２基準信号Ｖref2以下か否かを検出でき、出力選択ロジック部１４内の第１デジタル信号生成器６は、第１比較器４ａと第２比較器４ｂの出力に基づいて、デジタル信号の上位側ビット（例えばＭＳＢ）を決定できる。

【0064】

図９は第４の実施形態の第１変形例によるＡＤＣ１のブロック図である。図９のＡＤＣ１は、図８の出力選択ロジック部１４の代わりに、エンコーダ１５とＴＤＣ選択ロジック部１６を備えている。

【0065】

エンコーダ１５は、第１比較器４ａの出力と第２比較器４ｂの出力をエンコードして、デジタル信号のＭＳＢ（第１デジタル信号）を生成する。ＴＤＣ選択ロジック部１６は、エンコーダ１５のエンコード結果に基づいて、第１ＴＤＣ５ａの出力と第２ＴＤＣ５ｂの出力のいずれか一方を選択して、デジタル信号の下位側ビット列（第２デジタル信号）を出力する。

【0066】

図１０は第４の実施形態の第２変形例によるＡＤＣ１のブロック図である。図１０のＡＤＣ１は、図９のＡＤＣ１からエンコーダ１５を省略した構成である。図１０のＡＤＣ１は、第２比較器４ｂの出力に基づいて、第１ＴＤＣ５ａと第２ＴＤＣ５ｂのいずれか一方を選択して、デジタル信号の下位側ビット列（第２デジタル信号）を出力する。よって、第２比較器４ｂは第１デジタル信号生成器６を兼ねることになる。

【0067】

サンプルホールドした信号の信号レベルが第２基準信号Ｖref2を超えるときに、第２スロープ生成器３ｂは第２スロープ信号ＳＬ２を出力する。第２比較器４ｂは、第２スロープ信号ＳＬ２が第２基準信号Ｖref2と一致するタイミングを検出する。第２比較器４ｂの出力が有効か否かにより、サンプルホールドした信号、すなわち入力信号が第２基準信号Ｖref2を上回るか否かを判別できる。よって、ＴＤＣ選択ロジック部１６は、入力信号が第２基準信号Ｖref2以下であれば、第１ＴＤＣ５ａの出力を選択し、入力信号が第２基準信号Ｖref2を上回っていれば、第２ＴＤＣ５ｂの出力を選択する。

【0068】

図８～図１０では、２チャネルのＡＤＣ１の例を説明したが、３チャネル以上を用いてＡＤ変換精度を向上させてもよい。例えば、４チャネルを用いてＡＤ変換精度を向上させる場合、フルスケール電圧ＦＳを四分割して、分割された４つの電圧範囲内で信号レベルが徐々に変化する４つのスロープ信号と４つの基準信号を設けて、ＡＤ変換処理を行う。これにより、１チャネルごとにＡＤ変換を行う場合と比べて、２ビット分のＳ／Ｎ比の改善を実現できる。このように、本実施形態によれば、チャネル数Ｍに比例してＳ／Ｎ比を改善可能なMIMO-SSADCを実現できる。

【0069】

このように、第４の実施形態では、第１比較器４ａ及び第２比較器４ｂの少なくとも一方により、デジタル信号のＭＳＢ（第１デジタル信号）を生成できる。また、第１ＴＤＣ５ａの出力と第２ＴＤＣ５ｂの出力のいずれか一方により、デジタル信号の下位側ビット（第２デジタル信号）を生成できる。

【0070】

（第５の実施形態）
図８～図１０のＡＤＣ１は、各チャネルごとに、Ｓ／Ｈ部１３、スロープ生成器３、比較器４、及びＴＤＣ５を備えているが、第５の実施形態では、Ｓ／Ｈ部１３とスロープ生成器３を、各チャネルで共有するものである。

【0071】

図１１は第５の実施形態によるＡＤＣ１のブロック図である。図１１のＡＤＣ１は、２チャネルの構成を示している。Ｓ／Ｈ部１３とスロープ生成器３は、２チャネルで共有される。スロープ生成器３で生成されたスロープ信号は、第１比較器４ａ及び第２比較器４ｂに入力される。スロープ生成器３は、スロープ制御器１１の制御に基づいて、スロープ信号の勾配を調整する。図１１のスロープ生成器３は、第１スロープ生成器３ａと第２スロープ生成器３ｂを兼ねている。

【0072】

ＡＤ変換処理を開始する前に、第２比較器４ｂから、サンプルホールドした信号と第２基準信号Ｖref2との大小関係を示す信号が出力されると、スロープ生成器３は、第２比較器４ｂの出力に応じたスロープ信号を生成して、第１比較器４ａ又は第２比較器４ｂに送る。

【0073】

例えば、Ｓ／Ｈ部１３でサンプルホールドした信号の信号レベルが第２基準信号Ｖref2以下であれば、スロープ生成器３は、サンプルホールドした信号の信号レベルから、第１基準信号Ｖref1以下まで信号レベルが徐々に下がるスロープ信号を生成する。このスロープ信号は、第１比較器４ａに供給される。また、このスロープ信号の勾配は、スロープ制御器１１により制御される。また、Ｓ／Ｈ部１３でサンプルホールドした信号の信号レベルが第２基準信号Ｖref2より大きければ、スロープ生成器３は、サンプルホールドした信号の信号レベルから、第２基準信号Ｖref2以下まで信号レベルが徐々に下がるスロープ信号を生成する。このスロープ信号は、第２比較器４ｂに供給される。

【0074】

第１比較器４ａの出力と第２比較器４ｂの出力は、チャネル選択機能付きＴＤＣ５に入力される。このＴＤＣ５は、図８の第１ＴＤＣ５ａ、第２ＴＤＣ５ｂ、及び出力選択ロジック部１４で構成されてもよい。あるいは、図９の第１ＴＤＣ５ａ、第２ＴＤＣ５ｂ、エンコーダ１５、及びＴＤＣ選択ロジック部１６で構成されてもよい。あるいは、図１０の第１ＴＤＣ５ａ、第２ＴＤＣ５ｂ、及びＴＤＣ選択ロジック部１６で構成されてもよい。

【0075】

このように、第５の実施形態では、複数チャネルを用いてＡＤ変換精度を上げる場合に、Ｓ／Ｈ部１３とスロープ生成器３を各チャネルで共有するため、ＡＤＣ１の内部構成を簡略化でき、消費電力を削減できるとともに、小型化も可能になる。

【0076】

（第６の実施形態）
第６の実施形態は、上述した各実施形態で説明したＳ／Ｈネットワーク２とチャネル選択機能付きＴＤＣ５の内部構成を具体化したものである。

【0077】

図１２Ａは第１例によるＳ／Ｈネットワーク２のブロック図である。図１２ＡのＳ／Ｈネットワーク２は、入出力が独立した複数のＳ／Ｈ部１３を有する。図１２Ａは、二入力二出力のＳ／Ｈ部１３を有するが、入出力数に特に制限はない。図１２Ａにおける複数のＳ／Ｈ部１３は、共通のクロック信号ＣＬＫ＿ＳＨに同期して、複数チャネル分の入力信号のサンプルホールドを行う。

【0078】

図１２Ｂは第２例によるＳ／Ｈネットワーク２のブロック図である。図１２ＢのＳ／Ｈネットワーク２は、複数の独立した入力と、共通の出力とを有する。図１２Ｂでは、複数の入力信号を別々にサンプルホールドし、サンプルホールドした複数の信号を一つの信号に集約して出力する。

【0079】

図１２Ｃは第３例によるＳ／Ｈネットワーク２のブロック図である。図１２ＣのＳ／Ｈネットワーク２は、入力を一つの信号に集約するとともに、出力も一つに信号に集約している。例えば、図１１のＡＤＣ１は、図１２ＣのＳ／Ｈネットワーク２で構成可能である。

【0080】

図１３Ａは第１例によるチャネル選択機能付きＴＤＣ５のブロック図である。図１３Ａのチャネル選択機能付きＴＤＣ５は、複数のＴＤＣ（例えば、第１ＴＤＣ５ａと第２ＴＤＣ５ｂ）と、出力選択ロジック部１４とを有する。複数のＴＤＣ５ａ、５ｂは、それぞれ異なるスロープ信号と、対応する基準信号とが一致するタイミングに応じた第２デジタル信号を生成する。これにより、図１３Ａのチャネル選択機能付きＴＤＣ５では、精度よくＡＤ変換処理を行うことができる。

【0081】

図１３Ｂは第２例によるチャネル選択機能付きＴＤＣ５のブロック図である。図１３Ｂのチャネル選択機能付きＴＤＣ５は、出力選択ロジック部１４の後段にＴＤＣ５が設けられている。出力選択ロジック部１４は、第１比較器４ａの出力と第２比較器４ｂの出力のいずれか一方を選択する。選択された第１比較器４ａ又は第２比較器４ｂの出力は、ＴＤＣ５に入力されて、第２デジタル信号が生成される。図１３Ｂの構成によれば、図１３ＡよりもＴＤＣ５の数を削減できるため、ＡＤＣ１を小型化でき、消費電力も低減できる。

【0082】

このように、第１～第５の実施形態で説明したＳ／Ｈネットワーク２とチャネル選択機能付きＴＤＣ５の内部構成には、複数通りが考えられ、必要に応じて、最適な内部構成のＳ／Ｈネットワーク２とチャネル選択機能付きＴＤＣ５を選択するのが望ましい。

【0083】

（第７の実施形態）
上述した第１～第６の実施形態による発振回路１を有するＡＤＣ１は、例えば、光信号の伝搬時間を用いて距離計測を行う電子装置で使用することができる。図１４は電子装置２０の概略構成を示すブロック図である。図１４の電子装置２０は、第１～第６の実施形態によるＡＤＣ１を備えている。

【0084】

図１４の電子装置２０は、投光部２１と、受光部２２と、ＡＤＣ１と、距離計測部２４とを有する。

【0085】

投光部２１は、対象物２５に対して、複数チャネルの光信号を投光する。光信号は、例えば、パルス状の信号であり、投光部２１は、所定の時間間隔で、複数チャネルの光信号を間歇的に投光する。対象物２５は、投光部２１からの複数チャネルの光信号を反射する。受光部２２は、対象物２５にて反射された複数チャネルの光信号を受光し、アナログの電気信号（以下、受信信号と呼ぶ）に変換する。

【0086】

複数チャネルの時間信号は、例えば第１～第６の実施形態によるＡＤＣ１に入力されて、複数チャネルのデジタル信号に変換される。距離計測部２４は、ＡＤＣ１から出力されたデジタル信号に基づいて、対象物２５までの距離を計測する。

【0087】

第１～第６の実施形態によるＡＤＣ１は、高精度にＡＤ変換処理を行うことができるため、このＡＤＣ１を電子装置２０で使用することにより、対象物２５までの距離を精度よく計測できる。

【0088】

本開示の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本開示の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容およびその均等物から導き出される本開示の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。

【符号の説明】

【0089】

１ アナログデジタル変換器（ＡＤＣ）、２ Ｓ／Ｈネットワーク、３ スロープ生成器、３ａ 第１スロープ生成器、３ｂ 第２スロープ生成器、４ 比較器、４ａ 第１比較器、４ｂ 第２比較器、５ チャネル選択機能付きＴＤＣ、５ａ 第１ＴＤＣ、５ｂ 第２ＴＤＣ、６ 第１デジタル信号生成器、７ 第２デジタル信号生成器、８ ＳＳＡＤＣ、１１ スロープ制御器、１２ 基準信号生成器、１３ Ｓ／Ｈ部、１４ 出力選択ロジック部、１５ エンコーダ、１６ ＴＤＣ選択ロジック部、２１ 投光部、２２ 受光部、２４ 距離計測部、２５ 対象物

【図1】

【図2】

【図3】

【図4A】

【図4B】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12A】

【図12B】

【図12C】

【図13A】

【図13B】

【図14】