(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-11-14
(45)【発行日】2023-11-22
(54)【発明の名称】半導体装置、システムおよび制御方法
(51)【国際特許分類】
H02M 3/155 20060101AFI20231115BHJP
H02M 1/08 20060101ALI20231115BHJP
【FI】
H02M3/155 H
H02M3/155 P
H02M1/08 A
(21)【出願番号】P 2019115547
(22)【出願日】2019-06-21
【審査請求日】2021-11-12
(73)【特許権者】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】110002066
【氏名又は名称】弁理士法人筒井国際特許事務所
(72)【発明者】
【氏名】野中 亮
【審査官】白井 孝治
(56)【参考文献】
【文献】特開2011-250596(JP,A)
【文献】特開2015-130722(JP,A)
【文献】米国特許第10027219(US,B1)
【文献】米国特許出願公開第2016/0380537(US,A1)
(58)【調査した分野】(Int.Cl.,DB名)
H02M 3/00~ 3/44
H02M 1/08
(57)【特許請求の範囲】
【請求項1】
レジスタに接続され、前記レジスタに設定された制御パラメータに従って、特性が定められる
デジタル制御ループと、
予め定められた特性のアナログ制御ループと、
前記デジタル制御ループと前記アナログ制御ループとに接続され、第1モード切替信号に従って、前記デジタル制御ループまたは前記アナログ制御ループを選択する第1モード切替回路と、
前記第1モード切替回路によって選択された前記デジタル制御ループまたは前記アナログ制御ループの出力信号に基づいて形成された出力電圧を動作電源として動作する不揮発性記憶装置と、
前記出力電圧を動作電源として動作し、前記不揮発性記憶装置を制御するプロセッサと、
を備え、
前記制御パラメータは前記不揮発性記憶装置に格納され、
前記第1モード切替回路によって前記アナログ制御ループが選択されている期間において、前記制御パラメータは、前記プロセッサによって前記不揮発性記憶装置から読み出され、前記
レジスタに設定される、半導体装置。
【請求項2】
請求項
1に記載の半導体装置において、
前記デジタル制御ループは、前記出力電圧と参照電圧との誤差に対応したデジタル信号が供給され、前記レジスタからの前記制御パラメータに従って特性が定められる補償回路と、
前記補償回路の出力信号と時間的に変化する比較信号とを比較し、PWM信号を出力する第1比較器とを備え、
前記アナログ制御ループは、前記出力電圧と参照電圧との誤差に対応したアナログ信号と、所定のしきい値とを比較し、PFM信号を出力する第2比較器とを備え、
前記第1モード切替回路によって、前記PWM信号または前記PFM信号が選択される、半導体装置。
【請求項3】
請求項
2に記載の半導体装置において、
前記
半導体装置は、前記補償回路が動作する前に、所定の信号を出力するソフトスタート制御回路と、前記補償回路の出力と前記ソフトスタート制御回路の出力とを、第2モード切替信号に従って選択する第2モード切替回路とを、さらに備え、
前記第1比較器は、前記第2モード切替回路によって選択された信号と、前記比較信号とを比較し、前記PWM信号を出力する、半導体装置。
【請求項4】
請求項
2に記載の半導体装置において、
前記第1モード切替回路は、
前記PFM信号が、それぞれのクロック端子に供給され、直列接続された複数の第1フリップフロップ回路と、
前記複数の第1フリップフロップ回路を介した第1信号と前記第1モード切替信号とが供給される第1論理回路と、
前記PWM信号が、それぞれのクロック端子に供給され、直列接続された複数の第2フリップフロップ回路と、
前記複数の第2フリップフロップ回路を介した第2信号と前記第1論理回路の出力とが供給される第2論理回路と、
前記第2論理回路の出力に従って、前記PWM信号または前記PFM信号を選択するセレクタと、
を備え、
前記セレクタは、前記第1モード切替信号が前記PWM信号の選択を指示したとき、直列接続された第1フリップフロップ回路と第2フリップフロップ回路の段数に応じた時間遅延して、前記PWM信号を選択する、半導体装置。
【請求項5】
請求項
2に記載の半導体装置において、
前記第1モード切替回路は、
前記PFM信号が、それぞれのクロック端子に供給され、直列接続された複数の第1フリップフロップ回路と、
前記複数の第1フリップフロップ回路を介した第1信号と前記第1モード切替信号とが供給される第1論理回路と、
前記PWM信号が、それぞれのクロック端子に供給され、直列接続された複数の第2フリップフロップ回路と、
前記複数の第2フリップフロップ回路を介した第2信号と前記第1論理回路の出力とが供給される第2論理回路と、
前記第1論理回路の出力と前記PFM信号とが供給される第3論理回路と、
前記第2論理回路の出力に従って、前記PWM信号または前記第3論理回路の出力信号を選択するセレクタと、
を備え、
前記複数の第1フリップフロップ回路は、前記第1モード切替信号に基づいてリセットされ、
前記複数の第2フリップフロップ回路は、前記第1論理回路の出力に基づいてリセットされ、
前記セレクタは、前記第1モード切替信号が前記PWM信号の選択を指示したとき、直列接続された第1フリップフロップ回路と第2フリップフロップ回路の段数に応じた時間遅延して、前記PWM信号を選択する、半導体装置。
【請求項6】
請求項2に記載の半導体装置において、
前記第1モード切替回路は、
前記PFM信号が、それぞれのクロック端子に供給され、直列接続された複数の第1フリップフロップ回路と、
前記PFM信号が、それぞれのクロック端子に供給され、リセット信号によってリセットされる直列接続された複数の第2フリップフロップ回路と、
前記複数の第1フリップフロップ回路を介した第1信号と、前記複数の第2フリップフロップ回路を介した第2信号と、テスト信号とが供給される第1の論理回路と、
前記第1の論理回路の出力信号と、前記第1モード切替信号とが供給される第2の論理回路と、
前記PWM信号が、それぞれのクロック端子に供給され、前記第2の論理回路の出力によってリセットされる直列接続された複数の第3フリップフロップ回路と、
前記PWM信号が、それぞれのクロック端子に供給され、前記リセット信号によってリセットされる直列接続された複数の第4フリップフロップ回路と、
前記複数の第3フリップフロップ回路を介した第3信号と、前記複数の第4フリップフロップ回路を介した第4信号と、前記テスト信号とが供給される第3の論理回路と、
前記第2の論理回路の出力と、前記第3の論理回路の出力とが供給される第4の論理回路と、
前記第4の論理回路の出力に従って、前記PWM信号または前記PFM信号に基づいた信号を選択するセレクタと、
を備え、
前記セレクタは、前記第1モード切替信号が前記PWM信号の選択を指示したとき、直列接続された第1フリップフロップ回路と第3フリップフロップ回路の段数に応じた時間遅延して、前記PWM信号を選択し、
前記テスト信号によって特定されるテスト時および前記リセット信号によって特定されるリセット時においては、前記直列接続された第1フリップフロップ回路と第3フリップフロップ回路の段数に応じた時間の遅延が無効にされ、前記第1モード切替信号による前記PWM信号の選択の指示に応答して、前記セレクタが前記PWM信号を選択する、半導体装置。
【請求項7】
第1外部端子と第2外部端子を備えた半導体装置と、前記第1外部端子に接続されたスイッチング回路とを具備したシステムであって、
前記半導体装置は、
前記第2外部端子に接続され、前記第2外部端子における電圧を動作電圧として動作するプロセッサおよび不揮発性記憶装置と、
制御パラメータが設定されるレジスタと、
前記第2外部端子における電圧と参照電圧との誤差に対応するデジタル信号が供給され、前記レジスタに設定された前記制御パラメータに従って特性が定められる補償回路と、前記補償回路の出力と時間的に変化する比較信号とを比較し、PWM信号を出力する第1比較器とを備えたデジタル制御ループと、
前記第2外部端子における電圧と参照電圧との誤差に対応したアナログ信号と、所定のしきい値とを比較し、PFM信号を出力する第2比較器を備えたアナログ制御ループと、
前記デジタル制御ループと前記アナログ制御ループとに接続され、モード切替信号に従って、前記PWM信号または前記PFM信号を選択し、選択した前記PWM信号または前記PFM信号を前記第1外部端子を介して出力するモード切替回路と、
を備え、
前記スイッチング回路は、前記第1外部端子を介して供給される
前記PWM信号または前記PFM信号に従ってスイッチングするトランジスタと、前記トランジスタを介して電流が供給されるインダクタとキャパシタとを備え、前記スイッチング回路は、前記
PWM信号または前記PFM信号に応じた電圧を、前記第2外部端子に出力し、
前記不揮発性記憶装置に前記制御パラメータが格納され、
前記PFM信号が前記第1外部端子を介して出力されている期間において、前記不揮発性記憶装置から前記制御パラメータが、前記プロセッサによって読み出され、前記
レジスタに設定される、システム。
【請求項8】
制御パラメータを格納する不揮発性記憶装
置が配置された領域を備えた半導体装置
において、前記領域に供給される電源電圧を形成するための制御方法であって、
前記半導体装置は、
前記電源電圧と参照電圧との誤差に対応するデジタル信号が供給され、前記制御パラメータに従って特性が定められる補償回路と、
前記補償回路が動作する前に、所定の信号を出力するソフトスタート制御回路と、時間的に変化する比較信号と前記補償回路
または前記ソフトスタート制御回路の出力とを比較し、PWM信号を出力する第1比較器とを備えたデジタル制御ループと、
前記電源電圧と参照電圧との誤差に対応したアナログ信号と、所定のしきい値とを比較し、PFM信号を出力する第2比較器を備えたアナログ制御ループと
、
前記デジタル制御ループと前記アナログ制御ルー
プとに接続され、モード切替信号に従って、前記PWM信号
または前記PFM信
号を選択し、出力するモード切替回路と、
を具備し、
前記モード切替回路の出力に基づいて形成される前記電源電圧の電圧値が、前記ソフトスタート制御回路から出力されている前記所定の信号によって、所定の値まで上昇すると、前記モード切替信号により前記PFM信号が選択され、前記PFM信号に基づいて前記電源電圧が形成され、
前記PFM信号に基づいて前記電源電圧が形成されている期間において、前記不揮発性記憶装置に格納されている前記制御パラメータが、前記補償回路に転送され、
前記制御パラメータが、前記補償回路に転送された後、前記モード切替回路によって前記PWM信号が選択され、前記電源電圧が、前記PWM信号に基づいて形成される、制御方法。
【請求項9】
請求項
8に記載の制御方法において、
前記ソフトスタート制御回路は、電源の投入に応答して、動作を開始する、制御方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置、システムおよび制御方法に関し、例えば不揮発性記憶装置と直流電圧コンバータ(以下、DC-DCコンバータあるいは単にコンバータと称する)を備えた半導体装置、前記半導体装置を備えるシステムおよび制御方法に関する。
【背景技術】
【0002】
DC-DCコンバータとしては、アナログ制御方式とデジタル制御方式のものがある。一般的なアナログ制御方式およびデジタル制御方式のDC-DCコンバータは、例えば
図11に示すような構成を備えている。
図11(A)は、アナログ制御のDC-DCコンバータの構成を示し、
図11(B)は、デジタル制御のDC-DCコンバータの構成を示している。
【0003】
アナログ制御のDC-DCコンバータでは、ゲートドライバによってトランジスタMP1、MN1をスイッチング動作させ、インダクタ(コイル)LoutおよびキャパシタCoutを流れる電流をスイッチングさせることにより、出力電圧Voutを形成する。形成された出力電圧Voutは、抵抗およびキャパシタによって構成された補償回路によって位相等の補償が行われるとともに、比較器CMP1によって参照電圧と比較される。比較により出力電圧Voutと参照電圧との間の差、すなわち誤差が、比較器CMP1からPWM(Pulse Width Modulation)生成回路に供給される。
【0004】
PWM生成回路においては、比較器CMP2によって、周期的な鋸波と誤差とが比較され、誤差に応じたパルス幅のPWM信号が形成され、ゲートドライバに供給される。誤差の大きさに応じてPWM信号のパルス幅が変化するため、1周期に対するハイレベル期間(またはロウレベル期間)の比であるデューティが、誤差に応じて変化する。これにより、例えばトランジスタMP1がオン状態となっている期間が、誤差に応じて変化することになり、DC-DCコンバータにおいては、誤差を小さくするようなフィードバック動作が行われ、参照電圧に対応した電圧値の出力電圧Voutが形成される。
【0005】
デジタル制御のDC-DCコンバータは、アナログ制御のDC-DCコンバータが備えている補償回路およびPWM生成回路を、デジタル回路で実現した構成となっている。
図11(B)では、PID(Proportional-Integral-Differential)制御回路によって補償回路が構成され、カウンターからの鋸波とPID制御回路の出力とを比較する比較器CMP2によってPWM生成回路が構成されている。デジタル制御であるため、比較器CMP1からの出力は、アナログ/デジタル変換回路(以下、ADC回路と称する)によってデジタル信号に変換され、PID制御回路に供給されている。
図11(B)に示したデジタル制御のDC-DCコンバータにおいては、例えば電源の投入時に、ソフトスタート制御回路が動作し、ソフトスタート制御回路からの信号に基づいてゲートドライバが動作する。
【0006】
このようなPID制御回路を備えたデジタル制御のDC-DCコンバータの技術は、例えば特許文献1に記載されている。
【先行技術文献】
【特許文献】
【0007】
【発明の概要】
【発明が解決しようとする課題】
【0008】
DC-DCコンバータにおけるフィードバック動作を安定化させるため、補償回路は、
図11に示したトランジスタMP1、MN1等のスイッチング周波数、インダクタLoutの値(インダクタンス)およびキャパシタCoutの値(キャパシタンス)に応じた特性を備えるように構成される。
【0009】
アナログ制御方式のDC-DCコンバータにおいては、トランジスタのスイッチング周波数、インダクタLoutおよびキャパシタCoutの値が予め設定され、これらの予め設定された周波数および値に適した特性を補償回路が備えるように、補償回路を構成する抵抗およびキャパシタが予め定められ、固定される。
【0010】
これに対して、デジタル制御方式のDC-DCコンバータにおいては、PID制御回路に供給される制御パラメータを変更することにより、PID制御回路の特性である伝達関数を変更することが可能である。これは、スイッチング周波数、インダクタLoutおよびキャパシタCoutの値を、多様に選択することが可能であることを意味している。すなわち、スイッチング周波数、インダクタLoutおよびキャパシタCoutの値として、任意の周波数および値に設定しても、制御パラメータを変更することにより、フィードバック動作を安定化させることが可能である。
【0011】
このデジタル制御方式の特徴により、ユーザーは、求めるDC-DCコンバータに応じて、スイッチング周波数、インダクタLoutおよびキャパシタCoutの値を最適化することができる。例えば、実装部品コストの低減を図るように、スイッチング周波数、インダクタLoutおよびキャパシタCoutの値を選定した場合、選定したものに対応した制御パラメータを選ぶことにより、フィードバック動作の安定化を図ることが可能である。また、例えばスイッチング周波数を高くすると、EMI(ElectroMagnetic Interference)の要件が厳しくなるため、低いスイッチング周波数でもフィードバック動作が安定するような制御パラメータを選ぶことにより、EMC(ElectroMagnetic Compatibility)耐性の向上を図ることも可能である。
【0012】
PID制御回路に供給する制御パラメータとしては、
図11(B)に示すように、比例に係わる比例定数KP、微分に係わる微分定数KD、積分に係わる積分定数KIおよび電圧オフセットに係わるオフセット定数OFFSETがある。
【0013】
スイッチング周波数、インダクタLoutおよびキャパシタCoutの値の変更に応じて、制御パラメータを変更することが可能なDC-DCコンバータを備えたシステムを、本発明者は検討した。
図10は、本発明に先だって本発明者が検討したシステムの模式的な構成を示す回路図である。システム1は、トランジスタMP1、MN1、インダクタLout、キャパシタCout、DC-DCコンバータ2およびコントローラ3を備えている。DC-DCコンバータ2は、
図11(B)に示した比較器CMP1、CMP2、AD変換回路、PID制御回路、カウンターおよびゲートドライバ等を備えている。また、
図10では省略しているが、出力電圧Voutは、コントローラ3に供給されている。
【0014】
コントローラ3は、不揮発性の記憶装置5と制御回路4とを備えている。記憶装置5には、スイッチング周波数、インダクタLoutおよびキャパシタCoutのそれぞれの値に応じた複数の制御パラメータが予め格納されている。制御回路4は、記憶装置5にアクセスして、設定されたスイッチング周波数、インダクタLoutおよびキャパシタCoutの値に応じた制御パラメータを読み出し、読み出した制御パラメータをDC-DCコンバータ2に設定する。これにより、DC-DCコンバータ2におけるPID制御回路の特性は、ユーザーが設定したスイッチング周波数、インダクタLoutおよびキャパシタCoutの値に適したものとなり、安定したフィードバック動作が行われるようになる。
【0015】
しかしながら、コントローラ3が必要とされるため、システム1を実現する際に実装面積が増加すると言う問題がある。また、本発明者は、DC-DCコンバータ2によって形成された出力電圧Voutにより、コントローラ3を動作させることを考えた。しかしながら、この場合、コントローラ3を動作させるためには、DC-DCコンバータ2によって出力電圧Voutを形成することが必要とされる。一方、制御パラメータが、DC-DCコンバータ2に供給されるまでは、DC-DCコンバータ2は動作不可の状態である。そのため、コントローラ3にも動作電圧が給電されず、動作不可の状態が続くと言うデッドロック状態に陥ってしまうと言う課題が発生する。
【0016】
特許文献1には、デジタル制御方式のDC-DCコンバータに関する技術は記載されているが、前記した課題は記載されていないし、認識もされていない。
【0017】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0018】
一実施の形態に係わる半導体装置は、次のとおりである。
【0019】
すなわち、半導体装置は、制御パラメータに従って、特性が定められるコンバータと、コンバータの出力電圧を動作電源として動作する不揮発性記憶装置およびプロセッサとを備えている。制御パラメータは、不揮発性記憶装置に格納され、コンバータから出力電圧が出力されている期間において、制御パラメータは、プロセッサによって、不揮発性記憶装置から読み出され、コンバータに設定される。
【発明の効果】
【0020】
一実施の形態によれば、実装面積の増加を抑制しながら、安定したフィードバック動作が可能なデジタル制御のコンバータを備えた半導体装置を提供することができる。
【図面の簡単な説明】
【0021】
【
図1】実施の形態1に係るシステムの構成を示す回路図である。
【
図2】実施の形態1に係るDC-DCコンバータの構成を示す回路図である。
【
図3】実施の形態1に係るDC-DCコンバータの動作を示す波形図である。
【
図4】実施の形態1に係るモード切替回路の構成を示すブロック図である。
【
図5】
図4に示したモード切替回路を用いたDC-DCコンバータの波形を示す波形図である。
【
図6】実施の形態2に係るモード切替回路の構成を示すブロック図である。
【
図7】実施の形態2に係るモード切替回路の動作を示す波形図である。
【
図8】実施の形態3に係るモード切替回路の構成を示すブロック図である。
【
図9】実施の形態1に係る半導体装置の別の構成を示すブロック図である。
【
図10】本発明に先だって本発明者が検討したシステムの模式的な構成を示す回路図である。
【
図11】(A)および(B)は、アナログ制御方式およびデジタル制御方式のDC-DCコンバータの構成を示す図である。
【発明を実施するための形態】
【0022】
以下、本発明の各実施の形態について、図面を参照しつつ説明する。なお、開示はあくまでも一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。
【0023】
また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
【0024】
(実施の形態1)
<システムの構成>
図1は、実施の形態1に係わるシステムの構成を示す回路図である。
図1において、1は、システムを示している。システム1は、複数の半導体装置、複数のトラジスタおよび複数の受動素子(インダクタ、抵抗、キャパシタ等)等を備えているが、
図1には、説明に必要なもののみが示されている。
【0025】
同図において、10は半導体装置を示している。特に制限されないが、半導体装置10は、複数の回路ブロックが1つの半導体チップに形成されたマイクロコントローラである。T1~T5は、半導体装置10に設けられた外部端子を示している。外部端子T1、T4およびT5は、電源端子であり、外部端子T1には第1電源電圧Vd1が給電され、外部端子T5には第2電源電圧Vd2が給電される。また、外部端子T4には、後で説明するDC-DCコンバータによって形成された出力電圧Voutが給電される。
【0026】
半導体装置10は、第1電源電圧が動作電圧として供給される一次電源動作領域11、出力電圧Voutが動作電圧として供給される二次電源動作領域12および第2電源電圧Vd2が動作電圧として供給されるシステム電源動作領域13を備えている。半導体装置10が備える回路ブロックのそれぞれは、一次電源動作領域11、二次電源動作領域12およびシステム電源動作領域13のいずれか1つまたは複数の領域に渡って配置され、配置された領域に供給されている動作電圧により動作する。
【0027】
図1には、半導体装置10が備える複数の回路ブロックのうちの一部の回路ブロックが例示されている。すなわち、二次電源動作領域12に配置されている回路ブロックとして、プロセッサ18、揮発性記憶装置であるスタティック型メモリ(SRAM)19、不揮発性記憶装置であるフラッシュメモリ17および周辺ロジック20が例示されており、これらの回路ブロックは、出力電圧Voutにより動作する。また、システム電源動作領域13に配置されている回路ブロックとして、システム制御ロジック16が例示されており、この回路ブロックは、第2電源電圧Vd2により動作する。さらに、一次電源動作領域11に配置されている回路ブロックとして、ゲートドライバ15が例示されており、この回路ブロックは、第1電源電圧Vd1によって動作する。後で説明するが、DC-DCコンバータ14は、一次電源動作領域11とシステム電源動作領域13の両方に渡って配置されており、第1電源電圧Vd1と第2電源電圧Vd2により動作する。
【0028】
フラッシュメモリ17には、例えば、半導体装置10で実現する所望の機能を達成するためのプログラムが格納されている。プロセッサ18がフラッシュメモリ17に格納されているプログラムを読み出して実行することにより、半導体装置10で所望の機能が達成される。スタティック型メモリ19は、例えばプログラムが実行される過程でデータを格納するため等に用いられ、周辺ロジックは、例えばプログラムが実行される過程で、システム1に含まれる他の半導体装置との間でデータの送受信等を行うのに用いられる。
【0029】
実施の形態1においては、フラッシュメモリ17に、DC-DCコンバータ14の制御パラメータ21も予め格納されている。また、フラッシュメモリ17には、DC-DCコンバータに係わる制御プログラムも予め格納されている。プロセッサ18は、制御プログラムを実行することにより、フラッシュメモリ17から制御パラメータ21を読み出し、読み出した制御パラメータ21をシステム制御ロジック16へ供給し、DC-DCコンバータ14に供給するように動作する。
【0030】
DC-DCコンバータ14は、後で
図2等を用いて詳しく説明するが、デジタル制御ループと、アナログ制御ループと、モード切替回路とを備えている。デジタル制御ループは、供給された制御パラメータ21によって特性が設定され、PWM信号を形成する。この実施の形態1においては、アナログ制御ループは、PFM(Pulse Frequency Modulation)信号を形成する。モード切替回路によって、PWM信号またはPFM信号が選択され、選択された信号が、ゲートドライブ信号22としてゲートドライバ15に供給される。同図では、ゲートドライブ信号22は、1つの信号として示されているが、勿論複数の信号であってもよい。
【0031】
ゲートドライバ15は、供給されたゲートドライブ信号22に基づいたゲート信号23Pおよび23Nを形成し、外部端子T2およびT3に供給する。
【0032】
外部端子T1~T4には、半導体装置10の外部に設けられた外付けのスイッチング回路30が接続されている。
【0033】
特に制限されないが、実施の形態1におけるスイッチング回路30は、トランジスタMP1、MN1と、インダクタLoutと、キャパシタCoutとを備えている。実施の形態1においては、トランジスタMP1は、Pチャンネル型のMOSFETにより構成され、トランジスタMN1は、Nチャンネル型のMOSFETによって構成されている。勿論、トランジスタMP1、MN1は、MOSFETに限定されるものではなく、IGBT等であってもよい。
【0034】
トランジスタMP1とMN1は、それぞれのソース・ドレイン経路が、第1電源電圧Vd1と接地電圧Vsとの間で直列となるように、トランジスタMP1のドレインとトランジスタMN1のドレインとが接続されている。また、トランジスタMP1のゲートは外部端子T2に接続され、トランジスタMN1のゲートは外部端子T3に接続されている。トランジスタMP1とトランジスタMN1のドレインは、インダクタLoutの一方の端部に接続されている。また、インダクタLoutの他方の端部と接地電圧Vsとの間にキャパシタCoutが接続され、インダクタLoutの他方の端部から出力電圧Voutが外部端子T4に出力されている。
【0035】
同図では省略されているが、DC-DCコンバータ14には、参照電圧が供給され、DC-DCコンバータ14は、出力電圧Voutの電圧値を参照電圧と整合させるように、時間的に変化するゲートドライブ信号22を出力する。このゲートドライブ信号22に従って、ゲートドライバ15は、時間的に変化するゲート信号23P、23NをトランジスタMP1、MN1のゲートに供給する。これにより、トランジスタMP1、MN1はスイッチング動作を行い、インダクタLoutおよびキャパシタCoutを時間的に変化する電流が流れ、出力電圧Voutの電圧値が変化し、参照電圧に整合した出力電圧Voutが出力されることになる。
【0036】
特に制限されないが、第1電源電圧Vd1と第2電源電圧Vd2は同じ電圧値であり、例えば3.3V~5Vである。また、参照電圧に整合したときの出力電圧Voutの電圧値は、例えば1.8Vである。第1電源電圧Vd1と第2電源電圧Vd2とが同じ電圧値であるため、例えば、外部端子T5を半導体装置10に設けずに、外部端子T1からシステム電源動作領域13に第1電源電圧Vd1を給電するようにしてもよい。しかしながら、スイッチング回路30において、トランジスタMP1、MN1がスイッチング動作するため、スイッチング動作により生じるノイズが、システム電源動作領域13に伝達される恐れがある。そのため、分離した第1電源電圧Vd1と第2電源電圧Vd2を設けることが望ましい。
【0037】
<DC-DCコンバータの構成>
図2は、実施の形態1に係わるDC-DCコンバータの構成を示す回路図である。同図において、一点鎖線は、第1電源電圧Vd1が給電され、一次電源で動作する領域と、第2電源電圧Vd2が給電され、システム電源(第2電源電圧Vd2)で動作する領域とを区切る仮想線である。一次電源で動作する領域には、
図1で説明した一次電源動作領域11とスイッチング回路30が配置されている。また、システム電源で動作する領域には、
図1で説明したシステム電源動作領域13が配置されている。
図2では、
図1と異なり、DC-DCコンバータ14を構成する回路ブロックが、システム電源で動作する領域に配置された例が示されているが、これに限定されるものではない。
【0038】
図2において、スイッチング回路30およびゲートドライバ15は、
図1と同じであるため、説明は省略する。
【0039】
DC-DCコンバータ14は、デジタル制御ループ35と、デジタル制御ループ35と並列的に接続されたアナログ制御ループ36と、モード切替回路37とを備えている。また、特に制限されないが、
図1に示したシステム制御ロジック16が、レジスタ39および制御回路40を備えている。勿論、レジスタ39および制御回路40の両方を、システム制御ロジック16に設けずに、DC-DCコンバータ14に設けるようにしてもよい。次に、デジタル制御ループ35およびアナログ制御ループ36について説明する。
【0040】
<<デジタル制御ループ>>
デジタル制御ループ35は、誤差アンプ41と、ADC回路42と、PID制御回路43と、ソフトスタート制御回路44と、セレクタ45と、比較器47と、カウンター46と、タイミング回路48とを備えている。
【0041】
誤差アンプ41は、参照電圧38が供給される入力端子(+)と、出力電圧Voutが供給される入力端子(-)とを備えている。誤差アンプ41は、入力端子(+)に供給されている参照電圧38と入力端子(-)に供給されている出力電圧Voutとの間の電位差を検出し、誤差に対応した誤差信号(アナログ信号)を、ADC回路42に出力する。ADC回路42は、誤差信号を対応するデジタル信号に変換し、PID制御回路43へ出力する。
【0042】
PID制御回路43には、レジスタ39から制御パラメータ21が供給される。制御パラメータ21としては、電圧オフセットに係わるオフセット定数OFFSETと、比例に係わる比例定数KPと、微分に係わる微分定数KDと、積分に係わる積分定数KIとが供給され、PID制御回路43に設定される。PID制御回路43の伝達関数が、比例定数KP、微分定数KDおよび積分定数KIによって定められ、伝播する信号のレベルがオフセット定数OFFSETに従って調整される。PID制御回路43は、補償回路として機能し、デジタル制御ループ35に供給される出力電圧Voutの位相等の変更に応じて、比例定数KP、微分定数KD、積分定数KIおよびオフセット定数OFFSETを変更することにより、PID制御回路43の特性を変更して、デジタル制御ループ35に供給される出力電圧Voutに対して適切な補償を行う。
【0043】
ソフトスタート制御回路44は、例えば第1電源電圧Vd1および第2電源電圧Vd2が投入されて、DC-DCコンバータ14が起動した際に、巨大な突入電流が電流経路に流れるのを抑制する回路である。ソフトスタート制御回路44を設けない場合、DC-DCコンバータ14が起動したときに、トランジスタMP1等を含む電流経路に巨大な突入電流が流れることがある。この巨大な突入電流によって、例えば電流経路を構成する素子等の破壊(焼損)または/および第1電源電圧Vd1の電圧降下が発生する。さらに、出力電圧Voutが急激に上昇し、出力電圧Voutにオーバーシュートが発生すると言うリスクが発生する。ソフトスタート制御回路44は、DC-DCコンバータ14が起動したときに、PID制御回路43よりも先に動作を開始し、出力電圧Voutが緩やかに上昇するようにトランジスタMP1を制御する信号を出力する。
図2では、ソフトスタート制御回路44は、デジタル制御ループ35に設けられているが、これに限定されるものではない。例えばソフトスタート制御回路44は、アナログ制御ループ36あるいはDC-DCコンバータ14の外部に設けるようにしてもよい。
【0044】
PID制御回路43から出力されたPID出力信号PIOは、セレクタ45の入力端子(0)に供給され、ソフトスタート制御回路44から出力されたソフトスタート信号STOは、セレクタ45の入力端子(1)に供給される。セレクタ45は、モード切替信号mod1の論理値に従って、PID出力信号PIOまたはソフトスタート信号STOを選択して、出力する。セレクタ45は、モード切替信号mod1が論理値“1”のとき、入力端子(1)に供給されているソフトスタート信号STOを選択し、モード切替信号mod1が論理値“0”のとき、入力端子(0)に供給されているPID出力信号PIOを選択する。
【0045】
セレクタ45の出力は、比較器47の入力端子(+)に供給される。一方、比較器47の入力端子(-)には、カウンター46の出力信号が供給される。カウンター46は、タイミング回路48からのクロック信号をカウントし、同図において46Pとして示されているような鋸波(比較信号)を形成する。すなわち、カウンター46は、時間の経過とともに、初期値から値が上昇し、所定の値に到達すると初期値に戻る、周期的な鋸波を形成する。なお、タイミング回路48は、ADC回路42、PID制御回路43、ソフトスタート制御回路44および比較器47等を動作させるための同期信号も形成し、これらの回路ブロックに供給している。
【0046】
比較器47は、入力端子(+)に供給されているセレクタ45の出力の電圧値と、入力端子(-)に供給されている鋸波の電圧値を比較し、セレクタ45の出力の電圧値に応じてデューティが定まるPWM信号D_PWMを、モード切替回路37の入力端子(0)に供給する。
【0047】
<<アナログ制御ループ>>
アナログ制御ループ36は、誤差アンプ49と、比較器50とを備えている。誤差アンプ49は、参照電圧38が供給される入力端子(+)と出力電圧Voutが供給される入力端子(-)とを備え、参照電圧38と出力電圧Voutとの間の電位差をアナログの誤差信号として出力する。
【0048】
比較器50は、誤差アンプ49から誤差信号が供給される入力端子(+)と、ハイ側のしきい値電圧VT_Hとロウ側のしきい値電圧VT_Lとが供給される2個の入力端子(-)とを備えている。比較器50は、誤差信号の電圧値としきい値電圧VT_HおよびVT_Lとの比較を行い、比較の結果に従った電圧のPFM信号を出力する。例えば、誤差信号が、しきい値電圧VT_Hを上回った場合、比較器50はPFM信号をハイレベルにし、しきい値電圧VT_Lを下回った場合、比較器50はPFM信号をロウレベルに変化させる。
【0049】
実施の形態1では、アナログ制御ループ36が、出力電圧Voutと参照電圧38との差に基づいたPFM信号を形成する例を説明するが、これに限定されるものではない。例えば、
図11(A)に示したように、アナログ制御ループもデジタル制御ループと同様に、PWM信号を形成するようにしてもよい。誤差アンプ49および比較器50の特性は、予め定められた特性である。そのため、アナログ制御ループ36の特性は、PFM信号を形成するアナログ制御ループでもPWM信号を形成するアナログ制御ループでも、予め定められたものとなっている。すなわち、アナログ制御ループ36の特性は、PID制御回路43を備えるデジタル制御ループ35のように、制御パラメータ21によって変更することは困難である。言い換えるならば、アナログ制御ループ36は、制御パラメータ21を必要としない制御ループであればよい。
【0050】
実施の形態1に係わるDC-DCコンバータ14おいては、デジタル制御ループ35が、二次電源動作領域12に対して主電源を構成する制御ループとして機能し、アナログ制御ループ36は、主電源を構成するデジタル制御ループ35を機能させるための追加の補助電源を構成する制御ループとして機能する。すなわち、アナログ制御ループ36は、フラッシュメモリ17から制御パラメータ21を読み出して、PID制御回路43に制御パラメータ21を転送するまでに要する電力を供給するように機能する。この電力を供給することが可能な範囲で、アナログ制御ループ36を構成すればよい。そのため、実施の形態1では、アナログ制御ループ36に費やす面積オーバーヘッドを最小限にするために、回路がシンプルになるPFM制御の構成が、アナログ制御ループ36に採用されている。
【0051】
比較器50から出力されたPFM信号は、PFM信号A_PFMとして、モード切替回路37の入力端子(1)に供給される。
【0052】
モード切替回路37には、モード切替信号mod2が供給される。このモード切替回路37は、モード切替信号mod2の論理値に従って、入力端子(0)に供給されているPWM信号D_PWMまたは入力端子(1)に供給されているPFM信号A_PFMを選択し、ゲートドライブ信号22として出力する。特に制限されないが、実施の形態1においては、モード切替信号mod2の論理値が“0”の場合、モード切替回路37は、入力端子(0)に供給されているPWM信号D_PWMを選択し、モード切替信号mod2の論理値が“1”の場合、モード切替回路37は、入力端子(1)に供給されているPFM信号A_PFMを選択する。
【0053】
既に説明したように、ゲートドライバ15が、ゲートドライブ信号22に基づいて、トランジスタMP1、MN1をスイッチング動作させることにより、出力電圧Voutが形成される。形成された出力電圧Voutは、二次電源動作領域12(
図1)に供給されるとともに、誤差アンプ41および49に供給される。これにより、二次電源動作領域12に配置されているフラッシュメモリ17およびプロセッサ18等が動作するとともに、誤差アンプ41および49において、参照電圧38と出力電圧Voutとの間の誤差が求められる。
【0054】
モード切替信号mod2に基づいてモード切替回路37により、PWM信号D_PWMまたはPFM信号A_PFMが選択される。言い換えるならば、モード切替信号mod2によって、デジタル制御ループ35またはアナログ制御ループ36が選択されることになる。その結果。選択された制御ループと、ゲートドライバ15と、スイッチング回路30とによって、出力電圧Voutの電圧値を、参照電圧38の値に整合させるフィードバック経路が形成されることになる。
【0055】
なお、PFM信号A_PFMが選択された場合の動作は次のとおりである。すなわち、出力電圧Voutが参照電圧38を上回ると、誤差アンプ49からの誤差信号は下がり、しきい値電圧VT_Lを下回ると、比較器50は、PFM信号A_PFMをロウレベルにする。このロウレベルのPFM信号A_PFMが、ゲートドライバ信号22としてゲートドライバ15に供給され、ゲートドライバ15は、トランジスタMP1をオフ状態にする。出力電圧Voutが参照電圧38を上回ると、トランジスタMP1がオフ状態となるため、出力電圧Voutと参照電圧38との間の誤差が小さくなるように、出力電圧Voutが低下する。反対に、出力電圧Voutが参照電圧38を下回った場合、誤差信号が上昇し、しきい値VT_Hを上回ると、比較器50は、PFM信号A_PFMをハイレベルにする。このハイレベルのPFM信号A_PFMが、ゲートドライバ信号22として、ゲートドライバ15に供給され、ゲートドライバ15は、トランジスタMP1をオン状態にする。これにより、参照電圧38と出力電圧Voutとの間の差が小さくなるように、出力電圧Voutは上昇することになる。
【0056】
図2に示したレジスタ39には、プロセッサ18が、前記した制御プログラムを実行することにより、フラッシュメモリ17から読み出された制御パラメータ21が書き込まれる。このレジスタ39に格納された制御パラメータ21が、PID制御回路43に供給される。
【0057】
前記したモード切替信号mod1およびmod2は、制御回路40によって形成される。実施の形態1においては、パワーオンリセット信号PonRに基づいて、制御回路40は、モード切替信号mod1およびmod2を形成する。特に制限されないが、
図1に示したシステム制御ロジック16がパワーオンリセット回路(図示しない)を備えている。実施の形態1においては、第1電源電圧Vd1および第2電源電圧Vd2の両方が、投入されたとき、パワーオンリセット回路がパワーオンリセット信号PonRを出力する。
【0058】
<DC-DCコンバータの動作>
図3は、実施の形態1に係わるDC-DCコンバータ14の動作を示す波形図である。
図3には、
図2に示したDC-DCコンバータ14の起動時の各制御信号および出力電圧Voutの波形が示されている。以下、
図2および
図3を用いて、DC-DCコンバータ14の動作を説明する。
【0059】
第1電源電圧Vd1及び第2電源電圧Vd2の両方が投入されることにより、第1電源電圧Vd1および第2電源電圧Vd2が所定の電位になる。
図3には、図面が複雑になるのを避けるために、第1電源電圧Vd1のみが示されており、以降第1電源電圧Vd1を例にして説明する。
【0060】
第1電源電圧Vd1が所定の電位に到達すると、パワーオンリセット回路が、パワーオンリセット信号PonRをロウレベルにする。パワーオンリセット信号PonRをロウレベル(論理値“0”)に変化させてから所定時間が経過すると、パワーオンリセット回路は、パワーオンリセットを解除する。すなわち、時刻t0において、パワーオンリセット回路は、パワーオンリセット信号PonRをハイレベル(論理値“1”)に変化させる。
【0061】
特に制限されないが、パワーオンリセット信号PonRが“0”となることにより、
図2の制御回路40は、モード切替信号mod1を“1”にし、モード切替信号mod2を“0”にする。モード切替信号mod1が“1”となることにより、セレクタ45は、入力端子(1)を選択する。また、モード切替信号mod2が“0”となることにより、モード切替回路37は、入力端子(0)を選択する。
【0062】
これにより、ソフトスタート制御回路44のソフトスタート信号STOが、セレクタ45を介して比較器47に供給される。比較器47において、鋸波とソフトスタート信号STOとが比較され、比較の結果に従ったPWM信号D_PWMが、比較器47から出力される。PWM信号D_PWMは、モード切替回路37を介して、ゲートドライバ15に供給される。ゲートドライバ15は、供給されたPWM信号D_PWMに従ったゲート信号23Pおよび23Nを出力する。トランジスタMP1およびMN1は、供給されたゲート信号23Pおよび23Nに従って動作を開始する。
図3においては、ゲート信号23Pに従って、トランジスタMP1がオン状態とオフ状態を繰り返すトグル動作を行う。トランジスタMP1がトグル動作を行うことにより、スイッチング回路30は、出力電圧Voutの電圧値を徐々に上昇させる。すなわち、ソフトスタート制御回路44の動作により、出力電圧Voutの電圧値が徐々に上昇することになる。
【0063】
この出力電圧Voutによって、二次電源動作領域12(
図1)に配置されているフラッシュメモリ17、プロセッサ18、スタティック型メモリ19および周辺ロジック20等が起動し、動作を開始する。
【0064】
出力電圧Voutの電圧値が、所定の電圧値に到達すると、制御回路40は、モード切替信号mod1を“0”にし、モード切替信号mod2を“1”に切替える。
図3では、時刻t1において、出力電圧Voutが所定の電圧値に到達している。モード切替信号mod1、mod2が、“0”、“1”となることにより、セレクタ45は、入力端子(0)を選択し、モード切替回路37は、入力端子(1)を選択する。モード切替回路37が入力端子(1)を選択するため、アナログ制御ループ36によって形成されているPFM信号A_PFMがゲートドライバ15に供給される。
【0065】
ゲートドライバ15は、供給されているPFM信号A_PFMに従ったゲート信号23P、23Nを出力する。
図3に示した例では、ゲートドライバ15は、トランジスタMP1をトグル動作させるゲート信号23Pを出力する。これにより、スイッチング回路30は、出力電圧Voutの電圧値を、所定の電圧値以上の電圧を維持する。すなわち、アナログ制御ループ36により形成されたPFM信号A_PFMによって、出力電圧Voutの電圧値が、所定の電圧値以上に維持されることになる。
【0066】
実施の形態1においては、アナログ制御ループ36により形成されたPFM信号A_PFMによって、出力電圧Voutが所定の電圧値以上に維持されているアナログPFM期間において、プロセッサ18が、フラッシュメモリ17から制御パラメータ21を読み出し、レジスタ39へ制御パラメータ21を転送し、レジスタ39へ書き込む。
図3では、時刻t2において、プロセッサ18は、フラッシュメモリ17から制御パラメータ21を読み出し、レジスタ39への転送および書き込みを開始する。レジスタ39への制御パラメータ21の転送および書き込みは、時刻t3で終了する。
【0067】
レジスタ39への制御パラメータ21の書き込みが終了すると、制御パラメータ21は、PID制御回路43に設定される。勿論、レジスタ39への制御パラメータ21の転送とレジスタからPID制御回路43への制御パラメータ21の設定は、時間的に平行して行われるようにしてもよい。
【0068】
PID制御回路43への制御パラメータ21の設定が完了すると、制御回路40は、モード切替信号mod1を“0”に維持した状態で、モード切替信号mod2を“0”に切替える。モード切替信号mod2が“0”となることにより、モード切替回路37は、入力端子(0)を選択する。このとき、比較器47は、セレクタ45を介して出力されているPID制御回路43のPID出力信号PIOと鋸波とを比較して、比較結果に応じたPWM信号D_PWMを出力している。そのため、モード切替回路37は、このPWM信号D_PWMをゲートドライバ15に出力し、ゲートドライバ15は、PID出力信号PIOに基づいたゲート信号23P、23Nを出力する。このゲート信号23P、23NによりトランジスタMP1、MN1はトグル動作を行い、スイッチング回路30は、PWM信号D_PWMに応じた出力電圧Voutを出力する。
【0069】
図3では、PID制御回路43のPID出力信号PIOに基づいて出力電圧Voutが形成されている期間が、デジタルPWM期間として示されている。また、
図3では、PFM信号A_PFMに基づいて出力電圧Voutが形成されている期間が、アナログPFM期間として示され、ソフトスタート信号STOに基づいて出力電圧Voutが形成されている期間が、ソフトスタート期間として示されている。デジタルPWM期間において形成された出力電圧Voutが、
図1に示したフラッシュメモリ17、プロセッサ18、スタティック型メモリ19および周辺ロジック20等の主電源として用いられる。アナログPFM期間において形成される出力電圧Voutと、デジタルPWM期間において形成される出力電圧の電圧値は、例えば同じ電圧値であるが、アナログPFM期間において形成される出力電圧Voutは、主電源を形成するためのデジタル制御ループ35を適切に動作させるための補助電源である。
【0070】
ソフトスタート期間は、第1電源電圧Vd1(および第2電源電圧Vd2)が投入され、DC-DCコンバータ14が起動した際に極端に大きな突入電流が発生するのを防ぐための期間である。実施の形態1においては、電源電圧Vd1が投入されると、DC-DCコンバータ14は、ソフトスタート期間、アナログPFM期間、デジタルPWM期間の順に移行することになる。
【0071】
ソフトスタート期間からアナログPFM期間への移行は、前記したように、出力電圧Voutの電圧値が所定の電圧に到達すると行われる。実施の形態1においては、特に制限されないが、リセットが解除されてから所定の時間が経過すると、出力電圧Voutは、所定の電圧に到達したものとして、ソフトスタート期間からアナログPFM期間への移行が行われる。すなわち、制御回路40は、リセット信号PonRが“1”に変化した時刻t0から、所定の時間が経過したか否かを判定し、所定の時間が経過した時刻t1で、モード切替信号mod1およびmod2の論理値を変化させる。勿論、これに限定されるものではない。例えば、制御回路40の所定の電圧を供給し、出力電圧Voutと所定の電圧とを比較し、比較結果に基づいて、モード切替信号mod1およびmod2の論理値を変化させるようにしてもよい。
【0072】
アナログPFM期間からデジタルPWM期間への移行についても、実施の形態1に係わる制御回路40は、リセットが解除された時刻t0から所定の時間が経過したか否かを判定し、所定の時間が経過した時刻t3になっていれば、モード切替信号mod2の論理値を変更して、移行を行わせる。
【0073】
図3では、アナログPFM期間における時刻t2で、プロセッサ18が、フラッシュメモリ17から制御パラメータ21の読み出し、レジスタ39への転送および書き込みを開始する例を示したが、これに限定されるものではない。例えばソフトスタート期間において、出力電圧Voutが、プロセッサ18、フラッシュメモリ17等を、安定して動作させる電圧値に達していれば、時刻t2は、ソフトスタート期間において発生させるようにしてもよい。
【0074】
実施の形態1においては、ソフトスタート期間または/およびアナログPFM期間を用いて、半導体装置10に元々搭載されているフラッシュメモリ17およびプロセッサ18を起動させ、起動したフラッシュメモリ17およびプロセッサ18を活用して、半導体装置10を、通常の動作を実行可能な状態(主電源で動作する状態)に移行させることができるため、デッドロック状態に陥るのを防ぐことができる。また、PID制御回路43は、制御パラメータ21によって、スイッチング回路30に含まれるトランジスタMP1、MN1のスイッチング周波数、インダクタLoutおよびキャパシタCoutの値等に適した特性を有するように設定される。そのため、面積の増加を抑制しながら、安定したフィードバック動作が可能なデジタル制御のDC-DCコンバータ14を提供することが可能である。
【0075】
一般的にPFM制御とPWM制御を比較すると、低負荷時のDC-DCコンバータ14の電力効率は、PFM制御の方が高い。そのため、フラッシュメモリ17およびプロセッサ18の起動時だけでなく、プロセッサ18の動作電流を小さくする半導体装置10の省電力モード時等で、DC-DCコンバータ14がPFM制御で動作するように切替えてもよい。すなわち、省電力モード時等において、モード切替信号mod2が“1”となるように制御するようにしてもよい。これにより、アナログ制御ループ36により形成されたPFM信号A_PFMに基づいて出力電圧Voutが形成される。
【0076】
図1では、半導体装置10の外部にトランジスタMP1、MN1を設ける例を説明したが、これに限定されるものではない。例えば、
図9に示すように、トランジスタMP1、MN1(
図1)は、半導体装置10に内蔵してもよい。
図9は、実施の形態1に係わる半導体装置の別の構成を示すブロック図である。
図9では、DC-DCコンバータ14_1が、
図1で示したDC-DCコンバータ14と、ゲートドライバ15と、トランジスタMP1、MN1を備えている。この場合、トランジスタMP1のMN1との間の接続ノードが外部端子T6に接続され、外部端子T6と接地電圧Vsとの間にインダクタLoutとキャパシタCoutが直列的に接続されている。
【0077】
(実施の形態2)
図4は、実施の形態1に係わるモード切替回路37の構成を示すブロック図である。
図4に示すモード切替回路37は、入力端子(0)、入力端子(1)、選択端子SLおよび出力端子OTを備えたセレクタ37Sによって構成されている。選択端子SLに供給されているモード切替信号mod2が、“0”の場合、PWM信号D_PWMが出力端子OTからゲートドライバ15へ供給され、モード切替信号mod2が、“1”の場合、PFM信号A_PFMがゲートドライバ15へ供給される。
【0078】
セレクタ37Sは、簡単な構成にすることが可能であるため、モード切替回路37を単純な回路で構成して、面積の増加を抑制することが可能である。しかしながら、モード切替回路37によって、PFM信号A_PFMとPWM信号D_PWMとを非同期で切替えると、出力電圧Voutに比較的大きなオーバーシュートが発生する場合がある。これは、PWM制御に比べてPFM制御では、出力電圧Voutの変化(リップル)が大きいため、非同期で、PFM制御からPWM制御に切替えたときに、出力電圧Voutが大きく変化する場合があるためである。
【0079】
次に、非同期の切替えによって比較的大きなオーバーシュートが発生する場合を、図面を用いて説明する。
図5は、
図4に示したモード切替回路を用いたDC-DCコンバータ14の波形図である。
図5は、
図3に示した波形図において、時刻t3近辺における波形をより詳しく示した波形図に相当する。また、
図5において、ILは
図1および
図2に示したインダクタLoutを流れるインダクタ電流を示し、A_PFMはPFM信号A_PFMを示し、D_PWMはPWM信号D_PWMを示している。
【0080】
時刻t3において、モード切替信号mod2が“1”から“0”へ切替り、アナログPFM期間からデジタルPWM期間へ移行が行われる。
【0081】
アナログPFM期間においては、PFM信号A_PFMが“1”となると、ゲートドライバ15は、ゲート信号23Pを“0”にし、PFM信号A_PFMが“0”となると、ゲート信号23Pを“1”にする。ゲート信号23Pが“0”のとき、トランジスタMP1がオン状態となり、インダクタ電流ILが上昇する。これに対して、ゲート信号23Pが“1”のとき、トランジスタMP1がオフ状態となり、インダクタ電流ILが下降する。このインダクタ電流ILの変化により、出力電圧Voutは、参照電圧38に整合するように変化する。PFM制御では、出力電圧Voutと参照電圧38との間の誤差により、PFM信号の周波数が変わるが、PFM信号A_PFMの1サイクルは比較的長いため、
図5に示すように1サイクルの間に制御されるインダクタ電流ILの変化量(制御量)が比較的大きくなる。
【0082】
図5に示すように、PFM制御中において、トランジスタMP1がオン状態からオフ状態に切替わった直後、すなわちインダクタ電流ILがピーク付近にある状態で、PWM制御へ切替わると、出力電圧Voutにオーバーシュートが発生する。PWM信号D_PWMの1サイクルは、PFM信号A_PFMの1サイクルに比べて短い。そのため、PWM信号D_PWMの1サイクル中において制御されるインダクタ電流ILの変化量は、PFM信号A_PFMの1サイクル中において制御されるインダクタ電流ILの変化量に比べて小さい。その結果、インダクタ電流ILが、所望の出力電流を上回っている状態から平衡状態に復帰するまでに時間を要し、出力電圧Voutが比較的大きくオーバーシュートすることになる。
【0083】
フラッシュメモリ17やプロセッサ18のように、出力電圧Voutが電源電圧として供給される回路ブロックは、微細化・低電圧化が進んでおり、電源電圧の電圧変動の許容範囲が大幅に制限される傾向にある。そのため、出力電圧Voutのオーバーシュートを抑制することが重要である。
【0084】
図6は、実施の形態2に係わるモード切替回路の構成を示すブロック図である。
図6において、37_1は、モード切替回路を示しており、
図2に示したDC-DCコンバータ14において、モード切替回路37として用いられる。
【0085】
モード切替回路37_1は、セレクタ37S、インバータ回路60、61、64、アンド(AND)回路62、65、ナンド(NAND)回路63およびフリップフロップ回路(以下、FF回路と称する)FM1、FM2、WM1、WM2を備えている。FF回路FM1、FM2、WM1およびWM2は、同じ構成を有している。図面が複雑になるのを避けるために、FF回路FM1についてのみ、各端子に符合が付されている。すなわち、Dは入力端子、Qは出力端子、CKはクロック端子、/Rはリセット端子を示している。FF回路FM1は、リセット端子/Rに“0”が供給されると、リセットされ、出力端子Qから“0”を出力する。また、クロック端子CKに供給されている信号が変化すると、入力端子Dに供給されている入力の論理値をラッチし、ラッチした論理値を出力端子Qから出力する。他のFF回路も、FF回路FM1と同様である。
【0086】
FF回路FM1の出力端子Qは、FF回路FM2の入力端子Dに接続されている。すなわち、FF回路FM1とFM2は、2段に直列接続あるいは2段に従属接続されている。FF回路FM1、FM2のリセット端子/Rには、インバータ回路60によって反転されたモード切替信号mod2が供給され、FF回路FM1、FM2のクロック端子CKには、インバータ回路61によって反転されたPFM信号A_PFMが供給されている。FF回路FM1の入力端子Dには、論理値“1”のハイレベルが供給され、FF回路FM2の出力端子Qからの出力と反転されたモード切替信号mod2が、アンド回路62(第1論理回路)に供給されている。
【0087】
FF回路WM1の出力端子Qは、FF回路WM2の入力端子Dに接続されている。すなわち、FF回路WM1とWM2も、2段に直列接続あるいは2段に従属接続されている。FF回路WM1、WM2のリセット端子/Rには、アンド回路62の出力が供給され、FF回路WM1、WM2のクロック端子CKには、PWM信号D_PWMが供給されている。FF回路WM1の入力端子Dには、論理値“1”のハイレベルが供給され、FF回路WM2の出力端子Qからの出力とアンド回路62の出力信号Cは、ナンド回路63(第2論理回路)に供給されている。
【0088】
アンド回路65(第3論理回路)には、インバータ回路64によって反転されたアンド回路62の出力信号Cと、PFM信号A_PFMとが供給され、アンド回路65の出力は、セレクタ37Sの入力端子(1)に供給されている。また、セレクタ37Sの入力端子(0)には、PWM信号D_PWMが供給されている。セレクタ37Sの選択端子SLには、ナンド回路63の出力が、同期化後のモード切替信号mod2_1として供給されている。セレクタ37Sの出力端子OTは、
図4と同様に、ゲートドライバ15に接続されている。
【0089】
後で図面を用いて説明するが、モード切替回路37_1は、アナログPFM期間からデジタルPWM期間に移行する際に、トランジスタMP1のスイッチング動作に対して非同期で“1”から“0”に切替えられるモード切替信号mod2からモード切替信号mod2_1を形成する。このモード切替信号mod2_1は、トランジスタMP1のスイッチング動作に対して決まったタイミングで、“1”から“0”に切替わるモード切替信号である。これにより、インダクタ電流ILが低下したタイミングで、アナログPFM期間からデジタルPWM期間に移行することが可能となり、出力電圧Voutに大きなオーバーシュートが発生するのを抑制することが可能となる。
【0090】
図7は、実施の形態2に係わるモード切替回路の動作を示す波形図である。次に、
図6および
図7を用いて、モード切替回路37_1の動作を説明する。
【0091】
時刻t3において、モード切替の指示が行われる。すなわち、モード切替信号mod2が“1”から“0”に切替えられる。これにより、PFM信号A_PFMをクロック信号としたFF回路FM1、FM2のリセットが解除される。
【0092】
アナログPFM期間において、時刻t_FM1で、PFM信号A_PFMが“0”に変化すると、FF回路FM1は、入力端子Dに供給されている論理値“1”を取り込み、ラッチし、出力端子Qから“1”を出力する。その後、PFM信号A_PFMは、“0”から“1”に変化し、再び、時刻t_FM2において、“0”に変化する。このPFM信号A_PFMの“0”への変化に応答して、FF回路FM2は、FF回路FM1から出力されている“1”を取り込み、ラッチし、出力する。
【0093】
アンド回路62は、インバータ回路60によって反転され、“1”となっているモード切替信号mod2が供給されているため、FF回路FM2から論理値“1”が出力されると、出力信号Cを論理値“1”にする。これにより、PWM信号D_PWMをクロック信号としたFF回路WM1、WM2のリセットが解除される。
【0094】
PFM信号A_PFMが時刻t_FM2で“0”に変化した後に、時刻t_WM1でPWM信号D_PWMが“0”から“1”へ変化すると、FF回路WM1は、入力端子Dに供給されている論理値“1”を取り込み、ラッチして、出力する。その後、PWM信号D_PWMは、“0”へ変化し、再び、時刻t_WM2で、論理値“1”へ変化する。この時刻t_WM2でのPWM信号D_PWMの変化により、FF回路WM2が、FF回路WM1から出力されている“1”を取り込み、ラッチして、出力する。
【0095】
ナンド回路63は、アンド回路62から“1”の出力信号Cが供給されているため、FF回路WM2の出力が“1”となることにより、モード切替信号mod2_1の論理値を“1”から“0”に切替える。
【0096】
すなわち、セレクタ37Sの選択端子SLに供給されているモード切替信号mod2_1は、時刻t3においてモード切替信号mod2が論理値“0”に切替わっても、論理値“1”を維持し、時刻t3以降の所定のタイミングである時刻t3_Rにおいて、論理値“0”に切替わる。
【0097】
セレクタ37Sは、時刻t3_Rにおいて、モード切替信号mod2_1が“0”となることにより、PWM信号D_PWMを選択し、ゲートドライバ15へ供給する。なお、アンド回路62の出力信号Cが“1”となることにより、アンド回路65には、インバータ回路64から“0”が供給されるため、PFM信号A_PFMが、セレクタ37Sの入力端子(1)への供給が停止される。
【0098】
実施の形態2に係わるモード切替回路37_1においては、PFM信号A_PFMをクロック信号とした2段の直列接続のFF回路FM1、FM2を介して、所定の論理値“1”が到達することにより、PWM信号D_PWMをクロック信号とした2段の直列接続のFF回路WM1、WM2の動作が許容される。動作が許容された2段の直列接続のFF回路WM1、WM2を介して、所定の論理値“1”が到達することにより、モード切替信号mod2_1の論理値が切替わることになる。これにより、モード切替信号mod2によって、アナログPFM期間からデジタルPWM期間への移行が指示された場合、PFM信号A_PFMをクロック信号とした直列接続のFF回路の段数に応じた時間と、PWM信号D_PWMをクロック信号とした直列接続のFF回路の段数に応じた時間との和の時間だけ遅れて、モード切替が行われる。
【0099】
また、デジタルPWM制御は、アナログPFM期間において、最後にトランジスタMP1がオフ状態となったタイミングから、PWM信号D_PWMをクロック信号とした直列接続のFF回路の段数に応じた遅れたタイミング(
図7では、PWM信号D_PWMの1.5サイクル程度)で、必ず開始する。その結果、アナログPFM期間において、インダクタ電流ILがピークに到達した後、インダクタ電流ILが低下する時間を確保することができ、インダクタ電流ILが低下した状態になっているタイミングで、デジタルPWM制御を開始することが可能であり、出力電圧Voutの大きなオーバーシュートを抑制することが可能である。
【0100】
(実施の形態3)
図8は、実施の形態3に係わるモード切替回路の構成を示すブロック図である。
図8に示すモード切替回路37_2は、
図2に示したDC-DCコンバータ14において、モード切替回路37として用いられている。モード切替回路37_2は、
図6に示したモード切替回路37_1に類似しているので、主に相異点を説明する。モード切替回路37_2は、モード切替回路37_1に対して、FF回路FM3~FM5、FF回路WM3~WM5、インバータ回路66、68および3入力オア(OR)回路67、69が追加されている。また、モード切替回路37_2には、テスト信号Testおよびリセット信号PonRが供給される。テスト信号Testは、例えば半導体装置10をテストするとき、論理値“1”にされ、リセット信号PonRは、前記したように、電源投入により、論理値“0”となり、所定の時間が経過すると、論理値“1”に変化する。
【0101】
FF回路FM3~FM5は、それぞれの出力端子Qと入力端子Dとが接続され、3段の直列接続回路を構成している。この直列接続回路の初段に相当するFF回路FM3の入力端子Dには、論理値“1”のハイレベルが供給され、最終段に相当するFF回路FM5の出力端子Qはインバータ回路66に接続されている。FF回路FM3~FM5は、FF回路FM1、FM2と同様に、PFM信号A_PFMをクロック信号として動作する。より具体的に述べると、FF回路FM3~FM5は、インバータ回路61により反転されたPFM信号A_PFMが、それぞれのクロック端子CKに供給され、PFM信号A_PFMの変化に同期して動作する。また、FF回路FM3~FM5は、FF回路FM1、FM2と異なり、リセット信号PonRが、それぞれのリセット端子/Rに供給され、リセット信号PonRが“0”となると、リセットされる。
【0102】
図6に示したモード切替回路37_1では、FF回路FM2の出力は、アンド回路62に供給されていたが、モード切替回路37_2においては、FF回路FM2の出力は、3入力オア回路67に出力信号Bとして供給されている。3入力オア回路67には、出力信号B以外に、インバータ回路66の出力信号Aおよびテスト信号Testが供給されており、3入力オア回路67の出力が、アンド回路62に供給されている。
【0103】
FF回路WM3~WM5、インバータ回路68および3入力オア回路69の接続は、前記したFF回路FM3~FM5、インバータ回路66および3入力オア回路67の接続と類似している。相異点は、FF回路WM3~WM5のクロック端子CKには、FF回路WM1、WM2と同様にPWM信号D_PWMが供給されており、FF回路WM3~WM5は、PWM信号D_PWMの変化に同期して動作することである。3入力オア回路69には、テスト信号Testと、インバータ回路68の出力信号Dと、FF回路WM2の出力信号Eとが供給される。この3入力オア回路69の出力信号とアンド回路62の出力信号Cが、ナンド回路63に供給され、ナンド回路63からセレクタ37Sを制御するモード切替信号mod2_2が出力される。
【0104】
実施の形態2で説明したモード切替回路37_1においては、モード切替信号mod2が“0”になった後、直列接続されたFF回路の段数に対応した数だけ、PFM信号A_PFMが“0”に変化することにより、アンド回路62が、論理値“1”の出力信号Cを出力する。出力信号Cが“1”となった後、直列接続されたFF回路の段数に対応した数だけ、PWM信号D_PWMが“1”に変化することにより、ナンド回路63は、モード切替信号mod2_1を“0”にし、PWM制御への切替を指示する。
【0105】
これに対して、モード切替回路37_1においては、リセット信号PonRがリセットを示す論理値“0”にされると、FF回路FM3~FM5のそれぞれがリセットされ、FF回路FM3~FM5からは、論理値“0”の信号が出力されることになる。FF回路FM5から出力された“0”は、インバータ回路66によって反転され、出力信号Aは“1”となる。そのため、PFM信号A_PFMが変化しなくても、3入力オア回路67は、出力信号を“1”にする。このとき、モード切替信号mod2が“0”となっていれば、アンド回路62の出力信号Cは、論理値“1”となる。すなわち、PFM信号A_PFMが変化していなくても、モード切替信号mod2を“0”にし、リセット信号PonRを“0”にすることにより、出力信号Cを“1”に切替えることができる。
【0106】
FF回路WM3~WM5、インバータ回路68および3入力オア回路69についても、FF回路FM3~FM5、インバータ回路66および3入力オア回路67と同様に動作し、PWM信号D_PWMを変化させなくても、リセット信号PonRを“0”にすることにより、3入力オア回路69の出力信号を“1”に切替えることができる。そのため、PFM信号A_PFMおよびPWM信号D_PWMが変化していなくても、ナンド回路63は論理値“0”のモード切替信号mod2_2を出力することなる。すなわち、セレクタ37Sによって、PWM信号D_PWMが選択されることになる。
【0107】
半導体装置10をテストするために、テスト信号Testを“1”にした場合も同様に、モード切替信号mod2を論理値“0”にすれば、PFM信号A_PFMおよびPWM信号D_PWMが変化していなくても、モード切替信号mod2_2の論理値を“0”にして、PWM信号D_PWMが、セレクタ37Sによって選択されるようにすることができる。
【0108】
FF回路FM1、FM2によって構成されている直列接続回路は、モード切替信号mod2によるリセットが解除された後のPFM信号A_PFMのサイクル数(以下、モード切替信号の同期化サイクル数と称する)をカウントするカウンターと見なすことができる。また、FF回路FM3~FM5によって構成されている直列接続回路は、リセット信号PonRによるリセットが解除された後のPFM信号A_PFMのサイクル数(以下、リセット信号の同期化サイクル数と称する)をカウントするカウンターと見なすことができる。
【0109】
FF回路WM1、WM2によって構成されている直列接続回路は、出力信号Cによるリセットが解除された後のPWM信号D_PWMのサイクル数(これもモード切替信号の同期化サイクル数と称する)をカウントするカウンターと見なすことができる。また、FF回路WM3~WM5によって構成されている直列接続回路は、リセット信号PonRによるリセットが解除された後のPWM信号D_PWMのサイクル数(これもリセット信号の同期化サイクル数と称する)をカウントするカウンターと見なすことができる。
【0110】
図8に示した構成では、モード切替信号の同期化サイクル数は2であり、リセット信号の同期化サイクル数は3である。
【0111】
デジタル制御のDC-DCコンバータを起動する際にも、ソフトスタート制御の後に、アナログPFM期間を挟まずに、デジタルPWM期間へ移行することが可能な場合がある。すなわち、フラッシュメモリ17やプロセッサ18への電源として、アナログPFM制御による補助電源を用いずに、デジタルPWM制御による主電源を用いることが可能な場合がある。
【0112】
例えば、半導体装置10は、DC-DCコンバータ14をオフ状態にする省電力モードを備えている場合がある。省電力化を図るために、DC-DCコンバータ14をオフ状態し、その後DC-DCコンバータ14を再起動する場合がある。この場合、
図1に示したように、システム電源動作領域13には、第2電源電圧Vd2によって給電が行われているため、DC-DCコンバータ14をオフ状態にしても、システム制御ロジック16内のレジスタ39(
図2)には、制御パラメータ21が保存されている。そのため、フラッシュメモリ17から制御パラメータ21を読み出すことは必要とされず、ソフトスタート制御回路44によるソフトスタート期間の後、アナログPFM期間を挟まずに、デジタルPWM期間に移行し、PWM制御により形成された主電源で二次電源動作領域12に配置されている回路ブロックを動作させることが可能である。
【0113】
しかしながら、DC-DCコンバータ14のモード切替回路として、実施の形態2で説明したモード切替回路37_1を用いると、モード切替信号mod2を“0”にして、DC-DCコンバータ14を起動すると、ソフトスタート期間の後は、必ず補助電源を形成するアナログPFM期間に移行することになる。
【0114】
これに対して、
図8に示したモード切替回路37_2をDC-DCコンバータ14のモード切替回路として用いると、リセット信号PonRによりDC-DCコンバータ14を再起動することにより、ソフトスタート期間が完了した後デジタルPWM期間へ移行することが可能である。
【0115】
リセット信号PonRが“0”となっているリセット期間においては、モード切替信号mod2による同期制御は無効となるが、前記したように、インバータ回路66、68の出力信号A、Dは“1”となる。そのため、モード切替信号mod2を“0”にすることにより、出力信号Cが“1”となり、モード切替信号mod2_2が論理値“0”となる。その結果、セレクタ37Sによって、PWM信号D_PWMが選択される状態となる。その後、リセットが解除され、リセット信号PonRが“1”になると、デジタル制御ループ35とアナログ制御ループ36によってPWM信号D_PWMとPFM信号A_PFMが形成される。
【0116】
前記したようにリセット信号の同期化サイクル数は3であり、モード切替信号の同期化サイクル数は2である。そのため、出力信号Aは、PFM信号A_PFMの3サイクル目で、論理値が“1”から“0”に変化し、出力信号Bは、PFM信号A_PFMの2サイクル目で、論理値が“0”から“1”に変化する。また、出力信号Dは、PWM信号D_PWMの3サイクル目で、論理値が“1”から“0”に変化し、出力信号Eは、PWM信号D_PWMの2サイクル目で、論理値が“0”から“1”に変化する。
【0117】
リセット状態で、モード切替信号mod2を“0”にすると、直ちにモード切替信号mod2_2が“0”となる。この状態から、リセットが解除され、デジタル制御ループ35とアナログ制御ループ36によってPWM信号D_PWMとPFM信号A_PFMが形成されると、必ず出力信号Bが“1”となってから出力信号Aが“0”(同期化無効解除)となる。その結果、モード切替信号mod2_2の論理値“0”の状態が維持され、セレクタ37Sは、形成されたPWM信号D_PWMをゲートドライバ15へ継続して供給することができる。
【0118】
その結果、モード切替回路37_2を用いたDC-DCコンバータ14は、ソフトスタート期間の後は、アナログPFM期間を挟まずに、デジタルPWM期間へ移行することができる。
【0119】
また、半導体装置10をテストする場合には、レジスタ39に事前に必要な制御パラメータ21を設定することが可能である。そのため、ソフトスタート期間の後で、必ずしもアナログPFM期間を挟む必要はない。
【0120】
図8に示したモード切替回路37_2では、テスト信号Testを“1”と設定することにより、オア回路67、69の出力信号を論理値“1”にし、モード切替信号mod2_2を論理値“0”にすることが可能である。すなわち、モード切替信号mod2の同期制御を無効にして、任意のタイミングで、アナログPFM制御とデジタルPWM制御を切替えることが可能である。これにより、複雑なシーケンス操作なしに、両モードのテストを行うことが可能となる。
【0121】
なお、
図8において、FF回路FM3~FM5、インバータ回路66およびオア回路67は、第4論理回路を構成していると見なすことができる。また、FF回路WM3~WM5、インバータ回路68およびオア回路69は、第5論理回路を構成していると見なすことができる。この第4論理回路と第5論理回路によって、テスト時およびリセット時には、FF回路FM1、FM2、WM1、WM2による遅延が無効にされ、モード切替信号mod2によるPWM信号D_PWMの選択指示に応答して、セレクタ37SがPWM信号D_PWMを選択すると見なすことができる。
【0122】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【0123】
1 システム
10 半導体装置
14 DC-DCコンバータ
15 ゲートドライバ
16 システム制御ロジック
17 フラッシュメモリ
18 プロセッサ
30 スイッチング回路
35 デジタル制御ループ
36 アナログ制御ループ
37 モード切替回路
39 レジスタ
43 PID制御回路
44 ソフトスタート制御回路
Cout キャパシタ
FM1~FM5、WM1~WM5 フリップフロップ回路
Lout インダクタ
MN1、MP1 トランジスタ
Vd1 第1電源電圧
Vd2 第2電源電圧
T1~T6 外部端子