特許 7385540 半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-11-14

(45)【発行日】2023-11-22

(54)【発明の名称】半導体装置の製造方法

(51)【国際特許分類】

   H01L 21/8238 20060101AFI20231115BHJP

   H01L 27/092 20060101ALI20231115BHJP

   H10B 43/30 20230101ALI20231115BHJP

   H10B 10/00 20230101ALI20231115BHJP

   H01L 21/336 20060101ALI20231115BHJP

   H01L 29/788 20060101ALI20231115BHJP

   H01L 29/792 20060101ALI20231115BHJP

   H01L 27/088 20060101ALI20231115BHJP

   H01L 29/786 20060101ALI20231115BHJP

【ＦＩ】

H01L27/092 F

H10B43/30

H10B10/00

H01L29/78 371

H01L27/092 A

H01L27/088 331E

H01L29/78 616K

H01L29/78 616S

【請求項の数】 18

(21)【出願番号】P 2020148113

(22)【出願日】2020-09-03

(65)【公開番号】P2022042639

(43)【公開日】2022-03-15

【審査請求日】2023-01-10

(73)【特許権者】

【識別番号】302062931

【氏名又は名称】ルネサスエレクトロニクス株式会社

(74)【代理人】

【識別番号】110002066

【氏名又は名称】弁理士法人筒井国際特許事務所

(72)【発明者】

【氏名】前田 一史

(72)【発明者】

【氏名】三原 竜善

(72)【発明者】

【氏名】新川田 裕樹

【審査官】多賀 和宏

(56)【参考文献】

【文献】米国特許出願公開第２０１７／０１９４２１１（ＵＳ，Ａ１）

【文献】国際公開第２００５／０３８９３１（ＷＯ，Ａ１）

【文献】特開２００２－０９４０５８（ＪＰ，Ａ）

【文献】特開２００２－２８０５５１（ＪＰ，Ａ）

【文献】特開２０１３－０２６５０２（ＪＰ，Ａ）

【文献】特開２０１６－００４８４５（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２１／３３６、２１／８２３８

Ｈ０１Ｌ ２７／０８８

Ｈ０１Ｌ ２９／７８、２９／７８６

Ｈ１０Ｂ １０／００

Ｈ１０Ｂ ４３／３０

(57)【特許請求の範囲】

【請求項1】

（ａ）半導体基板、前記半導体基板上に形成された絶縁層、および、前記絶縁層上に形成された半導体層を有するＳＯＩ基板を準備する工程；
（ｂ）前記（ａ）工程後、前記半導体層上に、第１導電性膜を形成する工程；
（ｃ）前記（ｂ）工程後、前記第１導電性膜上に、第１絶縁膜を形成する工程；
（ｄ）前記（ｃ）工程後、前記第１導電性膜および前記第１絶縁膜をパターニングすることで、ゲートパターンおよびキャップ膜を形成する工程；
（ｅ）前記（ｄ）工程後、前記ゲートパターンの両側に位置する前記半導体層に不純物を注入することで、第１不純物領域を形成する工程；
（ｆ）前記（ｅ）工程後、前記ゲートパターンの側面上に、第２絶縁膜からなる第１サイドウォールスペーサを形成する工程；
（ｇ）前記（ｆ）工程後、前記ゲートパターン、前記キャップ膜および前記第１サイドウォールスペーサを覆うように、前記第１不純物領域上に、第２導電性膜を形成する工程；
（ｈ）前記（ｇ）工程後、前記キャップ膜が露出されるまで、前記第２導電性膜に対して研磨処理を施す工程；
（ｉ）前記（ｈ）工程後、前記第２導電性膜の一部をパターニングすることで、残された前記第２導電性膜からなるパッド層を形成する工程；
（ｊ）前記（ｉ）工程後、前記第２導電性膜が除去された箇所に対して、第３絶縁膜を埋め込む工程；
を備える、半導体装置の製造方法。

【請求項2】

請求項１に記載の半導体装置の製造方法において、
（ｋ）前記（ｊ）工程後、前記キャップ膜が除去され、且つ、前記ゲートパターンが露出されるまで、前記キャップ膜、前記第１サイドウォールスペーサ、前記第３絶縁膜および前記パッド層に対して研磨処理を施す工程；
を更に備える、半導体装置の製造方法。

【請求項3】

請求項２に記載の半導体装置の製造方法において、
（ｌ）前記（ｋ）工程後、前記ゲートパターンおよび前記パッド層に、不純物を注入する工程；
（ｍ）前記（ｌ）工程後、前記ゲートパターンおよび前記パッド層の各々の上面に、シリサイド層を形成する工程；
を更に備える、半導体装置の製造方法。

【請求項4】

請求項２に記載の半導体装置の製造方法において、
（ｎ）前記（ａ）工程と前記（ｂ）工程との間に、前記半導体層および前記絶縁層を貫通し、且つ、前記半導体基板に達する溝を形成し、前記溝内に第４絶縁膜を埋め込むことで、素子分離部を形成する工程；
を更に備え、
前記素子分離部によって、前記半導体層、前記絶縁層および前記半導体基板は、複数の活性領域に区画され、
前記複数の活性領域は、第１活性領域、および、平面視において前記素子分離部を介して前記第１活性領域に隣接する第２活性領域を含み、
前記第１活性領域の前記半導体層に形成された前記第１不純物領域と、前記第２活性領域の前記半導体層に形成された前記第１不純物領域とは、同一の前記パッド層によって接続されている、半導体装置の製造方法。

【請求項5】

請求項４に記載の半導体装置の製造方法において、
前記第３絶縁膜は、前記素子分離部上に位置している、半導体装置の製造方法。

【請求項6】

請求項４に記載の半導体装置の製造方法において、
（ｏ）前記（ｋ）工程後、前記ゲートパターン上および前記パッド層上に、複数のプラグを形成する工程；
を更に備え、
前記複数の活性領域は、平面視において前記素子分離部を介して前記第１活性領域に隣接する第３活性領域を含み、
前記第３活性領域の前記ゲートパターンは、前記第３活性領域の前記第１サイドウォールスペーサを介して前記第１活性領域の前記パッド層に隣接するように、前記素子分離部上に延在し、
前記複数のプラグは、前記第３活性領域の前記ゲートパターンおよび前記第１活性領域の前記パッド層の両方に接続されるシェアードコンタクトプラグを含む、半導体装置の製造方法。

【請求項7】

請求項１に記載の半導体装置の製造方法において、
前記（ｇ）工程は、前記第２導電性膜上に、塗布法によって第５絶縁膜を形成する工程を更に含み、
前記第５絶縁膜は、前記（ｈ）工程の前記研磨処理によって除去される、半導体装置の製造方法。

【請求項8】

請求項１に記載の半導体装置の製造方法において、
前記第２導電性膜は、シリコンからなる、半導体装置の製造方法。

【請求項9】

請求項１に記載の半導体装置の製造方法において、
前記第１絶縁膜および前記第３絶縁膜は、酸化シリコンからなり、
前記第２絶縁膜は、窒化シリコンからなる、半導体装置の製造方法。

【請求項10】

請求項１に記載の半導体装置の製造方法において、
（ｐ）前記（ｊ）工程後、前記パッド層の上面が前記ゲートパターンの上面よりも低くなるように、前記パッド層の上面を後退させる工程；
（ｑ）前記（ｐ）工程後、前記ゲートパターン、前記キャップ膜および前記第１サイドウォールスペーサを覆うように、前記パッド層上に第６絶縁膜を形成する工程；
（ｒ）前記（ｑ）工程後、前記第６絶縁膜および前記キャップ膜に対して異方性エッチング処理を施すことで、前記キャップ膜を除去し、前記ゲートパターンの側面上に、前記第６絶縁膜からなる第２サイドウォールスペーサを形成する工程；
（ｓ）前記（ｒ）工程後、前記第２サイドウォールスペーサから露出している前記ゲートパターンの上面および前記パッド層の上面に、それぞれ第１シリサイド層および第２シリサイド層を形成する工程；
（ｔ）前記（ｓ）工程後、前記第１シリサイド層上および前記第２シリサイド層上に、第７絶縁膜を形成する工程；
（ｕ）前記（ｔ）工程後、前記パッド層の上面に形成されている前記第２シリサイド層が前記第７絶縁膜によって覆われ、且つ、前記ゲートパターンの上面に形成されていた前記第１シリサイド層が除去されるように、前記第７絶縁膜に対して研磨処理を施す工程；
（ｖ）前記（ｕ）工程後、前記ゲートパターンを除去し、前記ゲートパターンが除去された箇所に、金属膜を埋め込む工程；
（ｗ）前記（ｖ）工程後、前記第２シリサイド層が露出するまで、前記第７絶縁膜に対して研磨処理を施す工程；
を更に備える、半導体装置の製造方法。

【請求項11】

請求項１０に記載の半導体装置の製造方法において、
（ｎ）前記（ａ）工程と前記（ｂ）工程との間に、前記半導体層および前記絶縁層を貫通し、且つ、前記半導体基板に達する溝を形成し、前記溝内に第４絶縁膜を埋め込むことで、素子分離部を形成する工程；
を更に備え、
前記第３絶縁膜は、前記素子分離部上に位置しており、
前記素子分離部によって、前記半導体層、前記絶縁層および前記半導体基板は、複数の活性領域に区画され、
前記複数の活性領域は、第１活性領域、および、平面視において前記素子分離部を介して前記第１活性領域に隣接する第２活性領域を含み、
前記第１活性領域の前記半導体層に形成された前記第１不純物領域と、前記第２活性領域の前記半導体層に形成された前記第１不純物領域とは、同一の前記パッド層によって接続されている、半導体装置の製造方法。

【請求項12】

請求項１１に記載の半導体装置の製造方法において、
（ｘ）前記（ｗ）工程後、前記金属膜上および前記第２シリサイド層上に、複数のプラグを形成する工程；
を更に備え、
前記複数の活性領域は、平面視において前記素子分離部を介して前記第１活性領域に隣接する第３活性領域を含み、
前記第３活性領域の前記金属膜は、前記第３活性領域の前記第１サイドウォールスペーサを介して前記第１活性領域の前記パッド層に隣接するように、前記素子分離部上に延在し、
前記複数のプラグは、前記第３活性領域の前記金属膜および前記第１活性領域の前記第２シリサイド層の両方に接続されるシェアードコンタクトプラグを含む、半導体装置の製造方法。

【請求項13】

請求項１０に記載の半導体装置の製造方法において、
（ｙ）前記（ａ）工程と前記（ｂ）工程の間に、前記ＳＯＩ基板の前記半導体層および前記絶縁層の一部を除去することで、バルク領域を形成する工程；
を更に備え、
前記バルク領域の前記半導体基板上においても、前記（ｂ）工程～前記（ｊ）工程および前記（ｐ）工程～前記（ｗ）工程が行われ、
前記（ｖ）工程では、前記バルク領域の前記ゲートパターンは残され、
前記（ｗ）工程後、前記バルク領域の前記ゲートパターンの上面に、第３シリサイド層を形成する工程が行われる、半導体装置の製造方法。

【請求項14】

（ａ）半導体基板上に、第１導電性膜を形成する工程；
（ｂ）前記（ａ）工程後、前記第１導電性膜上に、第１絶縁膜を形成する工程；
（ｃ）前記（ｂ）工程後、前記第１導電性膜および前記第１絶縁膜をパターニングすることで、ゲートパターンおよびキャップ膜を形成する工程；
（ｄ）前記（ｃ）工程後、前記ゲートパターンの両側に位置する前記半導体基板に不純物を注入することで、第１不純物領域を形成する工程；
（ｅ）前記（ｄ）工程後、前記ゲートパターンの側面上に、第２絶縁膜からなる第１サイドウォールスペーサを形成する工程；
（ｆ）前記（ｅ）工程後、前記ゲートパターン、前記キャップ膜および前記第１サイドウォールスペーサを覆うように、前記第１不純物領域上に、第２導電性膜を形成する工程；
（ｇ）前記（ｆ）工程後、前記キャップ膜が露出されるまで、前記第２導電性膜に対して研磨処理を施す工程；
（ｈ）前記（ｇ）工程後、前記第２導電性膜の一部をパターニングすることで、パッド層を形成する工程；
（ｉ）前記（ｈ）工程後、前記第２導電性膜がパターニングされた箇所に対して、第３絶縁膜を埋め込む工程；
を備える、半導体装置の製造方法。

【請求項15】

請求項１４に記載の半導体装置の製造方法において、
（ｊ）前記（ｉ）工程後、前記パッド層の上面に、シリサイド層を形成する工程；
を更に備え、
前記第１導電性膜および前記第２導電性膜は、それぞれシリコンからなる、半導体装置の製造方法。

【請求項16】

請求項１４に記載の半導体装置の製造方法において、
（ｋ）前記（ｅ）工程と前記（ｆ）工程との間に、前記第１サイドウォールスペーサを介して前記ゲートパターンの両側に位置する前記半導体基板に不純物を注入することで、前記第１不純物領域よりも高い不純物濃度を有する第２不純物領域を形成する工程；
（ｌ）前記（ｋ）工程と前記（ｆ）工程との間に、前記第２不純物領域上にシリサイド層を形成する工程；
を更に備え、
前記（ｆ）工程において、前記第２導電性膜は、前記シリサイド層上に形成され、
前記第２導電性膜は、バリアメタル膜、および、前記バリアメタル膜上に形成された金属膜を含む積層膜からなる、半導体装置の製造方法。

【請求項17】

請求項１４に記載の半導体装置の製造方法において、
（ｍ）前記（ａ）工程前、前記半導体基板の一部に対してエッチング処理を施すことで、前記半導体基板の上面から突出した突出部を形成する工程；
を更に備え、
前記ゲートパターンおよび前記パッド層は、前記突出部の上面および側面を覆うように、前記半導体基板の上面に形成されている、半導体装置の製造方法。

【請求項18】

請求項１４に記載の半導体装置の製造方法において、
（ｎ）前記（ａ）工程前に、前記半導体基板に溝を形成し、前記溝内に第４絶縁膜を埋め込むことで、素子分離部を形成する工程；
を更に備え、
前記第３絶縁膜は、前記素子分離部上に位置している、半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置の製造方法に関し、特に、ソース領域またはドレイン領域となる不純物領域上に形成された導電性膜を有する半導体装置の製造方法に関する。

【背景技術】

【0002】

低消費電力向けの半導体装置として、半導体基板と、半導体基板上に形成された絶縁層と、絶縁層上に形成されたシリコン層とを有するＳＯＩ（Silicon On Insulator）基板に、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を形成する技術がある。このＳＯＩ基板上に形成したＭＩＳＦＥＴでは、シリコン層に形成される拡散領域に起因する寄生容量を低減することができる。このため、ＭＩＳＦＥＴの動作速度向上および低消費電力化を図ることができる。

【0003】

例えば、特許文献１には、ＭＩＳＦＥＴのソース領域およびドレイン領域が形成されるシリコン層上に、エピタキシャル層を形成する技術が開示されている。

【先行技術文献】

【特許文献】

【0004】

【文献】特開２０１３－２１９１８１号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

ＳＯＩ基板のシリコン層の厚さは非常に薄いので、ソース領域およびドレイン領域が形成されるシリコン層にシリサイド化を行うことが困難である。それ故、ソース領域およびドレイン領域のそれぞれの上にエピタキシャル層を形成し、このエピタキシャル層においてシリサイド化を行うことが有効である。

【0006】

一方で、ＳＯＩ基板に形成されるＭＩＳＦＥＴでは、シリコン層上に形成されるゲート電極だけでなく、半導体基板に形成されたウェル領域にも電圧を印加することで、ＭＩＳＦＥＴの駆動電流を制御している。

【0007】

ここで、ソース領域上に形成するコンタクトホールおよびドレイン領域上に形成されるコンタクトホールの両方、または、どちらか一方が、エピタキシャル層が形成されていない素子分離部上に形成される場合がある。すなわち、コンタクトホールが所望の位置に形成されない場合があり、この結果、コンタクトホールが素子分離部を突き抜けるという不具合が発生する場合がある。また、上記したように、シリコン層の厚さは非常に薄いので、エピタキシャル層の成長が不完全な場合には、たとえコンタクトホールが所望の位置に形成されたとしても、このコンタクトホールがシリコン層、さらには、このシリコン層の下に形成された絶縁層を突き抜けるという不具合が発生する場合もある。そして、コンタクトホールが素子分離部またはシリコン層を突き抜けると、コンタクトホール内に形成されるプラグを介して、ソース領域またはドレイン領域と、ウェル領域とが互いに短絡するという不良が発生する。

【0008】

従って、そのような不良を抑制できる技術の開発が望まれ、ＭＩＳＦＥＴを有する半導体装置の信頼性を向上させることが望まれる。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになる。

【課題を解決するための手段】

【0009】

一実施の形態によれば、半導体装置の製造方法は、（ａ）半導体基板、前記半導体基板上に形成された絶縁層、および、前記絶縁層上に形成された半導体層を有するＳＯＩ基板を準備する工程；（ｂ）前記（ａ）工程後、前記半導体層上に、第１導電性膜を形成する工程；（ｃ）前記（ｂ）工程後、前記第１導電性膜上に、第１絶縁膜を形成する工程；（ｄ）前記（ｃ）工程後、前記第１導電性膜および前記第１絶縁膜をパターニングすることで、ゲートパターンおよびキャップ膜を形成する工程；（ｅ）前記（ｄ）工程後、前記ゲートパターンの両側に位置する前記半導体層に不純物を注入することで、第１不純物領域を形成する工程；（ｆ）前記（ｅ）工程後、前記ゲートパターンの側面上に、第２絶縁膜からなる第１サイドウォールスペーサを形成する工程；（ｇ）前記（ｆ）工程後、前記ゲートパターン、前記キャップ膜および前記第１サイドウォールスペーサを覆うように、前記第１不純物領域上に、第２導電性膜を形成する工程；（ｈ）前記（ｇ）工程後、前記キャップ膜が露出されるまで、前記第２導電性膜に対して研磨処理を施す工程；（ｉ）前記（ｈ）工程後、前記第２導電性膜の一部をパターニングすることで、残された前記第２導電性膜からなるパッド層を形成する工程；（ｊ）前記（ｉ）工程後、前記第２導電性膜が除去された箇所に対して、第３絶縁膜を埋め込む工程；を備える。

【0010】

また、一実施の形態によれば、半導体装置の製造方法は、（ａ）半導体基板上に、第１導電性膜を形成する工程；（ｂ）前記（ａ）工程後、前記第１導電性膜上に、第１絶縁膜を形成する工程；（ｃ）前記（ｂ）工程後、前記第１導電性膜および前記第１絶縁膜をパターニングすることで、ゲートパターンおよびキャップ膜を形成する工程；（ｄ）前記（ｃ）工程後、前記ゲートパターンの両側に位置する前記半導体基板に不純物を注入することで、第１不純物領域を形成する工程；（ｅ）前記（ｄ）工程後、前記ゲートパターンの側面上に、第２絶縁膜からなる第１サイドウォールスペーサを形成する工程；（ｆ）前記（ｅ）工程後、前記ゲートパターン、前記キャップ膜および前記第１サイドウォールスペーサを覆うように、前記第１不純物領域上に、第２導電性膜を形成する工程；（ｇ）前記（ｆ）工程後、前記キャップ膜が露出されるまで、前記第２導電性膜に対して研磨処理を施す工程；（ｈ）前記（ｇ）工程後、前記第２導電性膜の一部をパターニングすることで、パッド層を形成する工程；（ｉ）前記（ｈ）工程後、前記第２導電性膜がパターニングされた箇所に対して、第３絶縁膜を埋め込む工程；を備える。

【発明の効果】

【0011】

一実施の形態によれば、半導体装置の信頼性を向上させることができる。

【図面の簡単な説明】

【0012】

【図1】実施の形態１における半導体装置のメモリセルを示す回路図である。

【図2】実施の形態１における半導体装置のメモリセルを示す平面図である。

【図3】実施の形態１における半導体装置の製造工程を示す断面図である。

【図4】図３に続く半導体装置の製造工程を示す断面図である。

【図5】図４に続く半導体装置の製造工程を示す断面図である。

【図6】図５に続く半導体装置の製造工程を示す断面図である。

【図7】図６に続く半導体装置の製造工程を示す断面図である。

【図8】図７に続く半導体装置の製造工程を示す断面図である。

【図9】図８の状態における半導体装置のメモリセルを示す平面図である。

【図10】図８に続く半導体装置の製造工程を示す断面図である。

【図11】図１０に続く半導体装置の製造工程を示す断面図である。

【図12】図１１に続く半導体装置の製造工程を示す断面図である。

【図13】図１２に続く半導体装置の製造工程を示す断面図である。

【図14】図１３の状態における半導体装置のメモリセルを示す平面図である。

【図15】図１３に続く半導体装置の製造工程を示す断面図である。

【図16】図１３の状態における半導体装置の他の箇所の断面図である。

【図17】実施の形態２における半導体装置の製造工程を示す断面図である。

【図18】図１７に続く半導体装置の製造工程を示す断面図である。

【図19】図１８に続く半導体装置の製造工程を示す断面図である。

【図20】図１９に続く半導体装置の製造工程を示す断面図である。

【図21】図２０に続く半導体装置の製造工程を示す断面図である。

【図22】図２１に続く半導体装置の製造工程を示す断面図である。

【図23】図２２に続く半導体装置の製造工程を示す断面図である。

【図24】図２３に続く半導体装置の製造工程を示す断面図である。

【図25】図２４に続く半導体装置の製造工程を示す断面図である。

【図26】実施の形態３における半導体装置を示す断面図である。

【図27】変形例１における半導体装置を示す断面図である。

【図28】変形例２における半導体装置を示す断面図である。

【図29】変形例２における半導体装置を示す断面図である。

【発明を実施するための形態】

【0013】

以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。

【0014】

また、本願で用いられる図面では、図面を見易くするために、断面図であってもハッチングが省略されている場合があり、平面図であってもハッチングが付されている場合もある。

【0015】

また、本願で説明されるＸ方向、Ｙ方向およびＺ方向は、互いに交差し、互いに直交している。本願では、Ｚ方向をある構造体の上下方向、高さ方向または厚さ方向として説明する場合もある。また、本願で用いられる「平面視」という表現は、Ｘ方向およびＹ方向によって構成される面を、Ｚ方向から見ることを意味する。

【0016】

（実施の形態１）
＜メモリセルＭＣの構成＞
以下に実施の形態１における半導体装置およびこの半導体装置の製造方法を説明するが、まず、図１および図２を用いて、半導体装置に含まれるＳＲＡＭ回路のメモリセルＭＣについて説明する。

【0017】

図１に示されるように、メモリセルＭＣは、一対のビット線ＢＬ、／（バー）ＢＬと、ワード線ＷＬとの交差部に配置される。このメモリセルＭＣは、一対のロードトランジスタＬｏ１、Ｌｏ２、一対のアクセストランジスタＡｃｃ１、Ａｃｃ２および一対のドライバトランジスタＤｒ１、Ｄｒ２を有する。ロードトランジスタＬｏ１、Ｌｏ２は、ｐチャネル型のトランジスタであり、アクセストランジスタＡｃｃ１、Ａｃｃ２およびドライバトランジスタＤｒ１、Ｄｒ２は、ｎチャネル型のトランジスタである。

【0018】

メモリセルＭＣを構成する６つのトランジスタのうち、ロードトランジスタＬｏ１およびドライバトランジスタＤｒ１はＣＭＯＳインバータを構成し、ロードトランジスタＬｏ２およびドライバトランジスタＤｒ２は、他のＣＭＯＳインバータを構成している。これら一対のＣＭＯＳインバータの相互の入出力端子であるノードＮ１、Ｎ２は、交差結合され、１ビットの情報を記憶する情報蓄積部として、フリップフロップ回路を構成している。

【0019】

以下に、上記６つのトランジスタの接続について説明する。

【0020】

電源電圧ＶｄｄとノードＮ１との間にロードトランジスタＬｏ１が接続され、ノードＮ１と基準電圧Ｖｓｓとの間にドライバトランジスタＤｒ１が接続され、ロードトランジスタＬｏ１およびドライバトランジスタＤｒ１の各々のゲート電極は、ノードＮ２に接続されている。電源電圧ＶｄｄとノードＮ２との間にロードトランジスタＬｏ２が接続され、ノードＮ２と基準電圧Ｖｓｓとの間にドライバトランジスタＤｒ２が接続され、ロードトランジスタＬｏ２およびドライバトランジスタＤｒ２の各々のゲート電極は、ノードＮ１に接続されている。

【0021】

ビット線ＢＬとノードＮ１との間にアクセストランジスタＡｃｃ１が接続され、ビット線／ＢＬとノードＮ２との間にアクセストランジスタＡｃｃ２が接続され、アクセストランジスタＡｃｃ１およびアクセストランジスタＡｃｃ２の各々のゲート電極は、ワード線ＷＬに接続されている。

【0022】

後述するように、上記６つのトランジスタは、半導体基板ＳＵＢ、絶縁層ＢＯＸおよび半導体層ＳＬを有するＳＯＩ基板に形成される。図２に示されるように、ＳＯＩ基板は、半導体層ＳＬおよび絶縁層ＢＯＸを貫通する素子分離部ＳＴＩによって、複数の活性領域に区画される。メモリセルＭＣには、複数の活性領域のうち活性領域ＡｃＰ１、ＡｃＰ２、ＡｃＮ１、ＡｃＮ２が設けられている。

【0023】

活性領域ＡｃＰ１、ＡｃＰ２、ＡｃＮ１、ＡｃＮ２は、それぞれＹ方向に延在し、Ｘ方向において互いに離間している。また、平面視において、活性領域ＡｃＮ１は、素子分離部ＳＴＩを介して活性領域ＡｃＮ２および活性領域ＡｃＰ１に隣接し、活性領域ＡｃＮ２は、素子分離部ＳＴＩを介して活性領域ＡｃＮ１および活性領域ＡｃＰ２に隣接している。

【0024】

ロードトランジスタＬｏ１は活性領域ＡｃＮ１に形成され、ロードトランジスタＬｏ２は活性領域ＡｃＮ２に形成され、アクセストランジスタＡｃｃ１およびドライバトランジスタＤｒ１は活性領域ＡｃＰ１に形成され、アクセストランジスタＡｃｃ２およびドライバトランジスタＤｒ２は活性領域ＡｃＰ２に形成されている。

【0025】

活性領域ＡｃＰ１、ＡｃＰ２における半導体基板ＳＵＢにはｐ型のウェル領域ＰＷが形成され、活性領域ＡｃＮ１、ＡｃＮ２における半導体基板ＳＵＢにはｎ型のウェル領域ＮＷが形成されている。

【0026】

活性領域ＡｃＮ１、ＡｃＮ２におけるｎ型のウェル領域ＮＷには、バックゲート電圧Ｖｂｇ１が印加され、活性領域ＡｃＰ１、ＡｃＰ２におけるｐ型のウェル領域ＰＷには、バックゲート電圧Ｖｂｇ１と異なるバックゲート電圧Ｖｂｇ２が印加される。

【0027】

ロードトランジスタＬｏ１の閾値は、ゲート電極ＧＥ２に印加される電圧およびバックゲート電圧Ｖｂｇ１によって制御され、ロードトランジスタＬｏ２の閾値は、ゲート電極ＧＥ１に印加される電圧およびバックゲート電圧Ｖｂｇ１によって制御される。アクセストランジスタＡｃｃ１の閾値は、ゲート電極ＧＥ３に印加される電圧およびバックゲート電圧Ｖｂｇ２によって制御され、アクセストランジスタＡｃｃ２の閾値は、ゲート電極ＧＥ４に印加される電圧およびバックゲート電圧Ｖｂｇ２によって制御される。ドライバトランジスタＤｒ１の閾値は、ゲート電極ＧＥ２に印加される電圧およびバックゲート電圧Ｖｂｇ２によって制御され、ドライバトランジスタＤｒ２の閾値は、ゲート電極ＧＥ１に印加される電圧およびバックゲート電圧Ｖｂｇ２によって制御される。

【0028】

＜半導体装置＞
以下に、実施の形態１における半導体装置を、図１５を用いて説明する。まず、半導体装置が備える各領域１Ａ～４Ａについて説明する。

【0029】

領域１Ａは、ｐチャネル型のトランジスタが形成される活性領域ＡｃＮ１であり、図１４に示されるＡ－Ａ線（直線）に沿った断面図に対応している。領域２Ａは、ｎチャネル型のトランジスタが形成される活性領域ＡｃＰ１であり、図１４に示されるＢ－Ｂ線（直線）に沿った断面図に対応している。

【0030】

領域３Ａは、領域１Ａおよび領域２Ａのトランジスタよりも高い電圧で駆動する高耐圧トランジスタが形成される活性領域である。ここでは、ｐチャネル型の高耐圧トランジスタが形成される場合を例示する。領域４Ａは、不揮発性メモリセルが形成される活性領域である。ここでは、窒化シリコン膜を電荷蓄積層として有するメモリトランジスタと、メモリトランジスタに隣接する選択トランジスタとを備えた不揮発性メモリセルを例示する。

【0031】

なお、領域３Ａおよび領域４Ａは、半導体層ＳＬおよび絶縁層ＢＯＸが除去されたバルク領域であり、高耐圧トランジスタおよび不揮発性メモリセルは、半導体基板ＳＵＢに形成される。

【0032】

各領域１Ａ～４Ａの詳細な構成については、本実施の形態１における半導体装置の製造方法と合わせて、説明する。

【0033】

＜半導体装置の製造方法＞
次に、本実施の形態１における半導体装置の製造方法を、図３～図１６を用いて説明する。

【0034】

まず、図３に示されるように、支持基材である半導体基板ＳＵＢと、半導体基板ＳＵＢ上に形成された絶縁層ＢＯＸと、絶縁層ＢＯＸの上に形成された半導体層ＳＬと、を有する、ＳＯＩ基板を準備する。

【0035】

半導体基板ＳＵＢは、好ましくは１Ωｃｍ～１０Ωｃｍ程度の比抵抗を有する単結晶シリコンからなり、例えばｐ型の単結晶シリコンからなる。絶縁層ＢＯＸは、例えば酸化シリコンからなり、絶縁層ＢＯＸの厚さは、例えば１０ｎｍ～２０ｎｍ程度である。半導体層ＳＬは、好ましくは１Ωｃｍ～１０Ωｃｍ程度の比抵抗を有する単結晶シリコンからなり、半導体層ＳＬの厚さは、例えば１０ｎｍ～２０ｎｍ程度である。なお、半導体層ＳＬには、イオン注入などによって不純物が導入されていない。

【0036】

このようなＳＯＩ基板を準備する工程の一例を以下に説明する。ＳＯＩ基板は、例えば、貼り合わせ法により形成される。貼り合わせ法では、例えば、シリコンからなる第１半導体基板の表面を酸化して絶縁層ＢＯＸを形成した後、その第１半導体基板にシリコンからなる第２半導体基板を高温下で圧着することにより貼り合わせる。その後、第２半導体基板を薄膜化する。この結果、絶縁層ＢＯＸ上に残存する第２半導体基板の薄膜が半導体層ＳＬとなり、絶縁層ＢＯＸ下の第１半導体基板が半導体基板ＳＵＢとなる。

【0037】

次に、半導体層ＳＬおよび絶縁層ＢＯＸを貫通し、且つ、半導体基板ＳＵＢに達する溝を形成する。次に、上記溝内に、例えば酸化シリコン膜のような絶縁膜を埋め込むことで、素子分離部ＳＴＩが形成される。素子分離部ＳＴＩは、各領域１Ａ～４Ａに形成され、素子分離部ＳＴＩによって複数の活性領域が区画される。なお、領域１Ａは、図２に示されるＡ－Ａ線に沿った断面図に対応している。また、領域２Ａは、図２に示されるＢ－Ｂ線に沿った断面図に対応している。すなわち、図２に示されるＡ－Ａ線およびＢ－Ｂ線は、図１４に示されるＡ－Ａ線およびＢ－Ｂ線に、それぞれ対応している。

【0038】

次に、フォトリソグラフィ技術およびエッチング処理によって、領域３Ａおよび領域４Ａの半導体層ＳＬおよび絶縁層ＢＯＸの一部を選択的に除去する。これにより、領域３Ａおよび領域４Ａは、バルク領域となる。

【0039】

次に、フォトリソグラフィ技術およびイオン注入法によって、領域１Ａおよび領域３Ａの半導体基板ＳＵＢにｎ型のウェル領域ＮＷを形成し、領域２Ａおよび領域４Ａの半導体基板ＳＵＢにｐ型のウェル領域ＰＷを形成する。

【0040】

なお、領域１Ａのウェル領域ＮＷおよび領域２Ａのウェル領域ＰＷに、バックゲート電圧Ｖｂｇ１およびバックゲート電圧Ｖｂｇ２を印加するために、領域１Ａおよび領域２Ａの半導体層ＳＬおよび絶縁層ＢＯＸの一部が除去され、その領域を給電領域としているが、ここでは給電領域の説明は省略する。

【0041】

次に、図４に示されるように、各領域１Ａ～４Ａに各ゲート絶縁膜を形成する。まず、各領域１Ａ～４Ａに、例えば熱酸化法によって、例えば酸化シリコンからなるゲート絶縁膜ＧＩ２を形成する。次に、フォトリソグラフィ技術およびエッチング処理によって、領域１Ａおよび領域２Ａと、領域４Ａの一部とに形成されていたゲート絶縁膜ＧＩ２を除去する。

【0042】

次に、各領域１Ａ～４Ａに、ゲート絶縁膜ＧＩ３を形成する。ゲート絶縁膜ＧＩ３は、例えば酸化シリコン膜、窒化シリコン膜および酸化シリコン膜が順次積層された積層膜によって構成される。また、上記窒化シリコン膜は、不揮発性メモリセルの電荷蓄積層として機能する。次に、フォトリソグラフィ技術およびエッチング処理によって、領域１Ａ～３Ａと、領域４Ａのゲート絶縁膜ＧＩ２上に形成されていたゲート絶縁膜ＧＩ３を除去する。

【0043】

次に、領域１Ａおよび領域２Ａに、例えば熱酸化法によって、例えば酸化シリコンからなるゲート絶縁膜ＧＩ１を形成する。ゲート絶縁膜ＧＩ１の厚さは、ゲート絶縁膜ＧＩ２の厚さ、および、ゲート絶縁膜ＧＩ３の厚さよりも薄い。

【0044】

次に、領域１Ａおよび領域２Ａのゲート絶縁膜ＧＩ１上と、領域３Ａおよび領域４Ａのゲート絶縁膜ＧＩ２上と、領域４Ａのゲート絶縁膜ＧＩ３上と、素子分離部ＳＴＩ上とに、例えばＣＶＤ（Chemical Vapor Deposition）法によって、例えばアモルファスシリコンからなる導電性膜ＣＦ１を形成する。次に、導電性膜ＣＦ１上に、例えばＣＶＤ法によって、例えば酸化シリコンからなる絶縁膜ＩＦ１を形成する。

【0045】

次に、図５に示されるように、フォトリソグラフィ技術およびエッチング処理によって、絶縁膜ＩＦ１および導電性膜ＣＦ１をパターニングする。導電性膜ＣＦ１がパターニングされたことにより、各領域１Ａ～４Ａに、それぞれゲートパターンＧＰが形成される。また、各ゲートパターンＧＰ上には、絶縁膜ＩＦ１がパターニングされたことにより、それぞれキャップ膜ＣＰが形成される。

【0046】

次に、フォトリソグラフィ技術およびイオン注入法によって、各領域１Ａ～４Ａにおいて、ゲートパターンＧＰの両側（ゲートパターンＧＰの２つの側面のうちの一方側と他方側）に位置する半導体層ＳＬまたは半導体基板ＳＵＢに、不純物を注入する。これにより、領域１Ａの半導体層ＳＬにｐ型のエクステンション領域（不純物領域）ＥＸＰが形成され、領域２Ａの半導体層ＳＬにｎ型のエクステンション領域（不純物領域）ＥＸＮが形成され、領域３Ａの半導体基板ＳＵＢにｐ型のエクステンション領域（不純物領域）ＥＸＰが形成され、領域４Ａの半導体基板ＳＵＢにｎ型のエクステンション領域（不純物領域）ＥＸＮが形成される。

【0047】

次に、各領域１Ａ～４Ａにおいて、ゲートパターンＧＰおよびキャップ膜ＣＰを覆うように、例えばＣＶＤ法によって、例えば窒化シリコンからなる絶縁膜を形成する。次に、上記絶縁膜に対して異方性エッチング処理を施すことで、図５に示すように、ゲートパターンＧＰの側面上に、上記絶縁膜からなるサイドウォールスペーサＳＷを形成する。

【0048】

ここで、仮に、サイドウォールスペーサＳＷが素子分離部ＳＴＩと同様に酸化シリコンからなると、異方性エッチング処理によって素子分離部ＳＴＩもエッチングされ、素子分離部ＳＴＩの上面が大きく後退する恐れがある。しかし、サイドウォールスペーサＳＷは、素子分離部ＳＴＩと異なる材料からなり、異方性エッチング処理における素子分離部ＳＴＩとの選択比が高い材料からなり、窒化シリコンからなる。従って、素子分離部ＳＴＩの上面の後退を、できる限り抑制することができる。

【0049】

次に、図６に示されるように、各領域１Ａ～４Ａにおいて、ゲートパターンＧＰ、キャップ膜ＣＰおよびサイドウォールスペーサＳＷを覆うように、エクステンション領域ＥＸＰ上またはエクステンション領域ＥＸＮ上に、例えばＣＶＤ法によって、導電性膜ＣＦ２を形成する。導電性膜ＣＦ２は、シリコンからなり、好ましくはアモルファスシリコンからなる。

【0050】

次に、導電性膜ＣＦ２上に、例えば塗布法によって、例えば有機絶縁膜のような絶縁膜ＩＦ２を形成する。ＣＶＤ法によって形成された導電性膜ＣＦ２の上面には段差が発生しているが、この段差を絶縁膜ＩＦ２で埋めることによって、平坦性を向上させることができる。このような平坦化処理が成されていれば、次工程の研磨処理が行い易くなる。

【0051】

次に、図７に示されるように、例えばＣＭＰ法によって、導電性膜ＣＦ２に対して研磨処理を施す。この研磨処理は、キャップ膜ＣＰが露出するまで行われる。研磨処理によって、各ゲートパターンＧＰの間に、サイドウォールスペーサＳＷを介して、導電性膜ＣＦ２が自己整合的に埋め込まれる。また、絶縁膜ＩＦ２は、この研磨処理によって除去される。また、各領域１Ａ～４Ａにおいて、エクステンション領域ＥＸＰおよびエクステンション領域ＥＸＮは、導電性膜ＣＦ２に直接的に接続されている。

【0052】

次に、図８および図９に示されるように、フォトリソグラフィ技術およびエッチング処理によって、導電性膜ＣＦ２の一部をパターニングすることで、残された導電性膜ＣＦ２（すなわち、導電性膜ＣＦ２のうち、パターニングされずに残存する部分）からなるパッド層ＰＡＤを形成する。この際、フォトリソグラフィ技術によるエッチングマスクは、キャップ膜ＣＰ上に位置することになる。従って、エッチング処理時には、エッチングマスクから露出している導電性膜ＣＦ２だけでなく、サイドウォールスペーサＳＷもエッチングされる。しかし、サイドウォールスペーサＳＷが、完全に除去されずに残されていても特に問題はない。なお、図９に示されるＡ－Ａ線およびＢ－Ｂ線は、図２に示されるＡ－Ａ線およびＢ－Ｂ線の位置に、それぞれ対応している。

【0053】

次に、図１０に示されるように、各領域１Ａ～４Ａに、例えばＣＶＤ法によって、例えば酸化シリコンからなる絶縁膜ＩＦ３を形成する。次に、例えばＣＭＰ法によって、絶縁膜ＩＦ３に対して研磨処理を施す。この研磨処理は、パッド層ＰＡＤが露出するまで行われる。この研磨処理によって、導電性膜ＣＦ２が除去された箇所に、絶縁膜ＩＦ３が埋め込まれる。なお、導電性膜ＣＦ２が除去された箇所は、素子分離部ＳＴＩ上に位置する箇所である。従って、絶縁膜ＩＦ３は、素子分離部ＳＴＩ上に位置することになる。

【0054】

次に、図１１に示されるように、例えばＣＭＰ法によって、キャップ膜ＣＰ、サイドウォールスペーサＳＷ、絶縁膜ＩＦ３およびパッド層ＰＡＤに対して研磨処理を施す。この研磨処理は、キャップ膜ＣＰが除去され、且つ、ゲートパターンＧＰが露出されるまで行われる。

【0055】

次に、図１２に示されるように、フォトリソグラフィ技術およびイオン注入法によって、ゲートパターンＧＰおよびパッド層ＰＡＤに不純物を注入する。領域１Ａおよび領域３ＡのゲートパターンＧＰおよびパッド層ＰＡＤには、ｐ型の不純物が注入され、領域２Ａおよび領域４ＡのゲートパターンＧＰおよびパッド層ＰＡＤには、ｎ型の不純物が注入される。

【0056】

ここで、メモリセルＭＣ（図２を参照）では、ゲート電極ＧＥ１のうち、ロードトランジスタＬｏ２の部分がｐ型となり、ドライバトランジスタＤｒ２の部分がｎ型となる。また、ゲート電極ＧＥ２のうち、ロードトランジスタＬｏ１の部分がｐ型となり、ドライバトランジスタＤｒ１の部分がｎ型となる。また、アクセストランジスタＡｃｃ１、Ａｃｃ２のゲート電極ＧＥ３、ＧＥ４はｎ型となる。また、領域３Ａのゲート電極ＧＥ５はｐ型となり、領域４Ａのゲート電極ＧＥ６、ＧＥ７はｎ型となる。

【0057】

また、各領域１Ａ～４Ａにおいて、不純物が注入されたパッド層ＰＡＤが、エクステンションＥＸＰまたはエクステンションＥＸＮと共に、各トランジスタのソース領域およびドレイン領域を構成する。

【0058】

なお、イオン注入時におけるチャネリングを防止し易いという観点から、パッド層ＰＡＤ（導電性膜ＣＦ２）の成膜時には、導電性膜ＣＦ２がアモルファスシリコンであることが好ましい。

【0059】

次に、各領域１Ａ～４Ａにおいて、サリサイド（Salicide：Self Aligned Silicide）技術によって、ゲートパターンＧＰおよびパッド層ＰＡＤの各々の上面に、シリサイド層ＳＩを形成する。まず、各領域１Ａ～４Ａと、抵抗素子などの他の半導体素子が形成される領域とにおいて、例えばＣＶＤ法によって、酸化シリコン膜を形成する。次に、シリサイド化を行わない領域のみを覆うように、酸化シリコン膜をパターニングする。

【0060】

次に、領域１Ａ～領域４Ａを覆うように、シリサイド層ＳＩ形成用の金属膜を形成する。次に、半導体基板ＳＵＢに熱処理を施すことによって、ゲートパターンＧＰおよびパッド層ＰＡＤに含まれる材料と、金属膜とを反応させる。これにより、ゲートパターンＧＰおよびパッド層ＰＡＤの各々の上面上に、シリサイド層ＳＩが形成される。その後、未反応の金属膜を除去する。なお、金属膜は、例えばコバルト、ニッケルまたはニッケル－プラチナ合金からなり、シリサイド層ＳＩは、例えばコバルトシリサイド（ＣｏＳｉ_２）、ニッケルシリサイド（ＮｉＳｉ）またはニッケルプラチナシリサイド（ＮｉＰｔＳｉ）からなる。

【0061】

以上より、各領域１Ａ～４Ａにおいて、各トランジスタが形成される。

【0062】

図１３は、層間絶縁膜ＩＬ０、プラグＰＧおよびシェアードコンタクトプラグＳＰＧの形成工程を示している。

【0063】

まず、領域１Ａ～領域４Ａにおいて、各トランジスタを覆うように、シリサイドＳＩ上および絶縁膜ＩＦ３上に、例えばＣＶＤ法によって、例えば酸化シリコンからなる層間絶縁膜ＩＬ０を形成する。

【0064】

次に、フォトリソグラフィ技術およびドライエッチング処理などによって、層間絶縁膜ＩＬ０内に複数のコンタクトホールを形成し、各コンタクトホール内に、バリアメタル膜、および、バリアメタル膜上に形成された金属膜を含む積層膜を埋め込むことにより、層間絶縁膜ＩＬ０内に複数のプラグＰＧを形成する。なお、バリアメタル膜は、例えばＣＶＤ法によって形成でき、例えば窒化チタンまたは窒化タングステンからなる。金属膜は、例えばＣＶＤ法によって形成でき、例えばタングステンからなる。また、複数のプラグＰＧは、他のプラグＰＧよりも大きな平面サイズを有するシェアードコンタクトプラグＳＰＧも含む。

【0065】

例えば、図２および図９に示されるように、活性領域ＡｃＮ２のゲートパターンＧＰ（ゲート電極ＧＥ１）は、活性領域ＡｃＮ２のサイドウォールスペーサＳＷを介して活性領域ＡｃＮ１のパッド層ＰＡＤに隣接するように、素子分離部ＳＴＩ上に延在している。

【0066】

図１４に示されるように、シェアードコンタクトプラグＳＰＧは、活性領域ＡｃＮ２のゲートパターンＧＰ（ゲート電極ＧＥ１）および活性領域ＡｃＮ１のパッド層ＰＡＤの両方に接続される。

【0067】

次に、複数のプラグＰＧが埋め込まれた層間絶縁膜ＩＬ０上に、層間絶縁膜ＩＬ１を形成する。その後、層間絶縁膜ＩＬ１に配線用の溝を形成した後、配線用の溝内に例えば銅を主成分とする導電性膜を埋め込むことにより、層間絶縁膜ＩＬ１内に複数のプラグＰＧと接続する複数の配線Ｍ１を形成する。この配線Ｍ１の構造は、所謂ダマシン（Damascene）配線構造と呼ばれる。

【0068】

次に、図１５に示されるように、複数の配線Ｍ１が埋め込まれた層間絶縁膜ＩＬ１上に、層間絶縁膜ＩＬ２を形成する。その後、層間絶縁膜ＩＬ２に、孔および配線用の溝を形成した後、孔内および溝内に例えば銅を主成分とする導電性膜を埋め込むことにより、層間絶縁膜ＩＬ２内に複数の配線Ｍ１と接続する複数の配線Ｍ２を形成する。この配線Ｍ１の構造は、デュアルダマシン（Dual Damascene）配線構造と呼ばれる。その後、３層目以降の配線を形成するが、ここでは図示およびその説明は省略する。

【0069】

以上のようにして、実施の形態１における半導体装置が製造される。

【0070】

上述の課題で示したように、ＳＯＩ基板を用いた半導体装置では、コンタクトホールの位置がずれると、コンタクトホールが素子分離部ＳＴＩを貫通し、コンタクトホール内に形成されるプラグを介して、半導体層ＳＬに形成されるソース領域およびドレイン領域と、半導体基板ＳＵＢに形成されるウェル領域とが短絡するという不良が発生する場合がある。

【0071】

実施の形態１では、半導体層ＳＬ上にパッド層ＰＡＤが形成されているので、そのような不良が発生し難い。すなわち、仮に、プラグＰＧの位置がパッド層ＰＡＤからずれたとしても、パッド層ＰＡＤが無い箇所には絶縁膜ＩＦ３が形成されているので、コンタクトホール（プラグＰＧ）が素子分離部ＳＴＩまで到達し難い。

【0072】

また、半導体層ＳＬ上にエピタキシャル層を形成する場合、エピタキシャル層の成長を安定して行うことが難しく、エピタキシャル層の形状が不安定となり易い。実施の形態１では、パッド層ＰＡＤの形成はＣＶＤ法によって行うことができ、パターニングによって形状の安定化を図ることができる。また、各ゲートパターンＧＰの間に、サイドウォールスペーサＳＷを介して、導電性膜ＣＦ２が自己整合的に埋め込まれるので、パッド層ＰＡＤの形成が容易である。

【0073】

このように、実施の形態１によれば、パッド層ＰＡＤの適用によって、半導体装置の信頼性を向上させることができる。

【0074】

また、メモリセルＭＣ内では、シェアードコンタクトプラグＳＰＧのように、ゲートパターンＧＰおよびパッド層ＰＡＤの両方に接続されるプラグＰＧも存在する。しかし、ゲートパターンＧＰの高さとパッド層ＰＡＤの高さとが同じであるので、ゲートパターンＧＰと不純物領域（ソース領域、ドレイン領域）との間に、段差がほぼ発生していない。従って、シェアードコンタクトプラグＳＰＧの形成が容易であり、ゲートパターンＧＰおよびパッド層ＰＡＤ（ソース領域、ドレイン領域）の接続が容易となる。従って、半導体装置の信頼性を更に向上させることができる。

【0075】

また、図１４に示されるように、メモリセルＭＣに形成されている複数のパッド層ＰＡＤのうち、パッド層ＰＡＤ１は図１のノードＮ１に対応し、パッド層ＰＡＤ２は図１のノードＮ２に対応し、パッド層ＰＡＤ３は図１の基準電圧Ｖｓｓに対応している。すなわち、活性領域ＡｃＰ２のエクステンション領域ＥＸＮと、活性領域ＡｃＮ２のエクステンション領域ＥＸＰとは、同一のパッド層ＰＡＤ１によって接続され、活性領域ＡｃＰ１のエクステンション領域ＥＸＮと、活性領域ＡｃＮ１のエクステンション領域ＥＸＰとは、同一のパッド層ＰＡＤ２によって接続されている。そして、パッド層ＰＡＤ３は、４つのメモリセルＭＣで共通して使用される。

【0076】

従来であれば、これらのパッド層ＰＡＤ１～ＰＡＤ３に対応する構造として、配線Ｍ１などが使用される。実施の形態１では、パッド層ＰＡＤ１～ＰＡＤ３をローカル配線として利用できるので、メモリセルＭＣを結線するために、１層分の配線を省略することができる。従って、省略した分の配線を他の回路の結線に利用できるので、配線設計の自由度を高めることができる。

【0077】

図１６は、実施の形態１における半導体装置の構造的な特徴を示しており、図２のＣ－Ｃ線（直線）に沿った断面図である。図１６に示されるように、ゲート電極ＧＥ１（ゲートパターンＧＰ）の下面の位置は、パッド層ＰＡＤの下面の位置、および、絶縁膜ＩＦ３の下面の位置よりも高い。また、図１６に示されるように、パッド層ＰＡＤの下面の位置は、絶縁膜ＩＦ３の下面の位置よりも高い。言い換えれば、ゲート電極ＧＥ１の下面の位置からパッド層ＰＡＤの下面の位置までの距離Ｌ１は、ゲート電極ＧＥ１の下面の位置から絶縁膜ＩＦ３の下面の位置までの距離Ｌ２よりも小さい。

【0078】

このような差が発生する主な要因としては、図５のサイドウォールスペーサＳＷの形成時におけるエッチング処理と、図８の導電性膜ＣＦ２のパターニング時におけるエッチング処理とが挙げられる。絶縁膜ＩＦ３の下面に対応する素子分離部ＳＴＩの上面は、図５のエッチング処理だけでなく、図８のエッチング処理によっても後退する。

【0079】

また、ゲート電極ＧＥ１と絶縁膜ＩＦ３との間のサイドウォールスペーサＳＷは、ゲート電極ＧＥ１とパッド層ＰＡＤとの間のサイドウォールスペーサＳＷと比較して、図８のエッチング処理によって無くなるか細くなっている。

【0080】

（実施の形態２）
以下に、実施の形態２における半導体装置の製造方法を、図１７～図２５を用いて説明する。なお、以下の説明では、実施の形態１との相違点を主に説明する。

【0081】

実施の形態１では、シリコンからなるゲートパターンＧＰに不純物を注入することで、ゲート電極ＧＥ１～ＧＥ５が形成されていた。実施の形態２では、シリコンからなるゲートパターンＧＰを金属膜に置換することで、ゲート電極ＧＥ１～ＧＥ５が形成される。

【0082】

実施の形態２では、図３～図１０までの製造工程は、実施の形態１と同じである。図１７は、図１０に続く製造工程を示している。

【0083】

まず、図１７に示されるように、酸化シリコン膜がエッチングされ難い条件下においてドライエッチング処理を行い、パッド層ＰＡＤの上面がゲートパターンＧＰの上面よりも低くなるように、パッド層ＰＡＤの上面を選択的に後退させる。この際、サイドウォールスペーサＳＷもパッド層ＰＡＤと共にエッチングされる。

【0084】

次に、フォトリソグラフィ技術およびイオン注入法によって、ゲートパターンＧＰおよびパッド層ＰＡＤに不純物を注入する。領域１Ａおよび領域３ＡのゲートパターンＧＰおよびパッド層ＰＡＤには、ｐ型の不純物が注入され、領域２Ａおよび領域４ＡのゲートパターンＧＰおよびパッド層ＰＡＤには、ｎ型の不純物が注入される。これにより、領域４Ａのゲートパターンが、ｎ型のゲート電極ＧＥ６、ＧＥ７となる。

【0085】

次に、図１８に示されるように、ゲートパターンＧＰ、キャップ膜ＣＰおよびサイドウォールスペーサＳＷを覆うように、パッド層ＰＡＤ上に、例えばＣＶＤ法によって、例えば酸化シリコンからなる絶縁膜ＩＦ４を形成する。

【0086】

次に、絶縁膜ＩＦ４およびキャップ膜ＣＰに対して異方性エッチング処理を施すことで、キャップ膜ＣＰを除去し、ゲートパターンＧＰの側面上に、サイドウォールスペーサとして絶縁膜ＩＦ４を残す。

【0087】

次に、サイドウォールスペーサ状の絶縁膜ＩＦ４から露出しているゲートパターンＧＰの上面およびパッド層ＰＡＤの上面に、上述の図１２と同様の手法によって、それぞれシリサイド層ＳＩを形成する。

【0088】

次に、図１９に示されるように、ゲートパターンＧＰの上面およびパッド層ＰＡＤの上面に形成されたシリサイド層ＳＩ上に、例えばＣＶＤ法によって、例えば酸化シリコンからなる絶縁膜ＩＦ５を形成する。

【0089】

次に、図２０に示されるように、絶縁膜ＩＦ５に対して研磨処理を施す。この研磨処理は、パッド層ＰＡＤの上面に形成されているシリサイド層ＳＩが絶縁膜ＩＦ５によって覆われ、且つ、ゲートパターンＧＰの上面に形成されていたシリサイド層ＳＩが除去されるように行われる。また、ゲートパターンＧＰの一部も研磨され、ゲートパターンＧＰの高さが低くなる。

【0090】

次に、図２１に示されるように、領域１Ａおよび領域４Ａを覆い、且つ、領域２Ａおよび領域３Ａを開口するパターンを有するレジストパターンＲＰを形成する。次に、レジストパターンＲＰをマスクとして、酸化シリコン膜がエッチングされ難い条件下においてエッチング処理を施すことで、領域２Ａおよび領域３ＡのゲートパターンＧＰを除去する。その後、アッシング処理などによって、レジストパターンＲＰを除去する。

【0091】

次に、図２２に示されるように、ゲートパターンＧＰが除去された箇所を埋め込むように、例えばスパッタリング法またはＣＶＤ法によって、金属膜を堆積する。次に、ＣＭＰ法によって、埋め込まれた金属膜以外の金属膜を除去する。これによって、領域２Ａおよび領域３Ａにおいて、ゲートパターンＧＰが、金属膜からなるゲート電極ＧＥ３～ＧＥ５に置換される。

【0092】

次に、図２３に示されるように、領域１Ａに対しても同様の工程を行う。すなわち、領域２Ａ～４Ａを覆い、且つ、領域１Ａを開口するパターンを有するレジストパターンをマスクとして、領域１ＡのゲートパターンＧＰを除去する。その後、ゲートパターンＧＰが除去された箇所に金属膜を埋め込むことで、金属膜からなるゲート電極ＧＥ１、ＧＥ２が形成される。

【0093】

このようにして、領域１Ａ～３Ａにおいて、ゲートパターンＧＰを除去し、ゲートパターンＧＰが除去された箇所に金属膜を埋め込むことで、金属膜からなるゲート電極ＧＥ１～ＧＥ５が形成される。

【0094】

なお、このような金属膜は、例えば、窒化タンタル膜、チタンアルミニウム膜、窒化チタン膜、タングステン膜、若しくは、アルミニウム膜からなる単層の金属膜、または、これらの膜を適宜積層させた積層膜からなる。また、ｐ型のトランジスタまたはｎ型のトランジスタに使用される金属膜は、各トランジスタの特性を考慮して、適宜適切な材料を選択することができる。

【0095】

また、ここでは図示していないが、金属膜を堆積する前に高誘電率膜を形成し、この高誘電率膜を各トランジスタのゲート絶縁膜の一部とすることもできる。高誘電率膜は、酸化シリコン膜よりも高い誘電率を有する絶縁膜であり、例えば酸化ハフニウム（ＨｆＯ）またはハフニウムシリケート（ＨｆＳｉＯ）である。

【0096】

次に、図２４に示されるように、領域４Ａのゲート電極ＧＥ６、ＧＥ７の各々の上面に、上述の図１２と同様の手法によって、選択的にシリサイド層ＳＩを形成する。

【0097】

次に、図２５に示されるように、層間絶縁膜ＩＬ０、プラグＰＧおよびシェアードコンタクトプラグＳＰＧを形成する。メモリセルＭＣ内におけるプラグＰＧおよびシェアードコンタクトプラグＳＰＧの配置は、図１４と同様である。また、以降の製造工程は、実施の形態１の図１６と同様である。

【0098】

このように、シリコンからなるゲートパターンＧＰを金属膜に置換することで、ゲート電極ＧＥ１～ＧＥ５を形成した場合でも、実施の形態１と同様の効果を得ることができる。

【0099】

（実施の形態３）
以下に、実施の形態３における半導体装置の製造方法を、図２６を用いて説明する。なお、以下の説明では、実施の形態２との相違点を主に説明する。

【0100】

実施の形態２では、ＳＲＡＭ回路のメモリセルＭＣが、ＳＯＩ基板に形成されていた。実施の形態３では、メモリセルＭＣは、バルク領域（半導体層ＳＬおよび絶縁層ＢＯＸが除去された半導体基板ＳＵＢ）に形成される。図２６は、図２に示されるＡ－Ａ線およびＢ－Ｂ線に沿った断面図である。

【0101】

実施の形態３における半導体装置の製造方法は、図３の領域３Ａおよび領域４Ａのように、領域１Ａおよび領域２Ａの半導体層ＳＬおよび絶縁層ＢＯＸを除去することでバルク領域を形成する点を除き、実施の形態２と同様である。

【0102】

なお、図２６では、実施の形態２と同様に、ゲート電極ＧＥ１～ＧＥ５に金属膜を適用した場合が例示されているが、ゲート電極ＧＥ１～ＧＥ５は、実施の形態１と同様に、シリコンからなるゲートパターンＧＰに不純物を注入したものであってもよい。

【0103】

（変形例１）
以下に、実施の形態３の変形例１における半導体装置の製造方法を、図２７を用いて説明する。なお、以下の説明では、実施の形態３との相違点を主に説明する。

【0104】

実施の形態３では、パッド層ＰＡＤは、不純物が注入されたシリコンからなり、ソース領域またはドレイン領域の一部を構成していた。そして、パッド層ＰＡＤの上面にシリサイド層ＳＩが形成されていた。

【0105】

変形例１では、図２７に示されるように、パッド層ＰＡＤの代わりに金属パッド層ＭＰＡＤが形成されている。そして、半導体基板ＳＵＢに、エクステンション領域ＥＸＰ、ＥＸＮよりも高い不純物濃度を有する拡散領域（不純物領域）ＰＤ、ＮＤが形成され、拡散領域ＰＤ、ＮＤが、エクステンション領域ＥＸＰ、ＥＸＮと共に、ソース領域またはドレイン領域の一部を構成している。そして、拡散領域ＰＤ、ＮＤの各々の上面に、シリサイド層ＳＩが形成されている。

【0106】

拡散領域ＰＤ、ＮＤを形成する工程は、図５のサイドウォールスペーサＳＷを形成する工程と、図６の導電性膜ＣＦ２を形成する工程との間に行われる。すなわち、フォトリソグラフィ技術およびイオン注入法によって、サイドウォールスペーサＳＷを介してゲートパターンＧＰの両側に位置する半導体基板ＳＵＢに、不純物を注入する。

【0107】

これにより、領域１Ａの半導体基板ＳＵＢにｐ型の拡散領域ＰＤが形成され、領域２Ａの半導体基板ＳＵＢにｎ型の拡散領域ＮＤが形成される。なお、図示はしないが、領域３Ａの半導体基板ＳＵＢにｐ型の拡散領域ＰＤが形成され、領域４Ａの半導体基板ＳＵＢにｎ型の拡散領域ＮＤが形成される。

【0108】

その後、拡散領域ＰＤ、ＮＤの各々の上面に、上述の図１２と同様の手法によって、選択的にシリサイド層ＳＩを形成する。

【0109】

次に、図６のように導電性膜ＣＦ２を形成し、図７のように導電性膜ＣＦ２を研磨し、図８のように導電性膜ＣＦ２をパターニングすることで、金属パッド層ＭＰＡＤが形成される。

【0110】

変形例１では、金属パッド層ＭＰＡＤの基となる導電性膜ＣＦ２として、バリアメタル膜、および、バリアメタル膜上に形成された金属膜を含む積層膜が適用される。バリアメタル膜は、例えばＣＶＤ法によって形成でき、例えば窒化チタンまたは窒化タングステンからなる。金属膜は、例えばＣＶＤ法によって形成でき、例えばタングステンからなる。

【0111】

このように、メモリセルＭＣをバルク領域に形成する場合には、ＳＯＩ基板の半導体層ＳＬが薄いことに起因して、シリサイド化を行うことが困難となる問題が無いので、シリサイド層ＳＩを形成した後、金属パッド層ＭＰＡＤを形成することができる。そして、金属パッド層ＭＰＡＤを実施の形態３のパッド層ＰＡＤと同様に機能させることができる。

【0112】

（変形例２）
以下に、実施の形態３の変形例２における半導体装置の製造方法を、図２８および図２９を用いて説明する。なお、以下の説明では、実施の形態３との相違点を主に説明する。図２８および図２９は、それぞれ図２に示されるＤ－Ｄ線（直線）およびＥ－Ｅ線（直線）に沿った断面図である。

【0113】

実施の形態３では、各トランジスタはプレーナ型トランジスタであったが、実施の形態４では、各トランジスタはフィン型トランジスタである。

【0114】

図２８および図２９に示されるように、半導体基板ＳＵＢには、半導体基板の上面から突出したフィン（突出部）ＦＡが形成されている。図中の活性領域ＡｃＰ１、ＡｃＮ１を含む各活性領域は、フィンＦＡとして構成される。このようなフィンＦＡは、半導体基板ＳＵＢを一部に対してエッチング処理を施すことで形成できる。

【0115】

図２８および図２９に示されるように、平面視において活性領域ＡｃＰ１、ＡｃＮ１の延在方向と直交する方向（Ｘ方向）において、各ゲートパターンＧＰ（各ゲート電極）および各パッド層ＰＡＤは、フィンＦＡの上面および側面を覆うように、半導体基板ＳＵＢの上面に形成されている。なお、図８で説明したように、ゲート電極ＧＥ１と絶縁膜ＩＦ３との間のサイドウォールスペーサＳＷは、導電性膜ＣＦ２のパターニング時に除去されていてもよいが、残されていてもよい。

【0116】

なお、活性領域ＡｃＰ１、ＡｃＮ１の延在方向（Ｙ方向）における断面図は、素子分離部ＳＴＩの深さなど、若干異なる点があるが、図２６に示される断面図とほぼ同じである。

【0117】

このように、各ゲートパターンＧＰ（各ゲート電極）がフィンＦＡの上面および側面を覆っていることで、各トランジスタの実効チャネル幅が増えるので、各トランジスタの電流量を増加させることができる。

【0118】

また、各パッド層ＰＡＤがフィンＦＡの上面および側面を覆っていることで、エクステンション領域ＥＸＰ、ＥＸＮと、パッド層ＰＡＤとの接触面積が増えるので、拡散抵抗の低減を図ることができる。

【0119】

以上、本発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。

【符号の説明】

【0120】

１Ａ～４Ａ 領域
Ａｃｃ１、Ａｃｃ２ アクセストランジスタ
ＡｃＮ１、ＡｃＮ２ 活性領域
ＡｃＰ１、ＡｃＰ２ 活性領域
ＢＬ、／ＢＬ ビット線
ＢＯＸ 絶縁層
ＣＦ１、ＣＦ２ 導電性膜
ＣＰ キャップ膜
Ｄｒ１、Ｄｒ２ ドライバトランジスタ
ＥＸＮ エクステンション領域
ＥＸＰ エクステンション領域
ＦＡ フィン（突出部）
ＧＥ１～ＧＥ７ ゲート電極
ＧＰ ゲートパターン
ＧＩ１～ＧＩ３ ゲート絶縁膜
ＩＦ１～ＩＦ５ 絶縁膜
ＩＬ０～ＩＬ２ 層間絶縁膜
Ｌｏ１、Ｌｏ２ ロードトランジスタ
Ｍ１、Ｍ２ 配線
ＭＣ メモリセル
ＭＰＡＤ 金属パッド層
Ｎ１、Ｎ２ ノード
ＮＤ 拡散領域
ＮＷ ウェル領域
ＰＡＤ パッド層
ＰＤ 拡散領域
ＰＧ プラグ
ＲＰ レジストパターン
ＳＩ シリサイド層
ＳＬ 半導体層
ＳＰＧ シェアードコンタクトプラグ
ＳＴＩ 素子分離部
ＳＵＢ 半導体基板
ＳＷ サイドウォールスペーサ
Ｖｂｇ１、Ｖｂｇ２ バックゲート電圧
Ｖｄｄ 電源電圧
Ｖｓｓ 基準電圧
ＷＬ ワード線

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】

【図27】

【図28】

【図29】