特許 7386123 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-11-15

(45)【発行日】2023-11-24

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 21/331 20060101AFI20231116BHJP

   H01L 29/732 20060101ALI20231116BHJP

   H01L 21/8222 20060101ALI20231116BHJP

   H01L 27/06 20060101ALI20231116BHJP

   H01L 21/8248 20060101ALI20231116BHJP

【ＦＩ】

H01L29/72 P

H01L27/06 101B

H01L27/06 101U

【請求項の数】 1

(21)【出願番号】P 2020079827

(22)【出願日】2020-04-28

(65)【公開番号】P2021174945

(43)【公開日】2021-11-01

【審査請求日】2022-11-18

(73)【特許権者】

【識別番号】000003551

【氏名又は名称】株式会社東海理化電機製作所

(74)【代理人】

【識別番号】110001519

【氏名又は名称】弁理士法人太陽国際特許事務所

(72)【発明者】

【氏名】島 健悟

(72)【発明者】

【氏名】吉満 翔平

【審査官】恩田 和彦

(56)【参考文献】

【文献】特開平９－１６２３１５（ＪＰ，Ａ）

【文献】特開平５－３３５３２５（ＪＰ，Ａ）

【文献】特表２０１３－５０９７３０（ＪＰ，Ａ）

【文献】特開昭６０－１１１４６６（ＪＰ，Ａ）

【文献】特開昭６１－２２０４６５（ＪＰ，Ａ）

【文献】特開２００５－０５６９１５（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２１／３３１

Ｈ０１Ｌ ２１／８２２２

Ｈ０１Ｌ ２１／８２４８

Ｈ０１Ｌ ２９／８２２２

Ｈ０１Ｌ ２９／７３２

Ｈ０１Ｌ ２９／０６

(57)【特許請求の範囲】

【請求項1】

第１導電型の基板と、
前記第１導電型の基板上に形成された第１の第２導電型の領域と、
前記第１の第２導電型の領域内に形成された第１導電型の領域と、
前記第１導電型の領域内に形成された第２の第２導電型の領域と、
前記第１導電型の基板内に形成された第１導電型のウェルであって、前記第１の第２導電型の領域及び前記第１導電型のウェル間に形成される空乏層が、前記第１の第２導電型の領域及び前記第１導電型の領域間に形成される空乏層に接続されるように、前記第１の第２導電型の領域に近接して形成された前記第１導電型のウェルと、
前記第１導電型の基板を、隣接する他の半導体装置内の第１導電型の基板から絶縁する分離膜と、
を含む半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置に関する。

【背景技術】

【0002】

特許文献１は、空乏層の伸びが抑えられ、耐圧が低下するという課題を解決する半導体装置を開示する。

【先行技術文献】

【特許文献】

【0003】

【文献】特開２００５－５６９１５号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

図３は、従来の半導体装置の構成を示す。

【0005】

特許文献１に開示された半導体装置に関連して、従来の半導体装置であるバイポーラトランジスタ１００には、図３に示されるように、ｐ型基板１０２が存在する。

【0006】

ｐ型基板１０２上に、ｎ型ウェル１０３が形成されている。

【0007】

ｎ型ウェル１０３上に、ｐ型ウェル１０４が形成されている。

【0008】

ｎ型ウェル１０３上に、ｎ＋領域１０５が形成されており、また、ｐ型ウェル１０４上に、ｐ＋領域１０６、及び、ｎ＋領域１０７が形成されている。ｎ＋領域１０５は、コレクタ（Ｃ）であり、ｐ＋領域１０６は、ベース（Ｂ）であり、ｎ＋領域１０７は、エミッタ（Ｅ）である。

【0009】

バイポーラトランジスタ１００の表面には、絶縁膜１０８ａ、１０８ｂ、１０８ｃが形成されている。

【0010】

従来のバイポーラトランジスタ１００では、図３に示されるように、ｎ＋領域１０５であるコレクタ（Ｃ）に、電源電圧Ｖｃｃが印加され、かつ、ｎ＋領域１０７であるエミッタ（Ｅ）に、接地電圧ＧＮＤが印加されると、ｐ型ウェル１０４及びｎ＋領域１０７間に電流が殆ど流れないことに起因して、ｐ型ウェル１０４の電圧は、ｎ＋領域１０７に印加されている接地電圧ＧＮＤと概ね等しくなる。これにより、ｎ型ウェル１０３及びｐ型ウェル１０４間のＰＮ接合に、逆バイアスが印加されることになる。その結果、ｎ型ウェル１０３及びｐ型ウェル１０４間に、図３に示されるように、空乏層１０９が形成される。

【0011】

しかしながら、従来のバイポーラトランジスタ１００では、空乏層１０９の幅及び厚さ等の大きさが、ｎ型ウェル１０３の不純物濃度及び深さ等の制限に起因して、制限されるという問題があった。

【0012】

本発明の目的は、空乏層の大きさが制限されることを低減することができる半導体装置を提供することにある。

【課題を解決するための手段】

【0013】

上記した課題を解決すべく、本発明に係る半導体装置は、 第１導電型の基板と、前記第１導電型の基板上に形成された第１の第２導電型の領域と、前記第１の第２導電型の領域内に形成された第１導電型の領域と、前記第１導電型の領域内に形成された第２の第２導電型の領域と、前記第１導電型の基板内に形成された第１導電型のウェルであって、前記第１の第２導電型の領域及び前記第１導電型のウェル間に形成される空乏層が、前記第１の第２導電型の領域及び前記第１導電型の領域間に形成される空乏層に接続されるように、前記第１の第２導電型の領域に近接して形成された前記第１導電型のウェルと、前記第１導電型の基板を、隣接する他の半導体装置内の第１導電型の基板から絶縁する分離膜と、を含む。

【発明の効果】

【0014】

本発明に係る半導体装置によれば、前記第１導電型のウェルが、前記第１導電型の基板内に、かつ、空乏層が空乏層に接続するように、前記第１の第２導電型の領域に近接して形成されており、加えて、前記分離膜が、前記第１導電型の基板を、隣接する他の半導体装置内の第１導電型の基板から絶縁する。これにより、前記第１の第２導電型の領域及び前記第２の第２導電型の領域間の耐圧を、前記第１導電型のウェル及び前記分離膜が存在しない従来の半導体装置に比して、大きくすることができる。

【図面の簡単な説明】

【0015】

【図1】実施形態の半導体装置の構成を示す。

【図2】実施形態の半導体装置の動作を示す。

【図3】従来の半導体装置の構成を示す。

【発明を実施するための形態】

【0016】

〈実施形態〉
以下、本発明に係る半導体装置の実施形態について説明する。

【0017】

〈実施形態の構成〉
図１は、実施形態の半導体装置の構成を示す。

【0018】

実施形態の半導体装置であるｎｐｎ型バイポーラトランジスタ１０は、例えば、自動車等の車両に搭載されて使用される。

【0019】

実施形態のｎｐｎ型バイポーラトランジスタ１０では、図１に示されるように、絶縁板１１上に、ｐ型基板１２が存在する。ここで、「ｐ型」は、『第１導電型』に対応し、「ｐ型基板１２」は、『第１導電型の基板』に対応する。

【0020】

ｐ型基板１２上に、ｎ型ウェル１３が形成されている。ここで、「ｎ型」は、『第２導電型』に対応し、「ｎ型ウェル１３」は、『第１の第２導電型の領域』に対応する。

【0021】

ｎ型ウェル１３上に、ｐ型ウェル１４が形成されている。ここで、「ｐ型ウェル１４」は、『第１導電型の領域』に対応する。

【0022】

ｎ型ウェル１３上に、ｎ＋領域１５が形成されており、また、ｐ型ウェル１４上に、ｐ＋領域１６、及び、ｎ＋領域１７が形成されている。ｎ＋領域１５は、コレクタ（Ｃ）であり、ｐ＋領域１６は、ベース（Ｂ）であり、ｎ＋領域１７は、エミッタ（Ｅ）である。ここで、「ｎ＋領域１７」は、『第２の第２導電型の領域』に対応する。

【0023】

バイポーラトランジスタ１０の表面には、絶縁膜１８ａ、１８ｂ、１８ｃが形成されている。

【0024】

実施形態のバイポーラトランジスタ１０は、従来のバイポーラトランジスタ１００（図３に図示。）と相違して、図１に示されるように、更に、ｐ型ウェル１９ａ、１９ｂ、及び、素子分離膜２０ａ、２０ｂを有する。ここで、「素子分離膜」は、『分離膜』に対応する。

【0025】

ｐ型ウェル１９ａは、ｎ＋領域１５であるコレクタ（Ｃ）に近接する絶縁膜１８ａの下方に、かつ、ｎ型ウェル１３に近接して形成されており、トレンチの形状を有する。

【0026】

ｐ型ウェル１９ｂは、ｎ＋領域１７であるエミッタ（Ｅ）に近接する絶縁膜１８ｃの下方に、かつ、空乏層２３（図２に図示。）が空乏層２２（図２に図示。）に接続するように、ｎ型ウェル１３に近接して形成されており、トレンチの形状を有する。

【0027】

ｐ型ウェル１９ｂ上には、ｐ＋領域２１が形成されている。

【0028】

素子分離膜２０ａは、バイポーラトランジスタ１０と、バイポーラトランジスタ１０に隣接する、第１の他の素子３０との間に形成されている。素子分離膜２０ａは、バイポーラトランジスタ１０内のｐ型基板１２と、第１の他の素子３０内のｐ型領域基板とを絶縁する。

【0029】

素子分離膜２０ｂは、バイポーラトランジスタ１０のｐ型基板１２と、バイポーラトランジスタ１０に隣接する、第２の他の素子４０との間に形成されている。素子分離膜２０ｂは、バイポーラトランジスタ１０内のｐ型基板１２と、第２の他の素子４０内のｐ型基板４１とを絶縁する。

【0030】

ここで、「第１の他の素子」及び「第２の他の素子」は、ｎｐｎ型バイポーラトランジスタ１０の構造及び機能と相違する構造及び機能を有するトランジスタであり、例えば、低耐圧トランジスタ、ｐｎｐ型バイポーラトランジスタ、及び、ユニポーラトランジスタである。

【0031】

素子分離膜２０ａ、２０ｂが存在することにより、バイポーラトランジスタ１０のｐ型基板１２、ｐ型ウェル１９ａ、１９ｂ、及びｐ＋領域２１に、第１の他の素子３０内のｐ型基板３１に印加される電圧、及び、第２の他の素子４０内のｐ型基板４１に印加される電圧と相違する電圧を印加することが可能となる。バイポーラトランジスタ１０のｐ型基板１２等に印加する電圧の詳細は、後述する。

【0032】

〈実施形態の動作〉
図２は、実施形態の半導体装置の動作を示す。

【0033】

説明及び理解を容易にすべく、図２に示されるように、第１の他の素子３０内のｐ型基板３１に、例えば、電源電圧Ｖｃｃが印加されており、また、第２の他の素子４０内のｐ型基板４１に、例えば、電源電圧Ｖｃｃ／２が印加されていることを想定する。

【0034】

実施形態のバイポーラトランジスタ１０では、図２に示されるように、従来と同様に、ｎ＋領域１５であるコレクタ（Ｃ）に、電源電圧Ｖｃｃが印加され、かつ、ｎ＋領域１７であるエミッタ（Ｅ）に、接地電圧ＧＮＤが印加されると、ｐ型ウェル１４及びｎ＋領域１７間に電流が殆ど流れないことに起因して、ｐ型ウェル１４の電圧は、ｎ＋領域１７に印加されている接地電圧ＧＮＤと概ね等しくなる。これにより、ｎ型ウェル１３及びｐ型ウェル１４間のＰＮ接合に、逆バイアスが印加されることになる。その結果、ｎ型ウェル１３及びｐ型ウェル１４間に、図２に示されるように、空乏層２２が形成される。

【0035】

他方で、上述した、コレクタ（Ｃ）への電源電圧Ｖｃｃの印加により、ｎ型ウェル１３が、電源電圧Ｖｃｃになる。

【0036】

上述した、コレクタ（Ｃ）への電源電圧Ｖｃｃの印加、及び、エミッタ（Ｅ）への接地電圧ＧＮＤの印加に加えて、図２に示されるように、ｐ＋領域２１に、接地電圧ＧＮＤが印加される。

【0037】

ここで、ｐ＋領域２１に印加される接地電圧ＧＮＤは、第１の他の素子３０内のｐ型基板３１に印加されている電源電圧Ｖｃｃ、及び、第２の他の素子４０内のｐ型基板４１に印加されている電源電圧Ｖｃｃ／２と相違する。

【0038】

上記した、ｐ＋領域２１への接地電圧ＧＮＤの印加により、ｐ型ウェル１９ｂ、及び、ｐ型基板１２が、接地電圧ＧＮＤになる。

【0039】

上記した、ｎ型ウェル１３が電源電圧Ｖｃｃになること、並びに、ｐ型ウェル１９ｂ、及び、ｐ型基板１２が接地電圧ＧＮＤになることにより、ｎ型ウェル１３と、ｐ型ウェル１９ｂ及びｐ型基板１２との間のＰＮ接合に、逆バイアスが印加されることになる。これにより、ｎ型ウェル１３と、ｐ型ウェル１９ｂ及びｐ型基板１２との間に、図２に示されるように、空乏層２３が形成される。

【0040】

空乏層２３のうち、ｎ型ウェル１３及びｐ型ウェル１９ｂ間に形成された空乏層２４が、上述した、ｎ型ウェル１３及びｐ型ウェル１４間に形成された空乏層２２と接続する。この接続により、空乏層２２が、空乏層２３の全体と接続されることになる。

【0041】

〈実施形態の効果〉
上述したように、実施形態のバイポーラトランジスタ１０では、ｐ型ウェル１９ｂを有する。ｐ型ウェル１９ｂの存在により、ｎ型ウェル１３と、ｐ型ウェル１９ｂ及びｐ型基板１２との間に、空乏層２３が形成される。加えて、空乏層２３のうち、ｎ型ウェル１３とｐ型ウェル１９ｂとの間に形成された空乏層２４が、ｎ型ウェル１３及びｐ型ウェル１４間の空乏層２２に接続される。これにより、空乏層２２が、空乏層２３の全体と接続されることになる。その結果、バイポーラトランジスタ１０のコレクタ（Ｃ）及びエミッタ（Ｅ）間の耐圧を、従来のバイポーラトランジスタ１００（図３に図示。）の耐圧に比して、大きくすることができる。

【0042】

実施形態のバイポーラトランジスタ１０では、更に、素子分離膜２０ａ、２０ｂを有する。素子分離膜２０ａ、２０ｂの存在により、バイポーラトランジスタ１０内のｐ型基板１２に、第１の他の素子３０内のｐ型基板３１に印加される電源電圧Ｖｃｃ、及び、第２の他の素子４０内のｐ型基板４１に印加される電源電圧Ｖｃｃ／２と相違する接地電圧ＧＮＤを印加することができる。その結果、ｎ型ウェル１３と、ｐ型ウェル１９ｂ及びｐ型基板１２との間の逆バイアスを、「Ｖｃｃ－ＧＮＤ」の大きさに設定することができる。

【0043】

上記とは対照的に、仮に、素子分離膜２０ｂが存在しないときには、バイポーラトランジスタ１０内のｐ型基板１２には、第２の他の素子４０内のｐ型基板４１に印加される電源電圧Ｖｃｃ／２と同一である電源電圧Ｖｃｃ／２が印加されることになる。

【0044】

その結果、ｎ型ウェル１３と、ｐ型ウェル１９ｂ及びｐ型基板１２との間の逆バイアスは、「Ｖｃｃ－Ｖｃｃ／２」の大きさになり、上記した逆バイアスの大きさ「Ｖｃｃ－ＧＮＤ」より小さくなる。

【0045】

換言すれば、素子分離膜２０ｂが存在するときの逆バイアスは、素子分離膜２０ｂが存在しないときの逆バイアスよりも、大きくなる。これにより、素子分離膜２０ｂが存在するときの空乏層２３を、素子分離膜２０ｂが存在しないときの空乏層２３より大きくすることが可能となる。

【0046】

素子分離膜２０ａも、上記した素子分離膜２０ｂと同様に、上記した逆バイアスをより大きくし、その結果、空乏層２３をより大きくすることを可能にする。

【0047】

〈ｐｎｐ型バイポーラトランジスタについて〉
上記した実施形態のｎｐｎ型バイポーラトランジスタ１０における、ｐ型領域１９ｂ、及び、素子分離膜２０ａ、２０ｂの原理は、導電型（ｐ型及びｎ型）の相違、並びに、コレクタ（Ｃ）に印加する電圧、及び、エミッタ（Ｅ）に印加する電圧間の大小関係を考慮した上で、ｐｎｐ型バイポーラトランジスタについても適用可能である。

【符号の説明】

【0048】

１０ バイポーラトランジスタ
１１ 絶縁板
１２ ｐ型基板
１３ ｎ型ウェル
１４ ｐ型ウェル
１５ ｎ＋領域
１６ ｐ＋領域
１７ ｎ＋領域
１８ａ、１８ｂ、１８ｃ 絶縁膜
１９ａ、１９ｂ ｐ型ウェル
２０ａ、２０ｂ 素子分離膜
２１ ｐ＋領域
２２、２３、２４ 空乏層
３０ 第１の他の素子
３１ ｐ型基板
４０ 第２の他の素子
４１ ｐ型基板

【図1】

【図2】

【図3】