特許 7387003 半導体構造及び半導体構造の作製方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-11-16

(45)【発行日】2023-11-27

(54)【発明の名称】半導体構造及び半導体構造の作製方法

(51)【国際特許分類】

   H01L 21/3205 20060101AFI20231117BHJP

   H01L 21/768 20060101ALI20231117BHJP

   H01L 23/522 20060101ALI20231117BHJP

【ＦＩ】

H01L21/88 J

【請求項の数】 14

(21)【出願番号】P 2022538973

(86)(22)【出願日】2021-08-13

(65)【公表番号】

(43)【公表日】2023-05-24

(86)【国際出願番号】 CN2021112594

(87)【国際公開番号】W WO2022188358

(87)【国際公開日】2022-09-15

【審査請求日】2022-06-23

(31)【優先権主張番号】202110265111.5

(32)【優先日】2021-03-10

(33)【優先権主張国・地域又は機関】CN

(73)【特許権者】

【識別番号】522246670

【氏名又は名称】チャンシン メモリー テクノロジーズ インコーポレイテッド

【氏名又は名称原語表記】ＣＨＡＮＧＸＩＮ ＭＥＭＯＲＹ ＴＥＣＨＮＯＬＯＧＩＥＳ，ＩＮＣ．

(74)【代理人】

【識別番号】100205659

【弁理士】

【氏名又は名称】齋藤 拓也

(74)【代理人】

【識別番号】100185269

【弁理士】

【氏名又は名称】小菅 一弘

(72)【発明者】

【氏名】チャン チー－ウェイ

(72)【発明者】

【氏名】リュウ ジエ

【審査官】宇多川 勉

(56)【参考文献】

【文献】特開２０１３－２４７１３９（ＪＰ，Ａ）

【文献】特表２０１９－５０３５８０（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１５／０１１５４６２（ＵＳ，Ａ１）

【文献】特開２００８－１３５４８２（ＪＰ，Ａ）

【文献】特開２００９－１１１０６１（ＪＰ，Ａ）

【文献】特開２０１５－００５６５９（ＪＰ，Ａ）

【文献】特開２０２０－１０９４５２（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２１／３２０５

(57)【特許請求の範囲】

【請求項1】

半導体構造であって、
ベースと、
前記ベース内に位置し、第１接続層、第２接続層及び第３接続層を含む連通部であって、前記第２接続層は前記第１接続層上に位置し、前記第３接続層は前記第２接続層上に位置する連通部と、を含み、
前記第１接続層、前記第２接続層及び前記第３接続層は異なる導電材料を含み、前記第２接続層及び前記第３接続層の熱膨張係数はいずれも前記第１接続層の熱膨張係数よりも小さく、前記第２接続層の熱膨張係数は前記第３接続層の熱膨張係数よりも小さい、半導体構造。

【請求項2】

前記第２接続層又は前記第３接続層はグラフェンを含み、前記第１接続層は銅を含み、又は、
前記第２接続層は前記第１接続層内に位置し、前記第３接続層は前記第１接続層内に位置する
請求項１に記載の半導体構造。

【請求項3】

前記第２接続層及び前記第３接続層は、前記ベースに垂直な方向での投影が重なり、
前記第３接続層の頂端は前記第１接続層の頂端と面一になる
請求項２に記載の半導体構造。

【請求項4】

前記第１接続層及び前記第３接続層は、前記ベースに垂直な方向での投影が重なる
請求項２に記載の半導体構造。

【請求項5】

前記第３接続層の底端は、前記第２接続層の頂端及び前記第１接続層の頂端と面一になる
請求項２に記載の半導体構造。

【請求項6】

前記第１接続層、前記第２接続層及び前記第３接続層は、前記ベースに垂直な方向での投影が重なる
請求項１に記載の半導体構造。

【請求項7】

前記ベースは、
シリコン基板であって、前記第２接続層の底端は前記シリコン基板の上面よりも低いシリコン基板と、
前記シリコン基板の上面を覆い、前記連通部の外面を覆う絶縁層と、を含む
請求項１に記載の半導体構造。

【請求項8】

前記シリコン基板内に機能層が形成されており、前記第２接続層の底端は前記機能層の下面よりも低く、又は、
前記第２接続層の頂端は前記シリコン基板の上面よりも高く、又は、
前記第２接続層は前記シリコン基板に入り込む深さが１μｍ以上である
請求項７に記載の半導体構造。

【請求項9】

前記連通部はシリコン貫通ビアであり、又は、
前記第２接続層の直径は２００ｎｍ～１０μｍであり、前記第２接続層の深さは１μｍ～２０μｍである
請求項１に記載の半導体構造。

【請求項10】

半導体構造であって、
ベースと、
ベース内に位置し、第１接続層、第２接続層及び第３接続層を含む連通部であって、前記第２接続層は前記第１接続層上に位置し、前記第３接続層は前記第２接続層上に位置する連通部と、を含み、
前記第２接続層及び前記第３接続層はいずれもグラフェンを含み、前記第２接続層及び前記第３接続層の熱膨張係数はいずれも前記第１接続層の熱膨張係数よりも小さく、前記第２接続層の熱膨張係数は前記第３接続層の熱膨張係数よりも小さい、半導体構造。

【請求項11】

半導体構造の作製方法であって、
基体を提供するステップと、
前記基体に連通部を形成するステップであって、前記連通部は第１接続層、第２接続層及び第３接続層を含み、前記第２接続層は前記第１接続層上に形成され、前記第３接続層は前記第２接続層上に形成されるステップと、を含み、
前記第１接続層、前記第２接続層及び前記第３接続層は異なる導電材料を含み、前記第２接続層及び前記第３接続層の熱膨張係数はいずれも前記第１接続層の熱膨張係数よりも小さく、前記第２接続層の熱膨張係数は前記第３接続層の熱膨張係数よりも小さい、半導体構造の作製方法。

【請求項12】

前記第２接続層又は前記第３接続層はグラフェンを含み、前記第１接続層は銅を含む
請求項１１に記載の半導体構造の作製方法。

【請求項13】

前記第１接続層には開口が形成されており、前記第２接続層及び前記第３接続層は順次、前記開口内に形成される
請求項１１又は１２に記載の半導体構造の作製方法。

【請求項14】

前記第１接続層、前記第２接続層及び前記第３接続層は順次、前記基体内に形成され、
前記第１接続層、前記第２接続層及び前記第３接続層は、前記基体に垂直な方向での投影が重なる
請求項１１又は１２に記載の半導体構造の作製方法。

【発明の詳細な説明】

【技術分野】

【0001】

（関連出願の相互参照）
本開示は、２０２１年０３月１０日に提出された出願番号が２０２１１０２６５１１１．５であり、名称が「半導体構造及び半導体構造の作製方法」である中国特許出願の優先権を主張し、該中国特許出願の全てが参照によって本開示に組み込まれる。

【0002】

本開示は半導体技術分野に関し、特に半導体構造及び半導体構造の作製方法に関する。

【背景技術】

【0003】

従来技術では、連通部内に充填される金属導電材料は、熱膨張プロセスにおいて連通部の周辺格子に影響を与えて、半導体構造の性能に影響を与える。

【発明の概要】

【0004】

本開示は、半導体構造の性能を改善する、半導体構造及び半導体構造の作製方法を提供する。

【0005】

本開示の第１態様によれば、以下の半導体構造を提供する。前記半導体構造は、
ベースと、
ベース内に位置し、第１接続層、第２接続層及び第３接続層を含む連通部であって、第２接続層が第１接続層上に位置し、第３接続層が第２接続層上に位置する連通部と、を含み、
第１接続層、第２接続層及び第３接続層は異なる導電材料を含み、第２接続層及び第３接続層の熱膨張係数はいずれも第１接続層の熱膨張係数よりも小さい。

【0006】

本開示の第２態様によれば、以下の半導体構造を提供する。前記半導体構造は、
ベースと、
ベース内に位置し、第１接続層、第２接続層及び第３接続層を含む連通部であって、第２接続層が第１接続層上に位置し、第３接続層が第２接続層上に位置する連通部と、を含み、
第２接続層及び第３接続層はいずれもグラフェンを含み、第２接続層及び第３接続層の熱膨張係数はいずれも第１接続層の熱膨張係数よりも小さい。

【0007】

本開示の第３態様によれば、以下の半導体構造の作製方法を提供する。前記半導体構造の作製方法は、
基体を提供するステップと、
基体に連通部を形成するステップであって、連通部は第１接続層、第２接続層及び第３接続層を含み、第２接続層は第１接続層上に形成され、第３接続層は第２接続層上に形成されるステップと、を含み、
第１接続層、第２接続層及び第３接続層は異なる導電材料を含み、第２接続層及び第３接続層の熱膨張係数はいずれも第１接続層の熱膨張係数よりも小さい。

【0008】

本開示の半導体構造はベース及び連通部を含み、連通部は異なる導電材料で形成される第１接続層、第２接続層及び第３接続層を含み、第２接続層及び第３接続層の熱膨張係数を全て第１接続層の熱膨張係数よりも小さくして、即ち第２接続層及び第３接続層は熱膨張による変化が小さく、これにより、連通部の周辺格子への影響を小さくして、半導体構造の性能を改善する。

【図面の簡単な説明】

【0009】

【図1】第１例示的実施形態により示される半導体構造の構造模式図である。

【図2】第１例示的実施形態により示される半導体構造の連通部の構造模式図である。

【図3】第２例示的実施形態により示される半導体構造の構造模式図である。

【図4】第２例示的実施形態により示される半導体構造の連通部の構造模式図である。

【図5】第３例示的実施形態により示される半導体構造の構造模式図である。

【図6】一つの例示的実施形態により示される半導体構造の作製方法のフローチャートである。

【図7】第１例示的実施形態により示される半導体構造の作製方法において開孔を形成する構造模式図である。

【図8】第１例示的実施形態により示される半導体構造の作製方法において第２絶縁層孔を形成する構造模式図である。

【図9】第１例示的実施形態により示される半導体構造の作製方法において第３絶縁層孔を形成する構造模式図である。

【図10】第１例示的実施形態により示される半導体構造の作製方法において第１初期接続層を形成する構造模式図である。

【図11】第１例示的実施形態により示される半導体構造の作製方法において第２初期接続層を形成する構造模式図である。

【図12】第１例示的実施形態により示される半導体構造の作製方法において第２接続層を形成する構造模式図である。

【図13】第１例示的実施形態により示される半導体構造の作製方法において第３初期接続層を形成する構造模式図である。

【図14】第１例示的実施形態により示される半導体構造の作製方法において第３接続層を形成する構造模式図である。

【図15】第２例示的実施形態により示される半導体構造の作製方法において第１初期接続層を形成する構造模式図である。

【図16】第２例示的実施形態により示される半導体構造の作製方法において第２初期接続層を形成する構造模式図である。

【図17】第２例示的実施形態により示される半導体構造の作製方法において第２接続層を形成する構造模式図である。

【図18】第２例示的実施形態により示される半導体構造の作製方法において第３初期接続層を形成する構造模式図である。

【図19】第２例示的実施形態により示される半導体構造の作製方法において第３接続層を形成する構造模式図である。

【発明を実施するための形態】

【0010】

本開示の種々の目的、特徴及び利点は、図面を参照しながら本開示の好ましい実施形態についての以下の詳細な説明を考慮することによって、さらに明らかにされる。図面は本開示の模式的な図示に過ぎず、必ずしも縮尺通りに描かれてはいない。図面において、同じ参照番号は全体にわたって同一又は同様の部材を指す。

【0011】

本開示の特徴及び利点を具体化する例示的な実施例は、以下の説明において詳細に説明される。本開示は、本開示の範囲から逸脱することなく、異なる実施例において様々な変化を有してもよく、且つその説明及び図面は本質的に説明するためのものであり、本開示を制限するためのものではないことを理解すべきである。

【0012】

本開示の様々な例示的な実施形態についての以下の説明は、図面を参照しながら行われ、図面は本開示の一部を形成し、本開示を実現可能な多くの異なる例示的な構造、システム及びステップが例示的に示されている。部材、構造、例示的な装置、システム、及びステップの他の特定の解決手段を用いてもよく、本開示の範囲から逸脱することなく、構造的及び機能的変更を行ってもよいことを理解すべきである。また、本明細書において、技術用語の「上に」、「間に」、「内に」等を用いて本開示の異なる例示的な特徴及び素子（要素）を説明することができるが、これらの技術用語、例えば図面に記載の例示的な方向は説明を容易にするために本明細書に用いられる。本明細書のいずれの開示も、本発明の範囲に含まれるためには構造の具体的な三次元の向きを必要とするものと解釈されるべきではない。

【0013】

本開示の一実施例は半導体構造を提供する。図１から図５を参照すると、半導体構造は、ベース１０と、ベース１０内に位置し、第１接続層２１１、第２接続層２１２及び第３接続層２１３を含む連通部２１であって、第２接続層２１２が第１接続層２１１上に位置し、第３接続層２１３が第２接続層２１２上に位置する連通部２１と、を含み、第１接続層２１１、第２接続層２１２及び第３接続層２１３は異なる導電材料を含み、第２接続層２１２及び第３接続層２１３の熱膨張係数はいずれも第１接続層２１１の熱膨張係数よりも小さい。

【0014】

本開示の一実施例の半導体構造はベース１０及び連通部２１を含み、連通部２１は異なる導電材料で形成される第１接続層２１１、第２接続層２１２及び第３接続層２１３を含み、第２接続層２１２及び第３接続層２１３の熱膨張係数を全て第１接続層２１１の熱膨張係数よりも小さくして、即ち第２接続層２１２及び第３接続層２１３の熱膨張による変化を小さくすることで、連通部２１の周辺格子への影響を小さくして、半導体構造の性能を改善する。

【0015】

説明すべきは、第２接続層２１２及び第３接続層２１３の熱膨張係数はいずれも第１接続層２１１の熱膨張係数よりも小さいため、低熱膨張係数の材料を連通部２１の一部の導電材料として用いることで、能動素子領域の金属熱膨張による影響を小さくしてもよく、周辺格子ＭＯＳ素子の電気変化を小さくして、チップ設計のサイズを小さくしてもよい。熱膨張係数の小さい第２接続層２１２及び第３接続層２１３の熱変形が少ないため、大きな圧力で連通部２１の周辺格子を押圧するという問題が発生せず、ベース１０内の他の部品への影響を回避することができる。

【0016】

いくつかの実施例において、連通部２１は導電部２０の一部に属し、導電部２０は第１導電層２２をさらに含み、第１導電層２２は連通部２１の上方に位置し、第３接続層２１３は第１導電層２２に接続され、第２接続層２１２及び第３接続層２１３は第１導電層２２に近いが、第２接続層２１２及び第３接続層２１３の熱膨張係数が小さいため、第１導電層２２を過度に押圧しない。

【0017】

いくつかの実施例において、連通部２１はシリコン貫通ビアである。

【0018】

一実施例において、第２接続層２１２の熱膨張係数は第３接続層２１３の熱膨張係数よりも小さく、即ち連通部２１における熱膨張係数が最小の導電材料は中間位置にあり、一般的に、該位置に対応するベース１０の位置に大量の部品が設置されており、熱膨張係数が最小の導電材料は熱膨張による影響が最小であるため、部品をほとんど押圧しない。

【0019】

一実施例において、第２接続層２１２又は第３接続層２１３はグラフェンを含み、第１接続層２１１は銅を含む。銅は熱膨張係数が大きいが、最下層に位置するため、ベース１０内の部品に影響を与えず、第２接続層２１２又は第３接続層２１３はベース１０内の部品により近く、グラフェンの熱膨張係数が負の数であるため、グラフェンは銅の熱膨張を相殺することができ、これにより、押圧問題の発生を回避することができる。

【0020】

いくつかの実施例において、第１接続層２１１は銅で形成され、第２接続層２１２はグラフェンで形成され、第３接続層２１３はタングステンで形成される。

【0021】

説明すべきは、第２接続層２１２がグラフェンを含む場合、グラフェンは第１接続層２１１と第３接続層２１３との間に挟まれており、このとき、グラフェンは一定の蓄熱機能を有するため、熱膨張係数の大きい導電材料の熱を吸収し、即ち第１接続層２１１及び第３接続層２１３の熱を吸収することで、他の導電材料の熱膨張を低下させることができる。

【0022】

第２接続層２１２がグラフェンを含む場合、第１接続層２１１及び第２接続層２１２で発生した熱は、グラフェンによってタイムリーに第１導電層２２に伝達され、第１導電層２２に接続される構造によって外部へ伝達されて、迅速に放熱するという効果を達成する。

【0023】

一実施例において、図１及び図２に示すように、第２接続層２１２は第１接続層２１１内に位置し、即ち第２接続層２１２の周方向は第１接続層２１１によって囲まれており、高熱膨張係数を有する第１接続層２１１は、第２接続層２１２を保護するという役割を果たすことができ、第２接続層２１２の熱膨張係数が相対的に小さいため、熱で膨張して大きな押圧力を生成することもない。

【0024】

いくつかの実施例において、第２接続層２１２は第１接続層２１１内に位置し、第３接続層２１３の底端は、第２接続層２１２の頂端及び第１接続層２１１の頂端と面一になる。

【0025】

いくつかの実施例において、第２接続層２１２は第１接続層２１１内に位置し、第３接続層２１３は第１接続層２１１内に位置し、即ち第２接続層２１２及び第３接続層２１３の周方向はいずれも第１接続層２１１によって囲まれており、具体的には、図１及び図２に示すとおりである。

【0026】

一実施例において、図１及び図２に示すように、第２接続層２１２及び第３接続層２１３は、ベース１０に垂直な方向での投影が重なり、即ち第２接続層２１２の断面積は第３接続層２１３の断面積に等しい。

【0027】

選択的には、第３接続層２１３の頂端は第１接続層２１１の頂端と面一になり、このとき、第１接続層２１１には１つの凹溝が形成され、第２接続層２１２及び第３接続層２１３はこの凹溝内に位置し、第１接続層２１１の頂端及び第３接続層２１３の頂端は第１導電層２２に接続され、具体的には、図１及び図２に示すとおりである。本実施例において、第１接続層２１１、第２接続層２１２及び第３接続層２１３は異なる導電材料を含み、第２接続層２１２の熱膨張係数は第３接続層２１３の熱膨張係数よりも小さく、第３接続層２１３の熱膨張係数は第１接続層２１１の熱膨張係数よりも小さく、第１接続層２１１は銅で形成され、第２接続層２１２はグラフェンで形成され、第３接続層２１３はタングステンで形成される。

【0028】

一実施例において、図３及び図４に示すように、第１接続層２１１、第２接続層２１２及び第３接続層２１３は、ベース１０に垂直な方向での投影が重なり、即ち第１接続層２１１、第２接続層２１２及び第３接続層２１３はベース１０の高さ方向に沿って順次積層され、第１接続層２１１、第２接続層２１２及び第３接続層２１３の断面積はいずれも等しく、このとき、第３接続層２１３のみは第１導電層２２に直接接続される。本実施例において、第１接続層２１１、第２接続層２１２及び第３接続層２１３は異なる導電材料を含み、第２接続層２１２の熱膨張係数は第３接続層２１３の熱膨張係数よりも小さく、第３接続層２１３の熱膨張係数は第１接続層２１１の熱膨張係数よりも小さく、第１接続層２１１は銅で形成され、第２接続層２１２はグラフェンで形成され、第３接続層２１３はタングステンで形成される。

【0029】

いくつかの実施例において、図５に示すように、第２接続層２１２は第１接続層２１１内に位置し、第１接続層２１１及び第３接続層２１３は、ベース１０に垂直な方向での投影が重なり、即ち第３接続層２１３の底端は第２接続層２１２の頂端及び第１接続層２１１の頂端に接続される。

【0030】

一実施例において、図１、図３及び図５に示すように、ベース１０は、シリコン基板１１であって、第２接続層２１２の底端がシリコン基板１１の上面よりも低いシリコン基板１１と、絶縁層１２であって、絶縁層１２がシリコン基板１１の上面を覆い、連通部２１の外面を覆い、第１導電層２２が絶縁層１２内に位置する絶縁層１２と、を含む。

【0031】

具体的には、ベース１０はシリコン基板１１及び絶縁層１２を含み、連通部２１の一部はシリコン基板１１内に位置し、第２接続層２１２の底端はシリコン基板１１の上面よりも低く、第２接続層２１２の熱膨張係数が第１接続層２１１の熱膨張係数よりも小さいため、第２接続層２１２は熱で過度に膨張せず、したがって、その上面に近いシリコン基板１１の部分への影響を回避することができる。

【0032】

一実施例において、シリコン基板１１内に機能層１１１が形成されており、第２接続層２１２の底端は機能層１１１の下面よりも低く、即ち第２接続層２１２と第３接続層２１３の全体の高さの和はシリコン基板１１内の機能層１１１の高さ以上であり、これにより、機能層１１１への熱膨張による押圧を回避する。ここで、第２接続層２１２の高さは機能層１１１の高さより大きくてもよい。

【0033】

説明すべきは、機能層１１１内に多種の部品を有してもよく、部品の種類については、ここでは限定せず、実際の必要に応じて選択してもよく、ここで強調することとして、第２接続層２１２全体が熱で膨張した後に機能層１１１を押圧せず、機能層１１１を保護するという役割を果たすことができる。

【0034】

一実施例において、第２接続層２１２の頂端はシリコン基板１１の上面よりも高く、即ち第２接続層２１２の高さは機能層１１１の高さより高くてもよく、これにより、シリコン基板１１の絶縁層１２に近い部分を保護し、機能層１１１への押圧を回避する。

【0035】

いくつかの実施例において、第１接続層２１１、第２接続層２１２及び第３接続層２１３は円柱構造であってもよい。

【0036】

いくつかの実施例において、第２接続層２１２は直径が２００ｎｍ～１０μｍであってもよく、深さが１μｍ～２０μｍであってもよい。第２接続層２１２はシリコン基板１１に入り込む深さが１μｍ以上である。

【0037】

具体的には、シリコン基板１１はシリコン含有材料で形成されてもよい。シリコン基板１１は、例えばシリコン、単結晶シリコン、アモルファスシリコン、シリコンゲルマニウム、単結晶シリコンゲルマニウム、炭化シリコン、サファイアのうちの少なくとも１つを含む任意の適切な材料で形成されてもよい。

【0038】

絶縁層１２は、二酸化ケイ素（ＳｉＯ_２）、オキシ炭化ケイ素（ＳｉＯＣ）、窒化ケイ素（ＳｉＮ）、炭窒化ケイ素（ＳｉＣＮ）等の関連する集積回路絶縁材料を含んでもよい。

【0039】

一実施例において、図１、図３及び図５に示すように、半導体構造は第２導電層３０をさらに含み、第２導電層３０はベース１０内に位置し、第２導電層３０は第１導電層２２から離間しており、第１導電層２２の上方に位置し、第１導電層２２は接続柱３１を介して第２導電層３０に接続され、接続柱３１は導電構造である。

【0040】

本開示の一実施例は半導体構造をさらに提供する。前記半導体構造は、ベース１０と、ベース１０内に位置し、第１接続層２１１、第２接続層２１２及び第３接続層２１３を含む連通部２１であって、第２接続層２１２が第１接続層２１１上に位置し、第３接続層２１３が第２接続層２１２上に位置する連通部２１と、を含み、第２接続層２１２及び第３接続層２１３はいずれもグラフェンを含み、第２接続層２１２及び第３接続層２１３の熱膨張係数はいずれも第１接続層２１１の熱膨張係数よりも小さい。

【0041】

上記実施例に対して、本実施例における半導体構造は第１接続層２１１及びその上方に位置するグラフェンを含み、グラフェンを設置することで、連通部２１の周辺格子への影響を効果的に回避することができ、グラフェンによって熱をタイムリーに外部へ伝達することができる。これにより、半導体構造の性能を改善する。

【0042】

説明すべきは、他の関連する構造については、上記実施例を参照してもよく、ここで説明を省略する。

【0043】

本開示の一実施例は半導体構造の作製方法をさらに提供する。図６を参照すると、半導体構造の作製方法は以下を含む。

【0044】

Ｓ１０１では、基体１３を提供する。

【0045】

Ｓ１０３では、基体１３に連通部２１を形成し、連通部２１は第１接続層２１１、第２接続層２１２及び第３接続層２１３を含み、第２接続層２１２は第１接続層２１１上に形成され、第３接続層２１３は第２接続層２１２上に形成される。

【0046】

第１接続層２１１、第２接続層２１２及び第３接続層２１３は異なる導電材料を含み、第２接続層２１２及び第３接続層２１３の熱膨張係数はいずれも第１接続層２１１の熱膨張係数よりも小さい。

【0047】

本開示の一実施例の半導体構造の作製方法は、基体１３に連通部２１が形成されており、連通部２１は異なる導電材料で形成される第１接続層２１１、第２接続層２１２及び第３接続層２１３を含み、第２接続層２１２及び第３接続層２１３の熱膨張係数を全て第１接続層２１１の熱膨張係数よりも小さくして、第３接続層２１３が第１導電層２２に接続され、即ち第２接続層２１２及び第３接続層２１３の熱膨張による変化を小さくすることで、連通部２１の周辺格子への影響を小さくして、半導体構造の性能を改善する。

【0048】

一実施例において、第２接続層２１２又は第３接続層２１３はグラフェンを含み、第１接続層２１１は銅を含む。銅は熱膨張係数が大きいが、最下層に位置するため、ベース１０内の部品に影響を与えず、第２接続層２１２又は第３接続層２１３はベース１０内の部品により近く、グラフェンの熱膨張係数が負の数であるため、グラフェンは銅の熱膨張を相殺することができ、これにより、押圧問題の発生を回避することができる。

【0049】

一実施例において、第１接続層２１１に開口１４が形成され、第２接続層２１２及び第３接続層２１３は順次、開口１４内に形成され、即ち図１及び図２に示す構造が形成される。

【0050】

具体的には、図７に示すように、基体１３はシリコン基板１１及び第１絶縁層１５を含み、シリコン基板１１及び第１絶縁層１５に開孔１６が形成され、開孔１６は第１絶縁層１５を貫通するが、必ずしもシリコン基板１１を貫通しなくてもよく、ここでは限定しない。

【0051】

図７をもとに、第１絶縁層１５を第２絶縁層１７で覆い、第２絶縁層１７は開孔１６の壁面を覆い、図８に示すとおりである。

【0052】

図８をもとに、第２絶縁層１７を第３絶縁層１８で覆い、第３絶縁層１８は第２絶縁層１７の上面及び側面を覆い、図９に示すとおりである。

【0053】

図９をもとに、第３絶縁層１８を第１初期接続層１９で覆い、第１初期接続層１９は開孔１６の一部を充填し、第１初期接続層１９の上方に開口１４が形成され、図１０に示すとおりである。

【0054】

図１０をもとに、第１初期接続層１９を第２初期接続層３２で覆い、第２初期接続層３２は開口１４を充填し、図１１に示すとおりである。

【0055】

図１１をもとに、第１初期接続層１９の上面を覆い、開口１４の外側にある第２初期接続層３２を除去し、開口１４の一部を露出させて、第２接続層２１２を形成し、図１２に示すとおりである。

【0056】

図１２をもとに、第１初期接続層１９を第３初期接続層３３で覆い、第３初期接続層３３は開口１４を充填し、図１３に示すとおりである。

【0057】

図１３をもとに、第１初期接続層１９の上面を覆い、開口１４の外側にある第３初期接続層３３、及び第３絶縁層１８上にある第１初期接続層１９の一部を除去して、第１接続層２１１及び第３接続層２１３を形成し、図１４に示すとおりであり、即ち最終的に図１に示す半導体構造を形成してもよい。

【0058】

一実施例において、第１接続層２１１、第２接続層２１２及び第３接続層２１３は順次、基体１３内に形成され、第１接続層２１１、第２接続層２１２及び第３接続層２１３は、基体１３に垂直な方向での投影が重なり、即ち図３及び図４に示す構造が形成される。

【0059】

具体的には、図１０をもとに、第１初期接続層１９の一部を除去し、即ち開孔１６の上方を露出させて、第１接続層２１１を形成し、図１５に示すとおりである。

【0060】

図１５をもとに、第３絶縁層１８を第２初期接続層３２で覆い、第２初期接続層３２は開孔１６を充填し、図１６に示すとおりである。

【0061】

図１６をもとに、第２初期接続層３２の一部を除去し、即ち開孔１６の上方を露出させて、第２接続層２１２を形成し、図１７に示すとおりである。

【0062】

図１７をもとに、第３絶縁層１８を第３初期接続層３３で覆い、第３初期接続層３３は開孔１６を充填し、図１８に示すとおりである。

【0063】

図１８をもとに、第３初期接続層３３の一部を除去し、即ち第３初期接続層３３の上面が第３絶縁層１８の上面と面一になるようにして、第３接続層２１３を形成し、図１９に示すとおりであり、即ち最終的に図３に示す半導体構造を形成してもよい。

【0064】

説明すべきは、第１絶縁層１５、第２絶縁層１７及び第３絶縁層１８が二酸化ケイ素（ＳｉＯ_２）、オキシ炭化ケイ素（ＳｉＯＣ）、窒化ケイ素（ＳｉＮ）、炭窒化ケイ素（ＳｉＣＮ）等の関連する集積回路絶縁材料を含んでもよい。

【0065】

説明すべきは、第１絶縁層１５、第２絶縁層１７、第３絶縁層１８、第２初期接続層３２および第３初期接続層３３の形成プロセスは、物理蒸着（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＰＶＤと略称）プロセス、化学蒸着（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤと略称）プロセス、原子層堆積（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ：ＡＬＤと略称）プロセス、原位置水蒸気生成（Ｉｎ－Ｓｉｔｕ Ｓｔｅａｍ Ｇｅｎｅｒａｔｉｏｎ：ＩＳＳＧと略称）プロセス及び誘電層スピン塗布（ｓｐｉｎ ｏｎ ｄｉｅｌｅｃｔｒｉｃ：ＳＯＤと略称）プロセス等から選択されてもよく、ここでは限定しない。

【0066】

開口１４及び開孔１６の形成プロセスはフォトリソグラフィ及びエッチング等を含む。各コーティングが形成された後に、研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰと略称）プロセスと組み合わせて処理して、コーティングの平坦性を確保してもよい。第１初期接続層１９の形成は、めっき又はスパッタリング等のプロセスを採用してもよく、ここでは限定しない。

【0067】

一実施例において、半導体構造は上述した半導体構造の作製方法によって形成されてもよい。半導体構造の作製方法は、第２導電層３０等を形成するステップをさらに含んでもよく、ここでは限定しない。シリコン基板１１及び上述した各絶縁層はいずれもベース１０の一部であり、即ち基体１３はベース１０の一部に属する。第１絶縁層１５、第２絶縁層１７及び第３絶縁層１８はいずれも絶縁層１２の一部に属する。

【0068】

本開示の他の実施形態は、本明細書の考察と本明細書での発明の実施により、当業者には自明であろう。本開示は本発明のあらゆる変形、用途又は適応的な変化を包含することを意図し、これらの変形、用途又は適応的な変化は、本開示の一般原理に従い本開示に掲示されていない当技術分野での技術常識又は慣用されている技術手段を含む。明細書及び例示的な実施形態は単に例示的なものとみなされ、本開示の真の範囲及び趣旨は請求項によって示される。

【0069】

本開示は以上で説明され且つ図面に示された精確な構造に限定されるものでなく、その範囲を逸脱しない限り様々な修正や変更を加えることができるのを理解すべきである。本開示の範囲は添付される請求項のみによって規定される。

【符号の説明】

【0070】

１０：ベース
１１：シリコン基板
１１１：機能層
１２：絶縁層
１３：基体
１４：開口
１５：第１絶縁層
１６：開孔
１７：第２絶縁層
１８：第３絶縁層
１９：第１初期接続層
２０：導電部
２１：連通部
２１１：第１接続層
２１２：第２接続層
２１３：第３接続層
２２：第１導電層
３０：第２導電層
３１：接続柱
３２：第２初期接続層
３３：第３初期接続層

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】