▶ チャンシン メモリー テクノロジーズ インコーポレイテッドの特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-11-17
(45)【発行日】2023-11-28
(54)【発明の名称】データサンプリング回路、データサンプリング装置
(51)【国際特許分類】
H04L 25/03 20060101AFI20231120BHJP
G11C 7/10 20060101ALI20231120BHJP
【ＦＩ】
H04L25/03 C
G11C7/10 505
G11C7/10 460
【請求項の数】
15
(21)【出願番号】P 2022539752
(86)(22)【出願日】2020-07-21
(65)【公表番号】
(43)【公表日】2023-03-03
(86)【国際出願番号】 CN2020103356
(87)【国際公開番号】W WO2021143087
(87)【国際公開日】2021-07-22
【審査請求日】2022-06-28
(31)【優先権主張番号】202010037846.8
(32)【優先日】2020-01-14
(33)【優先権主張国・地域又は機関】CN
(31)【優先権主張番号】202020081575.1
(32)【優先日】2020-01-14
(33)【優先権主張国・地域又は機関】CN
(73)【特許権者】
【識別番号】522246670
【氏名又は名称】チャンシン メモリー テクノロジーズ インコーポレイテッド
【氏名又は名称原語表記】ＣＨＡＮＧＸＩＮ ＭＥＭＯＲＹ ＴＥＣＨＮＯＬＯＧＩＥＳ，ＩＮＣ．
(74)【代理人】
【識別番号】100205659
【弁理士】
【氏名又は名称】齋藤 拓也
(74)【代理人】
【識別番号】100185269
【弁理士】
【氏名又は名称】小菅 一弘
(72)【発明者】
【氏名】フー ジャンフェイ
【審査官】川口 貴裕
(56)【参考文献】
【文献】特開２０１９－１０２１１９（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１８／０３５１７６９（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１２／００６３２４２（ＵＳ，Ａ１）
【文献】特表２０１３－５１１８９４（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０４Ｌ ２５／０３
Ｇ１１Ｃ ７／１０
(57)【特許請求の範囲】
【請求項1】
データサンプリング回路であって、データ信号端、基準信号端、第１ノード、第２ノードに接続され、前記データ信号端及び前記基準信号端の信号に応答して、前記第１ノード及び前記第２ノードに作用するように構成される第１サンプリングモジュールと、
前記第１ノード、第２ノード、第３ノード、第４ノードに接続され、前記第１ノード及び前記第２ノードの信号に応答して、第３ノード及び第４ノードに作用するように構成される第２サンプリングモジュールと、
前記第３ノード、前記第４ノード、第１出力端、第２出力端に接続され、前記第３ノード、第４ノードの信号に基づいて、前記第１出力端へハイレベル信号を入力し、前記第２出力端へローレベル信号を入力すること、又は前記第１出力端へローレベル信号を入力し、前記第２出力端へハイレベル信号を入力することを行うように構成されるラッチングモジュールと、
前記第２サンプリングモジュールに並列に接続され、符号間干渉を低減するように構成される判定帰還等化モジュールと、を含み、
前記判定帰還等化モジュールは、前記第３ノード、前記第４ノード、第１制御信号端、第２制御信号端に接続され、前記第１制御信号端と前記第２制御信号端からの信号に応答して、前記第３ノード及び前記第４ノードに作用するようにさらに構成される、
データサンプリング回路。
【請求項2】
前記データサンプリング回路は、前記第２サンプリングモジュールに並列に接続され、前記第２サンプリングモジュールのオフセット電圧を補償するように構成されるオフセット補償モジュールを更に含む
請求項１に記載のデータサンプリング回路。
【請求項3】
前記第１サンプリングモジュールは更に第１クロック信号端に接続され、前記第１クロック信号端の信号に応答して、サンプリング動作を起動するように構成され、前記データサンプリング回路は、
第１クロック信号端、第２クロック信号端、第１ノード、第２ノード、第３ノード、第４ノード、第１出力端及び第２出力端に接続され、前記第１クロック信号端の信号に応答して、前記第１ノードと第２ノードをリセットし、前記第２クロック信号端の信号に応答して、前記第３ノード、第４ノード、第１出力端及び第２出力端をリセットするように構成されるリセットモジュールを更に含む
請求項１に記載のデータサンプリング回路。
【請求項4】
前記第１サンプリングモジュールは、第１端がハイレベル信号端に接続され、制御端が第１クロック信号端に接続され、第２端が第５ノードに接続される第１Ｐ型トランジスタと、
第１端が前記第１Ｐ型トランジスタの第２端に接続され、制御端がデータ信号端に接続され、第２端が前記第２ノードに接続される第２Ｐ型トランジスタと、
第１端が前記第１Ｐ型トランジスタの第２端に接続され、制御端が前記基準信号端に接続され、第２端が前記第１ノードに接続される第３Ｐ型トランジスタと、を含む
請求項１に記載のデータサンプリング回路。
【請求項5】
前記第２サンプリングモジュールは、第１端がローレベル信号端に接続され、制御端が前記第２ノードに接続され、第２端が前記第３ノードに接続される第４Ｎ型トランジスタと、
第１端が前記ローレベル信号端に接続され、制御端が前記第１ノードに接続され、第２端が前記第４ノードに接続される第５Ｎ型トランジスタと、を含む
請求項２に記載のデータサンプリング回路。
【請求項6】
前記ラッチングモジュールは、第１端がハイレベル信号端に接続され、制御端が前記第２出力端に接続され、第２端が前記第１出力端に接続される第６Ｐ型トランジスタと、
第１端が前記第３ノードに接続され、第２端が前記第１出力端に接続され、制御端が前記第２出力端に接続される第７Ｎ型トランジスタと、
第１端が前記ハイレベル信号端に接続され、制御端が前記第１出力端に接続され、第２端が前記第２出力端に接続される第８Ｐ型トランジスタと、
第１端が前記第４ノードに接続され、第２端が前記第２出力端に接続され、制御端が前記第１出力端に接続される第９Ｎ型トランジスタと、を含む
請求項１に記載のデータサンプリング回路。
【請求項7】
前記判定帰還等化モジュールは、前記第４Ｎ型トランジスタのソース端とドレイン端との間に並列に接続され、前記第４Ｎ型トランジスタのパラメータを補償するように構成される第１判定帰還等化モジュールと、
前記第５Ｎ型トランジスタのソース端とドレイン端との間に並列に接続され、前記第５Ｎ型トランジスタのパラメータを補償するように構成される第２判定帰還等化モジュールと、を含み、
前記第１判定帰還等化モジュールと第２判定帰還等化モジュールが２つの逆方向信号に制御されて択一的に駆動され、
前記第１判定帰還等化モジュールは、複数の第１０Ｎ型トランジスタと、前記第１０Ｎ型トランジスタに一対一で対応して設置される複数の第１１トランジスタと、前記第１１トランジスタに一対一で対応して設置される複数の第１２Ｎ型トランジスタと、を含み、
前記第１０Ｎ型トランジスタの第１端が前記第３ノードに接続され、制御端が前記第２ノードに接続され、
前記第１１トランジスタは、第１端が前記第１０Ｎ型トランジスタの第２端に接続され、制御端がそれぞれ異なる制御信号端に接続され、
前記第１２Ｎ型トランジスタは、第１端が前記第１１トランジスタの第２端に接続され、制御端が前記第１制御信号端に接続され、第２端が前記ローレベル信号端に接続される
請求項５に記載のデータサンプリング回路。
【請求項8】
前記第２判定帰還等化モジュールは、複数の第１３Ｎ型トランジスタと、前記第１３Ｎ型トランジスタに一対一で対応して設置される複数の第１４トランジスタと、前記第１４トランジスタに一対一で対応して設置される複数の第１５Ｎ型トランジスタと、を含み、前記第１３Ｎ型トランジスタは、第１端が前記第４ノードに接続され、制御端が前記第１ノードに接続され、
前記第１４トランジスタは、第１端が前記第１３Ｎ型トランジスタの第２端に接続され、制御端がそれぞれ異なる制御信号端に接続され、
前記第１５Ｎ型トランジスタは、第１端が前記第１４トランジスタの第２端に接続され、制御端が前記第２制御信号端に接続され、第２端が前記ローレベル信号端に接続され、
前記第１制御信号端と前記第２制御信号端における信号が逆方向であり、
前記第１３Ｎ型トランジスタ、前記第１４トランジスタ、前記第１５Ｎ型トランジスタがそれぞれ２つである
請求項７に記載のデータサンプリング回路。
【請求項9】
前記第１０Ｎ型トランジスタ、前記第１１トランジスタ、前記第１２Ｎ型トランジスタがそれぞれ２つである請求項７に記載のデータサンプリング回路。
【請求項10】
前記オフセット補償モジュールは、前記第４Ｎ型トランジスタのソース端とドレイン端との間に並列に接続され、前記第４Ｎ型トランジスタのパラメータを補償するように構成される第１オフセット補償モジュールと、
前記第５Ｎ型トランジスタのソース端とドレイン端との間に並列に接続され、前記第５Ｎ型トランジスタのパラメータを補償するように構成される第２オフセット補償モジュールと、を含む
請求項５に記載のデータサンプリング回路。
【請求項11】
前記第１オフセット補償モジュールは、複数の第１６トランジスタと、前記第１６トランジスタに一対一で対応して設置される複数の第１コンデンサと、を含み、前記第１６トランジスタは、第１端が前記ローレベル信号端に接続され、制御端がそれぞれ異なる制御信号端に接続され、
前記第１コンデンサは、前記第１６トランジスタの第２端と前記第３ノードとの間に接続され、
前記第２オフセット補償モジュールは、複数の第１７トランジスタと、前記第１７トランジスタに一対一で対応して設置される複数の第２コンデンサと、を含み、
前記第１７トランジスタは、第１端が前記ローレベル信号端に接続され、制御端がそれぞれ異なる制御信号端に接続され、
前記第２コンデンサは、前記第１７トランジスタの第２端と前記第４ノードとの間に接続される
請求項１０に記載のデータサンプリング回路。
【請求項12】
前記リセットモジュールは、第１端がローレベル信号端に接続され、第２端が前記第２ノードに接続され、制御端が前記第１クロック信号端に接続される第１８Ｎ型トランジスタと、
第１端が前記ローレベル信号端に接続され、第２端が前記第１ノードに接続され、制御端が前記第１クロック信号端に接続される第１９Ｎ型トランジスタと、
第１端がハイレベル信号端に接続され、第２端が前記第３ノードに接続され、制御端が前記第２クロック信号端に接続される第２０Ｐ型トランジスタと、
第１端が前記ハイレベル信号端に接続され、第２端が前記第１出力端に接続され、制御端が前記第２クロック信号端に接続される第２１Ｐ型トランジスタと、
第１端が前記ハイレベル信号端に接続され、第２端が前記第２出力端に接続され、制御端が前記第２クロック信号端に接続される第２２Ｐ型トランジスタと、
第１端が前記ハイレベル信号端に接続され、第２端が前記第４ノードに接続され、制御端が前記第２クロック信号端に接続される第２３Ｐ型トランジスタと、を含む
請求項３に記載のデータサンプリング回路。
【請求項13】
データサンプリング装置であって、複数のカスケード接続される請求項１－１２のいずれか一項に記載のデータサンプリング回路を含み、上の階層の前記データサンプリング回路の第１出力端が隣接する下の階層のデータサンプリング回路の第１制御端に接続され、上の階層の前記データサンプリング回路の第２出力端が隣接する下の階層のデータサンプリング回路の第２制御端に接続され、
最後の階層の前記データサンプリング回路の第１出力端が１番目の階層のデータサンプリング回路の第１制御端に接続され、最後の階層の前記データサンプリング回路の第２出力端が１番目の階層のデータサンプリング回路の第２制御端に接続される、データサンプリング装置。
【請求項14】
前記データサンプリング装置は、複数のラッチを更に含み、前記ラッチは、前記データサンプリング回路に一対一で対応して設置され、前記データサンプリング回路の第１出力端のデータを第３出力端にロックし、前記データサンプリング回路の第２出力端のデータを第４出力端にロックするように構成され、前記ラッチは、
第１端がハイレベル信号端に接続され、第２端が前記第３出力端に接続され、制御端が前記データサンプリング回路の第１出力端に接続される第２４Ｐ型トランジスタと、
第１端がハイレベル信号端に接続され、第２端が前記第３出力端に接続され、制御端が前記第４出力端に接続される第２５Ｐ型トランジスタと、
第１端がハイレベル信号端に接続され、第２端が第４出力端に接続され、制御端が第３出力端に接続される第２６Ｐ型トランジスタと、
第１端がハイレベル信号端に接続され、第２端が第４出力端に接続され、制御端が前記データサンプリング回路の第２出力端に接続される第２７Ｐ型トランジスタと、
第１端がローレベル信号端に接続され、第２端が第３出力端に接続され、制御端が前記データサンプリング回路の第１出力端に接続される第２８Ｎ型トランジスタと、
第１端がローレベル信号端に接続され、第２端が第３出力端に接続され、制御端が第４出力端に接続される第２９Ｎ型トランジスタと、
第１端がローレベル信号端に接続され、第２端が第４出力端に接続され、制御端が第３出力端に接続される第３０Ｎ型トランジスタと、
第１端がローレベル信号端に接続され、第２端が第４出力端に接続され、制御端が前記データサンプリング回路の第２出力端に接続される第３１Ｎ型トランジスタと、を含む
請求項１３に記載のデータサンプリング装置。
【請求項15】
前記データサンプリング装置は４つのデータサンプリング回路を含み、前記データサンプリング装置は、４つのデータサンプリング回路の第１クロック信号端にクロックサンプリング信号を提供するように構成されるクロック回路を更に含み、隣接するデータサンプリング回路の第１クロック信号端におけるクロックサンプリング信号の位相差が９０度であり、第１クロック信号端におけるクロックサンプリング信号の周期がデータ信号端における信号周期の２倍である
請求項１４に記載のデータサンプリング装置。
【発明の詳細な説明】
【技術分野】
【0001】
（関連出願の相互参照）
本開示は、２０２０年１月１４日に提出された、出願番号が２０２０１００３７８４６．８、２０２０２００８１５７５．１であり、発明の名称がいずれも「データサンプリング回路、データサンプリング装置」である中国特許出願の優先権を主張し、この中国特許出願の全ての内容は参照によって本開示に組み込まれる。
本開示は、２０２０年１月１４日に提出された、出願番号が２０２０１００３７８４６．８、２０２０２００８１５７５．１であり、発明の名称がいずれも「データサンプリング回路、データサンプリング装置」である中国特許出願の優先権を主張し、この中国特許出願の全ての内容は参照によって本開示に組み込まれる。
【0002】
本開示は、ストレージ技術の分野に関し、特に、データサンプリング回路、データサンプリング装置に関するものである。
【背景技術】
【0003】
ＬＰＤＤＲ（Ｌｏｗ Ｐｏｗｅｒ Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ：低電力ダブルデータレート）においては、信号伝送速度がますます速くなるのに伴い、チャンネル損失が信号品質に与える影響が大きくなってきており、符号間干渉を引き起す場合がある。
【0004】
関連技術において、受信端（ＲＸ）で等化回路（Ｅｑｕａｌｉｚｅｒ）を用いてチャンネルを補償することが一般であり、等化回路としてはＣＴＬＥ（Ｃｏｎｔｉｎｕｏｕｓ Ｔｉｍｅ Ｌｉｎｅａｒ Ｅｑｕａｌｉｚｅｒ：連続時間線形等化回路）又はＤＦＥ（Ｄｅｃｉｓｉｏｎ Ｆｅｅｄｂａｃｋ Ｅｑｕａｌｉｚｅｒ：判定帰還型等化回路）を選択することができる。
【0005】
しかしながら、等化回路を単独して設置すれば、ＬＰＤＤＲの電力消費が増加して、ＬＰＤＤＲが低電力消費の要求を満たすことができなくなってしまう。
【0006】
説明すべきこととして、上記背景技術部分で開示された情報が、本開示の背景に対する理解を強化するためのものに過ぎないので、当業者にとって既知である従来技術の情報を含んでもよい。
【発明の概要】
【0007】
本開示の一様態によれば、第１サンプリングモジュール、第２サンプリングモジュール、ラッチングモジュール、判定帰還等化モジュールを含むデータサンプリング回路を提供する。第１サンプリングモジュールは、データ信号端、基準信号端、第１ノード、第２ノードに接続され、前記データ信号端及び前記基準信号端の信号に応答して、前記第１ノード及び前記第２ノードに作用するように構成される。第２サンプリングモジュールは、前記第１ノード、第２ノード、第３ノード、第４ノードに接続され、前記第１ノード及び前記第２ノードの信号に応答して、第３ノード及び第４ノードに作用するように構成される。ラッチングモジュールは、前記第３ノード、前記第４ノード、第１出力端、第２出力端に接続され、前記第３ノード、第４ノードの信号に基づいて、前記第１出力端へハイレベル信号を入力し、前記第２出力端へローレベル信号を入力すること、又は前記第１出力端へローレベル信号を入力し、前記第２出力端へハイレベル信号を入力することを行うように構成される。判定帰還等化モジュールは、前記第２サンプリングモジュールに並列に接続され、符号間干渉を低減するように構成される。
【0008】
本開示の例示的な一実施例では、前記サンプリング回路は、前記第２サンプリングモジュールに並列に接続され、前記第２サンプリングモジュールのオフセット電圧を補償するように構成されるオフセット補償モジュールを更に含む。
【0009】
本開示の例示的な一実施例では、前記第１サンプリングモジュールは、更に、第１クロック信号端に接続され、前記第１クロック信号端の信号に応答して、サンプリング動作を起動するように構成される。前記データサンプリング回路は、第１クロック信号端、第２クロック信号端、第１ノード、第２ノード、第３ノード、第４ノード、第１出力端及び第２出力端に接続され、前記第１クロック信号端の信号に応答して、前記第１ノードと第２ノードをリセットし、前記第２クロック信号端の信号に応答して、前記第３ノード、第４ノード、第１出力端及び第２出力端をリセットするように構成されるリセットモジュールを更に含む。
【0010】
本開示の例示的な一実施例では、前記第１サンプリングモジュールは、第１端がハイレベル信号端に接続され、制御端が前記第１クロック信号端に接続され、第２端が第５ノードに接続される第１Ｐ型トランジスタと、第１端が前記第１Ｐ型トランジスタの第２端に接続され、制御端がデータ信号端に接続され、第２端が前記第２ノードに接続される第２Ｐ型トランジスタと、第１端が前記第１Ｐ型トランジスタの第２端に接続され、制御端が前記基準信号端に接続され、第２端が前記第１ノードに接続される第３Ｐ型トランジスタと、を含む。
【0011】
本開示の例示的な一実施例では、前記第２サンプリングモジュールは、第１端がローレベル信号端に接続され、制御端が前記第２ノードに接続され、第２端が前記第３ノードに接続される第４Ｎ型トランジスタと、第１端が前記ローレベル信号端に接続され、制御端が前記第１ノードに接続され、第２端が前記第４ノードに接続される第５Ｎ型トランジスタと、を含む。
【0012】
本開示の例示的な一実施例では、前記ラッチングモジュールは、第１端がハイレベル信号端に接続され、制御端が前記第２出力端に接続され、第２端が前記第１出力端に接続される第６Ｐ型トランジスタと、第１端が前記第３ノードに接続され、第２端が前記第１出力端に接続され、制御端が前記第２出力端に接続される第７Ｎ型トランジスタと、第１端が前記ハイレベル信号端に接続され、制御端が前記第１出力端に接続され、第２端が前記第２出力端に接続される第８Ｐ型トランジスタと、第１端が前記第４ノードに接続され、第２端が前記第２出力端に接続され、制御端が前記第１出力端に接続される第９Ｎ型トランジスタと、を含む。
【0013】
本開示の例示的な一実施例では、前記判定帰還等化モジュールは、前記第４Ｎ型トランジスタのソース端とドレイン端との間に並列に接続され、前記第４Ｎ型トランジスタのパラメータを補償するように構成される第１判定帰還等化モジュールと、前記第５Ｎ型トランジスタのソース端とドレイン端との間に並列に接続され、前記第５Ｎ型トランジスタのパラメータを補償するように構成される第２判定帰還等化モジュールと、を含み、前記第１判定帰還等化モジュールと第２判定帰還等化モジュールが２つの逆方向信号に制御されて択一的に駆動される。
【0014】
本開示の例示的な一実施例では、前記第１判定帰還等化モジュールは、第１端が前記第３ノードに接続され、制御端が前記第２ノードに接続される複数の第１０Ｎ型トランジスタと、前記第１０Ｎ型トランジスタに一対一で対応して設置されており、第１端が前記第１０Ｎ型トランジスタの第２端に接続され、制御端がそれぞれ異なる制御信号端に接続される複数の第１１トランジスタと、前記第１１トランジスタに一対一で対応して設置されており、第１端が前記第１１トランジスタの第２端に接続され、制御端が第１制御信号端に接続され、第２端が前記ローレベル信号端に接続される複数の第１２Ｎ型トランジスタと、を含む。
【0015】
本開示の例示的な一実施例では、前記第２判定帰還等化モジュールは、第１端が前記第４ノードに接続され、制御端が前記第１ノードに接続される複数の第１３Ｎ型トランジスタと、前記第１３Ｎ型トランジスタに一対一で対応して設置されており、第１端が前記第１３Ｎ型トランジスタの第２端に接続され、制御端がそれぞれ異なる制御信号端に接続される複数の第１４トランジスタと、前記第１４トランジスタに一対一で対応して設置されており、第１端が前記第１４トランジスタの第２端に接続され、制御端が第２制御信号端に接続され、第２端が前記ローレベル信号端に接続される複数の第１５Ｎ型トランジスタと、を含み、前記第１制御信号端と前記第２制御信号端における信号が逆方向である。
【0016】
本開示の例示的な一実施例では、前記第１０Ｎ型トランジスタ、前記第１１トランジスタ、前記第１２Ｎ型トランジスタがそれぞれ２つである。
【0017】
本開示の例示的な一実施例では、前記第１３Ｎ型トランジスタ、前記第１４トランジスタ、前記第１５Ｎ型トランジスタがそれぞれ２つである。
【0018】
本開示の例示的な一実施例では、前記オフセット補償モジュールは、前記第４Ｎ型トランジスタのソース端とドレイン端との間に並列に接続され、前記第４Ｎ型トランジスタのパラメータを補償するように構成される第１オフセット補償モジュールと、前記第５Ｎ型トランジスタのソース端とドレイン端との間に並列に接続され、前記第５Ｎ型トランジスタのパラメータを補償するように構成される第２オフセット補償モジュールと、を含む。
【0019】
本開示の例示的な一実施例では、前記第１オフセット補償モジュールは、第１端が前記ローレベル信号端に接続され、制御端がそれぞれ異なる制御信号端に接続される複数の第１６トランジスタと、前記第１６トランジスタに一対一で対応して設置されており、前記第１６トランジスタの第２端と前記第３ノードとの間に接続される複数の第１コンデンサと、を含む。
【0020】
本開示の例示的な一実施例では、前記第２オフセット補償モジュールは、第１端が前記ローレベル信号端に接続され、制御端がそれぞれ異なる制御信号端に接続される複数の第１７トランジスタと、前記第１７トランジスタに一対一で対応して設置され、前記第１７トランジスタの第２端と前記第３ノードとの間に接続される複数の第２コンデンサと、を含む。
【0021】
本開示の例示的な一実施例では、前記リセットモジュールは、第１端がローレベル信号端に接続され、第２端が前記第２ノードに接続され、制御端が前記第１クロック信号端に接続される第１８Ｎ型トランジスタと、第１端が前記ローレベル信号端に接続され、第２端が前記第１ノードに接続され、制御端が前記第１クロック信号端に接続される第１９Ｎ型トランジスタと、第１端がハイレベル信号端に接続され、第２端が前記第３ノードに接続され、制御端が前記第２クロック信号端に接続される第２０Ｐ型トランジスタと、第１端が前記ハイレベル信号端に接続され、第２端が前記第１出力端に接続され、制御端が前記第２クロック信号端に接続される第２１Ｐ型トランジスタと、第１端が前記ハイレベル信号端に接続され、第２端が前記第２出力端に接続され、制御端が前記第２クロック信号端に接続される第２２Ｐ型トランジスタと、第１端が前記ハイレベル信号端に接続され、第２端が前記第４ノードに接続され、制御端が前記第２クロック信号端に接続される第２３Ｐ型トランジスタと、を含む。
【0022】
本開示の一様態によれば、カスケード接続されている上記のデータサンプリング回路を複数含み、上の階層の前記データサンプリング回路の第１出力端が隣接する下の階層のデータサンプリング回路の第１制御端に接続され、上の階層の前記データサンプリング回路の第２出力端が隣接する下の階層のデータサンプリング回路の第２制御端に接続され、最後の階層の前記データサンプリング回路の第１出力端が１番目の階層のデータサンプリング回路の第１制御端に接続され、最後の階層の前記データサンプリング回路の第２出力端が１番目の階層のデータサンプリング回路の第２制御端に接続されるデータサンプリング装置を提供する。
【0023】
本開示の例示的な一実施例では、前記データサンプリング回路に一対一で対応して設置されており、前記データサンプリング回路の第１出力端のデータを第３出力端にロックし、前記データサンプリング回路の第２出力端のデータを第４出力端にロックするように構成される複数のラッチを更に含む。
【0024】
本開示の例示的な一実施例では、前記ラッチは、第１端がハイレベル信号端に接続され、第２端が前記第３出力端に接続され、制御端が前記データサンプリング回路の第１出力端に接続される第２４Ｐ型トランジスタと、第１端がハイレベル信号端に接続され、第２端が前記第３出力端に接続され、制御端が前記第４出力端に接続される第２５Ｐ型トランジスタと、第１端がハイレベル信号端に接続され、第２端が第４出力端に接続され、制御端が第３出力端に接続される第２６Ｐ型トランジスタと、第１端がハイレベル信号端に接続され、第２端が第４出力端に接続され、制御端が前記データサンプリング回路の第２出力端に接続される第２７Ｐ型トランジスタと、第１端がローレベル信号端に接続され、第２端が第３出力端に接続され、制御端が前記データサンプリング回路の第１出力端に接続される第２８Ｎ型トランジスタと、第１端がローレベル信号端に接続され、第２端が第３出力端に接続され、制御端が第４出力端に接続される第２９Ｎ型トランジスタと、第１端がローレベル信号端に接続され、第２端が第４出力端に接続され、制御端が第３出力端に接続される第３０Ｎ型トランジスタと、第１端がローレベル信号端に接続され、第２端が第４出力端に接続され、制御端が前記データサンプリング回路の第２出力端に接続される第３１Ｎ型トランジスタと、を含む。
【0025】
本開示の例示的な一実施例では、前記データサンプリング装置は、４つのデータサンプリング回路を含み、４つのデータサンプリング回路の第１クロック信号端にクロックサンプリング信号を提供するように構成されるクロック回路を更に含み、隣接するデータサンプリング回路の第１クロック信号端における信号の位相差が９０度であり、第１クロック信号端における信号の周期がデータ信号端における信号周期の２倍である。
【0026】
以上の一般説明と以下の詳細説明は解釈するための例示的なものに過ぎず、本開示を制限しない。
【図面の簡単な説明】
【0027】
【図1】本開示のデータサンプリング回路の一例示的実施例の構成模式図である。
【図2】本開示のデータサンプリング回路の別の例示的実施例の構成模式図である。
【図3】本開示のデータサンプリング回路の別の例示的実施例の構成模式図である。
【図4】本開示のデータサンプリング回路の一例示的実施例における第１オフセット補償モジュールの構成模式図である。
【図5】本開示のデータサンプリング回路の一例示的実施例における第２オフセット補償モジュールの構成模式図である。
【図6】本開示のデータサンプリング装置の一例示的実施例の構成模式図である。
【図7】本開示のデータサンプリング装置の一例示的実施例におけるクロックサンプリング信号のシーケンス図である。
【図8】本開示のデータサンプリング装置の一例示的実施例におけるラッチの構成模式図である。
【発明を実施するための形態】
【0028】
これらの図面は明細書に組み込まれて明細書の一部を構成し、本開示に合致する実施例を示し、明細書と共に本開示の原理を説明するために用いられる。上記の図面が本開示の一部の実施例であり、当業者であれば、創造的労動を行わずにこれらの図面に基づいて他の図面を得るのができることはいうまでもない。
【0029】
以下において、図面を参照しながら例示的な実施例をより全面的に説明する。しかしながら、例示的な実施例は多種の形式で実施可能であり、ここで説明された例に限定されると理解してはならない。これらの実施例を提供することで、本開示を全面的且つ完全にさせ、そして例示的な実施例の構想を全面的に当業者に伝える。図において同じ図面符号が同じ又は類似的な構造を示しており、それらについての詳細な説明を省略する。
【0030】
本明細書においては、例えば「上」、「下」のような相対的な用語を用いて、図示される１つのコンポーネントの別のコンポーネントに対する相対的関係を説明するが、これらの技術用語、例えば図面に記載の例示的な方向は、説明を容易にするために本明細書に用いられる。図示の装置を反転させてその上下を逆にすれば、「上」にあると記述されたコンポーネントが「下」にあるコンポーネントになることは理解可能である。「高」、「低」、「頂」、「底」、「左」、「右」等のような他の相対的用語も類似的な意味を有するものとする。ある構造が他の構造の「上」にある時に、ある構造が他の構造の上に一体形成されていることを指すか、ある構造が「直接的」に他の構造の上に設置されていることを指すか、ある構造が別の構造によって「間接的」に他の構造の上に設置されていることを指す場合がある。
【0031】
用語の「１つ」、「１」、「前記」は１つ又は複数の要素／構成区別／等が存在することを示すためのものであり、用語の「含む」と「有する」は非包括的に含むことを意味し、且つ挙げられた要素／構成区別／等以外に別の要素／構成区別／等が存在してもよいことを指す。
【0032】
本例示的実施例は、まず、データサンプリング回路を提供し、本開示のデータサンプリング回路の一例示的実施例の構成模式図である図１に示すように、このデータサンプリング回路は、第１サンプリングモジュール１、第２サンプリングモジュール２、ラッチングモジュール３、判定帰還等化モジュール４を含む。第１サンプリングモジュール１は、データ信号端ＤＱ、基準信号端Ｖｒｅｆ、第１ノードＮ１、第２ノードＮ２に接続され、前記データ信号端ＤＱ及び前記基準信号端Ｖｒｅｆの信号に応答して、前記第１ノードＮ１及び前記第２ノードＮ２に作用するように構成される。第２サンプリングモジュール２は、前記第１ノードＮ１、第２ノードＮ２、第３ノードＮ３、第４ノードＮ４に接続され、前記第１ノードＮ１及び前記第２ノードＮ２の信号に応答して、第３ノードＮ３及び第４ノードＮ４に作用するように構成される。ラッチングモジュール３は、前記第３ノードＮ３、前記第４ノードＮ４、第１出力端ＯＵＴ１、第２出力端ＯＵＴ２に接続され、前記第３ノードＮ３、第４ノードＮ４の信号に基づいて、前記第１出力端ＯＵＴ１へハイレベル信号を入力し、前記第２出力端ＯＵＴ２へローレベル信号を入力し、又は前記第１出力端ＯＵＴ１へローレベル信号を入力し、前記第２出力端ＯＵＴ２へハイレベル信号を入力するように構成される。判定帰還等化モジュール４は、前記第２サンプリングモジュールに並列に接続され、前記データ信号端ＤＱの信号を同等に調整することによって符号間干渉を低減するように構成される。
【0033】
一様態において、本開示は、判定帰還等化モジュールをデータサンプリング回路に集成し、判定帰還等化モジュールによって第２サンプリングモジュール内のトランジスタのパラメータを調節することは、データ信号端の信号を調節することに同等であり、それによって、複数のデータサンプリング回路出力端信号間の符号間干渉を低減する。関連技術に比べ、本開示内の判定帰還等化モジュールは簡単な回路構成によって符号間干渉を低減することができ、記憶装置の電力消費を低下させる。別の様態において、本開示のデータサンプリング回路は、２段サンプリングモジュール、即ち第１サンプリングモジュールと第２サンプリングモジュールを採用して、第１出力端、第２出力端によるデータ信号端、基準信号端へのフィードバックノイズを低下させることができる。さらに別の様態において、本開示は判定帰還等化モジュールを並列接続で第２サンプリングモジュールに設置して、判定帰還等化モジュールによるデータサンプリング回路のサンプリング速度への影響をできる限り低減させることができる。
【0034】
本例示的実施例では、図２には本開示のデータサンプリング回路の別の例示的実施例の構成模式図が示されている。前記データサンプリング回路は、前記第２サンプリングモジュール２に並列に接続され、第２サンプリングモジュール２内のトランジスタのパラメータを補償することによって、前記第２サンプリングモジュール２のオフセット電圧を補償するためのオフセット補償モジュール５を更に含んでもよい。
【0035】
本例示的実施例では、図２に示すように、前記第１サンプリングモジュールは、更に第１クロック信号端ＣＬＫ１に接続され、前記第１クロック信号端ＣＬＫ１の信号に応答して、サンプリング動作を起動するように構成されてもよい。前記データサンプリング回路は、第１クロック信号端ＣＬＫ１、第２クロック信号端ＣＬＫ２、第１ノードＮ１、第２ノードＮ２、第３ノードＮ３、第４ノードＮ４、第１出力端ＯＵＴ１及び第２出力端ＯＵＴ２に接続され、前記第１クロック信号端ＣＬＫ１の信号に応答して、前記第１ノードＮ１と第２ノードＮ２をリセットし、前記第２クロック信号端ＣＬＫ２の信号に応答して、前記第３ノードＮ３、第４ノードＮ４、第１出力端ＯＵＴ１及び第２出力端ＯＵＴ２をリセットするように構成されるリセットモジュール６を更に含んでもよい。
【0036】
本例示的実施例では、図３には本開示のデータサンプリング回路の別の例示的実施例の構成模式図が示されている。前記第１サンプリングモジュールは、第１端がハイレベル信号端ＶＤＤに接続され、制御端が前記第１クロック信号端ＣＬＫ１に接続され、第２端が第５ノードＮ５に接続される第１Ｐ型トランジスタＴ１と、第１端が前記第１Ｐ型トランジスタＴ１の第２端に接続され、制御端がデータ信号端ＤＱに接続され、第２端が前記第２ノードＮ２に接続される第２Ｐ型トランジスタＴ２と、第１端が前記第１Ｐ型トランジスタＴ１の第２端に接続され、制御端が前記基準信号端Ｖｒｅｆに接続され、第２端が前記第１ノードＮ１に接続される第３Ｐ型トランジスタＴ３と、を含んでもよい。
【0037】
本例示的実施例では、図３に示すように、前記第２サンプリングモジュール２は、第１端がローレベル信号端ＶＳＳに接続され、制御端が前記第２ノードＮ２に接続され、第２端が前記第３ノードＮ３に接続される第４Ｎ型トランジスタＴ４と、第１端が前記ローレベル信号端ＶＳＳに接続され、制御端が前記第１ノードＮ１に接続され、第２端が前記第４ノードＮ４に接続される第５Ｎ型トランジスタＴ５と、を含んでもよい。
【0038】
本例示的実施例では、図３に示すように、前記ラッチングモジュール３は、第１端がハイレベル信号端ＶＤＤに接続され、制御端が前記第２出力端ＯＵＴ２に接続され、第２端が前記第１出力端ＯＵＴ１に接続される第６Ｐ型トランジスタＴ６と、第１端が前記第３ノードＮ３に接続され、第２端が前記第１出力端ＯＵＴ１に接続され、制御端が前記第２出力端ＯＵＴ２に接続される第７Ｎ型トランジスタＴ７と、第１端が前記ハイレベル信号端ＶＤＤに接続され、制御端が前記第１出力端ＯＵＴ１に接続され、第２端が前記第２出力端ＯＵＴ２に接続される第８Ｐ型トランジスタＴ８と、第１端が前記第４ノードＮ４に接続され、第２端が前記第２出力端ＯＵＴ２に接続され、制御端が前記第１出力端ＯＵＴ１に接続される第９Ｎ型トランジスタＴ９と、を含んでもよい。
【0039】
本例示的実施例では、図３に示すように、前記判定帰還等化モジュール４は、第１判定帰還等化モジュール４１と第２判定帰還等化モジュール４２を含んでもよい。第１判定帰還等化モジュール４１は、前記第４Ｎ型トランジスタＴ４のソース端とドレイン端との間に並列に接続され、前記第４Ｎ型トランジスタＴ４のパラメータを補償するように構成される。第２判定帰還等化モジュール４２は、前記第５Ｎ型トランジスタＴ５のソース端とドレイン端との間に並列に接続され、前記第５Ｎ型トランジスタＴ５のパラメータを補償するように構成される。前記第１判定帰還等化モジュール４１と第２判定帰還等化モジュール４２が２つの逆方向信号に制御されて択一的に駆動される。
【0040】
本例示的実施例では、図３に示すように、前記第１判定帰還等化モジュール４１は、２つの第１０Ｎ型トランジスタＴ１０１、Ｔ１０２、２つの第１１トランジスタＴ１１１、Ｔ１１２、２つの第１２Ｎ型トランジスタＴ１２１、Ｔ１２２を含んでもよい。２つの第１０Ｎ型トランジスタＴ１０１、Ｔ１０２は、第１端が前記第３ノードＮ３に接続され、制御端が前記第２ノードＮ２に接続される。第１１トランジスタＴ１１１は前記第１０Ｎ型トランジスタＴ１０１に対応して設置され、第１１トランジスタＴ１１２は前記第１０Ｎ型トランジスタＴ１０２に対応して設置され、前記第１１トランジスタＴ１１１は、第１端が前記第１０Ｎ型トランジスタＴ１０１の第２端に接続され、制御端が制御信号端Ｓ１に接続され、第１１トランジスタＴ１１２は、第１端が前記第１０Ｎ型トランジスタＴ１０２の第２端に接続され、制御端が制御信号端Ｓ２に接続される。第１２Ｎ型トランジスタＴ１２１は前記第１１トランジスタ１１１に対応して設置され、第１２Ｎ型トランジスタＴ１２２は前記第１１トランジスタ１１２に対応して設置され、第１２Ｎ型トランジスタ１２１は、第１端が前記第１１トランジスタ１１１の第２端に接続され、制御端が第１制御信号端ＣＮ１に接続され、第２端が前記ローレベル信号端ＶＳＳに接続され、第１２Ｎ型トランジスタ１２２は、第１端が前記第１１トランジスタ１１２の第２端に接続され、制御端が第１制御信号端ＣＮ１に接続され、第２端が前記ローレベル信号端ＶＳＳに接続される。
【0041】
本例示的実施例では、前記第２判定帰還等化モジュール４２は、２つの第１３Ｎ型トランジスタＴ１３１、Ｔ１３２、２つの第１４トランジスタＴ１４１、Ｔ１４２、２つの第１５Ｎ型トランジスタＴ１５１、Ｔ１５２を含んでもよい。前記第１３Ｎ型トランジスタＴ１３１、Ｔ１３２は、第１端が前記第４ノードＮ４に接続され、制御端が前記第１ノードＮ１に接続される。第１４トランジスタＴ１４１は前記第１３Ｎ型トランジスタＴ１３１に対応して設置され、第１４トランジスタＴ１４２は前記第１３Ｎ型トランジスタＴ１３２に対応して設置され、前記第１４トランジスタＴ１４１の第１端が前記第１３Ｎ型トランジスタＴ１３１の第２端に接続され、制御端が制御信号端Ｓ３に接続され、前記第１４トランジスタＴ１４２の第１端が前記第１３Ｎ型トランジスタＴ１３２の第２端に接続され、制御端が制御信号端Ｓ４に接続される。第１５Ｎ型トランジスタＴ１５１は前記第１４トランジスタＴ１４１に対応して設置され、第１５Ｎ型トランジスタＴ１５２は前記第１４トランジスタＴ１４２に対応して設置され、前記第１５Ｎ型トランジスタＴ１５１の第１端が前記第１４トランジスタＴ１４１の第２端に接続され、制御端が第２制御信号端ＣＮ２に接続され、第２端が前記ローレベル信号端ＶＳＳに接続され、前記第１５Ｎ型トランジスタＴ１５２の第１端が前記第１４トランジスタＴ１４２の第２端に接続され、制御端が第２制御信号端ＣＮ２に接続され、第２端が前記ローレベル信号端ＶＳＳに接続される。前記第１制御信号端と前記第２制御信号端における信号が逆方向であり、即ち、第１制御信号端と前記第２制御信号端における信号は一方がハイレベルであり、他方がローレベルである。
【0042】
本例示的実施例では、制御信号端Ｓ１、Ｓ２、第１制御信号端ＣＮ１の信号によって第１０Ｎ型トランジスタＴ１０１、Ｔ１０２を選択的に第４Ｎ型トランジスタＴ４の両側に並列に接続して、第４Ｎ型トランジスタＴ４の異なるモードのパラメータ調節を実現することができる。同様に、制御信号端Ｓ３、Ｓ４、第２制御信号端ＣＮ２の信号によって第１３Ｎ型トランジスタＴ１３１、Ｔ１３２を選択的に第５Ｎ型トランジスタＴ５の両側に並列に接続して、第５Ｎ型トランジスタＴ５の異なるモードのパラメータ調節を実現することができる。ここで、トランジスタＴ１０１とトランジスタＴ１０２による第４Ｎ型トランジスタＴ４のパラメータ調節量は同じであっても、異なってもよい。ここで、トランジスタＴ１３１とトランジスタＴ１３２による第５Ｎ型トランジスタＴ５のパラメータ調節量は同じであっても、異なってもよい。
【0043】
理解すべきこととして、他の例示的実施例では、第１０Ｎ型トランジスタの個数が他の数量であってもよく、対応的に、第１１トランジスタ、第１２Ｎ型トランジスタが同じ個数である。第１３Ｎ型トランジスタの個数が他の数量であってもよく、対応的に、第１４トランジスタ、第１５Ｎ型トランジスタが同じ個数である。
【0044】
本例示的実施例では、前記オフセット補償モジュール５は、前記第４Ｎ型トランジスタＴ４のソース端とドレイン端との間に並列に接続され、前記第４Ｎ型トランジスタＴ４のパラメータを補償するように構成される第１オフセット補償モジュール５１と、前記第５Ｎ型トランジスタＴ５のソース端とドレイン端との間に並列に接続され、前記第５Ｎ型トランジスタＴ５のパラメータを補償するように構成される第２オフセット補償モジュール５２と、を含んでもよい。第１オフセット補償モジュール５１と第２オフセット補償モジュール５２は第４Ｎ型トランジスタＴ４と第５Ｎ型トランジスタＴ５のパラメータを補償することによって、このデータサンプリング回路のオフセット電圧を調節することができる。
【0045】
本例示的実施例では、図４には本開示のデータサンプリング回路の一例示的実施例における第１オフセット補償モジュールの構成模式図が示されている。前記第１オフセット補償モジュールは、２つの第１６トランジスタＴ１６１、Ｔ１６２、２つの第１コンデンサＣ１１、Ｃ１２を含んでもよい。前記第１６トランジスタＴ１６１は、第１端が前記ローレベル信号端ＶＳＳに接続され、制御端が制御信号端Ｓ５に接続される。前記第１６トランジスタＴ１６２は、第１端が前記ローレベル信号端ＶＳＳに接続され、制御端が制御信号端Ｓ６に接続される。第１コンデンサＣ１１は前記第１６トランジスタＴ１６１に対応して設置され、第１コンデンサＣ１２は前記第１６トランジスタＴ１６２に対応して設置され、前記第１コンデンサＣ１１の前記第１６トランジスタＴ１６１の第２端と前記第３ノードＮ３との間に接続され、前記第１コンデンサＣ１２は前記第１６トランジスタＴ１６２の第２端と前記第３ノードＮ３との間に接続される。
【0046】
本例示的実施例では、図５には本開示のデータサンプリング回路の一例示的実施例における第２オフセット補償モジュールの構成模式図が示されている。前記第２オフセット補償モジュールは、２つの第１７トランジスタＴ１７１、Ｔ１７２、２つの第２コンデンサＣ２１、Ｃ２２を含んでもよい。前記第１７トランジスタＴ１７１は、第１端が前記ローレベル信号端ＶＳＳに接続され、制御端が制御信号端Ｓ７に接続される。前記第１７トランジスタＴ１７２は、第１端が前記ローレベル信号端ＶＳＳに接続され、制御端が制御信号端Ｓ８に接続される。第２コンデンサＣ２１は前記第１７トランジスタＴ１７１に対応して設置され、第２コンデンサＣ２２は前記第１７トランジスタＴ１７２に対応して設置され、前記第２コンデンサＣ２１は前記第１７トランジスタＴ１７１の第２端と前記第３ノードＮ３との間に接続され、前記第２コンデンサＣ２２は前記第１７トランジスタＴ１７２の第２端と前記第３ノードＮ３との間に接続される。
【0047】
本例示的実施例では、制御信号端Ｓ５、Ｓ６の信号によって第１コンデンサＣ１１、Ｃ１２を選択的に第４Ｎ型トランジスタＴ４の両側に並列に接続して、第４Ｎ型トランジスタＴ４の異なるモードのパラメータ調節を実現することができる。同様に、制御信号端Ｓ７、Ｓ８の信号によって第２コンデンサＣ２１、Ｃ２２を選択的に第５Ｎ型トランジスタＴ５の両側に並列に接続して、第５Ｎ型トランジスタＴ５の異なるモードのパラメータ調節を実現することができる。ここで、コンデンサＣ１１、Ｃ１２による第４Ｎ型トランジスタＴ４のパラメータ調節量は同じであっても、異なってもよい。ここで、コンデンサＣ２１、Ｃ２２による第５Ｎ型トランジスタＴ５のパラメータ調節量は同じであっても、異なってもよい。
【0048】
他の例示的実施例では、第１６トランジスタの個数が他の数量であってもよく、対応的に、第１コンデンサが同じ個数であることは理解すべきである。第１７トランジスタの個数が他の数量であってもよく、対応的に、第２コンデンサが同じ個数である。また、オフセット補償モジュールは更に、帰還等化モジュールのように、第４Ｎ型トランジスタＴ４、第５Ｎ型トランジスタＴ５にトランジスタを並列に接続することによって第４Ｎ型トランジスタＴ４、第５Ｎ型トランジスタＴ５のパラメータを調節することができる。
【0049】
本例示的実施例では、図３に示すように、前記リセットモジュールは、第１端がローレベル信号端ＶＳＳに接続され、第２端が前記第２ノードＮ２に接続され、制御端が前記第１クロック信号端ＣＬＫ１に接続される第１８Ｎ型トランジスタＴ１８と、第１端が前記ローレベル信号端ＶＳＳに接続され、第２端が前記第１ノードＮ１に接続され、制御端が前記第１クロック信号端ＣＬＫ１に接続される第１９Ｎ型トランジスタＴ１９と、第１端がハイレベル信号端ＶＤＤに接続され、第２端が前記第３ノードＮ３に接続され、制御端が前記第２クロック信号端ＣＬＫ２に接続される第２０Ｐ型トランジスタＴ２０と、第１端が前記ハイレベル信号端ＶＤＤに接続され、第２端が前記第１出力端ＯＵＴ１に接続され、制御端が前記第２クロック信号端ＣＬＫ２に接続される第２１Ｐ型トランジスタＴ２１と、第１端が前記ハイレベル信号端ＶＤＤに接続され、第２端が前記第２出力端ＯＵＴ２に接続され、制御端が前記第２クロック信号端ＣＬＫ２に接続される第２２Ｐ型トランジスタＴ２２と、第１端が前記ハイレベル信号端ＶＤＤに接続され、第２端が前記第４ノードＮ４に接続され、制御端が前記第２クロック信号端ＣＬＫ２に接続される第２３Ｐ型トランジスタＴ２３と、を含んでもよい。
【0050】
本例示的実施例におけるデータサンプリング回路の動作過程は、リセット段階、第１サンプリング段階、第２サンプリング段階及びラッチング段階といった４段階に分けられる。
【0051】
リセット段階では、第１クロック信号端ＣＬＫ１がハイレベルであり、第２クロック信号端ＣＬＫ２がローレベルであり、第１８Ｎ型トランジスタＴ１８、第１９Ｎ型トランジスタＴ１９が導通し、第１ノードＮ１、第２ノードＮ２がローレベルであり、第２０Ｐ型トランジスタＴ２０、第２１Ｐ型トランジスタＴ２１、第２２Ｐ型トランジスタＴ２２、第２３Ｐ型トランジスタＴ２３が導通し、第３ノードＮ３、第４ノードＮ４、第１出力端ＯＵＴ１、第２出力端ＯＵＴ２がハイレベルである。
【0052】
第１サンプリング段階では、第１クロック信号端ＣＬＫ１がローレベルであり、第２クロック信号端ＣＬＫ２がハイレベルであり、第１８Ｎ型トランジスタＴ１８、第１９Ｎ型トランジスタＴ１９が遮断し、第２０Ｐ型トランジスタＴ２０、第２１Ｐ型トランジスタＴ２１、第２２Ｐ型トランジスタＴ２２、第２３Ｐ型トランジスタＴ２３が遮断する。同時に、第１Ｐ型トランジスタＴ１が導通し、第２Ｐ型トランジスタＴ２がデータ信号端ＤＱの信号の作用で第２ノードを充電し、第３Ｐ型トランジスタＴ３が基準信号端Ｖｒｅｆの信号の作用で第１ノードを充電する。第４Ｎ型トランジスタＴ４又は第５Ｎ型トランジスタＴ５が最初に導通するまでこの段階が持続し、例えば、データ信号端ＤＱの電圧が基準信号端Ｖｒｅｆの電圧より小さくなると、第４Ｎ型トランジスタＴ４が最初に導通する。
【0053】
第２サンプリング段階では、データ信号端ＤＱの電圧が基準信号端Ｖｒｅｆの電圧より小さいことを例として説明し、第４Ｎ型トランジスタＴ４が最初に導通した後、第７Ｎ型トランジスタＴ７が最初に導通するまで第３ノードを放電する。ここで、第２サンプリング段階では、判定帰還等化モジュール４は第４Ｎ型トランジスタＴ４、第５Ｎ型トランジスタＴ５のパラメータを補償することは、データ信号端ＤＱの電圧を制御することに同等であり、それによって、異なるデータサンプリング回路出力端信号間の符号間干渉を低減させることができる。
【0054】
ラッチング段階では、第７Ｎ型トランジスタＴ７が導通した後、第１出力端ＯＵＴ１がローレベルにされ、同時に、第８Ｐ型トランジスタＴ８が第１出力端ＯＵＴ１の作用で導通し、それによって第２出力端ＯＵＴ２がハイレベルにされる。
【0055】
同様に、データ信号端ＤＱの電圧が基準信号端Ｖｒｅｆの電圧より大きい時、第１出力端ＯＵＴ１がハイレベルにされ、第２出力端ＯＵＴ２がローレベルにされる。
【0056】
本例示的実施例は、更に、複数のカスケード接続される上記のデータサンプリング回路を含み、上の階層の前記データサンプリング回路の第１出力端が隣接する下の階層のデータサンプリング回路の第１制御信号端に接続され、上の階層の前記データサンプリング回路の第２出力端が隣接する下の階層のデータサンプリング回路の第２制御信号端に接続され、最後の階層の前記データサンプリング回路の第１出力端が１番目の階層のデータサンプリング回路の第１制御信号端に接続され、最後の階層の前記データサンプリング回路の第２出力端が１番目の階層のデータサンプリング回路の第２制御信号端に接続されるデータサンプリング装置を提供する。
【0057】
本例示的実施例では、図６には本開示のデータサンプリング装置の一例示的実施例の構成模式図が示されている。本例示的実施例は前記データサンプリング装置が４つのデータサンプリング回路ＳＡを含むことを例として説明する。１番目の階層のデータサンプリング回路ＳＡの第１出力端ＳａＥｒが２番目の階層のデータサンプリング回路ＳＡの第１制御信号端ＣＮ１に接続され、１番目の階層のデータサンプリング回路ＳＡの第２出力端ＳａＥｒＮが２番目の階層のデータサンプリング回路ＳＡの第２制御信号端ＣＮ２に接続され、２番目の階層のデータサンプリング回路ＳＡの第１出力端ＳａＯｒが３番目の階層のデータサンプリング回路ＳＡの第１制御信号端ＣＮ１に接続され、２番目の階層のデータサンプリング回路ＳＡの第２出力端ＳａＯｒＮが３番目の階層のデータサンプリング回路ＳＡの第２制御信号端ＣＮ２に接続され、３番目の階層のデータサンプリング回路ＳＡの第１出力端ＳａＥｆが４番目の階層のデータサンプリング回路ＳＡの第１制御信号端ＣＮ１に接続され、３番目の階層のデータサンプリング回路ＳＡの第２出力端ＳａＥｆＮが４番目の階層のデータサンプリング回路ＳＡの第２制御信号端ＣＮ２に接続され、４番目の階層のデータサンプリング回路ＳＡの第１出力端ＳａＯｆが１番目の階層のデータサンプリング回路ＳＡの第１制御信号端ＣＮ１に接続され、４番目の階層のデータサンプリング回路ＳＡの第２出力端ＳａＯｆＮが１番目の階層のデータサンプリング回路ＳＡの第２制御信号端ＣＮ２に接続される。本例示的実施例では、上の階層の前記データサンプリング回路の第１出力端が直接隣接する下の階層のデータサンプリング回路の第１制御信号端に接続され、上の階層の前記データサンプリング回路の第２出力端が隣接する下の階層のデータサンプリング回路の第２制御信号端に接続され、ラッチを経由しないため、データの伝送遅延を低下させる。
【0058】
本例示的実施例では、図６に示すように、前記データサンプリング装置は、クロック回路７を更に含んでもよく、クロック回路７は、４つのデータサンプリング回路の第１クロック信号端ＣＬＫ１のそれぞれにクロックサンプリング信号ＳａｍｐＥｒ、ＳａｍｐＯｒ、ＳａｍｐＥｆ、ＳａｍｐＯｆを提供するように構成される。図７には本開示のデータサンプリング装置の一例示的実施例におけるクロックサンプリング信号のシーケンス図が示されている。ここで、隣接するデータサンプリング回路の第１クロック信号端ＣＬＫ１におけるクロックサンプリング信号の位相差が９０度であり、第１クロック信号端ＣＬＫ１におけるクロックサンプリング信号の周期がデータ信号端ＤＱにおける信号周期の２倍である。サンプリングクロックを２Ｔクロックに設置し、それによってクロック配線を容易にし、消費電力を省くことができる。ここで、クロック回路はＷＣＫ受信回路と直交分割器で構成可能である。
【0059】
本例示的実施例では、このデータサンプリング装置は、複数のラッチを更に含んでもよく、前記ラッチは、前記データサンプリング回路に一対一で対応して設置され、前記データサンプリング回路の第１出力端のデータを第３出力端にロックし、前記データサンプリング回路の第２出力端のデータを第４出力端にロックするように構成される。図６に示すように、ラッチＲＳ ｌａｔｃｈは４つであってもよく、前記ラッチＲＳ ｌａｔｃｈが前記データサンプリング回路ＳＡに一対一で対応して設置される。１番目の階層のデータサンプリング回路ＳＡに接続されたラッチは、第１出力端ＳａＥｒの信号をこのラッチの第３出力端Ｄａｔａ－Ｅｒにロックすることができ、同時に、第２出力端ＳａＥｒＮの信号をこのラッチの第４出力端Ｄａｔａ－ＥｒＮにロックすることができる。２番目の階層のデータサンプリング回路ＳＡに接続されたラッチは第１出力端ＳａＯｒの信号をこのラッチの第３出力端Ｄａｔａ－Ｏｒにロックすることができ、同時に、第２出力端ＳａＯｒＮの信号をこのラッチの第４出力端Ｄａｔａ－ＯｒＮにロックすることができる。３番目の階層のデータサンプリング回路ＳＡに接続されたラッチは第１出力端ＳａＥｆの信号をこのラッチの第３出力端Ｄａｔａ－Ｅｆにロックすることができ、同時に、第２出力端ＳａＥｆＮの信号をこのラッチの第４出力端Ｄａｔａ－ＥｆＮにロックすることができる。４番目の階層のデータサンプリング回路ＳＡに接続されたラッチは第１出力端ＳａＯｆの信号をこのラッチの第３出力端Ｄａｔａ－Ｏｆにロックすることができ、同時に、第２出力端ＳａＯｆＮの信号をこのラッチの第４出力端Ｄａｔａ－ＯｆＮにロックすることができる。
【0060】
本例示的実施例では、図８には本開示のデータサンプリング回路の一例示的実施例におけるラッチの構成模式図が示されている。前記ラッチは、第２４Ｐ型トランジスタＴ２４、第２５Ｐ型トランジスタＴ２５、第２６Ｐ型トランジスタＴ２６、第２７Ｐ型トランジスタＴ２７、第２８Ｎ型トランジスタＴ２８、第２９Ｎ型トランジスタＴ２９、第３０Ｎ型トランジスタＴ３０、第３１Ｎ型トランジスタＴ３１を含んでもよい。第２４Ｐ型トランジスタＴ２４は、第１端がハイレベル信号端ＶＤＤに接続され、第２端が出力端Ｑに接続され、制御端が入力端Ｒに接続される。第２５Ｐ型トランジスタは、第１端がハイレベル信号端ＶＤＤに接続され、第２端が出力端Ｑに接続され、制御端が出力端ＱＮに接続される。第２６Ｐ型トランジスタは、第１端がハイレベル信号端ＶＤＤに接続され、第２端が出力端ＱＮに接続され、制御端が出力端Ｑに接続される。第２７Ｐ型トランジスタは、第１端がハイレベル信号端ＶＤＤに接続され、第２端が出力端ＱＮに接続され、制御端が入力端Ｓに接続される。第２８Ｎ型トランジスタは、第１端がローレベル信号端ＶＳＳに接続され、第２端が出力端Ｑに接続され、制御端が入力端ＳＮに接続される。第２９Ｎ型トランジスタは、第１端がローレベル信号端ＶＳＳに接続され、第２端が出力端Ｑに接続され、制御端が出力端ＱＮに接続される。第３０Ｎ型トランジスタは、第１端がローレベル信号端ＶＳＳに接続され、第２端が出力端ＱＮに接続され、制御端が出力端Ｑに接続される。第３１Ｎ型トランジスタは、第１端がローレベル信号端ＶＳＳに接続され、第２端が出力端ＱＮに接続され、制御端が入力端ＲＮに接続される。ここで、入力端ＲＮと入力端Ｒの信号が逆方向信号であり、入力端ＳＮと入力端Ｓの信号が逆方向信号である。このラッチの入力端Ｒ、ＳＮが上記データサンプリング回路の第１出力端に接続可能であり、このラッチの入力端Ｓ、ＲＮが上記データサンプリング回路の第２出力端に接続可能である。このラッチは完全に対称構造を採用することで、プルアップとプルダウンの出力を完全に対称にさせて、データ伝送速度を向上させることができる。
【0061】
本開示の他の実施例は、本明細書の考察とここで開示された開示の実施により、当業者には自明であろう。本願は本開示のあらゆる変形、用途又は適応的な変化を包含することを意図し、これらの変形、用途又は適応的な変化は、本開示の一般原理に従い本開示に記載されていない当技術分野での技術常識又は慣用されている技術手段を含む。明細書及び実施例は単に例示的なものとみなされ、本開示の真の範囲及び趣旨は請求項によって示される。
【0062】
本開示は以上で説明され且つ図面に示された精確な構造に限定されるものでなく、その範囲を逸脱しない限り様々な修正や変更を加えることができるのを理解すべきである。本開示の範囲は添付される請求項のみに規定される。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】