特許 7387902 クロック発生回路、メモリ及びクロックデューティ比校正方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-11-17

(45)【発行日】2023-11-28

(54)【発明の名称】クロック発生回路、メモリ及びクロックデューティ比校正方法

(51)【国際特許分類】

   G06F 1/04 20060101AFI20231120BHJP

   H03K 3/03 20060101ALI20231120BHJP

   H03K 5/26 20060101ALI20231120BHJP

   G06F 1/06 20060101ALI20231120BHJP

【ＦＩ】

G06F1/04 550

H03K3/03

H03K5/26 Z

G06F1/06 510

【請求項の数】 10

(21)【出願番号】P 2022540538

(86)(22)【出願日】2021-07-08

(65)【公表番号】

(43)【公表日】2023-03-10

(86)【国際出願番号】 CN2021105207

(87)【国際公開番号】W WO2022088748

(87)【国際公開日】2022-05-05

【審査請求日】2022-06-29

(31)【優先権主張番号】202011176592.4

(32)【優先日】2020-10-28

(33)【優先権主張国・地域又は機関】CN

(73)【特許権者】

【識別番号】522246670

【氏名又は名称】チャンシン メモリー テクノロジーズ インコーポレイテッド

【氏名又は名称原語表記】ＣＨＡＮＧＸＩＮ ＭＥＭＯＲＹ ＴＥＣＨＮＯＬＯＧＩＥＳ，ＩＮＣ．

(74)【代理人】

【識別番号】100205659

【弁理士】

【氏名又は名称】齋藤 拓也

(74)【代理人】

【識別番号】100185269

【弁理士】

【氏名又は名称】小菅 一弘

(72)【発明者】

【氏名】ティアン カイ

(72)【発明者】

【氏名】ワン ユーシア

【審査官】豊田 真弓

(56)【参考文献】

【文献】米国特許出願公開第２０１９／０３３４５０８（ＵＳ，Ａ１）

【文献】国際公開第２００８／０３２７０１（ＷＯ，Ａ１）

【文献】特開２０１６－０２５２７５（ＪＰ，Ａ）

【文献】特開２００８－０８４４６１（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１６／０２２５４６５（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１０／０１７１５２９（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１９／０２８０６８２（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１５／００９７６０３（ＵＳ，Ａ１）

【文献】特開平０８－１２５５０８（ＪＰ，Ａ）

【文献】特開平１１－１４５７９６（ＪＰ，Ａ）

【文献】米国特許出願公開第２００９／０１４０７８５（ＵＳ，Ａ１）

【文献】特開２０１１－２５４２２６（ＪＰ，Ａ）

【文献】米国特許第１０２７０４２９（ＵＳ，Ｂ１）

【文献】米国特許第１０７８４８４６（ＵＳ，Ｂ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０６Ｆ １／０４

Ｈ０３Ｋ ３／０３

Ｈ０３Ｋ ５／２６

Ｇ０６Ｆ １／０６

(57)【特許請求の範囲】

【請求項1】

クロック発生回路であって、
第１発振信号と第２発振信号を発生するために用いられる発振回路であって、前記第１発振信号と前記第２発振信号は、周波数が同じであり、位相が反対である発振回路と、
前記第１発振信号と前記第２発振信号を受信し、前記第１発振信号のデューティ比及び／又は前記第２発振信号のデューティ比を比較するために用いられる比較ユニットと、
前記比較ユニットと前記発振回路に接続され、前記比較ユニットの出力結果により前記発振回路を制御して前記デューティ比を所定範囲内に達するために用いられるロジックユニットと、を含み、
前記比較ユニットは、
第１入力端と第２入力端を有する積分ユニットであって、前記第１入力端は前記第１発振信号と前記第２発振信号のうちの一方を受信し、前記第２入力端は前記第２発振信号と前記第１発振信号のうちの他方を受信する積分ユニットと、
前記積分ユニットの出力端に接続される比較器と、を含み、
前記積分ユニットは、
前記積分ユニットの第１入力端が、反転標識信号がローレベルである時に前記第１発振信号を受信し、前記反転標識信号がハイレベルである時に前記第２発振信号を受信するステップと、
前記積分ユニットの第２入力端が、前記反転標識信号がローレベルである時に前記第２発振信号を受信し、前記反転標識信号がハイレベルである時に前記第１発振信号を受信するステップと、を実行するように構成され、
前記ロジックユニットは、
前記第１発振信号のデューティ比及び／又は第２発振信号のデューティ比を調節するために用いられる計数器と、
前記反転標識信号がローレベルである時に、前記比較器の出力により前記計数器の第１値を記憶する第１レジスタグループと、
前記反転標識信号がハイレベルである時に、前記比較器の出力により前記計数器の第２値を記憶する第２レジスタグループと、を含む、クロック発生回路。

【請求項2】

前記ロジックユニットは、
前記第１レジスタグループと前記第２レジスタグループに接続され、前記第１レジスタグループと前記第２レジスタグループの出力に対して加減乗除演算を行うために用いられる演算コンポーネントと、
前記演算コンポーネントに接続され、前記演算コンポーネントの出力結果を記憶するために用いられる第３レジスタグループと、を更に含む
請求項１に記載のクロック発生回路。

【請求項3】

前記比較ユニットがサンプリングクロックによって駆動され、前記サンプリングクロックの周波数が前記第１発振信号及び／又は第２発振信号の周波数より低い
請求項２に記載のクロック発生回路。

【請求項4】

前記計数器が計算機クロックによって駆動され、前記計算機クロックの周波数が前記第１発振信号の周波数及び／又は第２発振信号の周波数より低く、
前記サンプリングクロックの周波数と前記計算機クロックの周波数が同じである
請求項３に記載のクロック発生回路。

【請求項5】

外部クロック信号を受信し、前記サンプリングクロックと前記計算機クロックを発生する分周器と、
前記分周器に接続され、前記サンプリングクロックと前記計算機クロックの周波数を設定するために用いられる第５レジスタグループと、を更に含む
請求項４に記載のクロック発生回路。

【請求項6】

前記発振回路は、
第１初期発振信号と第２初期発振信号を発生するために用いられる発振器であって、前記第１初期発振信号と前記第２初期発振信号は、周波数が同じであり、位相が反対である発振器と、
前記発振器と前記比較ユニットとの間に介在し、一端が前記発振器の出力端に接続され、他端が前記比較ユニットの入力端に接続され、第１経路の回路特性を模擬し、前記第１初期発振信号を受信して前記第１発振信号を発生し、前記第２初期発振信号を受信して前記第２発振信号を発生するために用いられる経路模擬回路と、を含む
請求項１に記載のクロック発生回路。

【請求項7】

前記発振器に接続され、前記第１発振信号の周波数と第２発振信号の周波数を設定するために用いられる第４レジスタグループと、
前記経路模擬回路に接続され、前記経路模擬回路の電気特性パラメータを設定するために用いられる第６レジスタグループと、を更に含む
請求項６に記載のクロック発生回路。

【請求項8】

請求項１から７のいずれか一項に記載のクロック発生回路を含む、メモリ。

【請求項9】

クロックデューティ比校正方法であって、
発振回路が第１発振信号と第２発振信号を発生するステップであって、前記第１発振信号と前記第２発振信号は、周波数が同じであり、位相が反対であり、前記第１発振信号は初期デューティ比を有するステップと、
比較ユニットが、前記第１発振信号と前記第２発振信号を受信し、前記第１発振信号のデューティ比又は前記第２発振信号のデューティ比を比較するステップと、
ロジックユニットが、前記比較ユニットの出力結果により前記発振回路を制御して、前記発振回路の発生する前記第１発振信号のデューティ比を前記初期デューティ比から所定デューティ比に変化するステップと、を含み、
前記比較ユニットが前記第１発振信号と第２発振信号を受信するステップは、
反転標識信号がローレベルである時に、前記比較ユニットが第１発振信号のデューティ比を比較するステップと、
前記反転標識信号がハイレベルである時に、前記比較ユニットが第２発振信号のデューティ比を比較するステップと、を含み、
前記ロジックユニットが前記比較ユニットの出力結果により前記発振回路を制御するステップは、
前記ロジックユニットが計数器、第１レジスタグループ、第２レジスタグループを含むことと、
前記反転標識信号がローレベルである時に、前記計数器がＭからＮまで計数し、前記計数器の値がＭである時に、対応する前記第１発振信号のデューティ比がＰ％であり、前記計数器の値がＮである時に、対応する前記第１発振信号のデューティ比がＱ％であり、前記比較ユニットの出力結果がローレベルからハイレベルに変わる時、この時の前記計数器に対応する計数器の値を前記第１レジスタグループに格納することと、
前記反転標識信号がハイレベルである時に、前記計数器がＭからＮまで計数し、前記計数器の値がＭである時に、対応する前記第２発振信号のデューティ費がＱ％であり、前記計数器の値がＮである時に、対応する前記第２発振信号のデューティ比がＰ％であり、前記比較ユニットの出力結果がハイレベルからローレベルに変わる時、この時の前記計数器に対応する計数器の値を前記第２レジスタグループに格納することと、を含み、
前記ＭとＮがいずれも整数であり、前記ＭがＮより小さく、前記ＰとＱがいずれも正の整数であり、前記Ｐが５０より小さく、前記Ｑが５０より大きい
クロックデューティ比校正方法。

【請求項10】

前記ロジックユニットが前記比較ユニットの出力結果により前記発振回路を制御するステップは、
前記ロジックユニットが演算コンポーネント、第３レジスタグループを更に含むことと、
前記演算コンポーネントが、前記第１レジスタグループと前記第２レジスタグループの出力に対して加減乗除演算を行い、得られた数値Ｌを前記第３レジスタグループに格納することと、を更に含み、
前記Ｌは整数であり、前記Ｌは前記Ｍ以上且つ前記Ｎ以下であり、
前記Ｌに対応する前記第１発振信号のデューティ比が前記所定デューティ比である
請求項９に記載のクロックデューティ比校正方法。

【発明の詳細な説明】

【技術分野】

【0001】

（関連出願の相互参照）
本願は、２０２０年１０月２８日に中国特許庁に提出された、出願番号が２０２０１１１７６５９２．４であり、発明の名称が「クロック発生回路、メモリ及びクロックデューティ比校正方法」である中国特許出願の優先権を主張し、その全ての内容は参照によって本願に組み込まれる。

【0002】

本願の実施例は、クロック発生回路、メモリ及びクロックデューティ比校正方法に関するが、それらに限定されない。

【背景技術】

【0003】

半導体メモリは多くの電子システムに使用されて、取り（読み）戻せるデータを記憶するものである。電子システムに対するより速い速度、より大きいデータ容量及びより少ない消費電力という要求が絶えず増加することに伴い、変化している要求を満たすために、半導体メモリは、速度がより速くなり、より多いデータを記憶し、より少ない電力を使用する必要があるかもしれない。

【0004】

一般的には、メモリにコマンド（ｃｏｍｍａｎｄｓ）、記憶アドレス（ｍｅｍｏｒｙ ａｄｄｒｅｓｓ）及びクロック（ｃｌｏｃｋｓ）を提供することによって半導体メモリを制御するが、各種のコマンド、記憶アドレス及びクロックはメモリ制御器（ｍｅｍｏｒｙ ｃｏｎｔｒｏｌｌｅｒ）によって提供可能である。これら３種の信号は、例えば、メモリからデータを読み出す読出操作及びデータをメモリに記憶する書込操作のような各種の記憶操作を実行するようにメモリを制御できる。メモリの受信した「関連コマンド」に関連する既知のタイミングに基づいて、メモリとメモリ制御器との間でデータ伝送が行われる。具体的には、コマンドとアドレスに対する時間カウントをするためのシステムクロック（ｓｙｓｔｅｍ ｃｌｏｃｋ）をメモリに提供でき、更に、データを読み出すタイミング及びデータを書き込むタイミングとするためのデータクロック（ｄａｔａ ｃｌｏｃｋ）をメモリに提供できる。また、メモリは、制御器へのデータ伝送のタイミングとするように、更に制御器にクロックを提供できる。メモリに提供された外部クロックは内部クロックを発生するためのものであり、これらの内部クロックはメモリの記憶操作期間内に各種の内部回路のタイミングを制御する。メモリの操作期間内においては、内部回路のタイミングが非常に肝心（重要）なものであり、また、内部クロックのずれが誤った操作を招くことがあり、クロックのずれはデューティ比ひずみを含み、即ちクロック信号のデューティ比が所定デューティ比からずれことがある。

【0005】

従って、メモリはＤＣＡ機能及びＤＣＭ機能を有することが必要になり、即ち、メモリはデューティ比調節（ＤＣＡ：Ｄｕｔｙ Ｃｙｃｌｅ Ａｄｊｕｓｔ）回路及びデューティ比監視（ＤＣＭ：Ｄｕｔｙ Ｃｙｃｌｅ Ｍｏｎｉｔｏｒ）回路を含み、デューティ比調節回路は外部クロックによって生成した内部クロックのデューティ比の調節に利用可能であり、デューティ比監視回路はクロックのデューティ比が所定デューティ比からずれたか否かを監視することに利用可能である。

【0006】

また、メモリ出荷前にメモリに試験を施す必要があるが、試験機の性能は試験結果に大きく影響し、試験結果の正確性に影響を及ぼす。分析したところ、以下のことが分かった。現在、試験機によって、メモリが読み出し及び書き込み操作を遂行するために必要な動作信号である入力信号をメモリに提供する。しかしながら、現在の主流となっている試験機は通常、低い周波数（例えば、２００ＭＨｚ程度）でしか動作できず、高速メモリの最高動作周波数をはるかに下回っており、高速メモリがＤＲＡＭを含み、例えばＬＰＤＤＲ４又はＬＰＤＤＲ５又はＬＰＤＤＲ６であり、従って、試験機によってＤＲＡＭの高速入力ポートの特性を好適に判断、選別できず、高速入力ポートはデータポート／システムクロックポート／データクロックポート（ＤＱ／ＣＫ／ＷＣＫ）を含む。また、いくつかの高速試験機入力信号は周波数しか設置できず、デューティ比を精確に所定デューティ比内に安定化させることを確保するのが困難であり、試験偏差が生じて、試験結果の正確性に影響を及ぼしてしまう。

【発明の概要】

【0007】

本願の実施例は、第１発振信号と第２発振信号を発生するために用いられる発振回路であって、前記第１発振信号と前記第２発振信号は、周波数が同じであり、位相が反対である発振回路と、前記第１発振信号と前記第２発振信号を受信し、前記第１発振信号のデューティ比及び／又は前記第２発振信号のデューティ比を比較するために用いられる比較ユニットと、前記比較ユニットと前記発振回路に接続され、前記比較ユニットの出力結果により前記発振回路を制御して前記デューティ比を所定範囲内に達するために用いられるロジックユニットと、を含むクロック発生回路を提供する。

【0008】

本願の実施例は、上記のクロック発生回路を含むメモリを更に提供する。

【0009】

本願の実施例は、発振回路が第１発振信号と第２発振信号を発生するステップであって、前記第１発振信号と前記第２発振信号は、周波数が同じであり、位相が反対であり、前記第１発振信号は初期デューティ比を有するステップと、比較ユニットが、前記第１発振信号と前記第２発振信号を受信し、前記第１発振信号のデューティ比又は前記第２発振信号のデューティ比を比較するステップと、ロジックユニットが、前記比較ユニットの出力結果により前記発振回路を制御して、前記発振回路の発生する前記第１発振信号のデューティ比を前記初期デューティ比から所定デューティ比に変化するステップと、を含むクロックデューティ比校正方法を更に提供する。

【図面の簡単な説明】

【0010】

【図1】本願の一実施例によるクロック発生回路の機能ブロック図である。

【図2】本願の一実施例によるクロック発生回路の構造模式図である。

【図3】図１における発振回路の中の発振器の回路構造模式図である。

【図4】メモリシステムの模式図である。

【図5】本願の一実施例によるクロックデューティ比校正方法のフローチャートである。

【発明を実施するための形態】

【0011】

１つ又は複数の実施例についてはそれに対応する添付図面中の図によって例示的に説明するが、これらの例示的説明は実施例を限定するものではなく、図面において同じ参照用数字符号を付けた素子（要素）は類似的な素子であることを示し、特に断らない限り、添付図面中の図は比例（縮尺）を制限するものではない。

【0012】

本願の実施例の目的、技術的解決手段及び利点をより明らかにするために、以下に図面を参照しながら本願の各実施例を詳細に説明する。ただし、本願の各実施例では、本願を読者（当業者）により明瞭に理解させるために多くの技術詳細を示したが、これらの技術詳細と下記の各実施例に基づく種々の変化と修正がなくても、本願が保護を主張する技術的解決手段を実現できることが当業者に理解される。

【0013】

図１は本願の一実施例によるクロック発生回路の機能ブロック図であり、図２は本願の一実施例によるクロック発生回路の構造模式図である。

【0014】

図１及び図２に示すように、本実施例では、クロック発生回路は、第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－を発生するために用いられる発振回路１０１であって、第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－は、周波数が同じであり、位相が反対である発振回路１０１と、第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－を受信し、第１発振信号ＯＳＣ＋のデューティ比及び／又は第２発振信号ＯＳＣ－のデューティ比を比較するために用いられる比較ユニット１０２と、比較ユニット１０２と発振回路１０１に接続され、比較ユニット１０２の出力結果により発振回路１０１を制御してデューティ比を所定範囲内に達するために用いられるロジックユニット１０３と、を含む。

【0015】

該クロック発生回路はメモリ内に内蔵されるものであり、メモリの内蔵セルフテストシステム（ＢＩＳＴ：Ｂｕｉｌｔ－Ｉｎ Ｓｅｌｆ Ｔｅｓｔ）の重要構成部分とすることができ、発振回路を用いて差動高速発振信号、即ち高周波数の第１発振信号と第２発振信号を発生して、高速入力回路の特性を試験でき、試験機の提供する入力信号の周波数が低過ぎて試験結果の正確性が悪いという問題を解決すると共に、自動試験機（ＡＴＥ：Ａｕｔｏｍａｔｉｃ Ｔｅｓｔ Ｅｑｕｉｐｍｅｎｔ）に対する依存性を極めて大幅に低下させて、試験コストを低減する。また、クロック発生回路は更に、メモリのデューティ比校正機能及びデューティ比監視機能を実現できる。

【0016】

以下において図面を参照しながら本実施例によるクロック発生回路を詳細に説明する。

【0017】

第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－は差動クロック信号である。また、本実施例では、第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－は高周波特性を有し、つまり、第１発振信号ＯＳＣ＋の周波数と第２発振信号ＯＳＣ－の周波数は、メモリが読み出し及び書き込み操作をするために必要なクロック信号の周波数に相当し、ここの相当とは、周波数が同じであることを意味してもよく、周波数差が試験許容範囲内にあることを意味してもよい。例えば、第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－の周波数は、３．２ＧＨｚ又は４．８ＧＨｚ、ひいては６．４ＧＨｚに達することができる。

【0018】

具体的には、発振回路１０１は第１初期発振信号ｏｓｃ＋と第２初期発振信号ｏｓｃ－を発生するために用いられる発振器１１１を含み、第１初期発振信号ｏｓｃ＋と第２初期発振信号ｏｓｃ－は、周波数が同じであり、位相が反対であり、即ち、第１初期発振信号ｏｓｃ＋と第２初期発振信号ｏｓｃ－は差動信号である。

【0019】

図３は本実施例による発振器１１１の回路構造模式図である。より具体的には、図３に示すように、発振器１１１は互に電気的に接続される第１環状トポロジ構造と第２環状トポロジ構造を含み、第１環状トポロジ構造は複数の第１位相インバータ１１をエンドツーエンドで接続してなり、第１伝送速度で発振信号を伝送し、第２環状トポロジ構造は複数の第２位相インバータ１２をエンドツーエンドで接続してなり、第２伝送速度で発振信号を伝送し、第２伝送速度が第１伝送速度より小さい。

【0020】

ここで、第１位相インバータ１１の数量が４以上の整数であり、第２位相インバータ１２の数量が２以上の整数である。また、第２伝送速度が０．５倍の第１伝送速度以上であってもよい。

【0021】

発振器１１１は更に第３環状トポロジ構造を含んでもよく、前記第３環状トポロジ構造は複数の第３位相インバータ１３をエンドツーエンドで接続してなり、第３伝送速度で発振信号を伝送し、また、第１環状トポロジ構造と第３環状トポロジ構造が電気的に接続され、第３伝送速度が第１伝送速度より小さい。具体的には、第３位相インバータ１３の数量が２以上の整数であり、且つ第３伝送速度が第２伝送速度と同じであってもよい。

【0022】

第１環状トポロジ構造のみによって発振信号を伝送する場合に比べると、第２環状トポロジ構造の有する第２伝送速度が第１環状トポロジ構造の有する第１伝送速度より小さいので、第２環状トポロジ構造の設置によって、発振信号の単位時間での反転回数をより多くすることができ、このように高速の第１初期発振信号ｏｓｃ＋と第２初期発振信号ｏｓｃ－を取得し、更に高速の第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－を取得する。

【0023】

本実施例では、発振回路１０１は、発振器１１１と比較ユニット１０２との間に介在し、一端が発振器１１１の出力端に接続され、他端が比較ユニット１０２の入力端に接続され、第１経路の回路特性を模擬し、第１初期発振信号ｏｓｃ＋を受信して第１発振信号ＯＳＣ＋を発生し、第２初期発振信号ｏｓｃ－を受信して第２発振信号ＯＳＣ－を発生するために用いられる経路模擬回路１２１を含んでもよい。

【0024】

回路特性は、第１経路の素子抵抗、素子容量、寄生抵抗、寄生容量、入力出力インピーダンス、駆動能力及びノイズ環境のうちの１種又は任意の組合を含む。具体的には、第１経路とは、クロック信号が制御器（ｃｏｎｔｒｏｌｌｅｒ）を経由してメモリの高速差動入力回路の出力端に伝送される信号経路である。理解と説明の便宜上、以下に図３を参照しながら第１経路を説明する。

【0025】

図４はメモリシステムの模式図である。図４に示すように、メモリシステムは制御器１０及び複数のメモリ２０を含み、各メモリ２０と制御器１０がいずれもコマンド／アドレスバス２１、データバス２２及びクロックバス２３にカップリングされる。例えば、メモリ２０は、ＬＰＤＤＲ４又はＬＰＤＤＲ５又はＬＰＤＤＲ６であってもよく、メモリ２０は、コマンド／アドレスバス２１を介して制御器１０の提供するコマンド／アドレス信号を受信し、コマンド／アドレス信号がＣＭＤ／ＡＤＤで示される。データバス２２を介して制御器１０とメモリ２０との間でデータ信号が伝送され、データ信号がＤＱで示される。クロックバス２３を介して、制御器１０とメモリ２０との間で多種のクロック信号が伝送され、クロック信号がシステムクロック信号、データ読み出し及び書き込みクロック信号を含んでもよく、差動システムクロック信号がＣＫ＿ｔとＣＫ＿ｃで示され、差動データ読み出し及び書き込みクロック信号がＷＣＫ＿ｔとＷＣＫ＿ｃで示される。

【0026】

具体的には、制御器１０はメモリ２０の高速差動入力回路にカップリングされ、高速差動入力回路は、外部クロック信号を受信し内部クロック信号を発生するために用いられ、該内部クロック信号は、データの読み出し及び書き込み操作を遂行するための差動入力信号とすることができる。より具体的には、高速差動入力回路はＣＫ＿ｔ、ＣＫ＿ｃ、ＷＣＫ＿ｔ、ＷＣＫ＿ｃを受信して内部クロック信号を生成する。高速差動入力回路は入力バッファ（ＩＢ：Ｉｎｐｕｔ Ｂｕｆｆｅｒ）を含んでもよい。

【0027】

コマンド／アドレスバス２１、データバス２２及びクロックバス２３がいずれも抵抗を有し、寄生抵抗又は寄生容量を生成可能であり、また、高速差動入力回路２４が自体に抵抗又は容量等の回路特性を有し、発振回路１０１に経路模擬回路１２１を設置することで、これらの回路特性を模擬可能である。本実施例では、第１初期発振信号ｏｓｃ＋と第２初期発振信号ｏｓｃ－を増幅出力できるだけでなく、制御器１０から高速差動入力回路２４の出力端までの回路特性を模擬できる経路模擬回路１２１を発振回路に設置することによって、第１発振信号ＯＳＣ＋及び第２発振信号ＯＳＣ－がメモリの本当（実際）の実用の場合の高速クロック信号に更に合致するようになり、試験結果がより正確で有効になる。

【0028】

図２に示すように、経路模擬回路１２１は模擬バッファ１及び模擬オンダイターミネーション（ＯＤＴ：Ｏｎ Ｄｉｅ Ｔｅｒｍｉｎａｔｉｏｎ）２を含んでもよい。

【0029】

一般的には、高速試験機で入力信号を提供する時、入力信号の安定性を確保可能にするために、入力信号のレベルが一般に固定値であり且つ随意に変更できず、これがメモリの実用の場合と異なるので、試験偏差が取り入れられて試験結果の正確性が影響される。ただし、本実施例では、第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－を入力信号とし、経路模擬回路１２１によって第１発振信号ＯＳＣ＋のレベルと第２発振信号ＯＳＣ－のレベルを調整でき、このように試験結果をより正確にする。

【0030】

説明すべきことは、他の実施例では、発振回路が発振器のみを含んでもよく、即ち、発振器が直接第１発振信号ＯＳＣ＋及び第２発振信号ＯＳＣ－を生成する。

【0031】

本実施例では、発振回路１０１は、発振器１１１に接続され、第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－の周波数を設定するために用いられる第４レジスタグループ１３１を更に含んでもよい。具体的には、第４レジスタグループ１３１は、第１初期発振信号ｏｓｃ＋の周波数を設定することによって第１発振信号ＯＳＣ＋の周波数を設定し、第２初期発振信号ｏｓｃ－の周波数を設定することによって第２発振信号ＯＳＣ－の周波数を設定する。

【0032】

ここで、第４レジスタグループ１３１はモデルレジスタ（ＭＲ：Ｍｏｄｅｌ Ｒｅｇｉｓｔｅｒ）であってもよく、該モデルレジスタは、更に、メモリが読み出し及び書き込み操作機能を実現するために必要なモデルレジスタに統合されてもよく、メモリのモデルレジスタとは互に独立した機能モジュールであってもよい。

【0033】

発振回路１０１は、経路模擬回路１２１に接続され、経路模擬回路１２１の電気特性パラメータを設定するために用いられる第６レジスタグループ１４１を更に含んでもよい。具体的には、第６レジスタグループ１４１によって経路模擬回路１２１の電気特性パラメータを調整して、経路模擬回路１２１の模擬する第１経路の回路特性を調整する。

【0034】

ここで、第６レジスタグループ１４１はモデルレジスタであってもよく、該モデルレジスタは、更に、メモリが読み出し及び書き込み操作機能を実現するために必要なモデルレジスタに統合されてもよく、メモリのモデルレジスタとは互に独立した機能モジュールであってもよい。

【0035】

例を挙げて言えば、第６レジスタグループ１４１によって経路模擬回路１２１の出力状態を設定し、選択する。ＬＰＤＤＲ４を例とすると、ＶＯＨ＝（１／３）＊ＶＤＤＱ又はＶＯＨ＝（１／２．５）＊ＶＤＤＱ、ＰＤＤＳ＝４０ｏｈｍ、ＯＤＴ＝４０ｏｈｍのように設定し、ここで、ＶＯＨは出力駆動電圧であり、ＰＤＤＳ（Ｐｕｌｌ Ｄｏｗｎ Ｄｒｉｖｅ Ｓｔｒｅｎｇｔｈ）は入力プルダウン駆動強度であり、ＯＤＴ（ｏｎ－ｄｉｅ ｔｅｒｍｉｎａｔｉｏｎ）はオンダイターミネーションである。

【0036】

第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－が差動信号であるので、第１発振信号ＯＳＣ＋のデューティ比と第２発振信号ＯＳＣ－のデューティ比の和が１００％であり、比較ユニット１０２を設置することによって、差動信号である第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－のデューティ比の大きさを検出する。具体的には、比較ユニット１０２が第１発振信号ＯＳＣ＋のデューティ比及び／又は第２発振信号ＯＳＣ－のデューティ比を比較することは、下記の３種の状況のうちの少なくとも１種を含む。

【0037】

比較ユニット１０２は第１発振信号ＯＳＣ＋のデューティ比を比較する。具体的には、比較ユニット１０２は第１発振信号ＯＳＣ＋のデューティ比が所定範囲内に達したか否かを比較し、例えば、該所定範囲が４８％～５２％であってもよい。比較ユニット１０２が第１発振信号ＯＳＣ＋のデューティ比を比較したところ、所定範囲内にある場合、第２発振信号ＯＳＣ－のデューティ比も所定範囲内にあることを意味し、比較ユニット１０２が第１発振信号ＯＳＣ＋のデューティ比を比較したところ、所定範囲内に存在しない場合、第２発振信号ＯＳＣ－のデューティ比も所定範囲内に存在しないことを意味する。

【0038】

比較ユニット１０２は第２発振信号ＯＳＣ－のデューティ比を比較する。具体的には、比較ユニット１０２は第２発振信号ＯＳＣ－のデューティ比が所定範囲内に達したか否かを比較し、該所定範囲が４８％～５２％であってもよい。比較ユニット１０２が第２発振信号ＯＳＣ－のデューティ比を比較したところ、所定範囲内にある場合、第１発振信号ＯＳＣ＋のデューティ比も所定範囲内にあることを意味し、比較ユニット１０２が第２発振信号ＯＳＣ－のデューティ比を比較したところ、所定範囲内に存在しない場合、第１発振信号ＯＳＣ＋のデューティ比も所定範囲内に存在しないことを意味する。

【0039】

比較ユニット１０２は第１発振信号ＯＳＣ＋のデューティ比と第２発振信号ＯＳＣ－のデューティ比を比較する。具体的には、比較ユニット１０２は第１発振信号ＯＳＣ＋のデューティ比と第２発振信号ＯＳＣ－のデューティ比との差が所定差範囲内にあるか否かを取得し、該所定差範囲が－４％～４％であってもよい。比較ユニット１０２がこの差を比較したところ、所定差範囲内にある場合、第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－のデューティ比が所定範囲内にあることを意味し、そうでない場合、第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－のデューティ比が所定範囲に達していない。

【0040】

説明すべきことは、上記の所定範囲及び所定差範囲の数値範囲が例として説明されたものであり、本実施例が所定範囲及び所定差範囲を限定するものではなく、メモリの実際の性能要求に応じて所定範囲及び所定差範囲を合理的に設置してもよい。

【0041】

本実施例では、比較ユニット１０２は、第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－のうちの一方を受信する第１入力端３、及び第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－のうちの他方を受信する第２入力端４を有する積分ユニット１１２と、積分ユニット１１２の出力端に接続される比較器１２２とを含む。

【0042】

具体的には、積分ユニット１１２は２つの積分回路を含み、第１入力端３を一方の積分回路の入力端とし、第２入力端４を他方の積分回路の入力端とする。比較器１２２は２つの積分回路の出力を比較し、ハイレベル又はローレベルを出力するために用いられる。

【0043】

より具体的には、比較ユニット１０２においては、２つの積分回路によって、入力された第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－に対する積分演算が行われ、且つ積分演算の結果が比較器１２２に入力され、比較器１２２から比較結果が出力される。

【0044】

第１発振信号ＯＳＣ＋が正の一端（ｄｕｔｙ＋）であり、第２発振信号ＯＳＣ－が負の一端（ｄｕｔｙ－）であることを例とし、一例において、比較器１２２の出力がハイレベルであれば、第１発振信号ＯＳＣ＋のデューティ比が第２発振信号ＯＳＣ－のデューティ比より大きいことを示し、比較器１２２の出力がローレベルであれば、第１発振信号ＯＳＣ＋のデューティ比が第２発振信号ＯＳＣ－のデューティ比より小さいことを示す。

【0045】

説明すべきことは、上記の比較ユニット１０２の出力結果と第１発振信号ＯＳＣ＋のデューティ比及び第２発振信号ＯＳＣ－のデューティ比との間の対応関係が例に過ぎず、本実施例がハイレベル及びローレベルと第１発振信号ＯＳＣ＋のデューティ比及び第２発振信号ＯＳＣ－のデューティ比との間の対応関係を限定するものではなく、異なる出力結果が、第１発振信号ＯＳＣ＋のデューティ比と第２発振信号ＯＳＣ－のデューティ比との間の異なる対応関係に対応することを確保すればよい。

【0046】

図２に示すように、比較ユニット１０２の出力結果はサンプリングクロックｃｌｋ１によってサンプリングし出力されてもよい。本実施例では、比較ユニット１０２がサンプリングクロックｃｌｋ１によって駆動され、サンプリングクロックｃｌｋ１の周波数が第１発振信号ＯＳＣ＋の周波数及び／又は第２発振信号ＯＳＣ－の周波数より低い。サンプリングクロックｃｌｋ１の周波数が速いほど、サンプリング誤差が大きくなり、サンプリングクロックｃｌｋ１の周波数が遅いほど、サンプリング誤差が小さくなるが、試験時間が長くなる。従って、サンプリング誤差及び試験時間に従って、サンプリングクロックｃｌｋ１の最適周波数を総合的に選択してもよい。

【0047】

本実施例では、クロック発生回路は、外部クロック信号ＣＬＫを受信し、サンプリングクロックｃｌｋ１を発生する分周器１０４を更に含む。該外部クロック信号ＣＬＫは試験機によって提供されるものであってもよく、メモリのマスタークロック信号であってもよい。

【0048】

また、上記の分析から分かるように、サンプリングクロックｃｌｋ１の周波数が調整可能であれば、実際の状況に応じて異なるサンプリングクロックｃｌｋ１の周波数を選択でき、従って、本実施例では、クロック発生回路は、分周器１０４に接続され、サンプリングクロックの周波数を設定するために用いられる第５レジスタグループ１０５を更に含んでもよい。第５レジスタグループ１０５はモデルレジスタであってもよく、第５レジスタグループ１０５についての詳細説明は、上述した第４レジスタグループ１３１及び第６レジスタグループ１４１の関連記述を参照してもよい。

【0049】

比較ユニット１０２に固有の特性によって入力偏差が生じることがあるので、比較ユニット１０２に固有の入力偏差による試験結果の誤差を解消するために、本実施例では、比較ユニット１０２は更に第１入力端と第２入力端がお互いに交換することが可能のように配置してもよい。具体的には、比較ユニット１０２は、下記のように構成される。

【0050】

積分ユニット１１２の第１入力端は反転標識信号がローレベルである時に第１発振信号ＯＳＣ＋を受信し、反転標識信号がハイレベルである時に第２発振信号ＯＳＣ－を受信し、積分ユニット１１２の第２入力端は反転標識信号がローレベルである時に第２発振信号ＯＳＣ－を受信し、反転標識信号がハイレベルである時に第１発振信号ＯＳＣ＋を受信する。ここで、メモリにはモデルレジスタを有し、該反転標識信号がモデルレジスタによって提供されてもよく、例えば、ＬＰＤＤＲ４又はＬＰＤＤＲ５又はＬＰＤＤＲ６において、ＤＣＭ ＭＲ ＯＰ［１］としてもよく、ＤＣＭ ＭＲ ＯＰ［１］＝０は反転標識信号がローレベルであることを示し、ＤＣＭ ＭＲ ＯＰ［１］＝１は反転標識信号がハイレベルであることを示す。

【0051】

ロジックユニット１０３は、第１発振信号ＯＳＣ＋及び／又は第２発振信号ＯＳＣ－のデューティ比を調節するために用いられる計数器１１３と、反転標識信号がローレベルである時に、比較器１２２の出力により計数器１１３の第１値を記憶する第１レジスタグループ１２３と、反転標識信号がハイレベルである時に、比較器１２２の出力により計数器１１３の第２値を記憶する第２レジスタグループ１３３とを含む。

【0052】

具体的には、計数器１１３の作用は、発振回路１０１の出力する第１発振信号ＯＳＣ＋のデューティ比及び第２発振信号ＯＳＣ－のデューティ比に対する調節を含み、第１発振信号ＯＳＣ＋のデューティ比及び第２発振信号ＯＳＣ－のデューティ比の変化は単調性変化であり、例えば、１つの計数周期内でデューティ比は最小から最大まで変化し又は最大から最小まで変化する。１つの計数周期内で、比較器１２２の出力結果は反転点があり且つ１つしかなく、該反転点に対応する計数器１１３の値は、発振回路１０１の出力する第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－のデューティ比が所定範囲に最も近い設定であり、この値を計数器の値として第１レジスタグループ１２３又は第２レジスタグループ１３３に格納する。

【0053】

より具体的には、反転標識信号がローレベルである時に、比較器１２２の出力により計数器１１３の第１値を記憶し、該第１値を第１レジスタグループ１２３に格納する。反転標識信号がハイレベルである時に、比較器１２２の出力により計数器１１３の第２値を記憶し、該第２値を第２レジスタグループ１３３に格納する。理解しやすくするために、以下においてロジックユニット１０３の動作原理を詳細に説明する。

【0054】

反転標識信号がローレベルである時に、積分ユニット１１２の第１入力端が第１発振信号ＯＳＣ＋を受信し、第２入力端が第２発振信号ＯＳＣ－を受信し、計数器１１３が計数し始め、例えば、１つの計数周期内で０から３１まで計数し、それと同時に、発振回路１０１の出力する第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－のデューティ比も最小から最大まで変化し（例えば、４０％から６０％まで変化する）、又は最大から最小まで変化する。このようにして、１つの計数周期（例えば、０から３１まで）内で、比較器１２２は反転点があり且つ１つしかなく、該反転点に対応する計数器１１３の値が第１値であり、該第１値は、発振器１１１が経路模擬回路１２１を経由して出力する発振信号のデューティ比が所定範囲に最も近い設定であり、例えば、デューティ比が５０％に最も近い設定であってもよく、該第１値を第１レジスタグループ１２３に格納する。

【0055】

反転標識信号がハイレベルである時に、積分ユニット１１２の第１入力端が第２発振信号ＯＳＣ－を受信し、第２入力端が第１発振信号ＯＳＣ＋を受信し、即ち、比較ユニット１０２の入力端がお互いに交換され、計数器１１３が新しい計数周期に移行し、例えば０から３１まで計数し、同様に、比較器１２２の出力の反転点に対応する計数器１１３の第２値を第２レジスタグループ１３３に格納する。

【0056】

説明すべきことは、上記の０から３１までの計数周期が例として説明されたものであり、本実施例で計数器１１３の計数方式が限定されず、計数器１１３がアップカウンタの他にダウンカウンタであってもよく、順次漸増又は漸減で計数してもよく、ステッピング方式の漸増又は漸減で計数してもよく、計数器１１３が１つの計数周期内で単調性変化することを確保すればよい。

【0057】

比較ユニット１０２の第１入力端と第２入力端がお互いに交換され、２回の計数によって発振回路１０１を制御する方式で、比較ユニット１０２自体の入力偏差による悪影響を解消でき、試験結果の正確性を更に向上させる。

【0058】

また、ロジックユニット１０３は、第１レジスタグループ１２３と第２レジスタグループ１３３に接続され、第１レジスタグループ１２３と第２レジスタグループ１３３の出力に対して加減乗除演算を行うために用いられる演算コンポーネント１４３と、演算コンポーネント１４３に接続され、演算コンポーネント１４３の出力結果を記憶するために用いられる第３レジスタグループ１５３とを更に含んでもよい。

【0059】

具体的には、第１レジスタグループ１２３の出力とは第１レジスタグループ１２３に格納された第１値を指し、第２レジスタグループ１３３の出力とは第２レジスタグループ１３３に格納された第２値を指す。本実施例では、演算コンポーネント１４３が第１値と第２値を加算してから２で割って平均値が得られ、該平均値を演算コンポーネント１４３の出力結果とし、該平均値が第３レジスタグループ１５３に格納される。該平均値は、比較ユニット１０２自体の入力偏差を解消したものであるので、発振回路１０１の出力する第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－のデューティ比が所定範囲に最も近い設定であり、例えば第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－のデューティ比が５０％に最も近い。

【0060】

該平均値は第１値と第２値を加算してから２で割って切り上げた整数であってもよく、第１値と第２値を加算してから２で割って切り捨てた整数であってもよいことが理解可能である。

【0061】

説明すべきことは、本実施例で第１値と第２値に対して平均値を取ることを例としたが、他の実施例で、他の演算方式で第１値と第２値を演算してもよい。

【0062】

第１レジスタグループ１２３、第２レジスタグループ１３３及び第３レジスタグループ１５３はいずれもモデルレジスタであってもよい。

【0063】

本実施例では、計数器１１３が計算機クロックによって駆動され、計算機クロックの周波数が第１発振信号ＯＳＣ＋の周波数及び／又は第２発振信号ＯＳＣ－の周波数より低い。計算機クロックの周波数が調節可能であり、発振回路１０１の速度の調整に従って、計算機クロックの周波数を合理的に選択する。

【0064】

また、サンプリングクロックの周波数が計算機クロックの周波数と同じであってもよい。分周器は更に外部クロック信号を受信し、サンプリングクロックと計算機クロックを発生するために用いられてもよく、同様に、第５レジスタグループは更に計算機クロックの周波数を設定することに用いられてもよい。

【0065】

第３レジスタグループ１５３に格納された値が対応的に発振回路１０１の設定となり、この時、発振回路１０１のデューティ比の選択は計数器１１３から第３レジスタグループ１５３に切り替えられ、このように発振回路１０１は最適デューティ比を有する第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－を安定的に出力する。発振回路１０１が最適デューティ比で第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－を安定的に出力している期間内に、比較ユニット１０２が持続的に第１発振信号ＯＳＣ＋のデューティ比及び／又は第２発振信号ＯＳＣ－のデューティ比を比較でき、第１発振信号ＯＳＣ＋のデューティ比と第２発振信号ＯＳＣ－のデューティ比が所定範囲からずれると、この問題をタイムリーに検出可能であることが理解可能である。

【0066】

本実施例によるクロック発生回路は、発振回路１０１、比較ユニット１０２及びロジックユニット１０３によって、メモリ内部で高速で且つデューティ比が調節可能な第１発振信号と第２発振信号を発生でき、また、第１発振信号と第２発振信号は差動信号であり、該第１発振信号と第２発振信号はメモリの高周波動作信号の要求を満たすので、メモリ試験のための試験入力信号とすることができ、これによって、メモリは、別の試験機で試験入力信号を提供する必要がなく、内蔵セルフテスト機能を実現できると共に、試験機で高周波数の試験入力信号を提供することが困難であるという問題を解決する。

【0067】

また、本実施例では、比較ユニット１０２が発振回路１０１の出力を検出し、ロジックユニット１０３が比較ユニット１０２の出力結果に基づいて発振回路１０１を制御することで、第１発振信号と第２発振信号のデューティ比を所定範囲内に安定化できることを確保し、デューティ比のずれが試験正確度に及ぼす悪影響を回避し、第１発振信号と第２発振信号を用いるメモリ試験の試験正確度を向上させる。例えば、第１発振信号のデューティ比と第２発振信号のデューティ比は精確に５０％に制御できる。

【0068】

また、発振回路１０１には、高速発振信号を増幅出力できるだけでなく、制御器から高速差動入力回路の出力端までの信号特性を模擬できる経路模擬回路１２１を更に含むので、第１発振信号と第２発振信号がメモリの実用の場合に更に合致するようになって、第１発振信号と第２発振信号を用いる試験の試験正確性が更に向上する。

【0069】

同時に、本実施例によるクロック発生回路は更にデューティ比監視機能及びデューティ比校正機能を有する。

【0070】

対応的に、本願の実施例は更に上記実施例によるクロック発生回路を含むメモリを提供する。具体的には、該メモリはＤＲＡＭ、ＳＲＡＭ、ＭＲＡＭ、ＦｅＲＡＭ、ＰＣＲＡＭ、ＮＡＮＤ、ＮＯＲ等のメモリであってもよい。

【0071】

上記の分析から分かるように、メモリが内蔵セルフテスト機能を有するので、メモリ内部で試験に利用可能な高速の第１発振信号と第２発振信号を発生でき、また、第１発振信号と第２発振信号のデューティ比が所定範囲内に維持可能なので、別の試験機で試験信号を提供する必要がなく、メモリに対する試験の試験正確度を向上させることに寄与する。

【0072】

対応的に、本願の実施例は更にクロックデューティ比校正方法を提供する。図５は本願の一実施例によるクロックデューティ比校正方法のフローチャートである。以下において図面を参照しながら本願の実施例におけるクロックデューティ比校正方法を詳細に説明する。該クロックデューティ比校正方法が上記実施例によるクロック発生回路を用いて実施可能であることは説明すべきである。

【0073】

図２と図５に示すように、本実施例では、クロックデューティ比校正方法は下記のステップＳ１～ステップＳ３を含む。

【0074】

ステップＳ１で、発振回路は第１発振信号と第２発振信号を発生し、第１発振信号と第２発振信号は、周波数が同じであり、位相が反対であり、第１発振信号は初期デューティ比を有する。

【0075】

具体的には、該初期デューティ比が所定範囲内にあるものであってもよく、例えば初期デューティ比が４８％～５２％にある。該初期デューティ比が所定範囲に達していないものであってもよく、例えば、初期デューティ比が４５％である。また、第１発振信号ＯＳＣ＋のデューティ比と第２発振信号ＯＳＣ－のデューティ比の和が１００％である。

【0076】

ステップＳ２、比較ユニットは、第１発振信号と第２発振信号を受信し、第１発振信号のデューティ比又は第２発振信号のデューティ比を比較する。

【0077】

具体的には、反転標識信号がローレベルである時に、比較ユニットは、第１発振信号ＯＳＣ＋のデューティ比を比較し、例えば、第１発振信号ＯＳＣ＋のデューティ比が所定デューティ比に等しいか否かを判断でき、所定デューティ比より小さければ、ローレベルを出力し、所定デューティ比以上であれば、ハイレベルを出力する。反転標識信号がハイレベルである時に、比較ユニットは、第２発振信号ＯＳＣ－のデューティ比を比較し、例えば、第２発振信号ＯＳＣ－のデューティ比が所定デューティ比に等しいか否かを判断でき、所定デューティ比より小さければ、ローレベルを出力し、所定デューティ比以上であれば、ハイレベルを出力する。該所定デューティ比が例えば５０％であってもよく、該比較ユニットの出力がハイレベル及びローレベルと第１発振信号ＯＳＣ＋のデューティ比及び第２発振信号ＯＳＣ－のデューティ比との間の対応関係を限定するものではなく、異なる出力結果が、第１発振信号ＯＳＣ＋のデューティ比と第２発振信号ＯＳＣ－のデューティ比との間の異なる対応関係に対応することを確保すればよい。

【0078】

比較ユニットの出力結果は、第１発振信号ＯＳＣ＋のデューティ比と第２発振信号ＯＳＣ－のデューティ比との間の差を表すことができる。例えば、比較ユニットの出力結果がハイレベルである場合に、第１発振信号ＯＳＣ＋のデューティ比が第２発振信号ＯＳＣ－のデューティ比より大きいことを表す。比較ユニットの出力結果がローレベルである場合に、第１発振信号ＯＳＣ＋のデューティ比が第２発振信号ＯＳＣ－のデューティ比より小さいことを表す。第１発振信号ＯＳＣ＋のデューティ比と第２発振信号ＯＳＣ－のデューティ比の和が１００％であり、例えば、第１発振信号ＯＳＣ＋のデューティ比が４９％から５１％に変わった時、比較ユニットの出力結果がローレベルからハイレベルに変わる。

【0079】

比較ユニットは、第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－のうちの一方を受信する第１入力端、及び第２発振信号ＯＳＣ－と第１発振信号ＯＳＣ＋のうちの他方を受信する第２入力端を有する積分ユニットと、積分ユニットの出力端に接続される比較器と、を含む。

【0080】

反転標識信号がローレベルである時に、第１入力端が第１発振信号ＯＳＣ＋を受信し、第２入力端が第２発振信号ＯＳＣ－を受信し、比較器が第１発振信号ＯＳＣ＋のデューティ比を比較し、対応する結果を出力する。比較器が第１発振信号ＯＳＣ＋のデューティ比を比較することは、第１発振信号ＯＳＣ＋のデューティ比と第２発振信号ＯＳＣ－のデューティ比を比較してもよく、又は、第１発振信号ＯＳＣ＋のデューティ比と所定デューティ比を比較してもよい。

【0081】

反転標識信号がハイレベルである時に、第１入力端が第２発振信号ＯＳＣ－を受信し、第２入力端が第１発振信号ＯＳＣ＋を受信し、比較器が第２発振信号ＯＳＣ－のデューティ比を比較し、対応する結果を出力する。比較器が第２発振信号ＯＳＣ－のデューティ比を比較することは、第２発振信号ＯＳＣ－のデューティ比と第１発振信号ＯＳＣ＋のデューティ比を比較してもよく、又は、第２発振信号ＯＳＣ－のデューティ比と所定デューティ比を比較してもよい。

【0082】

ステップＳ３で、ロジックユニットが、比較ユニットの出力結果により発振回路を制御して、発振回路の発生する前記第１発振信号のデューティ比を初期デューティ比から所定デューティ比に変化する。

【0083】

具体的には、ロジックユニットは計数器、第１レジスタグループ、第２レジスタグループを含む。計数器によって発振回路を制御して、第１発振信号ＯＳＣ＋のデューティ比と第２発振信号ＯＳＣ－のデューティ比を調整する。

【0084】

反転標識信号がローレベルである時に、計数器がＭからＮまで計数し、計数器の値がＭである時に、対応する第１発振信号ＯＳＣ＋のデューティ比がＰ％であり、計数器の値がＮである時に、対応する第１発振信号ＯＳＣ＋のデューティ比がＱ％であり、比較ユニットの出力結果がローレベルからハイレベルに変わる時、この時の計数器に対応する計数器の値を前記第１レジスタグループに格納する。例えば、Ｍは０であってもよく、Ｎは３１であってもよく、Ｐは４５であってもよく、Ｑは５５であってもよく、初期デューティ比は４５％であってもよく、他の値であってもよい。

【0085】

反転標識信号がハイレベルである時に、計数器がＭからＮまで計数し、計数器の値がＭである時に、対応する第２発振信号ＯＳＣ－のデューティ比がＱ％であり、計数器の値がＮである時に、対応する第２発振信号ＯＳＣ－のデューティ比がＰ％であり、比較ユニットの出力結果がハイレベルからローレベルに変わる時、この時の計数器に対応する計数器の値を第２レジスタグループに格納する。例えば、Ｍは０であってもよく、Ｎは３１であってもよく、Ｐは４５であってもよく、Ｑは５５であってもよく、初期デューティ比は４５％であってもよく、他の値であってもよい。

【0086】

ここで、ＭとＮがいずれも整数であり、ＭがＮより小さく、ＰとＱがいずれも正の整数であり、Ｐが５０より小さく、Ｑが５０より大きい。初期デューティ比は、例えば１％～９９％の任意の値であってもよく、所定デューティ比は、例えば４８％～５２％の中の任意の値であってもよく、ひいては５０％であってもよい。

【0087】

より具体的には、反転標識信号がローレベルである時に、第１入力端が第１発振信号ＯＳＣ＋を受信し、第２入力端が第２発振信号ＯＳＣ－を受信し、計数器が１つの計数周期内で０から３１まで計数し、比較ユニットの出力結果がローレベルである時、第１発振信号ＯＳＣ＋のデューティ比が第２発振信号ＯＳＣ－のデューティ比より小さいことを意味し、比較ユニットの出力結果がハイレベルである時、第１発振信号ＯＳＣ＋のデューティ比が第２発振信号ＯＳＣ－のデューティ比より大きいことを意味する。従って、比較ユニットの出力結果がローレベルからハイレベルに変わる時に、対応する反転点が１つあり、該反転点に対応する計数器の計数器の値を第１値として第１レジスタグループに格納する。

【0088】

反転標識信号がハイレベルである時に、第１入力端が第２発振信号ＯＳＣ－を受信し、第２入力端が第１発振信号ＯＳＣ＋を受信し、計数器が１つの計数周期内で０から３１まで計数し、比較ユニットの出力結果がハイレベルである時、第１発振信号ＯＳＣ＋のデューティ比が第２発振信号ＯＳＣ－のデューティ比より小さいことを意味し、比較ユニットの出力結果がローレベルである時、第１発振信号ＯＳＣ＋のデューティ比が第２発振信号ＯＳＣ－のデューティ比より大きいことを意味する。従って、比較ユニットの出力結果がハイレベルからローレベルに変わる時に、対応する反転点が１つあり、該反転点に対応する計数器の計数器の値を第２値として第２レジスタグループに格納する。

【0089】

説明すべきことは、反転標識信号がローレベルである時に、計数器が０から３１まで計数し、第１発振信号ＯＳＣ＋のデューティ比が単調に変化し、例えば、予め設定されたステッピング方式で漸増してもよく、例えば、計数器の計数器の値が１増加する度に、第１発振信号ＯＳＣ＋のデューティ比が（（５５－４５）／３２）％増加する。同じ原理によれば、反転標識信号がハイレベルである時に、計数器が０から３１まで計数し、第２発振信号のデューティ比が単調に変化し、例えば、予め設定されたステッピング方式で漸増してもよく、例えば、計数器の計数器の値が１増加する度に、第２発振信号のデューティ比が（（５５－４５）／３２）％増加する。

【0090】

ロジックユニットは、演算コンポーネントと第３レジスタグループとを更に含み、演算コンポーネントは、第１レジスタグループと第２レジスタグループの出力に対して加減乗除演算を行い、得られた数値Ｌを第３レジスタグループに格納し、Ｌは正の整数であり、ＬはＭ以上且つＮ以下である。

【0091】

本実施例では、数値Ｌは第１値と第２値を加算してから２で割ったものであり、即ち、数値Ｌは第１値と第２値の平均値であり、即ち、該数値Ｌは、対応する発振回路の出力する第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－が所定範囲に達する設定である。つまり、数値Ｌに対応する第１発振信号ＯＳＣ＋のデューティ比は所定デューティ比であり、該所定デューティ比は４８％～５２％であってもよく、例えば５０％である。

【0092】

数値Ｌを取得した後、計数器によって発振回路を制御しなくなり、数値Ｌを発振回路の設定として、発振回路に所定デューティ比を有する第１発振信号ＯＳＣ＋を出力させ、それに対応して、第２発振信号ＯＳＣ－もデューティ比が要求を満たす発振信号である。

【0093】

本実施例によるクロックデューティ比校正方法の技術的解決手段は、高速且つ高品質の第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－を取得でき、第１発振信号ＯＳＣ＋のデューティ比と第２発振信号ＯＳＣ－のデューティ比を所定デューティ比に安定化できる。

【0094】

上記の各実施形態が本願を実現する具体的な実施例であり、実際の応用で、本願の趣旨と範囲を逸脱することなく形式や細部に各種の変化を実施できることが当業者に理解される。当業者であれば、本願の趣旨と範囲を逸脱することなく、各種の変更や修正を実施できるので、本願の保護範囲は請求項によって規定される範囲に準ずるべきである。

【産業上の利用可能性】

【0095】

本願の実施例では、クロック発生回路は、第１発振信号と第２発振信号を発生するために用いられる発振回路であって、前記第１発振信号と前記第２発振信号は、周波数が同じであり、位相が反対である発振回路と、前記第１発振信号と前記第２発振信号を受信し、前記第１発振信号のデューティ比及び／又は前記第２発振信号のデューティ比を比較するために用いられる比較ユニットと、前記比較ユニットと前記発振回路に接続され、前記比較ユニットの出力結果により前記発振回路を制御して前記デューティ比を所定範囲内に達するために用いられるロジックユニットと、を含む。このようにして、本願の実施例は、メモリ試験に利用できるデューティ比が安定的な第１発振信号と第２発振信号を発生でき、該第１発振信号と第２発振信号をメモリ試験のための入力信号とすることができるので、メモリの試験正確度の向上に寄与する。また、該クロック発生回路が更にデューティ比校正機能とデューティ比監視機能を有するので、該クロック発生回路を備えるメモリは、内蔵セルフテスト機能を有するだけでなく、ＤＣＡ機能及びＤＣＭ機能の実現にも利用可能である。

【図1】

【図2】

【図3】

【図4】

【図5】