特許7388031IP Force 特許公報全文掲載

ホーム > 特許ランキング > 富士電機株式会社 > 特許7388031

技術分野

イグナイタ等の高耐圧回路に好適な半導体装置

発明が解決しようとする課題[発明の詳細な説明]から抜粋

課題に鑑み、本発明は、イグナイタ等の高耐圧回路に好適な半導体装置において、高耐圧化を図りつつ、サージ耐量を確保することができる半導体装置を提供することを目的とする。

課題を解決するための手段[発明の詳細な説明]から抜粋

本発明の一態様は、半導体チップの中央側に配置された主半導体素子部と、半導体チップの外周側に配置された耐圧構造部とを有する半導体装置であって、耐圧構造部が、第１導電型の半導体基体と、半導体基体上に選択的に配置された第１絶縁膜と、半導体基体上の第１絶縁膜よりも半導体チップの中央側に配置され、第１絶縁膜よりも薄い第２絶縁膜と、第１絶縁膜上に少なくとも一部が配置された保護ダイオードと、保護ダイオード・・・　続きを知財ポータルサイト IP Force にログインして見る

発明の効果[発明の詳細な説明]から抜粋

本発明によれば、イグナイタ等の高耐圧回路に好適な半導体装置において、高耐圧化を図りつつ、サージ耐量を確保することができる半導体装置を提供することができる。

この特許の権利範囲[特許請求の範囲]

知財ポータルサイト IP Force にログインして確認する (無料)

この特許公報に記載されている図面[図面の簡単な説明]から抜粋

【図1】 本発明の半導体装置を適用した点火装置の等価回路図である。
【図2】 半導体装置の平面図である。
【図3】 図２の領域Ａの部分拡大図である。
【図4】 図３のＡ－Ａ方向から見た断面図である。
【図5】 図４の領域Ａの部分拡大図である。
【図6】 比較例に係る半導体装置の断面図である。
【図7】 比較例に係る半導体装置の通常動作時の等電位線を示す断面図である。
【図8】 比較例に係る半導体装置のサージ印加時の各種波形を示すグラフである。
【図9】 図８の破線の区間を拡大した各種波形を示すグラフである。
【図10】 比較例に係る半導体装置のサージ印加時の等電位線を示す概略断面図である。
【図11】 比較例に係る半導体装置のサージ印加時の等電位線を示す概略平面図である。
【図12】 比較例に係る半導体装置のサージ印加時の等電位線を示す概略断面図である。
【図13】 半導体装置のサージ印加時の等電位線を示す概略断面図である。
【図14】 半導体装置の製造方法の工程断面図である。
【図15】 半導体装置の製造方法の図１４に引き続く工程断面図である。
【図16】 半導体装置の製造方法の図１５に引き続く工程断面図である。
【図17】 半導体装置の製造方法の図１６に引き続く工程断面図である。
【図18】 半導体装置の製造方法の図１７に引き続く工程断面図である。
【図19】 半導体装置の製造方法の図１８に引き続く工程断面図である。

代表図 図1本件の代表的な図

１…半導体基体 ２…主電極（エミッタ電極） ３…ゲートランナ ４ａ～４ｃ…フィールドプレート ５ａ，５ｂ…ウェル領域 ６ａ～６ｃ…ガードリング ８…ストッパ電極 ９…保護膜 １０…保護ダイオード １０ａ～１０ｇ…半導体領域 １３…層間絶縁膜 １４…第２主電極領域 ２１ａ，２１ｂ…第１主電極領域 ２２ａ，２２ｂ…注入制御領域 ２３…ゲート絶縁膜 ２４…ゲート電極 ２５…層間絶縁膜 １００…半導体装置（半導体チップ） １０１…主半導体素子 １０２…保護ダイオード １０３…制御回路部 １０４，１０５，１０６…端子 １１０…バッテリ １１２…電子制御ユニット（ＥＣＵ） １１３…イグニションコイル １１４…点火プラグ ２０１…主半導体素子部 ２０２…制御回路部 ２０３…耐圧構造部

全ての図面はログインすると無料で閲覧できます。ログイン・ユーザー登録

［広告欄］

ログインすれば広告は減ります

ログインすれば広告は減ります

Copyright © Science Impact Inc. All Rights Reserved.