(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-11-20
(45)【発行日】2023-11-29
(54)【発明の名称】半導体回路
(51)【国際特許分類】
H03K 17/08 20060101AFI20231121BHJP
【ＦＩ】
H03K17/08 C
【請求項の数】
8
(21)【出願番号】P 2021211385
(22)【出願日】2021-12-24
(65)【公開番号】P2023095468
(43)【公開日】2023-07-06
【審査請求日】2022-01-14
(73)【特許権者】
【識別番号】301041553
【氏名又は名称】株式会社パウデック
(74)【代理人】
【識別番号】110001841
【氏名又は名称】弁理士法人ＡＴＥＮ
(72)【発明者】
【氏名】神山 祐輔
【審査官】▲高▼橋 徳浩
(56)【参考文献】
【文献】特開２００３－１００８９３（ＪＰ，Ａ）
【文献】特開２０２０－１０９９０９（ＪＰ，Ａ）
【文献】特開２０２１－１９０７６０（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０３Ｋ１７／００－Ｈ０３Ｋ１７／７０
(57)【特許請求の範囲】
【請求項1】
第１端子および第２端子と、前記第１端子と前記第２端子との間に接続されたノーマリーオフ型の第１トランジスタであって、前記第１トランジスタのドレインおよびソースの一方が前記第１端子に接続された第１トランジスタと、
前記第２端子と前記第１トランジスタとの間に接続されたノーマリーオン型またはノーマリーオフ型の第２トランジスタであって、前記第２トランジスタのドレインが前記第２端子に接続され、前記第２トランジスタのソースが前記第１トランジスタのドレインおよびソースの他方に接続された第２トランジスタと、
前記第１トランジスタのドレインおよびソースの前記他方と、前記第２トランジスタのソースとの接続部分である中間点に接続され、基準電位が入力される基準電位入力部と、
前記第２トランジスタをオン状態にするための、前記第２トランジスタがオフ状態からオン状態に切り換わる電位よりも高いオン電位が入力されるオン電位入力部と、
前記第２トランジスタをオフ状態にするための、前記第２トランジスタがオン状態からオフ状態に切り換わる電位よりも低いオフ電位が入力されるオフ電位入力部と、
前記オン電位入力部と接続された第１接続部と、前記オフ電位入力部と接続された第２接続部と、前記第２トランジスタのゲートに出力する電位を指定するための電位指定信号が入力される電位指定信号入力部と、前記第２トランジスタのゲートに接続されているとともに、前記電位指定信号に応じて、前記第２トランジスタのオン状態とオフ状態とを切り換えるための、前記第２接続部の電位以上第１接続部の電位以下の電位を前記第２トランジスタのゲートに出力する第１ゲート出力部と、を有するゲートドライブ回路と、
前記基準電位入力部と前記オフ電位入力部との間に接続された第１コンデンサと、
前記オフ電位入力部と前記第２接続部とを接続する配線の、前記第１コンデンサが接続された部分と、前記オフ電位入力部との間に位置する部分に、前記オフ電位入力部側がカソード側となる向きで接続された第１ダイオードと、
前記オフ電位入力部と接続された第３接続部と、前記第１トランジスタのゲートと接続され、前記第３接続部に入力される前記オフ電位の大きさが正常であるときに前記第１トランジスタをオン状態にするためのオン信号を出力し、前記第３接続部に入力される前記オフ電位の大きさが小さくなる異常が発生しているときに前記第１トランジスタをオフ状態にするためのオフ信号を出力する第２ゲート出力部と、を有する異常検出回路と、
前記第１端子と前記第２トランジスタのゲートとの間に接続され、前記第１端子が前記第２トランジスタのゲートよりも高電位のとき、および、前記第１端子が前記第２トランジスタのゲートよりも低電位で、かつ、前記第１端子と前記第２トランジスタのゲートとの電位差が所定電位差未満のときには、前記第２トランジスタのゲートに、前記第２トランジスタをオフ状態にするための電位を出力せず、前記第１端子が前記第２トランジスタのゲートよりも低電位で、かつ、前記第１端子と前記第２トランジスタのゲートとの電位差が所定電位差以上のときに、前記第２トランジスタのゲートに、前記第１端子の電位に応じた電位を、前記第２トランジスタをオフ状態にするための電位として出力する電圧制限回路と、
を備えていることを特徴とする半導体回路。
【請求項2】
前記第１トランジスタは、Ｐ型のＭＯＳ－ＦＥＴであり、前記第１トランジスタのドレインが前記第１端子に接続され、
前記第２トランジスタのソースが、前記第１トランジスタのソースと接続されていることを特徴とする請求項１に記載の半導体回路。
【請求項3】
前記オフ電位入力部と前記第２接続部とを接続する配線の、前記第１ダイオードと前記第２接続部との間に位置する部分と、前記第１端子と、の間に、前記第１端子側がカソード側となる向きで接続された第２ダイオード、をさらに備え、前記ゲートドライブ回路が、
前記異常検出回路の前記第２ゲート出力部と接続された第４接続部、を有し、
前記第４接続部において前記オフ信号を受信したときに、前記第１ゲート出力部から前記第２トランジスタのゲートに、第２トランジスタをオフ状態にするための電位を出力する動作を行うことを特徴とする請求項１または２に記載の半導体回路。
【請求項4】
前記基準電位入力部と前記オフ電位入力部との間に接続された充電制御回路、を備え、第１ダイオードが、前記オフ電位入力部と前記第２接続部とを接続する配線の、前記充電制御回路が接続された部分と、前記オフ電位入力部との間に位置する部分に接続され、
前記充電制御回路が、
前記第１コンデンサと、
一端が前記基準電位入力部に接続され、他端が前記オフ電位入力部に接続され、前記第１コンデンサよりも容量の小さい第２コンデンサと、
前記第１コンデンサと、前記オフ電位入力部との間に接続された第３トランジスタであって、前記第３トランジスタのドレインが前記第１コンデンサに接続され、前記第３トランジスタのソースが前記オフ電位入力部と接続された第３トランジスタと、
前記第３トランジスタのドレインとソースとの間に、前記第３トランジスタのドレイン側がカソード側となる向きで接続された第３ダイオードと、
カソードが前記基準電位入力部に接続され、アノードが前記第３トランジスタのゲートに接続された第１ツェナダイオードと、
前記第１ツェナダイオードのアノードおよび前記第３トランジスタのゲートと前記オフ電位入力部との間に接続された第１抵抗と、を備えていることを特徴とする請求項１～３のいずれかに記載の半導体回路。
【請求項5】
前記電圧制限回路が、前記第２トランジスタのゲートと前記第１端子との間に、前記第２トランジスタのゲート側がカソード側となる向きで接続された第２ツェナダイオードと、
前記第２ツェナダイオードのアノードと、前記第１端子との間に、前記第１端子側がカソード側となる向きで接続された第４ダイオードと、を有することを特徴とする請求項１～４のいずれかに記載の半導体回路。
【請求項6】
前記ゲートドライブ回路において、前記電位指定信号入力部に、前記第２トランジスタのゲートに出力する信号を、前記第１接続部の電位および前記第２接続部の電位のどちらにするかを指定する前記電位指定信号が入力され、
前記第１ゲート出力部が、前記電位指定信号に基づいて、前記第１接続部および前記第２接続部のいずれかと選択的に接続されることを特徴とする請求項１～５のいずれかに記載の半導体回路。
【請求項7】
前記オフ電位入力部と前記第２接続部とを接続する配線の前記第１コンデンサが接続された部分と前記第２接続部との間に位置する部分と、前記第２トランジスタのゲートとの間に接続されたスイッチ素子と、前記スイッチ素子と、前記第２トランジスタのゲートとの間に接続された第２抵抗と、を備え、
前記スイッチ素子は、
前記電位指定信号入力部に接続され、
前記第１接続部と前記第２トランジスタのゲートとを接続することを示す前記電位指定信号が前記電位指定信号入力部に入力されているときにオフ状態になり、
前記第２接続部と前記第２トランジスタのゲートとを接続することを示す前記電位指定信号が前記電位指定信号入力部に入力されているときにオン状態になる、ように構成され、
前記第２抵抗が、前記第２トランジスタのゲートに接続された配線の、前記ゲートドライブ回路の前記第１ゲート出力部が接続された部分と、前記第２トランジスタのゲートとの間に位置する部分に接続されていることを特徴とする請求項６に記載の半導体回路。
【請求項8】
前記オフ電位入力部と前記第２接続部とを接続する配線の、前記第１コンデンサが接続された部分と、前記第２接続部との間に位置する部分と、前記基準電位入力部との間に接続された第３コンデンサ、をさらに備えていることを特徴とする請求項７に記載の半導体回路。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、ノーマリーオフ型の第１トランジスタと、ノーマリーオン型またはノーマリーオフ型の第２トランジスタとがカスコード接続された半導体回路に関する。
【背景技術】
【0002】
従来、ノーマリーオフ型の第１トランジスタと、ノーマリーオン型またはノーマリーオフ型の第２トランジスタとがカスコード接続された半導体回路がある。例えば、特許文献１に記載の回路では、第１トランジスタとしての低電圧ｅモードＮＦＥＴのドレインと、第２トランジスタとしての高電圧ｄモードトランジスタのソースとがカスコード接続されている。また、この回路では、ｅモードＮＦＥＴのソースが接地ノードに接続されている。また、この回路では、ｅモードＮＦＥＴおよびｄモードトランジスタが駆動回路要素に接続されている。駆動回路要素において、ＰＦＥＴのドレインおよびＮＦＥＴのドレインが、ｄモードトランジスタのゲートに接続されている。ＰＦＥＴのソースは、接地ノードに接続されている。ＮＦＥＴのソースは、－１２Ｖのノードに接続されている。また、駆動回路要素において、ＰＦＥＴのドレインとソースとの間には、ソース側がカソード側となる向きでダイオードが接続されている。
【0003】
ｅモードトランジスタがオンの状態で、ＰＦＥＴをオフにし、ＮＦＥＴをオンにすると、ｄモードトランジスタのゲートが－１２Ｖのノードと接続される。これにより、ｄモードトランジスタにおいて、ゲートの電位がソースの電位に対して十分に低くなって、ｄモードトランジスタがオフになる。ｅモードトランジスタがオンの状態で、ＰＦＥＴをオンにし、ＮＦＥＴをオフにすると、ｄモードトランジスタのゲートが接地ノードに接続される。これにより、ｄモードトランジスタにおいて、ゲートの電位がソースの電位とほぼ等しくなり、ｄモードトランジスタがオンになる。
【0004】
また、駆動回路要素に供給される電圧のレベルが適切なレベルにないときに、ｅモードトランジスタがオフになる。これにより、ｅモードトランジスタのドレイン（ｄモードトランジスタのソース）の電位が、ｅモードトランジスタのソースの電位であるグランド電位よりも高電位になる。また、このとき、ｄモードトランジスタのゲートは、ダイオードを介してグランドノードに接続される。これにより、ｄモードトランジスタにおいて、ゲートの電位がソースの電位に対して十分に低くなって、ｄモードトランジスタがオフになる。このように、特許文献１では、駆動回路要素に供給される電圧のレベルが適切なレベルにないときにもｄモードトランジスタをオフの状態にすることができる。
【先行技術文献】
【特許文献】
【0005】
【文献】特許第6470284号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
ここで、特許文献１の回路では、ｄモードトランジスタをオンにするときに、ｄモードトランジスタのゲート－ソース間に流れるゲート電流が、グランドノードからＰＦＥＴ、ｄモードトランジスタおよびｅモードトランジスタを経てグランドノードに戻る経路を流れる。また、特許文献１の回路では、ｄモードトランジスタをオフにするときに、ｄモードトランジスタのゲート－ソース間に流れるゲート電流が、グランドノードからｅモードトランジスタ、ｄモードトランジスタおよびＮＦＥＴを経て－１２Ｖのノードに至る経路を流れる。すなわち、特許文献１の回路では、ｄモードトランジスタをオンにするときおよびｄモードトランジスタをオフにするときにｄモードトランジスタのゲート－ソース間に流れるゲート電流が、ｅモードトランジスタを流れる。そのため、これらのゲート電流が流れる経路におけるインピーダンスがｅモードトランジスタのインピーダンスの分大きくなり、スイッチング速度が遅くなってしまう虞がある。
【0007】
本発明は、第１トランジスタと第２トランジスタとがカスコード接続された半導体回路において、電圧の供給が不十分となったときにも第２トランジスタをオフ状態とすることができ、かつ、第２トランジスタをオン状態およびオフ状態にするときに第２トランジスタのゲート－ソース間に流れるゲート電流が第１トランジスタを流れないようにすることを目的とする。
【課題を解決するための手段】
【0008】
第１の発明に係る半導体回路は、第１端子および第２端子と、前記第１端子と前記第２端子との間に接続されたノーマリーオフ型の第１トランジスタであって、前記第１トランジスタのドレインおよびソースの一方が前記第１端子に接続された第１トランジスタと、前記第２端子と前記第１トランジスタとの間に接続されたノーマリーオン型またはノーマリーオフ型の第２トランジスタであって、前記第２トランジスタのドレインが前記第２端子に接続され、前記第２トランジスタのソースが前記第１トランジスタのドレインおよびソースの他方に接続された第２トランジスタと、前記第１トランジスタのドレインおよびソースの前記他方と、前記第２トランジスタのソースとの接続部分である中間点に接続され、基準電位が入力される基準電位入力部と、前記第２トランジスタをオン状態にするための、前記第２トランジスタがオフ状態からオン状態に切り換わる電位よりも高いオン電位が入力されるオン電位入力部と、前記第２トランジスタをオフ状態にするための、前記第２トランジスタがオン状態からオフ状態に切り換わる電位よりも低いオフ電位が入力されるオフ電位入力部と、前記オン電位入力部と接続された第１接続部と、前記オフ電位入力部と接続された第２接続部と、前記第２トランジスタのゲートに出力する電位を指定するための電位指定信号が入力される電位指定信号入力部と、前記第２トランジスタのゲートに接続されているとともに、前記電位指定信号に応じて、前記第２トランジスタのオン状態とオフ状態とを切り換えるための、前記第２接続部の電位以上第１接続部の電位以下の電位を前記第２トランジスタのゲートに出力する第１ゲート出力部と、を有するゲートドライブ回路と、前記基準電位入力部と前記オフ電位入力部との間に接続された第１コンデンサと、前記オフ電位入力部と前記第２接続部とを接続する配線の、前記第１コンデンサが接続された部分と、前記オフ電位入力部との間に位置する部分に、前記オフ電位入力部側がカソード側となる向きで接続された第１ダイオードと、前記オフ電位入力部と接続された第３接続部と、前記第１トランジスタのゲートと接続され、前記第３接続部に入力される前記オフ電位の大きさが正常であるときに前記第１トランジスタをオン状態にするためのオン信号を出力し、前記第３接続部に入力される前記オフ電位の大きさが小さくなる異常が発生しているときに前記第１トランジスタをオフ状態にするためのオフ信号を出力する第２ゲート出力部と、を有する異常検出回路と、前記第１端子が前記第２トランジスタのゲートよりも高電位のとき、および、前記第１端子が前記第２トランジスタのゲートよりも低電位で、かつ、前記第１端子と前記第２トランジスタのゲートとの電位差が所定電位差未満のときには、前記第２トランジスタのゲートに、前記第２トランジスタをオフ状態にするための電位を出力せず、前記第１端子が前記第２トランジスタのゲートよりも低電位で、かつ、前記第１端子と前記第２トランジスタのゲートとの電位差が所定電位差以上のときに、前記第２トランジスタのゲートに、前記第１端子の電位に応じた電位を、前記第２トランジスタをオフ状態にするための電位として出力する電圧制限回路と、を備えている。
【0009】
本発明によると、第２トランジスタをオン状態にするときに第２トランジスタのゲートソース間を流れるゲート電流（以下、オンゲート電流と称する）は、オン電位入力部、ゲートドライブ回路、第２トランジスタおよび基準電位入力部をこの順に流れる。第２トランジスタをオフ状態にするときに第２トランジスタのゲート－ソース間を流れるゲート電流（以下、オフゲート電流と称する）は、基準電位入力部、第２トランジスタ、ゲートドライブ回路、第１ダイオードおよびオフ電位入力部をこの順に流れる。すなわち、オンゲート電流およびオフゲート状態が第１トランジスタを流れない。これにより、オンゲート電流およびオフゲート電流が流れる経路のインピーダンスを小さくすることができる。その結果、オンゲート電流およびオフゲート電流が流れる経路のインピーダンスを、第１トランジスタを通らない分小さくでき、第２トランジスタのオン状態とオフ状態とを切り換えるときのスイッチング速度を速くすることができる。
【0010】
また、オフ電位入力部の電位の大きさが小さくなる異常が発生したときに、第１トランジスタがオフ状態になることにより、第１端子の電位が低下する（中間点の電位よりも低くなる）。そして、第１端子の電位が低下して、第１端子が第２トランジスタのゲートよりも低電位で、かつ、第１端子と第２トランジスタのゲートとの電位差が所定電位差以上になると、電圧制限回路から第２トランジスタのゲートに、第１端子の電位に応じた電位が、第２トランジスタをオフ状態にするための電位として出力される。これにより、第２トランジスタをオフ状態にすることができる。その結果、上記異常が発生したときにも、第２トランジスタをオフ状態にすることができる。
【0011】
ここで、上記異常が発生してから、電圧制限回路から第２トランジスタのゲートに、第１端子の電位に応じた電位が第２トランジスタをオフ状態にするための電位として出力されるまでにはある程度の時間がかかる。これに対して、本発明では、基準電位入力部とオフ電位入力部との間に第１コンデンサが接続されている。これにより、オフ電位入力部の電位が正常なときに、第１コンデンサが充電される。そして、上記異常が発生してから、電圧制限回路から第２トランジスタのゲートに、第１端子の電位に応じた電位が第２トランジスタをオフ状態にするための電位として出力されるまでは、第１コンデンサに充電された電荷が放電されることによって、第２接続部に入力される電位の大きさが小さくならないようにすることができる。これにより、第１ゲート出力部から第２トランジスタのゲートに出力される電位によって第２トランジスタをオフ状態にすることができる。
【0012】
第２の発明に係る半導体回路は、第１の発明に係る半導体回路であって前記第１トランジスタは、Ｐ型のＭＯＳ－ＦＥＴであり、前記第１トランジスタのドレインが前記第１端子に接続され、前記第２トランジスタのソースが、前記第１トランジスタのソースと接続されている。
【0013】
本発明によると、第１トランジスタをＰ型のＭＯＳ－ＦＥＴとして、第１トランジスタのソースと第２トランジスタのソースとを接続することにより、第１トランジスタのソースの電位と第２トランジスタのソースの電位を基準電位に共通化することができる。これにより、半導体回路に接続される電源の構成を簡単にすることができる。
【0014】
第３の発明に係る半導体回路は、第１または第２の発明に係る半導体回路であって、前記オフ電位入力部と前記第２接続部とを接続する配線の、前記第１ダイオードと前記第２接続部との間に位置する部分と、前記第１端子と、の間に、前記第１端子側がカソード側となる向きで接続された第２ダイオード、をさらに備え、前記ゲートドライブ回路が、前記異常検出回路の前記第２ゲート出力部と接続された第４接続部、を有し、前記第４接続部において前記オフ信号を受信したときに、前記第１ゲート出力部から前記第２トランジスタのゲートに、第２トランジスタをオフ状態にするための電位を出力する動作を行う。
【0015】
本発明では、ゲートドライブ回路が、異常検出回路の第２ゲート出力部からオフ信号を受信したときに、第１ゲート出力部から第２トランジスタのゲートに、第２トランジスタをオフ状態にするための電位を出力する。さらに、上述したように、オフ電位入力部と第２接続部との間に第１ダイオードが接続されているのに加えて、本発明では、オフ電位入力部と第２接続部とを接続する配線の第１コンデンサが接続された部分と第２接続部との間に位置する部分と、第１端子との間に第２ダイオードが接続されている。これにより、第２接続部に、オフ電位入力部の電位におよび第１端子の電位のうちより低いほうの電位が入力される。その結果、オフ電位入力部の電位の大きさが小さくなる異常が発生し、第１トランジスタがオフ状態にされて第１端子の電位が下がったときに、第１端子の電位が第２ダイオード経由で第２接続部に入力されることになり、ゲートドライブ回路の第１ゲート出力部から第２トランジスタのゲートに、第２トランジスタをオフ状態とするための電位を出力することができる。
【0016】
また、この場合には、上記のように第１端子の電位が第２ダイオード経由で第２接続部に入力されることによって第２トランジスタをオフ状態とすることができる状態となるまでの途中の期間にのみ、電圧制限回路から第２トランジスタのゲートに第１端子の電位に応じた電位を出力することによって第２トランジスタをオフ状態にする。すなわち、最終的な状態では、下がった第１端子の電位が第２ダイオード経由で第２接続部に入力されることによって第２トランジスタがオフ状態にされる。これにより、最終的な状態で電圧制限回路から第２トランジスタのゲートに第２端子の電位に応じた電位が出力することによって第２トランジスタをオフ状態にする場合と比較して、電圧制限回路の電力定格を小さくすることができ、電圧制限回路を小型化することができる。
【0017】
第４の発明に係る半導体回路は、第１～第３のいずれかの発明に係る半導体回路であって、前記基準電位入力部と前記オフ電位入力部との間に接続された充電制御回路、を備え、第１ダイオードが、前記オフ電位入力部と前記第２接続部とを接続する配線の、前記充電制御回路が接続された部分と、前記オフ電位入力部との間に位置する部分に接続され、前記充電制御回路が、前記第１コンデンサと、一端が前記基準電位入力部に接続され、他端が前記オフ電位入力部に接続され、前記第１コンデンサよりも容量の小さい第２コンデンサと、前記第１コンデンサと、前記オフ電位入力部との間に接続された第３トランジスタであって、前記第３トランジスタのドレインが前記第１コンデンサに接続され、前記第３トランジスタのソースが前記オフ電位入力部と接続された第３トランジスタと、前記第３トランジスタのドレインとソースとの間に、前記第３トランジスタのドレイン側がカソード側となる向きで接続された第３ダイオードと、カソードが前記基準電位入力部に接続され、アノードが前記第３トランジスタのゲートに接続された第１ツェナダイオードと、前記第１ツェナダイオードのアノードおよび前記第３トランジスタのゲートと前記オフ電位入力部との間に接続された第１抵抗と、を備えている。
【0018】
本発明では、第１、第２コンデンサが充電されていない状態で、基準電位入力部、オン電位入力部およびオフ電位入力部への電位の入力が行われたときに、最初は第３トランジスタがオフ状態であるため、容量の大きい第１コンデンサは充電されず、容量の小さい第２コンデンサが充電される。容量の小さい第２コンデンサは、容量の大きい第１コンデンサよりも充電に必要な時間が短い。したがって、先に第２コンデンサを充電することにより、基準電位入力部とオフ電位入力部との間の電位差を素早く上昇させることができる。
【0019】
さらに、第２コンデンサが充電されることにより基準電位入力部とオフ電位入力部との間の電位差が十分に上昇したときに第３トランジスタがオンの状態になり第１コンデンサが充電され始める。
【0020】
また、第１、第２コンデンサが充電された状態で、オフ電位入力部の電位の大きさが小さくなる異常が発生したときに、第１、第２コンデンサから電荷が放電されることにより、第２接続部に入力される電位の大きさが小さくならないようにすることができる。これにより、第１ゲート出力部からトランジスタのゲートに出力される電位によって第２トランジスタをオフ状態にすることができる。ここで、第１コンデンサから電荷が放電されると、第１コンデンサの両端の電位が徐々に低下し、第３トランジスタがオフとなるが、第３ダイオードを介して第１コンデンサに電流を流すことができるため、第１コンデンサからの放電を継続することができる。
【0021】
このように、本発明では、第２コンデンサが充電されて、基準電位入力部とオフ電位入力部との電位差が十分に大きくなった後に第１コンデンサが充電される。これにより、第１コンデンサと第２コンデンサとが同時に充電される場合と比較して、第１、第２コンデンサの充電時に流れる電流を小さくすることができる。その結果、第１、第２コンデンサの充電時に流れる電流が回路の動作に悪影響を与えることを防止することができる。あるいは、第１、第２コンデンサの充電時に流れる電流が大きくなることによって、半導体回路を構成する第２トランジスタなどの素子において素子破壊が発生するのを防止することができる。
【0022】
また、本発明では、上記のように、第２コンデンサが充電されて、基準電位入力部とオフ電位入力部との電位差が十分に大きくなった後に第１コンデンサが充電されるため、第１コンデンサの容量が大きくても、第１、第２コンデンサの充電時に流れる電流を小さくすることができる。これにより、第１コンデンサの容量を大きくして、オフ電位入力部の電位の大きさが小さくなる異常が発生してから、電圧制限回路から第２トランジスタのゲートに、第１端子の電位に応じた電位が第２トランジスタをオフ状態にするための電位として出力されるまでの間、第１コンデンサから電荷を放電することによって確実に第２トランジスタをオフ状態にすることができる。
【0023】
第５の発明に係る半導体回路は、第１～第４のいずれかの発明に係る半導体回路であって、前記電圧制限回路が、前記第２トランジスタのゲートと前記第１端子との間に、前記第２トランジスタのゲート側がカソード側となる向きで接続された第２ツェナダイオードと、前記第２ツェナダイオードのアノードと、前記第１端子との間に、前記第１端子側がカソード側となる向きで接続された第４ダイオードと、を有する。
【0024】
本発明によると、第２ツェナダイオードと第４ダイオードとによって、第１端子が第２トランジスタのゲートよりも高電位のとき、および、第１端子が第２トランジスタのゲートよりも低電位で、かつ、第１端子と第２トランジスタのゲートとの電位差が所定電位差未満のときには、第２トランジスタのゲートに、第２トランジスタをオフ状態にするための電位を出力せず、第１端子が第２トランジスタのゲートよりも低電位で、かつ、第１端子と第２トランジスタのゲートとの電位差が所定電位差以上のときに、第２トランジスタのゲートに、第１端子の電位に応じた電位を、第２トランジスタをオフ状態にするための電位として出力する電圧制限回路を実現することができる。
【0025】
第６の発明に係る半導体回路は、第１～第５のいずれかの発明に係る半導体回路であって、前記ゲートドライブ回路において、前記電位指定信号入力部に、前記第２トランジスタのゲートに出力する信号を、前記第１接続部の電位および前記第２接続部の電位のどちらにするかを指定する前記電位指定信号が入力され、前記第１ゲート出力部が、前記電位指定信号に基づいて、前記第１接続部および前記第２接続部のいずれかと選択的に接続される。
【0026】
本発明によると、ゲートドライブ回路を、第１ゲート出力部の接続先を第１接続部と第２接続部との間で切り換えることができるものとすればよく、ゲートドライブ回路の構成を簡単なものとすることができる。
【0027】
第７の発明に係る半導体回路は、第６の発明に係る半導体回路であって、前記オフ電位入力部と前記第２接続部とを接続する配線の前記第１コンデンサが接続された部分と前記第２接続部との間に位置する部分と、前記第２トランジスタのゲートとの間に接続されたスイッチ素子と、前記スイッチ素子と、前記第２トランジスタのゲートとの間に接続された第２抵抗と、を備え、前記スイッチ素子は、前記電位指定信号入力部に接続され、前記第１接続部と前記第２トランジスタのゲートとを接続することを示す前記電位指定信号が前記電位指定信号入力部に入力されているときにオフ状態になり、前記第２接続部と前記第２トランジスタのゲートとを接続することを示す前記電位指定信号が前記電位指定信号入力部に入力されているときにオン状態になる、ように構成され、前記第２抵抗が、前記第２トランジスタのゲートに接続された配線の、前記ゲートドライブ回路の前記第１ゲート出力部が接続された部分と、前記第２トランジスタのゲートとの間に位置する部分に接続されている。
【0028】
本発明によると、切換信号入力部に、第２接続部と第２トランジスタのゲートとを接続する（第２トランジスタをオフ状態にする）ことを示す電位指定信号が入力されたときに、スイッチ素子がオン状態になることにより、スイッチ素子および第２抵抗経由でも、第２トランジスタのゲートに、第２トランジスタをオフ状態にするための電位が付与される。また、第２抵抗が、第２トランジスタに接続された配線の、ゲート駆動回路の第１ゲート出力部が接続された部分よりも第２トランジスタのゲートに近い部分に接続されている。これにより、第２トランジスタをオフ状態にするときに、第２トランジスタのゲートに付与される電位の、第２トランジスタのゲートに接続される配線のインピーダンスの影響を低減することができる。
【0029】
第８の発明に係る半導体回路は、第７の発明に係る半導体回路であって、前記オフ電位入力部と前記第２接続部とを接続する配線の、前記第１コンデンサが接続された部分と、前記第２接続部との間に位置する部分と、前記基準電位入力部との間に接続された第３コンデンサ、をさらに備えている。
【0030】
本発明によると、スイッチ素子の近傍に第３コンデンサがバイパスコンデンサとして配置されることになり、スイッチ素子および第２抵抗を介して、第２トランジスタのゲートに出力される電位の、電源配線のインピーダンスによる変動を低減することができる。
【発明の効果】
【0031】
本発明によれば、オンゲート電流およびオフゲート電流が、第１トランジスタを流れないようにして、スイッチング速度を速くすることができる。また、オフ電位入力部に入力される電位の大きさが小さくなったときにも、第２トランジスタをオフ状態にすることができる。
【図面の簡単な説明】
【0032】
【図7】（ａ）は変形例１の電圧制限回路を示す図であり、（ｂ）は変形例２の電圧制限回路を示す図であり、（ｃ）は変形例３の電圧制限回路を示す図であり、（ｄ）は変形例４の電圧制限回路を示す図であり、（ｅ）は変形例５の電圧制限回路を示す図であり、（ｆ）は変形例６の電圧制限回路を示す図であり、（ｇ）は変形例７の電圧制限回路を示す図であり、（ｈ）は変形例８の電圧制限回路を示す図であり、（ｉ）は変形例９の電圧制限回路を示す図である。
【発明を実施するための形態】
【0033】
［第１実施形態］
以下、本発明の第１実施形態について説明する。
以下、本発明の第１実施形態について説明する。
【0034】
図１に示すように、第１実施形態の半導体回路１は、第１端子１１および第２端子１２と、第１トランジスタ１３と、第２トランジスタ１４と、基準電位入力部１５と、オン電位入力部１６と、オフ電位入力部１７と、ゲートドライブ回路１８と、第１コンデンサ１９と、第１ダイオード２０と、異常検出回路２１と、電圧制限回路２２を有する。
【0035】
第１端子１１および第２端子１２は、外部の回路との接続を行うためのものである。第１トランジスタ１３は、ノーマリーオフ型のトランジスタである。第１トランジスタ１３のドレインおよびソースの一方が、第１端子１１に接続されている。第１トランジスタ１３は、第２実施形態において説明するＭＯＳ－ＦＥＴ（Metal Oxide Semiconductor - Field Effect Transistor）、ＨＥＭＴ（High Electron Mobility Transistor）、バイポーラトランジスタ等である。
【0036】
第２トランジスタ１４は、ノーマリーオン型またはノーマリーオフ型のトランジスタである。第２トランジスタ１４のドレインが第２端子１２接続されている。第１トランジスタ１３のドレインおよびソースの他方と、第２トランジスタ１４のソースとが接続されている。第２トランジスタ１４は、ノーマリーオン型のトランジスタである場合、例えば、第２実施形態において説明するＧａＮ（窒化ガリウム）－ＦＥＴ、ノーマリーオン型のＭＯＳ－ＦＥＴ、ＳｉＣ（炭化ケイ素）－ＪＦＥＴ（Junction Field Effect Transistor）等である。第２トランジスタ１４は、ノーマリーオフ型のトランジスタである場合、例えば、ノーマリーオフ型のＭＯＳ－ＦＥＴ等である。
【0037】
なお、図１の第１トランジスタ１３および第２トランジスタ１４の「Ｄ」、「Ｓ」、「Ｇ」は、それぞれ、ドレイン、ソース、ゲートを示している。図２以降の図面についても同様である。また、図１の第１トランジスタ１３の「ＤｏｒＳ」は、ドレインおよびソースの一方のことを示している。また、図１の第１トランジスタ１３の「ＳｏｒＤ」は、ドレインおよびソースの他方のことを示している。
【0038】
基準電位入力部１５は、図示しない電源により基準電位である０Ｖが入力される部分である。また、基準電位入力部１５は、第１トランジスタ１３のドレインおよびソースの他方と、第２トランジスタ１４のソースとが接続される中間点２３に接続されている。
【0039】
オン電位入力部１６は、図示しない電源によりオン電位Ｖｏｎが入力される部分である。オン電位Ｖｏｎは、第２トランジスタ１４がオフ状態からオン状態に切り換わる電位よりも高い電位（例えば３Ｖ程度）である。
【0040】
オフ電位入力部１７は、図示しない電源によりオフ電位Ｖｏｆｆが入力される部分である。オフ電位Ｖｏｆｆは、第２トランジスタ１４がオン状態からオフ状態に切り換わる電位よりも低い電位（例えば－１０Ｖ程度）である。
【0041】
ゲートドライブ回路１８は、第１接続部１８ａと第２接続部１８ｂと電位指定信号入力部１８ｃと、第１ゲート出力部１８ｄとを有する。第１接続部１８ａは、オン電位入力部１６に接続されている。第２接続部１８ｂは、オフ電位入力部１７と接続されている。
【0042】
電位指定信号入力部１８ｃは、第２トランジスタ１４のゲートに出力する電位を指定するための電位指定信号が入力される部分である。半導体回路１は、入力端子２４を有し、電位指定信号入力部１８ｃは、入力端子２４と接続されている。入力端子２４から入力された電位指定信号が、電位指定信号入力部１８ｃからゲートドライブ回路１８に入力される。第１ゲート出力部１８ｄは、第２トランジスタ１４のゲートに接続されており、電位指定信号に基づいて、第２トランジスタ１４のオン状態とオフ状態とを切り換えるための電位を、第２トランジスタ１４のゲートに出力する。
【0043】
第１ゲート出力部１８ｄから出力される電位は、第２接続部１８ｂに入力される電位（正常時にはＶｏｆｆ）以上で、第１接続部１８ａに入力される電位（正常時にはＶｏｎ）以下の電位である。また、第２トランジスタ１４をオン状態にするために第１ゲート出力部１８ｄから出力される電位は、第２トランジスタ１４の閾値電圧（０Ｖ）よりも高く、かつ、第２トランジスタ１４のソースの電位と一定以上の差がある電位である。第２トランジスタ１４をオフ状態にするために第１ゲート出力部１８ｄから出力される電位は、第２トランジスタ１４の閾値電圧（０Ｖ）よりも低く、かつ、第２トランジスタ１４のソースの電位と一定以上の差がある電位である。
【0044】
第１コンデンサ１９は、基準電位入力部１５とオフ電位入力部１７との間に接続されている。第１ダイオード２０は、オフ電位入力部１７と第２接続部１８ｂとの配線の、第１コンデンサ１９と接続される部分と、オフ電位入力部１７との間に位置する部分に、オフ電位入力部１７側がカソード側となる向きで接続されている。
【0045】
異常検出回路２１は、第３接続部２１ａと、第２ゲート出力部２１ｂとを有する。第３接続部２１ａは、オフ電位入力部１７に接続されている。異常検出回路２１は、第３接続部２１ａに入力された電位に基づいて、オフ電位入力部１７に入力される電位の大きさが小さくなる異常（以下、この異常のことを「オフ電位異常」と称する）が発生しているか否かを検出する。第２ゲート出力部２１ｂは、第１トランジスタ１３のゲートと接続されている。異常検出回路２１は、オフ電位異常が発生していることを検出していないときには、第２ゲート出力部２１ｂから第１トランジスタ１３のゲートに、第１トランジスタ１３をオン状態にするためのオン信号を出力する。また、異常検出回路２１は、オフ電位異常が発生していることを検出しているときには、第２ゲート出力部２１ｂから第１トランジスタ１３のゲートに、第１トランジスタ１３をオフ状態にするためのオフ信号を出力する。
【0046】
電圧制限回路２２は、第１端子１１と、第２トランジスタ１４のゲートとの間に接続されている。電圧制限回路２２は、第１端子１１が第２トランジスタ１４のゲートよりも高電位のとき、および、第１端子１１が第２トランジスタ１４のゲートよりも低電位で、かつ、第１端子１１と第２トランジスタ１４のゲートとの電位差が所定電位差未満のときには、第２トランジスタ１４のゲートに第２トランジスタ１４をオフ状態にするための電位を出力しない。また、電圧制限回路２２は、第１端子１１が第２トランジスタ１４のゲートよりも低電位で、かつ、第１端子１１と第２トランジスタ１４のゲートとの電位差が所定電位差以上のときに、第２トランジスタ１４のゲートに、第１端子１１の電位に応じた電位を、第２トランジスタ１４をオフ状態にするための電位として出力する。
【0047】
＜第２トランジスタのオンオフ＞
次に、半導体回路１において第２トランジスタ１４をオン状態およびオフ状態にするときの動作について説明する。半導体回路１において第２トランジスタ１４をオン状態にするためには、異常検出回路２１から第１トランジスタ１３のゲートにオン信号が出力されることによって第１トランジスタ１３がオン状態となっている状態で、ゲートドライブ回路１８において、第１ゲート出力部１８ｄから第２トランジスタ１４のゲートに、第２トランジスタ１４をオン状態にするための電位を出力する。
次に、半導体回路１において第２トランジスタ１４をオン状態およびオフ状態にするときの動作について説明する。半導体回路１において第２トランジスタ１４をオン状態にするためには、異常検出回路２１から第１トランジスタ１３のゲートにオン信号が出力されることによって第１トランジスタ１３がオン状態となっている状態で、ゲートドライブ回路１８において、第１ゲート出力部１８ｄから第２トランジスタ１４のゲートに、第２トランジスタ１４をオン状態にするための電位を出力する。
【0048】
第２トランジスタ１４をオン状態にしたときには、第２トランジスタ１４のゲート－ソース間に流れるオンゲート電流が、オン電位入力部１６、ゲートドライブ回路１８、第２トランジスタ１４、および、基準電位入力部１５をこの順に流れる。すなわち、オンゲート電流は第１トランジスタ１３を流れない。
【0049】
半導体回路１において、正常動作時に第２トランジスタ１４をオフ状態にするためには、異常検出回路２１により第１トランジスタ１３のゲートにオン信号が出力されることによって第１トランジスタがオン状態となっている状態で、ゲートドライブ回路１８において、第１ゲート出力部１８ｄから第２トランジスタ１４のゲートに、第２トランジスタ１４をオフ状態にするための電位を出力する。
【0050】
第２トランジスタ１４をオフ状態にしたときには、第２トランジスタ１４のゲート－ソース間に流れるオフゲート電流が、基準電位入力部１５、第２トランジスタ１４、ゲートドライブ回路１８、第１ダイオード２０およびオフ電位入力部１７をこの順に流れる。すなわち、オフゲート電流は第１トランジスタ１３を流れない。
【0051】
このように、第１実施形態の半導体回路１において、オンゲート電流およびオフゲート電流のいずれもが、第１トランジスタ１３を流れない。
【0052】
＜オフ電圧異常時の動作＞
次に、例えば、図示しない電源の故障等に要因で、上記オフ電位異常オフ電位入力部１７に入力されるオフ電位Ｖｏｆｆの大きさが低下するオフ電位異常が発生した場合の動作について説明する。ここで、オフ電位異常が発生しておらず、オフ電位入力部１７に入力されるオフ電位Ｖｏｆｆが正常であるときに、基準電位入力部１５とオフ電位入力部１７との電位差により、第１コンデンサ１９に電荷が充電されている。
次に、例えば、図示しない電源の故障等に要因で、上記オフ電位異常オフ電位入力部１７に入力されるオフ電位Ｖｏｆｆの大きさが低下するオフ電位異常が発生した場合の動作について説明する。ここで、オフ電位異常が発生しておらず、オフ電位入力部１７に入力されるオフ電位Ｖｏｆｆが正常であるときに、基準電位入力部１５とオフ電位入力部１７との電位差により、第１コンデンサ１９に電荷が充電されている。
【0053】
オフ電位異常が発生すると、第１コンデンサ１９に充電されていた電荷が放電されることにより、第１コンデンサ１９に十分な電荷が充電されている間は、第１コンデンサ１９から放電される電荷により、第２接続部１８ｂに入力される電位の大きさが小さくならない。これにより、ゲートドライブ回路１８から第２トランジスタ１４のゲートに、第２トランジスタ１４をオフにするための電位を出力して、第２トランジスタ１４をオフ状態にすることができる。
【0054】
また、オフ電位異常が発生すると、異常検出回路２１がオフ電位異常を検出し、第２ゲート出力部２１ｂから第１トランジスタ１３のゲートにオフ信号を出力する。これにより、第１トランジスタ１３がオフ状態になり、第１端子１１（第１トランジスタ１３のドレインおよびソースの一方）の電位が低下する（中間点２３の電位（０Ｖ）よりも低くなる）。そして、第１端子１１の電位が低下して、第１端子１１が第２トランジスタ１４のゲートよりも低電位で、かつ、第１端子１１と第２トランジスタ１４のゲートとの電位差が所定電位差以上になると、電圧制限回路２２から第２トランジスタ１４のゲートに、第１端子１１の電位に応じた電位が、第２トランジスタ１４をオフ状態にするための電位として出力される。これにより、第２トランジスタ１４をオフ状態にすることができる。
【0055】
ここで、第１トランジスタ１３のゲートにオフ信号が入力されてから、電圧制限回路２２から第２トランジスタ１４のゲートに出力される電位により、第２トランジスタ１４がオフ状態にされるまでには、ある程度の時間がかかる。しかしながら、第１実施形態では、オフ電位異常が発生した直後には、上述したように第１コンデンサ１９に充電されていた電荷が放電されることにより、第２トランジスタ１４をオフ状態にすることができる。そして、その後、電圧制限回路２２から第２トランジスタ１４のゲートに第２トランジスタをオフ状態にするための電位が出力されることにより、第２トランジスタ１４をオフ状態にすることができる。
【0056】
このように、第１実施形態では、オフ電位入力部１７に入力されるオフ電位Ｖｏｆｆの大きさが低下したときにも、第２トランジスタ１４をオフ状態にすることができる。
【0057】
これにより、第２トランジスタ１４がノーマリーオン型のトランジスタである場合において、オフ電位異常が発生したときに、第２トランジスタ１４がオン状態に切り換わってしまうことがない。
【0058】
また、第２トランジスタ１４がノーマリーオフ型のトランジスタである場合において、オフ電位異常が発生している状態で、ノイズの影響などによって、第２トランジスタ１４が誤動作してオン状態に切り換わってしまうことが抑えられる。この効果は、第２トランジスタ１４が、オフ状態に切り換わるときのゲートとソースとの電位差がそれほど大きくないノーマリーオフ型のトランジスタである場合に、特に有効である。すなわち、この効果は、第２トランジスタが、誤作動を防止するためにゲートに負の電位を入力することが望ましい特性を有するノーマリーオフ型のトランジスタである場合に特に有効である。
【0059】
［第２実施形態］
次に、本発明の第２実施形態について説明する。
次に、本発明の第２実施形態について説明する。
【0060】
第２実施形態の半導体回路１は、第１実施形態で説明したものと同様のものである。第２実施形態では、ゲートドライブ回路１８において、電位指定信号入力部１８ｃに入力される電位指定信号が、第１接続部１８ａに入力された電位および第２接続部１８ｂに入力された電位のうち、いずれの電位を第１ゲート出力部１８ｄから出力するかを指定する信号である。そして、ゲートドライブ回路１８は、電位指定信号に基づいて、第１ゲート出力部１８ｄを、第１接続部１８ａおよび第２接続部１８ｂのいずれかと選択的に接続させる。これにより、第１ゲート出力部１８ｄから、第２トランジスタ１４のゲートに、第１接続部１８ａの電位および第２接続部１８ｂの電位のいずれかが選択的に出力される。
【0061】
第２実施形態では、ゲートドライブ回路１８が、電位指定信号入力部１８ｃに入力される電圧指定信号に基づいて、第１接続部１８ａおよび第２接続部１８ｂのいずれかを選択的に第１ゲート出力部１８ｄに接続するものである。これにより、ゲートドライブ回路１８を、第１ゲート出力部１８ｄの接続先を第１接続部１８ａと第２接続部１８ｂとの間で切り換えることができるものとすればよく、ゲートドライブ回路１８の構成を簡単にすることができる。
【0062】
［第３実施形態］
次に、本発明の第３実施形態について説明する。
次に、本発明の第３実施形態について説明する。
【0063】
図２に示すように、第３実施形態の半導体回路５１は、第１実施形態の半導体回路１において、第１トランジスタ１３がＮ型のＭＯＳ－ＦＥＴであり、第２トランジスタ１４がＧａＮ－ＦＥＴである。そして、第１トランジスタ１３のソースが第１端子１１に接続され、第１トランジスタ１３のドレインと第２トランジスタ１４のソースとが接続されている。
【0064】
［第４実施形態］
次に、本発明の第４実施形態について説明する。
次に、本発明の第４実施形態について説明する。
【0065】
図３に示すように、第４実施形態の半導体回路６１は、第１実施形態の半導体回路１において、第１トランジスタ１３がＰ型のＭＯＳ－ＦＥＴであり、第２トランジスタ１４がＧａＮ－ＦＥＴである。そして、第１トランジスタ１３のドレインが第１端子１１に接続され、第１トランジスタ１３のソースと第２トランジスタ１４のソースとが接続されている。
【0066】
第４実施形態では、第１トランジスタ１３をＰ型のＭＯＳ－ＦＥＴとして、第１トランジスタ１３のソースと第２トランジスタ１４のソースとを接続することにより、第１トランジスタ１３のソースの電位と第２トランジスタ１４のソースの電位を基準電位に共通化することができる。これにより、半導体回路６１に接続される電源の構成を簡単にすることができる。
【0067】
［第５実施形態］
次に、本発明の第５実施形態について説明する。
次に、本発明の第５実施形態について説明する。
【0068】
図４に示すように、第５実施形態の半導体回路７１は、第４実施形態の半導体回路６１と同様の構成を有している。さらに、半導体回路７１は、第２ダイオード７２を有する。第２ダイオード７２は、オフ電位入力部１７と第２接続部１８ｂとを接続する配線の、第１ダイオード２０と第２接続部１８ｂとの間に位置する部分と、第１端子１１との間に、第１端子１１側がカソード側となるような向きで接続されている。そして、第５実施形態では、第１ダイオード２０と第２ダイオード７２とが設けられていることにより、第２接続部１８ｂには、オフ電位入力部１７の電位と、第１端子１１の電位のうち、より低い方の電位が入力される。
【0069】
また、半導体回路７１において、ゲートドライブ回路１８は、第４接続部１８ｅをさらに有する。第４接続部１８ｅは、異常検出回路２１の第２ゲート出力部２１ｂに接続されている。これにより、第４接続部１８ｅに、異常検出回路２１から、オフ電位異常が発生したことを検出したか否かを示す信号が入力される。そして、第５実施形態において、ゲートドライブ回路１８は、オフ電位異常が発生したことを検出していないことを示す信号が第４接続部１８ｅに入力されているときには、第１実施形態で説明したのと同様に、電位指定信号入力部１８ｃに入力された電位指定信号に基づいて、第１ゲート出力部１８ｄから電位を出力する。一方、ゲートドライブ回路１８は、オフ電位異常が発生したことを検出したことを示す信号が第４接続部１８ｅに入力されているときには、第１ゲート出力部１８ｄから第２トランジスタ１４をオフ状態にするための電位を出力するための動作を行う。ここで、第１ゲート出力部１８ｄから第２トランジスタ１４をオフ状態にするための電位を出力する動作とは、例えば、第２実施形態のように、第１ゲート出力部１８ｄが第１接続部１８ａと第２接続部１８ｂのいずれかと選択的に接続される場合に、第１ゲート出力部１８ｄを第２接続部１８ｂに接続する動作のことである。
【0070】
第５実施形態の半導体回路７１においても、第１実施形態で説明したのと同様、オフ電位異常が発生すると、第１コンデンサ１９に充電されていた電荷が放電されることにより、第２トランジスタ１４がオフ状態にされる。その後、電圧制限回路２２から第２トランジスタ１４のゲートに出力される第１端子１１の電位に応じた電位により、第２トランジスタ１４がオフ状態にされる。
【0071】
第５実施形態では、この後、第１端子１１の電位がオフ電位入力部１７の電位よりも低くなったときに、第１端子１１の電位が、第２ダイオード７２を介して第２接続部１８ｂに入力される。また、上述したように、第５実施形態では、オフ電位異常が発生したときに、ゲートドライブ回路１８において、第４接続部１８ｅに入力される信号に基づいて、第１ゲート出力部１８ｄから第２トランジスタ１４をオフ状態にする電位を出力するための動作が行われる。これにより、第１ゲート出力部１８ｄから出力される電位により、第２トランジスタ１４がオフ状態にされる。
【0072】
このように、第５実施形態では、オフ電位異常が発生したときに、最終的に、第１端子１１の電位が第２接続部１８ｂに入力されるとともに、ゲートドライブ回路１８において第１ゲート出力部１８ｄから第２トランジスタ１４をオフ状態にするための電位を出力する動作が行われることによって、第２トランジスタ１４がオフ状態にされる。
【0073】
ここで、第５実施形態と異なり、オフ電位異常が発生したときに、最終的に、電圧制限回路２２から第２トランジスタ１４のゲートに出力される電位により、第２トランジスタ１４がオフ状態にされる場合を考える。この場合には、第２トランジスタ１４のオフ状態を確実に維持するために、電圧制限回路２２の電力定格を大きくする必要があり、電圧制限回路２２が大型化する。
【0074】
これに対して、第５実施形態では、上記の通り、オフ電位異常が発生したときに、最終的に、第１端子１１の電位が第２接続部１８ｂに入力されるとともに、ゲートドライブ回路１８において第１ゲート出力部１８ｄから第２トランジスタ１４をオフ状態にするための電位を出力する動作が行われることによって、第２トランジスタ１４がオフ状態にされる。したがって、この最終的な状態となるまでの途中の期間にのみ、電圧制限回路２２から第２トランジスタ１４のゲートに出力される電位により、第２トランジスタ１４がオフ状態にされる。これにより、第５実施形態では、最終的に、電圧制限回路２２から第２トランジスタ１４のゲートに出力される電位により、第２トランジスタ１４がオフ状態にされる場合と比較して、電圧制限回路２２の電力定格を小さくすることができ、電圧制限回路２２を小型化することができる。
【0075】
［第６実施形態］
次に、本発明の第６実施形態について説明する。
次に、本発明の第６実施形態について説明する。
【0076】
図５に示すように、第６実施形態の半導体回路８１は、第５実施形態の半導体回路７１と同様の構成を有する。さらに、半導体回路８１は、基準電位入力部１５とオフ電位入力部１７との間に、第１コンデンサ１９を含む充電制御回路８２が接続されている。第１ダイオード２０は、オフ電位入力部１７と第２接続部１８ｂとを接続する配線の、充電制御回路８２が接続された部分とオフ電位入力部１７との間に位置する部分に接続されている。第２ダイオード７２は、オフ電位入力部１７と第２接続部１８ｂとを接続する配線の、充電制御回路８２と接続された部分と第２接続部１８ｂとの間に位置する部分と、第１端子１１と、の間に接続されている。
【0077】
充電制御回路８２は、第１コンデンサ１９のほかに、第２コンデンサ８３と、第３トランジスタ８４と、第３ダイオード８５と、第１ツェナダイオード８６と、第１抵抗８７とを有する。
【0078】
第２コンデンサ８３は、基準電位入力部１５とオフ電位入力部１７との間に、第１コンデンサ１９と並列に接続されている。第２コンデンサ８３は、第１コンデンサ１９よりも容量が小さい。
【0079】
第３トランジスタ８４は、Ｎ型のＭＯＳ－ＦＥＴであり、第１コンデンサ１９と、オフ電位入力部１７との間に接続されている。より詳細には、第３トランジスタ８４のドレインが第１コンデンサ１９と接続され、第３トランジスタ８４のソースがオフ電位入力部１７に接続されている。第３ダイオード８５は、第３トランジスタ８４のドレインとソースとの間に、第３トランジスタ８４のドレイン側がカソード側となる向きで接続されている。
【0080】
第１ツェナダイオード８６は、基準電位入力部１５と、第１コンデンサ１９のゲートとの間に、第１コンデンサ１９と並列に、基準電位入力部１５側がカソード側となる向きで接続されている。第１抵抗８７は、第１ツェナダイオード８６のアノードおよび第３トランジスタ８４のゲートと、オフ電位入力部１７との間に接続されている。
【0081】
ここで、上述の第４実施形態の半導体回路６１において、上述したように、第１コンデンサ１９に電荷が充電された状態で、オフ電位異常が発生したときには、第１コンデンサ１９に充電された電荷が放電されることによって第２トランジスタ１４がオフ状態にされ、その後、電圧制限回路２２から第２トランジスタ１４のゲートに出力される第１端子１１の電位に応じた電位によって第２トランジスタ１４がオフ状態にされる。このとき、電圧制限回路２２から第２トランジスタ１４のゲートに出力される第１端子１１の電位に応じた電位よって第２トランジスタ１４がオフ状態にされるようになるまでの間、第１コンデンサ１９に充電された電荷が放電されることによって第２トランジスタ１４がオフ状態にされ続けるようにする必要がある。そのためには、第１コンデンサ１９をある程度容量の大きいものとする必要がある。
【0082】
一方、上述の第４実施形態の半導体回路６１において、第１コンデンサ１９が充電されていない状態で、基準電位入力部１５に基準電位が入力され、オン電位入力部１６にオン電位Ｖｏｎが入力され、オフ電位入力部１７にオフ電位Ｖｏｆｆが入力された場合には、第１コンデンサ１９が充電され、第１コンデンサ１９の充電が進むにつれて、基準電位入力部１５とオフ電位入力部１７との電位差が上昇する。このとき、上述の第４実施形態の半導体回路６１において第１コンデンサ１９の容量が大きいと、第１コンデンサ１９が充電されるのに必要な時間が長くなる。その結果、基準電位入力部１５とオフ電位入力部１７との電位差が十分に上昇するまでの時間が長くなってしまう。
【0083】
また、第４実施形態の半導体回路６１において第１コンデンサ１９の容量が大きい場合、第１コンデンサ１９の充電時に流れる電流が大きくなる。例えば、第１コンデンサ１９の充電時には、第２トランジスタ１４がオン状態となっており、第２端子１２、第２トランジスタ１４、第１コンデンサ１９をこの順に電流が流れる。さらにこの電流は、第２ダイオード７２を経由して第１端子１１に流れる。あるいは、ゲートドライブ回路１８が、後述する第７実施形態の保護ダイオード１０６、１０７（図６参照）のような、第２接続部１８ｂと第１ゲート出力部１８ｄとの間に接続された保護ダイオードを有する場合、この電流は、ゲートドライブ回路１８の保護ダイオードおよび電圧制限回路２２を経て第１端子１１に流れる。
【0084】
そして、第１コンデンサ１９の充電時に流れる電流が大きい場合には、第１コンデンサ１９の充電時に流れる電流が半導体回路６１の動作に悪影響を与える虞がある。また、第１コンデンサ１９の充電時に流れる電流が大きい場合には、第１コンデンサ１９の充電時に流れる電流によって半導体回路６１を構成する素子において素子破壊が発生する虞がある。例えば、第１コンデンサ１９の充電時に流れる電流が第２トランジスタ１４の短絡耐量を超える場合に、第２トランジスタ１４の素子破壊が発生する虞がある。
【0085】
これに対して、第６実施形態の半導体回路８１において、第１コンデンサ１９および第２コンデンサ８３が充電されていない状態で、基準電位入力部１５に基準電位が供給され、オン電位入力部１６にオン電位Ｖｏｎが供給されて、オフ電位入力部１７にオフ電位Ｖｏｆｆが入力されたときには、第３トランジスタ８４がオフ状態となっているため、第２コンデンサ８３が充電され、第２コンデンサ８３が充電されるにつれて基準電位入力部１５とオフ電位入力部１７との電位差が上昇する。第２コンデンサ８３は第１コンデンサ１９よりも容量が小さいため、第２コンデンサ８３が充電されるのに必要な時間が短く、基準電位入力部１５とオフ電位入力部１７との電位差を素早く上昇させることができる。
【0086】
さらに、基準電位入力部１５とオフ電位入力部１７との電位差が上昇するにつれて、第３トランジスタ８４のゲートに入力される電位が上昇する。そして、第３トランジスタ８４のゲートに入力される電位がある程度上昇したときに、この電位によって第３トランジスタ８４がオン状態にされる。このとき、基準電位入力部１５と第３トランジスタ８４のゲートとの間に第１ツェナダイオード８６が接続されているため、第３トランジスタ８４のゲートに入力される電位が必要以上に高くなることがない。そして、第３トランジスタ８４がオン状態となることにより、第１コンデンサ１９が充電される。
【0087】
また、半導体回路８１において、第１コンデンサ１９および第２コンデンサ８３に電荷が充電された状態で、オフ電位異常が発生したときには、第１コンデンサ１９および第２コンデンサ８３に充電されていた電荷が放電されることによって、第２接続部１８ｂに入力される電位の大きさが小さくならないようにすることができる。このとき、第１コンデンサ１９からの放電が進行するにつれて、第３トランジスタ８４のゲートに入力される電位が低下し、ある時点で第３トランジスタがオフ状態となる。しかしながら、第３トランジスタがオフ状態となった後も、第３ダイオード８５を電流が流れることによって、第１コンデンサ１９からの放電が継続される。
【0088】
このように、半導体回路８１において、第２コンデンサ８３、第１コンデンサ１９の順に充電される。したがって、第１コンデンサ１９と第２コンデンサ８３とが同時に充電される場合と比較して、第１コンデンサ１９および第２コンデンサ８３の充電時に流れる電流が小さくなる。その結果、第６実施形態の半導体回路８１において、第１コンデンサ１９および第２コンデンサ８３の充電時に流れる電流が、半導体回路８１の動作に悪影響を与えることを防止することができる。また、第１コンデンサ１９および第２コンデンサ８３の充電時に流れる電流によって半導体回路８１を構成する第２トランジスタ１４等の素子において素子破壊が発生するのを防止することができる。
【0089】
また、半導体回路８１において、上記のように、第２コンデンサ８３が充電されて、基準電位入力部１５とオフ電位入力部１７との電位差が十分に大きくなった後に第１コンデンサ１９が充電されるため、第１コンデンサ１９の容量が大きくても、第１コンデンサ１９および第２コンデンサ８３の充電時に流れる電流を小さくすることができる。これにより、第１コンデンサ１９の容量を大きくして、オフ電位異常が発生してから、電圧制限回路２２から第２トランジスタ１４のゲートに第１端子１１の電位に応じた電位が出力されるまでの間、第１コンデンサ１９から電荷を放電することによって確実に第２トランジスタ１４をオフ状態にすることができる。
【0090】
［第７実施形態］
次に、本発明の第７実施形態について説明する。
次に、本発明の第７実施形態について説明する。
【0091】
図６に示すように、第７実施形態の半導体回路９１は、第３実施形態の半導体回路５１と同様の構成を有する。また、半導体回路９１は、半導体回路９１は、第５実施形態と同様の第２ダイオード７２を有している。
【0092】
また、半導体回路９１において、ゲートドライブ回路１８は、第５実施形態と同様の第４接続部１８ｅを有する。また、半導体回路９１において、ゲートドライブ回路１８は、トランジスタ１０１，１０２と、抵抗１０３，１０４と、ＮＡＮＤ回路１０５と、保護ダイオード１０６，１０７とを有する。
【0093】
トランジスタ１０１は、Ｐ型のＭＯＳ－ＦＥＴである。トランジスタ１０１のドレインは、抵抗１０３を介して第１ゲート出力部１８ｄに接続されている。トランジスタ１０１のソースは、第１接続部１８ａに接続されている。
【0094】
トランジスタ１０２は、Ｎ型のＭＯＳ－ＦＥＴである。トランジスタ１０２のドレインは、抵抗１０４を介して第１ゲート出力部１８ｄに接続されている。トランジスタ１０２のソースは、第２接続部１８ｂに接続されている。
【0095】
ＮＡＮＤ回路１０５には、電位指定信号入力部１８ｃおよび第４接続部１８ｅから信号が入力される。また、ＮＡＮＤ回路１０５は、トランジスタ１０１，１０２のゲートに信号を出力する。
【0096】
第１接続部１８ａに入力された電位を第１ゲート出力部１８ｄから出力することを示す信号が電位指定信号入力部１８ｃに入力され、かつ、オフ電位異常が発生していないことを示す信号が第４接続部１８ｅに入力されているときに、ＮＡＮＤ回路１０５は、トランジスタ１０１をオン状態にさせ、トランジスタ１０２をオフ状態にさせるための信号をトランジスタ１０１，１０２のゲートに出力する。これにより、トランジスタ１０１を介して第１接続部１８ａと第１ゲート出力部１８ｄとが接続される。
【0097】
第２接続部１８ｂに入力された電位を第１ゲート出力部１８ｄから出力することを示す信号が電位指定信号入力部１８ｃに入力されたとき、および、オフ電位異常が発生していることを示す信号が第４接続部１８ｅに入力されているときに、ＮＡＮＤ回路１０５は、トランジスタ１０１をオフ状態にさせ、トランジスタ１０２をオン状態にさせるための信号をトランジスタ１０１，１０２のゲートに出力する。これにより、トランジスタ１０２を介して第２接続部１８ｂと第１ゲート出力部１８ｄとが接続される。
【0098】
すなわち、半導体回路９１において、ゲートドライブ回路１８は、第２実施形態と同様、第１ゲート出力部１８ｄを、第１接続部１８ａおよび第２接続部１８ｂのいずれかと選択的に接続する。
【0099】
保護ダイオード１０６は、トランジスタ１０１のソースと抵抗１０３とを接続する配線と、オフ電位入力部１７と第２接続部１８ｂとを接続する配線の第１コンデンサ１９と接続された部分と第２接続部１８ｂとの間に位置する部分と、の間に接続されている。保護ダイオード１０７は、トランジスタ１０２のソースと抵抗１０４とを接続する配線と、オフ電位入力部１７と第２接続部１８ｂとを接続する配線の第１コンデンサ１９と接続された部分と第２接続部１８ｂとの間に位置する部分と、の間に接続されている。保護ダイオード１０６，１０７は、ゲートドライブ回路１８の第１接続部１８ａ、第２接続部１８ｂ、電位指定信号入力部１８ｃ、第１ゲート出力部１８ｄおよび第４接続部１８ｅの間に、通常の動作時よりも大きな電圧が印加されたときにゲートドライブ回路１８内の素子に過大な電流が流れて素子が破壊されてしまうのを防止するためのものである。
【0100】
また、半導体回路９１において、電圧制限回路２２は、第２ツェナダイオード１１１と、第４ダイオード１１２とを有する。第２ツェナダイオード１１１は、第２トランジスタ１４のゲートと、第１端子１１との間に、第２トランジスタ１４のゲート側がカソード側となる向きで接続されている。第４ダイオード１１２は、第２ツェナダイオード１１１のアノードと第１端子１１との間に、第１端子１１側がカソード側となる向きで接続されている。
【0101】
これにより、第１端子１１が第２トランジスタ１４のゲートよりも高電位のとき、および、および、第１端子１１が第２トランジスタ１４のゲートよりも低電位で、かつ、第１端子１１と第２トランジスタ１４のゲートとの電位差が所定電位差未満のときには、電圧制限回路２２が第４ダイオード１１２を有していることにより、電圧制限回路２２を介して第１端子１１と第２トランジスタ１４のゲートとの間に電流が流れない。したがって、電圧制限回路２２から第２トランジスタ１４のゲートに、第１端子１１の電位に応じた電位が出力されることがない。ここで、所定電位差は、第４ダイオード１１２の順方向電圧と、第２ツェナダイオード１１１のツェナ電圧とに応じた電位差である。
【0102】
また、オフ電位異常が発生することによって、第１トランジスタ１３がオフ状態にされて、第１端子１１の電位が低下し、第１端子１１が第２トランジスタ１４のゲートよりも低電位で、かつ、第１端子１１と第２トランジスタ１４のゲートとの電位差が所定電位差以上となったときに、第４ダイオード１１２による第１端子１１と第２トランジスタ１４との間の抵抗が小さくなる。そして、電圧制限回路２２から第２トランジスタ１４のゲートに、第１端子１１の電位に応じた電位が、第２トランジスタ１４をオフ状態にするための電位として出力される。
【0103】
半導体回路９１は、第３コンデンサ９２と、トランジスタ９３（本発明の「スイッチ素子」）と、第２抵抗９４と、ＮＯＴ回路９５と、コンデンサ９６，９７と、制御信号入力部９８とをさらに備えている。
【0104】
第３コンデンサ９２は、オフ電位入力部１７と第２接続部１８ｂとを接続する配線の、第１コンデンサ１９が接続された部分と第２接続部１８ｂとの間に位置する部分と、基準電位入力部１５との間に接続されている。
【0105】
トランジスタ９３は、オフ電位入力部１７と第２接続部１８ｂとを接続する配線の、第１コンデンサ１９と接続された部分と第２接続部１８ｂとの間に位置する部分と、第２トランジスタ１４のゲートと、の間に接続されている。トランジスタ９３のドレインが、第２トランジスタ１４のゲートに接続され、トランジスタ９３のソースが、オフ電位入力部１７と第２接続部１８ｂとを接続する配線の、第１コンデンサ１９が接続された部分と第２接続部１８ｂとの間に位置する部分に接続されている。第２抵抗９４は、トランジスタ９３のドレインと、第２トランジスタ１４のゲートとの間に接続されている。
【0106】
トランジスタ９３のゲートは、ＮＯＴ回路９５を介して、入力端子２４に接続されている。ゲートドライブ回路１８から第１接続部１８ａに入力された電位を出力することを示す信号（第２トランジスタ１４をオン状態にすることを示す信号）が入力端子２４に入力されたときに、ＮＯＴ回路９５は、トランジスタ９３のゲートに、トランジスタ９３をオフ状態にすることを示す信号を出力する。これにより、トランジスタ９３がオフ状態となり、オフ電位入力部１７に入力されたオフ電位Ｖｏｆｆが、トランジスタ９３および第２抵抗９４を介して第２トランジスタ１４のゲートに出力されることはない。
【0107】
ゲートドライブ回路１８から第２接続部１８ｂに入力された電位を出力することを示す信号（第２トランジスタ１４をオフ状態にすることを示す信号）が入力端子２４に入力されたときに、ＮＯＴ回路９５は、トランジスタ９３のゲートに、トランジスタ９３をオン状態にすることを示す信号を出力する。これにより、トランジスタ９３がオン状態となり、オフ電位入力部１７に入力されたオフ電位Ｖｏｆｆがトランジスタ９３および第２抵抗９４を介して、第２トランジスタ１４のゲートに出力される。
【0108】
このとき、第１ゲート出力部１８ｄから第２トランジスタ１４のゲートに、第２接続部１８ｂに入力された電位（オフ電位入力部１７に入力されたオフ電位Ｖｏｆｆ）が出力されるのに加えて、オフ電位入力部１７に入力されたオフ電位Ｖｏｆｆが、トランジスタ９３および第２抵抗９４を介して、第２トランジスタ１４のゲートに出力される。一方で、第７実施形態では、第２抵抗９４が、第２トランジスタ１４のゲートに接続された配線の、第１ゲート出力部１８ｄが接続された部分よりも第２トランジスタ１４のゲートに近い部分に接続されている。これにより、第２トランジスタ１４をオフ状態にするときに、第２トランジスタ１４のゲートに付与される電位の、第２トランジスタ１４のゲートに接続される配線のインピーダンスの影響を低減することができる。
【0109】
また、トランジスタ９３の近傍に第３コンデンサ９２をバイパスコンデンサとして配置することにより、トランジスタ９３および第２抵抗９４を介して、第２トランジスタ１４のゲートに出力される電位の、電源配線のインピーダンスによる変動を低減することができる。
【0110】
コンデンサ９６は、基準電位入力部１５とオン電位入力部１６との間に接続されている。コンデンサ９７は、基準電位入力部１５とオフ電位入力部１７との間に接続されている。コンデンサ９６は、半導体回路９１と接続された外部回路の配線のインピーダンスによって外部回路から半導体回路９１に電流が流れたときに、オン電位入力部１６の電位が変動するのを抑えるためのものである。コンデンサ９７は、半導体回路９１と接続された外部回路の配線のインピーダンスによって外部回路から半導体回路９１に電流が流れたときに、オフ電位入力部１７の電位が変動するのを抑えるためのものである。
【0111】
制御信号入力部９８は、第３接続部１８ｅに接続されている。制御信号入力部９８は、外部の制御装置などから、例えば、オフ電位異常が発生したときに異常検出回路２１が第２ゲート出力部２１ｂから出力する信号と同様の、異常が発生したことを示す信号を入力することができる。これにより、オフ電位異常以外の異常が発生したときに、外部回路により制御信号入力部に、異常が発生したことを示す信号を入力することによって、第２トランジスタ１４をオフ状態にすることができる。
【0112】
［変形例］
以上、本発明の第１～第７実施形態について説明したが、本発明は、第１～第７実施形態に限られるものではなく、特許請求の範囲に記載の限りにおいて、様々な変更が可能である。
以上、本発明の第１～第７実施形態について説明したが、本発明は、第１～第７実施形態に限られるものではなく、特許請求の範囲に記載の限りにおいて、様々な変更が可能である。
【0113】
第６実施形態において、第３トランジスタ８４をＮ型のＭＯＳ－ＦＥＴとしたが、これには限られない。第６実施形態で説明したのと同様に、基準電位入力部１５とオフ電位入力部１７との電位差に応じてオン状態とオフ状態とが切り換わるように構成されていれば、第３トランジスタ８４をＮ型のＭＯＳ－ＦＥＴ以外の素子によって構成してもよい。
【0114】
第５、第６実施形態において、第１トランジスタ１３を、Ｐ型のＭＯＳ－ＦＥＴ６２としたが、これには限られない。第５、第６実施形態において、第１トランジスタ１３を、Ｎ型のＭＯＳ－ＦＥＴとしてもよい。第７実施形態において、第１トランジスタ１３をＮ型ＭＯＳ－ＦＥＴとしたが、これには限られない。第７実施形態において、第１トランジスタ１３をＰ型ＭＯＳ－ＦＥＴとしてもよい。
【0115】
第７実施形態において、半導体回路９１が、第３コンデンサ９２、トランジスタ９３および第２抵抗９４を有していなくてもよい。
【0116】
第６、第７実施形態において、半導体回路８１、９１が、第２ダイオード７２を有していなくてもよい。
【0117】
第７実施形態のゲートドライブ回路１８において、第１接続部１８ａに接続されたＰ型のトランジスタ１０１と、第２接続部１８ｂに接続されたＮ型のトランジスタ１０２と、トランジスタ１０１、１０２のゲートに同じ信号出力するＮＡＮＤ回路１０５とによって、第１ゲート出力部１８ｄを、第１接続部１８ａおよび第２接続部１８ｂのいずれかと選択的に接続させることができるようにしたが、これには限られない。
【0118】
例えば、ＮＡＮＤ回路１０５から出力される信号によって、トランジスタ１０１がオン状態となりトランジスタ１０２がオフ状態となる状態と、トランジスタ１０１がオフ状態となりトランジスタ１０２がオン状態となる状態とを切り換えることが可能であれば、トランジスタ１０１をＰ型のＭＯＳ－ＦＥＴ以外の素子としてもよいし、トランジスタ１０２をＮ型のＭＯＳ－ＦＥＴ以外の素子としてもよい。あるいは、トランジスタ１０１、１０２およびＮＡＮＤ回路１０５以外の構成によって、第１ゲート出力部１８ｄを、第１接続部１８ａおよび第２接続部１８ｂのいずれかと選択的に接続させることができるようにしてもよい。
【0119】
第７実施形態において、トランジスタ９３の代わりに、第２トランジスタ１４をオン状態にすることを示す信号が入力端子２４に入力されたときにオフ状態となり、第２トランジスタ１４をオフ状態にすることを示す信号が入力端子２４に入力されたときにオン状態になるような、別のスイッチング素子が設けられていてもよい。
【0120】
また、第７実施形態において、第３コンデンサ９３はなくてもよい。
【0121】
また、電圧制限回路２２は、第７実施形態で説明したものには限られない。
【0122】
＜変形例１＞
例えば、変形例１では、図７（ａ）に示すように、電圧制限回路２２が、第２トランジスタ１４（図１等参照）のゲートと第１端子１１（図１等参照）との間に直列に接続された複数のダイオード１２１を有する。複数のダイオード１２１は、いずれも第１端子１１側がカソード側となる向きで接続されている。
例えば、変形例１では、図７（ａ）に示すように、電圧制限回路２２が、第２トランジスタ１４（図１等参照）のゲートと第１端子１１（図１等参照）との間に直列に接続された複数のダイオード１２１を有する。複数のダイオード１２１は、いずれも第１端子１１側がカソード側となる向きで接続されている。
【0123】
変形例１の電圧制限回路２２は、複数のダイオード１２１を有しているため、第１端子１１が第２トランジスタ１４のゲートよりも高電位のとき、および、第１端子１１が第２トランジスタ１４のゲートよりも低電位で、かつ、第１端子１１と第２トランジスタ１４のゲートとの電位差が所定電位差未満のときには、複数のダイオード１２１による第１端子１１と第２トランジスタ１４のゲートとの間の抵抗が大きく、電圧制限回路２２を介して第１端子１１と第２トランジスタ１４のゲートとの間で電流が流れない。したがって、このときに、第２トランジスタ１４のゲートに、第１端子１１の電位に応じた電位が出力されることはない。ここで、所定電位差は、複数のダイオード１２１の順方向電圧の合計に応じた電位差である。複数のダイオード１２１の順方向電圧の合計は、例えば、Ｎを２以上の整数として、電圧制限回路２２において順方向電圧が同じＮ個のダイオード１２１が直列に接続されている場合、ダイオード１２１の順方向電圧をＮ倍した電圧である。
【0124】
第１トランジスタ１３（図１等参照）がオフ状態になって第１端子１１の電位が低下し、第１端子１１が第２トランジスタ１４のゲートよりも低電位で、かつ、第１端子１１の電位と第２トランジスタ１４のゲートの電位差が所定電位差以上となると、複数のダイオード１２１による第１端子１１と第２トランジスタ１４との間の抵抗が小さくなる。これにより、電圧制限回路２２から第２トランジスタ１４のゲートに、第１端子１１の電位に応じた電位が、第２トランジスタ１４をオフ状態にするための電位として出力される。
【0125】
＜変形例２＞
変形例２では、図７（ｂ）に示すように、電圧制限回路２２が、Ｎ型のＭＯＳ－ＦＥＴ１３１と、ダイオード１３２と、インピーダンス素子１３３、１３４とを有する。
変形例２では、図７（ｂ）に示すように、電圧制限回路２２が、Ｎ型のＭＯＳ－ＦＥＴ１３１と、ダイオード１３２と、インピーダンス素子１３３、１３４とを有する。
【0126】
ＭＯＳ－ＦＥＴ１３１は、第２トランジスタ１４（図１等参照）のゲートと第１端子１１（図１等参照）との間に接続されている。ＭＯＳ－ＦＥＴ１３１のドレインが第２トランジスタ１４のゲートと接続され、ＭＯＳ－ＦＥＴ１３１のドレインが第１端子１１と接続されている。
【0127】
ダイオード１３２は、第２トランジスタ１４のゲートと、ＭＯＳ－ＦＥＴ１３１のドレインとの間に、ＭＯＳ－ＦＥＴ１３１のドレイン側がカソード側となる向きで接続されている。ダイオード１３２は、第１端子１１が、第２トランジスタ１４のゲートよりも高電位のときに、ＭＯＳ－ＦＥＴ１３１を介して、第２トランジスタ１４のゲートから第１端子１１へ電流が流れないようにするためのものである。これにより、第１端子１１が第２トランジスタ１４よりも高電位のときには、第２トランジスタ１４のゲートに、第１端子１１の電位が出力されない。後述する変形例３～５についても同様である。
【0128】
インピーダンス素子１３３は、第２トランジスタ１４のゲート（ＭＯＳ－ＦＥＴ１３１のドレイン）と、ＭＯＳ－ＦＥＴ１３１のゲートとの間に接続されている。インピーダンス素子１３４は、インピーダンス素子１３３およびＭＯＳ－ＦＥＴ１３１のゲートと、第１端子１１との間に接続されている。インピーダンス素子１３３、１３４は、抵抗である。あるいは、インピーダンス素子１３３、１３４は、抵抗、コイルおよびコンデンサによって構成される交流抵抗であってもよい。
【0129】
変形例２の電圧制限回路２２では、第１端子１１の電位と、第２トランジスタ１４のゲートの電位との電位差が、インピーダンス素子１３３のインピーダンスとインピーダンス素子１３４のインピーダンスとの比によって分圧される。そして、第１端子１１の電位と第２トランジスタ１４のゲートとの間の電位であって、インピーダンス素子１３３のインピーダンスとインピーダンス素子１３４のインピーダンスとの比に応じた電位が、ＭＯＳ－ＦＥＴ１３１のゲートに入力される。
【0130】
これにより、第１端子１１が第２トランジスタ１４のゲートよりも低電位で、かつ、第１端子１１と第２トランジスタ１４のゲートとの電位差が所定電位差未満のときには、ＭＯＳ－ＦＥＴ１３１のゲートがソースよりも高電位で、かつ、ゲートとソースとの電位差がＭＯＳ－ＦＥＴ１３１の閾値電圧よりも小さい。そのため、ＭＯＳ－ＦＥＴ１３１がオフ状態となっている。この状態では、電圧制限回路２２による第１端子１１と第２トランジスタ１４のゲートとの間の抵抗が大きく、第１端子１１の電位が第２トランジスタ１４のゲートに出力されることがない。ここで、所定電位差は、ＭＯＳ－ＦＥＴ１３１のゲートとソースとの電位差が閾値電圧となるときの電位差である。以下に説明する変形例３～５における所定電位差についても同様である。
【0131】
第１トランジスタ１３（図１等参照）がオフ状態になって第１端子１１の電位が低下し、第１端子１１が第２トランジスタ１４のゲートよりも低電位で、かつ、第１端子１１の電位と第２トランジスタ１４のゲートとの電位差が所定電位差以上となると、ＭＯＳ－ＦＥＴ１３１において、ゲートがソースよりも高電位で、かつ、ゲートとソースとの電位差が閾値電圧以上となる。これにより、ＭＯＳ－ＦＥＴ１３１がオン状態となって、ＭＯＳ－ＦＥＴ１３１を介して第１端子１１と第２トランジスタ１４のゲートとが導通し、電圧制限回路２２による第１端子１１と第２トランジスタ１４のゲートとの間の抵抗が小さくなる。そして、電圧制限回路２２から第２トランジスタ１４のゲートに、第１端子１１の電位に応じた電位が、第２トランジスタ１４をオフ状態にするための電位として出力される。
【0132】
＜変形例３＞
変形例３では、図７（ｃ）に示すように、電圧制限回路２２が、変形例２と同様のＮ型のＭＯＳ－ＦＥＴ１３１およびダイオード１３２と、ツェナダイオード１４１と抵抗１４２とを有する。
変形例３では、図７（ｃ）に示すように、電圧制限回路２２が、変形例２と同様のＮ型のＭＯＳ－ＦＥＴ１３１およびダイオード１３２と、ツェナダイオード１４１と抵抗１４２とを有する。
【0133】
ツェナダイオード１４１は、第２トランジスタ１４のゲート（ＭＯＳ－ＦＥＴ１３１のドレイン）と、ＭＯＳ－ＦＥＴ１３１のゲートとの間に、第２トランジスタ１４のゲート側がカソード側となる向きで接続されている。抵抗１４２は、ツェナダイオード１４１のアノードおよびＭＯＳ－ＦＥＴ１３１のゲートと、第１端子１１との間に接続されている。
【0134】
変形例３の電圧制限回路２２では、第１端子１１が第２トランジスタ１４のゲートよりも低電位のときに、ツェナダイオード１４１の両端にツェナ電圧が発生する。そのため、ＭＯＳ－ＦＥＴ１３１のゲートとソース（第１端子１１）との電位差が、第２トランジスタ１４のゲートの電位と、第１端子１１の電位との電位差からツェナ電圧を差し引いた電位差となる。
【0135】
これにより、第１端子１１が第２トランジスタ１４のゲートよりも低電位で、かつ、第１端子１１と第２トランジスタ１４のゲートとの電位差が所定電位差未満のときには、ＭＯＳ－ＦＥＴ１３１において、ゲートがソースよりも高電位で、かつ、ゲートとソースとの電位差がＭＯＳ－ＦＥＴ１３１の閾値電圧よりも小さい。そのため、ＭＯＳ－ＦＥＴ１３１がオフ状態となっている。この状態では、電圧制限回路２２による第１端子１１と第２トランジスタ１４のゲートとの間の抵抗が大きく、第１端子１１の電位が第２トランジスタ１４のゲートに出力されることがない。
【0136】
第１トランジスタ１３（図１等参照）がオフ状態になって第１端子１１の電位が低下し、第１端子１１が第２トランジスタ１４よりも低電位で、かつ、第１端子１１と第２トランジスタ１４のゲートとの電位差が所定電位差以上となると、ＭＯＳ－ＦＥＴ１３１において、ゲートがソースよりも高電位で、かつ、ゲートとソースとの電位差が閾値電圧以上になる。これにより、ＭＯＳ－ＦＥＴ１３１がオン状態となって、ＭＯＳ－ＦＥＴ１３１を介して第１端子１１と第２トランジスタ１４のゲートとが導通し、電圧制限回路２２による第１端子１１と第２トランジスタ１４のゲートとの間の抵抗が小さくなる。そして、電圧制限回路２２から第２トランジスタ１４のゲートに、第１端子１１の電位に応じた電位が、第２トランジスタ１４をオフ状態にするための電位として出力される。
【0137】
＜変形例４＞
変形例４では、図７（ｄ）に示すように、電圧制限回路２２が、変形例２と同様のＮ型のＭＯＳ－ＦＥＴ１３１およびダイオード１３２と、オペアンプ１５１とを有する。
変形例４では、図７（ｄ）に示すように、電圧制限回路２２が、変形例２と同様のＮ型のＭＯＳ－ＦＥＴ１３１およびダイオード１３２と、オペアンプ１５１とを有する。
【0138】
オペアンプ１５１の非反転入力部は、第２トランジスタ１４のゲートに接続されている。これにより、オペアンプ１５１の非反転入力部には、第２トランジスタ１４のゲートの電位が入力される。オペアンプ１５１の反転入力部は、図示しない外部回路に接続されている。また、第１端子１１もこの外部回路に接続されている。そして、オペアンプ１５１の反転入力部には、上記外部回路から第１端子１１の電位に応じた参照電位が入力される。オペアンプ１５１の出力部は、ＭＯＳ－ＦＥＴ１３１のゲートに接続されている。オペアンプ１５１は、非反転入力部に入力された電位が、反転入力部に入力された参照電位未満のときに、出力部からＭＯＳ－ＦＥＴ１３１のゲートに、ＭＯＳ－ＦＥＴ１３１をオフ状態にするための電位を出力する。また、オペアンプ１５１は、非反転入力部に入力された電位が、反転入力部に入力された参照電位以上のときに、出力部からＭＯＳ－ＦＥＴ１３１のゲートに、ＭＯＳ－ＦＥＴ１３１をオン状態にするための電位を出力する。これにより、第１端子１１が第２トランジスタ１４のゲートよりも低電位で、かつ、第１端子１１と第２トランジスタ１４のゲートとの電位差が所定電位差未満のときには、オペアンプ１５１の出力部からＭＯＳ－ＦＥＴ１３１をオフ状態にするための電位が出力される。また、第１端子１１が第２トランジスタ１４のゲートよりも低電位で、かつ、第１端子１１と第２トランジスタ１４のゲートとの電位差が所定電位差以上のときに、オペアンプ１５１の出力部からＭＯＳ－ＦＥＴ１３１をオン状態にするための電位が出力される。
【0139】
変形例４の電圧制限回路２２では、第１端子１１が第２トランジスタ１４のゲートより低電位で、かつ、第１端子１１と第２トランジスタ１４のゲートとの電位差が所定電位差未満のときには、ＭＯＳ－ＦＥＴ１３１がオフ状態となっている。この状態では、電圧制限回路２２による第１端子１１と第２トランジスタ１４のゲートとの間の抵抗が大きく、第１端子１１の電位が第２トランジスタ１４のゲートに出力されることがない。
【0140】
第１トランジスタ１３（図１等参照）がオフ状態になって第１端子１１の電位が低下し、第１端子１１が第２トランジスタ１４のゲートよりも低電位で、かつ、第１端子１１と第２トランジスタ１４のゲートとの電位差が所定電位差以上となると、ＭＯＳ－ＦＥＴ１３１がオン状態となって、ＭＯＳ－ＦＥＴ１３１を介して第１端子１１と第２トランジスタ１４のゲートとが導通し、電圧制限回路２２による第１端子１１と第２トランジスタ１４のゲートとの間の抵抗が小さくなる。これにより、電圧制限回路２２から第２トランジスタ１４のゲートに、第１端子１１の電位に応じた電位が、第２トランジスタ１４をオフ状態にするための電位として出力される。
【0141】
＜変形例５＞
変形例５では、図７（ｅ）に示すように、電圧制限回路２２が、変形例２と同様のＮ型のＭＯＳ－ＦＥＴ１３１およびダイオード１３２と、複数のダイオード１６１と、抵抗１６２とを有する。
変形例５では、図７（ｅ）に示すように、電圧制限回路２２が、変形例２と同様のＮ型のＭＯＳ－ＦＥＴ１３１およびダイオード１３２と、複数のダイオード１６１と、抵抗１６２とを有する。
【0142】
複数のダイオード１６１は、第２トランジスタ１４（図１等参照）のゲートと、ＭＯＳ－ＦＥＴ１３１のゲートとの間に、直列に接続されている。複数のダイオード１６１は、いずれも第２トランジスタ１４のゲート側がカソード側となるように接続されている。抵抗１６２は、複数のダイオード１６１のうち最もＭＯＳ－ＦＥＴ１３１のゲートに近いダイオード１６１のアノード、および、ＭＯＳ－ＦＥＴ１３１のゲートと、第１端子１１との間に接続されている。
【0143】
変形例５の電圧制限回路２２では、第１端子１１が第２トランジスタ１４のゲートよりも低電位であるときに、各ダイオード１６１の両端に順方向電圧が発生する。そのため、ＭＯＳ－ＦＥＴ１３１において、ゲートがソースよりも高電位で、かつ、ゲートとソースとの電位差が、第２トランジスタ１４のゲートの電位と第１端子１１の電位との電位差から、複数のダイオード１６１の順方向電圧の合計を差し引いた電位差となる。
【0144】
これにより、第１端子１１が第２トランジスタ１４のゲートよりも低電位で、かつ、第１端子１１と第２トランジスタ１４のゲートとの電位差が所定電位差未満のときには、ＭＯＳ－ＦＥＴ１３１において、ゲートがソースよりも高電位で、かつ、ゲートとソースとの電位差がＭＯＳ－ＦＥＴ１３１の閾値電圧よりも小さい。したがって、ＭＯＳ－ＦＥＴ１３１がオフ状態となっている。この状態では、電圧制限回路２２による第１端子１１と第２トランジスタ１４のゲートとの間の抵抗が大きく、第１端子１１の電位が第２トランジスタ１４のゲートに出力されることがない。
【0145】
第１トランジスタ１３（図１等参照）がオフ状態になって第１端子１１の電位が低下し、第１端子１１が第２トランジスタ１４のゲートよりも低電位で、かつ、第１端子１１と第２トランジスタ１４のゲートとの電位差が所定電位差以上となると、ＭＯＳ－ＦＥＴ１３１において、ゲートがソースよりも高電位でかつ、ゲートとソースとの電位差が閾値電圧以上となる。これにより、ＭＯＳ－ＦＥＴ１３１がオン状態となって、ＭＯＳ－ＦＥＴ１３１を介して第１端子１１と第２トランジスタ１４のゲートとが導通し、電圧制限回路２２による第１端子１１と第２トランジスタ１４のゲートとの間の抵抗が小さくなる。そして、電圧制限回路２２から第２トランジスタ１４のゲートに、第１端子１１の電位に応じた電位が、第２トランジスタ１４をオフ状態にするための電位として出力される。
【0146】
＜変形例６＞
変形例６では、図７（ｆ）に示すように、電圧制限回路２２が、Ｐ型のＭＯＳ－ＦＥＴ１７１と、ダイオード１７２と、インピーダンス素子１７３、１７４とを有する。
変形例６では、図７（ｆ）に示すように、電圧制限回路２２が、Ｐ型のＭＯＳ－ＦＥＴ１７１と、ダイオード１７２と、インピーダンス素子１７３、１７４とを有する。
【0147】
ＭＯＳ－ＦＥＴ１７１は、第２トランジスタ１４（図１等参照）のゲートと第１端子１１（図１等参照）との間に接続されている。ＭＯＳ－ＦＥＴ１７１のドレインが第１端子１１と接続され、ＭＯＳ－ＦＥＴ１７１のドレインが第２トランジスタ１４のゲートと接続されている。
【0148】
ダイオード１７２は、第２トランジスタ１４のゲートと、ＭＯＳ－ＦＥＴ１７１のソースとの間に、ＭＯＳ－ＦＥＴ１７１のソース側がカソード側となる向きで接続されている。ダイオード１７２は、第１端子１１の電位が、第２トランジスタ１４のゲートの電位よりも高いときに、ＭＯＳ－ＦＥＴ１７１を介して、第２トランジスタ１４のゲートから第１端子１１へ電流が流れないようにするためのものである。これにより、第１端子１１が第２トランジスタ１４よりも高電位のときには、第２トランジスタ１４のゲートに、第１端子１１の電位が出力されない。後述する変形例７～９についても同様である。
【0149】
インピーダンス素子１７３は、第２トランジスタ１４のゲート（ＭＯＳ－ＦＥＴ１７１のドレイン）と、ＭＯＳ－ＦＥＴ１７１のゲートとの間に接続されている。インピーダンス素子１７４は、インピーダンス素子１７３およびＭＯＳ－ＦＥＴ１７１のゲートと、第１端子１１との間に接続されている。インピーダンス素子１７３、１７４は、抵抗である。あるいは、インピーダンス素子１７３、１７４は、抵抗、コイルおよびコンデンサによって構成される交流抵抗であってもよい。
【0150】
変形例６の電圧制限回路２２では、第１端子１１と、第２トランジスタ１４のゲートの電位との電位差が、インピーダンス素子１７３のインピーダンスとインピーダンス素子１７４のインピーダンスとの比によって分圧される。そして、第１端子１１の電位と第２トランジスタ１４のゲートとの間の電位であって、インピーダンス素子１７３のインピーダンスとインピーダンス素子１７４のインピーダンスとの比に応じた電位が、ＭＯＳ－ＦＥＴ１７１のゲートに入力される。
【0151】
これにより、第１端子１１が第２トランジスタ１４のゲートよりも低電位で、かつ、第１端子１１と第２トランジスタ１４のゲートとの電位差が所定電位差未満のときには、ＭＯＳ－ＦＥＴ１７１のゲートがソースよりも低電位で、かつ、ゲートとソースとの電位差がＭＯＳ－ＦＥＴ１７１の閾値電圧よりも小さい。そのため、ＭＯＳ－ＦＥＴ１７１がオフ状態となっている。この状態では、電圧制限回路２２による第１端子１１と第２トランジスタ１４のゲートとの間の抵抗が大きく、第１端子１１の電位が第２トランジスタ１４のゲートに出力されることがない。ここで、所定電位差は、ＭＯＳ－ＦＥＴ１７１のゲートとソースとの電位差が閾値電圧となるときの電位差である。以下に説明する変形例７～９における所定電位差についても同様である。
【0152】
第１トランジスタ１３（図１等参照）がオフ状態になって第１端子１１の電位が低下し、第１端子１１が第２トランジスタ１４のゲートよりも低電位で、かつ、第１端子１１の電位と第２トランジスタ１４のゲートとの電位差が所定電位差以上となると、ＭＯＳ－ＦＥＴ１７１において、ゲートがソースよりも低電位で、かつ、ゲートとソースとの電位差が閾値電圧以上となる。これにより、ＭＯＳ－ＦＥＴ１７１がオン状態となって、ＭＯＳ－ＦＥＴ１７１を介して第１端子１１と第２トランジスタ１４のゲートとが導通し、電圧制限回路２２による第１端子１１と第２トランジスタ１４のゲートとの間の抵抗が小さくなる。そして、電圧制限回路２２から第２トランジスタ１４のゲートに、第１端子１１の電位に応じた電位が、第２トランジスタ１４をオフ状態にするための電位として出力される。
【0153】
＜変形例７＞
変形例７では、図７（ｇ）に示すように、電圧制限回路２２が、変形例６と同様のＰ型のＭＯＳ－ＦＥＴ１７１およびダイオード１７２と、抵抗１８１とツェナダイオード１８２とを有する。
変形例７では、図７（ｇ）に示すように、電圧制限回路２２が、変形例６と同様のＰ型のＭＯＳ－ＦＥＴ１７１およびダイオード１７２と、抵抗１８１とツェナダイオード１８２とを有する。
【0154】
抵抗１８１は、第２トランジスタ１４のゲート（ＭＯＳ－ＦＥＴ１７１のソース）と、ＭＯＳ－ＦＥＴ１７１のゲートとの間に接続されている。ツェナダイオード１８２は、抵抗１８１およびＭＯＳ－ＦＥＴ１７１のゲートと、第１端子１１との間に、抵抗１８１およびＭＯＳ－ＦＥＴ１７１のゲート側がカソード側となる向きで接続されている。
【0155】
変形例７の電圧制限回路２２では、第１端子１１が第２トランジスタ１４のゲートよりも低電位のときに、ツェナダイオード１８２の両端にツェナ電圧が発生する。そのため、ＭＯＳ－ＦＥＴ１７１のゲートとソース（第１端子１１）との電位差が、第２トランジスタ１４のゲートの電位と、第１端子１１の電位との電位差からツェナ電圧を差し引いた電位差となる。
【0156】
これにより、第１端子１１が第２トランジスタ１４のゲートよりも低電位で、かつ、第１端子１１と第２トランジスタ１４のゲートとの電位差が所定電位差未満のときには、ＭＯＳ－ＦＥＴ１７１において、ゲートがソースよりも低電位で、かつ、ゲートとソースとの電位差がＭＯＳ－ＦＥＴ１７１の閾値電圧よりも小さい。そのため、ＭＯＳ－ＦＥＴ１７１がオフ状態となっている。この状態では、電圧制限回路２２による第１端子１１と第２トランジスタ１４のゲートとの間の抵抗が大きく、第１端子１１の電位が第２トランジスタ１４のゲートに出力されることがない。
【0157】
第１トランジスタ１３（図１等参照）がオフ状態になって第１端子１１の電位が低下し、第１端子１１が第２トランジスタ１４よりも低電位で、かつ、第１端子１１と第２トランジスタ１４のゲートとの電位差が所定電位差以上となると、ＭＯＳ－ＦＥＴ１７１において、ゲートがソースよりも低電位で、かつ、ゲートとソースとの電位差が閾値電圧以上になる。これにより、ＭＯＳ－ＦＥＴ１７１がオン状態となって、ＭＯＳ－ＦＥＴ１７１を介して第１端子１１と第２トランジスタ１４のゲートとが導通し、電圧制限回路２２による第１端子１１と第２トランジスタ１４のゲートとの間の抵抗が小さくなる。そして、電圧制限回路２２から第２トランジスタ１４のゲートに、第１端子１１の電位に応じた電位が、第２トランジスタ１４をオフ状態にするための電位として出力される。
【0158】
＜変形例８＞
変形例８では、図７（ｈ）に示すように、電圧制限回路２２が、変形例２と同様のＰ型のＭＯＳ－ＦＥＴ１７１およびダイオード１７２と、オペアンプ１９１とを有する。
変形例８では、図７（ｈ）に示すように、電圧制限回路２２が、変形例２と同様のＰ型のＭＯＳ－ＦＥＴ１７１およびダイオード１７２と、オペアンプ１９１とを有する。
【0159】
オペアンプ１９１の非反転入力部は、図示しない外部回路に接続されている。また、第１端子１１もこの外部回路に接続されている。そして、オペアンプ１９１の非反転入力部には、上記外部回路から第１端子１１の電位に応じた参照電位が入力される。オペアンプ１９１の反転入力部は、第２トランジスタ１４のゲート（ＭＯＳ－ＦＥＴ１３１のドレイン）に接続されている。これにより、オペアンプ１９１の反転入力部には、第２トランジスタ１４のゲートの電位が入力される。オペアンプ１９１の出力部は、ＭＯＳ－ＦＥＴ１７１のゲートに接続されている。オペアンプ１９１は、非反転入力部に入力された電位が、反転入力部に入力された参照電位未満のときに、出力部からＭＯＳ－ＦＥＴ１７１のゲートに、ＭＯＳ－ＦＥＴ１７１をオフ状態にするための電位を出力する。また、オペアンプ１９１は、非反転入力部に入力された電位が、反転入力部に入力された参照電位以上のときに、出力部からＭＯＳ－ＦＥＴ１７１のゲートに、ＭＯＳ－ＦＥＴ１７１をオン状態にするための電位を出力する。これにより、第１端子１１が第２トランジスタ１４のゲートよりも低電位で、かつ、第１端子１１と第２トランジスタ１４のゲートとの電位差が所定電位差未満のときには、オペアンプ１９１の出力部からＭＯＳ－ＦＥＴ１７１をオフ状態にするための電位が出力される。また、第１端子１１が第２トランジスタ１４のゲートよりも低電位で、かつ、第１端子１１と第２トランジスタ１４のゲートとの電位差が所定電位差以上のときに、オペアンプ１９１の出力部からＭＯＳ－ＦＥＴ１３１をオン状態にするための電位が出力される。
【0160】
変形例８の電圧制限回路２２では、第１端子１１が第２トランジスタ１４のゲートより低電位で、かつ、第１端子１１と第２トランジスタ１４のゲートとの電位差が所定電位差未満のときには、ＭＯＳ－ＦＥＴ１７１がオフ状態となっている。この状態では、電圧制限回路２２による第１端子１１と第２トランジスタ１４のゲートとの間の抵抗が大きく、第１端子１１の電位が第２トランジスタ１４のゲートに出力されることがない。
【0161】
第１トランジスタ１３（図１等参照）がオフ状態になって第１端子１１の電位が低下し、第１端子１１が第２トランジスタ１４のゲートよりも低電位で、かつ、第１端子１１と第２トランジスタ１４のゲートとの電位差が所定電位差以上となると、ＭＯＳ－ＦＥＴ１７１がオン状態となって、ＭＯＳ－ＦＥＴ１７１を介して第１端子１１と第２トランジスタ１４のゲートとが導通し、電圧制限回路２２による第１端子１１と第２トランジスタ１４のゲートとの間の抵抗が小さくなる。これにより、電圧制限回路２２から第２トランジスタ１４のゲートに、第１端子１１の電位に応じた電位が、第２トランジスタ１４をオフ状態にするための電位として出力される。
【0162】
＜変形例９＞
変形例９では、図７（ｉ）に示すように、電圧制限回路２２が、変形例６と同様のＰ型のＭＯＳ－ＦＥＴ１７１およびダイオード１７２と、抵抗２０１と複数のダイオード２０２とを有する。
変形例９では、図７（ｉ）に示すように、電圧制限回路２２が、変形例６と同様のＰ型のＭＯＳ－ＦＥＴ１７１およびダイオード１７２と、抵抗２０１と複数のダイオード２０２とを有する。
【0163】
抵抗２０１は、第２トランジスタ１４（図１等参照）のゲートと、ＭＯＳ－ＦＥＴ１７１のゲートとの間に接続されている。複数のダイオード２０２は、抵抗２０１、および、ＭＯＳ－ＦＥＴ１３１のゲートと、第１端子１１との間直列に接続されている。複数のダイオード２０２は、いずれも第１端子側がカソード側となるように接続されている。
【0164】
変形例９の電圧制限回路２２では、第１端子１１が第２トランジスタ１４のゲートよりも低電位であるときに、各ダイオード２０２の両端に順方向電圧が発生する。そのため、ＭＯＳ－ＦＥＴ１７１において、ゲートがソースよりも高電位で、かつ、ゲートとソースとの電位差が、第２トランジスタ１４のゲートの電位と第１端子１１の電位との電位差から、複数のダイオード１６１の順方向電圧の合計を差し引いた電位差となる。
【0165】
これにより、第１端子１１が第２トランジスタ１４のゲートよりも低電位で、かつ、第１端子１１と第２トランジスタ１４のゲートとの電位差が所定電位差未満のときには、ＭＯＳ－ＦＥＴ１７１において、ゲートがソースよりも低電位で、かつ、ゲートとソースとの電位差がＭＯＳ－ＦＥＴ１７１の閾値電圧よりも小さい。したがって、ＭＯＳ－ＦＥＴ１７１がオフ状態となっている。この状態では、電圧制限回路２２による第１端子１１と第２トランジスタ１４のゲートとの間の抵抗が大きく、第１端子１１の電位が第２トランジスタ１４のゲートに出力されることがない。
【0166】
第１トランジスタ１３（図１等参照）がオフ状態になって第１端子１１の電位が低下し、第１端子１１が第２トランジスタ１４のゲートよりも低電位で、かつ、第１端子１１と第２トランジスタ１４のゲートとの電位差が所定電位差以上となると、ＭＯＳ－ＦＥＴ１７１において、ゲートがソースよりも低電位でかつ、ゲートとソースとの電位差が閾値電圧以上となる。これにより、ＭＯＳ－ＦＥＴ１７１がオン状態となって、ＭＯＳ－ＦＥＴ１７１を介して第１端子１１と第２トランジスタ１４のゲートとが導通し、電圧制限回路２２による第１端子１１と第２トランジスタ１４のゲートとの間の抵抗が小さくなる。そして、電圧制限回路２２から第２トランジスタ１４のゲートに、第１端子１１の電位に応じた電位が、第２トランジスタ１４をオフ状態にするための電位として出力される。
【符号の説明】
【0167】
１：半導体回路、１１：第１端子、１２：第２端子、１３：第１トランジスタ、１４：：第２トランジスタ、１５：基準電位入力部、１６：オン電位入力部、１７：オフ電位入力部、１８：ゲートドライブ回路、１８ａ：第１接続部、１８ｂ：第２接続部、１８ｃ：電位指定信号入力部、１８ｄ：第１ゲート出力部、第４接続部１８ｅ：第３接続部、１９：第１コンデンサ、２０：第１ダイオード、２１：異常検出回路、２２：電圧制限回路、５１，６１，７１，８１，９１：半導体回路、７２：第２ダイオード、８２：充電制御回路、８３：第２コンデンサ、８４：第３トランジスタ、８５：第３ダイオード、８６：第１ツェナダイオード、８７：第１抵抗、９２：第３コンデンサ、９３：トランジスタ、９４：第２抵抗、１１１：第２ツェナダイオード、１１２：第４ダイオード
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】