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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-11-20
(45)【発行日】2023-11-29
(54)【発明の名称】液体吐出装置およびＤＡ変換器
(51)【国際特許分類】
B41J 2/045 20060101AFI20231121BHJP
【ＦＩ】
B41J2/045
【請求項の数】
2
(21)【出願番号】P 2017039049
(22)【出願日】2017-03-02
(65)【公開番号】P2018144276
(43)【公開日】2018-09-20
【審査請求日】2019-12-06
【審判番号】
【審判請求日】2021-10-06
(73)【特許権者】
【識別番号】000002369
【氏名又は名称】セイコーエプソン株式会社
(74)【代理人】
【識別番号】100179475
【弁理士】
【氏名又は名称】仲井 智至
(74)【代理人】
【識別番号】100216253
【弁理士】
【氏名又は名称】松岡 宏紀
(74)【代理人】
【識別番号】100225901
【弁理士】
【氏名又は名称】今村 真之
(72)【発明者】
【氏名】▲高▼木 哲男
【合議体】
【審判長】殿川 雅也
【審判官】松田 直也
【審判官】佐藤 海
(56)【参考文献】
【文献】特開２００８－３０１２８７（ＪＰ，Ａ）
【文献】特開２０１６－１１２７３９（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
B41J 2/01 - 2/215
H03M 1/00 - 1/88
(57)【特許請求の範囲】
【請求項1】
複数ビットのデジタルデータからアナログ信号を変換する集積回路であるＤＡ変換器であって、前記アナログ信号を出力端から出力する演算増幅器と、
前記演算増幅器の入力端から、第１抵抗部、第２抵抗部、第３抵抗部、第４抵抗部、第１制御素子を順に経由して第１信号線へと接続される第１ビット入力経路と、
前記演算増幅器の前記入力端から、第５抵抗部、第６抵抗部、第７抵抗部、第８抵抗部、第９抵抗部、第１０抵抗部、第２制御素子を順に経由して第２信号線へと接続される第２ビット入力経路と、
前記演算増幅器の前記入力端から、第５抵抗部、第６抵抗部、第１１抵抗部、第１２抵抗部、第３制御素子を順に経由して第３信号線へと接続される第３ビット入力経路と、
並列接続される複数の抵抗素子の一端と他端が、前記第２抵抗部と前記第３抵抗部との間に短絡して接続される第１３抵抗部と、
並列接続される複数の抵抗素子の一端と他端が、前記第３抵抗部と前記第４抵抗部との間に短絡して接続される第１４抵抗部と、
を含み、
前記第１抵抗部、前記第２抵抗部、前記第３抵抗部、前記第４抵抗部、前記第５抵抗部、前記第６抵抗部、前記第７抵抗部、前記第８抵抗部、前記第９抵抗部、前記第１０抵抗部、前記第１１抵抗部、前記第１２抵抗部は抵抗素子を含み、
前記第１抵抗部、前記第２抵抗部、前記第３抵抗部、前記第４抵抗部、前記第５抵抗部、前記第６抵抗部、前記第７抵抗部、前記第８抵抗部、前記第９抵抗部、前記第１０抵抗部、前記第１１抵抗部、前記第１２抵抗部の抵抗素子は抵抗値が等しく、
前記第１抵抗部、前記第２抵抗部、前記第３抵抗部、前記第４抵抗部、前記第５抵抗部、前記第６抵抗部、前記第７抵抗部、前記第８抵抗部、前記第９抵抗部、前記第１０抵抗部、前記第１１抵抗部、前記第１２抵抗部、前記第１３抵抗部、前記第１４抵抗部の抵抗素子は寄生容量が等しく、
前記第１抵抗部の抵抗素子と前記第２抵抗部の抵抗素子との数の和は、
前記第５抵抗部の抵抗素子と前記第６抵抗部の抵抗素子との数の和と等しく、
前記第３抵抗部の抵抗素子と前記第１３抵抗部の抵抗素子との数の和は、
前記第７抵抗部の抵抗素子と前記第８抵抗部の抵抗素子と前記第１１抵抗部の抵抗素子との数の和と等しく、
前記第４抵抗部の抵抗素子と前記第１４抵抗部の抵抗素子との数の和は、
前記第９抵抗部の抵抗素子と前記第１０抵抗部の抵抗素子と前記第１２抵抗部の抵抗素子との数の和と等しい、
ことを特徴とするＤＡ変換器。
【請求項2】
複数ビットのデジタルデータからアナログの元駆動信号を生成する元駆動信号生成回路と、前記元駆動信号を増幅した駆動信号を出力する駆動回路と、
前記駆動信号によって駆動される圧電素子を含み、当該圧電素子の変位によって液体を
吐出させる吐出部と、
を備え、
前記元駆動信号生成回路は、
前記元駆動信号を出力端から出力する演算増幅器と、
前記演算増幅器の入力端から、第１抵抗部、第２抵抗部、第３抵抗部、第４抵抗部、第１制御素子を順に経由して第１信号線線へと接続される第１ビット入力経路と、
前記演算増幅器の前記入力端から、第５抵抗部、第６抵抗部、第７抵抗部、第８抵抗部、第９抵抗部、第１０抵抗部、第２制御素子を順に経由して第２信号線へと接続される第２ビット入力経路と、
前記演算増幅器の前記入力端から、第５抵抗部、第６抵抗部、第１１抵抗部、第１２抵抗部、第３制御素子を順に経由して第３信号線へと接続される第３ビット入力経路と、
並列接続される複数の抵抗素子の一端と他端が、前記第２抵抗部と前記第３抵抗部との間に短絡して接続される第１３抵抗部と、
並列接続される複数の抵抗素子の一端と他端が、前記第３抵抗部と前記第４抵抗部との間に短絡して接続される第１４抵抗部と、
を含み、
前記第１抵抗部、前記第２抵抗部、前記第３抵抗部、前記第４抵抗部、前記第５抵抗部、前記第６抵抗部、前記第７抵抗部、前記第８抵抗部、前記第９抵抗部、前記第１０抵抗部、前記第１１抵抗部、前記第１２抵抗部は抵抗素子を含み、
前記第１抵抗部、前記第２抵抗部、前記第３抵抗部、前記第４抵抗部、前記第５抵抗部、前記第６抵抗部、前記第７抵抗部、前記第８抵抗部、前記第９抵抗部、前記第１０抵抗部、前記第１１抵抗部、前記第１２抵抗部の抵抗素子は抵抗値が等しく、
前記第１抵抗部、前記第２抵抗部、前記第３抵抗部、前記第４抵抗部、前記第５抵抗部、前記第６抵抗部、前記第７抵抗部、前記第８抵抗部、前記第９抵抗部、前記第１０抵抗部、前記第１１抵抗部、前記第１２抵抗部、前記第１３抵抗部、前記第１４抵抗部の抵抗素子は寄生容量が等しく、
前記第１抵抗部の抵抗素子と前記第２抵抗部の抵抗素子との数の和は、
前記第５抵抗部の抵抗素子と前記第６抵抗部の抵抗素子との数の和と等しく、
前記第３抵抗部の抵抗素子と前記第１３抵抗部の抵抗素子との数の和は、
前記第７抵抗部の抵抗素子と前記第８抵抗部の抵抗素子と前記第１１抵抗部の抵抗素子との数の和と等しく、
前記第４抵抗部の抵抗素子と前記第１４抵抗部の抵抗素子との数の和は、
前記第９抵抗部の抵抗素子と前記第１０抵抗部の抵抗素子と前記第１２抵抗部の抵抗素子との数の和と等しい、
ことを特徴とする液体吐出装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、液体吐出装置およびＤＡ変換器に関する。
【背景技術】
【0002】
インクを吐出して画像や文書を印刷するインクジェットプリンターには、圧電素子（例えばピエゾ素子）を用いたものが知られている。圧電素子は、ヘッドユニットにおいて複数のノズルのそれぞれに対応して設けられ、それぞれが駆動信号にしたがって駆動される。この駆動により、ノズルから所定のタイミングで所定量のインク（液体）が吐出されて、ドットが形成される。圧電素子は、電気的にみればキャパシターのような容量性負荷であるので、各ノズルの圧電素子を動作させるためには十分な電流を供給する必要がある。
【0003】
そこで、インクジェットプリンターでは、駆動信号の元となる元駆動信号を増幅回路で増幅し、駆動信号としてヘッドユニットに供給して、圧電素子を駆動する構成となっている。増幅回路としては、元駆動信号をＡＢ級などで電流増幅する方式が挙げられるが、エネルギー効率が悪いので、近年では、Ｄ級増幅が提案されている（特許文献１参照）。Ｄ級増幅は、端的にいえば、元駆動信号をパルス変調するとともに、当該変調信号にしたがって電源電圧間において直列に挿入されたハイサイドトランジスターおよびローサイドトランジスターをスイッチングし、このスイッチングによる出力信号をローパスフィルターで平滑化することで、元駆動信号を増幅する、というものである。
【先行技術文献】
【特許文献】
【0004】
【文献】特開２０１０－１１４７１１号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
ところで、インクは、種類や温度などにより粘性が変動する。この変動にかかわらず、インクを一定の量で安定的に吐出させるために、インクの種類や温度などに応じて駆動信号の波形を適切に供給する必要がある。
このため、予め複数のデータを用意しておき、インクの種類や温度などの組み合わせに応じて適切なものを選択し、当該選択したデータをアナログ信号に変換して元駆動信号として出力する構成が採用されている。
ここで、当該元駆動信号を、ＡＢ級やＤ級などで適切に増幅したとしても、アナログ変換に起因すると考えられる印刷品位の低下が発生した。
このため、予め複数のデータを用意しておき、インクの種類や温度などの組み合わせに応じて適切なものを選択し、当該選択したデータをアナログ信号に変換して元駆動信号として出力する構成が採用されている。
ここで、当該元駆動信号を、ＡＢ級やＤ級などで適切に増幅したとしても、アナログ変換に起因すると考えられる印刷品位の低下が発生した。
【0006】
そこで、本発明のいくつかの態様の目的の一つは、アナログ変換に起因すると考えられる印刷品位の低下を抑えることができる技術を提供することにある。
【課題を解決するための手段】
【0007】
上記目的の一つを達成するために、本発明の一態様に係る液体吐出装置は、複数ビットのデジタルデータからアナログの元駆動信号を生成する元駆動信号生成回路と、前記元駆動信号を増幅した駆動信号を出力する駆動回路と、前記駆動信号によって駆動される圧電素子を含み、当該圧電素子の変位によって液体を吐出させる吐出部と、を備え、前記元駆動信号生成回路は、第１抵抗群と、第２抵抗群と、制御素子群と、容量成分を有する第１容量含有素子と、前記元駆動信号を出力端から出力する演算増幅器と、を含み、前記第１抵抗群は、直列接続された複数の第１抵抗を有し、前記直列接続の一端は、基準電圧が印加された給電線に接続され、前記直列接続の他端は、前記演算増幅器の入力端に接続され、前記第２抵抗群は、前記複数ビットの各々に対応した第２抵抗を有し、前記制御素子群は、前記複数ビットの各々に対応した制御素子を有し、前記第２抵抗は、一端が前記複数の第１抵抗同士のノードに接続され、他端が対応する制御素子に接続され、前記制御素子は、前記複数ビットのうちの対応するビットに応じて、対応する第２抵抗を介した電流が前記演算増幅器の入力端に流れ込むのを制御し、前記第１容量含有素子は、前記複数ビットのうち、最上位ビットに対応した第２抵抗に接続された構成を特徴とする。
上記一態様に係る液体吐出装置によれば、アナログ変換に起因する印刷品位の低下を抑えることできる。
上記一態様に係る液体吐出装置によれば、アナログ変換に起因する印刷品位の低下を抑えることできる。
【0008】
上記一態様に係る液体吐出装置において、前記第１容量含有素子は、一端と他端とが接続された抵抗であることが好ましい。
また、上記一態様に係る液体吐出装置において、前記元駆動信号生成回路は、容量成分を有する第２容量含有素子を含み、前記第２容量含有素子は、前記最上位ビットよりも下位のビットに対応した第２抵抗に接続された構成としても良い。
この構成において、前記第２容量含有素子は、一端と他端とが接続された抵抗であることが好ましい。
また、前記第１容量含有素子の容量成分は、前記第２容量含有素子の容量成分よりも大きいことが好ましい。
また、上記一態様に係る液体吐出装置において、前記元駆動信号生成回路は、容量成分を有する第２容量含有素子を含み、前記第２容量含有素子は、前記最上位ビットよりも下位のビットに対応した第２抵抗に接続された構成としても良い。
この構成において、前記第２容量含有素子は、一端と他端とが接続された抵抗であることが好ましい。
また、前記第１容量含有素子の容量成分は、前記第２容量含有素子の容量成分よりも大きいことが好ましい。
【0009】
上記一態様に係る液体吐出装置において、前記第１容量含有素子は、キャパシターであっても良い。
また、上記一態様に係る液体吐出装置において、前記元駆動信号生成回路は、キャパシターである第２容量含有素子を含み、前記第２容量含有素子は、前記最上位ビットよりも下位のビットに対応した第２抵抗に接続され、前記第１容量含有素子の容量成分は、前記第２容量含有素子の容量成分よりも大きいことが好ましい。
また、上記一態様に係る液体吐出装置において、前記元駆動信号生成回路は、キャパシターである第２容量含有素子を含み、前記第２容量含有素子は、前記最上位ビットよりも下位のビットに対応した第２抵抗に接続され、前記第１容量含有素子の容量成分は、前記第２容量含有素子の容量成分よりも大きいことが好ましい。
【0010】
上記一態様に係る液体吐出装置において、前記駆動回路は、前記元駆動信号をパルス変調した変調信号を出力する変調回路と、前記変調信号を増幅して増幅変調信号を出力するトランジスター対と、前記増幅変調信号を復調して前記駆動信号を出力する復調回路と、を含んでもよい。
【0011】
なお、液体吐出装置は、液体を吐出するものであれば良く、これには後述する印刷装置のほかに、立体造形装置（いわゆる３Ｄプリンター）、捺染装置なども含まれる。
また、本発明は、液体吐出装置に限られず、種々の態様で実現することが可能であり、例えば複数ビットのデジタルデータをアナログ信号に変換するＤＡ変換器としても概念することが可能である。
また、本発明は、液体吐出装置に限られず、種々の態様で実現することが可能であり、例えば複数ビットのデジタルデータをアナログ信号に変換するＤＡ変換器としても概念することが可能である。
【図面の簡単な説明】
【0012】
【図1】印刷装置の概略構成を示す図である。
【図2】印刷装置のヘッドユニットにおけるノズルの配列等を示す図である。
【図3】ノズルの配列を拡大して示す図である。
【図4】ヘッドユニットにおける要部構成を示す断面図である。
【図5】印刷装置の電気的な構成を示すブロック図である。
【図6】駆動信号の波形等を説明するための図である。
【図7】選択制御部の構成を示す図である。
【図8】デコーダーのデコード内容を示す図である。
【図9】選択部の構成を示す図である。
【図10】選択部から圧電素子に供給される駆動信号を示す図である。
【図11】印刷装置におけるＤＡＣの構成を示す図である。
【図12】印刷装置における駆動回路の構成を示す図である。
【図13】駆動回路の動作を説明するための図である。
【図14】応用例（その１）におけるＤＡＣの構成を示す図である。
【図15】応用例（その２）におけるＤＡＣの構成を示す図である。
【図16】応用例（その３）におけるＤＡＣの構成を示す図である。
【発明を実施するための形態】
【0013】
以下、図面を参照して本発明を実施するための形態について、印刷装置を例にとって説明する。
【0014】
図１は、印刷装置１の概略構成を示す斜視図である。
この図に示される印刷装置１は、液体の一例であるインクを吐出することによって、紙などの媒体Ｐにインクドット群を形成し、これにより、画像（文字や図形等などを含む）を印刷する液体吐出装置の一種である。
この図に示される印刷装置１は、液体の一例であるインクを吐出することによって、紙などの媒体Ｐにインクドット群を形成し、これにより、画像（文字や図形等などを含む）を印刷する液体吐出装置の一種である。
【0015】
図１に示されるように、印刷装置１は、キャリッジ２０を、主走査方向（Ｘ方向）に移動（往復動）させる移動機構６を備える。
移動機構６は、キャリッジ２０を移動させるキャリッジモーター６１と、両端が固定されたキャリッジガイド軸６２と、キャリッジガイド軸６２とほぼ平行に延在し、キャリッジモーター６１により駆動されるタイミングベルト６３と、を有している。
キャリッジ２０は、キャリッジガイド軸６２に往復動自在に支持されるとともに、タイミングベルト６３の一部に固定されている。そのため、キャリッジモーター６１によりタイミングベルト６３を正逆走行させると、キャリッジ２０がキャリッジガイド軸６２に案内されて往復動する。
移動機構６は、キャリッジ２０を移動させるキャリッジモーター６１と、両端が固定されたキャリッジガイド軸６２と、キャリッジガイド軸６２とほぼ平行に延在し、キャリッジモーター６１により駆動されるタイミングベルト６３と、を有している。
キャリッジ２０は、キャリッジガイド軸６２に往復動自在に支持されるとともに、タイミングベルト６３の一部に固定されている。そのため、キャリッジモーター６１によりタイミングベルト６３を正逆走行させると、キャリッジ２０がキャリッジガイド軸６２に案内されて往復動する。
【0016】
キャリッジ２０には、印刷ヘッド２２が搭載されている。この印刷ヘッド２２は、媒体Ｐと対向する部分に、インクを個別にＺ方向に吐出する複数のノズルを有する。なお、印刷ヘッド２２は、カラー印刷のために、概略的に４個のブロックに分かれている。４個のブロックの各々は、それぞれシアン（Ｃ）、マゼンタ（Ｍ）、イエロー（Ｙ）、およびブラック（Ｂｋ）のインクを吐出する。
なお、キャリッジ２０には、フレキシブルフラットケーブル１９０を介してメイン基板（この図では省略）から各種の制御信号等が供給される構成となっている。
なお、キャリッジ２０には、フレキシブルフラットケーブル１９０を介してメイン基板（この図では省略）から各種の制御信号等が供給される構成となっている。
【0017】
印刷装置１は、媒体Ｐを、プラテン８０上で搬送させる搬送機構８を備える。搬送機構８は、駆動源である搬送モーター８１と、搬送モーター８１により回転し、媒体Ｐを副走査方向（Ｙ方向）に搬送する搬送ローラー８２と、を備える。
【0018】
このような構成において、キャリッジ２０の主走査に合わせて印刷ヘッド２２のノズルから印刷データに応じてインクを吐出させるとともに、媒体Ｐを搬送機構８によって搬送する動作を繰り返すことで、媒体Ｐの表面に画像が形成される。
なお、本実施形態において主走査は、キャリッジ２０を移動させることで実行されるが、媒体Ｐを移動させることで実行しても良く、キャリッジ２０と媒体Ｐとの双方を移動させても良い。要は、媒体Ｐとキャリッジ２０（印刷ヘッド２２）とが相対的に移動する構成であれば良い。
なお、本実施形態において主走査は、キャリッジ２０を移動させることで実行されるが、媒体Ｐを移動させることで実行しても良く、キャリッジ２０と媒体Ｐとの双方を移動させても良い。要は、媒体Ｐとキャリッジ２０（印刷ヘッド２２）とが相対的に移動する構成であれば良い。
【0019】
図２は、印刷ヘッド２２におけるインクの吐出面を媒体Ｐからみた場合の構成を示す図である。この図に示されるように、印刷ヘッド２２は、４個のヘッドユニット３を有する。４個のヘッドユニット３の各々は、それぞれシアン（Ｃ）、マゼンタ（Ｍ）、イエロー（Ｙ）、およびブラック（Ｂｋ）に対応し、主走査方向であるＸ方向に沿って配列する。
【0020】
図３は、１個のヘッドユニット３におけるノズルの配列を示す図である。
この図に示されるように、１個のヘッドユニット３では、複数のノズルＮが２列で配列する。ここで、説明の便宜上、この２列をそれぞれノズル列ＮａおよびＮｂとする。
この図に示されるように、１個のヘッドユニット３では、複数のノズルＮが２列で配列する。ここで、説明の便宜上、この２列をそれぞれノズル列ＮａおよびＮｂとする。
【0021】
ノズル列ＮａおよびＮｂでは、それぞれ複数のノズルＮが、副走査方向であるＹ方向に沿ってピッチＰ１で配列する。また、ノズル列ＮａおよびＮｂ同士は、Ｘ方向にピッチＰ２だけ離間する。ノズル列Ｎａに属するノズルＮとノズル列Ｎｂに属するノズルＮとは、Ｙ方向に、ピッチＰ１の半分だけシフトした関係となっている。
このようにノズルＮを、ノズル列ＮａおよびＮｂの２列で、Ｙ方向にピッチＰ１の半分だけシフトして配置させることにより、Ｙ方向の解像度を、１列の場合と比較して実質的に倍に高めることができる。
なお、１個のヘッドユニット３におけるノズルＮの個数を便宜的にｍ（ｍは２以上の整数）とする。
このようにノズルＮを、ノズル列ＮａおよびＮｂの２列で、Ｙ方向にピッチＰ１の半分だけシフトして配置させることにより、Ｙ方向の解像度を、１列の場合と比較して実質的に倍に高めることができる。
なお、１個のヘッドユニット３におけるノズルＮの個数を便宜的にｍ（ｍは２以上の整数）とする。
【0022】
ヘッドユニット３は、後述するように、ｍ個のノズルＮ、および当該ｍ個のノズルＮの各々に対応して設けられる圧電素子を含むアクチュエーター基板と、各種の素子が実装された回路基板との間に、ＣＯＦ（Chip On Film)が接続された構成である。そこで説明の便宜のために、アクチュエーター基板の構造について説明する。
なお、本説明において、接続とは、２以上の要素間の直接的および間接的な結合を意味し、当該２つ以上の要素間に、１または２以上の中間要素が存在することも含む。
なお、本説明において、接続とは、２以上の要素間の直接的および間接的な結合を意味し、当該２つ以上の要素間に、１または２以上の中間要素が存在することも含む。
【0023】
図４は、アクチュエーター基板の構造を示す断面図である。詳細には図３におけるｇ－ｇ線で破断した場合の断面を示す図である。
図４に示されるように、アクチュエーター基板４０は、流路基板４２のうち、Ｚ方向の負側の面上に圧力室基板４４と振動板４６とが設けられる一方、Ｚ方向の正側の面上にノズル板４１が設置された構造体である。
アクチュエーター基板４０の各要素は、概略的にはＹ方向に長尺な略平板状の部材であり、例えば接着剤等により互いに固定される。また、流路基板４２および圧力室基板４４は、例えばシリコンの単結晶基板で形成される。
図４に示されるように、アクチュエーター基板４０は、流路基板４２のうち、Ｚ方向の負側の面上に圧力室基板４４と振動板４６とが設けられる一方、Ｚ方向の正側の面上にノズル板４１が設置された構造体である。
アクチュエーター基板４０の各要素は、概略的にはＹ方向に長尺な略平板状の部材であり、例えば接着剤等により互いに固定される。また、流路基板４２および圧力室基板４４は、例えばシリコンの単結晶基板で形成される。
【0024】
ノズルＮは、ノズル板４１に形成される。ノズル列Ｎａに属するノズルに対応する構造と、ノズル列Ｎｂに属するノズルに対応する構造とは、Ｙ方向にピッチＰ１の半分だけシフトした関係にあるが、それ以外では、略対称に形成されるので、以下においてはノズル列Ｎａに着目してアクチュエーター基板４０の構造を説明することにする。
【0025】
流路基板４２は、インクの流路を形成する平板材であり、開口部４２２と供給流路４２４と連通流路４２６とが形成される。供給流路４２４および連通流路４２６は、ノズル毎に形成され、開口部４２２は、複数のノズルにわたって連続するように形成されるとともに、対応する色のインクが供給される構造となっている。この開口部４２２は、液体貯留室Ｓｒとして機能し、当該液体貯留室Ｓｒの底面は、例えばノズル板４１によって構成される。具体的には、流路基板４２における開口部４２２と各供給流路４２４と連通流路４２６とを閉塞するように流路基板４２の底面に固定される。
【0026】
圧力室基板４４のうち流路基板４２とは反対側の表面に振動板４６が設置される。振動板４６は、弾性的に振動可能な平板状の部材であり、例えば酸化シリコン等の弾性材料で形成された弾性膜と、酸化ジルコニウム等の絶縁材料で形成された絶縁膜との積層で構成される。振動板４６と流路基板４２とは、圧力室基板４４の各開口部４２２の内側で互い間隔をあけて対向する。各開口部４２２の内側で流路基板４２と振動板４６とに挟まれた空間は、インクに圧力を付与するキャビティ４４２として機能する。各キャビティ４４２は、流路基板４２の連通流路４２６を介してノズルＮに連通する。
振動板４６のうち圧力室基板４４とは反対側の表面には、ノズルＮ（キャビティ４４２）毎に圧電素子Ｐztが形成される。
振動板４６のうち圧力室基板４４とは反対側の表面には、ノズルＮ（キャビティ４４２）毎に圧電素子Ｐztが形成される。
【0027】
圧電素子Ｐztは、振動板４６の面上に形成された複数の圧電素子Ｐztにわたって共通の駆動電極７２と、当該駆動電極７２の面上に形成された圧電体７４と、当該圧電体７４の面上に圧電素子Ｐzt毎に形成された個別の駆動電極７６とを包含する。このような構成において、駆動電極７２および７６によって圧電体７４を挟んで対向する領域が圧電素子Ｐztとして機能する。
【0028】
圧電体７４は、例えば加熱処理（焼成）を含む工程で形成される。具体的には、複数の駆動電極７２が形成された振動板４６の表面に塗布された圧電材料を、焼成炉内での加熱処理により焼成してから圧電素子Ｐzt毎に成形（例えばプラズマを利用したミーリング）することで圧電体７４が形成される。
【0029】
なお、ノズル列Ｎｂに対応する圧電素子Ｐztも同様に、駆動電極７２と、圧電体７４と、駆動電極７６とを包含した構成である。
また、この例では、圧電体７４に対し、共通の駆動電極７２を下層とし、個別の駆動電極７６を上層としたが、逆に駆動電極７２を上層とし、駆動電極７６を下層とする構成としても良い。
また、この例では、圧電体７４に対し、共通の駆動電極７２を下層とし、個別の駆動電極７６を上層としたが、逆に駆動電極７２を上層とし、駆動電極７６を下層とする構成としても良い。
【0030】
圧電素子Ｐztの一端である駆動電極７６には、吐出すべきインク量に応じた駆動信号の電圧Ｖoutが回路基板から個別に印加される一方、圧電素子Ｐztの他端である駆動電極７２には、電圧ＶＢＳの保持信号が共通に印加される。
このため、圧電素子Ｐztは、駆動電極７２および７６に印加された電圧に応じて、上または下方向に変位する。詳細には、駆動電極７６を介して印加される駆動信号の電圧Ｖoutが低くなると、圧電素子Ｐztにおける中央部分が両端部分に対して上方向に撓む一方、当該電圧Ｖoutが高くなると、下方向に撓む構成となっている。
ここで、上方向に撓めば、キャビティ４４２の内部容積が拡大（圧力が減少）するので、インクが液体貯留室Ｓｒから引き込まれる一方、下方向に撓めば、キャビティ４４２の内部容積が縮小（圧力が増加）するので、縮小の程度によっては、インクがノズルＮから吐出される。このように、圧電素子Ｐztに適切な駆動信号が印加されると、当該圧電素子Ｐztの変位によって、インクがノズルＮから吐出される。このため、少なくとも圧電素子Ｐzt、キャビティ４４２、およびノズルＮによってインクを吐出する吐出部が構成される。
このため、圧電素子Ｐztは、駆動電極７２および７６に印加された電圧に応じて、上または下方向に変位する。詳細には、駆動電極７６を介して印加される駆動信号の電圧Ｖoutが低くなると、圧電素子Ｐztにおける中央部分が両端部分に対して上方向に撓む一方、当該電圧Ｖoutが高くなると、下方向に撓む構成となっている。
ここで、上方向に撓めば、キャビティ４４２の内部容積が拡大（圧力が減少）するので、インクが液体貯留室Ｓｒから引き込まれる一方、下方向に撓めば、キャビティ４４２の内部容積が縮小（圧力が増加）するので、縮小の程度によっては、インクがノズルＮから吐出される。このように、圧電素子Ｐztに適切な駆動信号が印加されると、当該圧電素子Ｐztの変位によって、インクがノズルＮから吐出される。このため、少なくとも圧電素子Ｐzt、キャビティ４４２、およびノズルＮによってインクを吐出する吐出部が構成される。
【0031】
次に、印刷装置１の電気的な構成について説明する。
【0032】
図５は、印刷装置１の電気的な構成を示すブロック図である。
この図に示されるように、印刷装置１は、メイン基板１００にフレキシブルフラットケーブル１９０を介してヘッドユニット３がそれぞれ接続された構成となっている。
この図に示されるように、印刷装置１は、メイン基板１００にフレキシブルフラットケーブル１９０を介してヘッドユニット３がそれぞれ接続された構成となっている。
【0033】
なお、印刷装置１では、４個のヘッドユニット３が設けられ、メイン基板１００が、４個のヘッドユニット３をそれぞれ独立に制御する。４個のヘッドユニット３では、吐出するインクの色以外において異なるところがないので、以下においては便宜的に１個のヘッドユニット３について代表して説明することにする。
【0034】
図５に示されるように、メイン基板１００は、制御部１１０および電圧生成回路１３０を含む。
このうち、制御部１１０は、ＣＰＵや、ＲＡＭ、ＲＯＭなどを有する一種のマイクロコンピューターであり、印刷対象となる画像データがホストコンピューター等から供給されたときに、所定のプログラムを実行して各部を制御するための各種の信号等をそれぞれ出力する。
このうち、制御部１１０は、ＣＰＵや、ＲＡＭ、ＲＯＭなどを有する一種のマイクロコンピューターであり、印刷対象となる画像データがホストコンピューター等から供給されたときに、所定のプログラムを実行して各部を制御するための各種の信号等をそれぞれ出力する。
【0035】
具体的には、第１に、制御部１１０は、データｄＡおよびｄＢを、それぞれ回路基板６０に供給する。
データｄＡは、駆動信号ＣＯＭ－Ａの波形（電圧）を時系列で規定する波形データである。なお、データｄＡについては簡略化するために４ビットとして説明する。この４ビットのうち、ＬＳＢ、２ＳＢ、３ＳＢ、ＭＳＢを順に、ａ０、ａ１、ａ２、ａ３と表記することにする。
同様に、データｄＢは、駆動信号ＣＯＭ－Ｂの波形を時系列で規定する波形データである。データｄＡについても簡略化するために４ビットとして説明するとともに、当該４ビットのＬＳＢ、２ＳＢ、３ＳＢ、ＭＳＢを順に、ｂ０、ｂ１、ｂ２、ｂ３と表記することにする。
データｄＡは、駆動信号ＣＯＭ－Ａの波形（電圧）を時系列で規定する波形データである。なお、データｄＡについては簡略化するために４ビットとして説明する。この４ビットのうち、ＬＳＢ、２ＳＢ、３ＳＢ、ＭＳＢを順に、ａ０、ａ１、ａ２、ａ３と表記することにする。
同様に、データｄＢは、駆動信号ＣＯＭ－Ｂの波形を時系列で規定する波形データである。データｄＡについても簡略化するために４ビットとして説明するとともに、当該４ビットのＬＳＢ、２ＳＢ、３ＳＢ、ＭＳＢを順に、ｂ０、ｂ１、ｂ２、ｂ３と表記することにする。
【0036】
第２に、制御部１１０は、移動機構６および搬送機構８に対する制御に同期して、ヘッドユニット３に各種の制御信号Ｃtrを供給する。なお、制御信号Ｃtrには、ノズルＮから吐出させるインクの量を規定する印刷データＳＩ（吐出制御信号）、当該印刷データの転送に用いるクロック信号Ｓck、印刷周期等を規定する信号ＬＡＴ、ＣＨが含まれる。
なお、制御部１１０は、移動機構６および搬送機構８を制御するが、このような構成については既知であるので説明を省略する。
なお、制御部１１０は、移動機構６および搬送機構８を制御するが、このような構成については既知であるので説明を省略する。
【0037】
電圧生成回路１３０は、電圧ＶＢＳの保持信号を生成する。なお、電圧ＶＢＳの保持信号は、フレキシブルフラットケーブル１９０、回路基板６０およびＣＯＦ５０を順に介して、アクチュエーター基板４０における複数の圧電素子Ｐztの他端にわたって共通に印加される。電圧ＶＢＳの保持信号は、複数の圧電素子Ｐztの他端を、それぞれ一定の状態に保つためのものである。
【0038】
一方、ヘッドユニット３において、回路基板６０は、ＤＡＣ（Digital to Analog Converter：ＤＡ変換器）６１０ａおよび６１０ｂと、駆動回路６００ａおよび６００ｂとを有する。
【0039】
ＤＡＣ６１０ａは、デジタルのデータｄＡをアナログの信号ａinに変換して、駆動回路６００ａに供給する。同様に、ＤＡＣ６１０ｂは、デジタルのデータｄＢをアナログの信号ｂinに変換して、駆動回路６００ｂに供給する。なお、ＤＡＣ６１０ａ、６１０ｂの詳細にはついては後述する。
【0040】
駆動回路６００ａは、信号ａinを例えば電圧１０倍に増幅し、駆動信号ＣＯＭ－Ａとして出力する。同様に、駆動回路６００ｂは、信号ｂinを電圧１０倍に増幅し、駆動信号ＣＯＭ－Ｂとして出力する。
なお、駆動回路６００ａ、６００ｂの詳細にはついては後述する。
また、信号ａin（ｂin）は、駆動信号ＣＯＭ－Ａ（ＣＯＭ－Ｂ）の増幅前の信号であるから元駆動信号である。このため、ＤＡＣ６１０ａ（６１０ｂ）が元駆動信号生成回路となる。
なお、駆動回路６００ａ、６００ｂの詳細にはついては後述する。
また、信号ａin（ｂin）は、駆動信号ＣＯＭ－Ａ（ＣＯＭ－Ｂ）の増幅前の信号であるから元駆動信号である。このため、ＤＡＣ６１０ａ（６１０ｂ）が元駆動信号生成回路となる。
【0041】
データｄＡ（ｄＢ）を低耐圧の半導体集積回路のＤＡＣ６１０ａ（６１０ｂ）により変換する場合、信号ａin（ｂin）は、例えば電圧０～４Ｖ程度で比較的小さく振幅する。これに対して、圧電素子Ｐztに印加される駆動信号の組み合わせ元である駆動信号ＣＯＭ－Ａ（ＣＯＭ－Ｂ）には、圧電素子Ｐztを十分に駆動するために０～４０Ｖ程度の比較的大きな電圧振幅が必要となる。
このため、ＤＡＣ６１０ａ（６１０ｂ）により変換された信号ａin（ｂin）の電圧を、駆動回路６００ａ（６００ｂ）が１０倍に増幅して、駆動信号ＣＯＭ－Ａ（ＣＯＭ－Ｂ）として出力し、吐出すべきインクの量に応じて、駆動信号ＣＯＭ－Ａ、ＣＯＭ－Ｂを選択して（または、選択しないで）、当該圧電素子Ｐzt）の一端に印加する構成となっている。
このため、ＤＡＣ６１０ａ（６１０ｂ）により変換された信号ａin（ｂin）の電圧を、駆動回路６００ａ（６００ｂ）が１０倍に増幅して、駆動信号ＣＯＭ－Ａ（ＣＯＭ－Ｂ）として出力し、吐出すべきインクの量に応じて、駆動信号ＣＯＭ－Ａ、ＣＯＭ－Ｂを選択して（または、選択しないで）、当該圧電素子Ｐzt）の一端に印加する構成となっている。
【0042】
なお、駆動信号ＣＯＭ－ＡおよびＣＯＭ－Ｂは、ＣＯＦ５０における複数の選択部５２０の各々にそれぞれ供給される。また、駆動信号ＣＯＭ－Ａ、ＣＯＭ－Ｂ（アナログ変換後であって増幅前の信号ａin、ｂin）については、それぞれ後述するように台形波形である。
本実施形態では、ＣＯＦ５０が回路基板６０に直接的に接続された構成としているが、フレキシブルフラットケーブルを介して間接的に接続された構成としても良い。
本実施形態では、ＣＯＦ５０が回路基板６０に直接的に接続された構成としているが、フレキシブルフラットケーブルを介して間接的に接続された構成としても良い。
【0043】
ＣＯＦ５０において、選択制御部５１０は、選択部５２０の各々における選択をそれぞれ制御する。詳細には、選択制御部５１０は、制御部１１０からクロック信号に同期して供給される印刷データを、ヘッドユニット３のノズル（圧電素子Ｐzt）のｍ個分、一旦蓄積するとともに、各選択部５２０に対し、印刷データにしたがって駆動信号ＣＯＭ－Ａ、ＣＯＭ－Ｂの選択を、タイミング信号で規定される印刷周期の開始タイミングで指示する。
各選択部５２０は、選択制御部５１０による指示にしたがって、駆動信号ＣＯＭ－Ａ、ＣＯＭ－Ｂのいずれかを選択し（または、いずれも選択せずに）、電圧Ｖoutの駆動信号として、対応する圧電素子Ｐztの一端に印加する。
各選択部５２０は、選択制御部５１０による指示にしたがって、駆動信号ＣＯＭ－Ａ、ＣＯＭ－Ｂのいずれかを選択し（または、いずれも選択せずに）、電圧Ｖoutの駆動信号として、対応する圧電素子Ｐztの一端に印加する。
【0044】
本実施形態において、１つのドットについては、１つのノズルＮからインクを最多で２回吐出させることで、大ドット、中ドット、小ドットおよび非記録の４階調を表現させる。この４階調を表現するために、本実施形態では、２種類の駆動信号ＣＯＭ－Ａ、ＣＯＭ－Ｂを用意するとともに、各々の１周期にそれぞれ前半パターンと後半パターンとを持たせている。そして、１周期のうち、前半・後半において駆動信号ＣＯＭ－Ａ、ＣＯＭ－Ｂを、表現すべき階調に応じた選択して（または選択しないで）、圧電素子Ｐztに供給する構成となっている。
そこで先に、駆動信号ＣＯＭ－Ａ、ＣＯＭ－Ｂについて説明し、この後、駆動信号ＣＯＭ－Ａ、ＣＯＭ－Ｂを選択するための選択制御部５１０および選択部５２０の詳細な構成について説明する。
そこで先に、駆動信号ＣＯＭ－Ａ、ＣＯＭ－Ｂについて説明し、この後、駆動信号ＣＯＭ－Ａ、ＣＯＭ－Ｂを選択するための選択制御部５１０および選択部５２０の詳細な構成について説明する。
【0045】
図６は、駆動信号ＣＯＭ－Ａ、ＣＯＭ－Ｂの波形等を示す図である。
図に示されるように、駆動信号ＣＯＭ－Ａは、印刷周期Ｔａのうち、制御信号ＬＡＴが出力されて（立ち上がって）から制御信号ＣＨが出力されるまでの期間Ｔ１に配置された台形波形Ａｄｐ１と、印刷周期Ｔａのうち、制御信号ＣＨが出力されてから次の制御信号ＬＡＴが出力されるまでの期間Ｔ２に配置された台形波形Ａｄｐ２とを繰り返す波形となっている。
図に示されるように、駆動信号ＣＯＭ－Ａは、印刷周期Ｔａのうち、制御信号ＬＡＴが出力されて（立ち上がって）から制御信号ＣＨが出力されるまでの期間Ｔ１に配置された台形波形Ａｄｐ１と、印刷周期Ｔａのうち、制御信号ＣＨが出力されてから次の制御信号ＬＡＴが出力されるまでの期間Ｔ２に配置された台形波形Ａｄｐ２とを繰り返す波形となっている。
【0046】
本実施形態において台形波形Ａｄｐ１、Ａｄｐ２とは、互いにほぼ同一の波形であり、仮にそれぞれが圧電素子Ｐztの一端である駆動電極７６に供給されたとしたならば、当該圧電素子Ｐztに対応するノズルＮから所定量、具体的には中程度の量のインクをそれぞれ吐出させる波形である。
【0047】
駆動信号ＣＯＭ－Ｂは、期間Ｔ１に配置された台形波形Ｂｄｐ１と、期間Ｔ２に配置された台形波形Ｂｄｐ２とを繰り返す波形となっている。本実施形態において台形波形Ｂｄｐ１、Ｂｄｐ２とは、互いに異なる波形である。このうち、台形波形Ｂｄｐ１は、ノズルＮ付近のインクを微振動させてインクの粘度の増大を防止するための波形である。このため、仮に台形波形Ｂｄｐ１が圧電素子Ｐztの一端に供給されたとしても、当該圧電素子Ｐztに対応するノズルＮからインク滴が吐出されない。また、台形波形Ｂｄｐ２は、台形波形Ａｄｐ１（Ａｄｐ２）とは異なる波形となっている。仮に台形波形Ｂｄｐ２が圧電素子Ｐztの一端に供給されたとしたならば、当該圧電素子Ｐztに対応するノズルＮから上記所定量よりも少ない量のインクを吐出させる波形である。
【0048】
なお、台形波形Ａｄｐ１、Ａｄｐ２、Ｂｄｐ１、およびＢｄｐ２における各開始タイミングでの電圧と、各終了タイミングでの電圧とは、いずれも電圧Ｖcen（中間電圧）で共通である。すなわち、台形波形Ａｄｐ１、Ａｄｐ２、Ｂｄｐ１、およびＢｄｐ２の各々は、それぞれ電圧Ｖcenで開始し、電圧Ｖcenで終了する波形となっている。
【0049】
また、台形波形の駆動信号ＣＯＭ－ＡおよびＣＯＭ－Ｂの各々では、電圧が一定となる期間がそれぞれに複数存在する。
駆動信号ＣＯＭ－Ａには、一定となる電圧が上記Ｖcenを含めて３値ある。この３値を高位順に、Ｖmax、Ｖcen、Ｖminと表記している。駆動信号ＣＯＭ－Ｂには、一定となる電圧が上記Ｖcenを含めて４値ある。
駆動信号ＣＯＭ－Ａには、一定となる電圧が上記Ｖcenを含めて３値ある。この３値を高位順に、Ｖmax、Ｖcen、Ｖminと表記している。駆動信号ＣＯＭ－Ｂには、一定となる電圧が上記Ｖcenを含めて４値ある。
【0050】
図７は、図５における選択制御部５１０の構成を示す図である。
この図に示されるように、選択制御部５１０には、クロック信号Ｓck、印刷データＳＩ、制御信号ＬＡＴおよびＣＨが供給される。選択制御部５１０では、シフトレジスタ（Ｓ／Ｒ）５１２とラッチ回路５１４とデコーダー５１６との組が、圧電素子Ｐzt（ノズルＮ）のそれぞれに対応して設けられている。
この図に示されるように、選択制御部５１０には、クロック信号Ｓck、印刷データＳＩ、制御信号ＬＡＴおよびＣＨが供給される。選択制御部５１０では、シフトレジスタ（Ｓ／Ｒ）５１２とラッチ回路５１４とデコーダー５１６との組が、圧電素子Ｐzt（ノズルＮ）のそれぞれに対応して設けられている。
【0051】
印刷データＳＩは、印刷周期Ｔａにわたって、着目しているヘッドユニット３において、すべてのノズルＮによって形成すべきドットを規定するデータである。本実施形態では、非記録、小ドット、中ドットおよび大ドットの４階調を表現するために、ノズル１個分の印刷データは、上位ビット（ＭＳＢ）および下位ビット（ＬＳＢ）の２ビットで構成される。
印刷データＳＩは、クロック信号Ｓckに同期してノズルＮ（圧電素子Ｐzt）毎に、媒体Ｐの搬送に合わせて制御部１１０から供給される。当該印刷データＳＩを、ノズルＮに対応して２ビット分、一旦保持するための構成がシフトレジスタ５１２である。
詳細には、ｍ個の圧電素子Ｐzt（ノズル）の各々に対応した計ｍ段のシフトレジスタ５１２が縦続接続されるとともに、図において左端に位置する１段のシフトレジスタ５１２に供給された印刷データＳＩが、クロック信号Ｓckにしたがって順次後段（下流側）に転送される構成となっている。
なお、図では、シフトレジスタ５１２を区別するために、印刷データＳＩが供給される上流側から順番に１段、２段、…、ｍ段と表記している。
印刷データＳＩは、クロック信号Ｓckに同期してノズルＮ（圧電素子Ｐzt）毎に、媒体Ｐの搬送に合わせて制御部１１０から供給される。当該印刷データＳＩを、ノズルＮに対応して２ビット分、一旦保持するための構成がシフトレジスタ５１２である。
詳細には、ｍ個の圧電素子Ｐzt（ノズル）の各々に対応した計ｍ段のシフトレジスタ５１２が縦続接続されるとともに、図において左端に位置する１段のシフトレジスタ５１２に供給された印刷データＳＩが、クロック信号Ｓckにしたがって順次後段（下流側）に転送される構成となっている。
なお、図では、シフトレジスタ５１２を区別するために、印刷データＳＩが供給される上流側から順番に１段、２段、…、ｍ段と表記している。
【0052】
ラッチ回路５１４は、シフトレジスタ５１２で保持された印刷データＳＩを制御信号ＬＡＴの立ち上がりでラッチする。
デコーダー５１６は、ラッチ回路５１４によってラッチされた２ビットの印刷データＳＩをデコードして、制御信号ＬＡＴと制御信号ＣＨとで規定される期間Ｔ１、Ｔ２ごとに、選択信号Ｓａ、Ｓｂを出力して、選択部５２０での選択を規定する。
デコーダー５１６は、ラッチ回路５１４によってラッチされた２ビットの印刷データＳＩをデコードして、制御信号ＬＡＴと制御信号ＣＨとで規定される期間Ｔ１、Ｔ２ごとに、選択信号Ｓａ、Ｓｂを出力して、選択部５２０での選択を規定する。
【0053】
図８は、デコーダー５１６におけるデコード内容を示す図である。
この図において、ラッチされた２ビットの印刷データＳＩについては（ＭＳＢ、ＬＳＢ）と表記している。デコーダー５１６は、例えばラッチされた印刷データＳＩが（０、１）であれば、選択信号Ｓａ、Ｓｂの論理レベルを、期間Ｔ１ではそれぞれＨ、Ｌレベルで、期間Ｔ２ではそれぞれＬ、Ｈレベルで、出力するということを意味している。
なお、選択信号Ｓａ、Ｓｂの論理レベルについては、クロック信号Ｓck、印刷データＳＩ、制御信号ＬＡＴおよびＣＨの論理レベルよりも、レベルシフター（図示省略）によって、高振幅論理にレベルシフトされる。
この図において、ラッチされた２ビットの印刷データＳＩについては（ＭＳＢ、ＬＳＢ）と表記している。デコーダー５１６は、例えばラッチされた印刷データＳＩが（０、１）であれば、選択信号Ｓａ、Ｓｂの論理レベルを、期間Ｔ１ではそれぞれＨ、Ｌレベルで、期間Ｔ２ではそれぞれＬ、Ｈレベルで、出力するということを意味している。
なお、選択信号Ｓａ、Ｓｂの論理レベルについては、クロック信号Ｓck、印刷データＳＩ、制御信号ＬＡＴおよびＣＨの論理レベルよりも、レベルシフター（図示省略）によって、高振幅論理にレベルシフトされる。
【0054】
図９は、図５における選択部５２０の構成を示す図である。
この図に示されるように、選択部５２０は、インバーター（ＮＯＴ回路）５２２ａおよび５２２ｂと、トランスファーゲート５２４ａおよび５２４ｂとを有する。
デコーダー５１６からの選択信号Ｓａは、トランスファーゲート５２４ａにおいて丸印が付されていない正制御端に供給される一方で、インバーター５２２ａによって論理反転されて、トランスファーゲート５２４ａにおいて丸印が付された負制御端に供給される。同様に、選択信号Ｓｂは、トランスファーゲート５２４ｂの正制御端に供給される一方で、インバーター５２２ｂによって論理反転されて、トランスファーゲート５２４ｂの負制御端に供給される。
トランスファーゲート５２４ａの入力端には、駆動信号ＣＯＭ－Ａが供給され、トランスファーゲート５２４ｂの入力端には、駆動信号ＣＯＭ－Ｂが供給される。トランスファーゲート５２４ａおよび５２４ｂの出力端同士は、共通接続されるとともに、対応する圧電素子Ｐztの一端に接続される。
トランスファーゲート５２４ａは、選択信号ＳａがＨレベルであれば、入力端および出力端の間を導通（オン）させ、選択信号ＳａがＬレベルであれば、入力端と出力端との間を非導通（オフ）させる。トランスファーゲート５２４ｂについても同様に選択信号Ｓｂに応じて、入力端および出力端の間をオンオフさせる。
この図に示されるように、選択部５２０は、インバーター（ＮＯＴ回路）５２２ａおよび５２２ｂと、トランスファーゲート５２４ａおよび５２４ｂとを有する。
デコーダー５１６からの選択信号Ｓａは、トランスファーゲート５２４ａにおいて丸印が付されていない正制御端に供給される一方で、インバーター５２２ａによって論理反転されて、トランスファーゲート５２４ａにおいて丸印が付された負制御端に供給される。同様に、選択信号Ｓｂは、トランスファーゲート５２４ｂの正制御端に供給される一方で、インバーター５２２ｂによって論理反転されて、トランスファーゲート５２４ｂの負制御端に供給される。
トランスファーゲート５２４ａの入力端には、駆動信号ＣＯＭ－Ａが供給され、トランスファーゲート５２４ｂの入力端には、駆動信号ＣＯＭ－Ｂが供給される。トランスファーゲート５２４ａおよび５２４ｂの出力端同士は、共通接続されるとともに、対応する圧電素子Ｐztの一端に接続される。
トランスファーゲート５２４ａは、選択信号ＳａがＨレベルであれば、入力端および出力端の間を導通（オン）させ、選択信号ＳａがＬレベルであれば、入力端と出力端との間を非導通（オフ）させる。トランスファーゲート５２４ｂについても同様に選択信号Ｓｂに応じて、入力端および出力端の間をオンオフさせる。
【0055】
図６に示されるように、印刷データＳＩは、ノズル毎に、クロック信号Ｓckに同期して供給されて、ノズルに対応するシフトレジスタ５１２において順次転送される。そして、クロック信号Ｓckの供給が停止すると、シフトレジスタ５１２のそれぞれには、各ノズルに対応した印刷データＳＩが保持された状態になる。
ここで、制御信号ＬＡＴが立ち上がると、ラッチ回路５１４のそれぞれは、シフトレジスタ５１２に保持された印刷データＳＩを一斉にラッチする。図６において、Ｌ１、Ｌ２、…、Ｌｍ内の数字は、１段、２段、…、ｍ段のシフトレジスタ５１２に対応するラッチ回路５１４によってラッチされた印刷データＳＩを示している。
ここで、制御信号ＬＡＴが立ち上がると、ラッチ回路５１４のそれぞれは、シフトレジスタ５１２に保持された印刷データＳＩを一斉にラッチする。図６において、Ｌ１、Ｌ２、…、Ｌｍ内の数字は、１段、２段、…、ｍ段のシフトレジスタ５１２に対応するラッチ回路５１４によってラッチされた印刷データＳＩを示している。
【0056】
デコーダー５１６は、ラッチされた印刷データＳＩで規定されるドットのサイズに応じて、期間Ｔ１、Ｔ２のそれぞれにおいて、選択信号Ｓａ、Ｓｂの論理レベルを図８に示されるような内容で出力する。
すなわち、第１に、デコーダー５１６は、当該印刷データＳＩが（１、１）であって、大ドットのサイズを規定する場合、選択信号Ｓａ、Ｓｂを、期間Ｔ１においてＨ、Ｌレベルとし、期間Ｔ２においてもＨ、Ｌレベルとする。第２に、デコーダー５１６は、当該印刷データＳＩが（０、１）であって、中ドットのサイズを規定する場合、選択信号Ｓａ、Ｓｂを、期間Ｔ１においてＨ、Ｌレベルとし、期間Ｔ２においてＬ、Ｈレベルとする。第３に、デコーダー５１６は、当該印刷データＳＩが（１、０）であって、小ドットのサイズを規定する場合、選択信号Ｓａ、Ｓｂを、期間Ｔ１においてＬ、Ｌレベルとし、期間Ｔ２においてＬ、Ｈレベルとする。第４に、デコーダー５１６は、当該印刷データＳＩが（０、０）であって、非記録を規定する場合、選択信号Ｓａ、Ｓｂを、期間Ｔ１においてＬ、Ｈレベルとし、期間Ｔ２においてＬ、Ｌレベルとする。
すなわち、第１に、デコーダー５１６は、当該印刷データＳＩが（１、１）であって、大ドットのサイズを規定する場合、選択信号Ｓａ、Ｓｂを、期間Ｔ１においてＨ、Ｌレベルとし、期間Ｔ２においてもＨ、Ｌレベルとする。第２に、デコーダー５１６は、当該印刷データＳＩが（０、１）であって、中ドットのサイズを規定する場合、選択信号Ｓａ、Ｓｂを、期間Ｔ１においてＨ、Ｌレベルとし、期間Ｔ２においてＬ、Ｈレベルとする。第３に、デコーダー５１６は、当該印刷データＳＩが（１、０）であって、小ドットのサイズを規定する場合、選択信号Ｓａ、Ｓｂを、期間Ｔ１においてＬ、Ｌレベルとし、期間Ｔ２においてＬ、Ｈレベルとする。第４に、デコーダー５１６は、当該印刷データＳＩが（０、０）であって、非記録を規定する場合、選択信号Ｓａ、Ｓｂを、期間Ｔ１においてＬ、Ｈレベルとし、期間Ｔ２においてＬ、Ｌレベルとする。
【0057】
図１０は、印刷データＳＩに応じて選択されて、圧電素子Ｐztの一端に供給される駆動信号の電圧波形を示す図である。
印刷データＳＩが（１、１）であるとき、選択信号Ｓａ、Ｓｂは、期間Ｔ１においてＨ、Ｌレベルとなるので、トランスファーゲート５２４ａがオンし、トランスファーゲート５２４ｂがオフする。このため、期間Ｔ１において駆動信号ＣＯＭ－Ａの台形波形Ａｄｐ１が選択される。選択信号Ｓａ、Ｓｂは期間Ｔ２においてもＨ、Ｌレベルとなるので、選択部５２０は、駆動信号ＣＯＭ－Ａの台形波形Ａｄｐ２を選択する。
このように期間Ｔ１において台形波形Ａｄｐ１が選択され、期間Ｔ２において台形波形Ａｄｐ２が選択されて、駆動信号として圧電素子Ｐztの一端に供給されると、当該圧電素子Ｐztに対応したノズルＮから、中程度の量のインクが２回にわけて吐出される。このため、媒体Ｐにはそれぞれのインクが着弾し合体して、結果的に、印刷データＳＩで規定される通りの大ドットが形成されることになる。
印刷データＳＩが（１、１）であるとき、選択信号Ｓａ、Ｓｂは、期間Ｔ１においてＨ、Ｌレベルとなるので、トランスファーゲート５２４ａがオンし、トランスファーゲート５２４ｂがオフする。このため、期間Ｔ１において駆動信号ＣＯＭ－Ａの台形波形Ａｄｐ１が選択される。選択信号Ｓａ、Ｓｂは期間Ｔ２においてもＨ、Ｌレベルとなるので、選択部５２０は、駆動信号ＣＯＭ－Ａの台形波形Ａｄｐ２を選択する。
このように期間Ｔ１において台形波形Ａｄｐ１が選択され、期間Ｔ２において台形波形Ａｄｐ２が選択されて、駆動信号として圧電素子Ｐztの一端に供給されると、当該圧電素子Ｐztに対応したノズルＮから、中程度の量のインクが２回にわけて吐出される。このため、媒体Ｐにはそれぞれのインクが着弾し合体して、結果的に、印刷データＳＩで規定される通りの大ドットが形成されることになる。
【0058】
印刷データＳＩが（０、１）であるとき、選択信号Ｓａ、Ｓｂは、期間Ｔ１においてＨ、Ｌレベルとなるので、トランスファーゲート５２４ａがオンし、トランスファーゲート５２４ｂはオフする。このため、期間Ｔ１において駆動信号ＣＯＭ－Ａの台形波形Ａｄｐ１が選択される。次に、選択信号Ｓａ、Ｓｂは期間Ｔ２においてＬ、Ｈレベルとなるので、駆動信号ＣＯＭ－Ｂの台形波形Ｂｄｐ２が選択される。
したがって、ノズルから、中程度および小程度の量のインクが２回にわけて吐出される。このため、媒体Ｐには、それぞれのインクが着弾して合体して、結果的に、印刷データＳＩで規定された通りの中ドットが形成されることになる。
したがって、ノズルから、中程度および小程度の量のインクが２回にわけて吐出される。このため、媒体Ｐには、それぞれのインクが着弾して合体して、結果的に、印刷データＳＩで規定された通りの中ドットが形成されることになる。
【0059】
印刷データＳＩが（１、０）であるとき、選択信号Ｓａ、Ｓｂは、期間Ｔ１においてともにＬレベルとなるので、トランスファーゲート５２４ａ、５２４ｂがオフする。このため、期間Ｔ１において台形波形Ａｄｐ１、Ｂｄｐ１のいずれも選択されない。トランスファーゲート５２４ａ、５２４ｂがともにオフする場合、当該トランスファーゲート５２４ａ、５２４ｂの出力端同士の接続点から圧電素子Ｐztの一端までの経路は、電気的にどの部分にも接続されないハイ・インピーダンス状態になる。ただし、圧電素子Ｐztの両端では、自己が有する容量性によって、トランスファーゲートがオフする直前の電圧（Ｖcen－ＶＢＳ）が保持される。
次に、選択信号Ｓａ、Ｓｂは期間Ｔ２においてＬ、Ｈレベルとなるので、駆動信号ＣＯＭ－Ｂの台形波形Ｂｄｐ２が選択される。このため、ノズルＮから、期間Ｔ２においてのみ小程度の量のインクが吐出されるので、媒体Ｐには、印刷データＳＩで規定された通りの小ドットが形成されることになる。
次に、選択信号Ｓａ、Ｓｂは期間Ｔ２においてＬ、Ｈレベルとなるので、駆動信号ＣＯＭ－Ｂの台形波形Ｂｄｐ２が選択される。このため、ノズルＮから、期間Ｔ２においてのみ小程度の量のインクが吐出されるので、媒体Ｐには、印刷データＳＩで規定された通りの小ドットが形成されることになる。
【0060】
印刷データＳＩが（０、０）であるとき、選択信号Ｓａ、Ｓｂは、期間Ｔ１においてＬ、Ｈレベルとなるので、トランスファーゲート５２４ａがオフし、トランスファーゲート５２４ｂがオンする。このため、期間Ｔ１において駆動信号ＣＯＭ－Ｂの台形波形Ｂｄｐ１が選択される。次に、選択信号Ｓａ、Ｓｂは期間Ｔ２においてともにＬレベルとなるので、台形波形Ａｄｐ２、Ｂｄｐ２のいずれも選択されない。
このため、期間Ｔ１においてノズルＮ付近のインクが微振動するのみであり、インクは吐出されないので、結果的に、ドットが形成されない、すなわち、印刷データＳＩで規定された通りの非記録になる。
このため、期間Ｔ１においてノズルＮ付近のインクが微振動するのみであり、インクは吐出されないので、結果的に、ドットが形成されない、すなわち、印刷データＳＩで規定された通りの非記録になる。
【0061】
このように、選択部５２０は、選択制御部５１０による指示にしたがって駆動信号ＣＯＭ－Ａ、ＣＯＭ－Ｂを選択し（または選択しないで）、圧電素子Ｐztの一端に印加する。このため、各圧電素子Ｐztは、印刷データＳＩで規定されるドットのサイズに応じて駆動されることになる。
なお、図６に示した駆動信号ＣＯＭ－Ａ、ＣＯＭ－Ｂはあくまでも一例である。実際には、媒体Ｐの性質や搬送速度などに応じて、予め用意された様々な波形の組み合わせが用いられる。
また、ここでは、圧電素子Ｐztが、電圧の低下に伴って上方向に撓む例で説明したが、駆動電極７２および７６に印加する電圧を逆転させると、圧電素子Ｐztは、電圧の低下に伴って下向に撓むことになる。このため、圧電素子Ｐztが、電圧の低下に伴って下方向に撓む構成では、図に例示した駆動信号ＣＯＭ－ＡおよびＣＯＭ－Ｂが、電圧Ｖcenを基準に反転した波形となる。
なお、図６に示した駆動信号ＣＯＭ－Ａ、ＣＯＭ－Ｂはあくまでも一例である。実際には、媒体Ｐの性質や搬送速度などに応じて、予め用意された様々な波形の組み合わせが用いられる。
また、ここでは、圧電素子Ｐztが、電圧の低下に伴って上方向に撓む例で説明したが、駆動電極７２および７６に印加する電圧を逆転させると、圧電素子Ｐztは、電圧の低下に伴って下向に撓むことになる。このため、圧電素子Ｐztが、電圧の低下に伴って下方向に撓む構成では、図に例示した駆動信号ＣＯＭ－ＡおよびＣＯＭ－Ｂが、電圧Ｖcenを基準に反転した波形となる。
【0062】
次に、回路基板６０におけるＤＡＣ６１０ａおよび６１０ｂについて説明する。
なお、ＤＡＣ６１０ａおよび６１０ｂの構成および動作については、おおよそ同一であるので、ここではＤＡＣ６１０ａについて説明することにする。
なお、ＤＡＣ６１０ａおよび６１０ｂの構成および動作については、おおよそ同一であるので、ここではＤＡＣ６１０ａについて説明することにする。
【0063】
図１１は、ＤＡＣ６１０ａの構成を示す図である。
この図に示されるように、ＤＡＣ６１０ａは、Ｒ－２Ｒ型に接続した複数の抵抗素子と、インバーター６２０、６２１、６２２および６２３と、演算増幅器６５０と、抵抗素子Ｒｆと、抵抗群Ｒｄｍ３とを含む。
この図に示されるように、ＤＡＣ６１０ａは、Ｒ－２Ｒ型に接続した複数の抵抗素子と、インバーター６２０、６２１、６２２および６２３と、演算増幅器６５０と、抵抗素子Ｒｆと、抵抗群Ｒｄｍ３とを含む。
【0064】
詳細には、複数の抵抗素子は、第１抵抗群と第２抵抗群とに分類される。
このうち、第１抵抗群は、抵抗値がＲである１つの抵抗素子を２つ並列接続した上で、当該並列接続を、１０個直列接続したものである。当該直列接続の一端は、グランドＧndに接地され、他端が演算増幅器６５０の負入力端（－）に接続されている。便宜的に、１０個の直列接続のうち、グランドＧnd側からみて、４個目の接続点、６個目の接続点、８個目の接続点、および、１０個目の接続点（他端）を、それぞれ順に、ノードＮ０、Ｎ１、Ｎ２およびＮ３と表記する。第１抵抗群では、グランドＧndからノードＮ０までが抵抗値が２Ｒの抵抗Ｒ０であり、ノードＮ０からノードＮ１までが抵抗値がＲの抵抗Ｒ１であり、ノードＮ１からノードＮ２までが抵抗値がＲの抵抗Ｒ２であり、ノードＮ２からノードＮ３までが抵抗値がＲの抵抗Ｒ３である。
このうち、第１抵抗群は、抵抗値がＲである１つの抵抗素子を２つ並列接続した上で、当該並列接続を、１０個直列接続したものである。当該直列接続の一端は、グランドＧndに接地され、他端が演算増幅器６５０の負入力端（－）に接続されている。便宜的に、１０個の直列接続のうち、グランドＧnd側からみて、４個目の接続点、６個目の接続点、８個目の接続点、および、１０個目の接続点（他端）を、それぞれ順に、ノードＮ０、Ｎ１、Ｎ２およびＮ３と表記する。第１抵抗群では、グランドＧndからノードＮ０までが抵抗値が２Ｒの抵抗Ｒ０であり、ノードＮ０からノードＮ１までが抵抗値がＲの抵抗Ｒ１であり、ノードＮ１からノードＮ２までが抵抗値がＲの抵抗Ｒ２であり、ノードＮ２からノードＮ３までが抵抗値がＲの抵抗Ｒ３である。
【0065】
第２抵抗群は、４つの抵抗Ｒ１０、Ｒ１１、Ｒ１２およびＲ１３である。抵抗Ｒ１０、Ｒ１１、Ｒ１２およびＲ１３の各々は、それぞれ上記１つの抵抗素子を２つ並列接続したものを、４個直列接続したものである。このため、抵抗Ｒ１０、Ｒ１１、Ｒ１２およびＲ１３の各抵抗値は、それぞれ２Ｒである。
抵抗Ｒ１０の一端はノードＮ０に接続され、抵抗Ｒ１０の他端はインバーター６２０の出力端に接続されている。同様に、抵抗Ｒ１１の一端はノードＮ１に接続され、抵抗Ｒ１１の他端はインバーター６２１の出力端に接続され、抵抗Ｒ１２の一端はノードＮ２に接続され、抵抗Ｒ１２の他端はインバーター６２２の出力端に接続され、抵抗Ｒ１３の一端はノードＮ３に接続され、抵抗Ｒ１３の他端はインバーター６２３の出力端に接続されている。
抵抗Ｒ１０の一端はノードＮ０に接続され、抵抗Ｒ１０の他端はインバーター６２０の出力端に接続されている。同様に、抵抗Ｒ１１の一端はノードＮ１に接続され、抵抗Ｒ１１の他端はインバーター６２１の出力端に接続され、抵抗Ｒ１２の一端はノードＮ２に接続され、抵抗Ｒ１２の他端はインバーター６２２の出力端に接続され、抵抗Ｒ１３の一端はノードＮ３に接続され、抵抗Ｒ１３の他端はインバーター６２３の出力端に接続されている。
【0066】
インバーター６２０、６２１、６２２および６２３の各々は、制御素子の一例であり、それぞれ入力端に供給されたビットを反転する。なお、インバーターについては、スイッチ等に置き換え可能である。
インバーター６２０の入力端には、データｄＡのビットａ０（最下位ビット）が供給される。同様に、インバーター６２１、６２２および６２３の入力端には、順にビットａ１、ａ２およびａ３が供給される。インバーター６２０、６２１、６２２および６２３の各電源は、高位側が電圧Ｈrefであり、低位側が電圧Ｌref（＝Ｇnd）である。
なお、インバーター６２０、６２１、６２２および６２３の各々において、入力端のビットを反転した出力レベルは、電源電圧に対して内部トランジスター（図示省略）のしきい値分だけシフトした値となるが、説明の簡易化するために、Ｈレベルが電圧Ｈrefであり、Ｌレベルが電圧Ｌrefであるとする。
インバーター６２０の入力端には、データｄＡのビットａ０（最下位ビット）が供給される。同様に、インバーター６２１、６２２および６２３の入力端には、順にビットａ１、ａ２およびａ３が供給される。インバーター６２０、６２１、６２２および６２３の各電源は、高位側が電圧Ｈrefであり、低位側が電圧Ｌref（＝Ｇnd）である。
なお、インバーター６２０、６２１、６２２および６２３の各々において、入力端のビットを反転した出力レベルは、電源電圧に対して内部トランジスター（図示省略）のしきい値分だけシフトした値となるが、説明の簡易化するために、Ｈレベルが電圧Ｈrefであり、Ｌレベルが電圧Ｌrefであるとする。
【0067】
演算増幅器６５０の出力端からは信号ａinが出力されるとともに、当該出力端は、抵抗素子Ｒｆを介して入力端（－）に帰還されている。演算増幅器６５０の入力端（＋）は、グランドＧndに接地されているので、入力端（－）は、仮想接地されることになる。
【0068】
抵抗群Ｒｄｍ３は、例えば４つの抵抗素子が並列接続されて、当該並列接続の両端が短絡された抵抗素子のグループの２組で構成される。このうち、１組は、抵抗Ｒ１３における直列接続点の１つに接続され、別の１組は、別の直列接続点の１つに接続される。
抵抗群Ｒｄｍ３における各組の抵抗素子は、両端が短絡されているので、抵抗として機能しないが、半導体回路で形成される場合、抵抗素子は、ポリシリコン等の導電層が絶縁層を介して他の導電層と積層されるので、図１１において※で示されるように、容量成分が寄生することになる。１つの抵抗素子に寄生する容量成分をＣと表記した場合、計８個の抵抗素子で構成される抵抗群Ｒｄｍ３は、抵抗Ｒ１３に対し、容量成分として８Ｃを付加することになる。
抵抗群Ｒｄｍ３における各組の抵抗素子は、両端が短絡されているので、抵抗として機能しないが、半導体回路で形成される場合、抵抗素子は、ポリシリコン等の導電層が絶縁層を介して他の導電層と積層されるので、図１１において※で示されるように、容量成分が寄生することになる。１つの抵抗素子に寄生する容量成分をＣと表記した場合、計８個の抵抗素子で構成される抵抗群Ｒｄｍ３は、抵抗Ｒ１３に対し、容量成分として８Ｃを付加することになる。
【0069】
次に、ＤＡＣ６１０ａの動作について説明する。
仮に、ビットａ０、ａ１、ａ２、ａ３のすべてがＬレベルである場合、インバーター６２０、６２１、６２２および６２３の出力端は、各内部トランジスターによって電源電圧Ｈrefの給電線に接続された状態と等価となる。すなわち、この場合、第２抵抗群における抵抗Ｒ１０、Ｒ１１、Ｒ１２およびＲ１３の各他端には、電圧Ｈrefが印加された状態となる。
仮に、ビットａ０、ａ１、ａ２、ａ３のすべてがＬレベルである場合、インバーター６２０、６２１、６２２および６２３の出力端は、各内部トランジスターによって電源電圧Ｈrefの給電線に接続された状態と等価となる。すなわち、この場合、第２抵抗群における抵抗Ｒ１０、Ｒ１１、Ｒ１２およびＲ１３の各他端には、電圧Ｈrefが印加された状態となる。
【0070】
この場合において、インバーター６２３の出力端から抵抗Ｒ１３を経由して演算増幅器６５０の負入力端（ノードＮ３）に流れる電流を８Ｉとすると、インバーター６２２の出力端から抵抗Ｒ１２を経由してノードＮ３に流れる電流は４Ｉとなる。同様に、インバーター６２１の出力端から抵抗Ｒ１１を経由してノードＮ３に流れる電流は２Ｉとなり、インバーター６２０の出力端から抵抗Ｒ１０を経由してノードＮ３に流れる電流はＩとなる。このため、抵抗Ｒ１０、Ｒ１１、Ｒ１２およびＲ１３に流れる電流は、ビットの重みに対応してそれぞれ１：２：４：８となる。
【0071】
インバーター６２０、６２１、６２２および６２３が、それぞれのビットに応じて、電圧Ｈrefまたは電圧Ｌrefの給電線に接続することによって、ビットの重みに応じて加算した電流がノードＮ３に流れ込むことになる。したがって、演算増幅器６５０は、当該電流に応じた電圧を出力することになるので、信号ａinは、ビットａ０、ａ１、ａ２、ａ３の重みを反映した電圧となる。
【0072】
次に、抵抗群Ｒｄｍ３を設けた理由を説明する前に、比較例として、抵抗群Ｒｄｍ３を設けない構成を想定する。
この構成において、ビットａ３、ａ２、ａ１、ａ０が（１０００）であれば、すなわち、インバーター６２３がＬレベルを出力し、インバーター６２２、６２１および６２０がＨレベルを出力すれば、インバーター６２３は、ノードＮ３から電流を引き抜き、インバーター６２２、６２１および６２０は、ノードＮ３に向けて電流を流し込む状態となる。
この状態では、第１抵抗群における抵抗Ｒ０、Ｒ１、Ｒ２およびＲ３と、第２抵抗群における抵抗Ｒ１０、Ｒ１１、Ｒ１２およびＲ１３とにおける各寄生容量は、それぞれの充電または放電を経て所定の電圧で安定する。
この構成において、ビットａ３、ａ２、ａ１、ａ０が（１０００）であれば、すなわち、インバーター６２３がＬレベルを出力し、インバーター６２２、６２１および６２０がＨレベルを出力すれば、インバーター６２３は、ノードＮ３から電流を引き抜き、インバーター６２２、６２１および６２０は、ノードＮ３に向けて電流を流し込む状態となる。
この状態では、第１抵抗群における抵抗Ｒ０、Ｒ１、Ｒ２およびＲ３と、第２抵抗群における抵抗Ｒ１０、Ｒ１１、Ｒ１２およびＲ１３とにおける各寄生容量は、それぞれの充電または放電を経て所定の電圧で安定する。
【0073】
この安定した状態から、仮にビットａ３、ａ２、ａ１、ａ０が（０１１１）となれば、すなわち、２進値で１つ隣の値であって、インバーター６２３がＨレベルを出力し、インバーター６２２、６２１および６２０がＬレベルを出力して、すべてが反転すれば、各抵抗に流れる電流の向きも反転する。このため、各寄生容量の放電または充電されて、再び所定の電圧で安定する。
【0074】
しかしながら、各抵抗素子とインバーター６２３、６２２、６２１および６２０との出力端とにおいて安定までに要する時間に差が生じる。
各ビットが反転する前の安定状態から、各ビットが反転した後に再安定状態に至るまでの過度的な期間では、一時的にインバーター６２３、６２２、６２１および６２０のすべてノードＮ３に電流を流し込む状態、すなわち、ビットａ３、ａ２、ａ１、ａ０が（００００）に近い状態となる。
このため、信号ａinの電圧は、本来であれば、ビットａ３、ａ２、ａ１、ａ０が（１０００）に対応した値から１つ隣の（０１１１）に対応した値に滑らかに変化するはずが、途中で（００００）の最高値に近い値が出力されるので、結果的にグリッジ（スパイク状のノイズ）が発生することになる。
なお、このグリッジを伴う信号ａinは、後段の駆動回路６００ａによって増幅され、圧電素子Ｐztに供給されるので、インクの吐出精度を悪化させて、最終的に印刷品位の低下に繋がることになる。
各ビットが反転する前の安定状態から、各ビットが反転した後に再安定状態に至るまでの過度的な期間では、一時的にインバーター６２３、６２２、６２１および６２０のすべてノードＮ３に電流を流し込む状態、すなわち、ビットａ３、ａ２、ａ１、ａ０が（００００）に近い状態となる。
このため、信号ａinの電圧は、本来であれば、ビットａ３、ａ２、ａ１、ａ０が（１０００）に対応した値から１つ隣の（０１１１）に対応した値に滑らかに変化するはずが、途中で（００００）の最高値に近い値が出力されるので、結果的にグリッジ（スパイク状のノイズ）が発生することになる。
なお、このグリッジを伴う信号ａinは、後段の駆動回路６００ａによって増幅され、圧電素子Ｐztに供給されるので、インクの吐出精度を悪化させて、最終的に印刷品位の低下に繋がることになる。
【0075】
グリッジの原因は、抵抗において寄生する容量の相違と考えられている。すなわち、ノードＮ３からみた抵抗Ｒ１３をみた場合の抵抗値と、抵抗Ｒ３、Ｒ２およびＲ１２の合成抵抗を見た場合の抵抗値とは、互いに同じであるが、抵抗Ｒ１３における抵抗素子の数は「８」であり、抵抗Ｒ３、Ｒ２およびＲ１２の合成抵抗における抵抗素子数は「１６」である。上述したように、１つの抵抗素子に容量Ｃが寄生するので、抵抗Ｒ１３の抵抗素子に寄生する容量の総和が８Ｃであるのに対し、抵抗Ｒ３、Ｒ２およびＲ１２の抵抗素子数に寄生する容量の総和が１６Ｃとなり、両者が相違する。
【0076】
そこで、本実施形態では、抵抗群Ｒｄｍ３を設けて、抵抗Ｒ１３の寄生容量をさらに８Ｃだけ付加して、抵抗Ｒ３、Ｒ２およびＲ１２の合成抵抗に寄生する容量と揃うようにしている。
これにより、抵抗Ｒ１３の寄生容量が、抵抗Ｒ３、Ｒ２およびＲ１２の合成抵抗に寄生する容量と均等となるので、過渡的な期間がほぼ同じとなり、グリッジの低減が図られる結果、インクの吐出精度を悪化させずに、印刷品位の低下を抑えることができるのである。
これにより、抵抗Ｒ１３の寄生容量が、抵抗Ｒ３、Ｒ２およびＲ１２の合成抵抗に寄生する容量と均等となるので、過渡的な期間がほぼ同じとなり、グリッジの低減が図られる結果、インクの吐出精度を悪化させずに、印刷品位の低下を抑えることができるのである。
【0077】
ここでは、信号ａinを出力するＤＡＣ６１０ａについて説明したが、信号ｂinを出力するＤＡＣ６１０ｂの構成については、ＤＡＣ６１０ａと同一であって、入出力信号だけが異なる。すなわち、ＤＡＣ６１０ｂは、データｄＡの代わりにデータｄＢ（ビットｂ０～ｂ３）が供給される一方、演算増幅器６５０から信号ｂinが出力される構成となる。
【0078】
次に、回路基板６０における駆動回路６００ａおよび６００ｂについて説明する。
なお、駆動回路６００ａおよび６００ｂの構成および動作については、おおよそ同一であるので、ここでは駆動回路６００ａについて説明することにする。
なお、駆動回路６００ａおよび６００ｂの構成および動作については、おおよそ同一であるので、ここでは駆動回路６００ａについて説明することにする。
【0079】
図１２は、駆動回路６００ａの構成を示す図である。
この図に示されるように駆動回路６００ａは、変調回路６４０、トランジスター対６５０およびローパスフィルター６６０のほか、抵抗やキャパシターなどの各種の素子（部品）から構成される。
駆動回路６００ａについて概略すると、第１に、変調回路６４０が、ＤＡＣ６１０ａからの信号ａinと、帰還された駆動信号ＣＯＭ－Ａに基づく信号との偏差を、当該駆動信号ＣＯＭ－Ａの高周波成分で補正して、当該補正した信号にしたがって、論理レベルが例えば排他的な関係にある変調信号を生成し、第２に、トランジスター対６５０を構成するハイサイドのトランジスターＭ１およびローサイドのトランジスターＭ２が、変調回路６４０で生成された変調信号によって互いに排他的にオンオフしてスイッチングし、これによりノードＳｄから増幅変調信号を出力し、第３に、ローパスフィルター６６０が、当該増幅変調信号を平滑化（復調）して、当該平滑化した信号を駆動信号ＣＯＭ－Ａとして出力する。
次に、駆動回路６００ａの各部について説明する。
この図に示されるように駆動回路６００ａは、変調回路６４０、トランジスター対６５０およびローパスフィルター６６０のほか、抵抗やキャパシターなどの各種の素子（部品）から構成される。
駆動回路６００ａについて概略すると、第１に、変調回路６４０が、ＤＡＣ６１０ａからの信号ａinと、帰還された駆動信号ＣＯＭ－Ａに基づく信号との偏差を、当該駆動信号ＣＯＭ－Ａの高周波成分で補正して、当該補正した信号にしたがって、論理レベルが例えば排他的な関係にある変調信号を生成し、第２に、トランジスター対６５０を構成するハイサイドのトランジスターＭ１およびローサイドのトランジスターＭ２が、変調回路６４０で生成された変調信号によって互いに排他的にオンオフしてスイッチングし、これによりノードＳｄから増幅変調信号を出力し、第３に、ローパスフィルター６６０が、当該増幅変調信号を平滑化（復調）して、当該平滑化した信号を駆動信号ＣＯＭ－Ａとして出力する。
次に、駆動回路６００ａの各部について説明する。
【0080】
変調回路６４０は、加算器６４２、６４４と、コンパレーター６４５と、減衰器６４６と、遅延器６４７と、ゲートドライバー６４８と、を含む。このうち、加算器６４２の入力端（＋）には、信号ａinが供給される。
【0081】
加算器６４２の入力端（－）には、端子Ｖfbの信号が、詳細には抵抗素子Ｒ４を介した駆動信号ＣＯＭ－Ａが、抵抗素子Ｒ２３によりプルアップされた状態で供給される。
加算器６４２は、入力端（－）の電圧を積分・減衰した上で、入力端（＋）の電圧と演算する。詳細には、加算器６４２は、入力端（＋）の電圧から、入力端（－）の積分・減衰電圧を差し引いた偏差を求め、当該偏差を示す信号Ａbを加算器６４４の入力端の一方に供給する。
なお、信号ａinの電圧振幅は、０～４ボルト程度であるのに対し、駆動信号ＣＯＭ－Ａの電圧が最大で４０ボルト程度であるので、偏差を求めるにあたって両電圧の振幅範囲を合わせるため、駆動信号ＣＯＭ－Ａの電圧を減衰させている。
加算器６４２は、入力端（－）の電圧を積分・減衰した上で、入力端（＋）の電圧と演算する。詳細には、加算器６４２は、入力端（＋）の電圧から、入力端（－）の積分・減衰電圧を差し引いた偏差を求め、当該偏差を示す信号Ａbを加算器６４４の入力端の一方に供給する。
なお、信号ａinの電圧振幅は、０～４ボルト程度であるのに対し、駆動信号ＣＯＭ－Ａの電圧が最大で４０ボルト程度であるので、偏差を求めるにあたって両電圧の振幅範囲を合わせるため、駆動信号ＣＯＭ－Ａの電圧を減衰させている。
【0082】
減衰器６４６は、端子Ｉfbを介して入力した駆動信号ＣＯＭ－Ａの高周波成分を減衰して、加算器６４４の入力端の他方に供給する。減衰器６４６による減衰は、加算器６４２における入力端（－）と同様に、駆動信号ＣＯＭ－Ａを帰還するにあたって、電圧振幅を合わせるためである。加算器６４４は、入力端の一方における電圧と他方における電圧とを加算した電圧の信号Ａsを、コンパレーター６４５に供給する。
【0083】
加算器６４４から出力される信号Ａsの電圧は、目標信号である信号ａinの電圧から端子Ｖfbに供給された信号の減衰電圧を差し引いた偏差に、端子Ｉfbに供給された信号の減衰電圧を加算した電圧である。このため、加算器６４４による信号Ａsの電圧は、目標信号である信号ａinの電圧から、出力である駆動信号ＣＯＭ－Ａの減衰電圧を差し引いた偏差を、当該駆動信号ＣＯＭ－Ａの高周波成分で補正した信号ということができる。
【0084】
コンパレーター６４５は、信号Ａsに基づいて、次のようにパルス変調した変調信号Ｍsを出力する。詳細には、コンパレーター６４５は、信号Ａsが電圧上昇時であれば、電圧閾値Ｖth1以上になったときにＨレベルとなり、信号Ａdが電圧下降時であれば、電圧閾値Ｖth2を下回ったときにＬレベルとなる変調信号Ｍsを出力する。なお、後述するように、電圧閾値は、
Ｖth1＞Ｖth2
という関係に設定されている（後述する図１３参照）。
変調信号Ｍsは、遅延器６４７に供給される。
Ｖth1＞Ｖth2
という関係に設定されている（後述する図１３参照）。
変調信号Ｍsは、遅延器６４７に供給される。
【0085】
遅延器６４７は、変調信号Ｍsを所定時間だけ遅延させて供給する。
ゲートドライバー６４８は、遅延器６４７によって遅延させられた変調信号Ｍsを高論理振幅に変換して、トランジスターＭ１のゲート電極に端子Ｈdrを介して供給する一方、変調信号Ｍsの論理レベルを反転した信号を高論理振幅に変換して、トランジスターＭ２のゲート電極に端子Ｌdrを介して供給する。
ゲートドライバー６４８は、遅延器６４７によって遅延させられた変調信号Ｍsを高論理振幅に変換して、トランジスターＭ１のゲート電極に端子Ｈdrを介して供給する一方、変調信号Ｍsの論理レベルを反転した信号を高論理振幅に変換して、トランジスターＭ２のゲート電極に端子Ｌdrを介して供給する。
【0086】
トランジスター対６５０において、トランジスターＭ１およびＭ２の各々は、例えばＮチャネル型のＦＥＴ（Field Effect Transistor）である。このうち、ハイサイドのトランジスターＭ１において、ドレイン電極には、電圧Ｖh（例えば４２ボルト）が印加される。ローサイドのトランジスターＭ２については、ソース電極が、グランドに接地されている。そして、トランジスターＭ１のドレイン電極およびトランジスターＭ２のドレイン電極は共通接続されて、ノードＳｄとなっている。
トランジスターＭ１のゲート電極に供給される信号と、トランジスターＭ２のゲート電極に供給される信号とは、論理レベルが排他的になるので、一方のトランジスターがオンすれば、他方のトランジスターがオフし、また、一方のトランジスターがオフすれば、他方のトランジスターがオンすることになる。
なお、ゲートドライバー６４８が出力する２つのゲート信号の論理レベルは、実際には、同時にＨレベルとはならないように（すなわち、Ｎチャネル型のトランジスターＭ１、Ｍ２が同時にオンしないように）、タイミング制御しても良い。このため、ここでいう排他的とは、厳密にいえば、同時にＨレベルになることがない（トランジスターＭ１、Ｍ２でいえば、同時にオンすることがない）、という意味である。
トランジスターＭ１のゲート電極に供給される信号と、トランジスターＭ２のゲート電極に供給される信号とは、論理レベルが排他的になるので、一方のトランジスターがオンすれば、他方のトランジスターがオフし、また、一方のトランジスターがオフすれば、他方のトランジスターがオンすることになる。
なお、ゲートドライバー６４８が出力する２つのゲート信号の論理レベルは、実際には、同時にＨレベルとはならないように（すなわち、Ｎチャネル型のトランジスターＭ１、Ｍ２が同時にオンしないように）、タイミング制御しても良い。このため、ここでいう排他的とは、厳密にいえば、同時にＨレベルになることがない（トランジスターＭ１、Ｍ２でいえば、同時にオンすることがない）、という意味である。
【0087】
ところで、ここでいう変調信号は、狭義には変調信号Ｍsであるが、信号Ａaに応じてパルス変調して、トランジスターＭ１、Ｍ２を駆動する信号である、と考えれば、トランジスターＭ１へのゲート信号や、トランジスターＭ２へのゲート信号も変調信号に含まれる。すなわち、信号ａinに応じてパルス変調した変調信号には、変調信号Ｍsのみならず、当該変調信号Ｍsの論理レベルを反転させたものや、タイミング制御されたものが含まれる。
【0088】
ローパスフィルター６６０は、インダクターＬ１とキャパシターＣ１とを含む。
このうち、インダクターＬ１については、一端がノードＳｄに接続され、他端が駆動回路６００ａの出力となる端子Ｏutとなっている。
なお、端子Ｏutは、キャパシターＣ１の一端と、キャパシターＣ７の一端と、抵抗素子Ｒ４の一端とに、にそれぞれ接続されている。このうち、キャパシターＣ１の他端は、グランドに接地されている。このため、インダクターＬ１とキャパシターＣ１とでトランジスターＭ１、Ｍ２の接続点に現れる増幅変調信号を平滑化して復調することになる。
このうち、インダクターＬ１については、一端がノードＳｄに接続され、他端が駆動回路６００ａの出力となる端子Ｏutとなっている。
なお、端子Ｏutは、キャパシターＣ１の一端と、キャパシターＣ７の一端と、抵抗素子Ｒ４の一端とに、にそれぞれ接続されている。このうち、キャパシターＣ１の他端は、グランドに接地されている。このため、インダクターＬ１とキャパシターＣ１とでトランジスターＭ１、Ｍ２の接続点に現れる増幅変調信号を平滑化して復調することになる。
【0089】
抵抗素子Ｒ４の他端は、端子Ｖfbおよび抵抗素子Ｒ２３の一端に接続され、当該抵抗素子Ｒ２３の他端には電圧Ｖhが印加される。これにより、端子Ｖfbには、端子Ｏutからの駆動信号ＣＯＭ－Ａがプルアップされて帰還される。
【0090】
フィルター６７０は、キャパシターＣ７およびＣ８と、抵抗素子Ｒ１８およびＲ１０とを含む。
このうち、キャパシターＣ７については、一端が端子Ｏutに接続され、他端が抵抗素子Ｒ１８の一端と抵抗素子Ｒ１０の一端とに接続される。抵抗素子Ｒ１８の他端はグランドに接地される。このため、キャパシターＣ７と抵抗素子Ｒ１８とは、端子Ｏutからの駆動信号ＣＯＭ－Ａのうち、カットオフ周波数以上の高周波成分を通過させるハイパスフィルターとして機能する。なお、ＨＰＦのカットオフ周波数は、例えば約９ＭＨｚに設定される。
また、抵抗素子Ｒ１０の他端は、キャパシターＣ５の一端とキャパシターＣ８の一端とに接続される。このうち、キャパシターＣ８の他端はグランドに接地される。このため、抵抗素子Ｒ１０とキャパシターＣ８とは、上記ハイパスフィルター通過した信号成分のうち、カットオフ周波数以下の低周波成分を通過させるローパスフィルターとして機能する。なお、ＬＰＦのカットオフ周波数は、例えば約１６０ＭＨｚに設定される。
上記ハイパスフィルターのカットオフ周波数は、上記ローパスフィルターのカットオフ周波数よりも低く設定されるので、ハイパスフィルターとローパスフィルターとを含むフィルター６７０は、駆動信号ＣＯＭ－Ａのうち、所定の周波数域の周波数成分を通過させるバンドパスフィルターとして機能する。
このうち、キャパシターＣ７については、一端が端子Ｏutに接続され、他端が抵抗素子Ｒ１８の一端と抵抗素子Ｒ１０の一端とに接続される。抵抗素子Ｒ１８の他端はグランドに接地される。このため、キャパシターＣ７と抵抗素子Ｒ１８とは、端子Ｏutからの駆動信号ＣＯＭ－Ａのうち、カットオフ周波数以上の高周波成分を通過させるハイパスフィルターとして機能する。なお、ＨＰＦのカットオフ周波数は、例えば約９ＭＨｚに設定される。
また、抵抗素子Ｒ１０の他端は、キャパシターＣ５の一端とキャパシターＣ８の一端とに接続される。このうち、キャパシターＣ８の他端はグランドに接地される。このため、抵抗素子Ｒ１０とキャパシターＣ８とは、上記ハイパスフィルター通過した信号成分のうち、カットオフ周波数以下の低周波成分を通過させるローパスフィルターとして機能する。なお、ＬＰＦのカットオフ周波数は、例えば約１６０ＭＨｚに設定される。
上記ハイパスフィルターのカットオフ周波数は、上記ローパスフィルターのカットオフ周波数よりも低く設定されるので、ハイパスフィルターとローパスフィルターとを含むフィルター６７０は、駆動信号ＣＯＭ－Ａのうち、所定の周波数域の周波数成分を通過させるバンドパスフィルターとして機能する。
【0091】
キャパシターＣ５の他端は、変調回路６４０の端子Ｉfbに接続される。これにより、端子Ｉfbには、フィルター６７０を通過した駆動信号ＣＯＭ－Ａの高周波数成分のうち、直流成分がカットされて帰還されることになる。
また、駆動回路６００ａでは、帰還経路として、端子Ｖfbを介した経路と端子Ｉfbを介した経路との２経路を有する。このうち、後述する自励発振の周波数を規定する経路として支配的となるのは、端子Ｉfbを介した経路である。
また、駆動回路６００ａでは、帰還経路として、端子Ｖfbを介した経路と端子Ｉfbを介した経路との２経路を有する。このうち、後述する自励発振の周波数を規定する経路として支配的となるのは、端子Ｉfbを介した経路である。
【0092】
端子Ｏutから出力される駆動信号ＣＯＭ－Ａは、トランジスターＭ１およびＭ２の接続点のノードＳｄから出力される増幅変調信号を、ローパスフィルター６６０によって平滑化した信号である。この駆動信号ＣＯＭ－Ａは、端子Ｖfbを介して、加算器６４２に帰還されて、目標である信号ａinとの偏差である信号Ａbとして出力される。
【0093】
ここで説明の便宜上、端子Ｉfbを介した帰還と、遅延器６４７による遅延とを除外した構成を想定したとき、駆動信号ＣＯＭ－Ａは、端子Ｖfbを介して積分・減衰された上で、加算器６４２に帰還されるので、当該帰還経路の系では、ローパスフィルター６６０と加算器６４２とを経由する経路の伝達関数で定まる周波数にて自励発振が生じることになる。
ただし、端子Ｖfbを介した帰還経路の遅延量が大であるために、当該端子Ｖfbを介した帰還のみでは、自励発振の周波数を、駆動信号ＣＯＭ－Ａの波形精度を十分に確保できるほど高くすることができない。
ただし、端子Ｖfbを介した帰還経路の遅延量が大であるために、当該端子Ｖfbを介した帰還のみでは、自励発振の周波数を、駆動信号ＣＯＭ－Ａの波形精度を十分に確保できるほど高くすることができない。
【0094】
そこで、本実施形態では、端子Ｖfbを介した経路とは別に、端子Ｉfbを介して、駆動信号ＣＯＭ－Ａの高周波成分を帰還する経路を設けることによって、回路全体でみたときの遅延を小さくしている。このため、信号Ａbに、駆動信号ＣＯＭ－Ａの高周波成分を加算した信号Ａsの周波数は、端子Ｉfbを介した経路が存在しない場合と比較して高くなり（すなわち、自励発振の周波数が高くなり）、駆動信号ＣＯＭ－Ａにおいてリプルが小さくなって、波形の精度が高められている。
【0095】
図１３は、アナログ信号ａinの波形に対して、信号Ａsと変調信号Ｍsとの理想的な関係を示す図である。
この図に示されるように、信号Ａsは三角波であり、その発振周波数は、アナログ信号ａinの電圧（入力電圧）に応じて変動する。具体的には、入力電圧が中間値である場合に最も高くなり、入力電圧が中間値から高くなるにつれて、または、低くなるにつれて、低くなる。なお、信号Ａsが自励発振信号である。
この図に示されるように、信号Ａsは三角波であり、その発振周波数は、アナログ信号ａinの電圧（入力電圧）に応じて変動する。具体的には、入力電圧が中間値である場合に最も高くなり、入力電圧が中間値から高くなるにつれて、または、低くなるにつれて、低くなる。なお、信号Ａsが自励発振信号である。
【0096】
また、信号Ａsにおいて三角波の傾斜は、入力電圧が中間値付近であれば、上り（電圧の上昇）と下り（電圧の下降）とでほぼ等しくなる。このため、信号Ａsをコンパレーター６４５によって電圧閾値Ｖth1、Ｖth2と比較した結果である変調信号Ｍsのデューティー比は、ほぼ５０％となる。入力電圧が中間値から高くなると、信号Ａsの下りの傾斜が緩くなる。このため、変調信号ＭsがＨレベルとなる期間が相対的に長くなって、デューティー比が大きくなる。一方、入力電圧が中間値から低くなるにつれて、信号Ａsの上りの傾斜が緩くなる。このため、変調信号ＭsがＬレベルとなる期間が相対的に短くなって、デューティー比が小さくなる。
このため、変調信号Ｍsは、次のようなパルス密度変調信号となる。すなわち、変調信号Ｍsのデューティー比は、入力電圧の中間値でほぼ５０％であり、入力電圧が中間値よりも高くなるにつれて大きくなり、入力電圧が中間値よりも低くなるにつれて小さくなる。
このため、変調信号Ｍsは、次のようなパルス密度変調信号となる。すなわち、変調信号Ｍsのデューティー比は、入力電圧の中間値でほぼ５０％であり、入力電圧が中間値よりも高くなるにつれて大きくなり、入力電圧が中間値よりも低くなるにつれて小さくなる。
【0097】
ゲートドライバー６４８は、上述したように変調信号Ｍsに基づいてトランジスターＭ１、Ｍ２をオン／オフさせる。すなわち、ゲートドライバー６４８は、変調信号ＭsがＨレベルであれば、トランジスターＭ１をオンさせるとともに、トランジスターＭ２をオフさせる一方、変調信号ＭsがＬレベルであれば、トランジスターＭ１をオフさせるとともに、トランジスターＭ２をオンさせる。
したがって、ノードＳｄにおける増幅変調信号をインダクターＬ１およびキャパシターＣ１で平滑化した駆動信号ＣＯＭ－Ａの電圧は、変調信号Ｍsのデューティー比が大きくなるにつれて高くなり、デューティー比が小さくなるにつれて低くなる。このため、結果的に、駆動信号ＣＯＭ－Ａは、アナログ信号ａinの電圧を拡大した信号となるように制御されて、出力されることになる。
したがって、ノードＳｄにおける増幅変調信号をインダクターＬ１およびキャパシターＣ１で平滑化した駆動信号ＣＯＭ－Ａの電圧は、変調信号Ｍsのデューティー比が大きくなるにつれて高くなり、デューティー比が小さくなるにつれて低くなる。このため、結果的に、駆動信号ＣＯＭ－Ａは、アナログ信号ａinの電圧を拡大した信号となるように制御されて、出力されることになる。
【0098】
この駆動回路６００ａは、パルス密度変調を用いているので、変調周波数が固定のパルス幅変調と比較して、デューティー比の変化幅を大きく取れる、という利点がある。
すなわち、回路全体で扱うことができる最小の正パルス幅と負パルス幅はその回路特性で制約されるので、周波数固定のパルス幅変調では、デューティー比の変化幅として所定の範囲（例えば１０％から９０％までの範囲）しか確保できない。これに対し、パルス密度変調では、入力電圧が中間値から離れるにつれて、発振周波数が低くなるため、入力電圧が高い領域においては、デューティー比をより大きくすることができ、また、入力電圧が低い領域においては、デューティー比をより小さくすることができる。このため、自励発振型パルス密度変調では、デューティー比の変化幅として、より広い範囲（例えば５％から９５％までの範囲）を確保することができるのである。
ただし、駆動回路６００ａにおいては、パルス密度変調ではなく、パルス幅変調を用いても良い。
すなわち、回路全体で扱うことができる最小の正パルス幅と負パルス幅はその回路特性で制約されるので、周波数固定のパルス幅変調では、デューティー比の変化幅として所定の範囲（例えば１０％から９０％までの範囲）しか確保できない。これに対し、パルス密度変調では、入力電圧が中間値から離れるにつれて、発振周波数が低くなるため、入力電圧が高い領域においては、デューティー比をより大きくすることができ、また、入力電圧が低い領域においては、デューティー比をより小さくすることができる。このため、自励発振型パルス密度変調では、デューティー比の変化幅として、より広い範囲（例えば５％から９５％までの範囲）を確保することができるのである。
ただし、駆動回路６００ａにおいては、パルス密度変調ではなく、パルス幅変調を用いても良い。
【0099】
また、駆動回路６００ａは、自励発振であり、他励発振のように高い周波数の搬送波を生成する回路が不要である。このため、高電圧を扱う回路以外の、すなわち変調回路６４０が担う機能の集積化が容易である、という利点がある。
特に、ＤＡＣ６１０ａをディスクリートで構成するのではなく、変調回路６４０とともに半導体回路で集積化しても良い。
特に、ＤＡＣ６１０ａをディスクリートで構成するのではなく、変調回路６４０とともに半導体回路で集積化しても良い。
【0100】
ここでは、駆動信号ＣＯＭ－Ａを出力する駆動回路６００ａを例にとって説明したが、駆動回路６００ｂについては、入出力される信号だけが異なり同様な構成である。すなわち、駆動回路６００ｂについては、信号ａinの代わりに信号ｂinが入力され、ノードＳｄから駆動信号ＣＯＭ－Ｂが出力される。
【0101】
本発明は、上述した実施形態に限定されるものではなく、例えば次に述べるような各種の応用・変形が可能である。なお、次に述べる応用・変形の態様は、任意に選択された一または複数を適宜に組み合わせることもできる。
【0102】
上述した実施形態においてＤＡＣ６１０ａ（６１０ｂ）については、第２抵抗のうち、最上位のビットａ３に対応する抵抗Ｒ１３にのみ抵抗群Ｒｄｍ３を接続したが、例えば、重みが大きい他のビット、例えばビットａ２が反転し、当該ビットａ２よりも下位のビットａ１、ａ０が反転する場合にも多少程度が小さいものの同様なグリッジが発生し得る。
【0103】
そこで図１４に示される応用例（その１）のように、ビットａ２に対応する抵抗Ｒ１２にも同様な抵抗群Ｒｄｍ２を設けても良い。
ノードＮ２からみた抵抗Ｒ１２をみた場合の抵抗値と、抵抗Ｒ２、Ｒ１およびＲ１１の合成抵抗を見た場合の抵抗値とは、互いに同じであるが、抵抗Ｒ１２における抵抗素子の数は「８」であり、抵抗Ｒ２、Ｒ１およびＲ１２の合成抵抗における抵抗素子数は「１６」であるので、抵抗群Ｒｄｍ２は、抵抗Ｒ１２に容量を８Ｃだけ付加するものとなる。なお、抵抗群Ｒｄｍ２の付加に伴い、抵抗群Ｒｄｍ３に付加する容量が計１６Ｃに増加している。このため、ビットａ３に対応する抵抗Ｒ１３に接続される抵抗群Ｒｄｍ３の容量は、下位のビットａ２に対応する抵抗Ｒ１２に接続される抵抗群Ｒｄｍ２の容量よりも大きくなる。
また、ビットａ１に対応する抵抗Ｒ１１にも同様にして抵抗群を接続しても良いのはもちろんである。
ノードＮ２からみた抵抗Ｒ１２をみた場合の抵抗値と、抵抗Ｒ２、Ｒ１およびＲ１１の合成抵抗を見た場合の抵抗値とは、互いに同じであるが、抵抗Ｒ１２における抵抗素子の数は「８」であり、抵抗Ｒ２、Ｒ１およびＲ１２の合成抵抗における抵抗素子数は「１６」であるので、抵抗群Ｒｄｍ２は、抵抗Ｒ１２に容量を８Ｃだけ付加するものとなる。なお、抵抗群Ｒｄｍ２の付加に伴い、抵抗群Ｒｄｍ３に付加する容量が計１６Ｃに増加している。このため、ビットａ３に対応する抵抗Ｒ１３に接続される抵抗群Ｒｄｍ３の容量は、下位のビットａ２に対応する抵抗Ｒ１２に接続される抵抗群Ｒｄｍ２の容量よりも大きくなる。
また、ビットａ１に対応する抵抗Ｒ１１にも同様にして抵抗群を接続しても良いのはもちろんである。
【0104】
図１１において抵抗群Ｒｄｍ３が抵抗Ｒ１３に接続された理由は、寄生容量を付加するためであるので、抵抗素子ではなく、キャパシターそのものを接続しても良い。
【0105】
図１５は、応用例（その２）に係るＤＡＣ６１０ａの構成を示す図であり、図１１における抵抗群Ｒｄｍ３を、同等なキャパシターＣｄｍ３に置き換えた例である。なお、この図では、キャパシターＣｄｍ３は、複数のキャパシターの並列接続で構成した例であるが、１つのキャパシターで構成しても良いのは、もちろんである。
【0106】
図１６は、応用例（その３）に係るＤＡＣ６１０ａの構成を示す図であり、図１２における抵抗群Ｒｄｍ２を、同等なキャパシターＣｄｍ２に置き換えた例である。なお、この図においても、キャパシターＣｄｍ２の付加に伴い、キャパシターＣｄｍ３の容量が増加している。このため、ビットａ３の抵抗Ｒ１３に接続されるキャパシターＣｄｍ３の容量は、下位のビットａ２の抵抗Ｒ１２に接続されるキャパシターＣｄｍ２の容量よりも大きくなる。
【0107】
また、上記説明では、印刷周期Ｔａを期間Ｔ１およびＴ２に２分割するとともに、駆動信号ＣＯＭ－ＡおよびＣＯＭ－Ｂの２種類のうち、いずれかを選択して（または選択しないで）圧電素子Ｐztの一端に印加する構成（マルチコム）としたが、印刷周期Ｔａの分割数は「２」に限られないし、また、駆動信号の数も「２」に限られない。
また、互いに異なる複数の台形波形を所定順に繰り返す１種類の駆動信号のなかから、印刷データＳＩに応じて１種以上の台形波形を抜き出して圧電素子Ｐztの一端に印加する構成（シングルコム）としても良い。
また、互いに異なる複数の台形波形を所定順に繰り返す１種類の駆動信号のなかから、印刷データＳＩに応じて１種以上の台形波形を抜き出して圧電素子Ｐztの一端に印加する構成（シングルコム）としても良い。
【0108】
上記説明では、液体吐出装置を印刷装置として説明したが、液体を吐出して立体を造形する立体造形装置や、液体を吐出して布地を染める捺染装置などであっても良い。
【0109】
また、駆動回路６００ａおよび６００ｂの各々については、それぞれヘッドユニット３に搭載する構成としたが、それぞれメイン基板１００に実装された構成として良い。
なお、駆動回路６００ａおよび６００ｂがメイン基板１００に実装された構成では、大振幅の信号が長尺のフレキシブルフラットケーブル１９０を介してヘッドユニット３に供給する必要があるので、消費電力および耐ノイズ性で不利である。逆に言えば、駆動回路６００ａおよび６００ｂがヘッドユニット３に搭載された構成では、大振幅の信号をフレキシブルフラットケーブル１９０に供給する必要がないので、消費電力および耐ノイズ性で有利である。
なお、駆動回路６００ａおよび６００ｂがメイン基板１００に実装された構成では、大振幅の信号が長尺のフレキシブルフラットケーブル１９０を介してヘッドユニット３に供給する必要があるので、消費電力および耐ノイズ性で不利である。逆に言えば、駆動回路６００ａおよび６００ｂがヘッドユニット３に搭載された構成では、大振幅の信号をフレキシブルフラットケーブル１９０に供給する必要がないので、消費電力および耐ノイズ性で有利である。
【0110】
さらに、上記説明では、駆動回路６００ａおよび６００ｂの駆動対象としてインクを吐出するための圧電素子Ｐztを例にとって説明したが、駆動回路６００ａおよび６００ｂを印刷装置から切り離して考えてみたときに、駆動対象としては、圧電素子Ｐztに限られず、例えば超音波モーターや、タッチパネル、静電スピーカー、液晶パネルなどの容量性成分を有する負荷のすべてに適用可能である。
【符号の説明】
【0111】
１…印刷装置（液体吐出装置）、３…ヘッドユニット、１００…メイン基板、６００ａ、６００ｂ…駆動回路、６１０ａ、６１０ｂ…ＤＡＣ（ＤＡ変換器）、６２１～６２４…インバーター（制御素子）、６５０…演算増幅器、Ｒｄｍ３…抵抗群（容量含有素子）。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】