特許 7389141 行ノイズ抑制の更なる機能を提供する、欠陥読み出しチャネルを修理するための拡張可能な修理機構を備えたＣＭＯＳ光センサおよび対応する行ノイズ抑制方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-11-20

(45)【発行日】2023-11-29

(54)【発明の名称】行ノイズ抑制の更なる機能を提供する、欠陥読み出しチャネルを修理するための拡張可能な修理機構を備えたＣＭＯＳ光センサおよび対応する行ノイズ抑制方法

(51)【国際特許分類】

   H04N 25/68 20230101AFI20231121BHJP

【ＦＩ】

H04N25/68

【請求項の数】 16

(21)【出願番号】P 2021568536

(86)(22)【出願日】2020-05-15

(65)【公表番号】

(43)【公表日】2022-07-29

(86)【国際出願番号】 EP2020063587

(87)【国際公開番号】W WO2020234143

(87)【国際公開日】2020-11-26

【審査請求日】2022-03-18

(31)【優先権主張番号】19382392.9

(32)【優先日】2019-05-17

(33)【優先権主張国・地域又は機関】EP

(73)【特許権者】

【識別番号】521221504

【氏名又は名称】テレダイン・インノバシオネス・ミクロエレクトロニカス・ソシエダッド・リミターダ・ウニペルソナル

【氏名又は名称原語表記】Ｔｅｌｅｄｙｎｅ Ｉｎｎｏｖａｃｉｏｎｅｓ Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃａｓ ＳＬＵ

(74)【代理人】

【識別番号】100145403

【弁理士】

【氏名又は名称】山尾 憲人

(74)【代理人】

【識別番号】100189555

【弁理士】

【氏名又は名称】徳山 英浩

(74)【代理人】

【識別番号】100100479

【弁理士】

【氏名又は名称】竹内 三喜夫

(72)【発明者】

【氏名】セゴビア デ ラ トーレ，ホセ アンヘル

(72)【発明者】

【氏名】ドミンゲス カストロ，ラファエル

(72)【発明者】

【氏名】ゴンサレス マルケス，アナ

(72)【発明者】

【氏名】ロマイ，ラファエル

【審査官】三沢 岳志

(56)【参考文献】

【文献】米国特許出願公開第２００９／０１０８１７７（ＵＳ，Ａ１）

【文献】特開２００９－２１３０１２（ＪＰ，Ａ）

【文献】特開２０１５－１８５８６０（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１２／０２４９８４２（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０４Ｎ ２５／６８

(57)【特許請求の範囲】

【請求項1】

Ｐ個の行およびＮ個の列（Ｐ，Ｎは整数）の画素を含み、同じ列に属する画素は個々の列導体に接続されている、画素アレイ（１）と、
画素アレイのＮ個の列導体に接続され、選択された行の各画素についてデジタル画素値（Ｓ_ｉ，ｊ）を出力する読み出し回路（２）と、を備えるＣＭＯＳ光センサであって、
該読み出し回路は、
ａ）画素アレイ（１）の個々の列導体（Ｃｏｌ_ｊ）ごとに１つであるＮ個のデフォルト読み出しチャネル（ＲｏＣ_１～ＲｏＣ_Ｎ）、およびＭ個（Ｍ＜Ｎ）の予備読み出しチャネル（ＲｏＣｓｐ_１～ＲｏＣｓｐ_３）を備え、
ｂ）Ｎ＋Ｍ個の読み出しチャネルは、ｎ個の連続するデフォルト読み出しチャネルの１つのデフォルトグループの行方向の繰り返しパターンシーケンスでグループごとに配置され、そしてｍ個の単一のまたは連続する予備読み出しチャネルの１つの予備グループで配置され（ｎ，ｍは１以上の整数、Ｎ／ｎは１より大きい整数、Ｍ／ｍは１より大きい整数）、
ｃ）画素アレイの個々の列導体ごとに１つであるＮ個の第１スイッチ回路ＳＷ１を備え、第１スイッチ回路の各々は、Ｎ個の列導体のうちの個々の１つを、前記列導体のためのデフォルト読み出しチャネル（ＲｏＣ－Ｄ）、前記デフォルト読み出しチャネルの左側にある第１置換読み出しチャネル（ＲｏＣ－Ｌ）、および前記デフォルト読み出しチャネルの右側にある第２置換読み出しチャネル（ＲｏＣ－Ｒ）から選択された、読み出し回路の１つの読み出しチャネルに電気的に接続するように構成され、
前記読み出し回路は、デフォルトグループ（Ｇｎ_２）において欠陥読み出しチャネルを含む場合、左シフト接続パターンまたは右シフト接続パターンの一方が適用されるように、第１スイッチ回路ＳＷ１を設定するように構成され、
左シフト接続パターンは、欠陥読み出しチャネル（ＲｏＣ_１１）から始まって前記デフォルトグループの第１読み出しチャネル（ＲｏＣ_９）までの前記デフォルトグループの読み出しチャネルの各々への置換として、前記第１置換読み出しチャネルを選択し、
右シフト接続パターンは、欠陥読み出しチャネル（ＲｏＣ_１５）から始まって前記デフォルトグループでの第ｎ読み出しチャネル（ＲｏＣ_１６）までの前記デフォルトグループでの読み出しチャネルの各々への置換として、前記第２置換読み出しチャネルを選択する、光センサ。

【請求項2】

ｍ＝１であり、
各第１スイッチ回路における第１置換読み出しチャネルは、デフォルト読み出しチャネルの左側にある次の読み出しチャネルであり、
第２置換読み出しチャネルは、デフォルト読み出しチャネルの右側にある次の読み出しチャネルである、請求項１に記載の光センサ。

【請求項3】

ｍ＞１であり、
置換パターンが、ｍ個グループ単位であり、
各第１スイッチ回路における第１置換読み出しチャネルは、前記デフォルト読み出しチャネルの左側でさらにｍ個のランクにある読み出しチャネルであり、
第２置換読み出しチャネルは、前記デフォルト読み出しチャネルの右側でさらにｍ個のランクにある読み出しチャネルである、請求項１に記載の光センサ。

【請求項4】

デフォルトグループ（Ｇｎ_１）でのｍ個のデフォルト読み出しチャネルの各サブセット（ＳＳ_１，ＳＳ_Ｕ）に関連付けられたｍ個の第１スイッチ回路ＳＷ１は、同じ論理コマンド（Ｃ_１０．１）により構成される、請求項３に記載の光センサ。

【請求項5】

ｎは、少なくとも８に等しい、請求項１～４のいずれかに記載の光センサ。

【請求項6】

ｍは、少なくとも４に等しい、請求項３または４に記載の光センサ。

【請求項7】

・読み出し回路の幅に渡って行方向に延びるアナログＤＣ電圧基準バス（Ｂ_ＤＣ）と、
・予備読み出しチャネル毎に１つである第２スイッチ回路（ＳＷ２）であって、前記第２スイッチ回路の各々は、いずれかの第１スイッチ回路（ＳＷ１）によって選択されていない場合、個々の予備読み出しチャネルを前記基準バス（Ｂ_ＤＣ）に選択的に接続する、第２スイッチ回路（ＳＷ２）と、を備え、
Ｎ個およびＭ個の読み出しチャネルは、全て相関二重サンプリング（ＣＤＳ）を実装するように構成され、
読み出し回路は、さらにデジタル行ノイズ抑制機能を実装し、第２スイッチ回路（ＳＷ２）によってＤＣ基準バスに動作可能に接続され、第１スイッチ回路（ＳＷ１）のいずれかによって選択されてない予備読み出しチャネルから得られるデジタル信号（Ｓｐ_１）から平均行ノイズ値（ＲＮ_ｉ）を計算するように、そして、第１スイッチ回路（ＳＷ１）によってアレイの個々の列導体に動作可能に接続された読み出しチャネルによって提供される、現在選択された行（Ｒｏｗ_ｉ）についての画素値の各々から前記平均行ノイズ値を減算するように構成される、請求項１～６のいずれかに記載の光センサ。

【請求項8】

現在選択された行（ＲｏＷ_ｉ）（行）のための読み出しチャネルにおけるＣＤＳ読み出し段階の前に、アナログＤＣ電圧基準をＤＣ基準バス（Ｂ_ＤＣ）に適時に印加するように構成された第３スイッチ回路（４０３）を備える、請求項７に記載の光センサ。

【請求項9】

第３スイッチ回路（４０３）の出力ライン（４０５）と基準バス（Ｂ_ＤＣ）との間に、基準バス（Ｂ_ＤＣ）の長さにわたって分散したバッファ（４０４）をさらに備える、請求項８に記載の光センサ。

【請求項10】

アナログＤＣ電圧基準は、読み出し回路に実装されたアナログデジタル変換範囲の中間レンジ値に対応するように設定される、請求項７～９のいずれかに記載の光センサ。

【請求項11】

アナログＤＣ電圧基準を送給するデジタルアナログ変換回路（４０１）を備える、請求項７～１０のいずれかに記載の光センサ。

【請求項12】

第１および第２スイッチ回路の各々は、個々のプログラマブルシフトレジスタを通じて構成される、請求項１～１１のいずれかに記載の光センサ。

【請求項13】

各読み出しチャネルでのアナログデジタル変換が、読み出しチャネルに固有のアナログデジタル変換器によって動作する、請求項１～１２のいずれかに記載の光センサ。

【請求項14】

各読み出しチャネルでのアナログデジタル変換が、読み出しチャネルで共有されるアナログデジタル変換器によって動作する、請求項１～１２のいずれかに記載の光センサ。

【請求項15】

時間的行ノイズを有する請求項７に記載のＣＭＯＳ光センサにおける読み取り方法であって、
・アナログＤＣ基準電圧をＤＣ基準バスに切り替えることと、
・画素アレイのそれぞれ選択された行（Ｒｏｗ_ｉ）について、下記ａ）～ｅ）を繰り返すことと、を含む読み取り方法。
ａ）第１スイッチ回路（ＳＷ１）により選択された個々の読み出しチャネルを経由して列導体の各々での信号を読み出して、サンプリングされたデジタル画素値（Ｓ_ｉ，ｊ）を出力する。
ｂ）第２スイッチ回路（ＳＷ２）により選択された予備読み出しチャネルの各々を経由してＤＣ基準バスでの信号を読み出して、行ノイズ値（Ｓｐ_１）を出力する。
ｃ）行ノイズ値から、現在選択された行（Ｒｏｗ_ｉ）について平均電圧基準値（ＲＮ_ｉ）を計算する。
ｄ）デジタル画素値（Ｓ_ｉ，ｊ）の各々から該平均電圧基準値（ＲＮ_ｉ）を減算する。
ｅ）現在選択された行（ＲｏＷ_ｉ）について、より低いノイズを持つ得られたデジタル画素値（ｄ_ｉ，ｊ）を出力する。

【請求項16】

アナログＤＣ基準電圧を、アナログデジタル変換範囲の中間レンジ値に設定することを含む、請求項１５に記載の読み取り方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、欠陥読み出しチャネルを修理する内部手段を有する光センサ、特にＣＭＯＳ光センサに関する。

【背景技術】

【0002】

当該技術分野でよく知られているように、光センサは、画素のアレイを備え、画素は、複数の行および複数の列に配置され、列内の各画素は、選択トランジスタを介して個々の列導体に接続され、読み出し回路の個々の読み出しチャネルを介してその読み出しを可能にする。読み出し回路は、アレイ内の画素の列と同じ数の読み出しチャネルを備え、基本的には、一度に１つの選択された行の画素の読み出しを可能にするように構成される。実際、各読み出しチャネルは、その入力において、画素アレイの個々の列導体（一般には列の足元）に直接に接続され、その出力において、列内の選択された画素によって受光された光の量を表す画像情報を提供する。用語「読み出しチャネル」は、アレイの列内の画素が読み出される回路を指す一般用語であり、少なくとも前置増幅器（電荷または電圧増幅器）を含み、その入力が個々の列導体に接続され、その出力がサンプルホールド回路に印加され、これはアナログデジタル変換器（ＡＤＣ）へ変換のためのアナログサンプルを提供する。ＡＤＣは、読み出しチャネルの一部でもよく、読み出しチャネルの出力は、デジタル値であり、あるいは、ＡＤＣは、少なくとも列導体のグループによって共有され、読み出しチャネルの出力は、アナログ信号であり、これは列デコードシーケンスに従ってＡＤＣに印加される。これは周知技術である。

【0003】

光センサは、ますます使用されており、ＣＭＯＳセンサは特にそうである。理由は、少し言及しただけでも、低い製造コスト、高い電子集積能力（半導体技術）、低い動作電圧、低消費電力、高速処理能力のためである。

【0004】

ＣＭＯＳ光センサの多くの用途は、大きな視野および／または高い分解能の増加する要求を満たすために、大きな画素アレイを必要とする。これは、より微細な幾何学的半導体技術に基づいて画素ピッチの減少を伴う小型化を導く。その結果、製造コスト問題および／または画質問題という製造欠陥のリスクが増大する。

【0005】

製造欠陥は、特に、フォトリソグラフィ工程中に粉塵粒子によって引き起こされ、光学センサの様々な部分またはエレメントが欠陥として発見されることがある。実際、欠陥は、製造プロセスの終了時に光学検査および／または電気的動作検査を介して検出されて位置特定され、例えば、短絡、開放回路、インピーダンス不整合等のようなものでもよい（これに限定されない）。

【0006】

どのエレメントが欠陥であるかに応じて、光センサの動作の結果は、かなり異なることがある。例えば、欠陥エレメントが画素構造のエレメントを意味する画素内にある場合、欠陥は、撮影した画像をデジタル処理する際に、近傍画素に基づく補間をベースとした後処理ステップによって無視または修正できる。しかし、欠陥が、アレイの画素の列に関連付けられた読み出しチャネルのように、大きな画素セットで共有されるような機能エレメントに発生した場合には、欠陥は、撮影画像においてより顕著になり、画質を劣化させる。また、処理後の補正がより困難で非効率的となり、時間、資源、消費電力が高価になる。

【0007】

これらの理由のために、列導体（画素のアレイ）と読み出しチャネル（読み出し回路）との間に接続された一体化された修理手段を備えた光センサを提供することが知られている。これは、列導体をデフォルト読み出しチャネルまたは冗長のものに動作可能に接続することを可能にする。基本的には、デフォルト読み出しチャネルに加えて、センサ回路内に少なくとも冗長読み出しチャネルが設けられ、スイッチング手段がアレイの各列導体に関連付けられて、各列導体をそのデフォルト読み出しチャネルまたは冗長読み出しチャネルのいずれかに動作可能に接続する。このような補修機構は、例えば、米国公開第２００６／００２６１２５５号に記載されている。しかしながら、大型アレイに関しては、修理回路は、列デコード機構を過度に複雑にすることなく、表面積をあまり大きくすることなく、任意の位置において、全ての欠陥読み出しチャネルを修理可能にすべきである。

【0008】

米国公開第２００９／０１０８１７７号は、グループ単位での読み出しチャネルの置換に基づく修理回路を提案している。詳細には、デフォルト読み出しチャネルグループが、隣接するグループに置換可能であり、このグループ置換処理は、行方向に１つのグループから他のグループに、読み出し回路内のデフォルト読み出しチャネルの最後のグループまで伝搬し、その隣に位置する予備グループに置換される。全てのデフォルト読み出しチャネルによって形成されるアセンブリの両側にある予備グループを設けることによって、提案された修理回路は、各々が少なくとも１つの欠陥チャネルを含むことが判明した２つのデフォルト読み出しチャネルグループを分離して置換することを可能にし、一方は、左方向のグループのシフトにより、他方は、右方向のグループのシフトによる。しかしながら、この手法は、シフトするグループ当たりの列の数に依存し、１つのグループまたは２つのグループの幅内に位置する欠陥チャネルを有することに基づく選択回路を必要とする。
様々なサイズの大型アレイに容易に適合するような、より柔軟な手法についてのニーズがある。また、提案された手法は、高度なＩＣ製造において使用されるスティッチング（stitching 縫合）技術に上手く適しているべきである。

【0009】

また、ＣＭＯＳ光センサでは、ノイズの懸念もある。ノイズのレベルは、センサによってかなり検出可能な最低照度レベルを決定する。光学センサの種々の用途において、撮影条件は大きく変化することがあり、明るい環境から暗所まで移動し、現場内の物体が接近したり遠くになったりする。広いダイナミックレンジを有し、微弱な信号を検出できる光センサを提案することは、市場の反復的需要である。ノイズのレベルは、センサによってかなり検出することができる最低照度レベルを決定する。画素構造（フォトダイオードまたはフォトゲート、およびトランジスタ）の電子回路素子、読み出し回路（トランジスタ、論理ゲート、増幅器）は、画像を撮影（走査）するための行選択シーケンスと共に、全てノイズ源である。これは、固定パターンノイズ（ＦＰＮ）および時間的、低周波ノイズを発生し、センサの信号対ノイズ比およびダイナミックレンジを制限し、撮影した画像の品質である。固定された空間ノイズは、電子回路素子（フォトダイオード、トランジスタ、増幅器）の特性の技術的分散によるものであり、技術および製造プロセスに依存する。それは、同じ光量を受光した２つの画素からの信号間の差として定義できる。時間的ノイズは、様々なソースに由来するランダムで低周波のノイズである。時間的ノイズは、画素に由来する特定の熱雑音、ショットノイズおよびフリッカノイズ（１／ｆノイズ）を含むが、行単位での読み出し回路および変換シーケンスから由来する行ノイズも含む。さらに大型アレイは、一般に、小さな幾何形状技術によって得られる。しかしながら、チャネルの長さが減少すると、ＭＯＳトランジスタで発生する低周波ノイズがより重要であることが一般に知られている。

【0010】

ノイズレベルを低減するいくつかの方法は、読み出し回路のレベルで実装されることが知られている。これらの方法のうち、広く適用される相関二重サンプリング（その頭字語「ＣＤＳ」で知られている）は、画素を２倍検知して熱雑音（ＫＴ／Ｃ）を除去し、画素の信号レベルから画素のリセットレベルを減算（アナログまたはデジタル減算）して、画素値を発生できる。ＣＤＳは、同時にＦＰＮおよび１／ｆノイズを低減し、より良好なノイズ低減結果は、画素構造および駆動方法（特にローリング、グローバルシャッターモードなど）に応じて、リセットレベルを最初に検出した場合（これは常に可能でない）に得られる真のＣＤＳによって達成される。偽ＣＤＳは、信号レベルがリセットレベルの前にサンプリングされた場合である。しかしながら、ＣＤＳは、読み出しシーケンス処理によって発生した行ノイズを処理しない。他の既知のノイズ低減方法（真または偽のＣＤＳと組合せ可能）は、オフセット信号（アナログ）またはオフセット値（デジタル）を減算するものである。これらのオフセット信号または値は、画素内に発生する暗電流を表す。暗電流は、入射光の存在しないときに画素（フォトダイオードまたはフォトゲート）の感光性素子に蓄積された電荷により発生し、１つの画素から他の画素（アレイ上の電子回路の特性の技術的分散に起因して）まで変化する。暗電流は、画素に入射する光に応答して発生する電流に対して追加で発生し、入射光は、特に微弱な信号（低い入射光）については正確に測定されるものである。暗電流低減技術は、一般に、画素アレイの少なくとも一方の側に設けられた補助ブラック画素（光からマスクされる）をベースとしており、アナログまたはデジタルのいずれかで、各画素値から減算されるオフセット値（平均）を提供するために使用される。なお、減算がデジタルで行われる場合、ブラック画素値の読み出し変換を意味し、行ノイズの低減に寄与できる。しかしながら、ブラック画素は、画素のアレイの側にあるため、面積が消費されることに加えて、特に大型画素アレイに適用される場合、アレイ内の画素の特性の分散を完全に表現していない。いくつかまたは全てのブラック画素からのオフセット値としての平均値を準備することは、この副作用を完全に補償しない。また、オフセット値をアナログで減算した場合、読み出し変換に起因した行ノイズは扱われない。

【発明の概要】

【0011】

本発明の一態様は、画素アレイの任意のサイズに容易に適合し、欠陥の位置特定の後に各センサデバイスにおいて構成し、またはプログラムするのが容易である、拡張可能な機構による読み出しチャネルの修理に関する。

【0012】

本発明の他の態様は、大型アレイの光センサにおける可視パターンノイズをさらに低減するために、読み出し回路に起因する時間的行ノイズを低減することに関する。より詳細には、本発明は、読み出し行の幅に沿った行方向ノイズ変動を考慮した新しい時間的行ノイズ低減方法を提案するものである。これは、本出願人が、特に大型アレイ光センサにおいて無視できない変動であることを発見した。

【0013】

本発明の更なる態様が、上記の修理態様および行ノイズ低減態様の両方を達成するために、無視できる余分な面積を消費する同じ回路に関する。

【0014】

【課題を解決するための手段】

【0015】

本発明は、Ｐ個の行およびＮ個の列（Ｐ，Ｎは整数）の画素を含み、同じ列に属する画素は個々の列導体に接続されている、画素アレイと、画素アレイのＮ個の列導体に接続され、選択された行の各画素についてデジタル画素値を出力する読み出し回路と、を備えるＣＭＯＳ光センサに関する。

【0016】

本発明によれば、読み出し回路は、
ａ）画素アレイの個々の列導体ごとに１つであるＮ個のデフォルト読み出しチャネルおよびＭ個（Ｍ＜Ｎ）の予備読み出しチャネルを備え、
ｂ）Ｎ＋Ｍ個の読み出しチャネルは、ｎ個の連続するデフォルト読み出しチャネルの１つのデフォルトグループの行方向の繰り返しパターンシーケンスでグループごとに配置され、そしてｍ個の連続する予備読み出しチャネルの１つの予備グループで配置され（ｎ，ｍは整数、Ｎ／ｎは１より大きい整数、Ｍ／ｍは１より大きい整数）、
ｃ）画素アレイの個々の列導体ごとに１つであるＮ個のスイッチ回路を備え、
各スイッチ回路は、Ｎ個の列導体のうちの個々の１つを、前記列導体のためのデフォルトチャネル、前記デフォルト読み出し導体の左側にある第１置換読み出しチャネル、および前記デフォルト読み出し導体の右側にある第２置換読み出しチャネルから選択された、読み出し回路の１つの読み出しチャネルに電気的に接続するように構成され、
前記読み出し回路は、デフォルトグループにおいて欠陥読み出しチャネルを含む場合、左シフト接続パターンまたは右シフト接続パターンの一方が適用されるように、第１スイッチ回路を設定するように構成され、
左シフト接続パターンは、欠陥読み出しチャネルから始まって前記デフォルトグループの第１読み出しチャネルまでの前記デフォルトグループの読み出しチャネルの各々への置換として、前記第１左側置換読み出しチャネルを選択し、
右シフト接続パターンは、欠陥読み出しチャネルから始まって前記デフォルトグループでの第ｎ読み出しチャネルまでの前記デフォルトグループでの読み出しチャネルの各々への置換として、前記第２右側置換読み出しチャネルを選択する。

【0017】

ｍ＝１である場合、各第１スイッチ回路における第１左側置換読み出しチャネルは、デフォルト読み出しチャネルの左側にある次の読み出しチャネルであり、
第２右側置換読み出しチャネルは、デフォルト読み出しチャネルの右側にある次の読み出しチャネルである。

【0018】

ｍ＞１である場合、置換パターンは、ｍ個グループ単位であり、
各第１スイッチ回路における第１左側置換読み出しチャネルは、デフォルト読み出しチャネルの左側でさらにｍ個のランクにある読み出しチャネルであり、
第２右側置換読み出しチャネルは、デフォルト読み出しチャネルの右側でさらにｍ個のランクにある読み出しチャネルである。

【0019】

好都合には、光センサは、さらに、
・読み出し回路の幅に渡って行方向に延びるアナログＤＣ電圧基準バスと、
・予備読み出しチャネル毎に１つである第２スイッチ回路であって、前記第２スイッチ回路の各々は、いずれかの第１スイッチ回路によって選択されていない場合、個々の予備読み出しチャネルを前記基準バスに選択的に接続する、第２スイッチ回路と、を備え、
Ｎ個およびＭ個の読み出しチャネルは、全て相関二重サンプリングを実装するように構成され、
読み出し回路は、さらにデジタル行ノイズ抑制機能を実装し、第２スイッチ回路によってＤＣ基準バスに動作可能に接続され、第１スイッチのいずれかによって選択されてない予備読み出しチャネルから得られるデジタル信号から平均行ノイズ値を計算するように、そして、第１スイッチ回路によってアレイの個々の列導体に動作可能に接続された読み出しチャネルによって提供される、現在選択された行についての画素値の各々から前記平均行ノイズ値を減算するように構成される。

【0020】

好ましくは、アナログＤＣ電圧基準は、アナログデジタル変換範囲の中間レンジ値に設定され、好都合には、光センサに設けられたプログラマブルＤＡＣ変換器によって提供される。

【0021】

本発明はまた、こうした光センサにおける低ノイズ読み出し方法に関する。

【図面の簡単な説明】

【0022】

以下、本発明の他の特徴および利点について、添付図面を参照して非限定的な実施例および実施形態を用いて説明する。

【図1】読み出し回路の読み出しチャネルによって共有される１つのアナログデジタル変換器を含む例示的な実施形態における光センサの一般的ブロック図を示す。

【図2】各読み出しチャネルが自己のアナログデジタル変換器を備える場合の図１の変形例である。

【図3】本発明の第１の例示的な実施形態による、ｎ個のデフォルト読み出しチャネルごとに１つの予備読み出しチャネルをベースとして、デフォルト読み出しチャネルの間に分散した予備読み出しチャネルを備えた修理回路を含む読み出し回路の概略図を示す。光センサは、図２に示すように、各読み出しチャネルに含まれるアナログデジタル変換手段と、未使用の予備読み出しチャネルをベースとした行ノイズ低減ステージとを備える。

【図4】本発明に係る行ノイズ低減処理の概略図である。

【図5】図３の概略図において、２つの欠陥デフォルト読み出しチャネルが本発明の原理に従って置換される場合に関連する接続および行ノイズ低減動作を示す。

【図6】本発明の第１の実施形態に係る修理回路に適用される読み出しチャネル選択回路およびプログラミングツールの一例を示す。

【図7】本発明の第２の例示的な実施形態による修理回路および行ノイズ低減ステージの概略図を示し、ｎ個のデフォルト読み出しチャネル毎にｍ＞１個の予備読み出しチャネルを設ける。

【図8】行方向での分散バッファを経由して基準バス上でのアナログＤＣ基準発生および分布の例示的な実施例を示し、関連する選択回路が、本発明の行ノイズ低減態様に従って、基準バスを未使用の予備読み出しチャネルだけと接続する。

【図9】本発明に係る修理機能および行ノイズ低減機能の両方を実装する予備読み出しチャネルおよび選択回路を備えた光センサにおけるＣＤＳ読み出しシーケンスの簡略化クロノグラムを示す。

【発明を実施するための形態】

【0023】

図１と図２は、いずれもＣＭＯＳ光センサのメイン回路素子を示す。２つの図面間の相違点は、アナログ／デジタル変換回路が全ての画素によって共有されているか（図１）、または、同じ列内の画素のみに共通あるか（図２）である。他の構成が存在してもよく、例えば、同じＡＤＣが、列のサブセットの画素によって共有できることに留意する。また、特に、光センサが大きなアレイ（数千の行および列を意味する）を有する場合、高速性を達成するために、２つの読み出し回路（一方が列の下部にあり、他方が列の上部にある）を設けることが一般的である。本発明に関連して言えることは、これらの異なる構成のいずれにも、特に図１および図２のものにも適用される。

【0024】

基本的なＣＭＯＳ光センサを図１と図２に示す。用語ＣＭＯＳは、実際、画素アレイ、特に読み出し回路およびデコーダの周囲にある電子回路に適用されることに留意する。画素は、感光性素子としてのフォトダイオードまたはフォトゲートを含むＭＯＳ素子、およびＭＯＳトランジスタを使用して、少なくともアレイ内の画素の選択の機能を担って、それを読み取り、そして我々は、パッシブ画素について説明する。しかし、画素は、好ましくはアクティブ画素であり、我々は、一般にＡＰＳ画素およびＡＰＳセンサについて説明する。これは、画素構造が、２つ以上のトランジスタ、詳細にはＸ個（Ｘは３以上）のトランジスタを含むことを意味する。当該構造は、３Ｔ、４Ｔ、５Ｔ以上である。これらのＸＴ構造により、画素の様々な動作モードが制御可能になり、特に、画素による積分（線形、対数）は、電子増倍効果などを伴うローリングまたはグローバルシャッターモード、そして読み取りモード：ＣＤＳ、ビンニング等にできる。ＸＴ画素構造のＸ個のトランジスタは、画素に対して全て固有にでき、あるいはいくつかは他の画素と共有できる。

【0025】

センサは、アレイ１内に組織化された画素を備え、これは、感光性素子（フォトダイオード、フォトゲート）およびトランジスタ（ＭＯＳ）で基本的に構成された画素構造を有する。アレイ１は、Ｐ個の行（Ｒｏｗ_ｉ～Ｒｏｗ_Ｐ）およびＮ個の列（Ｃｏｌ_１～Ｃｏｌ_Ｎ）の画素を備える（Ｐ，Ｎは１より大きい整数）。画素は、ＰＸ_ｉ，ｊで表記し、ｉ（１～Ｐに等しい整数）は行方向の行のランクを表し、ｊ（１～Ｎに等しい整数）は列方向の列のランクを表す。全く同一の列に配置された画素は、アレイのＮ個のうちの個々の列導体に接続される。全く同一の行に配置された画素は、アレイのＰ個の行選択ラインのうちの個々の行選択ラインによって制御される。大型アレイについて言うと、例えば、ＮおよびＰは、数千、例えば、約８０００に等しくてもよい。

【0026】

アレイの画素を読み出す読み出し回路２が、Ｎ個の読み出しチャネルＲｏＣ_１～ＲｏＣ_Ｎを備え、各読み出しチャネルＲｏＣ_ｊは、アレイ１内の同じランクｊの列導体（Ｃｏｌ）に接続され、対応する列内の選択画素によって受信された照度レベルを表す信号の読み出しチャネルの出力での生成を可能にする。用語「接続され」とは、直接に、または、任意のカップリング素子を経由して接続されることを意味する。

【0027】

図１において、読み出しチャネルの出力は、アナログ信号であり、各出力は、列デコーダ５の制御の下でデジタル変換のために高速ＡＤＣ（アナログデジタル変換器）３へ順次送信される。図２において、読み出しチャネルの出力は、デジタル信号であり、各読み出しチャネルは、それ自体のＡＤＣを備える。

【0028】

読み出しチャネルが、サンプルホールド回路を備え、選択画素の照度レベルを表すアナログサンプリング信号を取得し、そしてデジタル化される。増幅器が、一般にはサンプルホールド回路の前に設けられ、上流の列導体のいずれかの高いキャパシタンスを考慮した負荷目的のために設けられる。複数の読み出しチャネル（図１）によって共有されるＡＤＣの場合、出力増幅器を設けて、読み出しチャネルとＡＤＣとの間にある出力ライン導体７に負荷印加してもよい。

【0029】

画素および読み出し回路のシーケンスは、行デコーダ４を備えるアドレス回路により行われ、アレイの読み出しシーケンスで１回に１つの行を順次選択し、そして列デコーダ５は、各読み出しチャネルによって送給された信号をＡＤＣ変換器３（図１）またはデータシフトレジスタ６（図２）に向けて順次転送する。最後に、撮影した画像のデジタルデータ情報ＤＡＴＡは、画像品質を向上させるための後処理およびアプリケーションに特有の処理を含む更なる処理のためのデジタルプロセッサＤＳＰに送られる。ＤＳＰは、光センサ集積回路内に全部または一部が集積できる。このことは、いくつかの後処理演算が光センサの内部で実行できることを意味し、これは、例えば、ヒストグラムなど、データフロー上の統計的計算を含み、他の応用演算は、光センサの外部にある応用ＤＳＰで行われる。

【0030】

デコーダ回路４，５は、シーケンス回路（不図示）によって発生した適切なクロック信号の下で動作し、画素による積分シーケンスおよび各撮影フレームに対する画素の読み出しシーケンスを制御するのに必要な全ての信号を発生し、特に行デコーダおよび列デコーダを制御する。これは、全て周知技術である。

【0031】

実際、読み出しチャネルは、一般にＣＤＳを実装しており、このことは２つのサンプルが各画素から得られることを意味する。リセット信号と情報信号との間のＣＤＳ減算は、アナログデジタル変換の前（アナログ式）またはその途中で得られる。例えば、線形ランプに基づくＡＤＣでは、カウンタが使用され、これは１つのサンプルについてアップカウントモードで構成され、他のサンプルについてはダウンカウントモードで構成される。得られた信号は、特に、固定パターンノイズおよび画素で発生するｋＴＣノイズを含まない。

【0032】

本発明について、図３～図９を参照して、以下の説明において詳細に説明する。それは、図１と図２に関連して上述した一般的な特性を有する任意のＣＭＯＳ光センサに実装できる。本発明は、特定のＡＤＣ変換器タイプに限定されず、任意のタイプのＡＤＣ（シングルまたはデュアルスロープを備えたランプ、ＳＡＲ、シグマデルタなど）に一般に適用され、そして図１と図２に示す構成、即ち、Ｎ個の読み出しチャネルによって共有される１つのＡＤＣ（図１）、またはチャネル当たり１つのＡＤＣ（図２）に限定されないことに留意する。

【0033】

本発明によれば、ＣＭＯＳ光センサは、図３のＲｏＣＰｓｐ_１のような予備読み出しチャネルを備え、製造プロセスの終了時に欠陥が発見された読み出しチャネルを置換する。これらの予備読み出しチャネルは、ｍ個の予備読み出しチャネルの予備グループＧｍ_１，Ｇｍ_２，Ｇｍ_３の形態で光センサの幅（行方向に対応）に渡って配置され（ｍは１以上の整数）、各予備グループは、ｎ個のデフォルト読み出しチャネルの２つの連続したデフォルトグループの間に挿入される。例えば、図３において、予備グループＧｍ_１は、２つのデフォルトグループＧｎ_１，Ｇｎ_２の間に挿入される。実用レベルでは、デフォルト読み出しチャネル間の予備チャネルのこの挿入が可能である。理由は、読み出しチャネルの幅がアレイの画素ピッチよりも小さく、予備読み出しチャネルの合計数は、デフォルト読み出しチャネルの合計数の一部だけに過ぎないためである。例えば、３２個毎に１個の予備読み出しチャネルを追加した場合、読み出しチャネルピッチは、３％だけ減少させる必要がある。８Ｋ画素アレイでは、８１９２列であり、これは２５６個の予備読み出しチャネルを有することを意味する。

【0034】

製造プロセスの終了時に、もしデフォルト読み出しチャネルがデフォルトグループ内で欠陥であると発見された場合、カップリング手段が、欠陥デフォルト読み出しチャネル、そして、欠陥グループと、関心のあるデフォルトグループの次にある予備グループとの間にある任意のデフォルト読み出しチャネル、好ましくは、欠陥読み出しチャネルの位置またはランク（デフォルトグループ内）に関して最も近い予備グループを置換するように構成される。完了すると、これにより欠陥予備読み出しチャネル自体が欠陥ではないと想定され、実際には、予備読み出しチャネルが欠陥であるという大型アレイでの確率は極めて低い（デフォルトのものよりも予備読み出しチャネルは極めて少ない）。また、以下の説明から明らかになるように、次の予備グループを使用する可能性も存在している。

【0035】

予備グループが、１つだけの予備読み出しチャネルを備えるか、または２つ以上の読み出しチャネルを備えるかに応じて、置換機構は、１対１対応基準（第１実施形態）またはＭ個のデフォルト読み出しチャネルのグループ毎に構築される（第２実施形態）。このことは、以下に詳細に説明する。

【0036】

本発明の他の態様によれば、未使用のままである予備読み出しチャネル（欠陥読み出しチャネルの修理ステップの後）は、基準バスからのアナログＤＣ基準信号をサンプリングし、それをデジタルに変換するために使用され、同時にアレイの現在選択された行内の画素が読み出される。これにより各予備読み出しチャネルから、選択された行Ｒｏｗ_ｉの画素からのいずれかのデータ信号Ｓ_ｉ，ｊのものと全く同じ読み出し電子回路および駆動機構を経由して、個々の読み出しチャネルおよびＡＤＣからのＤＣ基準値（デジタル）を取得するのが可能になる。特に、ＣＤＳ読み出しは同じ方法を適用し、これは、実際、現在選択された行の行ノイズレベルを表す値を得ることを可能にする。この値を行基準値ＶＲＮ_ｉと称しており、これは、未使用の予備読み出しチャネルの各々から得られるＤＣ基準値の平均であり、これは、ＶＲＮ_ｉ＝ΣＳｐ_ｋ／Ａのように表現される。ここで、Ａは、未使用の予備チャネルの数であり、ｋ（１～Ａに等しい整数）は、行方向（例えば、図３の図面シートの面内の左から右へ）に関してＡ個の未使用予備チャネルのランクに対応する。

【0037】

そして、この行基準値ＶＲＮ_ｉは、画素デジタル信号Ｓ_ｉ，ｊの各々から減算され、現在選択された行Ｒｏｗ_ｉについて出力し、最終的にローノイズ信号値ｄ_ｉ，ｊを取得しており、そのため行ノイズが抑制され、または最後には減少する。

【0038】

この行ノイズ抑制処理は、図４のダイアグラムに要約している。それは、少なくとも１つの予備読み出しチャネルが未使用であることを必要とするが、これは実際に起こるものである。そして、それぞれ新たに選択された行において、新たなＤＣ基準値が得られ、これは各画素信号Ｓ_ｉ，ｊから減算され、ローノイズ信号ｄ_ｉ，ｊを送給する。この行ノイズ抑制処理を実施している理由は、行ノイズの垂直変動を考慮するのに加えて、それぞれ新たな選択行において新しい基準値を計算することによって、行の長さに渡る行ノイズ変動（水平変動）を考慮しているためであり、これらは実際には無視できないこと判明した。後者は、予備読み出しチャネル（または予備グループ）の行の長さに渡る分散の結果である。最後に、よく知られているように、画素信号の行ノイズは、Ａの平方根の係数だけ減少する。ここで、Ａは基準値を発生するために使用される予備読み出しチャネルの数である。

【0039】

この行ノイズ抑制に用いられるＤＣ基準信号は、実際にはＤＣアナログ電圧であり、そのレベルは、ＡＤＣ範囲を基準として、ＡＤＣ変換範囲内、好ましくは、中間レンジ内にあるように決定され、そのため行ノイズ評価は、ＡＤＣ変換範囲と整合(coherent)している。

【0040】

これは、特定のアナログ電圧を発生するために、好ましくはセンサ自体の内部にあるＤＡＣに関連したプログラマブルレジスタを設けることによって、任意のアプリケーションのための任意のセンサにおいて容易に適合可能である。ＤＣ基準信号がどのように発生するかについてのこのおよび他の更なる詳細は、以下の説明において詳細に説明している。

【0041】

次に、本発明の異なる実施形態を参照して、修理プロセスを詳細に説明する。

【0042】

（第１実施形態）

【0043】

本発明の第１実施形態は、図３に示している。図面の可読性を改善するために、画素アレイ１は、列導体Ｃｏｌ_１～Ｃｏｌ_Ｎの先端を除いて詳細には表していない。これらは、読み出し回路２の個々の読み出しチャネルに動作可能にそれぞれ接続される。

【0044】

最初に修理手段を説明して、続いて行ノイズ抑制手段を説明する。

【0045】

（修理手段）
本発明の第１の実施形態によれば、読み出し回路２は、予備読み出しチャネルおよび構成可能なカップリング手段を備え、発見された欠陥チャネルの数および位置に応じて定義される修理パターンに従って、列導体とそのデフォルト読み出しチャネルまたは異なる読み出しチャネルとの接続を達成する。

【0046】

予備読み出しチャネルは、ｎ個のデフォルト読み出しチャネル毎に１つの予備読み出しチャネルに基づいて、デフォルト読み出しチャネルの間に挿入される。換言すると、各予備グループは、単一の予備読み出しチャネルで構成され、デフォルト読み出しチャネルは、ｎ個の連続した読み出しチャネルのシーケンスによってグループ化され、これらは図３でグループＧｎ_１，Ｇｎ_２，Ｇｎ_３（ｎ＝８）で示す。ｎ＝８は、図面の紙面の狭いスペースでの図示の目的のために過ぎないことに留意する。実際、ｎは、一般により大きく、例えば、３２に等しい。これは、既定の技術のための欠陥読み出しチャネルの数に関する統計量に匹敵する。１／１２８の比率は、今日の大型アレイＣＭＯＳセンサについて現実的である。この例では、図に示すように、左から右へ行方向に増加する列ランクの慣習では、第１デフォルトグループＧｎ_１は、ｎ個の第１列導体Ｃｏｌ_１～Ｃｏｌ_８に関するものであり、第２デフォルトグループＧｎ_２は、ｎ個の連続する列導体Ｃｏｌ_９～Ｃｏｌ_１６に関するものであり、以下同様である。１つの予備読み出しチャネルＲｏＣｓｐ_１を備える第１予備グループＧｍ_１がＧｎ_１とＧｎ_２の間に挿入され、１つの予備読み出しチャネルＲｏＣｓｐ_２を備える他の予備グループＧｍ_２がＧｎ_２とＧｎ_３の間に挿入され、以下同様である。実際、第１デフォルトグループＧｎ_１の第１デフォルト読み出し列ＲｏＣ_１の左側に予備グループを設ける必要はなく、最後のデフォルト読み出し列ＲｏＣ_Ｎ（最後のデフォルトグループＧｎ_Ｎ／ｎに属する）の右側にも設ける必要はないことに留意する。

【0047】

Ｎ個のスイッチング回路ＳＷ１は、多重化(multiplexing)素子として、アレイ１のＮ個の列導体の各々を、読み出し回路２の３つの読み出しチャネルの間で選択された１つの読み出しチャネルに接続する。３つの読み出しチャネルは、所定の列導体について下記のものである。
ａ）デフォルト読み出しチャネルＲｏＣ－Ｄ。これは所定の列導体に通常接続されている。
ｂ）左側（行方向）のデフォルト読み出しチャネルの次の第１置換読み出しチャネルＲｏＣ－Ｌ。この第１置換読み出しチャネルは、デフォルトグループ内のデフォルト読み出しチャネルのランクに応じて、「デフォルト」または「予備」タイプの読み出しチャネルとなり得る。
ｃ）右側（行方向）のデフォルト読み出しチャネルの次の第２置換読み出しチャネルＲｏＣ－Ｒ。この第２置換読み出しチャネルは、デフォルトグループ内のデフォルト読み出しチャネルのランクに応じて、「デフォルト」または「予備」タイプの読み出しチャネルとなり得る。
なお、右側（または左側）の「次の」読み出しチャネルは、右行方向（または左行方向）での直接に連続したものを意味する。

【0048】

図３に示すように、デフォルトグループＧｎ_２内の列導体Ｃｏｌ_ｊを例示する。
・そのデフォルト読み出しチャネルＲｏＣ－Ｄは、ＲｏＣ_ｊである。
・第１置換読み出しチャネルＲｏＣ－Ｌは、「デフォルト」タイプＲｏＣ_ｊ－１である。理由は、図３のＲｏＣ_ｊは、デフォルトグループＧｎ_２内の第１チャネル（左行方向の第１ランク）ではないためである。Ｇｎ_２の第１ランクチャネルは、ＲＯＣ_９であり、ＲＯＣ_９のための「左側」読み出しチャネルＲｏＣ－Ｌは、Ｇｎ_１とＧｎ_２の間にある予備読み出しチャネルであるＲｏＣｓｐ_１である。
・同様に、その第２置換読み出しチャネルＲｏＣ－Ｒは、「デフォルト」タイプＲｏＣ_ｊ＋１である。理由は、ＲｏＣ_ｊは、Ｇｎ_２（右行方向のｎランク）の最後のチャネルではないためである。Ｇｎ_２の最後ランクチャネルは、ＲＯＣ_１６であり、ＲＯＣ_１６のための「右側」読み出しチャネルＲｏＣ－Ｒは、Ｇｎ_２とＧｎ_３の間にある予備読み出しチャネルであるＲｏＣｓｐ_２である。

【0049】

図５は、修理パターンを示しており、デフォルトグループＧｎ_２内で左右にシフトした両チャネルを組み合わせて、そしてＧｎ_２を左右のケースにフレーム構成する２つの予備読み出しチャネルを使用する。この例では、Ｇｎ_２内に２つのデフォルト読み出しチャネルＲｏＣ_１１，ＲｏＣ_１５が欠陥として発見され、これらはそれぞれランク３，７の読み出しチャネルである。これらの欠陥チャネルは、図中の波形パターンで表現している。

【0050】

そして、上記原理によるＧｎ_２内の修理機構は、下記のように適用される。
・ＲｏＣ_１５～ＲｏＣ_１６は、これらの第２置換読み出しチャネルＲｏＣ－Ｒとそれぞれ置換され、これらはそれぞれＲｏＣ_１５についてはＲｏＣ_１６、ＲｏＣ_１６についてはＲｏＣｓｐ_２であり、これは右シフト接続パターンに対応する。
・ＲｏＣ_９～ＲｏＣ_１１は、これらの「左側」読み出しチャネルＲｏＣ－Ｌとそれぞれ置換され、これらはそれぞれＲｏＣ_１１についてはＲｏＣ_１０、ＲｏＣ_１１についてはＲｏＣ_９、ＲｏＣ_９についてはＲｏＣｓｐ_１であり、これは左シフト接続パターンに対応する。
・ＲｏＣ_１２～ＲｏＣ_１４は、置換されず、個々の列導体のための動作読み出しチャネルである。これは、デフォルト接続パターンに対応する。

【0051】

実際、３つの可能性のうちの個々の読み出しチャネルへの各列導体の接続は、スイッチ回路ＳＷ１（アナログマルチプレクサ）の構成により実装される。各第１スイッチＳＷ１の入力は、個別の列導体の先端に接続され、スイッチは、入力を、３つの出力ＲｏＣ－Ｌ，ＲｏＣ－Ｄ，ＲｏＣ－Ｒのうちの１つに経路選定するように構成される。これは、各スイッチＳＷ１での３つの「基本」スイッチへの論理コマンドは、下記の３つの組合せだけが採用可能である。
「０１０」 デフォルト出力ＲｏＣ－Ｄに対応する（Ｇｎ_２でのＲｏＣ_４，ＲｏＣ_５に関連付けられたスイッチを参照）。
「１００」 左シフト接続パターンに対応しており、ＲｏＣ－Ｌ出力をイネーブルにする（Ｇｎ_２でのＲｏＣ_９～ＲｏＣ_１１に関連付けられたスイッチを参照）。
「００１」 右シフト接続パターンに対応しており、ＲｏＣ－Ｒ出力をイネーブルにする（Ｇｎ_２でのＲｏＣ_１５，ＲｏＣ_１６に関連付けられたスイッチを参照）。
そして、図６のデコードテーブルＴＡＢ１に示すように、２ビットの論理信号は、各スイッチ回路ＳＷ１での３つの組合せに対して１つをプログラム／構成するのに充分である。この例では、シフトレジスタＳｅｔ－ＳＷ１は、１つのスイッチ回路ＳＷ１を制御するスイッチ信号のセットをそれぞれ出力する多数の論理回路に関連付けられている。
シフトレジスタの２ビットは、個々のスイッチ回路ＳＷ１（例えばＲｏＣ_１に関連付けされる）に適用可能な１つのコマンドセット［Ｓｅｌ－Ｌ，Ｓｅｌ－Ｒ，Ｓｅｌ－Ｒ］を発生する。実際、シフトレジスタは、Ｎ個のスイッチ回路ＳＷ１について、Ｎ個のコマンドセット［Ｓｅｌ－Ｌ，Ｓｅｌ－Ｒ，Ｓｅｌ－Ｒ］を発生する直列の基本シフトレジスタのセットである。

【0052】

これらの第１スイッチＳＷ１は、読み出し回路２の入力側にある。出力側では、列デコーダは、スイッチ回路ＳＷ１によって実装される接続パターンを考慮するデコーダ処理を実装できる。このことは、列デコーダが、画像フレーム毎にＮ個の読み出しチャネル（各列のＮ個の画素を読み出すために動作可能に使用されるＮ個のチャネル）を順次選択することを意味する。あるいは、列デコーダは、回路２に実装された読み出しチャネルの各々、デフォルトおよび予備のいずれかを順次選択し、正しいデータは、この実装された接続パターンに従ってＤＳＰによって選別出力される。

【0053】

図３と図５は、各読み出しチャネルが自己のＡＤＣを有する読み出し回路を示し、出力は、データシフトレジスタ６を経由してＤＳＰに向けて順次直列送信されるデジタル出力である（図２）。これは、高速ＡＤＣへ変換のために順次印加されるアナログ出力の場合（図１）にも適用される。

【0054】

しかし、図３と図５に示すように、入力第１スイッチＳＷ１の逆ルーティング（逆経路選定）機能を実現するスイッチ回路ＳＷ１’は、ＲｏＣ－ＬまたはＲｏＣ－Ｒ置換チャネルによって送給される出力を、対応するデフォルト出力信号ラインにそれぞれ経路選定するように、リアルで（前段落で提案したようなソフトウェアによる代わりに）で実装してもよい。対応する回路ＳＷ１，ＳＷ１’のための入力コマンドは、全く同じであり、これはスイッチ回路を構成するための構成可能／プログラム可能な手段の必要性を制限する。例えば、左出力（ＲｏＣ－Ｌ）が１つのＳＷ１回路によって入力において選択された場合、左入力（ＲｏＣ－Ｌ）は、その出力において、対応する１つのＳＷ１’回路によって選択される。こうしたハードウェア表現は、全体の修理機構を明確にするのに便利である。本発明の他の態様を説明することも説明目的のために便利であり、行ノイズ抑制機能が、未使用の予備読み出しチャネルをベースとして好都合に実装された場合、未使用の手段は、スイッチＳＷ１による接続パターンでの修理目的のために選択されない。しかし、上述したように、実際、読み出し回路の読み出しチャネルの出力におけるこれら全てのルーティング態様は、列デコーダおよび／またはＤＳＰプロセッサによって容易に管理できる。本発明は、読み出し回路の出力におけるデータルーティングのハードウェア実装に限定されず、ソフトウェア実装にも適用される。

【0055】

（行ノイズ抑制）
一般原理は図３に示しており、行ノイズ抑制処理は、図４のダイアグラムに詳細に示しており、図５は、実際のケースを示しており、いくつかの予備読み出しチャネルが修理のため使用され、残りの予備読み出しチャネルが本発明に係る行ノイズ抑制機能のために使用される。本発明によれば、センサ集積回路が検査され、欠陥読み出し列が識別された場合、ある接続パターンが決定され実装され（ＳＷ１）、これは予備読み出しチャネルを使用する。そして、どれぐらい多くの予備読み出しチャネルが未使用のままであるかの第１判断が行われる（図４のステップ３００）。これにより、残りの予備読み出しチャネルの数Ａを与え、これらのＡ個の予備読み出しチャネルの位置（アドレス）も伴う。実際、Ａは決してゼロではなく、Ａ個の残りの予備読み出しチャネルは、行の長さに渡って疎らでもよいことに留意する。我々は、これらにランクＫを割り当て可能であり、これは１からＡまで行右方向（慣習による）に増加する。

【0056】

これらのＡ個の予備読み出しチャネルは、基準バスＢ_ＤＣに印加されるアナログＤＣ基準電圧ＤＣ＿ｒｅｆをサンプリングするために使用される。これは、予備読み出しチャネル当たり１つの多重化素子を含む第２スイッチ回路ＳＷ２によって得られ、読み出し回路２の長さに渡って行方向に延びる基準バスＢ_ＤＣと接続する。各予備読み出しチャネルでは、個々のＳＷ２多重化素子は、予備読み出しチャネルが修理（ＳＷ１経由）のために使用されていない場合にのみ起動される。予備チャネルの出力には、ＳＷ２’を表現しており、これは、予備チャネルが修理パターンに使用されていない場合、予備チャネルにより送給される信号を、行ノイズ抑制ステージへ予備信号として送給されるようにする。ＳＷ２’は、ＳＷ２と全く同じ状態である（これは、両方をセットするに適用される同じ論理コマンドを意味する）。以上説明したが、このハードウェア表現は、必要ではないことがある。ＤＳＰがＳＷ１の構成（設定）によって反映された修理パターンに基づいてデータ信号を選別出力できるためである。

【0057】

予備読み出しチャネルは、デフォルトのものと正確に同じ読み出し動作を実装するため、予備読み出しチャネルの出力で得られるアナログＤＣ基準電圧を表す値は、ＣＤＳ値であり、これは現在選択された行についての行ノイズレベルを定量化する。換言すると、ＤＣ電圧基準をサンプリングするために動作する予備読み出しチャネルでは、ＳＨｒ信号およびＳＨｓ信号（図９）は、全く同じ信号を「サンプリング」し、２つのサンプル間の減算は、行ノイズレベルに対応する。換言すると、２つのサンプル間の減算は、列時間的ノイズの１つの実際のサンプルを生じさせる。

【0058】

そして、それぞれ新たに選択された行Ｒｏｗ_ｉについて読み出し回路で実施される読み出し動作１００（図４）は、選択された行の画素値の読み出しだけでなく、基準バスＢ_ＤＣに動作可能に接続されたＡ個の予備読み出しチャネルの各々から信号値Ｓｐ_ｋの読み出しにも適用される。これは、サンプルホールド動作１００．１を備え、基準レベルおよび信号レベルの連続的サンプリングと、各読み出しチャネル（図２）でのアナログ－デジタル変換１００．２、またはチャネルによって共有される高速ＡＤＣ（図１）を伴う。現在選択された行Ｒｏｗ_ｉについてのこの読み出し動作１００は、画素データＤＡＴＡ＿ｐｉｘ｛Ｓ_ｉ，ｊ｝_{ｊ＝１，．．．ｎ}および予備データＤＡＴＡ＿ｓｐａｒｅ｛Ｓｐ_ｋ｝_{＝１，．．．Ａ}を含むデータのフローを出力し、これらは全てのＣＤＳ値である（基準レベルおよび信号レベルが互いに減算されたことを意味する）。

【0059】

ステップ２００．１（図４）において、Ｓｐ_ｋデジタル値の平均が、予備データＤＡＴＡ＿ｓｐａｒｅ｛Ｓｐ_ｋ｝_{＝１，．．．Ａ}のセット全体について計算され、これは、現在選択された行Ｒｏｗ_ｉについて行ノイズ値ＲＮ_ｉを与える。この平均化により、水平行ノイズ変動（ランダム）をＡの平方根の係数で減少させることが可能になる。

【0060】

ステップ２００．２において、この行ノイズ値ＲＮ_ｉは、現在選択された行Ｒｏｗ_ｉについて画素データフローＤＡＴＡ＿ｐｉｘ｛Ｓ_ｉ，ｊ｝_{ｊ＝１，．．．ｎ}の画素値Ｓ_ｉ，ｊの各々から減算され、これは既に説明したように低ノイズ値ｄ_ｉ，ｊを与える。

【0061】

次に、プロセス１００，２００は、アレイの各新しい行について全てのＰ個の行が読み取られるまで繰り返される。

【0062】

図３において、３つの図示した予備読み出しチャネルは全て利用可能であり、その結果、これらの予備信号Ｓｐ_１，Ｓｐ_２，Ｓｐ_３が得られ、現在選択された行Ｒｏｗ_ｉについて平均化された行ノイズレベル、ＶＲＮ_ｉを計算するために使用される。図５において、いくつかの予備読み出しチャネルは、修理（ＳＷ１で選択される）のために使用され、その結果、これらの出力は行抑制処理では使用されない。これは、ＲｏＣｓｐ_１，ＲｏＣｓｐ_２からの出力が図中で交差する理由である。この図示において、予備チャネルＲｏＣｓｐ_３によって出力される予備信号Ｓｐ_１はそのままである。指標１は、本説明で取られる慣習で、行ノイズ抑制のために利用可能な第１予備信号であることを表記している。

【0063】

なお、図３と図５の両方では、読み出しチャネル内のデジタル変換から始まる全ての処理がデジタルである。特に、処理ステップ２００.１（ＲＮ_ｉの評価）および２００．２（行ノイズ減算）は、集積論理回路によって、またはＤＳＰ（センサに対して内部または外部）によって実行できる。また、ＡＤＣが図１のように単一のものである場合、処理ステップ２００．１，２００．２は、ＡＤＣの後に行われ、そしてＤＳＰによってオンチップまたはオフチップで実行できる。

【0064】

ここで、本発明に係るＡ個の予備読み出しチャネルによってサンプリングされるＤＣアナログ基準電圧について、既に説明したように、読み出し回路２は、バスラインＢ_ＤＣを備え、これは読み出しチャネルのセット全体をカバーするように行方向に延びる。このバスラインＢ_ＤＣは、アナログＤＣ基準電圧を伝送する。実際、このアナログＤＣ基準電圧の値は、読み出し回路のアナログデジタル変換器の中間レンジに対応するように決定され、これは、効率的な行ノイズ抑制のための最良の条件に対応する。実際の例では、このアナログＤＣ基準は、画素コモンモード電圧と同じ電圧に設定でき、通常は３．３ＶのＣＩＳ技術において２．２Ｖ～１．６Ｖの範囲である。このアナログＤＣ基準電圧は、バンドギャップ源（かなり高価）によって発生されることは必要とされない。好ましくは光センサに集積される任意の電圧源が簡便でもよい。

【0065】

しかしながら、各光センサの電圧レベルを容易に適合させる可能性を有することが望ましい。また、各現在選択された列についてのサンプリング段階の前に、基準バスＢ_ＤＣ上に静かなＤＣ信号を得ることが望ましい。それ以外では、ＤＣ基準電圧のノイズは、行の時間的ノイズを発生することがある。この目的のために使用される予備読み出しチャネルによってサンプリングされるためである。

【0066】

図８は、好ましい実施形態４００を示し、ＤＣアナログ基準電圧ＤＣ＿ｒｅｆを発生して、基準バスに印加しており、これらの異なる態様に対処する。

【0067】

それは、デジタルアナログ変換器ＤＡＣ４０１を備え、電圧基準値（デジタルコード）Ｖ＿ｒｅｆ_ＤＣを光センサのパラメータレジスタ内にプログラムするのを容易にし、所望のアナログＤＣ基準電圧ＤＣ＿ｒｅｆは、ＤＡＣによって生成される。そして、高い駆動能力を備え、フォロワとして動作する（出力が反転入力にループバックされる）演算増幅器が使用され、ＤＡＣ（その非反転入力）からのＤＣ基準ＤＣ＿ｒｅｆを容量性バス基準ラインＢ_ＤＣに印加する。

【0068】

好ましくは、スイッチ４０３が、フォロワ増幅器の出力に設けられ、これは、基準バスラインＢ_ＤＣの長さに沿って全て分布するバッファ４０４に関連付けられ、基準バスラインＢ_ＤＣを均等に負荷印加している。そして、バッファ４０４は、スイッチ４０３に接続する第１バスライン４０５と基準バスラインＢ_ＤＣとの間に接続される。この実装により、バッファ４０４は、極めて低ノイズの大きな分散バッファに類似する。

【0069】

スイッチ４０３の動作は、バッファとともに、バッファ４０２およびＤＡＣ４０１から到来する時間的ノイズに対して基準バスＢ_ＤＣに免疫を付与する。これは、アナログ信号がサンプリングされ、行分散バッファの入力で凍結されるためである。実際、バッファ４０４は、単一トランジスタでもよく、フォロアとして搭載される演算増幅器でもよい。従って、出力電圧は、入力電圧に等しい。

【0070】

図９に示すように、スイッチ４０３は、読み出しシーケンス１００が開始する前に、パルス信号Ｓｅｔ＿ＤＣによって各行時間中に１回起動される。パルス信号Ｓｅｔ＿ＤＣで、基準バスＢ_ＤＣは、ＤＣアナログ基準電圧ＤＣ＿ｒｅｆに設定され、そして基準バスが入力ステージ（ＤＡＣ、増幅器、スイッチ）から分離され、そしてアナログＤＣ電圧値は、図９に示すように、共通の真のＣＤＳ読み出しシーケンスを参照して、現在選択された行の後続の読み出しシーケンス全体について、凍結されて静かになる。詳細には、スイッチ４０３は、パルス信号Ｓｅｔ＿ＤＣで起動され、基準バスＢ_ＤＣは、Ｓｅｔ＿ＤＣパルスの時刻にＤＣアナログ基準電圧に設定され、そして入力ステージから分離され、ＤＣ＿ｒｅｆが凍結される。そして、信号ＲＳが、現在選択された行の各画素においてアクティブになり、これらの画素内のセンスノードをリセットし、センスノードの対応する基準レベルが、各読み出しチャネルにおいてサンプリングされ（ＳＨｒ）、そして信号ＴＸが、選択された行の各画素においてアクティブになり、画素によって積分された電荷をそのセンスノードに伝送し、対応する信号レベルが読み出しチャネルでサンプリングされる（ＳＨｒ）。

【0071】

基準バスに動作可能に接続された予備読み出しチャネルにおいて、２つのパルス信号ＳＨｒ，ＳＨｓは同様に印加されるが、その結果、基準バスＢ_ＤＣでのＤＣアナログ基準電圧をサンプリングする。これによりＣＤＳ減算によって、行ノイズ信号のみに対応する信号（アナログまたはデジタル）を得ることができ、そして画素信号Ｓ_ｉ，ｊの各々から減算される。

【0072】

図７は、第２実施形態を示し、修理パターンがグループ単位で動作し、設定回路（図６）を減少させることによって多重化素子のコマンドを簡素化するか、または、デフォルト読み出しチャネルの各グループ間のいくつかの予備読み出しチャネルを許容し、より良好な平均化処理２００．２を可能にする。

【0073】

本実施形態では、予備グループＧｍ_１，Ｇｍ_２，Ｇｍ_３は、ｍ個の予備読み出しチャネルを備える（ｍは１より大きい）。図では、ｍ＝４である。原理上は、１より大きい任意の整数値でもよいが、通常は、デコード態様のために２のべき乗であることが好ましい。実際、４が可能な値であるが、例えば、ｍは８または１６とすることもできる。本発明の原理は、特定の値に限定されない。

【0074】

次に、任意の欠陥読み出しチャネルを修理する置換原理は、ここではグループ単位で左方向または右方向にシフトすることである。即ち、Ｇｍ_１のような各デフォルトグループにおいて、デフォルト読み出しチャネルは、ｍ個の連続チャネルのｕ個のサブセット（ｕは整数、ｎ／ｍに等しい）にさらにグループ化される。図示のように、各デフォルトグループにおいて、ｕ個のサブセットＳＳ_１～ＳＳ_ｕを有する。スイッチ回路ＳＷ１は同様にグループ化され、ｕ個のサブセットＳＳ_１，ＳＳ_２，…，ＳＳ_ｕに対応して、ｍ個のＳＷ１回路のｕ個のグループ１０．１，１０．２、…，１０．ｕを形成する。

【0075】

次に、サブセットが、Ｇｎ_１でのＳＳ_ｕ－１のように、少なくとも１つの欠陥チャネルを含む場合、対応するグループ１０．ｕ－１のｍ個のスイッチ回路ＳＷ１は、全て右シフト置換パターンを適用するように設定され、ｍ個の対応する列導体（入力）を次のサブセットＳＳ_ｕのｍ個の読み出しチャネルに経路選定する（１対１対応基準）。この機構は、Ｇｎ_１の右側にある予備グループＧｍ_１までシフト方向に伝搬する。即ち、グループ１０．ｕ内の全てのＳＷ１スイッチが、右シフト置換パターンを適用して、ｍ個の対応する列導体を、デフォルト読み出しチャネルＧｎ_１の次である予備グループＧｍ_１のｍ個の読み出しチャネルに経路選定する。本実施形態では、図７で明らかなように、デフォルト読み出しチャネルが、その右側またはその左側でさらに次のｍ個のランクのものと置換する。第１実施形態について説明したように、デフォルトグループでの右シフト置換パターンまたは左シフト置換パターンの選択は、欠陥グループをフレーム構成する予備グループとの欠陥チャネルの近接性の問題であり、左側および右側の隣接するデフォルトグループが欠陥チャネルを有するか否かに依存する。

【0076】

次に、スイッチ回路ＳＷ１の構成が簡素化され（理由は、所定のサブセットに取り付けられたｍ個のスイッチ回路ＳＷ１が全て同一に構成されているため）、デフォルト出力（Ｓｅｌ－Ｄ）、右出力（Ｓｅｌ－Ｒ）、または左出力（Ｓｅｌ－Ｌ）を選択する。図６を参照して、同じコマンド信号Ｃ_１０．１が、Ｇｎ_１でのサブセットＳＳ_１に取り付けられたｍ＝４の多重化素子のスイッチ回路１０．１に印加されることを意味する。この例では、論理コマンドＣ_１０．１は、回路１０．１のｍ個の多重化素子においてデフォルト出力ＲｏＣ－Ｄを選択する。代わりに、論理コマンドＣ_{１０．ｕ－１}，Ｃ_１０．ｕは、ｍ個の多重化素子の各々において右出力ＲｏＣ－Ｒをそれぞれ選択する。

【0077】

そして、図７のＧｍ_２のような未使用の予備グループは、本発明に係る行抑制ノイズ動作のために使用できる。この行ノイズ抑制のために、未使用の予備グループの各場所に自由にｍ個の隣接する予備読み出しチャネルを有することにより、行の長さに渡る平均化をより効率的にできる。

【0078】

上述したように、修理動作を実装する読み出し回路は、図３、図５、図７で明らかなように、好都合に拡張可能で繰り返し可能である。これは、本発明に係る行ノイズ抑制動作が実装された場合にも真実である。拡張可能性は、任意のアレイサイズについて読み出し回路を実装するのを容易にする。繰り返し可能性は、大面積の集積回路を製造するために一般に使用されるスティッチング技術と互換性がある。これにより製造コストをさらに低減するのに寄与する。

【0079】

最後に、スイッチ回路ＳＷ１，ＳＷ２（および最終的にはこれらの相補物ＳＷ１’，ＳＷ２’）は、光学センサの設定プロセスにおいて、シフトレジスタを介して構成され、これは、製造検査プロセスで発見された欠陥を修理する経路選定パターンを定義し、行抑制動作のための予備チャネルを定義する。光センサのパラメータレジスタも値Ａに設定され、平均ステップ２００．２を初期化することになる。最後に、ＤＡＣを介してＤＣアナログ基準電圧が得られた場合、パラメータレジスタは、対応するデジタル値Ｖ＿ｒｅｆ_ＤＣに設定され、動作時にＤＡＣに印加される（図８）。

【0080】

以上説明した本発明によれば、拡張可能でプログラム可能な読み出しチャネル修理プロセスを通じて、向上した画像品質（良好なＳＮＲ、広いダイナミックレンジ）を備えた効率的な光センサを得ることができ、低い製造コスト、低い表面積コスト、低い後処理コストなど、低コストで行ノイズ低減機能を容易に実現できる。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】