特許 7390340 測定器及び測定方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-11-22

(45)【発行日】2023-12-01

(54)【発明の名称】測定器及び測定方法

(51)【国際特許分類】

   G01R 13/28 20060101AFI20231124BHJP

   G01R 13/20 20060101ALI20231124BHJP

【ＦＩ】

G01R13/28 D

G01R13/20 L

【請求項の数】 8

(21)【出願番号】P 2021132435

(22)【出願日】2021-08-16

(65)【公開番号】P2023026961

(43)【公開日】2023-03-01

【審査請求日】2022-10-31

(73)【特許権者】

【識別番号】000006507

【氏名又は名称】横河電機株式会社

(74)【代理人】

【識別番号】100147485

【弁理士】

【氏名又は名称】杉村 憲司

(74)【代理人】

【識別番号】230118913

【弁護士】

【氏名又は名称】杉村 光嗣

(74)【代理人】

【識別番号】100169823

【弁理士】

【氏名又は名称】吉澤 雄郎

(74)【代理人】

【識別番号】230128026

【弁護士】

【氏名又は名称】駒木 寛隆

(73)【特許権者】

【識別番号】596157780

【氏名又は名称】横河計測株式会社

(74)【代理人】

【識別番号】100147485

【弁理士】

【氏名又は名称】杉村 憲司

(72)【発明者】

【氏名】中山 悦郎

【審査官】島▲崎▼ 純一

(56)【参考文献】

【文献】特開平０５－２５６８７６（ＪＰ，Ａ）

【文献】特開２００２－０６２３１６（ＪＰ，Ａ）

【文献】特開昭６３－０６６６３３（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１０／００６０４９６（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０１Ｒ １３／２８

Ｇ０１Ｒ １３／２０

(57)【特許請求の範囲】

【請求項1】

入力信号の波形を測定する測定器であって、
第１の最高サンプリングレートよりも遅いサンプリングレートを有する外部サンプルタイミングと同期する第１のサンプルタイミングに応じて、第１の入力信号に対して第１のパイプライン処理を行う第１の処理部と、
第２の最高サンプリングレートが前記外部サンプルタイミングのサンプリングレートよりも遅い場合に、前記第２の最高サンプリングレートに応じて前記外部サンプルタイミングを間引いて生成された第２のサンプルタイミングに応じて、第２の入力信号に対して第２のパイプライン処理を行う第２の処理部と、
前記第１の処理部により前記第１のパイプライン処理が行われた前記第１の入力信号の出力タイミングを、前記第２の処理部により前記第２のパイプライン処理が行われた前記第２の入力信号の出力タイミングと同期するように調整する調整部と、
前記第１のパイプライン処理が行われ、前記調整部により出力タイミングが調整された前記第１の入力信号の波形と、前記第２のパイプライン処理が行われた前記第２の入力信号の波形とを順次作成する作成部と、
を備える測定器。

【請求項2】

前記第１のパイプライン処理が行われた前記第１の入力信号、及び、前記第２のパイプライン処理が行われた前記第２の入力信号を保持することが可能なメモリを更に備え、
前記調整部は、
前記第１のサンプルタイミングに応じて、前記第１の処理部により前記第１のパイプライン処理が行われた前記第１の入力信号を順次保持する保持部と、
前記第２のサンプルタイミングの周期の間において発生した前記第１のサンプルタイミングの個数を計数する計数部と、
前記第２のサンプルタイミングに応じて、前記第１のパイプライン処理が行われた前記第１の入力信号を、前記計数部が計数した個数だけ前記保持部から順次読み出して前記メモリに保持させるとともに、前記第２のパイプライン処理が行われた前記第２の入力信号を、前記計数部が計数した個数だけ前記メモリに保持させる、制御部と、
を備え、
前記作成部は、前記メモリに保持された、前記第１の入力信号の波形と、前記第２の入力信号の波形とを順次作成する、
請求項１に記載の測定器。

【請求項3】

前記保持部はＦＩＦＯの機能を有する、請求項２に記載の測定器。

【請求項4】

前記第１のパイプライン処理が行われた前記第１の入力信号、及び、前記第２のパイプライン処理が行われた前記第２の入力信号を保持することが可能なメモリを更に備え、
前記第１のサンプルタイミングに応じて、前記第１の処理部により前記第１のパイプライン処理が行われた前記第１の入力信号は、順次前記メモリに保持され、
前記調整部は、
前記第２のサンプルタイミングの周期の間において発生した前記第１のサンプルタイミングの個数を計数する計数部と、
前記第２のサンプルタイミングに応じて、前記第２のパイプライン処理が行われた前記第２の入力信号を、前記計数部が計数した個数だけ前記メモリに保持させる制御部と、
を備え、
前記作成部は、
前記個数の前記第１のサンプルタイミングだけ遅延させてから、前記第１のパイプライン処理が行われた前記第１の入力信号を前記メモリから読み出し、
前記第２のパイプライン処理が行われた前記第２の入力信号が前記メモリに保持されたことに応じて、前記第２のパイプライン処理が行われた前記第２の入力信号を前記メモリから読み出し、
前記メモリから読み出した前記第１の入力信号の波形と、前記メモリから読み出した前記第２の入力信号の波形と、を順次作成する、
請求項１に記載の測定器。

【請求項5】

外部から入力された前記外部サンプルタイミングを示すサンプリング信号に基づき、前記第１のサンプルタイミングを示す第１のタイミング信号と、前記第２のサンプルタイミングを示す第２のタイミング信号と、を生成し、前記第１のタイミング信号を前記第１の処理部へ出力し、前記第２のタイミング信号を前記第２の処理部へ出力する、タイミング発生部を更に備え、
前記第１の処理部は、前記タイミング発生部から入力された前記第１のタイミング信号が示す前記第１のサンプルタイミングに応じて前記第１のパイプライン処理を行い、
前記第２の処理部は、前記タイミング発生部から入力された前記第２のタイミング信号が示す前記第２のサンプルタイミングに応じて前記第２のパイプライン処理を行う、
請求項１から４のいずれか一項に記載の測定器。

【請求項6】

前記タイミング発生部は、前記外部サンプルタイミングのサンプリングレートが、前記第２の最高サンプリングレートよりも速い場合、前記第２のタイミング信号として、前記第２の最高サンプリングレートのサンプルタイミングを前記第２のサンプルタイミングとして示す前記第２のタイミング信号を生成する、請求項５に記載の測定器。

【請求項7】

前記第１のパイプライン処理及び前記第２のパイプライン処理には、Ａ／Ｄ変換処理が含まれる、請求項１から６のいずれか一項に記載の測定器。

【請求項8】

入力信号の波形を測定する測定器の測定方法であって、
第１の処理部が、第１の最高サンプリングレートよりも遅いサンプリングレートを有する外部サンプルタイミングと同期する第１のサンプルタイミングに応じて、第１の入力信号に対して第１のパイプライン処理を行う工程と、
第２の処理部が、第２の最高サンプリングレートが前記外部サンプルタイミングのサンプリングレートよりも遅い場合に、前記第２の最高サンプリングレートに応じて前記外部サンプルタイミングを間引いて生成された第２のサンプルタイミングに応じて、第２の入力信号に対して第２のパイプライン処理を行う工程と、
調整部が、前記第１の処理部により前記第１のパイプライン処理が行われた前記第１の入力信号の出力タイミングを、前記第２の処理部により前記第２のパイプライン処理が行われた前記第２の入力信号の出力タイミングと同期するように調整する工程と、
作成部が、前記第１のパイプライン処理が行われ、前記調整部により出力タイミングが調整された前記第１の入力信号の波形と、前記第２のパイプライン処理が行われた前記第２の入力信号の波形とを順次作成する工程と、
を含む測定器の測定方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、測定器及び測定方法に関する。

【背景技術】

【0002】

様々な物理量を電気信号として入力し、その波形をリアルタイムに測定する測定器が知られている。このような測定器は、一般に、電気信号をアナログ信号として入力し、入力信号に対してＡ／Ｄ（Analog-to-Digital）変換処理を含む各種信号処理を行う。このような測定器の中には、それぞれ入力信号に対して信号処理を行う複数のモジュールを備え、複数の入力信号の波形をリアルタイムに測定して比較可能なものが知られている（非特許文献１）。

【先行技術文献】

【非特許文献】

【0003】

【文献】中山悦郎、山本千秋、「スコープコーダDL850 リアルタイム演算機能」、横河技報、横河電機株式会社、2012年、第55巻、第1号、p.9-14

【発明の概要】

【発明が解決しようとする課題】

【0004】

サンプルタイミングを規定する共通のサンプリング信号を外部から入力し、サンプリング信号が示すサンプルタイミングに同期して、Ａ／Ｄ変換等の各種信号処理をそれぞれ行う複数のモジュールを備えた測定器を考える。ここで、各モジュールが対応可能な最高サンプリングレート（周波数）が異なるとする。このような測定器において、入力されたサンプリング信号のサンプリングレートが一部のモジュールの最高サンプリングレートを上回る場合、その一部のモジュールによる信号処理は、その一部のモジュール以外のモジュールよりも遅延する。そのため、サンプリング信号のサンプリングレートが最高サンプリングレートを上回るモジュールと、それ以外のモジュールとの間では、信号処理が完了するタイミングにずれが生じる。各モジュールにおいて複数の信号処理がパイプライン処理により実行されている場合、パイプラインを構成する各処理に要する時間のずれが蓄積するため、全体として各モジュールの出力信号の時間的なずれが大きくなる。

【0005】

したがって、従来の構成においては、サンプリング信号のサンプリングレートが一部のモジュールの最高サンプリングレートを上回る場合、すなわち、サンプリング信号のサンプリング周期が一部のモジュールの最高サンプリング周期よりも短い場合、各モジュールの出力信号の波形をリアルタイムに正しく比較することができなかった。特に、サンプリング信号のサンプリングレートが時間とともに変動する場合、各モジュールにおいて信号処理に要する時間のずれも変動するため、従来の構成においては、各モジュールの出力信号の時間を揃えてリアルタイムに比較することがより一層困難であった。

【0006】

本開示の目的は、最高サンプリングレートが異なる複数のモジュールを備えた構成において、各モジュールの出力信号の波形をリアルタイムに比較することが可能な測定器及び測定方法を提供することである。

【課題を解決するための手段】

【0007】

幾つかの実施形態に係る測定器は、入力信号の波形を測定する測定器であって、第１のサンプルタイミングに応じて、第１の入力信号に対して第１のパイプライン処理を行う第１の処理部と、前記第１のサンプルタイミングよりもサンプリング周期が長い第２のサンプルタイミングに応じて、第２の入力信号に対して第２のパイプライン処理を行う第２の処理部と、前記第１の処理部により前記第１のパイプライン処理が行われた前記第１の入力信号の出力タイミングを、前記第２の処理部により前記第２のパイプライン処理が行われた前記第２の入力信号の出力タイミングに合わせて調整する調整部と、前記第１のパイプライン処理が行われ、前記調整部により出力タイミングが調整された前記第１の入力信号の波形と、前記第２のパイプライン処理が行われた前記第２の入力信号の波形とを順次作成する作成部と、を備える。このように、測定器は、第１の処理部により第１のパイプライン処理が行われた第１の入力信号の出力タイミングを、第２の処理部により第２のパイプライン処理が行われた第２の入力信号の出力タイミングに合わせて調整する。したがって、第１の処理部と第２の処理部とで最高サンプリングレート（最高サンプリング周期の逆数）が異なっていたとしても、各モジュールの出力信号の波形をリアルタイムに比較することが可能である。

【0008】

一実施形態において、前記第１のパイプライン処理が行われた前記第１の入力信号、及び、前記第２のパイプライン処理が行われた前記第２の入力信号を保持することが可能なメモリを更に備え、前記調整部は、前記第１のサンプルタイミングに応じて、前記第１の処理部により前記第１のパイプライン処理が行われた前記第１の入力信号を順次保持する保持部と、前記第２のサンプルタイミングの周期の間において発生した前記第１のサンプルタイミングの個数を計数する計数部と、前記第２のサンプルタイミングに応じて、前記第１のパイプライン処理が行われた前記第１の入力信号を、前記計数部が計数した個数だけ前記保持部から順次読み出して前記メモリに保持させるとともに、前記第２のパイプライン処理が行われた前記第２の入力信号を、前記計数部が計数した個数だけ前記メモリに保持させる、制御部と、を備え、前記作成部は、前記メモリに保持された、前記第１の入力信号の波形と、前記第２の入力信号の波形とを順次作成する。このように、調整部は、第１のサンプルタイミングに応じて第１のパイプライン処理が行われた第１の入力信号を順次保持する保持部により、第１のパイプライン処理が行われた第１の入力信号をメモリへ書き込むタイミングを第２のパイプライン処理に合わせる。さらに、調整部は、第２のサンプルタイミングの周期の間において発生した第１のサンプルタイミングの個数を計数し、第２のパイプライン処理が行われた第２の入力信号を、計数部が計数した個数だけ繰り返しメモリに保持させる。したがって、第１の入力信号と第２の入力信号との間の時間的ずれ及びサンプリング個数の相違が解消されるため、各モジュールの出力信号の波形をリアルタイムに比較することが可能である。

【0009】

一実施形態において、前記保持部はＦＩＦＯの機能を有する。したがって、第１のパイプライン処理が行われた第１の入力信号を、時間的順序が維持されたまま保持することが可能である。

【0010】

一実施形態において、前記第１のパイプライン処理が行われた前記第１の入力信号、及び、前記第２のパイプライン処理が行われた前記第２の入力信号を保持することが可能なメモリを更に備え、前記第１のサンプルタイミングに応じて、前記第１の処理部により前記第１のパイプライン処理が行われた前記第１の入力信号は、順次前記メモリに保持され、前記調整部は、前記第２のサンプルタイミングの周期の間において発生した前記第１のサンプルタイミングの個数を計数する計数部と、前記第２のサンプルタイミングに応じて、前記第２のパイプライン処理が行われた前記第２の入力信号を、前記計数部が計数した個数だけ前記メモリに保持させ、前記作成部は、前記個数の前記第１のサンプルタイミングだけ遅延させてから、前記第１のパイプライン処理が行われた前記第１の入力信号を前記メモリから読み出し、前記第２のパイプライン処理が行われた前記第２の入力信号が前記メモリに保持されたことに応じて、前記第２のパイプライン処理が行われた前記第２の入力信号を前記メモリから読み出し、前記メモリから読み出した前記第１の入力信号の波形と、前記メモリから読み出した前記第２の入力信号の波形と、を順次作成する。このように、調整部は、第２のサンプルタイミングの周期の間において発生した第１のサンプルタイミングの個数を計数し、第２のパイプライン処理が行われた第２の入力信号を、計数部が計数した個数だけ繰り返しメモリに保持させる。さらに、作成部は、第１のパイプライン処理が行われた第１の入力信号をメモリから読み出す処理を第２のパイプライン処理に合わせて遅延させる。したがって、第１の入力信号と第２の入力信号との間の時間的ずれ及びサンプリング個数の相違が解消されるため、各モジュールの出力信号の波形をリアルタイムに比較することが可能である。

【0011】

一実施形態において、外部から入力されたサンプルタイミングを示すサンプリング信号に基づき、前記第１のサンプルタイミングを示す第１のタイミング信号と、前記第２のサンプルタイミングを示す第２のタイミング信号と、を生成し、前記第１のタイミング信号を前記第１の処理部へ出力し、前記第２のタイミング信号を前記第２の処理部へ出力する、タイミング発生部を更に備え、前記第１の処理部は、前記タイミング発生部から入力された前記第１のタイミング信号が示す前記第１のサンプルタイミングに応じて前記第１のパイプライン処理を行い、前記第２の処理部は、前記タイミング発生部から入力された前記第２のタイミング信号が示す前記第２のサンプルタイミングに応じて前記第２のパイプライン処理を行う。このように、外部から入力されたサンプルタイミングを示すサンプリング信号に基づき、第１、第２のタイミング信号を生成するため、外部からのサンプリング信号に同期してリアルタイムに処理を進めることが可能である。

【0012】

一実施形態において、前記タイミング発生部は、前記外部から入力されたサンプルタイミングのサンプリング周期が、前記第２の処理部が対応可能な最高サンプリング周期よりも短い場合、前記第２のタイミング信号として、前記最高サンプリング周期のサンプルタイミングを前記第２のサンプルタイミングとして示す前記第２のタイミング信号を生成する。このように、外部から入力されたサンプルタイミングのサンプリング周期が第２の処理部の最高サンプリング周期よりも短い場合、最高サンプリング周期を第２のサンプルタイミングとするため、第２の処理部の性能に合わせて処理を進めることが可能である。

【0013】

一実施形態において、前記第１のパイプライン処理及び前記第２のパイプライン処理には、Ａ／Ｄ変換処理が含まれる。したがって、測定器が備えるＡ／Ｄ変換処理の処理速度が異なる場合であっても、各モジュールの出力信号の波形をリアルタイムに比較することが可能である。

【0014】

幾つかの実施形態に係る測定方法は、入力信号の波形を測定する測定器の測定方法であって、第１の処理部が、第１のサンプルタイミングに応じて、第１の入力信号に対して第１のパイプライン処理を行う工程と、第２の処理部が、前記第１のサンプルタイミングよりもサンプリング周期が長い第２のサンプルタイミングに応じて、第２の入力信号に対して第２のパイプライン処理を行う工程と、調整部が、前記第１の処理部により前記第１のパイプライン処理が行われた前記第１の入力信号の出力タイミングを、前記第２の処理部により前記第２のパイプライン処理が行われた前記第２の入力信号の出力タイミングに合わせて調整する工程と、作成部が、前記第１のパイプライン処理が行われ、前記調整部により出力タイミングが調整された前記第１の入力信号の波形と、前記第２のパイプライン処理が行われた前記第２の入力信号の波形とを順次作成する工程と、を含む。このように、測定器の測定方法は、第１の処理部により第１のパイプライン処理が行われた第１の入力信号の出力タイミングを、第２の処理部により第２のパイプライン処理が行われた第２の入力信号の出力タイミングに合わせて調整する。したがって、第１の処理部と第２の処理部とで最高サンプリングレート（最高サンプリング周期の逆数）が異なっていたとしても、各モジュールの出力信号の波形をリアルタイムに比較することが可能である。

【発明の効果】

【0015】

本開示の一実施形態によれば、最高サンプリングレートが異なる複数のモジュールを備えた構成おいて、各モジュールの出力信号の波形をリアルタイムに比較することが可能である。

【図面の簡単な説明】

【0016】

【図1】比較例に係る測定器の構成を模式的に示すブロック図である。

【図2】サンプリング信号のサンプリングレートを間引く処理を模式的に示すタイミングチャートである。

【図3】図１のＡ／Ｄ変換器９２ａ，９２ｂによる処理を模式的に示すタイミングチャートである。

【図4A】図１のＡ／Ｄ変換器９２ａによる処理を模式的に示すタイミングチャートである。

【図4B】図１のＡ／Ｄ変換器９２ｂによる処理を模式的に示すタイミングチャートである。

【図5】第１実施形態に係る測定器の構成を模式的に示すブロック図である。

【図6】図５のＡ／Ｄ変換器１２ａ，１２ｂによる処理を模式的に示すタイミングチャートである。

【図7】一実施形態に係る測定器の処理結果を模式的に示すタイミングチャートである。

【図8】一実施形態に係る測定器の処理手順を示すフローチャートである。

【図9】第２実施形態に係る測定器の構成を模式的に示すブロック図である。

【図10】本開示に係る測定器の処理手順を示すフローチャートである。

【発明を実施するための形態】

【0017】

＜比較例＞
比較例に係る測定器９０は、それぞれ入力信号に対して信号処理を行う複数のモジュールを備え、複数の入力信号の波形をリアルタイムに測定する。各モジュールは、サンプルタイミングを規定する共通のサンプリング信号を外部から入力するための入力端子を備え、サンプリング信号が示すサンプルタイミングに同期してデータを取り込む。測定器９０の各モジュールは、対応可能な最高サンプリングレート（最高サンプリング周期の逆数）が異なる。

【0018】

外部からのサンプリング信号によるサンプリングの一例は、一定の回転角度だけ回転することに応じて信号を出力するエンコーダを回転体に取り付け、エンコーダからの信号に基づき、回転体の回転に合わせてデータを取り込むような場合である。このような回転体の回転角度に応じたサンプリングを行うことで、測定対象の挙動を回転体の一定の回転角度ごとに正確に記録することができ、回転体の解析に有効なデータを取得することができる。

【0019】

ユーザは、最高サンプリングレート（周波数）が異なる複数の入力モジュールを自由に組み合わせて測定器９０に搭載することができる。一般に入力モジュールに使用されるＡ／Ｄ変換器（コンバータ）は、回路規模が同一の場合、Ａ／Ｄ変換の分解能（デジタル信号の分解能）とＡ／Ｄ変換のサンプリングレート（時間的分解能）とはトレードオフの関係にある。Ａ／Ｄ変換の分解能のｂｉｔ数が大きいＡ／Ｄ変換器は、分解能のｂｉｔ数が小さいＡ／Ｄ変換器よりも最高変換サンプリングレートが低い。ユーザは、観測する信号の特徴及び用途に応じて、Ａ／Ｄ変換の分解能とサンプリングレートとのどちらを優先するかを選択して、入力モジュールを決定する。

【0020】

図１は、比較例に係る測定器９０の構成を模式的に示すブロック図である。測定器９０は、入力アンプ９１（９１ａ，９１ｂ）、Ａ／Ｄ変換器９２（９２ａ，９２ｂ）、インターフェース回路９３（９３ａ，９３ｂ）、タイミング発生回路９４、メモリコントローラ９５、波形メモリ９６、波形作成回路９７、及び表示器９８を備える。測定器９０は、ＣＨ（チャンネル）１及びＣＨ２の各々からアナログ形式の入力信号を入力し、各チャンネル用の入力回路においてデジタル信号に変換して、表示器９８に表示する。入力アンプ９１ａ、Ａ／Ｄ変換器９２ａ、及びインターフェース回路９３ａは、ＣＨ１の信号をＡ／Ｄ変換する入力回路（入力モジュール）として機能する。入力アンプ９１ｂ、Ａ／Ｄ変換器９２ｂ、及びインターフェース回路９３ｂは、ＣＨ２の信号をＡ／Ｄ変換する入力回路として機能する。ＣＨ１のＡ／Ｄ変換器９２ａは、Ａ／Ｄ変換の分解能は低いが、高速にＡ／Ｄ変換できる。ＣＨ２のＡ／Ｄ変換器９２ｂは、Ａ／Ｄ変換器９２ａと比べて、Ａ／Ｄ変換の分解能は高いが、Ａ／Ｄ変換は低速である。

【0021】

入力アンプ９１（９１ａ，９１ｂ）は、物理量に応じたアナログの電気信号を入力信号として入力し、Ａ／Ｄ変換器９２（９２ａ，９２ｂ）の規格に合わせて入力信号を増幅する。観測されるＣＨ１のアナログ信号は、入力アンプ９１ａで正規化され、Ａ／Ｄ変換器９２ａへ出力される。同時に観測されるＣＨ２のアナログ信号は、入力アンプ９１ｂで正規化され、Ａ／Ｄ変換器９２ｂへ出力される。

【0022】

データを取り込むタイミングは、外部からサンプルタイミングとして、タイミング発生回路９４に入力される。タイミング発生回路９４は、各チャネルのＡ／Ｄ変換器９２（９２ａ，９２ｂ）の最高サンプリングレートを超えることがないようにサンプルタイミングを適宜間引いた上で、Ａ／Ｄ変換器９２（９２ａ，９２ｂ）に対して変換タイミングを示すタイミング信号として出力する。

【0023】

図２は、タイミング発生回路９４が実行するサンプリング信号のサンプリングレートを間引く処理を模式的に示すタイミングチャートである。図２において、外部サンプルタイミングは、外部からタイミング発生回路９４へ入力されるサンプルタイミングの波形を模式的に示す。高速タイミングは、タイミング発生回路９４からＡ／Ｄ変換器９２ａへ出力されるタイミング信号の波形を模式的に示す。低速タイミングは、タイミング発生回路９４からＡ／Ｄ変換器９２ｂへ出力されるタイミング信号の波形を模式的に示す。メモリ書き込みタイミングは、タイミング発生回路９４からメモリコントローラ９５へ出力されるタイミング信号の波形を模式的に示す。図２において、外部サンプルタイミングの周期１０２は低速タイミングの周期１０１よりも小さい。そこで、タイミング発生回路９４は、Ａ／Ｄ変換器９２ｂの最高サンプリングレートより早いサンプルタイミングがＡ／Ｄ変換器９２ｂに入力されないように、最高サンプリングレートより速いタイミングが入力された場合、サンプルタイミングを間引く。具体的には、図２のように、タイミング発生回路９４は、外部サンプルタイミングの信号の中でＡ／Ｄ変換器９２ｂが追随できない信号を１０３のようにマスクする。

【0024】

Ａ／Ｄ変換器９２（９２ａ，９２ｂ）は、入力されたタイミング信号が示すサンプルタイミングに合わせてＡ／Ｄ変換を行い、デジタル信号に変換した入力信号をインターフェース回路９３（９３ａ，９３ｂ）へ出力する。Ａ／Ｄ変換器９２ａが出力するデジタル信号のｂｉｔ長は、Ａ／Ｄ変換器９２ｂが出力するデジタル信号のｂｉｔ長よりも短い。

【0025】

インターフェース回路９３（９３ａ，９３ｂ）は、Ａ／Ｄ変換器９２（９２ａ，９２ｂ）から入力されたｂｉｔ長が異なるデジタル信号のデータ形式を変換して、同一のものに統一する。インターフェース回路９３（９３ａ，９３ｂ）は、タイミング発生回路９４から入力されるタイミング信号が示すタイミングに合わせて、データ形式を統一した入力信号のデータをメモリコントローラ９５へ出力する。

【0026】

メモリコントローラ９５は、タイミング発生回路９４から入力されるタイミング信号が示すタイミングに合わせて、インターフェース回路９３（９３ａ，９３ｂ）から入力された入力信号のデータを、波形メモリ９６に格納する。タイミング発生回路９４は、より高速なＡ／Ｄ変換処理を行うＡ／Ｄ変換器９２ａに入力されるサンプリング信号と同じタイミングを示すタイミング信号をメモリコントローラ９５へ出力する。したがって、メモリコントローラ９５は、高速なＡ／Ｄ変換を行うＡ／Ｄ変換器９２ａのサンプリングレートで、ＣＨ１及びＣＨ２の入力信号のデータを波形メモリ９６に格納する。低速側のＡ／Ｄ変換器９２ｂのデータ転送が追いつかない場合、メモリコントローラ９５は、直前に格納したデータと同じデータを波形メモリ９６に格納する。このように、直前に格納したデータと同じデータを繰り返し格納する動作はパディングと称される。

【0027】

波形メモリ９６に格納されたデータは、必要に応じて、ＣＰＵ（Central Processing Unit）等のプロセッサの制御に基づき、波形作成回路９７で表示波形を作成し、表示器９８に表示される。

【0028】

次に、図３、図４Ａ、及び図４Ｂを参照して、測定器９０による動作を説明する。図３は、低速側であるＣＨ２のＡ／Ｄ変換器９２ｂの最高サンプリングレートを外部サンプルタイミングのサンプリングレートが超えることがない場合における、Ａ／Ｄ変換器９２ａ，９２ｂによる処理を模式的に示すタイミングチャートである。図３において、ｔ１，ｔ２，ｔ３，・・・は、外部サンプルタイミングにより示されるサンプリングを行うべき時刻を示す。Ａ，Ｂ，Ｃ，・・・はアナログデータの値の変動を図面における上下の位置により示す。「外部サンプルタイミング」は、外部からタイミング発生回路９４へ入力されるサンプルタイミングの波形を模式的に示す。「高速Ａ／Ｄ」は、ＣＨ１のＡ／Ｄ変換器９２ａにおける処理を示す。「低速Ａ／Ｄ」は、ＣＨ２のＡ／Ｄ変換器９２ｂにおける処理を示す。

【0029】

一般にＡ／Ｄ変換器の内部では、処理の効率化のために、パイプライン処理によりデータ処理が行われている。そのため、タイミング信号が入力されてから変換データが出力されるまでには、数クロック分の時間が必要である。図３の例では、時刻ｔ１で、アナログデータＡに対するＡ／Ｄ変換が開始され、時刻ｔ２で内部パイプラインの処理、時刻ｔ３で２クロック目の内部パイプラインの処理が施されている。ｔ４で、Ａ／Ｄ変換器９２ａ，９２ｂからデータが出力されてインターフェース回路９３ａ，９３ｂに入力されるとともにメモリコントローラ９５に転送され、ｔ５で、波形メモリ９６にアナログデータＡに対応するデジタルデータが波形メモリ９６に格納される。このように、図３の例では、Ａ／Ｄ変換の開始から波形メモリ９６への格納までに４クロックの時間を要する。図３では、外部サンプルタイミングは、低速側のＣＨ２のＡ／Ｄ変換器９２ｂの最高サンプリングレートを超えていないので、高速側のＡ／Ｄ変換器９２ａ、低速側のＡ／Ｄ変換器９２ｂに対して、同じタイミングが入力される。各チャネルに入力されるタイミングは同じであるので、波形メモリ９６に格納されるデータも同じタイミングのデータになり、格納されるデータが時間的にずれることはない。

【0030】

しかし、外部サンプルタイミングが、低速側のＣＨ２のＡ／Ｄ変換器９２ｂの最高サンプリングレートより高い場合、高速側のＣＨ１のＡ／Ｄ変換器９２ａから出力されるデータと低速側のＡ／Ｄ変換器９２ｂとで、時間的なずれが生じる。このことについて、図４Ａ及び図４Ｂを参照して説明する。図４Ａは、Ａ／Ｄ変換器９２ｂの最高サンプリングレートを外部サンプルタイミングのサンプリングレートが超える場合における、Ａ／Ｄ変換器９２ａによる処理を模式的に示すタイミングチャートである。図４Ｂは、図４Ａと同じ外部サンプルタイミングが入力された場合における、Ａ／Ｄ変換器９２ｂによる処理を模式的に示すタイミングチャートである。一般に、Ａ／Ｄ変換器にＡ／Ｄ変換器固有の最高サンプリングレートより高いレートのタイミングを入力すると誤動作を起こすので、最高サンプリングレートを超えないようにタイミング信号を間引いて入力する必要がある。そこで、図２を参照して前述したように、タイミング発生回路９４は、低速側のＣＨ２のＡ／Ｄ変換器９２ｂに対して、サンプルタイミングを間引いたタイミング信号を出力する。

【0031】

図４Ａにおいて、高速Ａ／Ｄ変換器側（ＣＨ１）は、図３と同様に、時刻ｔ１にＡ／Ｄ変換処理が開始されてから４クロック後の時刻ｔ５において、アナログデータＡに対するＡ／Ｄ変換結果が、波形メモリ９６に格納されている。一方、低速側のＣＨ２のＡ／Ｄ変換器９２ｂへのタイミングは、Ａ／Ｄ変換器９２ｂが誤動作を起こさないように、タイミング発生回路９４により、サンプルタイミングの間引きが行われる。図４Ｂに示すように、低速側（ＣＨ２）へのタイミングは、時刻ｔ１、ｔ４、ｔ７、ｔ１０、ｔ１３のように、Ａ／Ｄ変換器９２ｂの最高サンプリングレートを超えないように間引かれて印加される。

【0032】

Ａ／Ｄ変換器９２ｂでは、時刻ｔ１で、アナログデータＡに対する変換が開始されるが、高速側（ＣＨ１）と同様にデータの出力までは、４クロック分のパイプライン処理が必要である。そのため、時刻ｔ４、時刻ｔ７でパイプライン処理が行われ、時刻ｔ１０で、メモリコントローラ９５へのデータ転送が行われ、時刻ｔ１３でアナログデータＡに対応するデータの波形メモリ９６への格納が開始される。メモリコントローラ９５は、高速側（ＣＨ１）のＡ／Ｄ変換済みのデータの格納個数と低速側（ＣＨ２）のＡ／Ｄ変換済みのデータの格納個数を揃えるため、高速側のＡ／Ｄ変換器９２ａのタイミングでデータを格納する。メモリコントローラ９５は、低速側のＡ／Ｄ変換器９２ｂからのデータ転送がない場合は、直近にデータ転送されたデータを繰り返し格納することによりデータのパディングを実施する。なお、外部サンプルタイミングは測定器９０から見て外部要因であり、不規則でかつ予想できない事象である。そのため、一般的には、タイミング発生回路９４における間引きの間隔は不規則であり、高速側（ＣＨ１）と低速側（ＣＨ２）のデータ個数に関連性はない。したがって、低速側（ＣＨ２）のデータをパディングしてデータ個数を揃えないと、データ取り込みの後、高速側データと低速側データの対応が取れなくなってしまう。

【0033】

図４Ａ及び図４Ｂから分かるように、高速側（ＣＨ１）では、Ａ／Ｄ変換済みのデータＡ、Ｂ、Ｃ、・・・が順番に波形メモリ９６へ格納されていく。図４Ａにおいて、高速側（ＣＨ１）でＡ／Ｄ変換済みのデータＡ、Ｂ、Ｃ、・・・は、波形メモリ９６の高速側（ＣＨ１）で使用されるアドレス０、１、２、・・・に対応する領域に格納されている。低速側（ＣＨ２）では、高速側（ＣＨ１）におけるデータ格納が開始される時刻ｔ５においては、Ａ／Ｄ変換器９２ｂのパイプラン処理が間に合っていないので、過去にＡ／Ｄ変換されてパイプラインに残っていたデータが不定値として波形メモリ９６に格納される。図４Ｂの例では、波形メモリ９６の低速側（ＣＨ２）で使用されるアドレス０、１、２、・・・、７に対応する領域には不定値が格納されている。また、アナログデータＡに対応するデータは、波形メモリ９６のアドレス８の領域から格納され、高速側のデータとは格納位置がずれる。このデータのずれ量は、外部から与えられるサンプルタイミング（サンプリング信号）のサンプリングレートにより変わる。また、サンプリング信号のサンプリングレートはリアルタイムに変動するから、高速側（ＣＨ１）と低速側（ＣＨ２）のデータずれ量は一定値ではなく、外部サンプリングの状況により変化することになる。そのため、高速側と低速側のデータの波形を同時に並べて表示器９８に表示すると、これらの波形は時間的なずれを測定誤差として含んだものとなる。したがって、比較例の測定器９０においては、サンプリング信号のサンプリングレートが一部のモジュールの最高サンプリングレートを上回る場合、各モジュールの出力信号の波形をリアルタイムに正しく比較することができない。

【0034】

＜実施形態＞
以下、本開示の一実施形態について、図面を参照して説明する。各図面中、同一の構成又は機能を有する部分には、同一の符号を付している。本実施形態の説明において、同一の部分については、重複する説明を適宜省略又は簡略化する場合がある。

【0035】

（第１実施形態）
本実施形態に係る測定器１０ａは、最高サンプリングレート（最高サンプリング周期の逆数）が異なるＡ／Ｄ変換器を用いて、外部サンプリングを行った場合でも、各Ａ／Ｄ変換器からのデータ遅延量を揃え、各Ａ／Ｄ変換器のサンプリング同時性を維持した形で波形メモリ１６にデータを格納する。したがって、測定器１０ａによれば、モジュール間のサンプリング誤差をなくして、各モジュールの出力信号の波形をリアルタイムに正しく比較することが可能である。

【0036】

図５は、第１実施形態に係る測定器１０ａの構成を模式的に示すブロック図である。測定器１０ａは、入力アンプ１１（１１ａ，１１ｂ）、Ａ／Ｄ変換器１２（１２ａ，１２ｂ）、インターフェース回路１３（１３ａ，１３ｂ）、タイミング発生回路１４、メモリコントローラ１５、波形メモリ１６、波形作成回路１７、表示器１８、ＦＩＦＯ（First In First Out）２１、計数回路２２、個数メモリ２３、及びタイミングコントローラ２４を備える。測定器１０ａは、ＣＨ１及びＣＨ２の各々からアナログ形式の入力信号を入力し、各チャンネル用の入力回路においてデジタル信号に変換して、表示器１８に表示する。入力アンプ１１ａ、第１の処理部としてのＡ／Ｄ変換器１２ａ、及びインターフェース回路１３ａは、ＣＨ１の信号をＡ／Ｄ変換する入力回路（入力モジュール）として機能する。入力アンプ１１ｂ、第２の処理部としてのＡ／Ｄ変換器１２ｂ、及びインターフェース回路１３ｂは、ＣＨ２の信号をＡ／Ｄ変換する入力回路として機能する。ＣＨ１のＡ／Ｄ変換器１２ａは、Ａ／Ｄ変換の分解能は低いが、高速にＡ／Ｄ変換できる。ＣＨ２のＡ／Ｄ変換器１２ｂは、Ａ／Ｄ変換器１２ａと比べて、Ａ／Ｄ変換の分解能は高いが、Ａ／Ｄ変換は低速である。以下、外部サンプルタイミングのサンプリングレートは、Ａ／Ｄ変換器１２ａの最高サンプリングレートを超えることはないが、Ａ／Ｄ変換器１２ｂの最高サンプリングレートを超える場合の例を説明する。測定器１０ａは、高速側のＣＨ１のＡ／Ｄ変換済みデータを保持部としてのＦＩＦＯ２１において一時的に保持し、低速側のＣＨ２のＡ／Ｄ変換済みデータの出力のタイミングに合わせて波形メモリ１６へ書き込むことで、高速側と低速側のデータの時間的ずれを解消する。すなわち、ＦＩＦＯ２１、計数部としての計数回路２２、個数メモリ２３、及び、制御部ないしタイミング発生部としてのタイミングコントローラ２４は、インターフェース回路１３ａの出力信号と、インターフェース回路１３ｂの出力信号との間の、時間的ずれを調整する調整部として機能する。

【0037】

入力アンプ１１（１１ａ，１１ｂ）は、物理量に応じたアナログの電気信号を入力信号として入力し、Ａ／Ｄ変換器１２（１２ａ，１２ｂ）の規格に合わせて入力信号を増幅する。観測されるＣＨ１のアナログ信号は、入力アンプ１１ａで正規化され、Ａ／Ｄ変換器１２ａへ出力される。同時に観測されるＣＨ２のアナログ信号は、入力アンプ１１ｂで正規化され、Ａ／Ｄ変換器１２ｂへ出力される。

【0038】

タイミング発生回路１４は、サンプルタイミングを規定するサンプリング信号である外部サンプルタイミングを外部から入力する。タイミング発生回路１４は、各チャネルのＡ／Ｄ変換器１２（１２ａ，１２ｂ）の最高サンプリングレートを超えることがないようにサンプルタイミングを適宜間引いた上で、Ａ／Ｄ変換器１２（１２ａ，１２ｂ）に対して変換タイミングを示すタイミング信号として出力する。タイミング発生回路９４が実行するサンプリング信号のサンプルタイミングを間引く処理は、図２を参照して説明した比較例に係る測定器９０が備えるタイミング発生回路９４の処理と同様である。タイミング発生回路１４は、外部サンプルタイミングと同じタイミングを示す高速タイミングのタイミング信号を、Ａ／Ｄ変換器１２ａ、インターフェース回路１３ａ、ＦＩＦＯ２１、計数回路２２、及びタイミングコントローラ２４ｂへ出力する。タイミング発生回路１４は、Ａ／Ｄ変換器１２ｂの最高サンプリングレートに合わせて外部サンプルタイミングを間引いたタイミングを示す低速タイミングのタイミング信号を、Ａ／Ｄ変換器１２ｂ、インターフェース回路１３ｂ、ＦＩＦＯ２１、計数回路２２、及びタイミングコントローラ２４へ出力する。

【0039】

Ａ／Ｄ変換器１２（１２ａ，１２ｂ）は、入力されたタイミング信号が示すサンプルタイミングに合わせてＡ／Ｄ変換を行い、デジタル信号に変換した入力信号をインターフェース回路１３（１３ａ，１３ｂ）へ出力する。Ａ／Ｄ変換器１２ａが出力するデジタル信号のｂｉｔ長は、Ａ／Ｄ変換器１２ｂが出力するデジタル信号のｂｉｔ長よりも短い。

【0040】

インターフェース回路１３（１３ａ，１３ｂ）は、Ａ／Ｄ変換器１２（１２ａ，１２ｂ）から入力されたｂｉｔ長が異なるデジタル信号のデータ形式を変換して、同一のものに統一する。インターフェース回路１３ａは、タイミング発生回路１４から入力されるタイミング信号が示す高速タイミングに合わせて、データ形式を統一した入力信号のデータをＦＩＦＯ２１へ出力する。これにより、Ａ／Ｄ変換器１２ａからのＡ／Ｄ変換済みデータは、ＦＩＦＯ２１に蓄積される。インターフェース回路１３ｂは、タイミング発生回路１４から入力されるタイミング信号が示す低速タイミングに合わせて、データ形式を統一した入力信号のデータをメモリコントローラ１５へ出力する。

【0041】

ＦＩＦＯ２１に蓄積されたＡ／Ｄ変換器１２ａからのＡ／Ｄ変換済みデータは、タイミングコントローラ２４のリード信号により読み出され、メモリコントローラ１５に入力される。メモリコントローラ１５は、タイミングコントローラ２４からのデータライトタイミング信号に応じて、Ａ／Ｄ変換器１２ａからのＡ／Ｄ変換済みデータを波形メモリ１６に格納する。

【0042】

メモリコントローラ１５に入力されたＡ／Ｄ変換器１２ｂからのＡ／Ｄ変換データは、タイミングコントローラ２４からのデータライトタイミング信号に応じて、波形メモリ１６に格納される。タイミングコントローラ２４からのデータライトタイミング信号のレートが、低速側のＡ／Ｄ変換器１２ｂからのデータレートより速い場合、メモリコントローラ１５は、直近で転送されたインターフェース回路１３ｂからのデータをパディングして波形メモリ１６に格納する。

【0043】

計数回路２２は、タイミング発生回路１４から低速タイミングのタイミング信号を受信するごとに、高速タイミングの個数を計数する。すなわち、計数回路２２は、低速タイミングのタイミング信号が発生すると高速タイミングの個数をリセットした上で、高速タイミングの計数を開始する。計数回路２２は、高速タイミングが発生するたびに個数を１だけインクリメントする。このようにして、計数回路２２は、ある低速タイミングが発生してから次の低速タイミングが発生するまでの間に発生した高速タイミングの個数を計数する。計数回路２２は、低速タイミングが発生するごとに計数結果を個数データとして個数メモリ２３に格納する。個数メモリ２３は、個数データを、例えばＦＩＦＯの方式で保持してもよい。

【0044】

タイミングコントローラ２４は、タイミング発生回路１４からの高速タイミング及び低速タイミングをもとに、個数メモリ２３から個数データを読み出す。タイミングコントローラ２４は、読みだした個数データが示す個数のデータをＦＩＦＯ２１から読み出すためのライト信号をメモリコントローラ１５に対して出力する。

【0045】

メモリコントローラ１５は、ライト信号を受けて、ＦＩＦＯ２１からのデータを波形メモリ１６に格納する。同時に、メモリコントローラ１５は、低速側のデータをインターフェース回路１３ｂから受けて、波形メモリ１６に格納する。メモリコントローラ１５は、低速側のＡ／Ｄ変換器１２ｂのデータ転送が追いつかない場合、直前に格納したデータと同じデータを波形メモリ１６に格納してパディングを行う。

【0046】

波形メモリ１６に格納されたデータは、必要に応じて、ＣＰＵ等のプロセッサの制御に基づき、作成部としての波形作成回路１７で表示波形を作成し、表示器１８に表示される。表示器１８は、例えば、液晶ディスプレイ（ＬＣＤ：Liquid Crystal Display）、又は有機ＥＬディスプレイ（ＯＥＬＤ：Organic Electro-Luminescent Display）等により実現される。

【0047】

次に、図６を参照して、測定器１０ａの動作を説明する。図６は、図５のＡ／Ｄ変換器１２ａ，１２ｂによる処理を模式的に示すタイミングチャートである。図６は、外部サンプルタイミングのサンプリングレートが、Ａ／Ｄ変換器１２ｂの最高サンプリングレートは超えるが、Ａ／Ｄ変換器１２ａの最高サンプリングレートは超えない場合における、Ａ／Ｄ変換器１２ａ，１２ｂによる処理の一例を示している。図６において、Ｔ１，Ｔ２，Ｔ３，・・・は、外部サンプルタイミングにより示されるサンプリングを行うべき時刻を示す。図６は、時間の経過に従い、外部サンプルタイミングの時間的間隔が広がっていく例を示しているが、外部サンプルタイミングの変動は任意である。「高速データ」は、ＣＨ１から入力されたアナログ信号のデータを示す。低速データは、ＣＨ２から入力されたアナログ信号のデータを示す。「外部サンプル動作スタート」は、測定器１０ａのサンプリングが開始するタイミングを二値信号がＯＦＦからＯＮへ切り替わることにより示している。「高速サンプルタイミング」は、ＣＨ１のＡ／Ｄ変換器１２ａ等における処理を規定する高速タイミングの波形を示す。「ＦＩＦＯ」は、ＦＩＦＯ２１に書き込まれるデータを示す。「高速書き込みデータ」は、メモリコントローラ１５により、ＦＩＦＯ２１から波形メモリ１６に書き込まれる高速側（ＣＨ１）のデータを示す。「低速サンプルタイミング」は、ＣＨ２のＡ／Ｄ変換器１２ｂ等における処理を規定する低速タイミングの波形を示す。「個数メモリ」は、個数メモリ２３に格納された高速サンプリングの個数を示す。「低速書き込みデータ」は、メモリコントローラ１５により、インターフェース回路１３ｂから波形メモリ１６に書き込まれる低速側（ＣＨ２）のデータを示す。「個数メモリ読み出し」は、個数メモリ２３から読み出される個数データを示す。「書き込み開始」は、低速側（ＣＨ２）のデータが波形メモリ１６に書き込まれるタイミングを二値信号がＯＦＦからＯＮへ切り替わることにより示している。

【0048】

図６の例では、時刻Ｔ０で外部サンプリング動作が開始している。時刻Ｔ１で外部サンプルタイミングが外部より入力されると、タイミング発生回路１４は、Ａ／Ｄ変換器１２ａ、インターフェース回路１３ａ、ＦＩＦＯ２１、計数回路２２、及びタイミングコントローラ２４へ高速サンプルタイミングを出力する。この信号により、高速側のＡ／Ｄ変換器１２ａの動作が開始する。Ａ／Ｄ変換器１２ａは、パイプライン処理によりＡ／Ｄ変換を行う。図６の例では、Ｔ１での高速データＡは、時刻Ｔ４において、インターフェース回路１３ａから出力され、ＦＩＦＯ２１に格納されている。以降、時刻Ｔ２、Ｔ３、・・・において、順次、サンプルタイミングが外部から入力されると、それに応じて、タイミング発生回路１４は高速サンプルタイミングを出力する。これに合わせて、順次、高速側のＣＨ１の入力データＢ、Ｃ、・・・がデジタル変換されていく。図６の例では、時刻Ｔ５において、時刻Ｔ２でのデータＢのデジタルデータが、時刻Ｔ６において、Ｔ３でのデータＣのデジタルデータが、ＦＩＦＯ２１に格納されている。以下、順次、高速サンプルタイミングに応じて、Ａ／Ｄ変換器１２ａによりＡ／Ｄ変換されたデータが、高速サンプルタイミングにおいて、ＦＩＦＯ２１に格納されていく。

【0049】

一方、タイミング発生回路１４は、低速側のＡ／Ｄ変換器１２ｂの最高サンプリングレートを超えないように外部から入力されるサンプルタイミングを間引き、低速サンプルとして、時刻Ｔ１、Ｔ６、Ｔ１１、Ｔ１５のように、低速サンプルタイミングを出力する。この低速サンプルタイミングにおいて、Ａ／Ｄ変換器１２ｂは、時刻Ｔ１での低速データａ、時刻Ｔ６での低速データｂ、時刻Ｔ１１での低速データｃ、時刻Ｔ１５での低速データｄ、・・・をデジタルデータに変換する。低速側のＡ／Ｄ変換器１２ｂも、パイプライン処理を行うので、Ｔ１での低速側データａは、時刻Ｔ１５において、インターフェース回路１３ｂから出力される。

【0050】

計数回路２２は、ある低速サンプリングが発生してから次の低速サンプリングが発生するまでの間に、高速サンプリングが何回発生したかを計数する。例えば、図６では、低速サンプルの最初のサンプルは時刻Ｔ１で発生し、次の低速サンプルはＴ６で発生している。計数回路２２は、この間に発生した高速サンプル個数をカウントする。この例では、高速サンプルは、時刻Ｔ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５で発生しているので、計数結果は５となる。計数回路２２は、このような計数結果を、低速サンプルの発生タイミングで、個数メモリ２３に順次格納していく。図６では、次の低速サンプルタイミングの時刻Ｔ１１では、高速サンプルは、時刻Ｔ６、Ｔ７、Ｔ８、Ｔ９、Ｔ１０の５回発生しているので、計数回路２２は、時刻Ｔ１１のタイミングで、個数メモリ２３に格納する。以下、計数回路２２は、時刻Ｔ１５のタイミングで４、時刻Ｔ１８のタイミングで４を格納していく。

【0051】

タイミングコントローラ２４は、外部サンプル動作スタートがＯＦＦからＯＮに切り替わっている時刻Ｔ１から、低速側（ＣＨ２）のＡ／Ｄ変換器１２ｂが有効なデータを出力するまで待機する機能を有する。図６では、低速側（ＣＨ２）の最初のデータがインターフェース回路１３ｂから出力されるのは時刻Ｔ１５であるから、タイミングコントローラ２４は、時刻Ｔ１５まで動作を待機する。タイミングコントローラ２４は、時刻Ｔ１５まで待機した後、個数メモリ２３の最初の値を読み出す。タイミングコントローラ２４は、メモリコントローラ１５に対して、個数メモリ２３から読み出した個数データと同じ数のデータ数をＦＩＦＯ２１から読み出すとともに、ＦＩＦＯ２１から読み出したデータを波形メモリ１６に書き込む制御を行う。同時にタイミングコントローラ２４は、メモリコントローラ１５に対して、個数メモリ２３から読み出した個数データと同じ個数だけ、低速側のＡ／Ｄ変換器１２ｂから出力されるデータを連続して書き込むように制御する。図６の例では、時刻Ｔ１５において、高速側のデータＡ、Ｂ、Ｃ、Ｄ、Ｅが波形メモリ１６に書き込まれ、低速側データａが５回繰り返し書き込まれている。

【0052】

以下、低速サンプルのタイミングにおいて、タイミングコントローラ２４が個数メモリ２３から個数データを読み出し、その個数データに応じて、高速側（ＣＨ１）のデジタルデータがＦＩＦＯ２１から読み出され波形メモリ１６に格納される。これと併行して、低速側（ＣＨ２）の同一のデジタルデータが、個数メモリ２３から読み出された個数データ分、連続して波形メモリ１６に格納される。図６の例では、時刻Ｔ１９において、個数メモリ２３から個数５が読み出され、ＦＩＦＯ２１からデータＦ、Ｇ、Ｈ、Ｉ、Ｊが読み出されて、波形メモリ１６に格納される。これと同時に、低速側のデータｂが５回連続して波形メモリ１６に格納される。同様に、時刻Ｔ２２では、個数メモリ２３から個数４が読み出され、ＦＩＦＯ２１からＫ、Ｌ、Ｍ、Ｎが読み出されて、波形メモリ１６に格納される。これと併行して、低速側のデータｃが４回連続して波形メモリ１６に格納される。

【0053】

図７は、測定器１０ａの上記のような処理の結果を模式的に示すタイミングチャートである。図７は、比較例に係る測定器９０により波形メモリ９６に格納されたデータと、測定器１０ａにより波形メモリ１６に格納されたデータとを示している。測定器９０では、低速側のＡ／Ｄ変換器９２ｂの最高サンプリングレートを超えるような外部サンプルタイミングでサンプリングを行う場合、高速側のサンプリングデータと低速側のサンプリングデータにサンプリングずれが発生している。例えば、測定器９０の高速側のデータＡは時刻Ｔ４に波形メモリ９６に格納されており、低速側のデータａは時刻Ｔ１５に波形メモリ９６に格納されている。これに対し測定器１０ａでは、取り込むべきデータに対して、高速サンプリングデータ、低速サンプリングデータが同期されてサンプリングされており、サンプリングにずれが発生していない。例えば、測定器１０ａの高速側のデータＡと低速側のデータａはいずれも時刻Ｔ１５に波形メモリ１６に格納されている。また、測定器１０ａにおいて、低速側のサンプリングデータは、次の低速側のサンプリングデータが出力されるまで、高速サンプリングにおいてパディングされている。例えば、時刻Ｔ１５において出力された低速側のデータａは、時刻Ｔ１９において次の低速側のデータｆが出力されるまで、高速側のデータＢ～Ｅと同じ数の４個だけパディングされている。

【0054】

このように、測定器１０ａは、低速側のＡ／Ｄ変換器１２ｂの最高サンプリングレートを超えるような外部からのサンプルタイミングでサンプルングを行っても、低速側のデータを正しく取得して、パディング補間することができる。したがって、測定器１０ａによれば、高速サンプリング及び低速サンプリング間で、サンプリングの時間的なずれを発生させずに波形を測定して比較することが可能である。

【0055】

図８は、一実施形態に係る測定器１０ａの処理手順を示すフローチャートである。図８を参照して説明する測定器１０ａの動作は、本実施形態に係る測定器１０ａの測定方法の一つに相当する。図８の各ステップの動作は、測定器１０ａの制御に基づき実行される。

【0056】

図８のステップＳ１において、測定器１０ａのタイミング発生回路１４は、外部からサンプルタイミングを入力する。

【0057】

ステップＳ２において、測定器１０ａの計数回路２２は、個数データを１だけカウントアップ（インクリメント）する。

【0058】

ステップＳ３において、測定器１０ａは、外部からサンプルタイミングが低速側のＡ／Ｄ変換器１２ｂのサンプルタイミングに当たるか否かを判定する。測定器１０ａは、Ａ／Ｄ変換器１２ｂのサンプルタイミングに当たる場合（ステップＳ３でＹＥＳ）はステップＳ４へ進み、そうでない場合（ステップＳ３でＮＯ）はステップＳ１へ戻る。

【0059】

ステップＳ４において、測定器１０ａの計数回路２２は、計数回路２２において計数された個数データを個数メモリ２３に書き込んだ上で、個数データをクリアして０にリセットする。

【0060】

ステップＳ５において、測定器１０ａは、低速側のＡ／Ｄ変換器１２の最初のデータがパイプラインから出力されているか否かを判定する。測定器１０ａは、出力されている場合（ステップＳ５でＹＥＳ）はステップＳ６へ進み、そうでない場合（ステップＳ５でＮＯ）はステップＳ１へ戻る。

【0061】

ステップＳ６において、測定器１０ａのタイミングコントローラ２４は、個数メモリ２３から個数データを読み出す。

【0062】

ステップＳ７において、測定器１０ａのタイミングコントローラ２４は、ステップＳ６で読みだした個数データの個数だけＦＩＦＯ２１からデータを読み出し、メモリコントローラ１５経由で波形メモリ１６に書き込むように制御する。

【0063】

ステップＳ８において、測定器１０ａのタイミングコントローラ２４は、インターフェース回路１３ｂから出力される低速側のデータを、ステップＳ６で読みだした個数データの個数だけ繰り返して、メモリコントローラ１５経由で波形メモリ１６に書き込むように制御する。

【0064】

ステップＳ９において、測定器１０ａは、外部からのサンプルデータの取り込みが終了したか否かを判定する。測定器１０ａは、取り込みが終了したと判定された場合（ステップＳ９でＹＥＳ）はフローチャートの処理を終了し、そうでない場合（ステップＳ９でＮＯ）はステップＳ１０へ進む。

【0065】

ステップＳ１０において、測定器１０ａは、測定器１０ａのタイミング発生回路１４は、外部からサンプルタイミングを入力する。

【0066】

ステップＳ１１において、測定器１０ａの計数回路２２は、個数データを１だけカウントアップする。

【0067】

ステップＳ１２において、測定器１０ａは、外部からサンプルタイミングが低速側のＡ／Ｄ変換器１２ｂのサンプルタイミングに当たるか否かを判定する。測定器１０ａは、Ａ／Ｄ変換器１２ｂのサンプルタイミングに当たる場合（ステップＳ１２でＹＥＳ）はステップＳ１３へ進む。測定器１０ａは、Ａ／Ｄ変換器１２ｂのサンプルタイミングに当たらない場合（ステップＳ１２でＮＯ）はステップＳ１０へ戻る。

【0068】

ステップＳ１３において、測定器１０ａの計数回路２２は、計数回路２２において計数された個数データを個数メモリ２３に書き込んだ上で、個数データをクリアして０にリセットする。そして、測定器１０ａはステップＳ６へ戻る。

【0069】

なお、図６及び図７では、高速側のＡ／Ｄ変換器１２ａ及び低速側のＡ／Ｄ変換器１２ｂのパイプライン段数が同一である場合の例を説明したが、パイプライン段数は揃っている必要はない。また、本実施形態では、測定器１０ａが実行するパイプライン処理としてＡ／Ｄ変換処理が行われる例を説明したが、Ａ／Ｄ変換処理以外の処理が行われてもよい。

【0070】

（第２実施形態）
第１実施形態では、高速側のＡ／Ｄ変換済みデータをＦＩＦＯ２１において一時的に保持し、低速側のＡ／Ｄ変換済みデータの出力のタイミングに合わせて波形メモリ１６へ書き込むことで、高速側と低速側のデータの時間的ずれを解消する構成例を説明した。本実施形態に係る測定器１０ｂは、高速側のＡ／Ｄ変換済みデータがインターフェース回路１３ａから出力されると直ちに波形メモリ１６に記憶するが、波形メモリ１６から波形作成回路１７へ高速側のデータを読み出すタイミングを低速側のデータ出力に合わせる。したがって、測定器１０ｂによれば、高速側と低速側のデータの時間的ずれを解消することが可能である。

【0071】

図９は、第２実施形態に係る測定器１０ｂの構成を模式的に示すブロック図である。図９において、第１実施形態と同様の機能を果たす構成には同一の符号を付し、詳細な説明は省略する。

【0072】

測定器１０ｂにおいて、高速側（ＣＨ１）のデータは、高速タイミングの発生に応じて、ＦＩＦＯを介さずに、インターフェース回路１３ａからメモリコントローラ１５を介して直接波形メモリ１６へ書き込まれる。一方で、第１実施形態と同様に、計数回路２２は、ある低速タイミングが発生してから次の低速タイミングが発生するまでの間に発生した高速タイミングの個数を計数する。計数回路２２は、低速タイミングが発生するごとに計数結果を個数データとして個数メモリ２３に格納する。低速側（ＣＨ２）のデータは、低速側データのデータ書き込み開始から、低速サンプルタイミングごとにインターフェース回路１３ｂから読み出され、個数メモリ２３から読みだしたデータ個数分、繰り返して、メモリコントローラ１５を介して、波形メモリ１６に書き込まれる。波形作成回路１７は、高速側のデータと、低速側のデータのそれぞれについて、書き込まれた個数分のデータを読み出して波形を作成し、表示器１８に表示する。波形作成回路１７は、低速側が波形メモリ１６に格納したデータ数と同じ数の高速側のデータを読み出して波形を作成することによって、高速サンプリング側のデータ表示を遅延させる。これにより、高速データの読み出しを低速側のデータに同期させることが可能である。

【0073】

図１０は、本開示に係る測定器の処理手順を示すフローチャートである。以上のように、入力信号の波形を測定する測定器１０（１０ａ，１０ｂ）において、Ａ／Ｄ変換器１２ａは、第１のサンプルタイミング（高速タイミング）に応じて、第１の入力信号に対して第１のパイプライン処理を行う（ステップＳ２１）。Ａ／Ｄ変換器１２ｂは、第１のサンプルタイミングよりもサンプリング周期が長い第２のサンプルタイミング（低速タイミング）に応じて、第２の入力信号に対して第２のパイプライン処理を行う（ステップＳ２２）。ＦＩＦＯ２１、計数回路２２、個数メモリ２３、及びタイミングコントローラ２４は、Ａ／Ｄ変換器１２ａにより第１のパイプライン処理が行われた第１の入力信号の出力タイミングを、Ａ／Ｄ変換器１２ｂにより第２のパイプライン処理が行われた第２の入力信号の出力タイミングに合わせて調整する（ステップＳ２３）。波形作成回路１７は、第１のパイプライン処理が行われ、出力タイミングが調整された第１の入力信号の波形と、第２のパイプライン処理が行われた第２の入力信号の波形とを順次作成する（ステップＳ２４）。測定器１０（１０ａ，１０ｂ）は、作成した第１、第２の入力信号の波形を表示器９８に表示する（ステップＳ２５）。このように、測定器１０（１０ａ，１０ｂ）は、Ａ／Ｄ変換器１２ａにより第１のパイプライン処理が行われた第１の入力信号の出力タイミングを、第Ａ／Ｄ変換器１２ｂにより第２のパイプライン処理が行われた第２の入力信号の出力タイミングに合わせて調整する。したがって、Ａ／Ｄ変換器１２ａとＡ／Ｄ変換器１２ｂとで最高サンプリングレート（最高サンプリング周期の逆数）が異なっていたとしても、各モジュールの出力信号の波形をリアルタイムに比較することが可能である。

【0074】

また、測定器１０ａは、第１のパイプライン処理が行われた第１の入力信号、及び、第２のパイプライン処理が行われた第２の入力信号を保持することが可能な波形メモリ１６を更に備える。測定器１０ａのＦＩＦＯ２１は、第１のサンプルタイミングに応じて、Ａ／Ｄ変換器１２ａにより第１のパイプライン処理が行われた第１の入力信号を順次保持する。計数回路２２は、第２のサンプルタイミングの周期の間において発生した第１のサンプルタイミングの個数を計数する。タイミングコントローラ２４は、第２のサンプルタイミングに応じて、第１のパイプライン処理が行われた第１の入力信号を、計数回路２２が計数した個数だけＦＩＦＯ２１から順次読み出して波形メモリ１６に保持させる。さらに、タイミングコントローラ２４は、第２のサンプルタイミングに応じて、第２のパイプライン処理が行われた第２の入力信号を、計数回路２２が計数した個数だけ繰り返し波形メモリ１６に保持させる。波形作成回路１７は、波形メモリ１６に保持された、第１の入力信号の波形と、第２の入力信号の波形とを順次作成する。このように、測定器１０ａは、第１のサンプルタイミングに応じて第１のパイプライン処理が行われた第１の入力信号を順次保持するＦＩＦＯ２１により、第１のパイプライン処理が行われた第１の入力信号をメモリへ書き込むタイミングを第２のパイプライン処理に合わせる。さらに、測定器１０ａは、第２のサンプルタイミングの周期の間において発生した第１のサンプルタイミングの個数を計数し、第２のパイプライン処理が行われた第２の入力信号を、計数した個数だけ繰り返し波形メモリ１６に保持させる。したがって、第１の入力信号と第２の入力信号との間の時間的ずれ及びサンプリング個数の相違が解消されるため、各モジュールの出力信号の波形をリアルタイムに比較することが可能である。

【0075】

また、測定器１０ａは、ＦＩＦＯ２１を用いることで、第１のパイプライン処理が行われた第１の入力信号を、時間的順序が維持されたまま保持することが可能である。

【0076】

また、測定器１０ｂは、第１のパイプライン処理が行われた第１の入力信号、及び、第２のパイプライン処理が行われた第２の入力信号を保持することが可能な波形メモリ１６を備える。第１のサンプルタイミングに応じて、第１の処理部により第１のパイプライン処理が行われた第１の入力信号は、順次波形メモリ１６に保持される。計数回路２２は、第２のサンプルタイミングの周期の間において発生した第１のサンプルタイミングの個数を計数する。タイミングコントローラ２４は、第２のサンプルタイミングに応じて、第２のパイプライン処理が行われた第２の入力信号を、計数回路２２が計数した個数だけ繰り返し波形メモリ１６に保持させる。波形作成回路１７は、計数した個数の第１のサンプルタイミングだけ遅延させてから、第１のパイプライン処理が行われた第１の入力信号を波形メモリ１６から読み出す。さらに、波形作成回路１７は、第２のパイプライン処理が行われた第２の入力信号が波形メモリ１６に保持されたことに応じて、第２のパイプライン処理が行われた第２の入力信号を波形メモリ１６から読み出す。波形作成回路１７は、波形メモリ１６から読み出した第１の入力信号の波形と、波形メモリ１６から読み出した第２の入力信号の波形と、を順次作成する。このように、測定器１０ｂは、第２のサンプルタイミングの周期の間において発生した第１のサンプルタイミングの個数を計数し、第２のパイプライン処理が行われた第２の入力信号を、計数した個数だけ繰り返し波形メモリ１６に保持させる。さらに、波形作成回路１７は、第１のパイプライン処理が行われた第１の入力信号を波形メモリ１６から読み出す処理を第２のパイプライン処理に合わせて遅延させる。したがって、第１の入力信号と第２の入力信号との間の時間的ずれ及びサンプリング個数の相違が解消されるため、各モジュールの出力信号の波形をリアルタイムに比較することが可能である。

【0077】

また、タイミング発生回路１４は、外部から入力されたサンプルタイミングを示すサンプリング信号に基づき、第１のサンプルタイミングを示す第１のタイミング信号と、第２のサンプルタイミングを示す第２のタイミング信号と、を生成する。タイミング発生回路１４は、第１のタイミング信号をＡ／Ｄ変換器１２ａへ出力し、第２のタイミング信号をＡ／Ｄ変換器１２ｂへ出力する。Ａ／Ｄ変換器１２ａは、タイミング発生回路１４から入力された第１のタイミング信号が示す第１のサンプルタイミングに応じて第１のパイプライン処理を行う。Ａ／Ｄ変換器１２ｂは、タイミング発生回路１４から入力された第２のタイミング信号が示す第２のサンプルタイミングに応じて第２のパイプライン処理を行う。このように、測定器１０（１０ａ，１０ｂ）は、外部から入力されたサンプルタイミングを示すサンプリング信号に基づき、第１、第２のタイミング信号を生成するため、外部からのサンプリング信号に同期してリアルタイムに処理を進めることが可能である。

【0078】

また、タイミング発生回路１４は、外部から入力されたサンプルタイミングのサンプリング周期が、Ａ／Ｄ変換器１２ｂが対応可能な最高サンプリング周期よりも短い場合、第２のタイミング信号として、最高サンプリング周期のサンプルタイミングを第２のサンプルタイミングとして示す第２のタイミング信号を生成する。このように、外部から入力されたサンプルタイミングのサンプリング周期がＡ／Ｄ変換器１２ｂの最高サンプリング周期よりも短い場合、最高サンプリング周期を第２のサンプルタイミングとするため、Ａ／Ｄ変換器１２ｂの性能に合わせて処理を進めることが可能である。

【0079】

また、第１のパイプライン処理及び第２のパイプライン処理には、Ａ／Ｄ変換処理が含まれる。したがって、測定器１０（１０ａ，１０ｂ）が備えるＡ／Ｄ変換器（１２ａ，１２ｂ）の処理速度が異なる場合であっても、各モジュールの出力信号の波形をリアルタイムに比較することが可能である。

【0080】

本開示は上述の実施形態に限定されるものではない。例えば、ブロック図に記載の複数のブロックは統合されてもよいし、又は１つのブロックは分割されてもよい。フローチャートに記載の複数のステップは、記述に従って時系列に実行する代わりに、各ステップを実行する装置の処理能力に応じて、又は必要に応じて、並列的に又は異なる順序で実行されてもよい。その他、本開示の趣旨を逸脱しない範囲での変更が可能である。

【符号の説明】

【0081】

１０ 測定器
１１ 入力アンプ
１２ Ａ／Ｄ変換器
１３ インターフェース回路
１４ タイミング発生回路
１５ メモリコントローラ
１６ 波形メモリ
１７ 波形作成回路
１８ 表示器
２１ ＦＩＦＯ
２２ 計数回路
２３ 個数メモリ
２４ タイミングコントローラ
９０ 測定器
９１ 入力アンプ
９２ Ａ／Ｄ変換器
９３ インターフェース回路
９４ タイミング発生回路
９５ メモリコントローラ
９６ 波形メモリ
９７ 波形作成回路
９８ 表示器
１０１ 低速タイミングの周期
１０２ 高速タイミングの周期
１０３ マスク

【図1】

【図2】

【図3】

【図4A】

【図4B】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】