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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2023-11-22
(45)【発行日】2023-12-01
(54)【発明の名称】記憶装置
(51)【国際特許分類】
   G11C 11/405 20060101AFI20231124BHJP
   G11C 11/56 20060101ALI20231124BHJP
【FI】
G11C11/405
G11C11/56 250
【請求項の数】 2
(21)【出願番号】P 2022144465
(22)【出願日】2022-09-12
(62)【分割の表示】P 2019561384の分割
【原出願日】2018-12-13
(65)【公開番号】P2022173276
(43)【公開日】2022-11-18
【審査請求日】2022-09-15
(31)【優先権主張番号】P 2017251543
(32)【優先日】2017-12-27
(33)【優先権主張国・地域又は機関】JP
(31)【優先権主張番号】P 2017251748
(32)【優先日】2017-12-27
(33)【優先権主張国・地域又は機関】JP
(31)【優先権主張番号】P 2018034751
(32)【優先日】2018-02-28
(33)【優先権主張国・地域又は機関】JP
(31)【優先権主張番号】P 2018034758
(32)【優先日】2018-02-28
(33)【優先権主張国・地域又は機関】JP
(73)【特許権者】
【識別番号】000153878
【氏名又は名称】株式会社半導体エネルギー研究所
(72)【発明者】
【氏名】大貫 達也
(72)【発明者】
【氏名】松嵜 隆徳
(72)【発明者】
【氏名】加藤 清
(72)【発明者】
【氏名】山崎 舜平
【審査官】小林 紀和
(56)【参考文献】
【文献】特開2000-124418(JP,A)
【文献】特開2017-118106(JP,A)
【文献】特開2012-069932(JP,A)
【文献】特開2015-195074(JP,A)
【文献】特開2014-238902(JP,A)
【文献】米国特許第08331128(US,B1)
【文献】米国特許出願公開第2005/0254279(US,A1)
(58)【調査した分野】(Int.Cl.,DB名)
G11C 11/405
G11C 11/56
(57)【特許請求の範囲】
【請求項1】
メモリセルと、周辺回路と、半導体装置と、を有し、
前記メモリセルは、第1のゲート及び第2のゲートを有するトランジスタを有し、
前記第1のゲートと前記第2のゲートとは、金属酸化物を含む半導体層を介して互いに重なる領域を有する記憶装置であって、
第1のデータを読み出した後に、前記第1のデータを第1の時間書き込む機能と、
保持している前記第1のデータを読み出した後に、前記第1のデータを第2の時間書き込む機能と、
前記トランジスタの前記第2のゲートに第1の電位を供給して前記トランジスタをオフ状態にした後、前記メモリセル及び前記周辺回路への電力供給停止る機能と、を有し、
前記半導体装置は、前記第2のゲートへの前記第1の電位の供給を保持する機能を有し、
前記第1のデータは多値データであり、
前記第2の時間は、前記第1の時間よりも長い、記憶装置。
【請求項2】
請求項1において、
前記第2の時間は、前記第1の時間の1.5倍以上である、記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の一形態は記憶装置に関する。
【0002】
また、本発明の一形態は、物、方法、または、製造方法に関する。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物(コンポジション・オブ・マター)に関する。本発明の一態様は、その駆動方法、または、その作製方法に関する。
【0003】
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。記憶装置、表示装置、電気光学装置、蓄電装置、半導体回路および電子機器は、半導体装置を有する場合がある。また、記憶装置、表示装置、電気光学装置、蓄電装置、半導体回路および電子機器を、半導体装置ということもできる。
【背景技術】
【0004】
トランジスタに適用可能な半導体薄膜として、シリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体(OS:Oxide Semiconductor)が注目されている。酸化物半導体としては、例えば、酸化インジウム、酸化亜鉛などの一元系金属の酸化物のみでなく、多元系金属の酸化物も知られている。多元系金属の酸化物の中でも、特に、In-Ga-Zn酸化物(以下、IGZOとも呼ぶ。)に関する研究が盛んに行われている。
【0005】
IGZOに関する研究により、酸化物半導体において、単結晶でも非晶質でもない、CAAC(c-axis aligned crystalline)構造およびnc(nanocrystalline)構造が見出された(非特許文献1乃至非特許文献3参照。)。非特許文献1および非特許文献2では、CAAC構造を有する酸化物半導体を用いてトランジスタを作製する技術も開示されている。さらに、CAAC構造およびnc構造よりも結晶性の低い酸化物半導体でさえも、微小な結晶を有することが、非特許文献4および非特許文献5に示されている。
【0006】
さらに、IGZOを活性層として用いたトランジスタは極めて低いオフ電流を持ち(非特許文献6参照。)、その特性を利用したLSIおよびディスプレイが報告されている(非特許文献7および非特許文献8参照。)。
【0007】
また、チャネル形成領域に酸化物半導体を有するトランジスタ(以下、「OSトランジスタ」とも呼ぶ。)を利用した様々な半導体装置が提案されている。
【0008】
特許文献1には、OSトランジスタを、DRAM(Dynamic Random Access Memory)に用いた例が開示されている。OSトランジスタは、オフ状態でのリーク電流(オフ電流)が非常に小さいので、リフレッシュ期間が長く消費電力の少ないDRAMを作製することができる。
【0009】
また、特許文献2には、OSトランジスタを用いた不揮発性メモリが開示されている。これら不揮発性メモリは、フラッシュメモリと異なり、書き換え可能回数に制限がなく、高速な動作が容易に実現でき、消費電力も少ない。
【0010】
これらOSトランジスタを用いたメモリは、OSトランジスタのしきい値電圧を高くすることで、オフ電流を小さくすることが可能になり、メモリのデータ保持特性を向上させることができる。特許文献2には、OSトランジスタに第2ゲートを設けて、OSトランジスタのしきい値電圧を制御し、オフ電流を下げた例が開示されている。
【0011】
上記メモリが長期間のデータ保持を行うためには、OSトランジスタの第2ゲートに、ある一定の負電位を与え続ける必要がある。特許文献2および特許文献3には、OSトランジスタの第2ゲートを駆動するための回路の構成例が開示されている。
【先行技術文献】
【特許文献】
【0012】
【文献】特開2013-168631号公報
【文献】特開2012-069932号公報
【文献】特開2012-146965号公報
【非特許文献】
【0013】
【文献】S. Yamazaki et al., “SID Symposium Digest of Technical Papers”, 2012, volume 43, issue 1, p.183-186
【文献】S. Yamazaki et al., “Japanese Journal of Applied Physics”, 2014, volume 53, Number 4S, p.04ED18-1-04ED18-10
【文献】S. Ito et al., “The Proceedings of AM-FPD’13 Digest of Technical Papers”, 2013, p.151-154
【文献】S. Yamazaki et al., “ECS Journal of Solid State Science and Technology”, 2014, volume 3, issue 9, p.Q3012-Q3022
【文献】S. Yamazaki, “ECS Transactions”,2014, volume 64, issue 10, p.155-164
【文献】K. Kato et al., “Japanese Journal of Applied Physics”, 2012, volume 51, p.021201-1-021201-7
【文献】S. Matsuda et al., “2015 Symposium on VLSI Technology Digest of Technical Papers”, 2015, p.T216-T217
【文献】S. Amano et al., “SID Symposium Digest of Technical Papers”, 2010, volume 41, issue 1, p.626-629
【発明の概要】
【発明が解決しようとする課題】
【0014】
本発明の一形態は、オン電流が高い半導体装置を提供することを課題の一とする。また、本発明の一形態は、動作速度が速い半導体装置を提供することを課題の一とする。また、本発明の一形態は、長期間においてデータの保持が可能な半導体装置を提供することを課題の一とする。また、本発明の一形態は、消費電力が低減された半導体装置を提供することを課題の一とする。また、本発明の一形態は、新規な半導体装置を提供することを課題の一とする。
【0015】
なお、複数の課題の記載は、互いの課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はない。また、列記した以外の課題が、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、これらの課題も、本発明の一形態の課題となり得る。
【課題を解決するための手段】
【0016】
本発明の一態様は、行列状に配置された複数のメモリセルを有し、複数のメモリセルのそれぞれは、第1のゲートおよび第2のゲートを有するトランジスタと、容量素子と、を有し、第1のゲートおよび第2のゲートは、金属酸化物を含む半導体層を介して互いに重なる領域を有する記憶装置であって、記憶装置は、複数のメモリセルの少なくとも1つにデータを書き込む機能と、複数のメモリセルの少なくとも1つからデータを読み出す機能と、複数のメモリセルの少なくとも1つに対して、該メモリセルが保持している第1のデータを読み出した後に、該メモリセルに第1のデータを第1の時間書き込む機能と、複数のメモリセルの少なくとも1つに対して、該メモリセルが保持している第1のデータを読み出した後に、該メモリセルに第1のデータを第2の時間書き込み、該メモリセルの第2ゲートに第1の電位を供給し、その後、複数のメモリセルへの電力供給を停止する機能と、を有し、第1のデータは多値データであり、第2の時間は、第1の時間よりも長い記憶装置である。
【0017】
トランジスタの半導体層は、少なくともInまたはZnの一方または双方を含むことが好ましい。第2の時間は、第1の時間の1.5倍以上であることが好ましい。第1の電位は、トランジスタをオフ状態にする電位である。また、トランジスタのしきい値電圧をVthとした場合に、第1の電位は-VthM以下であることが好ましい。
【発明の効果】
【0018】
本発明の一形態により、オン電流が高い半導体装置を提供することができる。また、本発明の一形態により、動作速度が速い半導体装置を提供することができる。また、本発明の一形態により、長期間においてデータの保持が可能な半導体装置を提供することができる。また、本発明の一形態により、消費電力が低減された半導体装置を提供することができる。また、本発明の一形態により、新規な半導体装置を提供することができる。
【0019】
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
【図面の簡単な説明】
【0020】
図1】半導体装置の構成例を説明する図。
図2】トランジスタの電気特性を説明する図。
図3】電圧生成回路の構成例を説明する図。
図4】電圧保持回路の構成例を説明する図。
図5】温度検知回路の構成例を説明する図。
図6】温度変化に対する電圧VBiasの変化例を説明する図。
図7】半導体装置の動作例を説明するタイミングチャート。
図8】記憶装置の構成例を説明する図。
図9】メモリセルアレイの構成例を説明する図。
図10】メモリセルの構成例を説明する回路図。
図11】メモリセルアレイとビット線ドライバ回路の構成例を説明する図。
図12】回路構成例を説明する図。
図13】記憶装置の動作例を説明するタイミングチャート。
図14】記憶装置の動作例を説明するタイミングチャート。
図15】記憶装置の動作例を説明するタイミングチャート。
図16】記憶装置の動作例を説明するタイミングチャート。
図17】記憶装置の構成例を説明する図。
図18】メモリセルアレイとビット線ドライバ回路の構成例を説明する図。
図19】メモリセルアレイとビット線ドライバ回路の構成例を説明する図。
図20】記憶装置の動作例を説明するタイミングチャート。
図21】記憶装置の動作例を説明するタイミングチャート。
図22】記憶装置の動作例を説明するタイミングチャート。
図23】記憶装置の構成例を説明する図。
図24】メモリセルアレイとビット線ドライバ回路の構成例を説明する図。
図25】記憶装置の動作例を説明するタイミングチャート。
図26】記憶装置の動作例を説明するタイミングチャート。
図27】記憶装置の動作例を説明するタイミングチャート。
図28】記憶装置の構成例を説明する図。
図29】記憶装置の構成例を説明する図。
図30】トランジスタの構成例を説明する図。
図31】トランジスタの構成例を説明する図。
図32】トランジスタの構成例を説明する図。
図33】トランジスタの構成例を説明する図。
図34】トランジスタの構成例を説明する図。
図35】電子部品の一例を説明する図。
図36】電子機器の一例を説明する図。
図37】記憶装置の応用例を説明する図。
【発明を実施するための形態】
【0021】
本発明の実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態および実施例の記載内容に限定して解釈されるものではない。
【0022】
なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
【0023】
なお、本明細書で説明する各図において、各構成の大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
【0024】
なお、本明細書中において、高電源電圧をHレベル(「VDD」または「H電位」ともいう。)、低電源電圧をLレベル(「GND」または「L電位」ともいう。)と呼ぶ場合がある。
【0025】
なお、電圧とは2点間における電位差のことをいい、電位とはある一点における静電場の中にある単位電荷が持つ静電エネルギー(電気的な位置エネルギー)のことをいう。ただし、一般的に、ある一点における電位と基準となる電位(例えば接地電位)との電位差のことを、単に電位もしくは電圧と呼び、電位と電圧が同義語として用いられることが多い。このため、本明細書などでは、明示する場合を除き、電位を電圧と読み替えてもよいし、電圧を電位と読み替えてもよいこととする。
【0026】
また、本明細書は、以下の実施の形態および実施例を適宜組み合わせることが可能である。また、1つの実施の形態の中に、複数の構成例が示される場合は、構成例を適宜組み合わせることが可能である。
【0027】
本明細書等において、金属酸化物(metal oxide)とは、広い意味での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体(透明酸化物導電体を含む)、酸化物半導体などに分類される。例えば、トランジスタの半導体層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。また、OSトランジスタと記載する場合においては、金属酸化物または酸化物半導体を有するトランジスタと換言することができる。また、本明細書等において、窒素を有する金属酸化物も金属酸化物と総称する場合がある。
【0028】
また、本明細書等に示すトランジスタは、明示されている場合を除き、エンハンスメント型(ノーマリーオフ型)のnチャネル型電界効果トランジスタとする。よって、そのしきい値電圧(「Vth」ともいう。)は、0Vより大きいものとする。
【0029】
(実施の形態1)
<半導体装置100>
図1は、本発明の一態様の半導体装置100の構成例を示す回路図である。半導体装置100は、電圧生成回路110、電圧保持回路120、温度検知回路130、および電圧制御回路140を有する。電圧保持回路120と電圧制御回路140の節点をノードNDと呼ぶ。電圧保持回路120と電圧制御回路140は、ノードNDを介して半導体装置100の出力端子OUTと電気的に接続される。
【0030】
また、半導体装置100は出力端子OUTを介して複数のトランジスタM11の第2ゲートに電気的に接続されている。トランジスタM11は、第1ゲート(「フロントゲート」または単に「ゲート」ともいう。)と第2ゲート(「バックゲート」ともいう。)を有するトランジスタである。第1ゲートと第2ゲートは、半導体層を介して互いに重なる領域を有する。第2ゲートは、例えばトランジスタM11のしきい値電圧を制御する機能を有する。
【0031】
トランジスタM11は、記憶装置、表示装置、演算装置などに含まれる様々な回路に用いられるトランジスタを表している。例えば、NOR型またはNAND型などの記憶装置に含まれるトランジスタを表している。また、例えば、液晶表示装置またはEL表示装置などの表示装置に含まれるトランジスタを表している。また、例えば、CPU(Central Processing Unit)、GPU(Graphics Processing Unit)、またはFPGA(Field Programmable Gate Array)などに含まれるトランジスタを表している。
【0032】
図1では、3つのトランジスタM11を示しているが、本発明の一態様はこれに限定されず、半導体装置100はさらに多くのトランジスタM11と接続されていてもよい。
【0033】
ここで、トランジスタの電気特性の1つであるId-Vg特性の温度依存性について説明しておく。図2(A)および図2(B)に、トランジスタの電気特性の1つであるId-Vg特性の一例を示す。Id-Vg特性は、ゲート電圧(Vg)の変化に対するドレイン電流(Id)の変化を示す。図2(A)および図2(B)の横軸は、Vgをリニアスケールで示している。また、図2(A)および図2(B)の縦軸は、Idをログスケールで示している。
【0034】
図2(A)は、OSトランジスタのId-Vg特性を示している。図2(B)は、チャネルが形成される半導体層にシリコンを用いたトランジスタ(「Siトランジスタ」ともいう。)のId-Vg特性を示している。なお、図2(A)および図2(B)は、どちらもnチャネル型トランジスタのId-Vg特性である。
【0035】
図2(A)に示すように、OSトランジスタは高温下の動作においてもオフ電流が増加しにくい。また、OSトランジスタは、動作温度の上昇と共にVthがマイナス方向にシフトし、オン電流が増加する。一方で、図2(B)に示すように、Siトランジスタは、温度の上昇と共に、オフ電流が増加する。また、Siトランジスタは、温度の上昇と共にVthがプラス方向にシフトし、オン電流が低下する。
【0036】
よって、トランジスタM11としてOSトランジスタを用いることで、高温下の動作においてもトランジスタM11を含む半導体装置全体の消費電力を下げることができる。
【0037】
また、半導体装置100は、出力端子OUTを介してトランジスタM11の第2ゲートに電圧VBGを書き込み、さらにそれを保持する機能を有する。例えば、電圧VBGとして負電位が与えられた場合、トランジスタM11は第2ゲートの負電位が保持されている間、Vthをプラス方向にシフトさせることができる。高温下の動作においてもVthを高く保つことができる。例えば、トランジスタM11をメモリセルの選択トランジスタに用いた場合、ストレージとして機能する容量素子の電荷を長期間保持することができる。
【0038】
〔電圧生成回路110〕
電圧生成回路110の回路構成例を図3(A)、(B)に示す。これらの回路図は降圧型のチャージポンプであり、入力端子INにGNDが入力され、電圧生成回路110の出力端子OUTから電圧VBG0が出力される。ここでは、一例として、チャージポンプ回路の基本回路の段数は4段としているが、これに限定されず任意の段数でチャージポンプ回路を構成してもよい。
【0039】
図3(A)に示す電圧生成回路110aは、トランジスタM21乃至トランジスタM24、および容量素子C21乃至容量素子C24を有する。
【0040】
トランジスタM21乃至トランジスタM24は、入力端子INと出力端子OUT間に直列に接続されており、それぞれのゲートと第1電極がダイオードとして機能するように接続されている。トランジスタM21乃至トランジスタM24のゲートは、それぞれ、容量素子C21乃至容量素子C24が接続されている。
【0041】
奇数段の容量素子C21、容量素子C23の第1電極には、CLKが入力され、偶数段の容量素子C22、C24の第1電極には、CLKBが入力される。CLKBは、CLKの位相を反転した反転クロック信号である。
【0042】
電圧生成回路110aは、入力端子INに入力されたGNDを降圧し、電圧VBG0を生成する機能を有する。電圧生成回路110aは、CLK、CLKBの供給のみで、負電位を生成することができる。
【0043】
上述したトランジスタM21乃至トランジスタM24は、OSトランジスタで形成してもよい。OSトランジスタを用いることで、ダイオード接続されたトランジスタM21乃至トランジスタM24の逆方向電流が低減できて好ましい。
【0044】
図3(B)に示す電圧生成回路110bは、pチャネル型トランジスタであるトランジスタM31乃至トランジスタM34で構成されている。その他の構成要素については、電圧生成回路110aの説明を援用する。
【0045】
電圧生成回路110は降圧型のチャージポンプだけでなく、昇圧型のチャージポンプであってもよい。また、電圧生成回路110は、降圧型と昇圧型の双方のチャージポンプを有していてもよい。
【0046】
〔電圧保持回路120〕
電圧保持回路120は、トランジスタM12を有する(図1(A)参照)。トランジスタM12の第1端子(ソースまたはドレインの一方)は電圧生成回路110に電気的に接続され、トランジスタM12の第2端子(ソースまたはドレインの他方)はノードNDに電気的に接続されている。
【0047】
電圧保持回路120は、トランジスタM12をオン状態にして、電圧生成回路110が生成した電圧VBG0をノードNDに供給する機能を有する。トランジスタM12のしきい値電圧をVth1とすると、トランジスタM12をオン状態にする場合は、トランジスタM12のゲートに、VBG0+Vth1以上の電圧を印加することが好ましい。また、電圧保持回路120は、トランジスタM12をオフ状態にして、ノードNDの電圧を保持する機能を有する。
【0048】
電圧VBG0として負電位を供給する場合、トランジスタM12に第1ゲートおよび第2ゲートを有するトランジスタを用いて、第1ゲートおよび第2ゲートを第2端子と電気的に接続してもよい(図4(A)参照)。この場合、トランジスタM12はダイオードとして機能できる。また、トランジスタM12から出力される電圧を電圧VBG1とすると、VBG1=VBG0+Vth1の関係が成り立つ。トランジスタM12の第1端子をGNDにすることで、ノードNDに書き込まれた負電位を保持することができる。
【0049】
図4(A)に示すトランジスタM12では、ノードNDに負電位を供給した後第1端子をGNDにするとVgが0Vとなる。よって、Vgが0Vの時のId(「カットオフ電流」ともいう。)が小さいことが好ましい。カットオフ電流を十分小さくすることで、ノードNDに書き込まれた負電位を長期間保持することができる。
【0050】
トランジスタM12のチャネル長は、トランジスタM11のチャネル長よりも長いことが好ましい。例えば、トランジスタM11のチャネル長を1μm未満とした場合、トランジスタM12のチャネル長は1μm以上、さらに好ましくは3μm以上、さらに好ましくは5μm以上、さらに好ましくは10μm以上である。トランジスタM12のチャネル長を長くすることで、トランジスタM12は短チャネル効果の影響を受けず、カットオフ電流を低く抑えることができる。また、トランジスタM12はソースとドレイン間の耐圧を高くすることができる。トランジスタM12のソースとドレイン間の耐圧が高いと、高電圧を生成する電圧生成回路110と、トランジスタM11との接続を容易にすることができて好ましい。
【0051】
トランジスタM12には、OSトランジスタやチャネル形成領域にワイドバンドギャップ半導体を用いたトランジスタを用いることが好ましい。OSトランジスタやワイドバンドギャップ半導体を用いたトランジスタは、カットオフ電流が小さく、ソースとドレイン間の耐圧が高い。なお、本明細書においてワイドバンドギャップ半導体とは、バンドギャップが2.2eV以上の半導体である。例えば、炭化ケイ素、窒化ガリウム、ダイヤモンドなどが挙げられる。
【0052】
トランジスタM12はトランジスタM11よりも小さいカットオフ電流が要求される。一方で、トランジスタM11はトランジスタM12よりも大きなオン電流が要求される。このように、要求される性質が異なるトランジスタを同一基板上に作る場合、異なる半導体を用いてそれぞれのトランジスタを形成すればよい。トランジスタM12はトランジスタM11よりも、バンドギャップの大きい半導体をチャネル形成領域に用いることが好ましい。また、トランジスタM11はトランジスタM12よりも、電子移動度の高い半導体をチャネル形成領域に用いることが好ましい。
【0053】
また、電圧保持回路120は、直列に接続された複数のトランジスタM12で構成されていてもよい(図4(B)、(C)参照。)。
【0054】
〔温度検知回路130〕
温度検知回路130は、温度センサ131と、アナログ-デジタル変換回路(「ADC」ともいう。)132を有する(図5参照。)。
【0055】
温度センサ131は、半導体装置100の温度をセンシングし、温度に応じたアナログ信号VAを出力する機能を有する。温度センサ131としては、例えば、白金、ニッケルまたは銅などの測温抵抗体、サーミスタ、熱電対、IC温度センサなどを用いることができる。
【0056】
アナログ-デジタル変換回路132は、アナログ信号VAをnビット(nは1以上の整数)のデジタル信号VDに変換する機能を有する。デジタル信号VDは温度検知回路130から出力され、電圧制御回路140に供給される。
【0057】
温度検知回路130で検出したアナログ信号の温度情報をデジタル信号に変換して出力することで、配線抵抗および寄生容量による信号の減衰や、ノイズの影響を低減することができる。よって、温度検知回路130が電圧制御回路140から離れた位置に設けられている場合であっても、温度情報を電圧制御回路140に正確に伝えることができる。
【0058】
〔電圧制御回路140〕
図2(A)を用いて説明したように、OSトランジスタは、低温になるほどVthがプラス側にシフトしてオン電流が低下する。その結果、回路の動作速度が低下する。また、高温になるほどVthがマイナス側にシフトし、カットオフ電流が増大する。これは、回路にとって動作可能な温度範囲を狭めてしまう要因となる。電圧制御回路140を用いてノードNDに動作温度に応じた補正電圧を印加することで、半導体装置100の出力端子OUTから出力される電圧を補正し、該出力端子OUTと電気的に接続された回路の動作可能な温度範囲を広げることが出来る。
【0059】
電圧制御回路140は、ロジック回路145、および電圧生成回路146を有する(図1(B)参照。)。ロジック回路145は、温度検知回路130から供給されたデジタル信号(温度情報)を電圧生成回路146に供給する機能を有する。例えば、温度検知回路130から供給されたシリアル信号をパラレル信号に変換して電圧生成回路146に供給する。また、温度検知回路130から供給されたnビットのデジタル信号を、mビット(mは1以上の整数)のデジタル信号に変換して電圧生成回路146に供給する機能を有する。
【0060】
電圧生成回路146は、ロジック回路145から供給されたmビットのデジタル信号を2段階の電圧に変換して出力する機能を有する。図1(B)では、mが4の場合を例示している。図1(B)において、電圧生成回路146は、バッファBF1、バッファBF2、バッファBF3、バッファBF4、容量素子C1、容量素子C2、容量素子C4、および容量素子C8を有する。
【0061】
ロジック回路145が出力する4ビットのデジタル信号は、バッファBF1乃至バッファBF4の入力端子に供給される。具体的には、4ビットのデジタル信号の1桁目の情報がバッファBF1に入力され、2桁目の情報がバッファBF2に入力され、3桁目の情報がバッファBF3に入力され、4桁目の情報がバッファBF4に入力される。
【0062】
容量素子C1の一方の電極はバッファBF1の出力端子と電気的に接続され、他方の電極は出力端子OUTと電気的に接続される。容量素子C2の一方の電極はバッファBF2の出力端子と電気的に接続され、他方の電極は出力端子OUTと電気的に接続される。容量素子C4の一方の電極はバッファBF3の出力端子と電気的に接続され、他方の電極は出力端子OUTと電気的に接続される。容量素子C8の一方の電極はバッファBF4の出力と電気的に接続され、他方の電極は出力端子OUTと電気的に接続される。
【0063】
電圧制御回路140の出力端子OUTから出力される電圧を「電圧VBias」と呼ぶ。電圧制御回路140の出力端子OUTは、半導体装置100のノードNDと電気的に接続される。
【0064】
電圧制御回路140からノードNDに印加する電圧は、容量素子C1、容量素子C2、容量素子C4、および容量素子C8の合成容量と、ノードNDに生じる寄生容量の比で決定される。容量素子C1の容量値は、該寄生容量の容量値より十分大きいことが好ましい。具体的には、容量素子C1の容量値は、該寄生容量の容量値の5倍以上が好ましく、10倍以上がより好ましい。
【0065】
また、容量素子C1、容量素子C2、容量素子C4、および容量素子C8の容量値は、全て同じ容量値としてもよいが、少なくとも一部もしくは全部を異なる容量値とすることが好ましい。本実施の形態では、容量素子C2の容量値を容量素子C1の容量値の2倍とし、容量素子C4の容量値を容量素子C1の容量値の4倍とし、容量素子C8の容量値を容量素子C1の容量値の8倍とする。このようにすることで、電圧制御回路140からノードNDに16段階の電圧を供給することができる。
【0066】
図6(A)乃至(C)に、温度変化に対する電圧VBiasの電圧変化の一例を示す。図6(A)乃至(C)の横軸は、温度をリニアスケールで示している。また、図6(A)乃至(C)の縦軸は、電圧VBiasをリニアスケールで示している。トランジスタM11がOSトランジスタである場合、電圧VBiasの大きさは、トランジスタM11の動作温度が高くなるほど、小さくなるように変化することが好ましい(図6(A)参照。)。また、目的や用途に応じて、動作温度が高くなるほど、大きくなるように変化してもかまわない(図6(B)参照。)。また、電圧VBiasの大きさは、温度変化に対して非線形に変化してもよい(図6(C)参照。)。温度変化に対する電圧VBiasの電圧変化は、ロジック回路145で設定することができる。
【0067】
<半導体装置100の動作例>
図7は半導体装置100の動作例を説明するタイミングチャートである。本実施の形態では、トランジスタM11がOSトランジスタであり、動作温度が100℃~-50℃の範囲で変化する場合に、電圧VBiasが0V~7.5Vの範囲で直線的に変化する動作例について説明する。また、動作温度が20℃の時に電圧VBGが-3Vになるものとする。
【0068】
また、温度検知回路130からは、4ビットのデジタル信号VDが出力されるものとする。本実施の形態では、動作温度が100℃の時にデジタル信号VDとして”0000”が出力され、動作温度が-50℃の時に”1111”が出力されるものとする。
【0069】
また、容量素子C1の一方の電極に接続するバッファBF1の出力がL電位からH電位に変化すると、容量素子C1の他方の電極の電位が0.5V上昇するものとする。また、容量素子C2の一方の電極に接続するバッファBF2の出力がL電位からH電位に変化すると、容量素子C2の他方の電極の電位が1.0V上昇するものとする。また、容量素子C4の一方の電極に接続するバッファBF3の出力がL電位からH電位に変化すると、容量素子C4の他方の電極の電位が2.0V上昇するものとする。また、容量素子C8の一方の電極に接続するバッファBF4の出力がL電位からH電位に変化すると、容量素子C8の他方の電極の電位が4.0V上昇するものとする。
【0070】
〔期間T0〕
期間T0はリセット期間である。期間T0において、バッファBF1乃至バッファBF4の各出力端子からL電位(0V)を出力する。また、電圧VBG0を-7Vとし、トランジスタM12をオン状態にする。よって、電圧VBGが-7Vになる。期間T0において、温度検知回路130は、デジタル信号VDの出力を停止してもよい。また、温度検知回路130の動作を停止してもよい。
【0071】
〔期間T1〕
期間T1において、トランジスタM12をオフ状態にする。ノードNDの電圧が-7Vに保持される。よって、電圧VBGも-7Vのままである。
【0072】
〔期間T2〕
期間T2において、温度検知回路130から電圧制御回路140にデジタル信号VD(温度情報)が供給される。例えば、20℃を示すデジタル信号VDとして”1000”を電圧制御回路140に供給する。
【0073】
ロジック回路145は、バッファBF1乃至バッファBF4に、デジタル信号VDに応じた電位を入力する。具体的には、デジタル信号VDが”1000”である場合、バッファBF1乃至バッファBF3の出力がL電位、バッファBF4の出力がH電位になるように、バッファBF1乃至バッファBF4を制御する。
【0074】
すると、電圧制御回路140の出力端子OUTの電位が4V上昇する。すると、ノードNDの電圧が-7Vから-3Vに変化し、電圧VBGが-3Vになる。
【0075】
〔期間T3〕
期間T3において、温度検知回路130から電圧制御回路140にデジタル信号VD(温度情報)が供給される。例えば、50℃を示すデジタル信号VDとして”0101”を電圧制御回路140に供給する。
【0076】
期間T2と同様に、ロジック回路145は、バッファBF1乃至バッファBF4に、デジタル信号VDに応じた電位を入力する。デジタル信号VDが”0101”のとき、バッファBF1の出力がH電位、バッファBF2の出力がL電位、バッファBF3の出力がH電位、バッファBF4の出力がL電位になる。すると、電圧VBGが-4.5Vになる。
【0077】
〔期間T4〕
期間T4において、温度検知回路130から電圧制御回路140にデジタル信号VD(温度情報)が供給される。例えば、-20℃を示すデジタル信号VDとして”1100”を電圧制御回路140に供給する。
【0078】
期間T2および期間T3と同様に、ロジック回路145は、バッファBF1乃至バッファBF4に、デジタル信号VDに応じた電位を入力する。デジタル信号VDが”1100”のとき、バッファBF1の出力がL電位、バッファBF2の出力がL電位、バッファBF3の出力がH電位、バッファBF4の出力がH電位になる。すると、電圧VBGが-1.0Vになる。
【0079】
このようにして、温度変化に応じて電圧VBGを変化させることが出来る。また、トランジスタM11の電気特性の温度変化を考慮しない場合、必要以上に大きな電圧をトランジスタM11の第2ゲートに印加することになる。必要以上に大きな電圧が、トランジスタM11の第2ゲートに長時間印加されると、トランジスタM11の電気特性が劣化し、信頼性を損ねる恐れがある。本発明の一態様によれば、温度変化に応じてトランジスタM11の第2ゲートに印加する電圧を変化させることができる。よって、必要最低限の電圧をトランジスタM11の第2ゲートに印加することができる。本発明の一態様によれば、トランジスタM11を含む半導体装置の信頼性を高めることができる。
【0080】
また、一定時間毎にリセット期間(期間T0)を設けて、ノードNDの電圧をリフレッシュしてもよい。
【0081】
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
【0082】
(実施の形態2)
本実施の形態では、実施の形態1に記載の半導体装置100を用いた記憶装置について説明する。
【0083】
<記憶装置>
図8は、記憶装置の構成例を示すブロック図である。記憶装置300は、周辺回路311、セルアレイ(Cell Array)401、および半導体装置100を有する。周辺回路311は、ローデコーダ321、ワード線ドライバ回路322、カラムデコーダ331、ビット線ドライバ回路330、出力回路340、コントロールロジック回路360を有する。
【0084】
ワード線ドライバ回路322は、配線WLに電位を供給する機能を有する。ビット線ドライバ回路330は、プリチャージ回路332、増幅回路333、および入出力回路334を有する。プリチャージ回路332は、配線SL(図示せず)、配線BILまたは配線RBLなどをプリチャージする機能を有する。増幅回路333は、配線BILまたは配線RBLから読み出されたデータ信号を増幅する機能を有する。なお、配線WL、配線SL、配線BIL、および配線RBLは、セルアレイ401が有するメモリセル(Memory Cell)411に接続されている配線であり、詳しくは後述する。増幅されたデータ信号は、出力回路340を介して、デジタルのデータ信号RDATAとして記憶装置300の外部に出力される。
【0085】
記憶装置300には、外部から電源電圧として低電源電圧(VSS)、周辺回路311用の高電源電圧(VDD)、セルアレイ401用の高電源電圧(VIL)が供給される。
【0086】
また、記憶装置300には、制御信号(CE、WE、RE)、アドレス信号ADDR、データ信号WDATAが外部から入力される。アドレス信号ADDRは、ローデコーダ321およびカラムデコーダ331に入力され、データ信号WDATAは入出力回路334に入力される。
【0087】
コントロールロジック回路360は、外部からの入力信号(CE、WE、RE)を処理して、ローデコーダ321、カラムデコーダ331の制御信号を生成する。CEは、チップイネーブル信号であり、WEは、書き込みイネーブル信号であり、REは、読み出しイネーブル信号である。コントロールロジック回路360が処理する信号は、これに限定されるものではなく、必要に応じて、他の制御信号を入力すればよい。
【0088】
なお、上述の各回路あるいは各信号は、必要に応じて、適宜、取捨することができる。
【0089】
セルアレイ401を構成するトランジスタにOSトランジスタを適用することができる。また、周辺回路311を構成するトランジスタにOSトランジスタを適用することができる。セルアレイ401と周辺回路311を、OSトランジスタを用いて形成することで、セルアレイ401と周辺回路311を、同一の製造工程で作製することが可能になり、製造コストを低く抑えることができる。
【0090】
〔セルアレイの構成例〕
図9にセルアレイ401の詳細を記載する。セルアレイ401は、一列にm(mは1以上の整数である。)個、一行にn(nは1以上の整数である。)個、計m×n個のメモリセル411を有し、メモリセル411は行列状に配置されている。図9では、メモリセル411のアドレスも併せて表記している。例えば、[1,1]は1行1列目のアドレスに位置しているメモリセル411を示し、[i,j](iは、1以上m以下の整数であり、jは、1以上n以下の整数である。)はi行j列目のアドレスに位置しているメモリセル411を示している。なお、セルアレイ401とワード線ドライバ回路322を接続している配線の数は、メモリセル411の構成、一列中に含まれるメモリセル411の数などによって決まる。また、セルアレイ401とビット線ドライバ回路330を接続している配線の数は、メモリセル411の構成、一行中に含まれるメモリセル411の数などによって決まる。
【0091】
〔メモリセルの構成例〕
図10に、上述のメモリセル411に適用できるメモリセル411A乃至メモリセル411Eの構成例を示す。
【0092】
[DOSRAM]
図10(A)に、DRAM型のメモリセル411Aの回路構成例を示す。本明細書等において、OSトランジスタを用いたDRAMを、DOSRAM(Dynamic Oxide Semiconductor Random Access Memory)と呼ぶ。メモリセル411Aは、トランジスタM11と、容量素子Csと、を有する。
【0093】
トランジスタM11の第1端子は、容量素子Csの第1端子と接続され、トランジスタM11の第2端子は、配線BILと接続され、トランジスタM11のゲートは、配線WLと接続され、トランジスタM11のバックゲートは、配線BGLと接続されている。容量素子Csの第2端子は、配線GNDLと接続されている。配線GNDLは、低レベル電位(基準電位という場合がある。)を与える配線である。
【0094】
配線BILは、ビット線として機能し、配線WLは、ワード線として機能する。配線BGLは、トランジスタM11のバックゲートに電位を印加するための配線として機能する。また、配線BGLは、半導体装置100の出力端子OUTと電気的に接続される。配線BGLに任意の電位を印加することによって、トランジスタM11のしきい値電圧を増減することができる。
【0095】
データの書き込みおよび読み出しは、配線WLに高レベル電位を印加し、トランジスタM11を導通状態にし、配線BILと容量素子Csの第1端子を電気的に接続することによって行われる。
【0096】
また、上述した記憶装置300が有するメモリセルは、メモリセル411Aに限定されず、回路構成の変更を行うことができる。
【0097】
トランジスタM11をメモリセルに用いる場合は、トランジスタM11にOSトランジスタを用いることが好ましい。また、OSトランジスタの半導体層に、インジウム、元素M(元素Mはアルミニウム、ガリウム、イットリウム、またはスズ)、亜鉛のいずれか一を有する酸化物半導体を用いることが好ましい。特に、インジウム、ガリウム、亜鉛を含む酸化物半導体を用いることが好ましい。
【0098】
インジウム、ガリウム、亜鉛を含む酸化物半導体を適用したOSトランジスタは、オフ電流が極めて小さいという特性を有している。トランジスタM11としてOSトランジスタを用いることによって、トランジスタM11のリーク電流を非常に低くすることができる。つまり、書き込んだデータをトランジスタM11によって長時間保持することができるため、メモリセルのリフレッシュの頻度を少なくすることができる。また、メモリセルのリフレッシュ動作を不要にすることができる。また、リーク電流が非常に低いため、メモリセル411Aに対して多値データ、またはアナログデータを保持することができる。
【0099】
トランジスタM11としてOSトランジスタを適用することにより、DOSRAMを構成することができる。
【0100】
[NOSRAM]
図10(B)に、2つのトランジスタと1つの容量素子を有するゲインセル型(「2Tr1C型」ともいう。)のメモリセル411Bの回路構成例を示す。メモリセル411Bは、トランジスタM11と、トランジスタM3と、容量素子Csと、を有する。
【0101】
トランジスタM11の第1端子は、容量素子Csの第1端子と接続され、トランジスタM11の第2端子は、配線WBLと接続され、トランジスタM11のゲートは、配線WLと接続され、トランジスタM11のバックゲートは、配線BGLと接続されている。容量素子Csの第2端子は、配線RLと接続されている。トランジスタM3の第1端子は、配線RBLと接続され、トランジスタM3の第2端子は、配線SLと接続され、トランジスタM3のゲートは、容量素子Csの第1端子と接続されている。
【0102】
配線WBLは、書き込みビット線として機能し、配線RBLは、読み出しビット線として機能し、配線WLは、ワード線として機能する。配線RLは、容量素子Csの第2端子に所定の電位を印加するための配線として機能する。データの書き込み時、データ保持の最中、配線RLには、基準電位を印加するのが好ましい。
【0103】
配線BGLは、トランジスタM11のバックゲートに電位を印加するための配線として機能する。また、配線BGLは、半導体装置100の出力端子OUTと電気的に接続される。配線BGLに任意の電位を印加することによって、トランジスタM11のしきい値電圧を増減することができる。
【0104】
データの書き込みは、配線WLに高レベル電位を印加し、トランジスタM11を導通状態にし、配線WBLと容量素子Csの第1端子を電気的に接続することによって行われる。具体的には、トランジスタM11が導通状態のときに、配線WBLに記録する情報に対応する電位を印加し、容量素子Csの第1端子、およびトランジスタM3のゲートに該電位を書き込む。その後、配線WLに低レベル電位を印加し、トランジスタM11を非導通状態にすることによって、容量素子Csの第1端子の電位、およびトランジスタM3のゲートの電位を保持する。
【0105】
データの読み出しは、配線RLと配線SLに所定の電位を印加することによって行われる。トランジスタM3のソース-ドレイン間に流れる電流、およびトランジスタM3の第1端子の電位は、トランジスタM3のゲートの電位、およびトランジスタM3の第2端子の電位によって決まるので、トランジスタM3の第1端子に接続されている配線RBLの電位を読み出すことによって、容量素子Csの第1端子(またはトランジスタM3のゲート)に保持されている電位を読み出すことができる。つまり、容量素子Csの第1端子(またはトランジスタM3のゲート)に保持されている電位から、このメモリセルに書き込まれている情報を読み出すことができる。または、このメモリセルに書き込まれている情報の有無を知ることができる。
【0106】
また、上述した記憶装置300が有するメモリセルは、メモリセル411Bに限定されず、回路の構成を適宜変更することができる。
【0107】
例えば、配線WBLと配線RBLを一本の配線BILとしてまとめた構成であってもよい。そのメモリセルの回路構成例を図10(C)に示す。メモリセル411Cは、メモリセル411Bの配線WBLと配線RBLを一本の配線BILとして、トランジスタM11の第2端子、およびトランジスタM3の第1端子が、配線BILと接続されている構成となっている。つまり、メモリセル411Cは、1本の配線BILが、書き込みビット線および読み出しビット線として機能する構成となっている。
【0108】
なお、メモリセル411Bおよびメモリセル411Cにおいても、トランジスタM11にOSトランジスタを用いることが好ましい。トランジスタM11にOSトランジスタを用いて、メモリセル411Bおよびメモリセル411Cのような2Tr1C型のメモリセルを用いた記憶装置をNOSRAM(Non-volatile Oxide Semiconductor Random Access Memory)という。
【0109】
なお、トランジスタM3のチャネル形成領域には、シリコンを有することが好ましい。特に、該シリコンは、非晶質シリコン、多結晶シリコン、低温ポリシリコン(LTPS:Low Temperature Poly-Silicon)とすることができる(以後、該シリコンを有するトランジスタをSiトランジスタと呼称する。)。Siトランジスタは、OSトランジスタよりも電界効果移動度が高くなる場合があるため、読み出しトランジスタとして、Siトランジスタを適用するのは好適といえる。
【0110】
また、トランジスタM3としてOSトランジスタを用いた場合、メモリセルを単極性回路で構成することができる。
【0111】
また、図10(D)に、3トランジスタ1容量素子のゲインセル型(「3Tr1C型」ともいう。)のメモリセル411Dの回路構成例を示す。メモリセル411Dは、トランジスタM11、トランジスタM5、およびトランジスタM6と、容量素子Csと、を有する。
【0112】
トランジスタM11の第1端子は、容量素子Csの第1端子と接続され、トランジスタM11の第2端子は、配線BILと接続され、トランジスタM11のゲートは、配線WLと接続され、トランジスタM11のバックゲートは、配線BGLと電気的に接続されている。容量素子Csの第2端子は、トランジスタM5の第1端子と、配線GNDLと、に電気的に接続されている。トランジスタM5の第2端子は、トランジスタM6の第1端子と接続され、トランジスタM5のゲートは、容量素子Csの第1端子と接続されている。トランジスタM6の第2端子は、配線BILと接続され、トランジスタM6のゲートは配線RLと接続されている。
【0113】
配線BILは、ビット線として機能し、配線WLは、書き込みワード線として機能し、配線RLは、読み出しワード線として機能する。
【0114】
配線BGLは、トランジスタM11のバックゲートに電位を印加するための配線として機能する。また、配線BGLは、半導体装置100の出力端子OUTと電気的に接続される。配線BGLに任意の電位を印加することによって、トランジスタM11のしきい値電圧を増減することができる。
【0115】
データの書き込みは、配線WLに高レベル電位を印加し、トランジスタM11を導通状態にし、配線BILと容量素子Csの第1端子を接続することによって行われる。具体的には、トランジスタM11が導通状態のときに、配線BILに記録する情報に対応する電位を印加し、容量素子Csの第1端子、およびトランジスタM5のゲートに該電位を書き込む。その後、配線WLに低レベル電位を印加し、トランジスタM11を非導通状態にすることによって、容量素子Csの第1端子の電位、およびトランジスタM5のゲートの電位を保持する。
【0116】
データの読み出しは、配線BILに所定の電位をプリチャージして、その後配線BILを電気的に浮遊状態にし、かつ配線RLに高レベル電位を印加することによって行われる。配線RLが高レベル電位となるので、トランジスタM6は導通状態となり、配線BILとトランジスタM5の第2端子が電気的に接続状態となる。このとき、トランジスタM5の第2端子には、配線BILの電位が印加されることになるが、容量素子Csの第1端子(またはトランジスタM5のゲート)に保持されている電位に応じて、トランジスタM5の第2端子の電位、および配線BILの電位が変化する。ここで、配線BILの電位を読み出すことによって、容量素子Csの第1端子(またはトランジスタM5のゲート)に保持されている電位を読み出すことができる。つまり、容量素子Csの第1端子(またはトランジスタM5のゲート)に保持されている電位から、このメモリセルに書き込まれている情報を読み出すことができる。または、このメモリセルに書き込まれている情報の有無を知ることができる。
【0117】
また、上述した記憶装置300が有するメモリセルは、回路の構成を適宜変更することができる。
【0118】
なお、メモリセル411Dにおいても、トランジスタM11にOSトランジスタを用いることが好ましい。トランジスタM11としてOSトランジスタを適用した3Tr1C型のメモリセル411Dは、前述したNOSRAMの一態様である。
【0119】
なお、本実施の形態で説明したトランジスタM5およびM6のチャネル形成領域には、シリコンを有することが好ましい。特に、該シリコンは、非晶質シリコン、多結晶シリコン、低温ポリシリコンとすることができる。Siトランジスタは、OSトランジスタよりも電界効果移動度が高くなる場合があるため、読み出しトランジスタとして、Siトランジスタを適用するのは好適といえる。
【0120】
また、トランジスタM5およびM6としてOSトランジスタを用いた場合、メモリセルを単極性回路で構成することができる。
【0121】
[oxSRAM]
図10(E)に、OSトランジスタを用いたSRAM(Static Random Access Memory)型のメモリセル411Eの回路構成例を示す。本明細書等において、OSトランジスタを用いたSRAMを、oxSRAMと呼ぶ。なお、図10(E)に示すメモリセル411Eは、バックアップ可能なSRAM型のメモリセルである。
【0122】
メモリセル411Eは、トランジスタM7乃至トランジスタM10と、トランジスタMS1乃至トランジスタMS4と、容量素子Cs1と、容量素子Cs2と、を有する。また、トランジスタM7およびトランジスタM8は、トランジスタM11に相当する。なお、トランジスタM7乃至トランジスタM10は、バックゲートを有するトランジスタである。なお、トランジスタMS1、およびトランジスタMS2は、pチャネル型トランジスタであり、トランジスタMS3、およびトランジスタMS4は、nチャネル型トランジスタである。
【0123】
トランジスタM7の第1端子は、配線BILと接続され、トランジスタM7の第2端子は、トランジスタMS1の第1端子と、トランジスタMS3の第1端子と、トランジスタMS2のゲートと、トランジスタMS4のゲートと、トランジスタM10の第1端子と、に接続されている。トランジスタM7のゲートは、配線WLと接続され、トランジスタM7のバックゲートは、配線BGL1と接続されている。
【0124】
トランジスタM8の第1端子は、配線BILBと接続され、トランジスタM8の第2端子は、トランジスタMS2の第1端子と、トランジスタMS4の第1端子と、トランジスタMS1のゲートと、トランジスタMS3のゲートと、トランジスタM9の第1端子と、に接続されている。トランジスタM8のゲートは、配線WLと接続され、トランジスタM8のバックゲートは、配線BGL2と接続されている。
【0125】
トランジスタMS1の第2端子は、配線VDLと電気的に接続されている。トランジスタMS2の第2端子は、配線VDLと電気的に接続されている。トランジスタMS3の第2端子は、配線GNDLと電気的に接続されている。トランジスタMS4の第2端子は、配線GNDLと接続されている。
【0126】
トランジスタM9の第2端子は、容量素子Cs1の第1端子と接続され、トランジスタM9のゲートは、配線BRLと接続され、トランジスタM9のバックゲートは、配線BGL3と接続されている。トランジスタM10の第2端子は、容量素子Cs2の第1端子と接続され、トランジスタM10のゲートは、配線BRLと接続され、トランジスタM10のバックゲートは、配線BGL4と接続されている。
【0127】
容量素子Cs1の第2端子は、配線GNDLと接続され、容量素子Cs2の第2端子は、配線GNDLと接続されている。
【0128】
配線BILおよび配線BILBは、ビット線として機能し、配線WLは、ワード線として機能し、配線BRLは、トランジスタM9、およびトランジスタM10の導通状態、非導通状態を制御する配線である。
【0129】
配線BGL1乃至配線BGL4は、それぞれトランジスタM7乃至トランジスタM10のバックゲートに電位を印加するための配線として機能する。
【0130】
配線BGL1乃至配線BGL4は、半導体装置100の出力端子OUTと電気的に接続される。なお、記憶装置300に複数の半導体装置100を設け、配線BGL1乃至配線BGL4をそれぞれ異なる半導体装置100と電気的に接続してもよい。配線BGL1乃至配線BGL4に任意の電位を印加することによって、それぞれトランジスタM7乃至トランジスタM10のしきい値電圧を増減することができる。
【0131】
配線VDLは、高レベル電位を与える配線であり、配線GNDLは、低レベル電位を与える配線である。
【0132】
データの書き込みは、配線WLに高レベル電位を印加し、かつ配線BRLに高レベル電位を印加することによって行われる。具体的には、トランジスタM10が導通状態のときに、配線BILに記録する情報に対応する電位を印加し、トランジスタM10の第2端子側に該電位を書き込む。
【0133】
ところで、メモリセル411Eは、トランジスタMS1およびトランジスタMS2によってインバータループを構成しているので、トランジスタM8の第2端子側に、該電位に対応するデータ信号の反転信号が入力される。トランジスタM8が導通状態であるため、配線BILBには、配線BILに印加されている電位、すなわち配線BILに入力されている信号の反転信号が出力される。また、トランジスタM9、およびトランジスタM10が導通状態であるため、トランジスタM7の第2端子の電位、およびトランジスタM8の第2端子の電位は、それぞれ容量素子Cs2の第1端子、および容量素子Cs1の第1端子に保持される。その後、配線WLに低レベル電位を印加し、かつ配線BRLに低レベル電位を印加し、トランジスタM7乃至トランジスタM10を非導通状態にすることによって、容量素子Cs1の第1端子、および容量素子Cs2の第1端子の電位を保持する。
【0134】
データの読み出しは、あらかじめ配線BILおよび配線BILBを所定の電位にプリチャージした後に、配線WLに高レベル電位を印加し、配線BRLに高レベル電位を印加することによって、容量素子Cs1の第1端子の電位が、メモリセル411Eのインバータループによってリフレッシュされ、配線BILBに出力される。また、容量素子Cs2の第1端子の電位が、メモリセル411Eのインバータループによってリフレッシュされ、配線BILに出力される。配線BILおよび配線BILBでは、それぞれプリチャージされた電位から容量素子Cs2の第1端子の電位、および容量素子Cs1の第1端子の電位に変動するため、配線BILまたは配線BILBの電位から、メモリセルに保持された電位を読み出すことができる。
【0135】
なお、トランジスタM7乃至トランジスタM10としてOSトランジスタを用いることが好ましい。トランジスタM7乃至トランジスタM10にOSトランジスタを用いることによって、メモリセル411Eに書き込んだデータを長時間保持することができるため、メモリセル411Eのリフレッシュの頻度を少なくすることができる。また、メモリセル411Eのリフレッシュ動作を不要にすることができる。また、リーク電流が非常に低いため、メモリセル411Eに対して多値データ、またはアナログデータを保持することができる。
【0136】
なお、トランジスタMS1乃至トランジスタMS4のチャネル形成領域には、シリコンを有することが好ましい。特に、該シリコンは、非晶質シリコン、多結晶シリコン、低温ポリシリコンとすることができる。Siトランジスタは、OSトランジスタよりも電界効果移動度が高くなる場合があるため、インバータに含まれるトランジスタとして、Siトランジスタを適用するのは好適といえる。
【0137】
また、メモリセルにOSトランジスタを用いることで、メモリセルへの電力供給を停止してもメモリセルに書き込まれた情報を長期間保持することができる。よって、情報の読み書きが必要の無い期間に、周辺回路311の一部または全部への電力供給を停止させることができる。
【0138】
1つの半導体装置100を全てのメモリセルと電気的に接続してもよい。また、記憶装置300に複数の半導体装置100を設けて、1列毎または複数列毎に複数のメモリセルと1つの半導体装置100を電気的に接続してもよい。また、1行毎または複数行毎に複数のメモリセルと1つの半導体装置100を電気的に接続してもよい。また、セルアレイに含まれる複数のメモリセルを複数のブロックに分けて、1ブロック毎または複数のブロック毎に1つの半導体装置100を設けてもよい。
【0139】
本実施の形態で説明したメモリセルは、CPUやGPUなどに含まれる、レジスタおよびキャッシュなどの記憶素子に用いることができる。
【0140】
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
【0141】
(実施の形態3)
本実施の形態では、記憶装置300に含まれるセルアレイ401の構成例と、その動作例について説明する。本実施の形態では、メモリセル411としてDRAM型のメモリセル411Aを用いる。
【0142】
図11に、図9と異なるセルアレイ401の一例を示す。図11は、折り返しビット線方式(フォールデッドビット線方式)のメモリセルアレイである。なお、メモリセル411Aは、開放型ビット線方式(オープンビット線方式)のメモリセルアレイに用いることもできる。
【0143】
図11に示すセルアレイ401は、一列にm(mは1以上の整数である。)個、一行にn(nは1以上の整数である。)個、計m×n個のメモリセル411Aを有し、メモリセル411Aは行列状に配置されている。図11では、メモリセル411Aのアドレスも併せて示している。例えば、[i,j]はi行j列目のメモリセル411Aを示している。
【0144】
また、図11に示すセルアレイ401は、ワード線ドライバ回路322と電気的に接続するm本の配線WLを有する。配線WL[1]は1行目のメモリセル411Aと電気的に接続される。同様に、配線WL[i]はi行目のメモリセル411Aと電気的に接続される。
【0145】
また、図11に示すセルアレイ401は、1列に2つの配線BIL(配線BILaおよび配線BILb)を有する。図11では1列目の配線BILaを配線BILa[1]と示し、j列目の配線BILbを配線BILb[j]と示している。
【0146】
奇数行に配置されたメモリセル411Aは、配線BILaまたは配線BILbの一方と電気的に接続され、偶数行に配置されたメモリセル411Aは、配線BILaまたは配線BILbの他方と電気的に接続される。
【0147】
また、配線BILaおよび配線BILbは、列毎に設けられた、プリチャージ回路332、増幅回路333、および入出力回路334と電気的に接続される。また、入出力回路334は、列毎に配線SALaおよび配線SALbと電気的に接続される。図11では1列目のプリチャージ回路332をプリチャージ回路332[1]と示し、j列目のプリチャージ回路332をプリチャージ回路332[j]と示している。増幅回路333および入出力回路334も同様に表記している。なお、ビット線ドライバ回路330は、カラムデコーダ331(図8参照。)を有する。
【0148】
<回路構成例>
図12に、J列目のメモリセル411A、プリチャージ回路332、増幅回路333、および入出力回路334の回路構成例を示す。
【0149】
〔プリチャージ回路332〕
プリチャージ回路332[j]は、nチャネル型のトランジスタTr21乃至トランジスタTr23を有する。なお、トランジスタTr21乃至トランジスタTr23は、pチャネル型であってもよい。トランジスタTr21のソース又はドレインの一方は配線BILa[j]と接続され、ソース又はドレインの他方は配線PREと接続されている。トランジスタTr22のソース又はドレインの一方は配線BILb[j]と接続され、ソース又はドレインの他方は配線PREと接続されている。トランジスタTr23のソース又はドレインの一方は配線BILa[j]と接続され、ソース又はドレインの他方は配線BILb[j]と接続されている。トランジスタTr21のゲート、トランジスタTr22のゲート、及びトランジスタTr23のゲートは、配線PLと接続されている。プリチャージ回路332[j]は、配線BILa[j]及び配線BILb[j]の電位を初期化する機能を有する。
【0150】
〔増幅回路333〕
増幅回路333[j]は、pチャネル型のトランジスタTr31及びトランジスタTr32と、nチャネル型のトランジスタTr33及びトランジスタTr34を有する。トランジスタTr31のソース又はドレインの一方は配線SPと接続され、ソース又はドレインの他方はトランジスタTr32のゲート、トランジスタTr34のゲート、及び配線BILa[j]と接続されている。トランジスタTr33のソース又はドレインの一方はトランジスタTr32のゲート、トランジスタTr34のゲート、及び配線BILa[j]と接続され、ソース又はドレインの他方は配線SNと接続されている。トランジスタTr32のソース又はドレインの一方は配線SPと接続され、ソース又はドレインの他方はトランジスタTr31のゲート、トランジスタTr33のゲート、及び配線BILb[j]と接続されている。トランジスタTr34のソース又はドレインの一方はトランジスタTr31のゲート、トランジスタTr33のゲート、及び配線BILb[j]と接続され、ソース又はドレインの他方は配線SNと接続されている。増幅回路333[j]は、配線BILa[j]、BILb[j]の電位を増幅する機能を有する。なお、増幅回路333[j]は、ラッチ型のセンスアンプとして機能する。
【0151】
〔入出力回路334〕
入出力回路334[j]は、nチャネル型のトランジスタTr41及びトランジスタTr42を有する。なお、トランジスタTr41及びトランジスタTr42は、pチャネル型であってもよい。トランジスタTr41のソース又はドレインの一方は配線BILa[j]と接続され、ソース又はドレインの他方は配線SALa[j]と接続されている。トランジスタTr42のソース又はドレインの一方は配線BILb[j]と接続され、ソース又はドレインの他方は配線SALb[j]と接続されている。トランジスタTr41のゲート及びトランジスタTr42のゲートは、配線CSELと接続されている。
【0152】
入出力回路334[j]は、配線CSELに供給される電位に基づいて、配線BILa[j]と配線SALa[j]の導通状態、及び配線BILb[j]と配線SALb[j]の導通状態を制御する機能を有する。すなわち、入出力回路334[j]によって、配線SALa[j]、配線SALb[j]に電位を出力するか否かを選択することができる。
【0153】
配線SP、配線SN、配線CSEL、配線PRE、配線PLは、プリチャージ回路332、増幅回路333、および入出力回路334の動作を制御するための信号を伝える機能を有する。配線SP、配線SN、配線CSEL、配線PRE、配線PLは、図8に示すコントロールロジック回路360と接続されている。コントロールロジック回路360は、配線SP、配線SN、配線CSEL、配線PRE、配線PLに制御信号を供給する機能を有する。
【0154】
<動作例>
図12に示すメモリセル411A[i,j]、プリチャージ回路332[j]、増幅回路333[j]、および入出力回路334[j]を用いて、記憶装置300の動作モードについて説明する。記憶装置300は20℃で動作しているものとする。よって、半導体装置100から配線BGLに-3Vが供給されているものとする。
【0155】
〔読み出しモード〕
まず、メモリセル411A[i,j]からデータを読み出す際の増幅回路333[j]の動作例について、図13に示したタイミングチャートを用いて説明する。
【0156】
[期間T11]
期間T11において、プリチャージ回路332[j]を動作させ、配線BILa[j]及び配線BILb[j]の電位を初期化する。具体的には、配線PLの電位をハイレベル(VH_PL)とし、トランジスタTr21乃至トランジスタTr23をオン状態にする。これにより、配線BILa[j]及び配線BILb[j]に、配線PREの電位Vpreが供給される。なお、電位Vpreは、例えば(VH_SP+VL_SN)/2とすることができる。
【0157】
なお、期間T11において、配線CSELの電位はローレベル(VL_CSEL)であり、入出力回路334[j]においてトランジスタTr41、トランジスタTr42はオフ状態である。また、配線WL[i]の電位はローレベル(VL_WL)であり、メモリセル411A[i,j]が有するトランジスタM11はオフ状態である。同様に、図13には図示していないが、配線WL[i+1]の電位はローレベル(VL_WL)であり、メモリセル411A[i+1,j]が有するトランジスタM11はオフ状態である。また、配線SP及び配線SNの電位は電位Vpreであり、増幅回路333[j]は停止状態となっている。
【0158】
[期間T12]
期間T12において、配線PLの電位をローレベル(VL_PL)とし、トランジスタTr21乃至トランジスタTr23をオフ状態にする。また、配線WL[i]を選択する。具体的には、配線WL[i]の電位をハイレベル(VH_WL)とすることにより、メモリセル411A[i,j]が有するトランジスタM11をオン状態にする。これにより、メモリセル411A[i,j]において配線BILa[j]と容量素子CsがトランジスタM11を介して導通状態となり、容量素子Csに保持されている電荷の量に応じて配線BILa[j]の電位が変動する。
【0159】
図13では、メモリセル411A[i,j]にデータ“1”が格納され、容量素子Csに蓄積されている電荷の量が多い場合を例示している。具体的に、容量素子Csに蓄積されている電荷の量が多い場合、容量素子Csから配線BILa[j]へ電荷が放出されることにより、電位VpreからΔV1だけ配線BILa[j]の電位が上昇する。一方、メモリセル411A[i,j]にデータ“0”が格納され、容量素子Csに蓄積されている電荷の量が少ない場合は、配線BILa[j]から容量素子Csへ電荷が流入することにより、配線BILa[j]の電位はΔV2だけ下降する(図示せず。)。
【0160】
なお、期間T12において、配線CSELの電位はローレベル(VL_CSEL)であり、入出力回路334[j]においてトランジスタTr41、トランジスタTr42はオフ状態である。また、配線SP及び配線SNの電位は電位Vpreであり、増幅回路333[j]は停止状態を維持する。
【0161】
[期間T13]
期間T13において、配線SPの電位をハイレベル(VH_SP)まで変化させ、配線SNの電位をローレベル(VL_SN)まで変化させる。すると、増幅回路333[j]が動作状態になる。増幅回路333[j]は、配線BILa[j]と配線BILb[j]の電位差(図13においてはΔV1)を増幅させる機能を有する。増幅回路333[j]が動作状態になることにより、配線BILa[j]の電位は、Vpre+ΔV1から配線SPの電位(VH_SP)に近づく。また、配線BILb[j]の電位は、Vpreから配線SNの電位(VL_SN)に近づく。
【0162】
なお、期間T13の初期において、配線BILa[j]の電位がVpre-ΔV2である場合は、増幅回路333[j]が動作状態になることにより、配線BILa[j]の電位は、Vpre-ΔV2から配線SNの電位(VL_SN)に近づく。また、配線BILb[j]の電位は、電位Vpreから配線SPの電位(VH_SP)に近づく。
【0163】
また、期間T13において配線PLの電位はローレベル(VL_PL)であり、プリチャージ回路332[j]においてトランジスタTr21乃至トランジスタTr23はオフ状態である。また、配線CSELの電位はローレベル(VL_CSEL)であり、入出力回路334[j]においてトランジスタTr41、トランジスタTr42はオフ状態である。また、配線WL[i]の電位はハイレベル(VH_WL)であり、メモリセル411A[i,j]が有するトランジスタM11はオン状態である。よって、メモリセル411A[i,j]では、配線BILa[j]の電位(VH_SP)に応じた電荷量が、容量素子Csに蓄積される。
【0164】
[期間T14]
期間T14において、配線CSELの電位を制御することにより、入出力回路334[j]をオン状態にする。具体的には、配線CSELの電位をハイレベル(VH_CSEL)とすることにより、トランジスタTr41とトランジスタTr42をオン状態にする。これにより、配線BILa[j]の電位が配線SALa[j]に供給され、配線BILb[j]の電位が配線SALb[j]に供給される。
【0165】
なお、期間T14において、配線PLの電位はローレベル(VL_PL)であり、プリチャージ回路332[j]においてトランジスタTr21乃至トランジスタTr23はオフ状態である。また、配線WL[i]の電位はハイレベル(VH_WL)であり、メモリセル411A[i,j]が有するトランジスタM11はオン状態である。また、配線SPの電位はハイレベル(VH_SP)であり、配線SNの電位はローレベル(VL_SN)であり、増幅回路333[j]は動作状態である。よって、メモリセル411A[i,j]では、配線BILa[j]の電位(VH_SP)に応じた電荷が、容量素子Csに蓄積されている。
【0166】
[期間T15]
期間T15において、配線CSELの電位を制御することにより、入出力回路334[j]をオフ状態にする。具体的には、配線CSELの電位をローレベル(VL_CSEL)とすることにより、トランジスタTr41、トランジスタTr42をオフ状態にする。
【0167】
また、期間T15において、配線WL[i]を非選択の状態とする。具体的には、配線WL[i]の電位をローレベル(VL_WL)とする。すると、メモリセル411A[i,j]が有するトランジスタがオフ状態になる。これにより、配線BILaの電位(VH_SP)に応じた電荷量が、メモリセル411A[i,j]が有する容量素子Csに保持される。よって、データの読み出しが行われた後も、データがメモリセル411A[i,j]に保持される。
【0168】
なお、期間T15において入出力回路334[j]をオフ状態にしても、増幅回路333[j]が動作状態であれば、配線BILa[j]と配線BILb[j]の電位は増幅回路333[j]により保持される。そのため、増幅回路333[j]はメモリセル411A[i,j]から読み出したデータを一時的に保持する機能を有する。
【0169】
上記の動作により、メモリセル411A[i,j]からデータを読み出すことができる。読み出されたデータは、配線SALa[j]および/または配線SALb[j]を介して出力回路340(図8参照。)に供給される。なお、メモリセル411A[i+1,j]からのデータの読み出しも、メモリセル411A[i,j]と同様に行うことができる。
【0170】
〔書き込みモード〕
次に、メモリセル411A[i,j]にデータを書き込む際の増幅回路333[j]の動作例について、図14に示したタイミングチャートを用いて説明する。メモリセル411A[i+1,j]へのデータの書き込みは、上記と同様の原理で行うことができる。
【0171】
[期間T21]
期間T21において、プリチャージ回路332[j]が有するトランジスタTr21乃至トランジスタTr23をオン状態にして、配線BILa[j]及び配線BILb[j]の電位を初期化する。具体的には、配線PLの電位をハイレベル(VH_PL)とし、トランジスタTr21乃至トランジスタTr23をオン状態にする。これにより、配線BILa[j]及び配線BILb[j]に、配線PREの電位Vpreが供給される。なお、電位Vpreは、例えば(VH_SP+VL_SN)/2とすることができる。
【0172】
[期間T22]
期間T22において、その後、配線PLの電位をローレベル(VL_PL)とし、トランジスタTr21乃至トランジスタTr23をオフ状態にする。また、データの書き込みを行うメモリセル411A[i,j]と接続された配線WL[i]を選択する。具体的には、配線WL[i]の電位をハイレベル(VH_WL)とし、メモリセル411A[i,j]が有するトランジスタM11をオン状態にする。これにより、メモリセル411A[i,j]において配線BILa[j]と容量素子CsがトランジスタM11を介して導通状態になる。
【0173】
この時、既にメモリセル411A[i,j]にデータ“1”が格納されている場合、容量素子Csから配線BILa[j]へ電荷が放出されることにより、電位VpreからΔV1だけ配線BILa[j]の電位が上昇する。
【0174】
[期間T23]
期間T23において、配線SPの電位をハイレベル(VH_SP)とし、配線SNの電位をローレベル(VL_SN)とし、増幅回路333[j]を動作状態にする。
【0175】
[期間T24]
期間T24において、配線CSELの電位を制御することにより、入出力回路334[j]をオン状態にする。これにより、配線BILa[j]と配線SALa[j]とが導通状態となり、配線BILb[j]と配線SALb[j]とが導通状態となる。
【0176】
データ信号WDATAは、配線SALa[j]および配線SALb[j]を介して入出力回路334[j]に供給される。配線SALa[j]および配線SALb[j]に、データ信号WDATAに相当する書き込み電位を供給することにより、入出力回路334[j]を介して配線BILa[j]および配線BILb[j]に書き込み電位が与えられる。例えば、メモリセル411A[i,j]にデータ“0”を格納する場合、配線SALa[j]にローレベル(VL_SN)を供給し、配線SALb[j]にハイレベル(VH_SP)を供給する。
【0177】
すると、増幅回路333[j]が有するトランジスタTr31乃至トランジスタTr34のオンオフ状態が反転し、配線BILa[j]に配線SNの電位(VL_SN)が供給され、配線BILb[j]に配線SPの電位(VH_SP)が供給される。よって、データ“0”を示す電位(VL_SN)に応じた電荷量が容量素子Csに蓄積される。このような動作により、メモリセル411A[i,j]にデータを書き込むことができる。
【0178】
[期間T25]
期間T25において、配線WL[i]を非選択の状態とする。これにより、メモリセル411A[i,j]に書き込まれた電荷が保持される。また、配線CSELの電位をローレベル(VL_CSEL)とすることにより、トランジスタTr41、トランジスタTr42をオフ状態にする。
【0179】
なお、配線BILa[j]に配線SALa[j]の電位が供給された後は、入出力回路334[j]においてトランジスタTr41、トランジスタTr42をオフ状態にしても、増幅回路333[j]が動作状態であれば、配線BILa[j]と配線BILb[j]の電位は増幅回路333[j]により保持される。よって、トランジスタTr41、トランジスタTr42をオン状態からオフ状態に変更するタイミングは、配線WL[i]を選択する前であっても後であってもよい。
【0180】
上記の動作により、メモリセル411A[i,j]にデータを書き込むことができる。なお、メモリセル411A[i+1,j]へのデータの書き込みも、メモリセル411A[i,j]と同様に行うことができる。
【0181】
〔リフレッシュモード〕
メモリセル411A[i,j]に書き込まれたデータを維持するため、一定期間毎にリフレッシュ動作(再書き込み動作)を行なう。リフレッシュ動作時の増幅回路333[j]の動作例について、図15に示したタイミングチャートを用いて説明する。なお、リフレッシュ動作も上記と同様の原理で行うことができる。
【0182】
[期間T31]
期間T31において、プリチャージ回路332[j]が有するトランジスタTr21乃至トランジスタTr23をオン状態にして、配線BILa[j]及び配線BILb[j]の電位を初期化する。具体的には、配線PLの電位をハイレベル(VH_PL)とし、トランジスタTr21乃至トランジスタTr23をオン状態にする。これにより、配線BILa[j]及び配線BILb[j]に、配線PREの電位Vpreが供給される。
【0183】
[期間T32]
期間T32において、配線PLの電位をローレベル(VL_PL)とし、トランジスタTr21乃至トランジスタTr23をオフ状態にする。また、データの書き込みを行うメモリセル411A[i,j]と接続された配線WL[i]を選択する。具体的には、配線WL[i]の電位をハイレベル(VH_WL)とし、メモリセル411A[i,j]が有するトランジスタM11をオン状態にする。これにより、メモリセル411A[i,j]において配線BILa[j]と容量素子CsがトランジスタM11を介して導通状態になる。
【0184】
この時、既にメモリセル411A[i,j]にデータ“1”が格納されている場合、容量素子Csから配線BILa[j]へ電荷が放出されることにより、電位VpreからΔV1だけ配線BILa[j]の電位が上昇する。
【0185】
[期間T33]
期間T33において、配線SPの電位をハイレベル(VH_SP)とし、配線SNの電位をローレベル(VL_SN)とし、増幅回路333[j]を動作状態にする。増幅回路333[j]が動作状態になることにより、配線BILa[j]の電位は、Vpre+ΔV1から配線SPの電位(VH_SP)に近づく。また、配線BILb[j]の電位は、Vpreから配線SNの電位(VL_SN)に近づく。なお、本明細書などにおいて、期間T33に要する時間を「書き込み時間」という。
【0186】
[期間T34]
期間T34において、配線WL[i]を非選択の状態とする。具体的には、配線WL[i]の電位をローレベル(VL_WL)とすることにより、メモリセル411A[i,j]が有するトランジスタをオフ状態にする。これにより、配線BILaの電位(VH_SP)に応じた電荷量がメモリセル411A[i,j]が有する容量素子Csに保持される。
【0187】
リフレッシュモードでは、データの読み出しまたは書き込みを行なわないため、入出力回路334[j]はオフ状態のままでよい。よって、リフレッシュモードは、読み出しモードおよび書き込みモードよりも短期間で行なうことができる。なお、メモリセル411A[i+1,j]のリフレッシュモードも、メモリセル411A[i,j]と同様に行うことができる。
【0188】
〔NVモード〕
トランジスタM11にOSトランジスタを用いることで、情報の読み書きが必要の無い期間に、周辺回路311の一部または全部と、セルアレイ401への電力供給を停止させることができる。この時、記憶装置300をNVモード(Non-volatile mode(不揮発性モード))で動作させることが好ましい。NVモードの動作例について、図16に示したタイミングチャートを用いて説明する。
【0189】
[期間T41]
期間T41において、プリチャージ回路332[j]が有するトランジスタTr21乃至トランジスタTr23をオン状態にして、配線BILa[j]及び配線BILb[j]の電位を初期化する。具体的には、配線PLの電位をハイレベル(VH_PL)とし、トランジスタTr21乃至トランジスタTr23をオン状態にする。これにより、配線BILa[j]及び配線BILb[j]に、配線PREの電位Vpreが供給される。なお、期間T41は、リフレッシュモードにおける期間T31に相当する。
【0190】
[期間T42]
期間T42において、配線PLの電位をローレベル(VL_PL)とし、トランジスタTr21乃至トランジスタTr23をオフ状態にする。また、データの書き込みを行うメモリセル411A[i,j]と接続された配線WL[i]を選択する。具体的には、配線WL[i]の電位をハイレベル(VH_WL)とし、メモリセル411A[i,j]が有するトランジスタM11をオン状態にする。これにより、メモリセル411A[i,j]において配線BILa[j]と容量素子CsがトランジスタM11を介して導通状態になる。
【0191】
この時、既にメモリセル411A[i,j]にデータ“1”が格納されている場合、容量素子Csから配線BILa[j]へ電荷が放出されることにより、電位VpreからΔV1だけ配線BILa[j]の電位が上昇する。なお、期間T42は、リフレッシュモードにおける期間T32に相当する。
【0192】
[期間T43]
期間T43において、配線SPの電位をハイレベル(VH_SP)とし、配線SNの電位をローレベル(VL_SN)とし、増幅回路333[j]を動作状態にする。増幅回路333[j]が動作状態になることにより、配線BILa[j]の電位は、Vpre+ΔV1から配線SPの電位(VH_SP)に近づく。また、配線BILb[j]の電位は、Vpreから配線SNの電位(VL_SN)に近づく。なお、期間T43は、リフレッシュモードにおける期間T33に相当する。よって、NVモードでは、期間T43に要する時間が「書き込み時間」である。
【0193】
ここで、NVモードでは、データに応じた電荷量を容量素子Csに確実に蓄積させるため、書き込み時間をリフレッシュモード時の書き込み時間よりも長くする。NVモード時の書き込み時間は、リフレッシュモード時の書き込み時間の1.5倍以上が好ましく、2倍以上がより好ましく、5倍以上がさらに好ましい。書き込み時間を長くすることで、データの書き込み不足を防ぐことができる。
【0194】
[期間T44]
期間T44において、配線WL[i]の電位をローレベル(VL_WL)にして、メモリセル411A[i,j]が有するトランジスタをオフ状態にする。また、トランジスタM11のしきい値をVthM(VthM>0V)とした場合、動作温度にかかわらず配線BGLに-VthM以下、好ましくは-2×VthM以下、より好ましくは-3×VthM以下の電位を供給する。例えば、VthMが2Vである場合、動作温度にかかわらず配線BGLに-2V以下、好ましくは-4V以下、より好ましくは-6V以下の電位を供給する。本実施の形態では、期間T44において配線BGLに-7Vを供給する。
【0195】
期間T44の終了後、周辺回路311の一部または全部と、セルアレイ401への電力供給を停止する。
【0196】
書き込み時間をリフレッシュモード時の書き込み時間よりも長くし、配線BGLに-VthM以下、好ましくは-2×VthM以下、より好ましくは-3×VthM以下の電位を供給することで、セルアレイ401への電力供給を停止した場合でも、書き込まれたデータを85℃の環境下で10年以上保持することが可能となる。
【0197】
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
【0198】
(実施の形態4)
本実施の形態では、1つのメモリセルに複数ビットのデータ(多値データ)を保持可能な記憶装置300Aおよび記憶装置300Bの構成例および動作例を説明する。記憶装置300Aは、前述した記憶装置300の変形例である。説明の繰り返しを減らすため、主に記憶装置300Aの記憶装置300と異なる点について説明する。本実施の形態に説明の無い部分については、他の実施の形態や、当業者が有する技術常識を参酌すればよい。本実施の形態では、メモリセル411としてDRAM型のメモリセル411Aを用いる。
【0199】
<<記憶装置300A>>
<構成例>
図17に記憶装置300Aの構成例を説明するブロック図を示す。記憶装置300Aは、図8に示した記憶装置300に、グローバルロジック回路350を追加した構成を有する。また、記憶装置300Aは、ビット線ドライバ回路330Aを有する。ビット線ドライバ回路330Aは、記憶装置300が有するビット線ドライバ回路330と異なる構成を有する。
【0200】
グローバルロジック回路350は、外部から入力されたデータ信号WDATAを保持する機能を有する。また、グローバルロジック回路350は、データ信号WDATAを配線SALを介してビット線ドライバ回路330Aに供給する機能を有する。
【0201】
メモリセル411Aに記憶されている情報は、ビット線ドライバ回路330Aで読み出され、グローバルロジック回路350に供給される。グローバルロジック回路350は、該情報を保持する機能を有する。また、グローバルロジック回路350は、該情報を出力回路340に供給する機能を有する。出力回路340は、該情報をデジタルのデータ信号RDATAとして外部に出力する機能を有する。
【0202】
記憶装置300Aが有するビット線ドライバ回路330Aは、プリチャージ回路332と、入出力回路334と、信号変換回路335と、を有する。信号変換回路335は、DAC(Digital to Analog Converter)337と、ADC(Analog to Digital Converter)338と、を有する。
【0203】
図18に、記憶装置300Aのセルアレイ401とビット線ドライバ回路330Aの構成例を示す。図18に示すセルアレイ401は、一列にm個、一行にn個、計m×n個のメモリセル411Aを有し、メモリセル411Aは行列状に配置されている。
【0204】
また、図18に示すセルアレイ401は、ワード線ドライバ回路322と電気的に接続するm本の配線WLを有する。配線WL[1]は1行目のメモリセル411Aと電気的に接続される。同様に、配線WL[i]はi行目のメモリセル411Aと電気的に接続される。
【0205】
また、図18に示すセルアレイ401は、ビット線ドライバ回路330Aと電気的に接続するn本の配線BILを有する。配線BIL[1]は1列目のメモリセル411Aと電気的に接続される。同様に、配線BIL[j]はj列目のメモリセル411Aと電気的に接続される。
【0206】
配線BILは、列毎に設けられた、プリチャージ回路332、信号変換回路335(DAC337、ADC338)、および入出力回路334と電気的に接続される。図11などと同様に、図18でも1列目のプリチャージ回路332をプリチャージ回路332[1]と示し、j列目のプリチャージ回路332をプリチャージ回路332[j]と示している。信号変換回路335、および入出力回路334なども同様に表記している。
【0207】
記憶装置300Aが有する入出力回路334は、信号変換回路335の動作を決定する機能を有する。入出力回路334は、動作モードに応じて、メモリセル411Aに記憶されているデータの読み出しと、メモリセル411Aに記憶するデータの書き込みを切り換える機能を有する。入出力回路334は配線SALを介してグローバルロジック回路350と電気的に接続される。
【0208】
なお、プリチャージ回路332、信号変換回路335、および入出力回路334などの動作をコントロールロジック回路360(図17参照。)で制御することもできる。
【0209】
図19に、より詳細なセルアレイ401とビット線ドライバ回路330Aの構成例を示す。図19は、i行j列からi+2行j+2列までの9個のメモリセル411Aと、j列からj+2列のそれぞれに対応するビット線ドライバ回路330Aの一部を示している。
【0210】
プリチャージ回路332[j]は配線BIL[j]と電気的に接続される。プリチャージ回路332[j]は、配線BIL[j]をプリチャージする機能を有する。入出力回路334[j]は、動作モードに応じて、DAC337[j]およびADC338[j]の動作を決定する機能を有する。具体的には、書き込みモードで動作する場合はDAC337[j]を動作させ、ADC338[j]を停止させる。
【0211】
DAC337[j]の入力端子は入出力回路334[j]と電気的に接続され、出力端子は配線BIL[j]と電気的に接続される。ADC338[j]の入力端子は配線BIL[j]と電気的に接続され、出力端子は入出力回路334[j]と電気的に接続される。
【0212】
なお、配線BIL[j]とADC338[j]の間に増幅回路を設けてもよい。
【0213】
DAC337[j]は入出力回路334から供給されたkビット(kは2以上の整数)のデジタルデータを多値データ(アナログデータ)に変換する機能を有する。ADC338[j]は、メモリセル411A[i,j]に記憶されている多値データ(アナログデータ)をkビットのデジタルデータに変換する機能を有する。
【0214】
<動作例>
続いて、記憶装置300Aの動作モードについて説明する。記憶装置300Aは20℃で動作しているものとする。よって、半導体装置100から配線BGLに-3Vが供給されているものとする。
【0215】
〔読み出しモード〕
次に、メモリセル411A[i,j]からデータを読み出す際のビット線ドライバ回路330Aの動作例について、図20に示したタイミングチャートを用いて説明する。また、メモリセル411A[i,j]の容量素子Csに4ビット(16値)のデジタルデータのうち、データ”1010”に相当する電荷量が保持されているものとする。
【0216】
[期間T51]
期間T51において、プリチャージ回路332[j]を動作させ、配線BIL[j]の電位を初期化する。具体的には、配線BIL[j]に、電位Vpreを供給する。なお、本実施の形態において、電位Vpreは、DAC337[j]から出力される最高電位(VH_DA)と最低電位(VL_DA)の平均電位とする。すなわち、電位Vpre=(VH_DA+VL_DA)/2とする。
【0217】
期間T51において、配線WL[i]の電位はローレベル(VL_WL)であり、トランジスタM11はオフ状態になっている。また、DAC337[j]、ADC338[j]、および入出力回路334[j]は停止状態となっている。なお、図20には図示していないが、配線WL[i]以外の配線WLの電位もVL_WLになっている。
【0218】
[期間T52]
期間T52において、プリチャージ回路332[j]を停止して、配線WL[i]を選択する。具体的には、配線WL[i]の電位をハイレベル(VH_WL)とすることにより、メモリセル411A[i,j]が有するトランジスタM11をオン状態にする。これにより、メモリセル411A[i,j]において配線BIL[j]と容量素子CsがトランジスタM11を介して導通状態となり、容量素子Csに保持されている電荷の量に応じて配線BIL[j]の電位が変動する。
【0219】
図20では、メモリセル411A[i,j]の容量素子Csにデータ”1010”に相当する電荷量が保持されている。容量素子Csから配線BIL[j]へ電荷が放出されることにより、電位VpreからΔV1だけ配線BIL[j]の電位が上昇する。なお、容量素子Csに保持されている電荷量によっては、配線BIL[j]の電位が下降する場合もある。トランジスタM11がオン状態になることにより、メモリセル411A[i,j]の容量素子Csの電位と配線BIL[j]の電位が等しくなる。また、入出力回路334[j]の動作を開始する。
【0220】
[期間T53]
期間T53において、ADC338[j]の動作を開始する。また、期間T53で配線WL[i]の電位をVL_WLにしてもよい。
【0221】
[期間T54]
期間T54において、ADC338[j]は配線BIL[j]の電位をデジタルデータに変換して、配線SAL[j]に出力する。
【0222】
[期間T55]
期間T55において、配線WL[i]を非選択の状態とする。具体的には、配線WL[i]の電位をローレベル(VL_WL)とする。また、ADC338[j]および入出力回路334[j]の動作を停止する。
【0223】
上記の動作により、メモリセル411A[i,j]からデータを読み出すことができる。読み出されたデータは、配線SAL[j]を介してグローバルロジック回路350に供給される。前述した様に、グローバルロジック回路350は、該データを保持する機能と、該データを出力回路340に供給する機能を有する。該データは、出力回路340を介してデータ信号RDATAとして外部に出力される。
【0224】
読み出しモードで動作することにより、メモリセル411A[i,j]に保持されていた電荷量が変化してしまう。すなわち、メモリセル411A[i,j]が記憶している情報が破壊されてしまう。
【0225】
破壊された情報を復元するため、読み出しモードで動作した後に、記憶装置300Aを後述する書き込みモードで動作させる。具体的には、読み出しモードで動作した時に、グローバルロジック回路350で保持しているメモリセル411A[i,j]のデータを、再度メモリセル411A[i,j]に書き込む。
【0226】
〔書き込みモード〕
次に、メモリセル411A[i,j]にデータを書き込む際のビット線ドライバ回路330Aの動作例について、図21に示したタイミングチャートを用いて説明する。本実施の形態では、メモリセル411A[i,j]の容量素子Csに4ビット(16値)のデジタルデータのうち、データ”1010”に相当する電荷量を書き込むものとする。
【0227】
[期間T61]
期間T61において、プリチャージ回路332[j]を動作させ、配線BIL[j]の電位を初期化する。具体的には、配線BIL[j]に、電位Vpreを供給する。また、配線WL[i]を選択して、トランジスタM11をオン状態にする。すると、メモリセル411A[i,j]の容量素子Csの電位も電位Vpreとなる。
【0228】
期間T61において、DAC337[j]、ADC338[j]、および入出力回路334[j]は停止状態となっている。
【0229】
[期間T62]
期間T62において、入出力回路334[j]の動作を開始する。
【0230】
[期間T63]
期間T63において、DAC337[j]の動作を開始する。
【0231】
[期間T64]
期間T64において、外部から入力されたデータ信号WDATAがグローバルロジック回路350を介して配線SAL[j]に供給される。本実施の形態では、データ信号WDATAとして、データ”1010”が配線SAL[j]に供給されるものとする。
【0232】
配線SAL[j]に供給されたデータ”1010”は、DAC337[j]によりデータ”1010”に応じた電位に変換され、配線BIL[j]に供給される。この時、トランジスタM11がオン状態であるため、メモリセル411A[i,j]の容量素子Csに配線BIL[j]と同じ電位になる電荷量が供給される。
【0233】
[期間T65]
期間T65において、配線WL[i]を非選択状態にして、トランジスタM11をオフ状態にすることで、メモリセル411A[i,j]にデータ”1010”に応じた電荷量が保持される。また、ADC338[j]および入出力回路334[j]の動作を停止する。
【0234】
上記の動作により、メモリセル411A[i,j]にデータを書き込むことができる。本実施の形態では、期間T64に要する時間が「書き込み時間」である。
【0235】
〔リフレッシュモード〕
メモリセル411A[i,j]に書き込まれたデータを維持するため、一定期間毎にリフレッシュ動作(再書き込み動作)を行なう。具体的には、まず、記憶装置300Aを読み出しモードで動作させて、メモリセル411A[i,j]に保持されているデータをグローバルロジック回路350に保持する。その後、書き込みモードで動作させて、グローバルロジック回路350に保持されたデータを再びメモリセル411A[i,j]に書き込めばよい。リフレッシュモードにおいても、期間T64に要する時間が「書き込み時間」である。
【0236】
リフレッシュモードでは、データ信号WDATAのグローバルロジック回路350への入力、およびグローバルロジック回路350から出力回路340への出力は行なわれない。
【0237】
〔NVモード〕
NVモードは、読み出しモードの実行後に行なう。NVモードの実行に先立ち、事前処理として記憶装置300Aを読み出しモードで動作させて、メモリセル411A[i,j]に保持されているデータをグローバルロジック回路350に記憶する。NVモードの事前処理として行なう読み出しモードでは、リフレッシュモード実行時と同様に、データ信号WDATAのグローバルロジック回路350への入力、およびグローバルロジック回路350から出力回路340への出力を行なわなくてもよい。
【0238】
記憶装置300AにおけるNVモードの動作例について、図22に示したタイミングチャートを用いて説明する。NVモードは書き込みモードとほぼ同様の動作モードである。図22では、NVモードを期間T71乃至期間T75で示している。また、期間T71乃至期間T74は、書き込みモードの期間T61乃至期間T64に対応する。よって、期間T71乃至期間T74の説明は省略する。
【0239】
NVモードでは、データに応じた電荷量を容量素子Csに確実に蓄積させるため、書き込み時間をリフレッシュモード時の書き込み時間よりも長くする。期間T74に要する時間がNVモードにおける「書き込み時間」である。NVモード時の書き込み時間は、リフレッシュモード時の書き込み時間の1.5倍以上が好ましく、2倍以上がより好ましく、5倍以上がさらに好ましい。書き込み時間を長くすることで、データの書き込み不足を防ぐことができる。
【0240】
[期間T75]
期間T75において、配線WL[i]の電位をローレベル(VL_WL)にして、メモリセル411A[i,j]が有するトランジスタをオフ状態にする。トランジスタM11をオフ状態にすることで、メモリセル411A[i,j]にデータ”1010”に応じた電荷量が保持される。
【0241】
また、トランジスタM11のしきい値をVthM(VthM>0V)とした場合、動作温度にかかわらず配線BGLに-VthM以下、好ましくは-2×VthM以下、より好ましくは-3×VthM以下の電位を供給する。例えば、VthMが2Vである場合、動作温度にかかわらず配線BGLに-2V以下、好ましくは-4V以下、より好ましくは-6V以下の電位を供給する。本実施の形態では、期間T75において配線BGLに-7Vを供給する。また、ADC338[j]および入出力回路334[j]の動作を停止する。
【0242】
期間T75の終了後、周辺回路311の一部または全部と、セルアレイ401への電力供給を停止する。
【0243】
NVモード時の書き込み時間をリフレッシュモード時の書き込み時間よりも長くし、配線BGLに-VthM以下、好ましくは-2×VthM以下、より好ましくは-3×VthM以下の電位を供給することで、セルアレイ401への電力供給を停止した場合でも、書き込まれたデータを85℃の環境下で10年以上保持することが可能となる。
【0244】
セルアレイ401に含まれる複数のメモリセル411Aの一列毎に、プリチャージ回路332、信号変換回路335(DAC337、ADC338)、および入出力回路334を設けることで、データの読み出しおよび書き込みを高速で行なうことができる。
【0245】
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
【0246】
(実施の形態5)
データ信号WDATAのビット数が増えると、ビット線ドライバ回路330の占有面積が指数関数的に大きくなる。特に、信号変換回路335の占有面積が大きくなる。このため、メモリセル1列毎に、プリチャージ回路332、信号変換回路335、および入出力回路334を設けると、記憶装置300自体が大きくなる。
【0247】
本実施の形態では、データ信号WDATAのビット数が増えてもビット線ドライバ回路330の占有面積が大きくなりにくい構成を有する記憶装置300Bについて説明する。なお、記憶装置300Bは記憶装置300Aの変形例である。記憶装置300Bに示す構成例は、データ信号WDATAが3ビット以上のデジタルデータである時に特に有効である。
【0248】
<<記憶装置300B>>
<構成例>
図23に記憶装置300Bの構成例を説明するブロック図を示す。記憶装置300Bは、ビット線ドライバ回路330Aに換えてビット線ドライバ回路330Bを有する。ビット線ドライバ回路330Bは、セルアレイ401とプリチャージ回路332の間に列切り換え回路339を有する。
【0249】
図24に、セルアレイ401の一部とビット線ドライバ回路330Bの構成例を示す。図24では、i行j列からi+2行j+2列までの3列のメモリセル411Aを示している。また、図24では、3列毎に、列切り換え回路339、プリチャージ回路332、信号変換回路335、および入出力回路334を設ける構成を示している。
【0250】
また、図24では、g番目の列切り換え回路339を列切り換え回路339[g]と示している(gは1以上の整数)。プリチャージ回路332、信号変換回路335、および入出力回路334なども同様に表記している。f列(fは2以上の整数)毎に、列切り換え回路339、プリチャージ回路332、信号変換回路335、および入出力回路334を設ける場合、gは、n/fで表すことができる。よって、nはfの倍数であることが好ましい。
【0251】
列切り換え回路339は、f個のスイッチSWを有する。また、列切り換え回路339は、f個の配線SCLと電気的に接続する。図24では、fが3の場合を示している。よって、図24に示す列切り換え回路339は、スイッチSW[1]乃至スイッチSW[3]を有し、配線SCL[1]乃至配線SCL[3]と電気的に接続される。
【0252】
配線SCL[1]はスイッチSW[1]と電気的に接続され、スイッチSW[1]のオン状態とオフ状態を制御する機能を有する。配線SCL[2]はスイッチSW[2]と電気的に接続され、スイッチSW[2]のオン状態とオフ状態を制御する機能を有する。配線SCL[3]はスイッチSW[3]と電気的に接続され、スイッチSW[3]のオン状態とオフ状態を制御する機能を有する。
【0253】
また、回路339[g]とADC338[g]の間に増幅回路を設けてもよい。また、配線BIL[j]とスイッチSW[1]の間に増幅回路を設けてもよい。また、配線BIL[j+1]とスイッチSW[2]の間に増幅回路を設けてもよい。また、配線BIL[j+2]とスイッチSW[3]の間に増幅回路を設けてもよい。
【0254】
<動作例>
続いて、記憶装置300Bの動作モードについて説明する。記憶装置300Bは20℃で動作しているものとする。よって、半導体装置100から配線BGLに-3Vが供給されているものとする。
【0255】
〔読み出しモード〕
メモリセル411A[i,j]乃至メモリセル411A[i,j+2]からデータを読み出す際のビット線ドライバ回路330Bの動作例について、図25に示したタイミングチャートを用いて説明する。また、メモリセル411A[i,j]の容量素子Csに4ビット(16値)のデジタルデータのうち、データ”1010”に相当する電荷量が保持されているものとする。また、メモリセル411A[i+1,j]の容量素子Csに4ビット(16値)のデジタルデータのうち、データ”0010”に相当する電荷量が保持されているものとする。また、メモリセル411A[i+2,j]の容量素子Csに4ビット(16値)のデジタルデータのうち、データ”0111”に相当する電荷量が保持されているものとする。
【0256】
[期間T81]
期間T81において、プリチャージ回路332[g]を動作させる。また、配線SCL[1]乃至配線SCL[3]にハイレベル(VH_SCL)の電位を供給し、スイッチSW[1]乃至スイッチSW[3]をオン状態にする。すると、配線BIL[j]乃至配線BIL[j+2](図25に図示せず。)の電位が初期化される。具体的には、配線BIL[j]乃至配線BIL[j+2]に、電位Vpreが供給される。
【0257】
期間T81において、配線WL[i]の電位はローレベル(VL_WL)であり、トランジスタM11はオフ状態になっている。また、DAC337[g]、ADC338[g]、および入出力回路334[g]は停止状態となっている。
【0258】
[期間T82]
期間T82において、プリチャージ回路332[g]を停止する。また、配線SCL[1]乃至配線SCL[3]にローレベル(VL_SCL)の電位を供給し、スイッチSW[1]乃至スイッチSW[3]をオフ状態にする。また、配線WL[i]を選択する。具体的には、配線WL[i]の電位をハイレベル(VH_WL)とすることにより、メモリセル411A[i,j]が有するトランジスタM11をオン状態にする。
【0259】
これにより、メモリセル411A[i,j]において、配線BIL[j]と容量素子CsがトランジスタM11を介して導通状態となり、容量素子Csに保持されている電荷の量に応じて配線BIL[j]の電位が変動する。メモリセル411A[i+1,j]およびメモリセル411A[i+2,j]も同様に動作し、配線BIL[j+1]および配線BIL[j+2]の電位が変動する。
【0260】
また、入出力回路334[g]の動作を開始する。
【0261】
[期間T83]
期間T83において、ADC338[g]の動作を開始する。また、期間T83で配線WL[i]の電位をVL_WLにしてもよい。
【0262】
[期間T84]
期間T84において、配線SCL[1]の電位をハイレベル(VH_SCL[1])として、配線BIL[j]とADC338[g]を電気的に接続する。ADC338[g]は配線BIL[j]の電位をデジタルデータに変換して、配線SAL[g]に出力する。
【0263】
[期間T85]
期間T85において、配線SCL[1]の電位をローレベル(VL_SCL[1])とする。また、配線SCL[2]の電位をハイレベル(VH_SCL[2])として、配線BIL[j+1]とADC338[g]を電気的に接続する。ADC338[g]は配線BIL[j+1]の電位をデジタルデータに変換して、配線SAL[g]に出力する。
【0264】
[期間T86]
期間T86において、配線SCL[2]の電位をローレベル(VL_SCL[2])とする。また、配線SCL[3]の電位をハイレベル(VH_SCL[3])として、配線BIL[j+2]とADC338[g]を電気的に接続する。ADC338[g]は配線BIL[j+2]の電位をデジタルデータに変換して、配線SAL[g]に出力する。
【0265】
[期間T87]
期間T87において、配線WL[i]を非選択の状態とする。具体的には、配線WL[i]の電位をローレベル(VL_WL)とする。また、配線SCL[3]の電位をローレベル(VL_SCL[3])とする。また、ADC338[g]および入出力回路334[g]の動作を停止する。
【0266】
上記の動作により、メモリセル411A[i,j]乃至メモリセル411A[i+2,j]に保持されているデータを順番に読み出すことができる。読み出されたデータは、配線SAL[g]を介してグローバルロジック回路350に供給される。該データは、出力回路340を介してデータ信号RDATAとして外部に出力される。
【0267】
列切り換え回路339が有するスイッチSWには、トランジスタなどのスイッチング素子を用いればよい。また、記憶装置300Bでは、メモリセル411A[i,j]乃至メモリセル411A[i+2,j]に保持されているデータを順番に読み出す。このため、列切り換え回路339が有するスイッチSW(スイッチSW[1]乃至スイッチSW[3])は、OSトランジスタなどのオフ電流の極めて少ないトランジスタを用いることが好ましい。
【0268】
読み出しモードで動作することにより、メモリセル411A[i,j]乃至メモリセル411A[i+2,j]に保持されていた電荷量が変化してしまう。すなわち、メモリセル411A[i,j]乃至メモリセル411A[i+2,j]が記憶している情報が破壊されてしまう。
【0269】
破壊された情報を復元するため、読み出しモードで動作した後に、記憶装置300Bを後述する書き込みモードで動作させる。具体的には、読み出しモードで動作した時に、グローバルロジック回路350で保持しているメモリセル411B[i,j]乃至メモリセル411A[i+2,j]のデータを、再度メモリセル411A[i,j]乃至メモリセル411A[i+2,j]に書き込む。
【0270】
〔書き込みモード〕
次に、メモリセル411A[i,j]にデータを書き込む際のビット線ドライバ回路330Bの動作例について、図26に示したタイミングチャートを用いて説明する。本実施の形態では、メモリセル411A[i,j]の容量素子Csに4ビット(16値)のデジタルデータのうち、データ”1010”に相当する電荷量を書き込むものとする。また、メモリセル411A[i,j+1]の容量素子Csに4ビット(16値)のデジタルデータのうち、データ”0010”に相当する電荷量を書き込むものとする。また、メモリセル411A[i,j+2]の容量素子Csに4ビット(16値)のデジタルデータのうち、データ”0111”に相当する電荷量を書き込むものとする。
【0271】
[期間T91]
期間T91において、プリチャージ回路332[g]を動作させる。また、配線SCL[1]乃至配線SCL[3]にハイレベル(VH_SCL)の電位を供給し、スイッチSW[1]乃至スイッチSW[3]をオン状態にする。すると、配線BIL[j]乃至配線BIL[j+2](図26に図示せず。)の電位が初期化される。また、配線WL[i]を選択して、トランジスタM11をオン状態にする。すると、メモリセル411A[i,j]乃至メモリセル411A[i,j+2]の容量素子Csの電位も初期化される。
【0272】
期間T91において、DAC337[g]、ADC338[g]、および入出力回路334[g]は停止状態となっている。
【0273】
[期間T92]
期間T92において、入出力回路334[g]の動作を開始する。
【0274】
[期間T93]
期間T93において、DAC337[g]の動作を開始する。
【0275】
[期間T94]
期間T94において、配線SCL[1]の電位をハイレベル(VH_SCL[1])として、配線BIL[j]とDAC337[g]を電気的に接続する。また、外部から入力されたデータ信号WDATAがグローバルロジック回路350を介して配線SAL[g]に供給される。ここでは、データ信号WDATAとして、データ”1010”が配線SAL[j]に供給されるものとする。
【0276】
配線SAL[j]に供給されたデータ”1010”は、DAC337[g]によりデータ”1010”に応じた電位に変換され、配線BIL[j]に供給される。この時、トランジスタM11がオン状態であるため、メモリセル411A[i,j]の容量素子Csに配線BIL[j]と同じ電位になる電荷量が供給される。
【0277】
[期間T95]
期間T95において、配線SCL[1]の電位をローレベル(VL_SCL[1])とする。また、配線SCL[2]の電位をハイレベル(VH_SCL[2])として、配線BIL[j+1]とDAC337[g]を電気的に接続する。また、外部から入力されたデータ信号WDATAがグローバルロジック回路350を介して配線SAL[g]に供給される。ここでは、データ信号WDATAとして、データ”0010”が配線SAL[g]に供給されるものとする。
【0278】
配線SAL[g]に供給されたデータ”0010”は、DAC337[g]によりデータ”0010”に応じた電位に変換され、配線BIL[j+1]に供給される。この時、トランジスタM11がオン状態であるため、メモリセル411A[i,j+1]の容量素子Csに配線BIL[j+1]と同じ電位になる電荷量が供給される。
【0279】
[期間T96]
期間T96において、配線SCL[2]の電位をローレベル(VL_SCL[2])とする。また、配線SCL[3]の電位をハイレベル(VH_SCL[3])として、配線BIL[j+2]とDAC337[g]を電気的に接続する。また、外部から入力されたデータ信号WDATAがグローバルロジック回路350を介して配線SAL[g]に供給される。ここでは、データ信号WDATAとして、データ”0010”が配線SAL[g]に供給されるものとする。
【0280】
配線SAL[g]に供給されたデータ”0010”は、DAC337[g]によりデータ”0010”に応じた電位に変換され、配線BIL[j+2]に供給される。この時、トランジスタM11がオン状態であるため、メモリセル411A[i,j+2]の容量素子Csに配線BIL[j+2]と同じ電位になる電荷量が供給される。
【0281】
[期間T97]
期間T97において、配線WL[i]を非選択状態にして、トランジスタM11をオフ状態にすることで、メモリセル411A[i,j]乃至メモリセル411A[i,j+2]にそれぞれのデータに応じた電荷量が保持される。また、配線SCL[3]の電位をローレベル(VL_SCL[3])とする。また、ADC338[g]および入出力回路334[g]の動作を停止する。
【0282】
上記の動作により、メモリセル411A[i,j]にデータを書き込むことができる。本実施の形態では、期間T94乃至期間T96に要する時間が「書き込み時間」である。
【0283】
〔リフレッシュモード〕
記憶装置300Bのリフレッシュモードも、記憶装置300Aと同様に動作すればよい。よって、ここでの詳細な説明は省略する。
【0284】
〔NVモード〕
記憶装置300BのNVモードも、記憶装置300Aと同様に、読み出しモードの実行後に行なう。図27は記憶装置300BにおけるNVモードの動作例を示すタイミングチャートである。NVモードは書き込みモードとほぼ同様の動作モードである。図27では、NVモードを期間T101乃至期間T107で示している。また、期間T101乃至期間T106は、書き込みモードの期間T91乃至期間T96に対応する。よって、期間T101乃至期間T106の説明は省略する。
【0285】
NVモードでは、データに応じた電荷量を容量素子Csに確実に蓄積させるため、書き込み時間をリフレッシュモード時の書き込み時間よりも長くする。期間T104乃至期間T106に要する時間がNVモードにおける「書き込み時間」である。NVモード時の書き込み時間は、リフレッシュモード時の書き込み時間の1.5倍以上が好ましく、2倍以上がより好ましく、5倍以上がさらに好ましい。書き込み時間を長くすることで、データの書き込み不足を防ぐことができる。
【0286】
[期間T107]
期間T107において、配線WL[i]の電位をローレベル(VL_WL)にして、メモリセル411A[i,j]乃至メモリセル411A[i,j+2]が有するトランジスタをオフ状態にする。トランジスタM11をオフ状態にすることで、メモリセル411A[i,j]乃至メモリセル411A[i,j+2]にそれぞれのデータに応じた電荷量が保持される。
【0287】
また、トランジスタM11のしきい値をVthM(VthM>0V)とした場合、動作温度にかかわらず配線BGLに-VthM以下、好ましくは-2×VthM以下、より好ましくは-3×VthM以下の電位を供給する。例えば、VthMが2Vである場合、動作温度にかかわらず配線BGLに-2V以下、好ましくは-4V以下、より好ましくは-6V以下の電位を供給する。本実施の形態では、期間T75において配線BGLに-7Vを供給する。また、ADC338[g]および入出力回路334[g]の動作を停止する。
【0288】
期間T75の終了後、周辺回路311の一部または全部と、セルアレイ401への電力供給を停止する。
【0289】
NVモード時の書き込み時間をリフレッシュモード時の書き込み時間よりも長くし、配線BGLに-VthM以下、好ましくは-2×VthM以下、より好ましくは-3×VthM以下の電位を供給することで、セルアレイ401への電力供給を停止した場合でも、書き込まれたデータを85℃の環境下で10年以上保持することが可能となる。
【0290】
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
【0291】
(実施の形態6)
本実施の形態では、記憶装置300の断面構成例について図面を用いて説明する。
【0292】
<記憶装置の構造例>
図28に、記憶装置300の一部の断面を示す。図28に示す記憶装置300は、基板231上に、層310および層320を積層している。図28では、基板231として単結晶半導体基板(例えば、単結晶シリコン基板)を用いる場合を示している。
【0293】
〔層310〕
図28において、層310は、基板231上にトランジスタ233a、トランジスタ233b、およびトランジスタ233cを有する。図28では、トランジスタ233a、トランジスタ233b、およびトランジスタ233cのチャネル長方向の断面を示している。
【0294】
トランジスタ233a、トランジスタ233b、およびトランジスタ233cのチャネルは、基板231の一部に形成される。集積回路に高速動作が求められる場合は、基板231として単結晶半導体基板を用いることが好ましい。
【0295】
トランジスタ233a、トランジスタ233b、およびトランジスタ233cは、素子分離層232によってそれぞれ電気的に分離される。素子分離層の形成は、LOCOS(Local Oxidation of Silicon)法や、STI(Shallow Trench Isolation)法などを用いることができる。
【0296】
また、基板231上に絶縁層234が設けられ、トランジスタ233a、トランジスタ233b、およびトランジスタ233c上に絶縁層235、絶縁層237が設けられ、絶縁層237中に電極238が埋設されている。電極238はコンタクトプラグ236を介してトランジスタ233aのソースまたはドレインの一方と電気的に接続されている。
【0297】
また、電極238および絶縁層237の上に、絶縁層239、絶縁層240、および絶縁層241が設けられ、絶縁層239、絶縁層240、および絶縁層241の中に電極242が埋設されている。電極242は、電極238と電気的に接続される。
【0298】
また、電極242および絶縁層241の上に、絶縁層243、および絶縁層244が設けられ、絶縁層243、および絶縁層244の中に電極245が埋設されている。電極245は、電極242と電気的に接続される。
【0299】
また、電極245および絶縁層244の上に、絶縁層246および絶縁層247が設けられ、絶縁層246および絶縁層247の中に電極249が埋設されている。電極249は、電極245と電気的に接続される。
【0300】
また、電極249および絶縁層247の上に、絶縁層248および絶縁層250が設けられ、絶縁層248および絶縁層250の中に電極251が埋設されている。電極251は、電極249と電気的に接続される。
【0301】
〔層320〕
層320は、層310上に設けられる。層320は、トランジスタ368a、トランジスタ368b、容量素子369a、および容量素子369bを有する。図28では、トランジスタ368aおよびトランジスタ368bのチャネル長方向の断面を示している。なお、トランジスタ368a、およびトランジスタ368bは、バックゲートを有するトランジスタである。
【0302】
トランジスタ368a、およびトランジスタ368bは、上記実施の形態に示したトランジスタM11に相当する。よって、トランジスタ368a、およびトランジスタ368bの半導体層に、金属酸化物の一種である酸化物半導体を用いることが好ましい。すなわち、トランジスタ368a、およびトランジスタ368bにOSトランジスタを用いることが好ましい。
【0303】
トランジスタ368a、およびトランジスタ368bは、絶縁層361および絶縁層362上に設けられている。また、絶縁層362上に絶縁層363および絶縁層364が設けられている。トランジスタ368a、およびトランジスタ368bのバックゲートは、絶縁層363および絶縁層364中に埋設されている。絶縁層364上に、絶縁層365および絶縁層366が設けられている。また、電極367が、絶縁層361乃至絶縁層366中に埋設されている。電極367は、電極251と電気的に接続されている。
【0304】
また、トランジスタ368a、トランジスタ368b、容量素子369a、および容量素子369b上に、絶縁層371、絶縁層372、および絶縁層373が形成され、絶縁層373上に電極375が形成されている。電極375はコンタクトプラグ374を介して電極367と電気的に接続される。
【0305】
また、電極375上に、絶縁層376、絶縁層377、絶縁層378、および絶縁層379が設けられている。また、電極380が、絶縁層376乃至絶縁層379中に埋設されている。電極380は、電極375と電気的に接続されている。
【0306】
また、電極380および絶縁層379の上に、絶縁層381および絶縁層382が設けられている。
【0307】
<変形例>
図29に記憶装置300Aの一部の断面を示す。記憶装置300Aは記憶装置300の変形例である。記憶装置300Aは、層310Aおよび層320を有する。記憶装置300Aでは、基板231として絶縁性基板(例えば、ガラス基板)を用いる。
【0308】
層310Aは、トランジスタ268a、トランジスタ268b、および容量素子269aを有する。層310Aに含まれるトランジスタに薄膜トランジスタ(例えば、OSトランジスタ)を用いる。層310Aに含まれるトランジスタを全てOSトランジスタとすることで、層310Aを単極性の集積回路にすることができる。記憶装置300Aに含まれるトランジスタを全てOSトランジスタとすることで、記憶装置300Aを単極性の記憶装置にすることができる。
【0309】
<構成材料について>
〔基板〕
基板として用いる材料に大きな制限はないが、少なくとも後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、基板としてシリコンや炭化シリコンなどを材料とした単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどを材料とした化合物半導体基板等を用いることができる。また、SOI基板や、半導体基板上に歪トランジスタやFIN型トランジスタなどの半導体素子が設けられたものなどを用いることもできる。または、高電子移動度トランジスタ(HEMT:High Electron Mobility Transistor)に適用可能なヒ化ガリウム、ヒ化アルミニウムガリウム、ヒ化インジウムガリウム、窒化ガリウム、リン化インジウム、シリコンゲルマニウムなどを用いてもよい。すなわち、基板は、単なる支持基板に限らず、他のトランジスタなどのデバイスが形成された基板であってもよい。
【0310】
また、基板として、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板などを用いることもできる。なお、基板として、可撓性基板(フレキシブル基板)を用いてもよい。可撓性基板を用いる場合、可撓性基板上に、トランジスタや容量素子などを直接作製してもよいし、他の作製基板上にトランジスタや容量素子などを作製し、その後可撓性基板に剥離、転置してもよい。なお、作製基板から可撓性基板に剥離、転置するために、作製基板とトランジスタや容量素子などとの間に剥離層を設けるとよい。
【0311】
可撓性基板としては、例えば、金属、合金、樹脂もしくはガラス、またはそれらの繊維などを用いることができる。基板に用いる可撓性基板は、線膨張率が低いほど環境による変形が抑制されて好ましい。基板に用いる可撓性基板は、例えば、線膨張率が1×10-3/K以下、5×10-5/K以下、または1×10-5/K以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド(ナイロン、アラミドなど)、ポリイミド、ポリカーボネート、アクリルなどがある。特に、アラミドは、線膨張率が低いため、可撓性基板として好適である。
【0312】
〔絶縁層〕
絶縁層は、窒化アルミニウム、酸化アルミニウム、窒化酸化アルミニウム、酸化窒化アルミニウム、酸化マグネシウム、窒化シリコン、酸化シリコン、窒化酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタル、アルミニウムシリケートなどから選ばれた材料を、単層でまたは積層して用いる。また、酸化物材料、窒化物材料、酸化窒化物材料、窒化酸化物材料のうち、複数の材料を混合した材料を用いてもよい。
【0313】
なお、本明細書等において、窒化酸化物とは、酸素よりも窒素の含有量が多い化合物をいう。また、酸化窒化物とは、窒素よりも酸素の含有量が多い化合物をいう。なお、各元素の含有量は、例えば、ラザフォード後方散乱法(RBS:Rutherford Backscattering Spectrometry)等を用いて測定することができる。
【0314】
また、半導体層として金属酸化物の一種である酸化物半導体を用いる場合は、半導体層中の水素濃度の増加を防ぐために、絶縁層中の水素濃度を低減することが好ましい。具体的には、絶縁層中の水素濃度を、二次イオン質量分析法(SIMS:Secondary Ion Mass Spectrometry)において2×1020atoms/cm以下、好ましくは5×1019atoms/cm以下、より好ましくは1×1019atoms/cm以下、さらに好ましくは5×1018atoms/cm以下とする。特に、半導体層と接する絶縁層の水素濃度を低減することが好ましい。
【0315】
また、半導体層中の窒素濃度の増加を防ぐために、絶縁層中の窒素濃度を低減することが好ましい。具体的には、絶縁層中の窒素濃度を、SIMSにおいて5×1019atoms/cm以下、好ましくは5×1018atoms/cm以下、より好ましくは1×1018atoms/cm以下、さらに好ましくは5×1017atoms/cm以下とする。
【0316】
また、絶縁層の少なくとも半導体層と接する領域と、絶縁層の少なくとも半導体層と接する領域は、欠陥が少ないことが好ましく、代表的には、電子スピン共鳴法(ESR:Electron Spin Resonance)で観察されるシグナルが少ない方が好ましい。例えば、上述のシグナルとしては、g値が2.001に観察されるE’センターが挙げられる。なお、E’センターは、シリコンのダングリングボンドに起因する。例えば、絶縁層として、酸化シリコン層または酸化窒化シリコン層を用いる場合、E’センター起因のスピン密度が、3×1017spins/cm以下、好ましくは5×1016spins/cm以下である酸化シリコン層または酸化窒化シリコン層を用いればよい。
【0317】
また、上述のシグナル以外に二酸化窒素(NO)に起因するシグナルが観察される場合がある。当該シグナルは、Nの核スピンにより3つのシグナルに分裂しており、それぞれのg値が2.037以上2.039以下(第1のシグナルとする)、g値が2.001以上2.003以下(第2のシグナルとする)、およびg値が1.964以上1.966以下(第3のシグナルとする)に観察される。
【0318】
例えば、絶縁層として、二酸化窒素(NO)に起因するシグナルのスピン密度が、1×1017spins/cm以上1×1018spins/cm未満である絶縁層を用いると好適である。
【0319】
なお、二酸化窒素(NO)を含む窒素酸化物(NO)は、絶縁層中に準位を形成する。当該準位は、酸化物半導体層のエネルギーギャップ内に位置する。そのため、窒素酸化物(NO)が、絶縁層と酸化物半導体層の界面に拡散すると、当該準位が絶縁層側において電子をトラップする場合がある。この結果、トラップされた電子が、絶縁層と酸化物半導体層の界面近傍に留まるため、トランジスタのしきい値電圧をプラス方向にシフトさせてしまう。したがって、絶縁層および絶縁層として窒素酸化物の含有量が少ない膜を用いると、トランジスタのしきい値電圧のシフトを低減することができる。
【0320】
窒素酸化物(NO)の放出量が少ない絶縁層としては、例えば、酸化窒化シリコン層を用いることができる。当該酸化窒化シリコン層は、昇温脱離ガス分析法(TDS:Thermal Desorption Spectroscopy)において、窒素酸化物(NO)の放出量よりアンモニアの放出量が多い膜であり、代表的にはアンモニアの放出量が1×1018個/cm以上5×1019個/cm以下である。なお、上記のアンモニアの放出量は、TDSにおける加熱処理の温度が50℃以上650℃以下、または50℃以上550℃以下の範囲での総量である。
【0321】
窒素酸化物(NO)は、加熱処理においてアンモニアおよび酸素と反応するため、アンモニアの放出量が多い絶縁層を用いることで窒素酸化物(NO)が低減される。
【0322】
また、酸化物半導体層に接する絶縁層のうち少なくとも1つは、加熱により酸素が放出される絶縁層を用いて形成することが好ましい。具体的には、絶縁層の表面温度が100℃以上700℃以下、好ましくは100℃以上500℃以下の加熱処理で行われるTDSにて、酸素原子に換算した酸素の脱離量が1.0×1018atoms/cm以上、1.0×1019atoms/cm以上、または1.0×1020atoms/cm以上である絶縁層を用いることが好ましい。なお、本明細書などにおいて、加熱により放出される酸素を「過剰酸素」ともいう。
【0323】
また、過剰酸素を含む絶縁層は、絶縁層に酸素を添加する処理を行って形成することもできる。酸素を添加する処理は、酸化性雰囲気下における熱処理やプラズマ処理などで行なうことができる。または、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法などを用いて酸素を添加してもよい。酸素を添加する処理に用いるガスとしては、16もしくは18などの酸素ガス、亜酸化窒素ガス、またはオゾンガスなどの、酸素を含むガスが挙げられる。なお、本明細書では酸素を添加する処理を「酸素ドープ処理」ともいう。酸素ドープ処理は、基板を加熱して行なってもよい。
【0324】
また、絶縁層として、ポリイミド、アクリル系樹脂、ベンゾシクロブテン系樹脂、ポリアミド、エポキシ系樹脂等の、耐熱性を有する有機材料を用いることができる。また上記有機材料の他に、低誘電率材料(low-k材料)、シロキサン系樹脂、PSG(リンガラス)、BPSG(リンボロンガラス)等を用いることができる。なお、これらの材料で形成される絶縁層を複数積層させることで、絶縁層を形成してもよい。
【0325】
なおシロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたSi-O-Si結合を含む樹脂に相当する。シロキサン系樹脂は置換基としては有機基(例えばアルキル基やアリール基)やフルオロ基を用いても良い。また、有機基はフルオロ基を有していても良い。
【0326】
絶縁層の形成方法は、特に限定されない。なお、絶縁層に用いる材料によっては焼成工程が必要な場合がある。この場合、絶縁層の焼成工程と他の熱処理工程を兼ねることで、効率よくトランジスタを作製することが可能となる。
【0327】
〔電極〕
電極を形成するための導電性材料としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウムなどから選ばれた金属元素を1種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
【0328】
また、上記の金属元素および酸素を含む導電性材料を用いてもよい。また、上記の金属元素および窒素を含む導電性材料を用いてもよい。例えば、窒化チタン、窒化タンタルなどの窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物(ITO:Indium Tin Oxide)、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、インジウムガリウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。
【0329】
また、上記の材料で形成される導電層を複数積層して用いてもよい。例えば、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、窒素を含む導電性材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。
【0330】
なお、半導体層に酸化物半導体を用いて、ゲート電極として前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造を用いる場合は、酸素を含む導電性材料を半導体層側に設けるとよい。酸素を含む導電性材料を半導体層側に設けることで、当該導電性材料から離脱した酸素が半導体層に供給されやすくなる。
【0331】
なお、電極としては、例えば、タングステン、ポリシリコン等の埋め込み性の高い導電性材料を用いればよい。また、埋め込み性の高い導電性材料と、チタン層、窒化チタン層、窒化タンタル層などのバリア層(拡散防止層)を組み合わせて用いてもよい。なお、電極を「コンタクトプラグ」という場合がある。
【0332】
特に、ゲート絶縁体と接する電極に不純物が透過しにくい導電性材料を用いることが好ましい。不純物が透過しにくい導電性材料として、例えば窒化タンタルが挙げられる。
【0333】
絶縁層に不純物が透過しにくい絶縁性材料を用い、電極に不純物が透過しにくい導電性材料を用いることで、トランジスタへの不純物の拡散をさらに抑制することができる。よって、トランジスタの信頼性をさらに高めることができる。すなわち、記憶装置の信頼性をさらに高めることができる。
【0334】
〔半導体層〕
半導体層として、単結晶半導体、多結晶半導体、微結晶半導体、または非晶質半導体などを、単体でまたは組み合わせて用いることができる。半導体材料としては、例えば、シリコンや、ゲルマニウムなどを用いることができる。また、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、酸化物半導体、窒化物半導体などの化合物半導体や、有機半導体などを用いることができる。
【0335】
また、半導体層として有機物半導体を用いる場合は、芳香環をもつ低分子有機材料やπ電子共役系導電性高分子などを用いることができる。例えば、ルブレン、テトラセン、ペンタセン、ペリレンジイミド、テトラシアノキノジメタン、ポリチオフェン、ポリアセチレン、ポリパラフェニレンビニレンなどを用いることができる。
【0336】
なお、半導体層を積層してもよい。半導体層を積層する場合は、それぞれ異なる結晶状態を有する半導体を用いてもよいし、それぞれ異なる半導体材料を用いてもよい。
【0337】
また、金属酸化物の一種である酸化物半導体のバンドギャップは2eV以上あるため、半導体層に酸化物半導体を用いると、オフ電流が極めて少ないトランジスタを実現することができる。具体的には、ソースとドレイン間の電圧が3.5V、室温(代表的には25℃)下において、チャネル幅1μm当たりのオフ電流を1×10-20A未満、1×10-22A未満、あるいは1×10-24A未満とすることができる。すなわち、オンオフ比を20桁以上とすることもできる。また、半導体層に酸化物半導体を用いたトランジスタ(OSトランジスタ)は、ソースとドレイン間の絶縁耐圧が高い。よって、信頼性の良好なトランジスタを提供できる。また、出力電圧が大きく高耐圧なトランジスタを提供できる。また、信頼性の良好な記憶装置などを提供できる。また、出力電圧が大きく高耐圧な記憶装置などを提供することができる。
【0338】
また、本明細書等において、チャネルが形成される半導体層に結晶性を有するシリコンを用いたトランジスタを「結晶性Siトランジスタ」ともいう。
【0339】
結晶性Siトランジスタは、OSトランジスタよりも比較的高い移動度を得やすい。一方で、結晶性Siトランジスタは、OSトランジスタのように極めて少ないオフ電流の実現が困難である。よって、半導体層に用いる半導体材料は、目的や用途に応じて適宜使い分けることが肝要である。例えば、目的や用途に応じて、OSトランジスタと結晶性Siトランジスタなどを組み合わせて用いてもよい。
【0340】
半導体層として酸化物半導体層を用いる場合は、酸化物半導体層をスパッタリング法で形成することが好ましい。酸化物半導体層は、スパッタリング法で形成すると酸化物半導体層の密度を高められるため、好適である。スパッタリング法で酸化物半導体層を形成する場合、スパッタリングガスには、希ガス(代表的にはアルゴン)、酸素、または、希ガスおよび酸素の混合ガスを用いればよい。また、スパッタリングガスの高純度化も必要である。例えば、スパッタリングガスとして用いる酸素ガスや希ガスは、露点が-60℃以下、好ましくは-100℃以下にまで高純度化したガスを用いる。高純度化されたスパッタリングガスを用いて成膜することで、酸化物半導体層に水分等が取り込まれることを可能な限り防ぐことができる。
【0341】
また、スパッタリング法で酸化物半導体層を形成する場合、スパッタリング装置が有する成膜室内の水分を可能な限り除去することが好ましい。例えば、クライオポンプのような吸着式の真空排気ポンプを用いて、成膜室内を高真空(5×10-7Paから1×10-4Pa程度まで)に排気することが好ましい。特に、スパッタリング装置の待機時における、成膜室内のHOに相当するガス分子(m/z=18に相当するガス分子)の分圧を1×10-4Pa以下、好ましく5×10-5Pa以下とすることが好ましい。
【0342】
〔金属酸化物〕
金属酸化物の一種である酸化物半導体は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
【0343】
ここで、酸化物半導体が、インジウム、元素Mおよび亜鉛を有する場合を考える。なお、元素Mは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Mに適用可能な元素として、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Mとして、前述の元素を複数組み合わせても構わない場合がある。
【0344】
なお、本明細書等において、窒素を有する金属酸化物も金属酸化物(metal oxide)と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物(metal oxynitride)と呼称してもよい。
【0345】
[金属酸化物の構成]
以下では、本発明の一態様で開示されるトランジスタに用いることができるCAC(Cloud-Aligned Composite)-OSの構成について説明する。
【0346】
なお、本明細書等において、CAAC(c-axis aligned crystal)、およびCAC(Cloud-Aligned Composite)と記載する場合がある。なお、CAACは結晶構造の一例を表し、CACは機能、または材料の構成の一例を表す。
【0347】
CAC-OSまたはCAC-metal oxideとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、CAC-OSまたはCAC-metal oxideを、トランジスタの活性層に用いる場合、導電性の機能は、キャリアとなる電子(または正孔)を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能(On/Offさせる機能)をCAC-OSまたはCAC-metal oxideに付与することができる。CAC-OSまたはCAC-metal oxideにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
【0348】
また、CAC-OSまたはCAC-metal oxideは、導電性領域、および絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。
【0349】
また、CAC-OSまたはCAC-metal oxideにおいて、導電性領域と、絶縁性領域とは、それぞれ0.5nm以上10nm以下、好ましくは0.5nm以上3nm以下のサイズで材料中に分散している場合がある。
【0350】
また、CAC-OSまたはCAC-metal oxideは、異なるバンドギャップを有する成分により構成される。例えば、CAC-OSまたはCAC-metal oxideは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記CAC-OSまたはCAC-metal oxideをトランジスタのチャネル形成領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、および高い電界効果移動度を得ることができる。
【0351】
すなわち、CAC-OSまたはCAC-metal oxideは、マトリックス複合材(matrix composite)、または金属マトリックス複合材(metal matrix composite)と呼称することもできる。
【0352】
[金属酸化物の構造]
金属酸化物の一種である酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、CAAC-OS(c-axis aligned crystalline oxide semiconductor)、多結晶酸化物半導体、nc-OS(nanocrystalline oxide semiconductor)、擬似非晶質酸化物半導体(a-like OS:amorphous-like oxide semiconductor)および非晶質酸化物半導体などがある。
【0353】
CAAC-OSは、c軸配向性を有し、かつa-b面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。
【0354】
ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある。なお、CAAC-OSにおいて、歪み近傍においても、明確な結晶粒界(グレインバウンダリーともいう。)を確認することは難しい。すなわち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、CAAC-OSが、a-b面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためである。
【0355】
また、CAAC-OSは、インジウム、および酸素を有する層(以下、In層)と、元素M、亜鉛、および酸素を有する層(以下、(M、Zn)層)とが積層した、層状の結晶構造(層状構造ともいう)を有する傾向がある。なお、インジウムと元素Mは、互いに置換可能であり、(M、Zn)層の元素Mがインジウムと置換した場合、(In、M、Zn)層と表すこともできる。また、In層のインジウムが元素Mと置換した場合、(In、M)層と表すこともできる。
【0356】
CAAC-OSは結晶性の高い金属酸化物である。一方、CAAC-OSは、明確な結晶粒界を確認することが難しいため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、金属酸化物の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、CAAC-OSは不純物や欠陥(酸素欠損など)の少ない金属酸化物ともいえる。したがって、CAAC-OSを有する金属酸化物は、物理的性質が安定する。そのため、CAAC-OSを有する金属酸化物は熱に強く、信頼性が高い。
【0357】
nc-OSは、微小な領域(例えば、1nm以上10nm以下の領域、特に1nm以上3nm以下の領域)において原子配列に周期性を有する。また、nc-OSは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、nc-OSは、分析方法によっては、a-like OSや非晶質酸化物半導体と区別が付かない場合がある。
【0358】
a-like OSは、nc-OSと非晶質酸化物半導体との間の構造を有する金属酸化物である。a-like OSは、鬆または低密度領域を有する。すなわち、a-like OSは、nc-OSおよびCAAC-OSと比べて、結晶性が低い。
【0359】
酸化物半導体(金属酸化物)は、多様な構造をとり、それぞれが異なる特性を有する。酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、a-like OS、nc-OS、CAAC-OSのうち、二種以上を有していてもよい。
【0360】
[金属酸化物を有するトランジスタ]
続いて、上記金属酸化物をトランジスタのチャネル形成領域に用いる場合について説明する。
【0361】
なお、上記金属酸化物をトランジスタのチャネル形成領域に用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
【0362】
また、トランジスタには、キャリア密度の低い金属酸化物を用いることが好ましい。金属酸化物膜のキャリア密度を低くする場合においては、金属酸化物膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性という。例えば、金属酸化物は、キャリア密度が8×1011/cm未満、好ましくは1×1011/cm未満、さらに好ましくは1×1010/cm未満であり、1×10-9/cm以上とすればよい。
【0363】
また、高純度真性または実質的に高純度真性である金属酸化物膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
【0364】
また、金属酸化物のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い金属酸化物をチャネル形成領域に有するトランジスタは、電気特性が不安定となる場合がある。
【0365】
したがって、トランジスタの電気特性を安定にするためには、金属酸化物中の不純物濃度を低減することが有効である。また、金属酸化物中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
【0366】
[不純物]
ここで、金属酸化物中における各不純物の影響について説明する。
【0367】
金属酸化物において、第14族元素の一つであるシリコンや炭素が含まれると、金属酸化物において欠陥準位が形成される。このため、金属酸化物におけるシリコンや炭素の濃度と、金属酸化物との界面近傍のシリコンや炭素の濃度(二次イオン質量分析法(SIMS)により得られる濃度)を、2×1018atoms/cm以下、好ましくは2×1017atoms/cm以下とする。
【0368】
また、金属酸化物にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。したがって、アルカリ金属またはアルカリ土類金属が含まれている金属酸化物をチャネル形成領域に用いたトランジスタはノーマリーオン特性となりやすい。このため、金属酸化物中のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、SIMSにより得られる金属酸化物中のアルカリ金属またはアルカリ土類金属の濃度を、1×1018atoms/cm以下、好ましくは2×1016atoms/cm以下にする。
【0369】
また、金属酸化物において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、n型化しやすい。この結果、窒素が含まれている金属酸化物をチャネル形成領域に用いたトランジスタはノーマリーオン特性となりやすい。したがって、当該金属酸化物において、チャネル形成領域の窒素はできる限り低減されていることが好ましい。例えば、金属酸化物中の窒素濃度は、SIMSにおいて、5×1019atoms/cm未満、好ましくは5×1018atoms/cm以下、より好ましくは1×1018atoms/cm以下、さらに好ましくは5×1017atoms/cm以下とする。
【0370】
また、金属酸化物に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。当該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。したがって、水素が含まれている金属酸化物をチャネル形成領域に用いたトランジスタはノーマリーオン特性となりやすい。このため、金属酸化物中の水素はできる限り低減されていることが好ましい。具体的には、金属酸化物において、SIMSにより得られる水素濃度を、1×1020atoms/cm未満、好ましくは1×1019atoms/cm未満、より好ましくは5×1018atoms/cm未満、さらに好ましくは1×1018atoms/cm未満とする。
【0371】
不純物が十分に低減された金属酸化物をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
【0372】
<成膜方法について>
絶縁層を形成するための絶縁性材料、電極を形成するための導電性材料、または半導体層を形成するための半導体材料は、スパッタリング法、スピンコート法、CVD(Chemical Vapor Deposition)法(熱CVD法、MOCVD(Metal Organic Chemical Vapor Deposition)法、PECVD(Plasma Enhanced CVD)法、高密度プラズマCVD(High density plasma CVD)法、LPCVD(low pressure CVD)法、APCVD(atmospheric pressure CVD)法等を含む)、ALD(Atomic Layer Deposition)法、または、MBE(Molecular Beam Epitaxy)法、または、PLD(Pulsed Laser Deposition)法、ディップ法、スプレー塗布法、液滴吐出法(インクジェット法など)、印刷法(スクリーン印刷、オフセット印刷など)を用いて形成することができる。
【0373】
プラズマCVD法は、比較的低温で高品質の膜が得られる。MOCVD法、ALD法、または熱CVD法などの、成膜時にプラズマを用いない成膜方法を用いると、被形成面にダメージが生じにくい。例えば、記憶装置に含まれる配線、電極、素子(トランジスタ、容量素子など)などは、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき、蓄積した電荷によって、記憶装置に含まれる配線、電極、素子などが破壊される場合がある。一方、プラズマを用いない成膜方法の場合、こういったプラズマダメージが生じないため、記憶装置の歩留まりを高くすることができる。また、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
【0374】
CVD法およびALD法は、ターゲットなどから放出される粒子が堆積する成膜方法とは異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ALD法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の高い開口部の表面を被覆する場合などに好適である。ただし、ALD法は、比較的成膜速度が遅いため、成膜速度の速いCVD法などの他の成膜方法と組み合わせて用いることが好ましい場合もある。
【0375】
CVD法およびALD法は、原料ガスの流量比によって、得られる膜の組成を制御することができる。例えば、CVD法およびALD法では、原料ガスの流量比によって、任意の組成の膜を成膜することができる。また、例えば、CVD法およびALD法では、成膜しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送や圧力調整に掛かる時間の分、成膜に掛かる時間を短くすることができる。したがって、記憶装置の生産性を高めることができる場合がある。
【0376】
なお、ALD法により成膜する場合は、材料ガスとして塩素を含まないガスを用いることが好ましい。
【0377】
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
【0378】
(実施の形態7)
本実施の形態では、上記実施の形態に示した半導体装置などに用いることができるトランジスタの構造例について説明する。
【0379】
<トランジスタの構造例1>
図30(A)、(B)および(C)を用いてトランジスタ510Aの構造例を説明する。図30(A)はトランジスタ510Aの上面図である。図30(B)は、図30(A)に一点鎖線L1-L2で示す部位の断面図である。図30(C)は、図30(A)に一点鎖線W1-W2で示す部位の断面図である。なお、図30(A)の上面図では、図の明瞭化のために一部の要素を省いて図示している。
【0380】
図30(A)、(B)および(C)では、トランジスタ510Aと、層間膜として機能する絶縁層511、絶縁層512、絶縁層514、絶縁層516、絶縁層580、絶縁層582、および絶縁層584を示している。また、トランジスタ510Aと電気的に接続し、コンタクトプラグとして機能する導電層546(導電層546a、および導電層546b)と、配線として機能する導電層503と、を示している。
【0381】
トランジスタ510Aは、第1のゲート電極として機能する導電層560(導電層560a、および導電層560b)と、第2のゲート電極として機能する導電層505(導電層505a、および導電層505b)と、第1のゲート絶縁体として機能する絶縁層550と、第2のゲート絶縁体として機能する絶縁層521、絶縁層522、および絶縁層524と、チャネルが形成される領域を有する酸化物530(酸化物530a、酸化物530b、および酸化物530c)と、ソースまたはドレインの一方として機能する導電層542aと、ソースまたはドレインの他方として機能する導電層542bと、絶縁層574とを有する。
【0382】
また、図30に示すトランジスタ510Aでは、酸化物530c、絶縁層550、および導電層560が、絶縁層580に設けられた開口部内に、絶縁層574を介して配置される。また、酸化物530c、絶縁層550、および導電層560は、導電層542a、および導電層542bとの間に配置される。
【0383】
絶縁層511、および絶縁層512は、層間膜として機能する。
【0384】
層間膜としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛(PZT)、チタン酸ストロンチウム(SrTiO)または(Ba,Sr)TiO(BST)などの絶縁体を単層または積層で用いることができる。またはこれらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
【0385】
例えば、絶縁層511は、水または水素などの不純物が、基板側からトランジスタ510Aに混入するのを抑制するバリア層として機能することが好ましい。したがって、絶縁層511は、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する(上記不純物が透過しにくい。)絶縁性材料を用いることが好ましい。または、酸素(例えば、酸素原子、酸素分子などの少なくとも一)の拡散を抑制する機能を有する(上記酸素が透過しにくい。)絶縁性材料を用いることが好ましい。また、例えば、絶縁層511として酸化アルミニウムや窒化シリコンなどを用いてもよい。当該構成により、水素、水などの不純物が絶縁層511よりも基板側からトランジスタ510A側に拡散するのを抑制することができる。
【0386】
例えば、絶縁層512は、絶縁層511よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
【0387】
導電層503は、絶縁層512に埋め込まれるように形成される。ここで、導電層503の上面の高さと、絶縁層512の上面の高さは同程度にできる。なお導電層503は、単層とする構成について示しているが、本発明はこれに限られるものではない。例えば、導電層503を2層以上の積層構造としてもよい。なお、導電層503は、タングステン、銅、またはアルミニウムを主成分とする導電性が高い導電性材料を用いることが好ましい。
【0388】
トランジスタ510Aにおいて、導電層560は、第1のゲート(トップゲートともいう。)電極として機能する場合がある。また、導電層505は、第2のゲート(ボトムゲートともいう。)電極として機能する。その場合、導電層505に印加する電位を、導電層560に印加する電位と連動させず、独立して変化させることで、トランジスタ510Aの閾値電圧を制御することができる。特に、導電層505に負の電位を印加することにより、トランジスタ510Aの閾値電圧を0Vより大きくし、オフ電流を低減することが可能となる。したがって、導電層505に負の電位を印加したほうが、印加しない場合よりも、導電層560に印加する電位が0Vのときのドレイン電流を小さくすることができる。
【0389】
また、例えば、導電層505と、導電層560とを重畳して設けることで、導電層560、および導電層505に電位を印加した場合、導電層560から生じる電界と、導電層505から生じる電界と、がつながり、酸化物530に形成されるチャネル形成領域を覆うことができる。
【0390】
つまり、第1のゲート電極としての機能を有する導電層560の電界と、第2のゲート電極としての機能を有する導電層505の電界によって、チャネル形成領域を電気的に取り囲むことができる。本明細書において、第1のゲート電極、および第2のゲート電極の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、surrounded channel(S-channel)構造とよぶ。
【0391】
絶縁層514、および絶縁層516は、絶縁層511および絶縁層512と同様に、層間膜として機能する。例えば、絶縁層514は、水または水素などの不純物が、基板側からトランジスタ510Aに混入するのを抑制するバリア層として機能することが好ましい。当該構成により、水素、水などの不純物が絶縁層514よりも基板側からトランジスタ510A側に拡散するのを抑制することができる。また、例えば、絶縁層516は、絶縁層514よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
【0392】
第2のゲートとして機能する導電層505は、絶縁層514および絶縁層516の開口の内壁に接して導電層505aが形成され、さらに内側に導電層505bが形成されている。ここで、導電層505aおよび導電層505bの上面の高さと、絶縁層516の上面の高さは同程度にできる。なお、トランジスタ510Aでは、導電層505aおよび導電層505bを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電層505は、単層、または3層以上の積層構造として設ける構成にしてもよい。
【0393】
ここで、導電層505aは、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する(上記不純物が透過しにくい。)導電性材料を用いることが好ましい。または、酸素(例えば、酸素原子、酸素分子などの少なくとも一)の拡散を抑制する機能を有する(上記酸素が透過しにくい。)導電性材料を用いることが好ましい。なお、本明細書において、不純物、または酸素の拡散を抑制する機能とは、上記不純物、または上記酸素のいずれか一または、すべての拡散を抑制する機能とする。
【0394】
例えば、導電層505aが酸素の拡散を抑制する機能を持つことにより、導電層505bが酸化して導電率が低下することを抑制することができる。
【0395】
また、導電層505が配線の機能を兼ねる場合、導電層505bは、タングステン、銅、またはアルミニウムを主成分とする、導電性が高い導電性材料を用いることが好ましい。その場合、導電層503は、必ずしも設けなくともよい。なお、導電層505bを単層で図示したが、積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。
【0396】
絶縁層521、絶縁層522、および絶縁層524は、第2のゲート絶縁体としての機能を有する。
【0397】
また、絶縁層522は、バリア性を有することが好ましい。絶縁層522がバリア性を有することで、トランジスタ510Aの周辺部からトランジスタ510Aへの水素等の不純物の混入を抑制する層として機能する。
【0398】
絶縁層522は、例えば、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物(ハフニウムアルミネート)、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛(PZT)、チタン酸ストロンチウム(SrTiO)または(Ba,Sr)TiO(BST)などのいわゆるhigh-k材料を含む絶縁体を単層または積層で用いることが好ましい。トランジスタの微細化、および高集積化が進むと、ゲート絶縁体の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁体として機能する絶縁体にhigh-k材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。
【0399】
例えば、絶縁層521は、熱的に安定していることが好ましい。例えば、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、好適である。また、high-k材料の絶縁体を酸化シリコン、または酸化窒化シリコンと組み合わせることで、熱的に安定かつ比誘電率の高い積層構造の絶縁層521を得ることができる。
【0400】
なお、図30には、第2のゲート絶縁体として、3層の積層構造を示したが、単層、または2層以上の積層構造としてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
【0401】
チャネル形成領域として機能する領域を有する酸化物530は、酸化物530aと、酸化物530a上の酸化物530bと、酸化物530b上の酸化物530cと、を有する。酸化物530b下に酸化物530aを有することで、酸化物530aよりも下方に形成された構造物から、酸化物530bへの不純物の拡散を抑制することができる。また、酸化物530b上に酸化物530cを有することで、酸化物530cよりも上方に形成された構造物から、酸化物530bへの不純物の拡散を抑制することができる。酸化物530として、上記実施の形態に示した金属酸化物の一種である酸化物半導体を用いることができる。
【0402】
なお、酸化物530cは、絶縁層580に設けられた開口部内に、絶縁層574を介して設けられることが好ましい。絶縁層574がバリア性を有する場合、絶縁層580からの不純物が酸化物530へと拡散することを抑制することができる。
【0403】
導電層542は、一方がソース電極として機能し、他方がドレイン電極として機能する。
【0404】
導電層542aと、導電層542bとは、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンなどの金属、またはこれを主成分とする合金を用いることができる。特に、窒化タンタルなどの金属窒化物膜は、水素または酸素に対するバリア性があり、また、耐酸化性が高いため、好ましい。
【0405】
また、図30では単層構造を示したが、2層以上の積層構造としてもよい。例えば、窒化タンタル膜とタングステン膜を積層するとよい。また、チタン膜とアルミニウム膜を積層してもよい。また、タングステン膜上にアルミニウム膜を積層する二層構造、銅-マグネシウム-アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜上に銅膜を積層する二層構造、タングステン膜上に銅膜を積層する二層構造としてもよい。
【0406】
また、チタン膜または窒化チタン膜と、そのチタン膜または窒化チタン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にチタン膜または窒化チタン膜を形成する三層構造、モリブデン膜または窒化モリブデン膜と、そのモリブデン膜または窒化モリブデン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にモリブデン膜または窒化モリブデン膜を形成する三層構造等がある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。
【0407】
また、導電層542上に、バリア層を設けてもよい。バリア層は、酸素、または水素に対してバリア性を有する物質を用いることが好ましい。当該構成により、絶縁層574を成膜する際に、導電層542が酸化することを抑制することができる。
【0408】
バリア層には、例えば、金属酸化物を用いることができる。特に、酸化アルミニウム、酸化ハフニウム、酸化ガリウムなどの、酸素や水素に対してバリア性のある絶縁膜を用いることが好ましい。また、CVD法で形成した窒化シリコンを用いてもよい。
【0409】
バリア層を有することで、導電層542の材料選択の幅を広げることができる。例えば、導電層542に、タングステンや、アルミニウムなどの耐酸化性が低い一方で導電性が高い材料を用いることができる。また、例えば、成膜、または加工がしやすい導電体を用いることができる。
【0410】
絶縁層550は、第1のゲート絶縁体として機能する。絶縁層550は、絶縁層580に設けられた開口部内に、酸化物530c、および絶縁層574を介して設けられることが好ましい。
【0411】
トランジスタの微細化、および高集積化が進むと、ゲート絶縁体の薄膜化により、リーク電流などの問題が生じる場合がある。その場合、絶縁層550は、第2のゲート絶縁体と同様に、積層構造としてもよい。ゲート絶縁体として機能する絶縁体を、high-k材料と、熱的に安定している材料との積層構造とすることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。また、熱的に安定かつ比誘電率の高い積層構造とすることができる。
【0412】
第1のゲート電極として機能する導電層560は、導電層560a、および導電層560a上の導電層560bを有する。導電層560aは、導電層505aと同様に、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素(例えば、酸素原子、酸素分子などの少なくとも一)の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
【0413】
導電層560aが酸素の拡散を抑制する機能を持つことにより、導電層560bの材料選択性を向上することができる。つまり、導電層560aを有することで、導電層560bの酸化が抑制され、導電率が低下することを防止することができる。
【0414】
酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウムまたは酸化ルテニウムなどを用いることが好ましい。また、導電層560aとして、酸化物530として用いることができる酸化物半導体を用いることができる。その場合、導電層560bをスパッタリング法で成膜することで、酸化物半導体の電気抵抗値を低下させて導電体とすることができる。これをOC(Oxide Conductor)電極と呼ぶことができる。
【0415】
導電層560bは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電層560は、配線として機能するため、導電性が高い導電体を用いることが好ましい。例えば、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電層560bは積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。
【0416】
絶縁層580と、トランジスタ510Aとの間に絶縁層574を配置する。絶縁層574は、水または水素などの不純物、および酸素の拡散を抑制する機能を有する絶縁性材料を用いるとよい。例えば、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。また、他にも、例えば、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いることができる。
【0417】
絶縁層574を有することで、絶縁層580が有する水、および水素などの不純物が酸化物530c、絶縁層550を介して、酸化物530bに拡散することを抑制することができる。また、絶縁層580が有する過剰酸素により、導電層560が酸化するのを抑制することができる。
【0418】
絶縁層580、絶縁層582、および絶縁層584は、層間膜として機能する。
【0419】
絶縁層582は、絶縁層514と同様に、水または水素などの不純物が、外部からトランジスタ510Aに混入するのを抑制するバリア絶縁膜として機能することが好ましい。
【0420】
また、絶縁層580、および絶縁層584は、絶縁層516と同様に、絶縁層582よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
【0421】
また、トランジスタ510Aは、絶縁層580、絶縁層582、および絶縁層584に埋め込まれた導電層546などのプラグや配線を介して、他の構造と電気的に接続してもよい。
【0422】
また、導電層546の材料としては、導電層505と同様に、金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。例えば、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。または、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
【0423】
例えば、導電層546としては、例えば、水素、および酸素に対してバリア性を有する導電体である窒化タンタル等と、導電性が高いタングステンとの積層構造を用いることで、配線としての導電性を保持したまま、外部からの不純物の拡散を抑制することができる。
【0424】
上記構造を有することで、オン電流が大きい酸化物半導体を有するトランジスタを有する半導体装置を提供することができる。または、オフ電流が小さい酸化物半導体を有するトランジスタを有する半導体装置を提供することができる。または、電気特性の変動を抑制し、安定した電気特性を有すると共に、信頼性を向上させた半導体装置を提供することができる。
【0425】
<トランジスタの構造例2>
図31(A)、(B)および(C)を用いてトランジスタ510Bの構造例を説明する。図31(A)はトランジスタ510Bの上面図である。図31(B)は、図31(A)に一点鎖線L1-L2で示す部位の断面図である。図31(C)は、図31(A)に一点鎖線W1-W2で示す部位の断面図である。なお、図31(A)の上面図では、図の明瞭化のために一部の要素を省いて図示している。
【0426】
トランジスタ510Bはトランジスタ510Aの変形例である。よって、説明の繰り返しを防ぐため、主にトランジスタ510Aと異なる点について説明する。
【0427】
トランジスタ510Bは、導電層542(導電層542a、および導電層542b)と、酸化物530c、絶縁層550、および導電層560と、が重畳する領域を有する。当該構造とすることで、オン電流が高いトランジスタを提供することができる。また、制御性が高いトランジスタを提供することができる。
【0428】
第1のゲート電極として機能する導電層560は、導電層560a、および導電層560a上の導電層560bを有する。導電層560aは、導電層505aと同様に、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素(例えば、酸素原子、酸素分子などの少なくとも一)の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
【0429】
導電層560aが酸素の拡散を抑制する機能を持つことにより、導電層560bの材料選択性を向上することができる。つまり、導電層560aを有することで、導電層560bの酸化が抑制され、導電率が低下することを防止することができる。
【0430】
また、導電層560の上面および側面、絶縁層550の側面、および酸化物530cの側面を覆うように、絶縁層574を設けることが好ましい。なお、絶縁層574は、水または水素などの不純物、および酸素の拡散を抑制する機能を有する絶縁性材料を用いるとよい。例えば、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。また、他にも、例えば、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いることができる。
【0431】
絶縁層574を設けることで、導電層560の酸化を抑制することができる。また、絶縁層574を有することで、絶縁層580が有する水、および水素などの不純物がトランジスタ510Bへ拡散することを抑制することができる。
【0432】
また、導電層546と、絶縁層580との間に、バリア性を有する絶縁層576(絶縁層576a、および絶縁層576b)を配置してもよい。絶縁層576を設けることで、絶縁層580の酸素が導電層546と反応し、導電層546が酸化することを抑制することができる。
【0433】
また、バリア性を有する絶縁層576を設けることで、プラグや配線に用いられる導電体の材料選択の幅を広げることができる。例えば、導電層546に、酸素を吸収する性質を持つ一方で、導電性が高い金属材料を用いることができる。
【0434】
<トランジスタの構造例3>
図32(A)、(B)および(C)を用いてトランジスタ510Cの構造例を説明する。図32(A)はトランジスタ510Cの上面図である。図32(B)は、図32(A)に一点鎖線L1-L2で示す部位の断面図である。図32(C)は、図32(A)に一点鎖線W1-W2で示す部位の断面図である。なお、図32(A)の上面図では、図の明瞭化のために一部の要素を省いて図示している。
【0435】
トランジスタ510Cはトランジスタ510Aの変形例である。よって、説明の繰り返しを防ぐため、主にトランジスタ510Aと異なる点について説明する。
【0436】
図32に示すトランジスタ510Cは、導電層542aと酸化物530bの間に導電層547aが配置され、導電層542bと酸化物530bの間に導電層547bが配置されている。ここで、導電層542a(導電層542b)は、導電層547a(導電層547b)の上面および導電層560側の側面を越えて延在し、酸化物530bの上面に接する領域を有する。ここで、導電層547は、導電層542に用いることができる導電体を用いればよい。さらに、導電層547の膜厚は、少なくとも導電層542より厚いことが好ましい。
【0437】
図32に示すトランジスタ510Cは、上記のような構成を有することにより、トランジスタ510Aよりも、導電層542を導電層560に近づけることができる。または、導電層542aの端部および導電層542bの端部と、導電層560を重ねることができる。これにより、トランジスタ510Cの実質的なチャネル長を短くし、オン電流および周波数特性の向上を図ることができる。
【0438】
また、導電層547a(導電層547b)は、導電層542a(導電層542b)と重畳して設けられることが好ましい。このような構成にすることで、導電層546a(導電層546b)を埋め込む開口を形成するエッチングにおいて、導電層547a(導電層547b)がストッパとして機能し、酸化物530bがオーバーエッチングされるのを防ぐことができる。
【0439】
また、図32に示すトランジスタ510Cは、絶縁層544の上に接して絶縁層545を配置する構成にしてもよい。絶縁層544は、水または水素などの不純物や、過剰な酸素が、絶縁層580側からトランジスタ510Cに混入するのを抑制するバリア絶縁膜として機能することが好ましい。絶縁層545としては、絶縁層544に用いることができる絶縁体を用いることができる。また、絶縁層544としては、例えば、窒化アルミニウム、窒化アルミニウムチタン、窒化チタン、窒化シリコンまたは窒化酸化シリコンなどの、窒化物絶縁体を用いてもよい。
【0440】
また、図32に示すトランジスタ510Cは、図30に示すトランジスタ510Aと異なり、導電層505を単層構造で設けてもよい。この場合、パターン形成された導電層505の上に絶縁層516となる絶縁膜を成膜し、当該絶縁膜の上部を、導電層505の上面が露出するまでCMP法などを用いて除去すればよい。ここで、導電層505の上面の平坦性を良好にすることが好ましい。例えば、導電層505上面の平均面粗さ(Ra)を1nm以下、好ましくは0.5nm以下、より好ましくは0.3nm以下にすればよい。これにより、導電層505の上に形成される、絶縁層の平坦性を良好にし、酸化物530bおよび酸化物530cの結晶性の向上を図ることができる。
【0441】
<トランジスタの構造例4>
図33(A)、(B)および(C)を用いてトランジスタ510Dの構造例を説明する。図33(A)はトランジスタ510Dの上面図である。図33(B)は、図33(A)に一点鎖線L1-L2で示す部位の断面図である。図33(C)は、図33(A)に一点鎖線W1-W2で示す部位の断面図である。なお、図33(A)の上面図では、図の明瞭化のために一部の要素を省いて図示している。
【0442】
トランジスタ510Dはトランジスタ510Aの変形例である。よって、説明の繰り返しを防ぐため、主にトランジスタ510Aと異なる点について説明する。
【0443】
図33(A)乃至(C)では、導電層503を設けずに、第2のゲートとしての機能を有する導電層505を配線としても機能させている。また、酸化物530c上に絶縁層550を有し、絶縁層550上に金属酸化物552を有する。また、金属酸化物552上に導電層560を有し、導電層560上に絶縁層570を有する。また、絶縁層570上に絶縁層571を有する。
【0444】
金属酸化物552は、酸素拡散を抑制する機能を有することが好ましい。絶縁層550と、導電層560との間に、酸素の拡散を抑制する金属酸化物552を設けることで、導電層560への酸素の拡散が抑制される。つまり、酸化物530へ供給する酸素量の減少を抑制することができる。また、酸素による導電層560の酸化を抑制することができる。
【0445】
なお、金属酸化物552は、第1のゲートの一部としての機能を有してもよい。例えば、酸化物530として用いることができる酸化物半導体を、金属酸化物552として用いることができる。その場合、導電層560をスパッタリング法で成膜することで、金属酸化物552の電気抵抗値を低下させて導電層とすることができる。これをOC(Oxide Conductor)電極と呼ぶことができる。
【0446】
また、金属酸化物552は、ゲート絶縁体の一部としての機能を有する場合がある。したがって、絶縁層550に酸化シリコンや酸化窒化シリコンなどを用いる場合、金属酸化物552は、比誘電率が高いhigh-k材料である金属酸化物を用いることが好ましい。当該積層構造とすることで、熱に対して安定、かつ比誘電率の高い積層構造とすることができる。したがって、物理膜厚を保持したまま、トランジスタ動作時に印加するゲート電位の低減が可能となる。また、ゲート絶縁体として機能する絶縁層の等価酸化膜厚(EOT)を薄くすることが可能となる。
【0447】
トランジスタ510Dにおいて、金属酸化物552を単層で示したが、2層以上の積層構造としてもよい。例えば、ゲート電極の一部として機能する金属酸化物と、ゲート絶縁体の一部として機能する金属酸化物とを積層して設けてもよい。
【0448】
金属酸化物552を有することで、ゲート電極として機能する場合は、導電層560からの電界の影響を弱めることなく、トランジスタ510Dのオン電流の向上を図ることができる。または、ゲート絶縁体として機能する場合は、絶縁層550と、金属酸化物552との物理的な厚みにより、導電層560と、酸化物530との間の距離を保つことで、導電層560と酸化物530との間のリーク電流を抑制することができる。従って、絶縁層550、および金属酸化物552との積層構造を設けることで、導電層560と酸化物530との間の物理的な距離、および導電層560から酸化物530へかかる電界強度を、容易に適宜調整することができる。
【0449】
具体的には、酸化物530に用いることができる酸化物半導体を低抵抗化することで、金属酸化物552として用いることができる。または、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、または、マグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。
【0450】
特に、アルミニウム、またはハフニウムの一方または双方の酸化物を含む絶縁層である、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物(ハフニウムアルミネート)などを用いることが好ましい。特に、ハフニウムアルミネートは、酸化ハフニウム膜よりも、耐熱性が高い。そのため、後の工程での熱処理において、結晶化しにくいため好ましい。なお、金属酸化物552は、必須の構成ではない。求めるトランジスタ特性により、適宜設計すればよい。
【0451】
絶縁層570は、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いるとよい。例えば、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。これにより、絶縁層570よりも上方からの酸素で導電層560が酸化するのを抑制することができる。また、絶縁層570よりも上方からの水または水素などの不純物が、導電層560および絶縁層550を介して、酸化物230に混入することを抑制することができる。
【0452】
絶縁層571はハードマスクとして機能する。絶縁層571を設けることで、導電層560の加工の際、導電層560の側面が概略垂直、具体的には、導電層560の側面と基板表面のなす角を、75度以上100度以下、好ましくは80度以上95度以下とすることができる。
【0453】
なお、絶縁層571に、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いることで、バリア層としての機能を兼ねさせてもよい。その場合、絶縁層570は設けなくともよい。
【0454】
絶縁層571をハードマスクとして用いて、絶縁層570、導電層560、金属酸化物552、絶縁層550、および酸化物530cの一部を選択的に除去することで、これらの側面を略一致させて、かつ、酸化物530b表面の一部を露出させることができる。
【0455】
また、トランジスタ510Dは、露出した酸化物530b表面の一部に領域531aおよび領域531bを有する。領域531aまたは領域531bの一方はソース領域として機能し、他方はドレイン領域として機能する。
【0456】
領域531aおよび領域531bの形成は、例えば、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、またはプラズマ処理などを用いて、露出した酸化物530b表面にリンまたはボロンなどの不純物元素を導入することで実現できる。なお、本実施の形態などにおいて「不純物元素」とは、主成分元素以外の元素のことをいう。
【0457】
また、酸化物530b表面の一部を露出させた後に金属膜を成膜し、その後加熱処理することにより、該金属膜に含まれる元素を酸化物530bに拡散させて領域531aおよび領域531bを形成することもできる。
【0458】
酸化物530bの不純物元素が導入された領域は、電気抵抗率が低下する。このため、領域531aおよび領域531bを「不純物領域」または「低抵抗領域」という場合がある。
【0459】
絶縁層571および/または導電層560をマスクとして用いることで、領域531aおよび領域531bを自己整合(セルフアライメント)的に形成することができる。よって、領域531aおよび/または領域531bと、導電層560が重ならず、寄生容量を低減することができる。また、チャネル形成領域とソースドレイン領域(領域531aまたは領域531b)の間にオフセット領域が形成されない。領域531aおよび領域531bを自己整合(セルフアライメント)的に形成することにより、オン電流の増加、しきい値電圧の低減、動作周波数の向上などを実現できる。
【0460】
なお、オフ電流を更に低減するため、チャネル形成領域とソースドレイン領域の間にオフセット領域を設けてもよい。オフセット領域とは、電気抵抗率が高い領域であり、前述した不純物元素の導入が行なわれない領域である。オフセット領域の形成は、絶縁層575の形成後に前述した不純物元素の導入を行なうことで実現できる。この場合、絶縁層575も絶縁層571などと同様にマスクとして機能する。よって、酸化物530bの絶縁層575と重なる領域に不純物元素が導入されず、該領域の電気抵抗率を高いままとすることができる。
【0461】
また、トランジスタ510Dは、絶縁層570、導電層560、金属酸化物552、絶縁層550、および酸化物530cの側面に絶縁層575を有する。絶縁層575は、比誘電率の低い絶縁体であることが好ましい。例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコン、または樹脂などであることが好ましい。特に、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、空孔を有する酸化シリコンを絶縁層575に用いると、後の工程で絶縁層575中に過剰酸素領域を容易に形成できるため好ましい。また、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため好ましい。また、絶縁層575は、酸素を拡散する機能を有することが好ましい。
【0462】
また、トランジスタ510Dは、絶縁層575、酸化物530上に絶縁層574を有する。絶縁層574は、スパッタリング法を用いて成膜することが好ましい。スパッタリング法を用いることにより、水または水素などの不純物の少ない絶縁体を成膜することができる。例えば、絶縁層574として、酸化アルミニウムを用いるとよい。
【0463】
なお、スパッタリング法を用いた酸化膜は、被成膜構造体から水素を引き抜く場合がある。従って、絶縁層574が酸化物230および絶縁層575から水素および水を吸収することで、酸化物230および絶縁層575の水素濃度を低減することができる。
【0464】
<トランジスタの構造例5>
図34(A)、(B)および(C)を用いてトランジスタ510Eの構造例を説明する。図34(A)はトランジスタ510Eの上面図である。図34(B)は、図34(A)に一点鎖線L1-L2で示す部位の断面図である。図34(C)は、図34(A)に一点鎖線W1-W2で示す部位の断面図である。なお、図34(A)の上面図では、図の明瞭化のために一部の要素を省いて図示している。
【0465】
トランジスタ510Eはトランジスタ510Aの変形例である。よって、説明の繰り返しを防ぐため、主にトランジスタ510Aと異なる点について説明する。
【0466】
図34(A)乃至(C)では、導電層542を設けずに、露出した酸化物530b表面の一部に領域531aおよび領域531bを有する。領域531aまたは領域531bの一方はソース領域として機能し、他方はドレイン領域として機能する。また、酸化物530bと、絶縁層574の間に、絶縁層573を有する。
【0467】
図34に示す、領域531(領域531a、および領域531b)は、酸化物530bに上記の元素が添加された領域である。領域531は、例えば、ダミーゲートを用いることで形成することができる。
【0468】
具体的には、酸化物530b上にダミーゲートを設け、当該ダミーゲートをマスクとして用い、上記酸化物530bを低抵抗化する元素を添加するとよい。つまり、酸化物530が、ダミーゲートと重畳していない領域に、当該元素が添加され、領域531が形成される。なお、当該元素の添加方法としては、イオン化された原料ガスを質量分離して添加するイオン注入法、イオン化された原料ガスを質量分離せずに添加するイオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。
【0469】
なお、酸化物530を低抵抗化する元素としては、代表的には、ホウ素、またはリンが挙げられる。また、水素、炭素、窒素、フッ素、硫黄、塩素、チタン、希ガス元素等を用いてもよい。希ガス元素の代表例としては、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノン等がある。当該元素の濃度は、二次イオン質量分析法(SIMS)などを用いて測定すればよい。
【0470】
特に、ホウ素、及びリンは、アモルファスシリコン、または低温ポリシリコンの製造ラインの装置を使用することができるため、好ましい。既存の設備を転用することができ、設備投資を抑制することができる。
【0471】
続いて、酸化物530b、およびダミーゲート上に、絶縁層573となる絶縁膜、および絶縁層574となる絶縁膜を成膜してもよい。絶縁層573となる絶縁膜、および絶縁層574となる絶縁膜を積層して設けることで、領域531と、酸化物530cおよび絶縁層550とが重畳する領域を設けることができる。
【0472】
具体的には、絶縁層574となる絶縁膜上に絶縁層580となる絶縁膜を設けた後、絶縁層580となる絶縁膜にCMP(Chemical Mechanical Polishing)処理を行うことで、絶縁層580となる絶縁膜の一部を除去し、ダミーゲートを露出する。続いて、ダミーゲートを除去する際に、ダミーゲートと接する絶縁層573の一部も除去するとよい。従って、絶縁層580に設けられた開口部の側面には、絶縁層574、および絶縁層573が露出し、当該開口部の底面には、酸化物530bに設けられた領域531の一部が露出する。次に、当該開口部に酸化物530cとなる酸化膜、絶縁層550となる絶縁膜、および導電層560となる導電膜を順に成膜した後、絶縁層580が露出するまでCMP処理などにより、酸化物530cとなる酸化膜、絶縁層550となる絶縁膜、および導電層560となる導電膜の一部を除去することで、図34に示すトランジスタを形成することができる。
【0473】
なお、絶縁層573、および絶縁層574は必須の構成ではない。求めるトランジスタ特性により、適宜設計すればよい。
【0474】
図34に示すトランジスタは、既存の装置を転用することができ、さらに、導電層542を設けないため、コストの低減を図ることができる。
【0475】
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
【0476】
(実施の形態8)
本実施の形態は、上記実施の形態に示す記憶装置などが組み込まれた電子部品および電子機器の一例を示す。
【0477】
<電子部品>
まず、記憶装置300が組み込まれた電子部品の例を、図35(A)、(B)を用いて説明を行う。
【0478】
図35(A)に電子部品700および電子部品700が実装された基板(実装基板704)の斜視図を示す。図35(A)に示す電子部品700はICチップであり、リードおよび回路部を有する。電子部品700は、例えばプリント基板702に実装される。このようなICチップが複数組み合わされて、それぞれがプリント基板702上で電気的に接続されることで実装基板704が完成する。
【0479】
電子部品700の回路部として、上記実施の形態に示した記憶装置300が設けられている。図35(A)では、電子部品700のパッケージにQFP(Quad Flat Package)を適用しているが、パッケージの態様はこれに限定されない。
【0480】
図35(B)に電子部品730の斜視図を示す。電子部品730は、SiP(System in package)またはMCM(Multi Chip Module)の一例である。電子部品730は、パッケージ基板732(プリント基板)上にインターポーザ731が設けられ、インターポーザ731上に半導体装置735、および複数の記憶装置300が設けられている。
【0481】
電子部品730では、記憶装置300を広帯域メモリ(HBM:High Bandwidth Memory)として用いる例を示している。また、半導体装置735は、CPU、GPU、FPGAなどの集積回路(半導体装置)を用いることができる。
【0482】
パッケージ基板732は、セラミック基板、プラスチック基板、またはガラスエポキシ基板などを用いることができる。インターポーザ731は、シリコンインターポーザ、樹脂インターポーザなどを用いることができる。
【0483】
インターポーザ731は、複数の配線を有し、端子ピッチの異なる複数の集積回路を電気的に接続する機能を有する。複数の配線は、単層または多層で設けられる。また、インターポーザ731は、インターポーザ731上に設けられた集積回路をパッケージ基板732に設けられた電極と電気的に接続する機能を有する。これらのことから、インターポーザを「再配線基板」または「中間基板」と呼ぶ場合がある。また、インターポーザ731に貫通電極を設けて、当該貫通電極を用いて集積回路とパッケージ基板732を電気的に接続する場合もある。また、シリコンインターポーザでは、貫通電極として、TSV(Through Silicon Via)を用いることも出来る。
【0484】
インターポーザ731としてシリコンインターポーザを用いることが好ましい。シリコンインターポーザでは能動素子を設ける必要が無いため、集積回路よりも低コストで作製することができる。一方で、シリコンインターポーザの配線形成は半導体プロセスで行なうことができるため、樹脂インターポーザでは難しい微細配線の形成が容易である。
【0485】
HBMでは、広いメモリバンド幅を実現するために多くの配線を接続する必要がある。このため、HBMを実装するインターポーザには、微細かつ高密度の配線形成が求められる。よって、HBMを実装するインターポーザには、シリコンインターポーザを用いることが好ましい。
【0486】
また、シリコンインターポーザを用いたSiPやMCMなどでは、集積回路とインターポーザ間の膨張係数の違いによる信頼性の低下が生じにくい。また、シリコンインターポーザは表面の平坦性が高いため、シリコンインターポーザ上に設ける集積回路とシリコンインターポーザ間の接続不良が生じにくい。特に、インターポーザ上に複数の集積回路を横に並べて配置する2.5Dパッケージ(2.5次元実装)では、シリコンインターポーザを用いることが好ましい。
【0487】
また、電子部品730と重ねてヒートシンク(放熱板)を設けてもよい。ヒートシンクを設ける場合は、インターポーザ731上に設ける集積回路の高さを揃えることが好ましい。例えば、本実施の形態に示す電子部品730では、記憶装置300と半導体装置735の高さを揃えることが好ましい。
【0488】
電子部品730を他の基板に実装するため、パッケージ基板732の底部に電極733を設けてもよい。図35(B)では、電極733を半田ボールで形成する例を示している。パッケージ基板732の底部に半田ボールをマトリクス状に設けることで、BGA(Ball Grid Array)実装を実現できる。また、電極733を導電性のピンで形成してもよい。パッケージ基板732の底部に導電性のピンをマトリクス状に設けることで、PGA(Pin Grid Array)実装を実現できる。
【0489】
電子部品730は、BGAおよびPGAに限らず様々な実装方法を用いて他の基板に実装することができる。例えば、SPGA(Staggered Pin Grid Array)、LGA(Land Grid Array)、QFP、QFJ(Quad Flat J-leaded package)、またはQFN(Quad Flat Non-leaded package)などの実装方法を用いることができる。
【0490】
<電子機器>
次に、上記電子部品を備えた電子機器の例について図36を用いて説明を行う。
【0491】
ロボット7100は、照度センサ、マイクロフォン、カメラ、スピーカ、ディスプレイ、各種センサ(赤外線センサ、超音波センサ、加速度センサ、ピエゾセンサ、光センサ、ジャイロセンサなど)、および移動機構などを備える。電子部品730はプロセッサなどを有し、これら周辺機器を制御する機能を有する。例えば、電子部品700はセンサで取得されたデータを記憶する機能を有する。
【0492】
マイクロフォンは、使用者の音声および環境音などの音響信号を検知する機能を有する。また、スピーカは、音声および警告音などのオーディオ信号を発する機能を有する。ロボット7100は、マイクロフォンを介して入力されたオーディオ信号を解析し、必要なオーディオ信号をスピーカから発することができる。ロボット7100は、マイクロフォン、およびスピーカを用いて、使用者とコミュニケーションをとることが可能である。
【0493】
カメラは、ロボット7100の周囲を撮像する機能を有する。また、ロボット7100は、移動機構を用いて移動する機能を有する。ロボット7100は、カメラを用いて周囲の画像を撮像し、画像を解析して移動する際の障害物の有無などを察知することができる。
【0494】
飛行体7120は、プロペラ、カメラ、およびバッテリなどを有し、自律して飛行する機能を有する。電子部品730はこれら周辺機器を制御する機能を有する。
【0495】
例えば、カメラで撮影した画像データは、電子部品700に記憶される。電子部品730は、画像データを解析し、移動する際の障害物の有無などを察知することができる。また、電子部品730によってバッテリの蓄電容量の変化から、バッテリ残量を推定することができる。
【0496】
掃除ロボット7140は、上面に配置されたディスプレイ、側面に配置された複数のカメラ、ブラシ、操作ボタン、各種センサなどを有する。図示されていないが、掃除ロボット7300には、タイヤ、吸い込み口等が備えられている。掃除ロボット7300は自走し、ゴミを検知し、下面に設けられた吸い込み口からゴミを吸引することができる。
【0497】
例えば、電子部品730は、カメラが撮影した画像を解析し、壁、家具または段差などの障害物の有無を判断することができる。また、画像解析により、配線などブラシに絡まりそうな物体を検知した場合は、ブラシの回転を止めることができる。
【0498】
自動車7160は、エンジン、タイヤ、ブレーキ、操舵装置、カメラなどを有する。例えば、電子部品730は、ナビゲーション情報、速度、エンジンの状態、ギアの選択状態、ブレーキの使用頻度などのデータに基づいて、自動車7160の走行状態を最適化するための制御を行う。例えば、カメラで撮影した画像データは電子部品700に記憶される。
【0499】
電子部品700および/または電子部品730は、TV装置7200(テレビジョン受像装置)、スマートフォン7210、PC7220(パーソナルコンピュータ)、PC7230、ゲーム機7240、ゲーム機7260等に組み込むことができる。
【0500】
例えば、TV装置7200に内蔵された電子部品730は画像エンジンとして機能させることができる。例えば、電子部品730は、ノイズ除去、解像度アップコンバージョンなどの画像処理を行う。
【0501】
スマートフォン7210は、携帯情報端末の一例である。スマートフォン7210は、マイクロフォン、カメラ、スピーカ、各種センサ、および表示部を有する。電子部品730によってこれら周辺機器が制御される。
【0502】
PC7220、PC7230はそれぞれノート型PC、据え置き型PCの例である。PC7230には、キーボード7232、およびモニタ装置7233が無線または有線により接続可能である。ゲーム機7240は携帯型ゲーム機の例である。ゲーム機7260は据え置き型ゲーム機の例である。ゲーム機7260には、無線または有線でコントローラ7262が接続されている。コントローラ7262に、電子部品700および/または電子部品730を組み込むこともできる。
【0503】
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
【0504】
(実施の形態9)
本実施の形態では、先の実施の形態に示す半導体装置を用いた記憶装置の応用例について説明する。先の実施の形態に示す半導体装置は、例えば、各種電子機器(例えば、情報端末、コンピュータ、スマートフォン、電子書籍端末、デジタルカメラ(ビデオカメラも含む)、録画再生装置、ナビゲーションシステムなど)の記憶装置に適用できる。なお、ここで、コンピュータとは、タブレット型のコンピュータや、ノート型のコンピュータや、デスクトップ型のコンピュータの他、サーバシステムのような大型のコンピュータを含むものである。または、先の実施の形態に示す半導体装置は、メモリカード(例えば、SDカード)、USBメモリ、SSD(ソリッド・ステート・ドライブ)等の各種のリムーバブル記憶装置に適用される。図37にリムーバブル記憶装置の幾つかの構成例を模式的に示す。例えば、先の実施の形態に示す半導体装置は、パッケージングされたメモリチップに加工され、様々なストレージ装置、リムーバブルメモリに用いられる。
【0505】
図37(A)はUSBメモリの模式図である。USBメモリ1100は、筐体1101、キャップ1102、USBコネクタ1103および基板1104を有する。基板1104は、筐体1101に収納されている。例えば、基板1104には、メモリチップ1105、コントローラチップ1106が取り付けられている。基板1104のメモリチップ1105などに先の実施の形態に示す半導体装置を組み込むことができる。
【0506】
図37(B)はSDカードの外観の模式図であり、図37(C)は、SDカードの内部構造の模式図である。SDカード1110は、筐体1111、コネクタ1112および基板1113を有する。基板1113は筐体1111に収納されている。例えば、基板1113には、メモリチップ1114、コントローラチップ1115が取り付けられている。基板1113の裏面側にもメモリチップ1114を設けることで、SDカード1110の容量を増やすことができる。また、無線通信機能を備えた無線チップを基板1113に設けてもよい。これによって、ホスト装置とSDカード1110間の無線通信によって、メモリチップ1114のデータの読み出し、書き込みが可能となる。基板1113のメモリチップ1114などに先の実施の形態に示す半導体装置を組み込むことができる。
【0507】
図37(D)はSSDの外観の模式図であり、図37(E)は、SSDの内部構造の模式図である。SSD1150は、筐体1151、コネクタ1152および基板1153を有する。基板1153は筐体1151に収納されている。例えば、基板1153には、メモリチップ1154、メモリチップ1155、コントローラチップ1156が取り付けられている。メモリチップ1155はコントローラチップ1156のワークメモリであり、例えばDOSRAMチップを用いればよい。基板1153の裏面側にもメモリチップ1154を設けることで、SSD1150の容量を増やすことができる。基板1153のメモリチップ1154などに先の実施の形態に示す半導体装置を組み込むことができる。
【0508】
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
【符号の説明】
【0509】
100:半導体装置、110:電圧生成回路、120:電圧保持回路、130:温度検知回路、131:温度センサ、132:アナログ-デジタル変換回路、140:電圧制御回路、145:ロジック回路、146:電圧生成回路
図1
図2
図3
図4
図5
図6
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