特許 7390654 スイッチング素子の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2023-11-24

(45)【発行日】2023-12-04

(54)【発明の名称】スイッチング素子の製造方法

(51)【国際特許分類】

   H01L 21/338 20060101AFI20231127BHJP

   H01L 29/778 20060101ALI20231127BHJP

   H01L 29/812 20060101ALI20231127BHJP

   H01L 29/24 20060101ALI20231127BHJP

   H10N 30/045 20230101ALI20231127BHJP

【ＦＩ】

H01L29/80 H

H01L29/24

H10N30/045

【請求項の数】 1

(21)【出願番号】P 2020021847

(22)【出願日】2020-02-12

(65)【公開番号】P2021128990

(43)【公開日】2021-09-02

【審査請求日】2022-07-08

(73)【特許権者】

【識別番号】000004260

【氏名又は名称】株式会社デンソー

(73)【特許権者】

【識別番号】504255685

【氏名又は名称】国立大学法人京都工芸繊維大学

(74)【代理人】

【識別番号】110000110

【氏名又は名称】弁理士法人 快友国際特許事務所

(72)【発明者】

【氏名】永岡 達司

(72)【発明者】

【氏名】西中 浩之

(72)【発明者】

【氏名】吉本 昌広

【審査官】恩田 和彦

(56)【参考文献】

【文献】特開２０１９－００９４０５（ＪＰ，Ａ）

【文献】特公昭４８－００５８６５（ＪＰ，Ｂ１）

【文献】特開昭６３－２１６３８０（ＪＰ，Ａ）

【文献】特開２０１９－０４１１０７（ＪＰ，Ａ）

【文献】特開２００７－３１７７２９（ＪＰ，Ａ）

【文献】Francesco Mezzadri et al.，Crystal Structure and Ferroelectric Properties of ε-Ga2O3 Films Grown on (0001)-Sapphire，Inorganic Chemistry，米国，American Chemical Society，2016年11月08日，12079-12084

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２１／３３８

Ｈ１０Ｎ ３０／０４５

Ｈ０１Ｌ ２９／７７８

Ｈ０１Ｌ ２９／８７２

Ｈ０１Ｌ ２９／２４

(57)【特許請求の範囲】

【請求項1】

自発分極を有する半導体層を備えるスイッチング素子の製造方法であって、
自発分極制御処理を実施する工程を有し、
前記自発分極制御処理の実施前の前記スイッチング素子が、
第１化合物半導体層と、
前記第１化合物半導体層に対してヘテロ接合する第２化合物半導体層と、
前記第１化合物半導体層と前記第２化合物半導体層の界面に対して対向するゲート電極と、
前記第１化合物半導体層と前記第２化合物半導体層を介して前記ゲート電極に対向する制御電極、
を有し、
前記第１化合物半導体層と前記第２化合物半導体層の少なくとも一方が、強誘電性を有し、
前記自発分極制御処理では、前記ゲート電極と前記制御電極の間に電圧を印加することによって、前記第１化合物半導体層と前記第２化合物半導体層のうちの少なくとも一方で自発分極を発生させる、
製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本明細書に開示の技術は、スイッチング素子に関する。

【0002】

特許文献１に複数の酸化ガリウム層を積層した構造を有する高電子移動度トランジスタ（ＨＥＭＴ：high electron mobility transistor）が開示されている。ＨＥＭＴは、２つの半導体層の間のヘテロ接合界面に生じる２次元電子ガスをチャネルとして利用する。

【先行技術文献】

【特許文献】

【0003】

【文献】特開２０１９－００９４０５号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

一般に、ＨＥＭＴでは、ゲート電極への電圧の印加を停止した状態において、ヘテロ接合界面に２次元電子ガスが生じており、ＨＥＭＴがオンしている。ゲート電極に所定電圧（例えば、負電圧）を印加することで、２次元電子ガスが消失し、ＨＥＭＴがオフする。このため、ゲート電極に電圧を印加していない状態では、ＨＥＭＴに大きいリーク電流が流れる。本明細書では、ＨＥＭＴ等のヘテロ接合界面を有するスイッチング素子において、ゲート電極に対する電圧の印加を停止したときにリーク電流を低減する技術を提案する。

【課題を解決するための手段】

【0005】

本明細書が開示するスイッチング素子は、第１化合物半導体層と、前記第１化合物半導体層に対してヘテロ接合する第２化合物半導体層と、前記第１化合物半導体層と前記第２化合物半導体層の界面に対して対向するゲート電極、を有する。前記第１化合物半導体層と前記第２化合物半導体層の少なくとも一方が、強誘電性を有する。

【0006】

このスイッチング素子においては、第１化合物半導体層と第２化合物半導体層の少なくとも一方が強誘電性を有するので、ソース電極に所定電圧を印加することで第１化合物半導体層と第２化合物半導体層の少なくとも一方で自発分極を発生させることができる。このため、ゲート電極に対する電圧の印加を停止しても、自発分極による電界がヘテロ接合界面に作用する。２次元電子ガスを減少させる方向に自発分極を発生させれば、ゲート電極に対する電圧の印加を停止したときに、ヘテロ接合界面に生じる２次元電子ガスの濃度が低くなる。したがって、このスイッチング素子では、ソース電極に対する電圧の印加を停止したときにリーク電流を低減することができる。

【図面の簡単な説明】

【0007】

【図1】実施例１のスイッチング素子の断面図。

【図2】強誘電体のヒステリシスを示すグラフ。

【図3】実施例２のスイッチング素子の断面図。

【図4】実施例３のスイッチング素子の断面図。

【発明を実施するための形態】

【0008】

本明細書が開示する技術の付加的な特徴について、以下に列記する。なお、以下に列記された各特徴は、それぞれ独立して有用なものである。

【0009】

本明細書が開示する一例のスイッチング素子は、前記第１化合物半導体層と前記第２化合物半導体層の間のヘテロ接合界面に接する第１不純物ドープ層と、前記第１不純物ドープ層に接するソース電極と、前記ヘテロ接合界面に接する第２不純物ドープ層と、前記第２不純物ドープ層に接するドレイン電極、をさらに有していてもよい。

【0010】

この構成によれば、スイッチング素子のオン抵抗を低減することができる。

【0011】

本明細書が開示する一例のスイッチング素子は、前記第１化合物半導体層と前記第２化合物半導体層を介して前記ゲート電極に対向する制御電極をさらに有していてもよい。

【0012】

この構成によれば、第１化合物半導体層と第２化合物半導体層の少なくとも一方がより自発分極し易い。

【0013】

本明細書が開示する一例のスイッチング素子では、前記第２化合物半導体層が、前記第１化合物半導体層よりも大きいバンドギャップを有していてもよい。

【0014】

本明細書が開示する一例のスイッチング素子は、前記第２化合物半導体層と反対側で前記第１化合物半導体層に接するベース層を有していてもよい。

【0015】

前記第１化合物半導体層、前記第２化合物半導体層及び前記ベース層が、直方晶の結晶構造を有していてもよい。

【0016】

本明細書が開示する一例のスイッチング素子では、前記第１化合物半導体層が、κ－Ｉｎ_ａＧａ_ｃＯ_３（０≦ａ≦２、０≦ｃ≦２、１．９≦ａ＋ｃ≦２．１）により構成されていてもよい。

【0017】

本明細書が開示する一例のスイッチング素子では、前記第２化合物半導体層が、κ－Ａｌ_ｖＧａ_ｗＯ_３（０≦ｖ≦２、０≦ｗ≦２、１．９≦ｖ＋ｗ≦２．１）により構成されていてもよい。

【0018】

本明細書が開示する一例のスイッチング素子では、前記ベース層が、ε－ＧａＦｅＯ_３により構成されていてもよい。

【実施例1】

【0019】

図１に示す実施例１のスイッチング素子１０は、半導体基板１２、ソース電極４０、ドレイン電極４２、及び、ゲート電極４４を有している。ソース電極４０、ドレイン電極４２、及び、ゲート電極４４は、半導体基板１２の上面１２ａに設けられている。ゲート電極４４は、ソース電極４０とドレイン電極４２の間に配置されている。

【0020】

半導体基板１２は、ベース層１４、電子走行層１６、及び、電子供給層１８を有している。ベース層１４は、半導体基板１２の最下部に配置されている。ベース層１４は、ε型のガリウム鉄酸化物（ε－ＧａＦｅＯ_３）によって構成されている。ベース層１４（すなわち、ε－ＧａＦｅＯ_３）は、直方晶の結晶構造を有している。

【0021】

電子走行層１６は、ベース層１４上に配置されている。電子走行層１６は、κ型の酸化ガリウム（κ－Ｇａ_２Ｏ_３）によって構成されている。電子走行層１６（すなわち、κ－Ｇａ_２Ｏ_３）は、ベース層１４と同じ直方晶の結晶構造を有している。したがって、ベース層１４上に結晶欠陥が少ない高品質の電子走行層１６を形成することができる。例えば、ミストＣＶＤ法によってベース層１４上に電子走行層１６を形成することができる。電子走行層１６は、ｉ型の半導体層である。また、電子走行層１６は、強誘電性を有する。すなわち、電子走行層１６に電界が印加されると、電子走行層１６内で自発分極が生じる。

【0022】

電子供給層１８は、電子走行層１６上に配置されている。電子供給層１８は、κ型のアルミニウムガリウム酸化物（κ－Ａｌ_ｖＧａ_ｗＯ_３（０≦ｖ≦２、０≦ｗ≦２、１．９≦ｖ＋ｗ≦２．１））により構成されている。電子供給層１８（すなわち、κ－Ａｌ_ｖＧａ_ｗＯ_３）は、ベース層１４及び電子走行層１６と同じ直方晶の結晶構造を有している。したがって、電子走行層１６上に結晶欠陥が少ない高品質の電子供給層１８を形成することができる。例えば、ミストＣＶＤ法によって電子走行層１６上に電子供給層１８を形成することができる。電子供給層１８は、ｉ型または低濃度のｎ型の半導体層である。電子供給層１８は、強誘電性を有する。すなわち、電子供給層１８に電界が印加されると、電子供給層１８内で自発分極が生じる。電子供給層１８のバンドギャップは、電子走行層１６のバンドギャップよりも大きい。電子供給層１８は、電子走行層１６に対してヘテロ接合している。すなわち、電子供給層１８と電子走行層１６の間の界面１７は、ヘテロ接合界面である。電子走行層１６（κ－Ｇａ_２Ｏ_３）と電子供給層１８（κ－Ａｌ_ｖＧａ_ｗＯ_３）は格子整合性が良いので、良質なヘテロ接合界面１７を得ることができる。ゲート電極４４は、電子供給層１８上に配置されている。ゲート電極４４は、電子供給層１８に対してショットキー接触している。ゲート電極４４は、電子供給層１８を介してヘテロ接合界面１７に対向している。

【0023】

半導体基板１２は、ソース層２０とドレイン層２２を有している。ソース層２０は、κ型の酸化ガリウム（κ－Ｇａ_２Ｏ_３）により構成されている。なお、ソース層２０は、他の材料（例えば、β型の酸化ガリウム（β－Ｇａ_２Ｏ_３））により構成されていてもよい。ソース層２０には、シリコンが高濃度にドープされている。したがって、ソース層２０は、ｎ型の半導体層である。ソース層２０は、半導体基板１２の上面１２ａからヘテロ接合界面１７よりも深い位置まで伸びている。ソース層２０は、ヘテロ接合界面１７に接している。ソース層２０上に、ソース電極４０が配置されている。ソース電極４０は、ソース層２０に対してオーミック接触している。

【0024】

ドレイン層２２は、κ型の酸化ガリウム（κ－Ｇａ_２Ｏ_３）により構成されている。なお、ドレイン層２２は、他の材料（例えば、β型の酸化ガリウム（β－Ｇａ_２Ｏ_３））により構成されていてもよい。ドレイン層２２には、シリコンが高濃度にドープされている。したがって、ドレイン層２２は、ｎ型の半導体層である。ドレイン層２２は、半導体基板１２の上面１２ａからヘテロ接合界面１７よりも深い位置まで伸びている。ドレイン層２２とソース層２０の間には間隔が設けられており、その間隔内にヘテロ接合界面１７が配置されている。ドレイン層２２は、ヘテロ接合界面１７に接している。ドレイン層２２上に、ドレイン電極４２が配置されている。ドレイン電極４２は、ドレイン層２２に対してオーミック接触している。

【0025】

図２は、強誘電体（すなわち、電子走行層１６と電子供給層１８）に印加される電界Ｅと、これらの内部で生じる分極Ｐの関係を示している。電界Ｅとして高電界Ｅｓを印加すると、強誘電体の内部で飽和レベルの分極＋Ｐｓが生じる。その後、電界Ｅを０まで低下させると、強誘電体の内部に自発分極＋Ｐｒ（残留分極）が残る。自発分極＋Ｐｒを消滅させるためには、電界Ｅを抗電界－Ｅｃまで低下させる必要がある。また、電界Ｅとしてマイナス側の高電界－Ｅｓを印加すると、強誘電体の内部で飽和レベルの分極－Ｐｓが生じる。その後、電界Ｅを０まで上昇させると、強誘電体の内部に自発分極－Ｐｒ（残留分極）が残る。自発分極－Ｐｒを消滅させるためには、電界Ｅを抗電界＋Ｅｃまで上昇させる必要がある。

【0026】

次に、実施例１のスイッチング素子１０の使用方法について説明する。スイッチング素子１０の特性は、電子走行層１６と電子供給層１８の内部で生じている自発分極によって変化する。最初に、自発分極の制御処理について説明する。

【0027】

自発分極の制御処理では、ゲート電極４４の電位を変化させることで、電子走行層１６と電子供給層１８に電界を印加し、電子走行層１６と電子供給層１８の内部の自発分極を制御する。ゲート電極４４の電位は、図示しない外部電源によって制御される。実施例１では、ゲート電極４４の電位はソース電極４０またはドレイン電極４２の電位を基準として制御される。自発分極が生じておらず、かつ、ゲート電極４４の電位が０Ｖの状態では、ヘテロ接合界面１７に２次元電子ガス３０が発生している。自発分極を発生させることで、ゲート電極４４の電位が０Ｖのときの２次元電子ガス３０の濃度を変化させることができる。自発分極の制御処理では、ソース電極４０とドレイン電極４２を同電位とした状態で、ゲート電極４４の電位を制御する。

【0028】

自発分極の制御処理において、ゲート電極４４に高電位Ｖｓを印加すると、電子走行層１６と電子供給層１８に高電界Ｅｓ（図２参照）が印加される。その後、ゲート電極４４の電位を０Ｖまで変化させると、電子走行層１６と電子供給層１８の内部に自発分極＋Ｐｒが残る。自発分極＋Ｐｒが生じていると、ヘテロ接合界面１７に上方向（電子走行層１６から電子供給層１８に向かう向き）に電界が生じる。自発分極＋Ｐｒによる電界は、２次元電子ガス３０の濃度を低下させる。

【0029】

ゲート電極４４にマイナス側に高電位－Ｖｓを印加すると、電子走行層１６と電子供給層１８にマイナス方向に高電界－Ｅｓ（図２参照）が印加される。その後、ゲート電極４４の電位を０Ｖまで変化させると、電子走行層１６と電子供給層１８の内部に自発分極－Ｐｒが残る。自発分極－Ｐｒが生じていると、ヘテロ接合界面１７に下方向（電子供給層１８から電子走行層１６に向かう向き）に電界が生じる。自発分極－Ｐｒによる電界は、２次元電子ガス３０の濃度を上昇させる。

【0030】

自発分極の制御処理において、ゲート電極４４に抗電界－Ｅｃに相当する負の電位を印加すると、自発分極＋Ｐｒを消滅させることができる。また、自発分極の制御処理において、ゲート電極４４に抗電界＋Ｅｃに相当する正の電位を印加すると、自発分極－Ｐｒを消滅させることができる。

【0031】

次に、スイッチング素子１０をスイッチングさせるスイッチング処理について説明する。スイッチング処理では、ゲート電極４４の電位は、上述した高電位Ｖｓ、－Ｖｓ（すなわち、自発分極の制御処理で使用される電位）よりも絶対値が十分に小さい範囲で制御される。例えば、電位＋Ｖｅ１（図２の電界＋Ｅ１に相当する電位）と電位－Ｖｅ１（図２の電界－Ｅ１に相当する電位）の間の範囲内でゲート電極４４の電位が制御される。したがって、スイッチング処理においては、電子走行層１６と電子供給層１８の自発分極はほとんど変化しない。

【0032】

自発分極＋Ｐｒが生じている状態では、ゲート電極４４の電位は、電位＋Ｖｅ１と０Ｖの間で制御される。ゲート電極４４に電位＋Ｖｅ１を印加すると、ヘテロ接合界面１７に下方向に電界が印加され、電子走行層１６の内部のヘテロ接合界面１７近傍の領域に２次元電子ガス３０が生じる。このため、電流が、ドレイン電極４２から、ドレイン層２２、２次元電子ガス３０及びソース層２０を介してソース電極４０へ流れる。すなわち、スイッチング素子１０がオンする。ゲート電極４４の電位を０Ｖまで低下させると、２次元電子ガス３０の濃度が低下する。自発分極＋Ｐｒが生じている状態では、ゲート電極４４の電位を０Ｖまで低下させると、２次元電子ガス３０の濃度が極めて低くなる。したがって、スイッチング素子１０がオフする。このように、自発分極＋Ｐｒが生じている状態では、スイッチング素子１０はノーマリオフ型となり、ソース－ドレイン間に漏れ電流がほとんど生じない。自発分極＋Ｐｒによって２次元電子ガス３０の濃度を十分に低下させれば、漏れ電流を略ゼロとすることができる。

【0033】

自発分極が生じていない状態、または、自発分極－Ｐｒが生じている状態では、ゲート電極４４の電位は、電位＋Ｖｅ１と電位－Ｖｅ１の間で制御される。自発分極が生じていない状態、または、自発分極－Ｐｒが生じている状態でも、ゲート電極４４に電位＋Ｖｅ１を印加すると、スイッチング素子１０がオンする。ゲート電極４４の電位を０Ｖまで低下させると、２次元電子ガス３０の濃度が低下する。しかしながら、この場合、ゲート電極４４の電位を０Ｖまで低下させても、自発分極の影響によって比較的高い濃度の２次元電子ガス３０がヘテロ接合界面１７に残存する。ゲート電極４４の電位を－Ｖｅ１まで低下させると、２次元電子ガス３０が消滅し、スイッチング素子１０がオフする。このように、自発分極が生じていない状態、または、自発分極－Ｐｒが生じている状態では、ゲート電極４４の電位を－Ｖｅ１まで低下させないと、スイッチング素子１０がオフしない。この場合、スイッチング素子１０はノーマリオン型となる。

【0034】

以上に説明したように、実施例１では、自発分極の制御処理によって、スイッチング素子１０の特性をノーマリオン型とノーマリオフ型の間で変化させることができる。電子走行層１６と電子供給層１８の内部に自発分極＋Ｐｒを生じさせることで、ゲート電圧の印加を停止したとき（すなわち、ゲート電位が０Ｖのとき）の漏れ電流を抑制することができる。

【0035】

なお、一例では、自発分極の制御処理は、ゲート電極４４に印加される電圧の履歴に基づいて適宜実施することができる。

【0036】

なお、実施例１では、ゲート電極４４とドレイン電極４２の間の間隔が、ゲート電極４４とソース電極４０の間の間隔よりも広い。これによって、ゲート電極４４とドレイン電極４２の間の静電容量が低減されている。したがって、スイッチング素子１０は、高周波でのスイッチングが可能である。

【0037】

また、実施例１のスイッチング素子１０では、ドレイン電極４２がｎ型のドレイン層２２を介してヘテロ接合界面１７に接続されており、ソース電極４０がｎ型のソース層２０を介してヘテロ接合界面１７に接続されている。これによって、スイッチング素子１０のオン抵抗が低減されている。なお、オン抵抗がそれほど問題とならない場合には、ドレイン層２２とソース層２０を設けずに、ドレイン電極４２とソース電極４０を電子供給層１８に直接接触させてもよい。

【実施例2】

【0038】

図３に示す実施例２のスイッチング素子１００は、ベース層１４、電子走行層１６及び電子供給層１８を有している。実施例２では、電子走行層１６が、κ型のインジウムガリウム酸化物（κ－Ｉｎ_ａＧａ_ｃＯ_３（０≦ａ≦２、０≦ｃ≦２、１．９≦ａ＋ｃ≦２．１））により構成されている。実施例２のベース層１４及び電子供給層１８の材料は、実施例１と等しい。κ－Ｉｎ_ａＧａ_ｃＯ_３は立方晶の結晶構造を有するので、実施例２でも高品質の電子走行層１６及び電子供給層１８を形成することができる。また、電子走行層１６（κ－Ｉｎ_ａＧａ_ｃＯ_３）と電子供給層１８（κ－Ａｌ_ｖＧａ_ｗＯ_３）は格子整合性が良いので、良質なヘテロ接合界面１７を得ることができる。また、実施例２では、電子供給層１８が電子走行層１６の上面の一部に形成されている。言い換えると、電子走行層１６の表面の一部が、電子供給層１８に覆われていない。実施例２では、ソース電極４０が電子走行層１６と電子供給層１８に接しており、ドレイン電極４２が電子走行層１６と電子供給層１８に接している。ゲート電極４４は、実施例１と同様に、ソース電極４０とドレイン電極４２の間の電子供給層１８の上面にショットキー接触している。

【0039】

実施例２のスイッチング素子１００は、制御電極１１０を有している。制御電極１１０は、ソース電極４０とドレイン電極４２の間の範囲の外側で、電子走行層１６に接している。

【0040】

スイッチング素子１００の使用時に、制御電極１１０には固定電位が印加される。これによって、電子走行層１６の電位が、制御電極１１０の電位と略同電位となる。また、ゲート電極４４の電位は、制御電極１１０の電位を基準として制御される。実施例２でも、実施例１と同様に、自発分極の制御処理とスイッチング処理が実施される。実施例２では、電子走行層１６の電位が安定するので、ゲート電極４４の電位を制御するときに、ヘテロ接合界面１７に印加される電界を正確に制御することができる。

【0041】

なお、実施例２では、自発分極の制御処理では制御電極１１０を基準としてゲート電極４４の電位を制御し、スイッチング処理ではソース電極４０を基準としてゲート電極４４の電位を制御してもよい。

【実施例3】

【0042】

図４に示す実施例３のスイッチング素子２００は、ベース層１４、電子走行層１６及び電子供給層１８を有している。実施例３では、電子供給層１８が、κ型の酸化ガリウム（κ－Ｇａ_２Ｏ_３）により構成されている。実施例３のベース層１４及び電子走行層１６の材料は、実施例２と等しい。κ－Ｇａ_２Ｏ_３は立方晶の結晶構造を有するので、実施例３でも高品質の電子供給層１８を形成することができる。また、電子走行層１６（κ－Ｉｎ_ａＧａ_ｃＯ_３）と電子供給層１８（κ－Ｇａ_２Ｏ_３）は格子整合性が良いので、良質なヘテロ接合界面１７を得ることができる。また、実施例３では、電子供給層１８の上面に凹部４０ａ、４２ａが形成されている。凹部４０ａ内にソース電極４０が配置されており、凹部４２ａ内にドレイン電極４２が配置されている。凹部４０ａが形成されていることで、ソース電極４０とヘテロ接合界面１７の間の距離が短くなっており、これらの間の電気抵抗が低減されている。凹部４２ａが形成されていることで、ドレイン電極４２とヘテロ接合界面１７の間の距離が短くなっており、これらの間の電気抵抗が低減されている。なお、オン抵抗がそれほど問題とならない場合には、凹部４０ａ、４２ａを設けなくてもよい。ゲート電極４４は、実施例１と同様に、ソース電極４０とドレイン電極４２の間の電子供給層１８の上面にショットキー接触している。

【0043】

実施例３のスイッチング素子２００は、制御電極２１０を有している。制御電極２１０は、ベース層１４の下面に接している。制御電極２１０は、ベース層１４、電子走行層１６及び電子供給層１８を介してゲート電極４４に対向している。また、制御電極２１０は、放熱板としても機能する。

【0044】

スイッチング素子２００の使用時に、制御電極２１０には固定電位が印加される。これによって、ベース層１４の電位が、制御電極２１０の電位と略同電位となる。また、ゲート電極４４の電位は、制御電極２１０の電位を基準として制御される。実施例３でも、実施例１と同様に、自発分極の制御処理とスイッチング処理が実施される。実施例３では、ベース層１４の電位が安定するので、ゲート電極４４の電位を制御するときに、ヘテロ接合界面１７に印加される電界を正確に制御することができる。また、実施例３では、制御電極２１０が電子走行層１６と電子供給層１８を介してゲート電極４４に対向しているので、電子走行層１６と電子供給層１８に電界が印加され易く、自発分極をより効率的に制御することができる。

【0045】

なお、実施例３では、自発分極の制御処理では制御電極２１０を基準としてゲート電極４４の電位を制御し、スイッチング処理ではソース電極４０を基準としてゲート電極４４の電位を制御してもよい。

【0046】

なお、上述した実施例１～３では、ゲート電極４４が電子供給層１８にショットキー接触していたが、ゲート電極４４と電子供給層１８の間にゲート絶縁膜が設けられていてもよい。

【0047】

また、上述した実施例１～３では、電子走行層１６と電子供給層１８の両方が強誘電性を有していた。しかしながら、電子走行層１６と電子供給層１８の一方が強誘電性を有しており、他方が強誘電性を有していなくてもよい。

【0048】

以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。

【符号の説明】

【0049】

１０ ：スイッチング素子
１２ ：半導体基板
１４ ：ベース層
１６ ：電子走行層
１７ ：ヘテロ接合界面
１８ ：電子供給層
２０ ：ソース層
２２ ：ドレイン層
３０ ：２次元電子ガス
４０ ：ソース電極
４２ ：ドレイン電極
４４ ：ゲート電極

【図1】

【図2】

【図3】

【図4】